TW201106357A

TW201106357A - Programming method for NAND flash memory device technical field

Info

Publication number: TW201106357A
Application number: TW098146656A
Authority: TW
Inventors: Miida Takashi; Shirota Riichiro; Hideki Arakawa; Ching-Sung Yang; Ruei-Ling Lin
Original assignee: Powerchip Semiconductor Corp; Powerchip Corp
Priority date: 2009-04-30
Filing date: 2009-12-31
Publication date: 2011-02-16
Also published as: US20110310666A1; WO2010125695A1; CN102341865A; US20140140129A1; TWI451416B; CN102341865B; JP4750906B2; JP2011519462A; US8599614B2; US9214242B2

Description

r - -r 3 0394twf_ 力晶.doc/e 六、發明說明：【發明所屬之技術領域】本發明是有關於-種具有NAND快閃記憶體陣列之 NAND㈣義體元件的寫人㈣抑⑺)方法，且關於一種具有NAND快閃記憶體_的ΝΑ·㈣記憶體元件。【先前技術】各種NAND f夬閃記憶體，像是數位相機的記憶卡、 MP播放器的記憶體、以及通用序列匯流排(usB)的記憶裝置等’已經被發展為高密度儲存的應用。特別的是，nand 快閃記憶體的市場也延㈣行動電話线和個人數位助理 (PDA) ’並顯示出快速成長的趨勢。另外，nand快閃記憶體的應用也延伸到個Λ電腦的儲存，像是固態硬碟（以下稱為SSD ’為傳統硬碟的替換產品）’並且未來對於，閃記憶體來說，還有許多可預細市場領域。然而，像是在半導體記憶體中微細圖案的量測技術也正被發展， WAND快閃記憶體目前面臨著許多實體上的限制，就記憶胞的可操作度而言，特別是由於較窄的啟始電壓 voltage)的範圍，對於多階記憶胞(muiti_ievei ceu，是一嚴重的問題。以下將M〇s電晶體的啟始電壓以來表示。在資料可靠度下，在追求高密度儲存和高效能對於 NAND快閃s己憶體來說，寫入干擾(pr〇gram出切订也)是其中一關鍵的問題，而相鄰浮動閘極之間電容的耦合影響也非 201106357 -- 30394twf-力晶.doc/e 常關鍵。這些因素不但會讓vth的分布變廣，並且對於 MLC的操作的Vth視窗來說也會被降低。而對於單階記憶胞(single ievel cell，SLQ來說’上述的寫入干擾也會導致^ 一分頁中進行多次覆寫操作，或是從源極線SL·側到位元線B L側之非序列資料的寫入發生失敗。〇〇奎表專利文獻(PTL) PTL 1 US 5677873 PTL 2 JP-2002-063795 PTL 3 JP-10-003794 PTL 4 JP-10-275484 PTL 5 JP-6-244386 PTL 6 US 6621735 PTL 7 US 6912157 PTL 8 US 7085162 PTL 9 US 7286402 PTL 10 : US 5659505 PTL 11 : US 5745417 PTL 12 ： US 5898606 非專利文獻(NPL) NPL 1 : R. Bez 等人發表 “Introduction to Flash Memory”，Proceeding of IEEE，Vol. 91，No. 4, pp. 489-501, April 2003 5 30394twf·力晶.doc/e 201106357 NPL 2 : T. Kobayashi 等人發表 “ A Giga-Scale Assist-Gate(AG)-AND-Type Flash Memory Cell with 20-MB/s Programming Throughput for Content-Downloading Applications”，IEEE Technical Digest of IEDM 2001，pp. 29-32, December 2001 NPL 3: S· Kobayashi 等人發表 “Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory”，IEEE Journal of Solid state Circuit, Vol. 29, No.4, pp. 454-460, April 1994 技術問題在PTL1中揭露了一種自我升壓操作的技術，已經被發展並應用於避免寫入干擾，並且增進所有被禁止寫入 (program inhibit)之記憶胞的抗干擾性。然而，由於表面通道電位的下降而導致氧化物上的超量電場增強，會使得不需要的寫入經常發生在被選擇之字元線WL下被禁止寫入的記憶胞上，因此PTL 1的作法並無法完全避免上述的寫入干擾。而通道電位的下降是由於NAND快閃記憶胞串之通道表面的電子’進入被禁止寫入之記憶胞的轉換所導致。因此，在寫入週期内，施加一正極性介面通行電壓 (Intermediate Pass Voltage ’ 以下簡稱 Vpass)給沒有被選擇到的字元線，而Vpass低於寫入電壓(program v〇ltage)。然而，由於過高的Vpass並不恰當，其會導致介面通行電壓 (Vpass)干擾(Disturb) ’以下稱為Vpass干擾。 201106357 30394twf-力晶.d〇c/e 傳統的寫入方式，是利用一傳統的自我升壓的方法，來避免寫入干擾，而此自我升壓的方法，在以下有詳細的敛述。圖4繪示為習知之NAND快閃記憶體之寫入操作的時序圖。請參照圖4，一正電壓，例如是5V，被施加在汲極側選擇電晶體的閘極線SGDL，而另一正電壓，例如是 2.4V，則被施加在連接至禁止寫入的記憶胞串的位元線 Ο BL，以對通道串區域進行預充電，而在t<t0(：t0=0)的週期内，通道電子在基體偏壓的條件下會減少。另一方面，位元線連接至選擇的寫入記憶胞串，其被接地以進行寫入的動作。而無論是選擇位元線或是不選擇位元線，都會將一源極側選擇電晶體(以下稱為SGSL電晶體），以及在記憶胞串中的P型井設定為接地，並且源極線(SL)被設定為 1.9V °

在t<t〇週期内，所有的字元線WL都會被接地，並且施加在閘極線SGDL的電壓會變為15V，使得閘極線 SGDL會從施加至未被選擇位元線之2·4ν的電壓中斷，以禁止未被選擇的記憶胞在推升相位中進行寫入，而連接在閘極線SGDL的電晶體(以下稱為8咖電晶體)會在被選擇之位元線BL接地時導通，以寫入被選擇的記憶胞。在 =況下= 有的在纖料上的域_為—抹師職) 狀,％，而牙動間極FG會充電至正電遷，並且可以形強反轉層來吸引在石夕表面上高密度的電子。請參照圖4，當被選擇的位元線扯被接地來寫入相 7 201106357 同的§己憶胞時’未被選擇的位元線BL會被施加一電壓 VI。另外，源極線SL可以被施加電壓V2、被選擇的閘極線SGDL可以被施加電壓V3、而字元線WL和被選擇的閘極線SGSL則被接地’以將二者設定施加〇v的電壓。例如在習知技術中，電壓VI可以被設定約為2.4V、電壓 V2則被設定約為1.9V、而電壓V3則被設定約為5V，在記憶胞串中的電子會透過SGDL電晶體而被掃入位元線 BL。接著’閘極線SGDL的偏壓會從電壓V3變為電壓V4, 以中斷用於在禁止寫入記憶胞中通道推升的通道串電位，此時，在t<to的週期内’電壓V4可以被設定約為15v。在t<to週期内，汲極侧和所選擇的SGSL電晶體的連，必須被切斷，以避免任何反向的電子流從位元線BL或是源極線SL流至記憶胞串。因此，即使有一些電子透過 SGDL電晶體被掃人’然而大量的電子還是平均地被分布在記憶胞通道和源極及沒極區域。表面的電子密度，憶體的禁止寫入t 圖5繪示為沿習知之N AND快閃記憶體的禁止寫入記憶胞串之-縱向剖面和水平能帶圖，顯示t<tQ週期内在石夕而圖6則繪示為沿習知之NAND快閃記

’思體的不止寫人記憶胞串之-垂直能帶圖，顯示KtO週期内在習知之NAND㈣記㈣之記憶胞通道的電子密度。在圖5和圖6，以及以下的圖示中，&表示為一導電米能階、而Εν表示為一價電能一高能階電子密度從反轉層被引 201106357 30394twf-力晶.doc/( 以下在tl<t<t2週期内，所有的字元線都被施加Vpass 電壓脈衝，以推升通道電位’在此一深空乏區分布在p型井上，並且電洞則被掃至基底。此外，淡摻雜源極和汲極中的施體被離子化，並且所有的電子都被移動並聚集在通道區中，使得表面電位相較於完全空乏區的情形還低。圖7繪不為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，其顯示tl<t<t2週期内 ⑪表面的電子密度’而圖8繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示u<t<t2 週期内在習知之NAND快閃記憶體之記憶胞通道的電子岔度。亦即圖7顯不在淡摻雜源極和汲極的情況下在矽表面的電子密度和水平能關’ ^圖8賴示在推升相位中，例如在Vpass週期内，沿一記憶胞通道的垂直能階圖，在此，通道電位動態地轉為非熱平衡的狀態。在t2<t<t3的寫入週期内，被選擇的字元線WL被施加-寫入脈衝。在整個禁止寫入記憶胞串中的大部分通道 ◎ t子透麟移和擴散_載子轉換，都被橫向地轉換，並且被聚集進入被選擇之字元線饥下之記憶胞的通道中，並且使得禁止寫入記憶胞之表面電位的下降，就如纷示在圖9中的具有電子密度之水平能帶圖。圖9繪示為沿習知之NAND快閃記憶體的禁止記憶胞串之一縱向剖面和水 ^帶t2<t<t3週期㈣表面的電子密度。接者’電子會增強橫跨在穿隧氧化層的電場，而導致嚴重的寫入干擾，而有非預期的穿隨電流流過。 9 30394twf-力晶.doc/e 201106357 a vr'-» · 圖10繪示為沿習知之NAND快閃記憶體的禁止寫八記憶胞串之一垂直能帶圖，其顯示t2<t<t3週期内在蜇知之 NAND快閃記憶體之記憶胞通道的電子密度。亦即，_ 所示的垂直能帶具有電子密度，且圖1〇也繪示橫跨衣禁止寫入記憶胞之穿隧氧化層的高電場。原因是在表面通道剎餘的超量電子被轉換並聚集在選擇的字元線WL下么禁止寫入記憶胞中。這被考慮為在傳統寫入方法中，寫入(Vprg) 干擾問題發生在快閃記憶體記憶胞串主要的原因。以卞將寫入干擾以Vprg來表示。圖11緣示為習知基本NAND快閃記憶體裝置之位元線寫入方案的電路圖。由引起電子注入的串列中，Vpass 至浮動閘極之電壓所引起的Vpass干擾，以及干棲會同時地發生，並且會相互影響。只要採用NAND快間記憶胞串、、’σ構無_疋電何陷捕(charge_trapping)型式，像是 ⑽n〇s(石夕m石夕)型或是傳統浮動閘極型式的快閃 5己憶體，都會發生Vprg干擾。另外，在上述專利參考文獻PTL 2到12中，都揭露傳統的列解碼器(R〇w dec〇der)，可以在nand快閃記憶，元件在進行寫入程序期間，供應字元線WL不同的電 ^直在寫入序程序間，上述的專利文獻PTL 2到12，以及專利參考文獻NPL 1到3都揭露了施加負電壓到字元線知!!方去’其中專利文獻ptl 6至9各是專利文獻ptl 2 的應用’而專利文獻pTL 1〇到9則各是專利文獻 3的相關應用。 3 03 94twf·力晶.doc/e 201106357 上述的專利文獻NPL 1揭露了 — N〇R型的快閃記憶體，其採用了通道熱電子(channelHotElectr〇n)注入寫入，以及F—owler-Nordheim)穿隨抹除。在抹除模式中，所有在被選擇之記憶胞陣列單元中的字元線肌都被設定一負电壓。而上述專利文獻PTL2和3,以及非專利文獻NPL2 分別揭露AG-AND型快閃記憶體，其中在一字元線WL上的記憶胞，可以利用施加-負電壓到字元線肌上的方式而抹除。在上述專利文獻PTL 4和非專利文獻NPL 3分別〇猶—DIN〇R型的㈣記憶體m被選擇的字元線WL被設定一負電壓，以寫入記憶胞。 —在11些習知技術中有一件共同的事，就是施加負電壓到，兀線WL上的目的僅僅是為了寫入或抹除操作，而且儘管在習知技射，並未在寫人之前使用貞霞來降低在冗憶胞通道中電子的操作，但是在寫入期間用來加入負電壓的週期還是受到限制。此外，在檔案系統中，一區段(Sect〇r)的大小被分割成 ◎ 有如檔案管理員之單位的一分頁(Page)大小，變成遠小於傳統作業系統平台中之分頁的大小。由於就基於記憶體面，的損失下’就晶片成本優勢而論’較大之分頁的大小是 A要的’因此分頁之大小的增加就隨著較高密度NAND — 起被發展。甚至像是為了追求成本優勢而應增加串列的數目’像是從32增加到64，也使得區塊(Block)的大小隨著較南密度NAND快閃記憶體而增加。這疋因為由圖31A所示，記憶胞串中空白分頁與字元 11 30394twf-力晶.d〇c/e 201106357 線的定義。圖31A冷干盔 ⑽中的分頁3 部分_D 己憶體袭置寫入和讀取的單位，/路圖，其中分頁3是資料之 31B緣示為習知分頁之^ 12則是資料抹除的單位，圖圖’以及圖31C則是格干為十規則之尺寸的趨勢之尺寸的趨勢圖。區塊大小相對於設計規則在區塊的單位内被操作是新特定檔案。_心、，因此在其林容純行更分頁示圖為，部*NAND快閃記憶體陣列中之記憶體_巾^ 綠示為圖32A之部分NAND快閃 v .、、刀頁的大小的電路圖。雖然較大的分頁對於NAND快閃記愔驊1丄丄千又入幻刀貝對 :_ 5 ,在像是記憶卡或是行動音訊播放裝置等傳統的應用上較適合，但是在— 複製’卻會浪費大部分的記憶體空間二 ς 圖32B所不。這是由寫入干擾所引起，在寫入干被不止寫入的記憶胞中會發生無預期的寫入，並且如上所述’ &頁巾用於寫人的操作的次數(Number of operation for Programming in one page ’ NOP)被限定只有- 次。因此’這需要資料暫時改換位置，然而像是區塊複製，在像是固態硬碟的應用中是相當耗時(>100毫秒），這是因為需要額外的寫人和抹除操作，如圖33所示。圖33繪示為習知在NAND快閃記憶體裝置中，將舊區塊12a的槽案資料更新至新區塊12b之姆資料的區塊 12 3〇394twf-力晶.doc/e 201106357 複製操作的方塊圖。請參照圖33，一 NAND快閃記憶體裝置包括一 NAND快閃記憶體陣列和一分頁緩衝器9，其連接至一 NAND控制器61，而此控制器61包括一緩衝器記憶體61m，並且NAND控制器61連接至主機電腦50。檔案更新的步驟包括在步驟S1〇1中，從記憶胞的舊區塊 12a讀取區塊資料，而在步驟sl〇2中則將上述的資料輸出，並且輸入資料和錯誤校正碼(Err〇rC〇rrecd〇nC〇de，簡稱ECC)，並且在步驟S103中將區塊資料寫入記憶胞的新區塊12b。在此例子中，區塊複製的時間可以由以下的等式(1)來表示：區塊複製的時間 =(從記憶胞讀取資料的時間） +(輸出資料的時間） +(處理ECC的時間） +(將資料寫入記憶胞的時間） x(每一區塊的分頁數）〇 =125毫秒此區塊複製通常與廢棄收集一同進行，而廢棄收集是在像疋SSD内檔案更新和磁碟重組等的情況下，被操作來組織檔案。這是在樓案管理系統中主要的操作，以增進度的效能。傳統上，由於在相同字元線WL上寫入禁止寫入記憶胞的干擾’ NAND快閃記憶體震置會限制一分頁的職值為卜就如習知技術所述。#NAND快閃記憶體裝置的 13 3〇394twf-力晶.doc/e 201106357 大小增加超過16G位元時，則分頁的大小，就是記憶體的最大可讀和可寫入的單位，將會由2KB增加到4KB。若是操作系統之檔案的單位是區段，例如512B，則8個區段可以構成4KB的分頁。由於NOP需求，NAND控制器& 需要實現兩組4KB ’以隨著由从肋控制器⑴吏用緩衝記憶體61m之連續資料管理，而致能分頁寫入。資料系統使用區塊複製操作的缺點，如下所述：『NAND控制器61管理主機_ 5〇之操作系統的區段存取單位NAND快·滅裝置之分頁存結構排列。在一分頁之區段的沒有充分利用下，將會¥致資源的浪費，換句話說述區塊複製操作，而由分頁之位置的料更新的頻率增加。心丁々匕扠貝 (Β)具有4ΚΒ的緩衝記倾61 的缺失。另外，因為先谁ΝΑΝη α 只見曰以成成本小的容量上升，本，也會造成價格上料良^;5 61需要®新設計的成【發明内容】憶二一:方重;的：=:讀_記技術來說，可以降低或防體裝置’其較習知本發明其它的目的，在於體裝置的寫人方nm :、1於财肋快閃記憶 -了以在任何區塊抹除操作時，用比 14 201106357 30394twf-力晶.doc/e 習知技術更快的速度’將更新資料儲存於ΝΑ·快閃記憶體裝置中比習知技術更小的單位。本發明另一目的，就是提供一用於NAND快閃記憶體裝置的寫入方法’以及-NAND快閃記憶體裝置，其可以隨機地寫入儲存於快閃記憶體裝置中的資料。板本發明的第一個觀點來看，其提供了一 NAND快閃 5己憶體裝置的寫人方法’而此NAND快閃記憶體裝置具有形成在一半導體基板中的P型井上的-記憶胞陣列。記憶 Ο 胞陣列包括多個記憶胞串，其連接多條字元線。本發明之 $入方法的步驟，包括在一記憶胞要進行寫入的寫入步驟刖，先減少通道、源極和汲極中的電子。在上述的寫入方法中，減少電子的步驟包括將低於p 型井之偏壓的電壓偏壓給字元線，以在通道表面累積電洞，而離子化表面陷捕，使其在禁止寫入記憶胞之寫入進行自我升壓操作期間，可以與電子復合。另外，在上述的寫入方法中，減少電子的步驟包括相 ◎ 對於P型井，而負偏壓字元線。此外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至字元線’並將p型井接地。另外，在上述的寫入方法中，負偏壓的步驟包括相對於字元線，而正偏壓p塑井。此外，在上述的寫入方法中，正偏壓p型井的步驟，包括施加一正偏壓至P型井’並將字元線接地。另外，在上述的寫入方法中，正偏壓P型井的步驟， 15 30394twf-力晶.doc/e 201106357 包括當-負賴被施㈣字元線時，翁加—正電壓至p 型井。，照本發明的第二觀點，則提供—種WAND快閃記憶 ΪΪΐί寫入方法’而NANI^閃記憶體具有形成在-半，體基板的Ρ型井上的-記憶體_。此記憶祕列串’其連接至多個字元線，而這些記憶胞串被二二=，而母—區塊分別對應於字元線中被選擇的子兀線。本發明之寫入方法包括減少記憶子，並且在進行完減少通道電子的步驟彳I，當施加多個通行電壓Vpass以忽略而不選 = 5 寫入電壓到至少一被選擇的字元施加-的範圍介於0V到寫入電壓之間。電έ pass

在上述的寫入方法中，減少電子型井，而負偏壓料線。子〜驟包括相對於P 另外’在上述的寫入方法中，負偏壓字包括施加-負電壓至字元線，並將p 、、泉的v驟，此外’在上述的寫入方法中，被要上: 是唯-連接至要寫人之記憶胞的字元線。、、壓的字兀線另外，在上述的寫入方法中，負偏壓包括施加〜負電壓至記憶胞串中的多線的步驟，元線其中之一連接至要被寫入的記憶胞。、'、，而些子此外，上述的寫入方法中，負偏括施加負電壓給在被選擇區塊中的線的步驟’包區塊具有〜記憶胞要進行寫入。凡線，而被選擇 16 30394twf-力晶.doc/e 另外，上述的寫入方法中，負偏壓字元線的步驟，包括施加負電壓給在多個被選擇區塊中的所有字元線，而其中一被選擇區塊具有要進行寫入的記憶胞。八此夕卜，上迷的冩入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，先施加對應於寫入電壓的一電壓給連接至要被進行寫入之記憶胞串的位元線，並在減少通道電子 Ο 前，施加對應於-寫入禁止電壓的一電壓，給連接至進行寫入之記憶胞串的位元線。而至一=線=====胞串被分別連接電子的步驟前，施加對應於t仃減少通道元線，並在寫入開始時，c壓的一電壓給位加對應於寫入電壓的雷厭仏、击接至要被進行寫人之記憶胞串触元線。連情胞==方法中’減少電子的步驟包括相對於纪隐胞串中的子兀線，而正偏壓p型井。仰司歹〃己

此外，在上述的寫入方法包括施加-正電壓至井的步驟，地。 ⑽錢财t的字元線接另外，在上述的寫入方法包括當-負電壓被施加到帥串p型井的步驟， -正電壓至p斷。 e胞串+的字元線時，則施加此外，在上述的寫入方法中，後，立即將P型井接地。文I括在施加寫入電壓 30394twf-力晶.doc/e 201106357 另外，在上述的寫入方法中，相對於字元線而正偏壓 P型井的步驟，包括僅施加一負電壓給連接至要被寫入之記憶胞的字元線。此外’在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給記憶胞串中的多個字元線，其具有一字元線是連接至要被寫入的記憶胞。另外’在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給多個字元線，其包括一被選擇的區塊中所有的字元線，而此被選擇的區塊具有一記憶胞要被寫入。此外在上述的寫入方法中，正偏壓的步驟，包括施加負電壓給多個選擇的字元線，其包括了在多個被選擇區塊中的所有字元線，而其中一個被選擇的區塊具有要被寫入的記憶胞。上述的寫入方法更包括在正偏壓P型井之後，立即將位元線和源極線設定為一浮動狀態。另外，上述的寫入方法更包括在正偏壓P型井之前，先施加對應於寫入電壓的一電壓給具有要被寫入之記憶胞 ί位ΐ線，並且在正偏壓p型井之前，施加對應於一寫入不止電_-賴給除了具有要被寫人之記憶胞的位元線以外的位元線。 Α上述的寫入方法更包括在正偏壓Ρ型井的偏壓之後，位加對應於寫入電壓的一電壓至具有要被寫入之記憶胞的止=線，並且在正偏壓Ρ型井之後，施加對應於一寫入禁電壓的一電壓給除了具有要被寫入之記憶胞的位元線以 18 201106357 3 〇394twf-力晶.doc/e 外的位元線。另外’上述的寫人方法，更包括在正偏壓施加對應於1人禁止電_ 1井之則，記憶胞之後，立即施加對應於寫人電=2^、並在寫入寫入之記憶胞的位元線。‘、私壓給具有被 —，外’在上述的寫人方法中，相對於？字兀線的步驟，包括相對於p型井而負壓的一相關電壓，依序改變為在μ 择字元線偏

士吻雯馮在一弟—週期前為备雷壓、在-第-週期期間為0V、在第夕負電壓

Vpass並且在第三週期期門為宜 ’曰為通打電壓一』』間為寫入電屋或通行電壓V ass。另外，在上述的寫入方法中，相對於？型 =線的步驟，包括相對於P型井而將作為選擇字元線偏 I的了相關電壓，依序改變為在—第—週期前為qv、在一第-週期期間為-負電壓、在第二週期期間為通行電壓 vpass並且在第三週期期間為寫入電壓或通行電壓vpass。〇此外，在上述的寫入方法中，相對於p塑井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第—週期前為一預充電笔壓、在一弟一週期期間為一負電壓、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓 Vpass。另外，在上述的寫入方法中，相對於p塑井而負偏屢字元線的步驟，包括相對於p型井而將作為選擇字元線偏壓的一相關電壓，依序改變為一負電壓，然後接著改變為 19 30394twf-力晶.doc/e 201106357 寫入電壓或是通行電壓Vpass。，置依：發，則提供—種NA叫夬閃記憶體 f置包括-讀、胞陣列、用來施加—寫】在=:=電子的第二工具。記憶胞二 2 體基板的P型井上’而記憶胞胞串，可以分別連接多個字元線， =己二ί:Γ，"塊分別對應於從字元線中被選 ϊ、° * ^Vpass被施加在未被選擇的字塊中至少工具來施加寫入電壓至被選擇之區被k擇的子π線。而在施加寫入電壓前，第一工具可以減少記憶胞ί中的通道電子。一在上述的NAND快閃記憶體裝置中，用來子的工具是施加—負麵到被選擇之區塊⑽字元t電外^來施加“電壓的工具包括—列解碼器。此 ^馬益包括—區塊解碼器、-準位偏移器和-字元線驅動盗、。區塊解碼器可以將—位址訊號解碼為—選擇訊號，用來選擇-區塊。準位偏移㈣可以將—預設電壓轉^ -閘極驅動電壓’以回應選擇訊號。另外，字元線驅動: 將-總體字元線電壓(Gk)bal Wwd VQltage)_^ =線。其中’準位偏移器和字元線驅動器都分別具有N通這電晶豸，並且可以形成在半導體基板的三 (^iPle-well)中。此外’列解碼器可以產生一 ^ 來減少通道電子。乂用在上述的NAND快閃記憶體裝置中，在減少通道電子 20 201106357 30394twf-力晶.doc/e 後，列解碼器可以將所產生的負電壓另外，在上述的NAND快閃記憶署〇V。還可以產生高於負電壓的一高電壓，硬我置中，列解碼器電子減少後，立即被設定為低於一電=且此向電壓在通道後的高電壓減去負電壓的絕對值。見、，而此電壓是寫入此外，在上述的NAND快閃記憶寫入電壓的工具具有一列解碼器。而衣置中，用來施加 Ο Ο 塊解碼器一準位偏移器和—字元線包括-區解碼器可以將一位址訊號解碼為一選，。其中，區塊塊，而準位偏移器則將一預設電壓轉逮，以選擇一區壓，以回應選擇訊號。另外，字元極驅動電線電壓傳送至字元線。而準位偏移器乓11 : 一總體字元另外，在上述的NAND快閃記憶體道電晶體。通道電子的工具施加一正電壓至半導體中，用來減少此外’在上述的NAND快閃記鄉'^的Ρ型井。通道電子的工具從-外部電路輸入_；^置中’用來減少壓施加在半導體基板的Ρ型井。 ’亚且將此正電依照本發明第四觀點，則提供一 Ναν 置，包括-記憶胞陣列、-減少工具和〜隐體裝胞陣列被形成在-半導體基板的Ρ型井上憶包括多個記憶胞串，其分職接至多個字元線，多個區塊’其中每-區塊分別對應於字元線中被選兀線，而每一區塊又被分成多個分頁，且每一分頁 : 字元線配置’而每-分頁又被分成多個區段，&對應= 21 3〇394twf-力晶.doc/e 201106357 I----J----- 憶胞的預設數目。另外，減少工具可以減少記憶胞串中的通道電子。而寫入工具則將記憶胞寫入為一區段的單位，而此區段是在減少通道電子後，從放置在一分頁内的區段中選擇出來。在上述的N AND快閃記憶體裝置中，當分頁所分成的區段數目為最大值時，則寫入工具將記憶胞寫入。另外，在上述的NAND快閃記憶體裝置中，當寫入工具將存在第一區塊之第—分頁的第一區段中的資料更新時，則寫入工具隨機地將更新的資料寫入到以下選歡中的一個或多個組合上··（a)第一區塊之第一分頁的第二區段； (b)第一區塊之第二分頁的第一區段；以及(幻第二區塊之第一分頁的第一區段。依照本發明第五觀點，則提供一種NAND快閃記憶體裝置的系，，包括ΝΑΝΕ)快閃記憶體陣列、一週邊電路、控制邏輯和-NAND控制器。其中，NAND快閃記憶體陣列在=需要被寫人的記憶胞進行寫人前，可以執行—步驟’就是減少在記憶胞串之通道、源極和錄區域中的電而週邊電路可以控制NAND快閃記憶體陣列中減少電的步驟。另外，控制邏輯可以控制週邊電路的操作。而 AND控制器包括一緩衝記憶體’並且以一做肋快閃記 ’思體陣列之—區段為單位，來管理一介面來配合作業系統。二在上述的系統中，NAND控制器控制在ΝΑΝ〇快 5己憶體陣列的資料在其帽機地被寫入。另外，在上述的系統中，緩衝記憶體具有NAND快閃 22 201106357 30394twf-力晶.doc/· 記憶體陣列之一個區段的大小β NOP二系統中，_快閃記憶體陣列的 (在刀頁中寫入操作的次數)值大於或等於2。

二Ϊ上述的系統中’NAND控制器控制NAND 之一分頁中的更新資料，重新放置在相同的刀頁中，而不删除舊的資料。 Ο 体上述的系統中’NAND控制器控制NAND 的二’：列之一分頁中的更新資料，重新放置在相同行i除操作而不刪除舊㈣料，並且在相同的區塊中不執伽…系統中’NAND控制器控制NAND 乂百二歹；!之—分頁中的更新資料’重新放置在相同工區段内，並且將舊的資料存成—廢棄資料，而不在相同輕塊中進行抹除操作。

本發明提供-種NAND快閃記憶體裝置的寫入方 / ’其在寫人程序巾麵_脈波序列和偏壓條件，以避免不止寫入記憶胞串的寫入干擾。因此’本發明提供一種NAND快閃記憶體裝置的寫入法’可以利用新的自我升㈣構來減少寫人干擾，而此。我升壓架構可以減少在NAND快閃記憶胞串中過多的電子，而這些過多的電子會造成寫入干擾。、、本發明也提供一種NAND快閃記憶體裝置的寫入方法，其可以在推升記憶胞串偏壓之前，執行一減少通道電子步驟，以降低寫入干擾。 23 30394twf-力晶.doc/e 201106357 a ji 依知、本發明之一觀點，其提供一種从购快閃記憶體裝置的寫入方法’可以造成一禁止寫入記憶胞串的自我升壓’並且在禁止寫入記憶胞串的自我升聲之前，進行通道電子的步驟。依照本發明另-觀點，減少通道電子步驟包括施加— 負電壓到轉接至禁止寫入記憶胞串的字元線。依照本發明又-觀點，上述的負電壓可以小於或等於禁止寫入記憶胞串中之記憶胞的啟始電壓。依照本發明再-觀點，—正偏.壓透過N型井而被施加到P型井上’而字元線WL則接地，其t正偏壓大於於禁止寫入記憶胞串中之記憶胞的啟始電壓。而寫入程序就是施加-負電壓給字元線WL，以達到電Μ積條件，此時Ρ型井則是接地。 =本發明再-觀點，其提供—種具有高可靠 =，體,裝置。是為了在推升記憶體通道的偏壓而 j通道表面累積電洞之前’利用施加負偏壓來避免 D操作所造成的而寫人干擾。這些電洞會施體型表_捕，輯行正電壓充電 ^ =透過負電壓週躺被齡，錢轉決升壓不足的問依照本發明再一觀點，是為來致能本發_寫人转來靜路和私序’ 由本發明中的贿碼H所提供。碰疋 24 201106357 3〇394twf-力晶.d〇c/e 依照本發明再一觀點’是為了敘述另一程序，以從N 型井施加一正偏壓到P型井，相當於在減少通道電子步驟時，將P型井接地，並施加負偏壓到WL閘極。本發明的優點本發明所提的NAND快閃記憶體裝置的寫入方法和 NAND快閃圮憶體裝置相較於習知技術來說，可以降低或避免寫入干擾。 ^ 〇另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND㈣記憶體裝置，可以在任何區塊抹除操作之下，並在;又有任何寫入干擾所造成的錯誤之下，以高於習知技術的速度，將資料更新儲存到NAND快閃記憶體中，較習知技術更小的單位。

此外，本發明所提供的NAND快閃記憶體裝置的寫入方法和快閃記憶體裝置，可以隨機地寫入儲存在NAND快閃記憶體中的資料。 N Ο 另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以降低分頁更新位置的頻率.S在使用分頁中有空的區段，一種已知的讀取_更動_ 寫入(read-modify-write)程序就會被執行來更新區段。本發明之寫入方法包括從NAND快閃記憶體讀取選擇的區段到NAND控制器的緩衝記憶體，並且接著更動下載的内容。之後，NAND控制器將更新的區塊寫回在相同分頁中空的區塊，並對應地改變旗標狀態。因此，已使用區塊的 25 30394twf-力晶.doc/e 201106357 重複使用，將不會有任何區塊抹除，而可以有效地降低分頁更新位置頻率。此外’本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以縮減NAND控制器之缓衝記憶體的大小，並且可以減少由於NAND快閃記憶體的更新而造成產品修正的頻率。、另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以利用降低分頁更新位置的頻率’來減少儲存裝置的損耗率。當在使用分頁中有空的區段，-種已知的讀取-更動_寫入程序就會被執行來更發明之寫入方法包括㈣繼快閃記憶體讀取控制器的緩衝記憶體，並且接著更動 =内乂谷。之後’ NAND控制器將更新區塊的資料寫回相同为頁中空的區塊，並對應地改變旗桿狀離。由 :置頻率。由於這個優點的因素了: 存裝置的損耗率。 4J以只現改善儲此外，本發明所提供的να 法和Ν娜快閃記憶體震置，^己Jt裝置的寫入方器中使崎錢衝記龍所帶 ^低NAND控制存元件的成本，並且可以減少·進而降低儲新而造成產品修正的頻率。丨、閃5己憶體的更為讓本發明之上述特徵和優點能更明顯易懂，下文特 26 201106357 30394twf-力晶.doc/e 201106357 30394twf-力晶.doc/e 下舉實施例，並配合所附圖式作詳細說明如【實施方式】笫一實施例圖1A!會示為依照本發明第一實施例的_種取閃記憶體陣列2之配置的電路圖、圖1B繪示為、 NAND快閃滅辦列2與其週邊電路之配置的之 ❹ 而圖2則是纟會示沿圖1A和圖m之_〇快閃記^陣列2之記憶胞串的縱向剖面圖。〇請參照圖1，NAND快閃記憶體陣列2包括多個線WL1到WLx、選擇的閘極、線SGSL和Sgdl、多個= 元線BL1到BLn、和一源極線SL，其中χ和n分於或等於2的整數。字元線WL1到WLx的部分跨越=對應之記憶胞的主動區。記憶胞串是由記憶胞所組成，而這些記憶胞配置在位元線BL1到BLn之下，其中記情胞^ la連接位元線BL1，而記憶胞串lb則是連接位元線&Q。也就是說’位元線BL1到BLn，以及字元線WIJ到WLx 之間所圍出來的空間，分別有對應的記憶胞。在本實施^ 中，位元線BL1是選擇的位元線，而其他的位元線則是非選擇的位元線，而字元線WL3為選擇的字元線，而其他的字元線則是非選擇的字元線。而連接至非選擇位元^的記憶胞串為禁止寫入記憶胞串。 ' 選擇的閘極線SGDL和SGSL的部分分別跨越主動區，以供汲極侧選擇電晶體或SGDL電晶體的閘極使用。 27 20110@57 3C)394twfnd(K/e 記憶胞和選擇電晶體的結構在以下將有詳細的敘述。請參照圖IB，NAND快閃記憶體陣列2被分割成多個區塊12 ’並且位元線BL1至值讀過位元線(bl)切換電路13 ’而連接至分頁緩衝器6。、

請參照圖2，每一記憶胞M包括一介電層1〇6、一· 荷儲存層的一浮動閘極(FG) 108、一介電層i 1〇、一控制^ 極112和一摻雜區114。浮動閘極1〇8可以配置在控制二極112和基板100之間，可以包括像是摻雜多晶矽的導電材料或是像是氣化梦的陷捕材料。另外，被選擇的電 τ從下到上包括-介電層116和—導體層118，而導❹ m是由兩個導體層i18a和⑽所組成。多條極區;> 可以分別配置在基板100中記憶胞串的其中一侧並且以分別透過接觸插塞121電性連接至位元線。多個源極區 S可以分別配置在基板1〇〇中記憶胞串的另一側。此外，插塞i2〇配置來電性連接N型井102，而插塞12 來電性連接P型井104。 ' I 圖3繪示為—種包括圖1A、1B和2之NAND快閃憶體陣列2的NAND快閃記憶體裝置8〇的方塊圖。請參照圖3 ’不同的控制訊號透過輸入訊號接腳7P 輸入至控制邏輯7,以產生輪出多個控制指令訊號給電壓產生器6、位址緩衝器和控制器、8、分頁緩衝器％測放大器和寫入驅動器）、以及一總體字元線(gwl)電壓: 換電路(以下簡稱為GWL電壓切換電路）15。電壓產生輸出不同的控制電壓給井控制單元5、GWL電壓切換電路 28 30394twf-力晶.doc/< 201106357 的;壓其= nand快閃記億料列2的；^出j個井控制電屢給電=== 歷並將相_壓輸出給列解碼哭4a。號，=:==_位址和位址訊

換電路15和行解碼器4b。1馬盗^、GWL電麼切 °解碼朗應於NAND_球=“ 4a將輸入位址體位址。而行解碼器4a則將tn2之字元線WL的實憶體_2之爾制於壓D 由行解碼哭師伽it輸介面(1/0介面）10、的分頁電路14、由控制邏輯7控制電路）ϋ 線切換電路(以下簡稱為BL切換

〇 —雜體師r2^AND _記憶_㈣2或從NAND 12, ^ NAND快閃記憶體陣列2可以被分為多個區塊綠^母一區塊12包括連接至多個(例如32或&等)字元每一^記憶胞串’而每一區塊Π具有-些分冥3，並且如於一字元線。另外，分頁3被分為多個(例 b 132或更多的）區段11。 Q 12、’、θ示為依照本發明之一較佳實施例的—種圖3 八勘快閃憶體裝置8G之寫人方案的時序圖。 29 201106357 * * 30394twf-力晶.doc/e 請參照圖1和圖12，圖3之NAND快閃記 8〇的寫入方案將在以下敘述。在t<tG(t=G)的週期H琴擇的位元線BL1接地時，電壓V1被施加在位元線 BLn上，使得位元線Bu不會被選擇，以禁止寫入記憶胞。另外’電壓V2被施加在源極線SL上，而電壓 V3則施加在選擇的閘極線SGDL(其連接sgdl電曰】的閘極)上，並且被下拉成電壓V4。此外，字元線^丨到 WLX和被選擇的閘極線SGSL(其連接至SGSL電晶體的閘極端)則被接地，以將其電壓設定為〇v。在本實施例中，電壓V1設定大約為2 4v、電壓v2 =大約為1.9V、電壓V3設定大約為5V、而電壓糾則设疋大約為1.5V。在t<t0的週期中，透過SGDL電晶體在 V3準位，記憶胞串内的電子會被掃到位元線BU到BLn，以減少記憶胞通道中的電子密度。在t<t〇週期内，施加閉極線SGDL的偏壓會從電壓V3改變至電壓V4，使得sgdl 和SGSL電晶體的連接就會被切斷，以防止任何逆向的電子流從位元線BL或源極線SL流至記憶胞串。當閘極線SGDL·為電壓V3時，也有助於施加一正電壓到字^線WL1到WLx，α協助載子轉換到位元線上。然而，追還不足以移除過多的通道電子，由於記憶胞串太長，以致於無法完全將電子轉移至位元線上，並且這樣的移除也取決於記憶胞串中寫入資料的格式。當一些記憶胞串中的έ己憶胞為寫入狀態時，在記憶胞中，寫入的記憶胞與選擇之SGSL電晶體之間的電子报難遷移至位元線BL。 30 201106357 30394twf-力晶.d〇c/e 請參照圖12，在t<tG週期内，施加到選 (其連餘選_ SGDL | 壓Γ3改變至電壓V4。其中，電壓V4被設定低於ί^3電道的電流。這樣的程序和習知的作法類似。〜胞串通本發明之寫人方案的舰，是在tQ<t<tl Ο 壓V5給字元線而至1，並提前在u<= 週期内’施加-正電壓V6的升壓相位。圖13繪示為沿圖3之NAND快閃記憶體裝置如之林寫入記憶胞串的縱向剖面圖和橫向能帶圖，其顯= ^〇<KU_在㈣面的電子密度，圖⑽树示為= ^^肋快閃記憶體裝置如之禁止寫人記憶胞串二 f㈣圖，以顯示在週期t0<t<tl#J5間在記憶胞通道 ^。如圖崎示的範例，在圖13只顯示的字元線呢 a L5 ’其是從字元線wu至WLx中被選擇出來〇 3 ’圖η和圖14在本實_崎示的水平和垂直能帶 13 ，所有記憶胞串中的記憶胞都已經被抹除。，此週期内，所有字元線肌的偏壓都被下拉成π =負電Μ，以將像是浮動·的電荷儲存層下拉低於一確，電壓’以隨著每-通道區之石夕表面上電洞的累積 j隐胞的通這。在本實施例中，寫入電壓Vp作等於通行 =vpass，二者都是_5V的電麼。這些記憶胞串中累積的。、洞將會離子化像是表面陷捕的施體型捕捉中心，^將會捕捉電子，並且會依據電子電洞復合程序而完成而使電子 30394twf-力晶.doc/e 201106357 中和化。因此，在每一通道區中，電洞都佔有但是電子㈣分地存留麵極_雜區巾，m立，復合發生在介面的附近。甚至當負電壓v5被施力中t的線上時’減少電子的方法也依財效，而此電壓值可以設定為小於或等於記憶胞的啟始電^ vth的 :^細牛可以有效地消除在整個通道串中之超額電: 凊參照圖1和圖12,施加在字元線WL1到饥入電壓Vprg ’在時間tl時會從電壓V5改變為 /、然後在u<t<t2的週期將其施加到字元線術到電塵V6被設定成大於鱗於記憶胞。電[在本實婦，電壓V6被設定大約二v= =斤不’在U<Kt2的週射，正f壓V6會被施加到字到WLx上’以致於通道諸升壓，並料洞非熱^ 、=條件下被掃離基板，此時沒有復合的電子會再一次被至表面，並且被捕捉而將其利用來離子化施體型表面陷捕。部分在源極區和汲極區中的存留電子會轉換到通道區中。因此，藉著此復合程序，通道電子會大量的減少。圖15繪示為沿圖3之NAND快閃記憶體裝置8〇的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在週期期間在石夕表面的電子密度，而圖16騎示為 ^ 3 ίΓAND快閃記憶體裝置8〇的禁止寫入記憶胞串能帶圖’其顯示在tl<t<t2週期期間在記憶胞通道的 '雄度在圖15和16中所％示的實施例中，只有選擇 32 3 〇394twf-力晶.doc/e 字元線WLl到WLx巾的字元線wu到乳5顯示。在此週期中’寫入電塵Vprg等於通行電壓Vpass，其為6V的負電壓。在上述的操作中，電子的密度變成遠小於習知技術㈣密度’如圖15和圖16所示，三者分別繪不沿-記憶胞通道之水平和垂直的能帶圖。這是因為在負間極偏壓V5的條件下，在週期t〇<t<tl週期期間，利用在通道表面累積電洞，而透過在復合中心引導其與電子的復合，才可以大量的減少電子的數目。〇圖17繪不為沿圖3之NAND恍閃記憶體裝置80的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在 t2<t<t3週期期間在矽表面的電子密度，而圖18則繪示為沿圖3之NAND快閃記憶體裝置8G的禁止寫人記憶胞串之垂直能帶其顯示在t2<t<t3週期顧在記憶胞通道的電子径度。在圖17和18中所緣示的實施例中，只有選擇字元線WL1到WLx中的字元線WLi到WL5顯示。請參照圖1和圖12，施加到選擇的字元線WL3的寫 ❹ 入電壓VPrg在時間t2時，會從電壓V6變化為電壓V7，並且在t2<t<t3的週期中將其施加到字元線WL3，此時通行電壓Vpass仍舊施加到其他的字元線wu、机2、WL4 和WL5,如圖17所示。另外，施加到被選擇的位元線Bu 的电壓，在時間t2時會從電壓VI改變為電壓〇v，以致於選擇的記憶胞在t2<t<t3的週期被寫入。電壓ν7被設定大於電壓V6，並且在本實施例中，電壓V7大約為2〇v或以上0 33 30394twf-力晶.doc/e 201106357 如圖1和圖12所示，由於寫入電壓Vprg = V6在 t2<t<t3的週期被施加到選擇的字元線WL3，此時通行電壓Vpass = V6也被施加到其他字元線wu、wu、肌4 和WL5上’如圖π戶斤示。在此狀況下，施加到未選擇之位凡線BL2上的電壓維持在電壓V1的電位，使得大多數的電子會透過遷移和擴散載子麟轉換，而橫向轉換並聚集到選擇之字元線WL3下之禁止寫人記憶胞的通道中。在電子的聚集前，電子的數目已經利用上述的機制，在之貧的週期(tl<Kt2)就大幅度的減少，如圖17和18所繪示，二者分別繪示沿記憶胞通道的水平和垂直能帶圖。由於電子德、度在透過本發明之第一實施例後已經大幅度的衰減，使知禁止寫入記憶胞的表面電位會維持在高電位。因此，在閘極氧化層中的電場可以低到不會有任何電子穿随的發生。如此一來，在本發明之較佳實施例的操作中，可以有效地避免寫入干擾。圖19繪示為依照較佳實施例、習知技術和干擾狀況之NAND快閃記憶體裝置的啟始電電歷之干擾特性圖。也就是說，圖19請示本發明^入干擾特性與具有自我升壓之習知技術的寫人干擾特性二者相比的實驗結果。圖19㈣顯的看出，在通行電壓外挪的寬範圍上，本發_寫人干擾與習知技術概是被高度地抑制。依照本發明較佳實施例的寫人方法，也可以應用在 NAND快閃記憶料之各種資料格式的狀況下，其中由於 34 201106357 30394twf-力晶.doc/e 浮動閘極電位並不相同’因此其表面電位也不均衡。由於像是SONOS的陷捕型的NAND快閃記憶體也會遭遇類似寫入干擾的問題’因此本發明的寫入方法也可以應用在這類的記憶體上。而在施加負寫入電壓Vprg = V7到字元線 WL之前，先將負電壓V6施加到所有字元線WL·的方法，也可以應用在NAND快閃記憶體，其在字元線WL和半導體基板100之間使用鐵磁性材料。甚至本發明之較佳實施例的寫入方法也允許在一分 D 頁中寫入多個區段，不但可以解決具有單階記憶胞 (Single-level cell，簡稱SLC)之NAND快閃記憶體的寫入干擾問題’也可以解決具有多階記憶胞(Multi_level cdl，簡稱MLC)之NAND快閃記憶體的寫入干擾問題。圖38A繪示為依照習知技術之NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示8KB之分頁3的單位無法隨機寫入，而圖38B則繪示依照本發明之較佳實施例的 NAND快閃記憶體陣列2之區塊12的方塊圖，其顯*512B ❹ 之區^又11的單位可以隨機寫入。在圖38A所顯示的習知技術中，由於Vpass干擾，隨機寫入是不可能執行，然而在圖38B中，利用較佳的實施例是可以進行隨機寫入，其可以解決Vpass干擾的問題。換句話說，從源極側開始順序的寫入，與隨機寫入一樣，在較佳實施例中都是可能被執行的。依照本發明較佳的實施例，可以提供具有高可靠度和高效能的NAND快閃記憶體。本發明之NAND快閃=憶 35 30394twf-力晶.doc/e 201106357 體裝置的寫人方法，可以在記憶體通道升紅前，利用施加負電壓使彳于電洞累積在通道表面，而提供較高寫入干擾的抵抗力。除此之外，透過負電壓週期⑼<t<tl)，通道電子所引起的寫人干擾也可以被消除，並且進而避免升壓不足的問題。甚至，由於寫入干擾的問題在S0N0S或 TANOS(TaN/Al2〇3/〇xide/Si)NAND 記憶體裝置上更為嚴重，因此NAND㈣記髓裝置的以方法也可以使用在陷捕型NAND。 t明利用負閘極電壓的寫人方案，可以利用列解碼為4a來完成，將會敘述如下。圖jGA㈣為依照本發明第二實施觸—種列解碼勒哭a之局電壓準位偏移器（以下稱為HVLS)21和字元線驅 -炎乂下稱為WL驅動器）22之配置的電路圖、圖20B繪 I位偏：明第二實施例的一種列解碼器如之高電壓以下稱為hvmvls) 24和wl驅動器22之配序圖為基i之Ϊ圖5缘示為以第—實施例之圖12的時圖21Α黏-只例的寫入方案時序圖。也就是說，的時序® Γ照本發明第二實施例的寫人順序，是以圖12 器4a來^乍土礎，再配合應用圖3、和观之列解瑪明參照圖20A，列解碼器4a包括區塊解碼器23，其 36 201106357 30394twf-力晶.d〇c/e 可 '輸出區塊選擇訊H BLK和反相區塊選擇訊號，而 HVLS21 包括 M0S 電晶體 Tss、Tsg、Twi、Twj 和 Twk，亚，可以分別產生電壓SGDL、wu、WLj、糧，以回應訊號PASV。由於可以利用施加負電壓到p型井刚來達到負電位，因此用於圖28和29之時序圖的圖2〇A之列解

碼器如並不需要施加負電壓到字元、線WL上。而圖20B 的列解碼器4a則可以使用在圖21A、21B、22和23之宜它的時序圖。 ^ 〇 w請參照圖施，另一實施例的列解碼器4a包括區塊解碼器23，其輸出一區塊選擇訊號BLK和一反相區塊選擇訊號/BLK，巾HVMVLS 24則包括中電壓準位偏移器（以下稱為MVLS) 25、M0S電晶體Trl到Tr4和WL驅動器 U。在本實施例中，MVL s 2 5輸出一輸出訊號來回應區塊選擇汛號BLK，而HMVLS 24則輸出訊號PASV至WL 驅動器22。當區塊被選擇來回應輸入位址時，圖2〇入和2〇B的區〇塊解碼器23輸出具有高準位的區塊選擇訊號BLK。當區塊選擇訊號BLK為南準位，訊號pasv就會改變為vpp 準位’接著WL驅動器22的M0S電晶體Tss、Tsg、Twi、 Twj和Twk會被導通’並且字元線WLi、WLj和WLk以及SGDL個別的電壓，會分別與總體字元線GWLi、GWLj 和GWLk以及總體選擇閘極線GSGDL上個別的電壓相同。另一方面，當區塊沒有被選擇時，區塊解碼器23會 37 30394twf-力晶.doc/e 201106357 r 輸出具有低準位的區塊選擇訊號BLK，接著訊號PASv會變成VMM準位。在此情況下，MOS電晶體Tss、Tsg、

Twi、Twj和Twk會被關閉，接著字元線WL和閘極線SGDL 會從總體字元線GWLi、GWLj和GWLk以及總體選擇閘極線GSGDL被隔絕。這代表字元線WL是“浮接”狀態，然而因為反相區塊選擇訊號/BLK具有高準位，因此閘極線 SGDL可以利用MOS電晶體Tss設定為0V。請參照圖20B，HVMVLS 24包括高正電壓VPP側電路和負電壓VMM侧電路’並且HVMVLS 24產生輸出訊 0 號PASV給WL驅動器22。其中，VPP侧電路包括N通道空乏型MOS電晶體Trl和P通道增強型M0S電晶體 Tr3。而VPP側電路被當作vpp準位偏移器來操作，以回應輪入的區塊選擇訊號BLK。另外，MVLS25包括了電晶體16到20六顆電晶體（包括了組成反相器π的兩顆電晶體）’其被置於高正電壓VXD和負電壓VMM之間。若是訊號PASV為0V或VMM，則MOS電晶體Trl 會導通，使得通過MOS電晶體Trl的電壓會低於4V的電壓，接著MOS電晶體Tr3會因為訊號VX = 5V而進入截 ❹ 止狀悲，並且訊號PASV進入穩態。若是訊號PASV從大約4V(= MOS電晶體Tr4的VXD _ Vth)的電壓開始，則 M〇S電晶體Trl會導通，使得通過M〇s電晶體τη的電壓大於7V的電壓，接著MOS電晶體Tr3就會導通，並且 7V的電壓會被施加在訊號pASV的訊號線上，以致於訊號 PASV的電壓上升。此迴授會結束在PASV = VPP的條件 38 201106357 30394twf-力晶,doc/e 被滿足。另一方面，HVMVLS 24的VMM側電路包括N通道空乏型MOS電晶體Tr2、N通道增強型M〇s電晶體Tr4、以及MVLS 25。MVLS 25被當作準位偏移器，而操作在電壓VXD到VMM之間。在此狀況下，當區塊選擇訊號BLK 具有高準位時，MVLS 25輪出電壓VxD至M〇s電晶體 ΤΪ4的源極端。另一方面，當區塊選擇訊號BLK具有低準位時，MVLS 25輸出電壓VMM至MOS電晶體Tr4的源〇極端。而M0S電晶體Tr2像是壓降器的動作，以維持住配置在MOS電晶體Tr2側之MOS電晶體Tr4的汲極電壓，使其低於MOS電晶體Tr2和Tr3的崩潰電壓。在此狀況下，可以獲得以下的等式: (Tr4的汲極電壓Vd) < VPP - (VXD + |Tr2的Vth|) = 22V (2) 接著’ MOS電晶體Tr4維持其源極電壓(=從MVLS 25 輸出的電壓），其低於電壓VXD，以致於當區塊選擇訊號 BLK具有冋準位時，任何電流都不能從電壓源vpp透〇 MOS電晶體Trl7流至電壓VXD。 WL驅動器22包括轉換閘M0S電晶體丁格、Twi、 Twj、Twk和Tss。每一 M0S電晶體TWn (n=i,上幻被提供來將總體字元線GWLn (n=i, j，k)分別連接至字元線 WLn (n=i，j，k)。這些字元線WLn分別對應到圖i A的字元線WL1到WLx。總ϋ字元線GWLn❸電壓是由一些條件來控制，像是操作模式以及選擇或非選擇的模式。目24繪示為倾本發明第二實施例的—種圖3之總 39 201106357 r^ 一…30394twf-力晶.doc/e 體子兀線電壓切換電路(以下簡稱為GWl電 15之配置_細電路圖。請參« 24，勤，若是油= =線GWLn祕擇，並且在m切，gwl電壓切換电路15會將總體字元線GWLn透過閘電晶體如到心而依序切換施加0V、VMM、Vpass、Vprg和〇v。塊tif、^施和施，晶體TSg是提供來將總體選擇閘極線GSGDL連接至選擇閘極線SGDL。閘電

Tss是用來在選雜態期間，將選擇閘極線犯沉接地 VSGND。另一方面，閘電晶體Tss在非選擇期間用於未選擇區塊’以將選擇閘極線SGDL的電壓設定為〇v。在此要注意的是，因為選擇閘極線SGSL在寫人模式期間被設定為0V，所以圖1的選擇閘極線SGSL並未顯示在圖2〇a 和20B中。另外，用來操控負電壓¥]^]^的]^()8電晶體， f 是 Tr2、Tr4、Trl9、Tr20、Tsg、Twi、Twj、Twk、曰曰Tss，是形成在P型井和N型井中，以提供半導體基板的三層井結構。這些在P型井1〇4中之MOS電晶體的節點(n〇de) 可以連接電壓VMM的節點，就如圖20A和20B所示，然而任何MOS電晶體之N型井102連接都並未顯示在圖2〇A 和20B中。也就是說，這些N型井102的節點都被連接至電源供應器Vdd的節點。圖21A繪示為以第一實施例之圖12的時序圖為基礎之弟—實施例的寫入方案時序圖。請參照圖21A，對選擇區塊來說，當電壓vmM被設定為-5V時，負電壓VMM會被施加到字元線WL上。在 40 30394twf-力晶·doc/e 201106357 此狀況下在簡碼II &進行贿碼操作後，雜·Μ θ被改，接著再被固定，以致於選擇之區塊的訊號pAsv 又疋5電壓vpp ’然而非選擇之區塊的訊號PASV則曰：·於電屢VMM’而使得WL驅動器22的閘電晶體Tsg、 =1、Twj、和Twk關閉。然後在電子從NAND快閃記憶體陣列2之通道區域卿料的_，龍字元線GKn —L j，k)的電位被設定成電壓VMM。因此’選擇之區塊的字元線WL電壓會依據總體字元線GWL在上述期間的電壓，而依序改變為〇v、負電壓 VMM、然後再GV岐變。在此職過後’總體字元線 GWL會被奴為通行電壓Vpass，並錢擇來寫字元線GWL被設定寫入電壓Vprg。在這個例子中^壓 VPP被設定具有兩個階段，包括在施加寫入電壓外之前其電壓值低於電壓15V的第一P皆段，以及在施加寫麼Vprg期間其電壓值高於2〇v的第二階段。藉此，以避免超過MOS電晶體Tr2和Tr3的崩潰電壓。若曰番 Ο 壓㈣在電壓VMM被設定為_5V的負電壓時設定為^ 的電壓，則施加在MOS電晶體Tr2的崩潰電壓需要高於 35V的電壓，並且施加在M〇s電晶體Tr3的崩潰電要高於7到8V的電壓。然而，若是電壓νρρ改變為兩二階段時，這些要求可以分別纾解上述的崩潰電壓為邓v 5V ’在某種程度上近似於傳統的狀況。萍圖21Β繪示為依照第二實施例之另一寫入方案以短整體寫入時間的時序圖。也就是說，圖2ιβ綠示^ 30394twf-力晶.doc/e 201106357 例子，以縮短整體寫入的時間。因為由電壓泵所產生之電源供應的驅動性較小’所以—般電壓VMM設定速度很慢。因此’本實施例採取早期電壓VMM設定，並且將GWL 電壓從電壓VMM直接切換成Vpass電壓。在一區塊被選擇之如，所有區塊的號PASV都改變為電壓VMM，並且使％所有區塊之WL驅動器22的閘電晶體都關閉，而在區塊被選擇之後，為了被選擇的區塊，WL驅動器22的閘電晶體會被導通。接著，電壓VMM被施加在選擇之區塊的字元線WL。在NAND快閃記憶體陣列2之通道區的電子被清除的週期後，圖24的GWL電壓切換電路15會在電壓VMM* Vpass電壓之間切換，而不設定此狀況了，電壓VMM會被固定在_5V，制寫入結束為二=’ M0S電晶體Τ>2 * Τβ的崩潰電壓分別需要具有局於3W和8V的電壓值。然而，若是μ〇 γ型井ΗΜ㈣點與其源極端在⑽電晶體w側連接，並且N財1〇2㈣點連接至祕電壓，其 (VXD + |Tr2的Vth|)的電壓’則M〇3電晶：：；可以被解決。 I日日體切的朋潰問題就圖23繪不為第二實施例的另一寫入方案特別是顯示位元線預充電的時間和字* Τ θ 間之間的關係。也就是說，圖23顯示圖、21=^

，照圖23,只要_字元線GWL的時變= 改變為Vpass電壓，則電壓VMM •電歷VMM 並且只要電壓麵改變為。v，;;^ 42 30394twf-力晶,d〇c/< 201106357 為30V。由於電壓VMM和vpp的改 6 服MOS電晶體的崩潰問題，並且電壓卿又」=可以克以透過⑽電晶體Tr2和Tr3來忽略通行電壓到可圖22繪示為變動第二實施例之時序之時序圖。也就是說’圖22顯示位元線㈣預充J = 與汉疋負電壓至字元線WL之間的關係 μ =電子會在扯預充電週期移動，所以設 Ο

兀線的時機應該在BL預充電之後進行設定。然縮，整體寫人的_，BL預充電的時間區間與施加負電壓至子元線WL的時間區間應該重疊。圖24緣示為依照本發明第二實施例的—種圖3之濟體字元線電壓切換電路(町稱為GWL賴切換電路）^ 之配置的詳細電_。請參照圖24，gwl電㈣換電路 15 包括 HVMVLS 24-1 和 24-2、MVLS 25-1 和 25-2、以及轉換閘MOS電晶體Tgl到Tg4。GWL電壓切換電路15 藉由切換轉換閘電晶體Tgl到Tg4，而輸出Vprg、〇V或VMM其中之-的輸出電壓，而對應於選擇控制訊號的電壓。在此狀況下，當Vprg_SEL訊號變成高準位時， HVMVLS24-1會輸出電壓VPP至轉換閘電晶體Tgl的閘極端，以致於總體字元線GWLx的節點(node)變成電壓

Vprg。當Vpass_SEL訊號變成高準位時，HVMVLS 24-2 會輸出電壓Vpass至轉換閘電晶體Tg2的閘極端，以致於總體字元線GWLx的節點變成電壓Vpass。當〇v SEL訊 43 201106357 r-._r — . 30394twf-力晶.d〇c/e 號變成高準位時，HVLS 25·1會輪出· VXD至轉換問電晶體Tg3的閘極端’以致於總徵字元線GWLx的節點變成電壓0V。當MV_SEL訊號變成高準位時，HVLS 24_2 會輸出電壓VXD至轉換閘電晶H Tg4關極端，以致於總體字元線GWLx的節點變成電壓VMM。在本實施例中，將轉換閘極電晶體Tgl到Tg4形成在半導體基板1〇〇的三層井結構中來控制負電壓VMM是必需的。圖25繪示為依照本發明第二實施例的一種圖3之列解碼器4a之變動配置的詳細電路圖。請參照圖25，列解碼器4a包括HVLS 26-1至26-4、MVLS25-0、閘電晶體 Trgl 到 Trg5、以及閘電晶體 Tss、Tsg、Twi、Twj 和 Twk。區塊選擇位址訊號另，元，五，和分別透過HVLS 26-1 到26-4 ’而連接至P通道M0S電晶體Trgl到Trg4的閘極。每一 P通道M0S電晶體Trgl到Trg4可以解碼區塊選擇訊號，並當區塊被選擇時，決定是否將電壓VPP切換導通’以產生訊號PASV給閘電晶體Tsg、Twi、Twj和 Twk的閘極。在此狀況下，當區塊未被選擇時，則電晶體 Trgl到Trg4會關閉，以提供電晶體Tg5。只有當電晶體Trgl到Trg4都被開啟時，則電壓VPP 才會被導通經過Trgl到Trg4，以產生訊號PASV。在區塊選擇位址訊號瓦玛远，和刃被觸發之前，訊號虱另,五，和刃是被設定為高準位(也就是全部都沒有被選擇），並且重置訊號XRST被設地為高準位，接著訊號PASV被設定為 VMM電壓。因此，區塊選擇位址訊號，和云會被觸 44 201106357 一力晶- Ϊ為二Ϊ置:號職被設定為低準位’接著訊號PASV .為了未破選擇的區塊而固定在電壓VMM，然而會為了選擇的區塊而改變為vpi^mvls ^ 準偏移器，其可以輪出電壓VMM或是電壓対以丄了外，每—HVLS 26-1到26_4都是位準偏移器， ^、了乂輸出電虔〇V或是電塵Vpp。圖26繪示為由圖24之GWL電壓切換電路15和圖 25之列解碼器4a所執行之寫人方案的時序圖。圖26的時 CI 序圖幾乎與圖21的時序圖相同。而圖21與圖26主要的差異點則敘述如下：、（1)為了回應重置訊號XRST，訊號PASV會被 f置為負電壓VMM，接著選擇區塊的訊號pASV會被設疋為VPP，並且子元線wl的電壓會改變並固定為負電壓 VMM ;以及 (2)為了施加負電壓VMM到未被選擇區塊之訊號PASV的訊號線上，當負電壓VMM被施加到其上時， Q 閘電晶體Tg5會被開啟。圖27緣示為一種將圖21A之時序圖變動而產生之字元線組合之寫入方案的時序圖，而每一字元線都具有一負電壓，並且P型井104也具有負電壓，其可以由圖24的 GWL電壓切換電路15和圖20B的列解碼器牯執行。在圖27之寫入方法中，藉由相近的區段的預先動作，可以產生一協同效應(synergetic effect)，就是給字元線WL之負電壓泵的負擔以及給P型井104之正電壓泵的負擔而完全的 45 30394twf-力晶.doc/e 201106357

消除。例如，當P型井1〇4的電位被設定為由電壓源vdd 所產生之2.5V的電壓時，負電壓VMM是被設定為_25V 的負電壓，而不是-5V。因此，其可以徹底地將負電壓泵電路的大小最小化’並且相提升f壓泵魏。而電壓的消耗也可以進而減少。有許多不同的電路可以實現上述的列解碼器和/或其操作時序。例如，一些彼此相鄰的區塊可以在字元線負週期期間同時被選擇’以增加清理NAND記憶體陣列2之通道區域中之電子的效能。而被選擇之區塊實際被寫入的位置，疋位於上述區塊之中心的周圍。這也可以被理解為使許多位址訊號成為“選擇”狀態。在另外的例子中，區塊中的所有字元線都不會被施加負電壓。右是字元線WL 15被實際地寫入，例如相鄰於字元線WL 15的字元線WL 10到WL 20被施加負電壓，然而由於其他的字元線WL 1到WL 9，以及WL 21到WLX 都沒有被施加任何電壓，因此可以保持為0V。如此可以節省電壓泵的電能。圖28繪示為依照本發明第二實施例之變形的圖3之 NAND快閃記憶體裝置8〇的寫入方案的時序圖。圖28輿圖12二者的不同點在於：負電壓V5在t0<t<tl週期内不會施加到字元線WL，然而一 4V的正電壓CFW則在相同的週期内施加到P型井104。在圖20A的實施例中，由於P型井104可以被負偏壓而取代施加正電壓至字元線WL，因此可以使用傳統的列 46 201106357 303S»4twf-力晶.doc/e 解碼器來實現圖20A的列解碼器作電路恰好與習知技術相同。圖29繪示為一種由圖24之GWL電壓切換圖20A之列解碼器4a所執行之寫人方案的時序圖，

乜。而列解碼器4a的操圖28的時序圖為基礎。也就是說，圖29矣會示在^ 與未被選擇區塊中之字元線WL和閘極線sgd 圖、。請參照圖29，在P型井104偏壓(CPW)在正電壓的週期中’被選擇區塊中的字元線WL相較於p型的電位，會變成負電位狀態。由於位元線BL和源的電壓，藉著P型井104與位元線BL和域源極線乩之間電容_合，會被提制幾乎與p型井14G的電位相同，因此當正電壓VPW被施加到卩型井1〇4時，位元線 B L和源極線S l就需要與週邊電路隔絕，而此週邊電路是，於位元線BL，其會被位元線切換電晶體13斷路。而藉著相同的原因，未被選擇字元線WL的電壓也會被提升。曰在圖29中，F”指的是在浮接狀態中的“浮接電位”，而在浮接狀態中，藉由將連接至訊號線和週邊電路的轉換閘電晶體斷路，就可以將訊號線阻隔。而N型井1〇2的偏壓由於是一簡單的設計，因此並未繪示出來。圖30繪示為一種在其它SGDL訊號設定狀況中之寫入方案的時序圖，其類似於圖28。請參照圖30，閘極線 ^GDL的電壓被控制適用於包括位元線預充電的第一階電壓VSG1、負偏壓的第二階電壓VSG2、以及寫入操作的第二階電壓VSG3的三個階段。 47 30394twf-力晶.(i〇c/e 201106357

I 第三資施例，由寫人方法所帶來用於職系統的影響力效益，將在以下救述。圖34A繪示為習知由局部寫入後之寫入干擾所造成的啟始電壓偏移圖，而圖細麟示依照本發明之較佳實 ^列的由局部寫人狀寫人干擾所造朗啟始電壓偏移 7圖34C%不為分頁3中局部寫人之單位的方塊圖，其可以使用於圖34A和34B’而圖34D則緣示用於像是固態硬碟(SSD)之寫人程序的方塊圖，其可以使用於圖·。 ^雖然在傳統的寫人方案中，會嚴重地發生寫入干擾，仁疋在本發明的寫入方法中，如圖34β所示，在經過對相同的刀頁進行本寫人後，幾乎沒有啟始電壓(雜)偏移，因此寫入干擾將會藉由應用減少電子的步驟而高度地被抑制。圖35A繪示為依照習知寫入程序的NAND快閃記憶體陣列2之分頁3中寫入記億胞和浪費區域的方塊圖，而圖35B則繪示依照本發明之較佳實施例的程序(N〇p(在一分頁中寫入操作的次數)沒有限制)之NAND快閃記憶胞2 的分頁中寫入記憶胞與浪費區域的方塊圖。在此對於N0P 並沒有限制’並且其中可以允許在分頁3中進行多重寫入操作。因此’局部的寫入，像是以區段為基底的寫入是被允許的，就如圖35A所示。圖35C繪示為本發明較佳實施例的一種主機電腦5〇 48 201106357 30394twf-力晶.doc/e 和具有NAND快閃記憶體裝置8〇的卿6〇之結合軟體系統配置的方塊圖，而圖拙則綠示為本發明之較佳實施例的-種主機電腦5G和具有Nand快嶋憶縣置8〇的 SSD 60之結合的硬體系統配置之方塊圖。请參照圖35C所緣示的軟體系統，SSSD6〇包括财仰快閃記憶體80、記憶體技術襄置(MTD) 63、和快閃轉換層 (FTL)62。另外，主機電腦5〇包括作業系統(〇s)5卜播案系統52、和應用介面(API) 53。在本實施例中，快閃轉換〇層(FTL) 62透過一介面70而連接至檔案系統52。請參照圖35D所繪示的硬體系統，S'SD 6〇包括NAND 快閃記憶體80、NAND控制器6卜和缓衝記憶體61m。主機電腦50包括CPU 55、主記憶體56、和橋接器57，其透過cpu匯流排58連接。在本實施例中，NAND控制器 61疋透過SATA介面71連接至橋接器57。也就是說，圖35C和35D所繪示的SSD系統軟體和硬體架構’其利用本發明之寫入方案而纟NAND快閃記憶 ❹ 體裝置80中使用。在本實施例中，SSD 60具有像是低成本處理器微控制器的NAND控制器61，與透過介面71而位於NAND快閃記憶體裝置8〇和主機電腦5〇之間的缓衝記憶體61m(例如是少量的SRAM(緩衝器))在一起。快閃轉換層(FTL) 62是藉由在作業系統(〇s)與NAND快閃記憶體裝置80之間的控制器所形成，其可以管理一區段映射至 NAND快閃記憶體8〇的一區塊和一分頁，因此給予檔案系統52可以考慮的大容量儲存裝置的空間。快閃轉換層 49 30394twf-力晶.d〇c/e 201106357 (FTL) 62可以利用在圖35之硬體方塊中的^^犯^控制器 61來實現。 NAND控制器61中重要的缓衝記憶體61瓜大小，可以降低至—指定大小，被稱作“區段大小，，，相對於NAND 快閃記憶縣置80來說’藉由本發明之較佳實施例中 N0P(在-分頁巾進行寫域作的次數)的改良，而降低寫入干擾’使其分頁的大何以提升。而由於指定區段大小 Ϊ ^定分頁大小的不同，分1 3可以容納大於或等於2個曰NAND控制器01之缓衝記憶體61m的指定大小可以二1:8、:(用Γ—嵌人式作業系統，其變更資料的單位為麗。另外’ NAND控制器61之緩衝記憶體6im的指定大小，可以是256B，以用於一嵌人式作業系統，其變料的早位為256B’如圖36所示，其緣示習知娜快閃記憶體陣列巾H段資料更新的方塊圖。、㈣n 61之緩衝記憶體6im的指定糸統Wmdows XP’其變更資料的單位為5ΐ2β。另：菜 NAND控制n 61之緩衝記憶體6im的指定大彻，於絲的作„統，例 2 偏—，其敎單位為4KB業系統 =例子中可以獲得N〇p的有利影響，就是無的二2大值的結果，可以大於或等於-分頁中區ί 的數目加上祕-區段旗標暫存器的指定值。 50 201106357 30394twf-力晶.doc/e 〜ΐ ί旗!票暫存器的指定值是依據控制器演算法而疋/以藉由與對應之區段的寫入同設定為或者依照特殊設計需求而為非G的值上述的區段藉由區段旗標暫存器，而可以在對應 ί ίI 3 ^ NAND ^閃記憶體陣列2剩下的空間中二被組連二^或空置狀態，其巾空置區塊觀取進—空置區塊連令结=’而此資訊可以儲存至_ NAND快閃記: ❹ 器所取~控制器61之控制處理 Ο 可以!5區段連結清單可以在進行抹除(e麵)區塊之前，母—區段11都被完全的使用，其中在NAND快閃 ^體陣列2上的抹除操作是㈣塊12為單位來進行, 11都可以完整的使用，可以有效地減少分頁重新和區塊重新放置的次數。這樣的減少可以和在一分段數—樣多，其可以參照最差的情形，就是在分頁二1 一個區段11是使用的，而其他的區段11都是空八，以隨著分頁的重新放置或區塊的重新放置而被執行：刀頁重新放置或區塊重新放置的減少，將可以延長由 NO决閃§己憶體的優點以及對應之控制器的管理所產之儲存裝置的生命週期。二立圖37A繪示為依照本發明第三實施例的一種在緩衝 5己饫體61m與NAND快閃記憶體陣列2之間重新放晋太案的方塊圖。依照本發明較佳的實施例，SSD 60包括NAND快閃 51 3〇394twf-力晶.d〇c/e 201106357 X Vrw f 記憶體裝置80和NAND控制器61。NAND控制器&可以獲得以下料_彡響。NAND控㈣61讀衝記憶體 61m的大小可以減少至指定大小，被稱作“區段大小”，相對於NAND快閃記憶體裝置8〇來說，藉由本發明之較佳實施例巾NOT(在-分頁巾進行寫端作的次數)的改良，NAND快閃記憶體裝置8〇之分頁大小可以提升。而由於指定區段大小和指定分頁大小的不同，分頁3可以容納大於或等於2個區段。 NAND控制器61之緩衝記憶體61m的指定大小可以是1观’以用於-I人式作業系統，其變更資料的單位為 128B。另外’ NAND控制器61之緩衝記憶體61m的指定大小也可以是256B，以用於一嵌入式作業系統，其變更資料的單位為256B。 NAND控制态61之緩衝記憶體6im的指定大小還可以疋512B，以用於大多數的作業系統，例如是微軟的作業系統Windows XP，其變更資料的單位為512B。另外， NAND控制器61之緩衝記憶體61m的指定大小更可以是 4KB，以用於先進的作業系統，例如是微軟的作業系統 Windows Vista，其變更資料的單位為4KB。區段11藉由區段旗標暫存器，而可以在對應的選擇分頁3之NAND快閃記憶體陣列2剩下的空間中，被組織為使用或空置狀態’其中空置區塊被擷取進一空置區塊連結清單，而此資訊可以儲存至NAND快閃記憶體陣列2中被指定的區塊12，以由NAND控制器61之控制處理器所 52 30394twf-力晶.doc/e 201106357 執行的軟體來存取。 —空置區段連結清單可以在進行抹除區塊之前，可 ^區段Η都被完全的制，其中在NAND快閃記_ P列2上的抹除操作是以區塊12為單位來進行。而每二都可以完細吏用’可以有效地減少分頁重新放置：區塊重新放置的次數。這樣的減少可以和在—分頁段數-樣多，其可以參照最差的情形，就是在分頁3 ^ ❹

有一個區段U是使用的，而其他的區段u都是空置^ 隨著分頁的重新放置或區塊的重新放置而被執行。分頁重新放置或區塊重新放置的減少，將可以延長由Nand快閃記憶體的優點以及職之㈣！！的管理所產生之儲的生命週期。又罝干擾消除的MLC NAND快閃記憶體裝置8〇可以獲得以下的優點。其中，藉由多重干擾消除的次數，可以^定料擇分頁之分頁寫人次數_P)的值，其大於或等於在一分頁中的區段數加上區段旗標暫存器的指定值。、^發明之SSD系統可以實現在高可靠度系統操作中增強損耗率，並且可以在先進技術的MLC NAND快閃記憶體裝置中採用具有價格優勢的控制工程。 ° 圖37B繚示為依照本發明第三實施例之第一變形的在缓衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。如圖37B所示，新的資料可以藉由本發明之隨機寫入，而寫入除了已經儲存有資料的分頁3之外的分頁3。 53 201106357 i—i 30394twf-力晶.doc/e 圖37C纟會示為依照本發明第三實施例之第二變形的在緩衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。如圖37C所示，新的資料可以藉由本發明之隨機寫入，而寫入除了已經儲存有資料的區塊12之外的區塊12之一分頁中的區段。較佳實施例的橒的依照本發明的第一觀點，則提供一種NAND快閃纪憶體裝置的寫入方法，而此NAND快閃記憶體具形成在/爭導體基板的P型井上的一記憶胞陣列。記憶胞陣列包拍^多個記憶胞串，其連接多條字元線。本發明之寫入方法的夕驟，包括在一記憶胞要進行寫入的寫入步驟前，先減少通道、源極和汲極中的電子。在上述的寫入方法中，減少電子的步驟包括偏壓事元線，而此偏壓低於P型井的偏壓，以在通道表面累積電詞’ 而離子化表面陷捕，使其在禁止寫入記憶胞之寫入進行自我升壓操作期間，可以與電子復合。另外，在上述的寫入方法中，滅少電子的步驟包枋相對於P型井，而負偏壓字元線。此外，在上述的寫入方法中，負偏壓字元線的步驟’ 包括施加一負電壓至字元線，並將p逛井接地。另外’在上述的寫入方法中，減少電子的步驟包拍r相對於字元線，而正偏壓P型井。此外’在上述的寫入方法中，炎偏壓P型井的步鱗’ 54 30394twf-力晶.doc/e 201106357 包括施加-正電壓至p型井，並將字元線接地。】外’在上述的寫入方法中，正偏壓p型井的步驟，匕括虽-負電壓被施加到字元線時，則施加—正電壓至p 型井。 μ 1NAND㈣雜，=的舄人方法，而NAND快閃記憶體具有形成在一半 Ο

=體基板的P型杜的-記憶料列。此記憶胞陣列包括 ΐ，被?接至多個字元線，而這些記憶胞串被 :為=2 ’而母-區塊分別對應於字元線中被選擇的 = 70'树明之寫人方法包括減少記憶胞串中的通道 :’並且在進行錢少通道電子的步驟後，當施加—個或夕個通行電壓Vpass以忽略而不選擇字元線時，則施加一寫入電壓啦少-被·的字元線上，而通行電壓的範圍介於0V到寫入電壓之間。 p 在上述的寫入方法中，減少電子的步驟包括相對型井’而負偏壓字元線。、另外’在上述的寫入方法巾，負偏壓字元線的步驟，包括施加一負電壓至字元線，並將p型井接地。此外，在上述的寫入方法中，被施加負電壓的字元線是唯一連接至要寫入之記憶胞的字元線。另外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至記憶胞串中的多個字元線，而這些字元線其中之一連接至要被寫入的記憶胞。此外，上述的寫入方法中，負偏壓字元線的步驟，包 55 30394twf-力晶.doc/e 201106357 括施加負電壓給在被選擇區塊中的所有字元線，而被選擇區塊具有要進行寫入的記憶胞。另外’上述的寫入方法中，負偏壓字元線的步釋，包括施加負電壓給在多個被選擇區塊中的所有字元線，而其中一被選擇區塊具有要進行寫入的記憶胞。 Ο 此外，上述的寫入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，先施加對應於寫入電壓的一電壓給連接至要被進行寫入之記憶胞串的位元線，並在減少通道電子前，施加對應於一寫入禁止電壓的一電壓，給連接至不* 進行寫入之記憶胞串的位元線。而此外’上述的寫入方法中，每一記憶胞串被分別至一位元線。而本發明之寫入方法更命饮電子的步驟前，施加對應於—寫人禁止電壓的 ^線’並在寫人開辦，施加對應於寫人t = 接至要被進行寫人之記憶胞串的位元線。 ^⑺連 ❹ 在上述的寫入方法中，減少電子憶胞串中的字S線’而正偏壓p型井。帅對於e ，外’在上賴寫人方法中，正偏壓？包括施加一正電壓至p剞共、，# 幻/鄉地。 i井’謂記憶财巾的字元線接另外’在上_寫人技巾，正驢包括當-負電壓被施力… 开的步驟， —正電壓至P型井。 ⑤胞串中的字元線時，則施加 56 30394twf-力晶.d〇c/e 201106357 更包括在施加寫入電壓此外，在上述的寫入方法中，後，立即將ρ型井接地。 ρ型ί:牛Ϊ上方法中，相對於字元線而正偏麼 p i井的频，包純施加—貞_ 記憶胞的字元線。縣至要被寫入之 Λ 一=:在上述的寫入方法甲’正偏壓的步驟，包括施力:2電祕錢胞串巾的多個字辑，其具有一字元線疋連接至要被寫入的記憶胞。

Ο 另外’在上述的寫入方法中-，正偏壓的步驟，包括施加負電壓給多個字兀線，其包括—被選擇的區塊中所有的字元線，而此被選擇的區塊具有—記憶胞要被寫入。此外，在上述的寫入方法中，正偏壓的步驟，包括施 =一負電壓給多個選擇的字元線，其包括了在多個被選擇區塊中的所有字元線，而其中一個被選擇的區塊具有要被寫入的記憶胞。上述的寫入方法更包括在正偏壓Ρ型井之後’立即將位元線設定為一浮動狀態。另外’上述的寫入方法更包括在正偏壓Ρ型井之前，先施加對應於寫入電壓的一電壓給具有要被寫入之記憶胞的位元線，並且在正偏壓Ρ型井之前’施加對應於一寫入禁止電壓的一電壓給除了具有要被寫入之記憶胞的位元線以外的位元線。上述的寫入方法更包括在正偏壓Ρ型井之後，施加對應於寫入電壓的一電壓至具有要被寫入之記憶胞的位元 57 30：394twf-力晶.d〇c/e 201106357 線，並且在正偏壓p型井之後，施加對應於一 =:電壓給除了具有要被寫入之記憶胞的位、線:二另外，上述的寫入方法，更包括在正偏壓p 施加對應於一寫入禁止電壓的一電壓給位元線 5己憶胞之後’立即施加對庫於窝入雷厭沾 w *''' 寫入之記憶胞的位元線寫電壓的一電壓給具有被此外’在上述的寫入方法中，相對於 =線的步驟’包括相對射型井 := 壓的一相關電壓，依序改變為在偏在一第一週期期間為0V、在第二週㈣^負電屋、 Vpass並且在第三獅朗通打電塵另外，在上述的寫入方㈣二飞通订麵Vpass。字元線的步驟’包括相對於p型井:將負偏壓壓的一相關電壓，依序改變為、”'、、择予兀線偏第一週期期間為一負電壓’ 週期刖為0V、在一一且在第三週：為=== ，外，在上述的寫入方法中， I壓Vpass。子元線的步驟，包括相對於、1井而負偏壓塵的-相關電壓，依序改變為在—第字元線偏電壓、在一第一週期期週/月刖為一預充電依照本刺第三觀點，則提供—種N娜快閃通靖，SS並且“:期期以:;週期期間為壓vpass。 I獨為寫人賴或通行電士 58 201106357 3 〇394twf-力晶.doc/e 201106357 3 〇394twf-力晶.doc/e o 裝置，包括一記憶胞陣列、用來施加一寫入電壓的第—工具、以及用來減少通道電子的第：卫具。記憶胞陣列被形成在一半導體基板的p型井上，而記憶胞陣列具有多個記憶胞串，可以分別連接多個字元線，並且這些記憶胞串被分成多個區塊，其中每一區塊分別對應於從字元線中被選擇的字元線。當一通行電壓¥1)批3被施加在未被選擇的字兀線時，可以依據第一工具來施加寫入電壓至被選擇之區塊中至少一被選擇的字元線。而在施加寫入電壓前，第二工具可以減少記憶胞串中的通道電子。一在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具是施加一負電壓到被選擇之區塊内的字元線。另外，用來施加寫入電壓的工具包括一列解碼器列解碼n包括i塊解彻、—準位偏移器和—字 =選將一位址訊號解碼為一選擇等用k擇塊。準位偏移關可以將―預設電 ❹ 一閘極驅動電壓’以回應選擇訊號。另外叙哭將一總體字元線電壓傳送至字元線。其中，準位 ΐΐΪΪΪ器都分別具有N通道電晶體，並且可以形成在壓，以用來減少通道電子。生負電德S述的财肋快閃記憶猶置中，在減少通道電子後’列解碼ϋ可以將所產生的負㈣改變為gv。電子另外，在上述的NAND㈣記憶體|置中，退以產生高於1電壓的—高電壓，並且此高電壓在通^ 59 201106357 . 1 J〇394twf-力晶.doc/e 少後，立即被設定為低於—電壓，而後的鬲電壓減去負電壓的絕對值。全疋冩入此外，在上述的NAND快閃記憶體装置中寫入電壓的工具具有-觸碼器。⑽ 塊解碼器、-準位偏移器和—字樣驅動器。=區: 解碼器可以將-位址訊號解碼為—選擇訊號，_ = 壓，以回應選擇訊號。另外，字元==1閑極驅動電、、泉電昼傳送至子兀線。而準位偏移器具有p通道電曰體。搞、首=„的職仙快閃記憶體裳置中，用^少通道電子的J1具施加—正電壓至半導體基板的p型井。此外，在上述的NAND快閃記憶體裝置中，用來減少通适電子的工具從—外部電路輸人正電壓，並且將此正雷壓施加在半導體基板的p型井。依照本發明第四觀點，則提供- NAND快閃記憶體裝置，包括一記憶胞陣列、一減少工具和—寫入工具。記^ 胞陣列被形成在—半導體基板的P型井上，且記憶胞陣歹^ 包括多個記，It料’其分職接至多個字元線，並被分成多個區塊，其巾每—區塊分麟應於字元線巾被選擇的字元線，而每一區塊又被分成多個分頁，且每一分頁沿著字元線配置，而每一分頁又被分成多個區段，其對應於記憶胞的預設數目。另外，減少工具可以減少記憶胞串中的^ 道電子。而寫入工具則將記憶胞寫入為—區段的單位，而此區段是在減少通道電子後，從放置在—分頁内的區段中 201106357 30394twf-力晶.doc/e 選擇出來。閃記憶體裝置中’#分頁所分成的 W又數目為最大㈣’則寫人I具將記憶胞寫入。 μ itί錢點，職供—種nand快閃記憶體裝置的糸統，包括NAND快閃記憶體陣列、一週邊電路、 r控制邏輯和—NAND㈣器。快閃記憶體陣列在-需要被寫入的記憶胞進行寫人前，可以執行—步驟，就是減少

在記憶胞串之通道、源極和汲極區域巾的電子。而週邊電路可以控繼閃記紐陣列.巾減少電子的轉。另外，控帝j邏輯可以控制週邊電路的操作。而NAND控制器包括二，衝記憶體’並且以一 NAND快閃記憶體陣列之一區段為單位，來管理一介面來配合作業系統。在上述的系統中，NAND控制器控制在快閃記憶體陣列的資料在其中隨機地被寫入。另外，在上述的系統中，緩衝記憶體具有NAND快閃記憶體陣列之一個區段的大小。、

此外，在上述的系統中，NAND快閃記憶體陣列的 N0P(在一分頁中寫入操作的次數)值大於或等於2。另外，在上述的系統中，NAND控制器控制nand 快閃記憶體陣列之—分頁中的更新資料，重新放置在相同的分頁中，而不刪除舊的資料。此外，在上述的系統中，NAND控制器控制NAND 1·夬閃δ己憶體陣列之—分頁巾的更新資料，重新放置在相同的分頁中，而不刪除舊的資料，並且在相同的區塊中不執 61 30394twf-力晶.doc/e 201106357 行抹除操作。另外’在上述的系统中，NAND控制器控制ΝΑΝ〇快閃記憶斜狀—分W蚊«料，韻放置在相同分頁中空的區段内’並且將舊的f料存成—廢棄資料，而不在相同的區塊中進行抹除操作。其它較佳實施例的鬱形圖39繪示為依照較佳實施例之變形之—種在寫入程序期間被設定在NAND快閃記憶體裝置8〇内之三個週期中個別的電壓表。在本發明的另一實施例中，又提供了一種NAND快閃记k體裝置的寫入方法。在t<t〇週期中，第一電壓VI被施加^位it線BL '第二電壓V2被施加在_線％、而第二電壓V3則被施加在汲極側選擇電晶體的閘極 SGDL，另外，選擇的字元線…二、未被選擇的字元線wl 和源極侧之選擇電晶體的閘極SGSL都被接地，以將電子掃至位tl線BL。被施加在汲極側選擇電晶體之閘極SGDL 的電壓，從第三電壓V3改變成第四電壓V4，以將記憶胞串通道電位從位元線切斷，㈣免電子回流。透過没極侧選擇電晶體，第四電壓V4被設定低於第三電壓V3。在 t〇<t<ti的週期内’選擇的字^線WL和未被選擇的字元線 WL都被施加一第五電壓V5。第五電壓V5被設定為一負電壓’以減少記憶胞串之通道巾電子_量。而施加在選擇字元線WL和未被選擇字元線WL上的電壓，會在ti時 62 201106357 3〇394twf-力晶.doc/e 從第五電壓V5變為第六電壓6，其在tl<t<t2週期内被施加到選擇字元線WL和未被選擇字元線，其中第六電壓v6 被。又疋為一正電壓。施加在選擇字元線的電壓在口時，會從第六電壓V6變為第七電壓V7，其在t2<t<t3週 ^ =被鉍加到選擇的字元線WL，其中第七電壓V 7被設定為高於第六電壓V6。 Ο 二依照本發明的一實施例’個別的電壓最好在NAND快己憶體裝置8G中設^。其中，第-電壓VI被設定介於八到3.6V(或是電源供應電壓)之間、第二電壓％被設定二=〇V到3.6V(或是電源供應電壓)之間、第三電壓V3被设定介於0.5V到7v之間、第四電壓V4被設定介於〇 5v 句3.6V(或是電源供應電壓)之間、第五電壓V5被設定介於lv到-ιόν之間、第六電壓V6被設定介於5V到15V 之間、而第七電壓V7則被設定介於ισν到26V之間。 ο 一依照本發明之一實施例，其提供一種NAND快閃記憶體裝置的寫入方法，可以造成_禁止寫人記憶胞串的自我升壓’並且在禁止寫入記憶胞串的自我升壓之前，進行減 y通道電子的步驟。 _依照本發明之一實施例，減少通道電子步驟包括施加負電壓到輕接至禁止寫入記憶胞串的字元線WL。 β依照本發明之一實施例’在寫入方法中，上述的負電墨可以小於或等於禁止寫入記憶胞串中之記憶胞的啟始電壓。依照本發明之一實施例，在寫入方法中，減少通道電 63 201106357 30394twf-力晶.doc/e 子步驟包括施加一正電壓到p型井1〇4’而其中形成有記憶胞串，並且將耦接至禁止寫入記憶胞串的字元線WL接地。依照本發明的實施例’ P型井104的電壓被設定為大於或等於禁止寫入記憶胞串之記憶體胞的啟始電壓。本發明輿相關拮術的不同處依照本發明的實施例，字元線WL的負電位被設定來與記憶胞陣列2的P型井104對照，並且已有許多的先前技術文件揭露施加負電壓到字元線WL的技術。例如，非專利文獻NPL1就是其中一個很普遍的技術，其揭露一 NOR型快閃記憶體，其採用通道熱電子（channel H〇t Electron，簡稱 CHE)注入寫入和 FN(Fowler-nordheim)穿隧抹除的技術。在其抹除模式中，所有在選擇記憶胞陣列單元中的字元線都會被設定一負電壓。專利文獻PTL 3和4揭露一種AG-AND型快閃記憶體，在其中’一字元線WL上的記憶胞可以利用施加負電壓到字元線上來進行抹除操作。專利文獻PTL 5和非專利文獻NpL 3揭露一種din〇r 型快閃記憶體’在其中，只有被選擇的字元線WL被設定為負電壓以進行寫入。在每些先則技術中的共同點，就是施加負電愿到字元 ^肌的目的，都僅是為了寫入(prog—和抹除㈣se)操加貞電壓的週期也都被限定在寫人或抹除操作 64 201106357 30394twf-力晶.doc/e 中。另外’先前技術也未揭露nand快閃記憶體裝置。然而在本發明中’在寫入(program)之前就可以施加負電壓，以改善NAND快閃記憶體裳置中寫入干擾(program diaturb) 的問題。這就是本發明和上述習知技術文件之間最大的不同點。工業應用性依照本發明，其所提供的NAND快閃記憶體裝置的寫 Ο 入方法和NAND快閃記憶體裝置與習知技街相較，可以降低或避免寫入干擾。另外，依照本發明，其所提供的NAND快閃記憶體裝置的寫入方法和NAND快閃記憶體裝置，其可以在任何區塊抹除操作時’用比習知技術更快的速度，將更新資料儲存於NAND快閃記憶體裝置中比習知技術更小的單位，並且不會由寫入干擾造成任何的廢棄。此外，依照本發明，其所提供的ΝΑΝΕ)快閃記憶體裝〇置的寫入方法和NAND快閃記憶體裝置，可以隨機油儲存於快閃記憶體裝置中的資料。 … 雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不本發明之精神和範圍内，當可作些許之更動與潤飾，故發明之保護範圍當視後附之申請專利範圍所界定者為準。【圖式簡單說明】 65 30394twf-力晶.doc/e 201106357 圖1A繪示為依照本發明第一實施例的一種快閃記憶體陣列2之配置的電路圖。圖1B繪示為圖1A2NAND快閃記憶體陣列2與其 -邊電路之配置的方塊圖。列）圖2繪示為沿圖1A和圖之NAND快閃記憶體陣之記憶胞串的縱向剖面圖。，3緣示為一種包括圖1A、m和2之NAND快閃記陣列2的NAND快閃記憶體裝置8G的方塊圖。序圖圖4繪示為f知之.NAND快閃記憶體之“操作的時埯跑t繪：為沿習知之NAND快閃記憶體的禁止寫入記 ⑽_的電和水平能帶圖，其顯示絲面在周期憶跑^沿f知之NAND快閃記憶體的禁止寫入記間的電子密度直能帶圖，其顯示記憶胞通道在周期㈣期後，51繪:ΐ ί習知之NAND快閃記憶體的$止寫入記斜㈣®，錢持表面在周期、：番為沿習知之ΝΑΝ〇快閃記憶體的期間的m帶圖，其顯示記憶胞通道在周期

圖9繪示為、、儿羽A 埯跑串之-呦：之N細快閃記憶體的禁止寫入記串之㈣剖面和斜能㈣，其鮮絲面在周^ 66 201106357 30394twf-力晶.doc/e t2<t<t3期間的電子密度。圖10繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示記憶胞通道在周期 t2<t<t3期間的電子密度。圖11繪示為習知基本NAND快閃記憶體裝置之位元線寫入方案的電路圖。 Ο 圖12螬·示為依照本發明之一較佳實施例的一種圖3 之NAND快閃記憶體裝置8〇之寫入方案的時序圖。圖13纷示為沿圖3之NAND快閃記憶體裝置80之禁止寫入§己憶胞串的縱向剖面圖和橫向能帶圖，其顯示在週期t0<t<tl期間在碎表面的電子密度。圖I4繪不為沿圖3之NAND快閃記憶體裝置8〇之禁 ί寫串的垂直能帶圖’以顯示在週期tG<t<U期間在5己'k、胞通道的電子密度。止寫^ NAND快閃記憶體裝置80的禁止寫入,己fe胞串之縱向剖面圖和橫向

tl<t<t2週期期間在矽表面的電子密度。Q /、，，、、員不在圖丨6繪示為沿圖32NAND快止寫入記憶胞串之垂直能帶圖苴鹿’。己’思體裝置80的禁在記憶胞通道的電子ί度。n在tl<t<t2週期期間

止寫^沿圖3之咖〇快閃記憶體裝置如的林馬礼胞串之縱向剖面圖 I 週期期間抑表面的電^度向—圖其顯示在圖18緣示為沿圖3之从助快^記憶體裝置80的禁 67 30394twf-力晶.d〇c/e 201106357 止寫入記憶胞串之垂直能帶圖’其顯示在t2<t<t3週期期在記憶胞通道的電子密度。曰圖19繪示為依照較佳實施例、習知技術和Vpass干擾狀況之NAND快閃記憶體裝置的啟始電歷m到ν_ 電壓之干擾特性圖。〇圖1〇Α繪示為依照本發明第二實施例的一種列解碼器4a之南電壓準位偏移器(mS) 和字元驅動器μ之配置的的電路圖。〇圖繪示為依照本發明第二實施例的一種列解碼器4a之局電壓準位偏移器(hvmvls)⑷口字元線驅動器 22之配置的電路圖。圖21A繪示為以第—實施例之圖12的時序圖為基礎之苐二實施例的寫入方案時序圖。圖21B繪不為依照第二實施例之另一寫入方案以縮短整體寫入時間的時序圖。 f 22繪示為第二實施例的另一寫入方案之時序圖， =別是顯示位元線縣電的時間和字元線負間之間的關係。，23綠示為變動第二實施例之時序的另—寫入方案 —因'a示為依照本發明第二實施例的一種圖3之總 +疋線(<^WL)電壓切換電路15之配置的詳細電路圖。圖25繪示為依照本發明第二實施例的—種圖3之列态4a之變動配置的詳細電路圖。 68 30394twf-力晶.d0c/e 201106357 25之===壓切換電路⑽圖兀線、、且。之寫人方案的時序圖，而每—字 :二並二:二井104也具有負電壓’其可以由圖24的 GWL 4切換％路15和圖2〇Β的列解媽器如執行。 Ο ο Η 8、’’曰示為依知本發明第一貫施例之變形的圖3之 NAND快閃記憶體裝置⑼的寫人方案的時序圖。圖29繪示為一種由圖24之GWL電壓切換電路15和圖20A之列解碼器4a所執行之寫入方案的時序圖，是以圖28的時序圖為基礎。圖30綠示為一種在其它SGDL訊號設定狀況中之寫入方案的時序圖，其類似於圖28。圖31A繪示為在部分NAND快閃記憶體裝置8〇中的分=3和區塊12的電路圖，其中分頁3為資料寫入和讀取的單位，而區塊12則是在NAND快閃記憶體装置8〇中部分之資料抹除的單位。圖31B繪示為習知分頁之大小相對於設計規則之尺寸的趨勢圖。圖31C則是繪示為習知區塊大小相對於設計規則之尺寸的趨勢圖。圖32A緣示為習知部分NAND快閃記憶體陣列中之分頁的電路圖。圖32B繪示為圖32A之部分NAND快閃記憶體陣列 69 201106357 一，30394twf-力晶.doc/e 中之分頁的大小的電路圖。圖33繪示為習知之在NAND快閃記憶體裝置中，當更新檔案資料後之區塊複製操作的方塊圖。圖34A繪示為習知由部份寫入後之寫入干擾所造成的啟始電壓偏移圖。圖34B繪示為依照本發明之較佳實施例的由局部寫入後之寫入干擾所造成的啟始電壓偏移圖。圖34C繪示為分頁3中局部寫入之單位的方塊圖。圖34D繪示為用於像是固態硬碟(SSD)之寫入程序的方塊圖。圖35A繪示為依照習知寫入程序的NAND快閃記憶體陣列2之分頁3中寫入記憶胞和浪費之區域的方塊圖。圖35B繪示為依照本發明之較佳實施例的程序 (N0P(在一分頁中寫入操作的次數)沒有限制)之nand快閃記憶胞2的分頁中寫入記憶胞與浪費區域的方塊圖。圖35C繪示為本發明較佳實施例的一種主機電腦5〇和具有NAND快閃記憶體裝置8〇之SSd之結合軟體系統的配置方塊圖。 ' 圖35D繪示為本發明之較佳實施例的一種主機電腦 5〇和具有NAND快閃記憶體襞置8〇的SSD 6〇之結合的硬體系統配置之方塊圖。圖3 6繪示為習知之NAND快閃記憶體陣列中區段資料更新的方塊圖。、圖37A繪示為依照本發明第三實施例的一種在緩衝 201106357 30394twf-力晶.doc/e 記憶體61m與ΝΑ助快閃記憶體陣列2之間重新放置方案的方塊圖。圖』37B _示為依照本發明第三實施例之第—變形的在緩衝s己憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。々圖37C繪示為依照本發明第三實施例之第二變形的在缓衝§己憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。〇目38靖示細f知麟之NAND快閃記憶體陣列2 之區塊12的方塊圖，其顯示8KB之分頁3的單位無法隨機寫入。圖38B繪示為依照本發明之較佳實施例的NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示512B之區段 11的單位可以隨機寫入。圖39繪示為依照較佳實施例之變形之一種在寫入程序期間被設定在NAND快閃記憶體裝置80内之三個週期 Q 中個別的電壓表。【主要元件符號說明】 Η ' lb :記憶胞串 2 : NAND快閃記憶體陣列 3 :分頁 4a :列解喝器 4b :行解喝器 71 30394twf-力晶.doc/e 201106357 Γ 1 5:井控制單元 6 :電壓產生器 7:控制邏輯 7P :訊號接腳 8:位址緩衝器和控制器 9 :分頁緩衝器（感測放大器和寫入驅動哭 10 :輸入和輸出(I/O)介面 °° 10P ·輸入和輸出（I/O)接腳 11 :區段 12 ·區塊 12a :舊區塊 12b 新區塊 13 ··位元線(BL)切換電路、’、心遐子兀緑(Cj WL)電壓切換電路 w18、19、20、Tss、Tsg、TwiTwjTwk

Trl〜Tr4、Tgl〜Tg5、Trgl〜Trg4、Tgm :應電晶體 21 :咼電壓準位偏移器(HLVS) 22 :字元線(WL)驅動器 23 :區塊解碼器 24、 24-1、24-2 :高電壓準位偏移器(HLMVLS) 25、 25-1、25-2 :中電壓準位偏移器(MVLS) 26-0〜26-4:高電壓準位偏移器(HVLS) 5〇 :主機電腦 51 :作業系統(OS) 72 201106357 30394twf-力晶.doc/e 52 :檔案系統 53 :應用介面(API)

55 ： CPU 56 :主記憶體 57 :橋接器 58 : CPU匯流排 60 :固態硬碟(SSD) 61 : NAND控制器 O 61m :缓衝記憶體 62 :快閃轉換層(FTL) 63 :記憶體技術裝置(MTD) 71 : SATA 介面 80 : NAND快閃記憶體裝置 100 :基板 102 : N型井 104 : P型井 q 106、110、116 :介電層 108 :浮動閘極(FG) 112 :控制閘極 114 :摻雜區 118、118a、118b ··導體層 120、122 :插塞 121 :接觸插塞 BL、BL1、BL2、BL3、BL4、BLn :位元線 73 30394twf-力晶.d〇c/e 201106357 BLK .區塊選擇訊號 /BLK :反相區塊選擇訊號 CG :控制閘極 CPW、VMM、VPP、VPW、VSG1、VSG2、VSG3、 VXD、VI、V2、V3、V4、V5、V6、V7 :電壓 D :汲極區 Ec :導電能階 Εν :價電能階 F.浮接電位 F G ·浮動閘極 GSGDL :總體選擇閘極線 GWLi、GWLj和GWLk :總體字元線 Μ :記憶胞 PASV、VX、Vprg—SEL、Vpass SEL、0V SEL、 MV_SEL :訊號 S :源極區 SGDL、SGSL :選擇閘極線 SL :源極線 T :電晶體 t、to、tl、t2、t3 :時間 Vpass :通行電壓 Vprg :寫入電壓 WL、WL1、WL2、WL3、WL4、WL5、WLx :字元 74 30394twf-力晶.doc/e

5101 :從記憶胞讀取區塊資料 5102 :輸出資料和輸入資料和錯誤校正碼 75

Claims

30394twf-力晶.d〇c/e 201106357 七、申請專利範圍： L —種NAND快閃記憶體裝置的寫入方法，而該 / ND !夫閃§己憶體裝置包括一記憶胞陣列，該記憶胞陣列形成在一半導體基板的一 p型井上’而該記憶胞陣列包括連接至多個字元_多個記憶胞串，其中該NAND快閃記裝置的寫入方法包括在寫入要被寫入的記憶胞前，減夕5亥些記憶胞串之通道、源極區和汲極區内的電子。妒2.如申請專利範圍第1項所述之NAND快閃記憶體 ^置的寫入方法’其中減少電子的步驟包括偏壓該些字元離以低於該P型井的偏壓，以在一通道表面累積電洞來化表面陷捕，並在寫入禁止之記憶胞後的一自我升壓刼作期間與電子復合。 3 ht 妒置、.如申請專利範圍第2項所述之快閃記憶體的寫入方法’其中減少電子的步驟更包括相對於該P 而負偏壓該些字元線。事置4· *申請專利範圍第3項所述之NAND'!·夬閃記憶體 ^的寫入方法，其中負偏壓的步驟包括施加一負電壓至該些予元線’並將該P型井接地。枣置5.如申睛專利範圍第2項所述之NAND快閃記憶體 ^ 一 1寫入方法，其中減少電子的步驟更包括相對於該些凡線而正偏壓該P型井。裝置6.如申請專利範圍第5項所述之NAND快閃記憶體的寫入方法，其中正偏壓的步驟包括施加一正電壓至 ❹型井’並將該些字元線接地。 76 201106357 30394twf-力晶.doc/e 7·如申請專利範圍第5項所述之NAND^ 裝置的寫入方法，其中正偏壓的步驟包括當該些字元^由施加一負電壓時，施加一正電壓至該p型井。 8. —種NAND快閃記憶體裝置的寫入方法， NAND快閃記憶體包括—記憶胞㈣，航憶胞 = 在-半導體基板的-P型井上，而該記憶胞陣列包括連= 至多個字兀線的多個記憶胞串，並被分為多個區塊，而每一區塊都分別對應於從該些字元線中選擇出來的字元線，〇而該NAND快閃記憶體裝置的寫入方法包括：減少該些記憶胞串中的通道電子；以及當施加一個或多個通行電壓時，施加一寫入電壓給至少一選擇的字元線，而該通行電壓介於〇v到該寫入電壓之間，且該通行電壓在減少電子的步驟後被送至未被選擇的字元線。 9. 如申請專利範圍第8項所述之NAND快閃記憶體裝置的寫入方法，其中減少電子的步驟包括相對於該卩型 q 井而負偏壓該些字元線。 10. 如申請專利範圍第8項所述之NAND快閃記憶體裝置的寫入方法，其中負偏壓的步驟包括施加一負電壓到該些字元線，並將該P型井接地。 U.如申請專利範圍第9或1〇項所述之NAND快閃記憶體裝置的寫入方法，其中被負偏壓的字元線僅為連接至要被寫入的記憶胞的一個字元線。 12·如申請專利範圍第9或1〇項所述之NAND快閃 77 30394twf-力晶.doc/e 201106357 記憶體裝置的寫入方法，其中負偏壓的步驟包括施加—負電壓至該些記憶胞串中的該些字元線，而該些字元線其中之一連接至要被寫入的記憶胞。 η·如申請專利範圍第9或10項所述之NAND快閃 §己十思體裝置的寫入方法，其中負偏壓的步驟包括施加—負電壓至一選擇的區塊中所有的字元線，而該選擇的區塊具有要被寫入的記憶胞。 14.如申請專利範圍第9或1〇項所述之NA=D快閃吕己憶體裝置的寫入方法，立中負偏壓的少雜0括施加負電壓給多個選擇龍塊中财的字元線些選擇的區塊其中之一具有要被寫入的記憶胞。如中請專利範圍第8到ίο項其=二之 NAND快閃記憶體裝置的寫人方法，其: 別連接至多個位元線其中之…而該ΝΑ沖糾此體裝置的找更㈣：於該寫入電壓在減少通道電子的步驟之前，施加對二的電壓給連接至要被寫人之記憶胞串W = 在減少通道電子的步驟之前，施加對二仇，。不電壓的電壓給連接至不用寫人之娜作L所述之胸二如申請專利範圍第8到1〇/中’每，記憶胞串分 NAND快閃記憶體裝置的寫人方法，其中= 別連接至多個位元線其中之一，而該ν αΝ" '' 置的寫入方法更句拓· +丄括· 。掛應於一寫入禁止在減少通道電子的步驟之前，施加资 78 201106357 30394twf-力晶.doc/e 電壓的電壓給該些位元線；以及在寫入開始時’施加對庫於至要被寫人之記憶胞串的寫人電壓的電壓給連接往罢L如申請專利範圍第8項所述之NAND快物，入!法，其中減少電子的步驟包括相對於該= fe胞串中的予元線而正偏壓該ρ型井。、二。 18. 如申請專利範圍帛17項所述之皿肋 Ο 體裝置的寫人方法’其巾正驗的步驟包減加—正^ 給該P型井’並將該記憶胞串中的字元線接地。^ 19. 如申n月專利範圍第17項所述之NA仙快體裝置的寫人方法，其巾正赌的倾包括當—負電^ 施加在該記憶胞串中的字元線時，則施加一正電壓仏型井。 20. 如申請專利範圍第17到19項其中任一所述之 NAND㈣記題裝置的寫人方法，更包括在施加該寫入電壓後立即將該Ρ型井接地。

21. 如申請專利範圍第17到19項其中任一所述之 NAND快閃記憶體裝置的寫入方法，其中相對於該些字元線而正偏壓Ρ型井的步驟包括只將一負電壓施加給連接至要被寫入之記憶胞的字元線。 22. 如申請專利範圍第17到19項其中任一所述之 NAND快閃記憶體裝置的寫人方法，其中正偏壓的步肆包括施加一負電壓給該些記憶胞串中的字元線，而該些字元線其中之一連接至要被寫入的記憶胞。 79 201106357 30394twf-力晶.doc/ι 23. 如申請專利範圍第17到19項其中任— N娜快閃記憶體裝置的寫入方法，其中正偏壓的括施加一負電壓給該些記憶胞串中的字元線，而誃此二L 線包括-選擇之區塊中所有的字元線，而有要被寫人的記憶胞。塊具 24. 如申請專利範圍第17到19項1中任— 糾記龍錢㈣人綠，其巾正赌的步= 括施加-負·給多個麵的字元線，該些選的所有字元線，而-個選擇的區: 具有要被冩入的§己憶胞。 25. 如申請專利範圍第17到24項其中任一所 NAND㈣記憶體裝置的寫人方法，更包括在正偏麗該p 型井後將多個位元線設定為一浮接狀態。 26. 如申請專利範圍第25項之NAND快閃記憶體置的寫入方法，更包括：在正偏壓該P型井之前，施加對應於該寫入電壓的電壓給包括要被寫入之記憶胞的位元線；以及在正偏屢該P型井之前，施加對應於一寫入禁止電壓的電壓給除了包括要被寫人之記憶胞的位元線之外的位線。 27. 如申請專利範圍第25或26項之nand快閃記憮體裝置的寫入方法，更包括：在正偏壓該P型井之後，施加對應於該寫入電壓壓給包括要被寫入之記憶胞的位元線；以及 201106357 30394twf-力晶.doc/e 在正偏壓該Ρ型井之後，施加對應於一寫入苹的電壓給除了包括要被寫人之記憶胞的位元線之外的線。 28_如申請專利範圍第25項之财肋置的寫入方法，更包括：匕^體裝在正偏壓該P型井之前，施加對應於的電壓給該些位元線；以及 ’’’不止屯壓 Ο 在寫入該記憶胞後，立即施加對應於該壓給包括被寫入之記憶胞的位元線。 ‘”、1的電 29. 如申請專利範圍第9_16項1 閃記憶體裝置的寫入方法，其中相對於些字元線的步觀糾目對㈣p型井㈣遠字兀線之偏壓的-相_壓依序改變為在1二、擇的 -負電壓、在該第-週期内為GV、在 t週期前為電壓以及在-第三週期内為該寫入電壓或通行 30. 如申請專利範圍第9_16項並中—丁’、坚。 ο 閃記憶體裝置的以方法，其巾崎_ P^^AND快些字元線的步驟包細目躲該p料 ^貞偏壓該字元線之偏㈣輕依序改㈣在些選擇的 ον、在該第-週期内為—負電壓、在週期前為電壓以及在—第三週期内為該寫人電壓期内為通行儿如申請專利範圍第9_16項1中^通行電壓。閃記憶體裝置的寫入方法，其中相對於J壬-，NAND快些字70線的步驟包括相對於該p型井而將作偏壓該 ' Μ二選擇的 81 201106357, 30394twf-力晶.doc/e 字元線之減的-相I請壓依序改變為在―第—週 -預充電電壓、在該第—週期内為—負電壓、在= =通行電壓以及在—第三週期内為該寫入電壓或:通 ^ 32.如申請專利範圍第9_10項其中任一之取仙憶，裝置的寫人方法，其巾減於型井負偏壓該二子7L線的轉包括相胁該p型井秘作為該些選字π線之偏壓的-相關電壓依序改變為_負電壓，接著該寫入電壓或該通行電麗。 3炎一種NAND快閃記憶體裝置，包括： 7記憶胞陣列，形成在-半導體基板的-Ρ型井上，，該。=隐胞陣列包括連接至多個字元線的乡個記憶胞串，多個區塊’而每一區塊分別對應於從該些字元線所選擇出來的字元線；的^ _力〇寫入電壓的工具，當施加一通行電壓給未被選擇抵：：線時’施加一寫入電壓給在選擇之區塊中至少擇的子元線；以及通道電子的卫具，在施加該寫人電壓之前，減少該1記憶胞串中的通道電子。 μ # 34.如申請專利範圍第33項所述之NAND快閃記憶 '"置，其中該減少通道電子的工具施加一負電壓至該選擇之區塊中的字元線。二如申請專利範圍第33或34項所述之NAND快閃 μ歧裝置，其中該施加寫入電壓的工具具有一列解碼 82 2011063 57 3〇394twf_力晶 doc/e 器，而該列解碼器包括：一區塊解碼器，將一位址訊號解碼為一選擇訊號來選擇該些區塊；一準位偏移器，將一預設電壓轉換為一閘驅動電壓，以回應該選擇訊號；以及一字7G線驅動器，將一總體字元線電壓轉換至該些位元線， Ο 其中該準位偏移器和該字元線驅動器都包括多個Ν 通道電晶體’該些Ν通道電晶體形成在該半導體基板的三 36.如申請專利範圍第35項所述之NAND快閃記憶，置，其中該列解碼器在減少通道電子之後，將該壓轉換成0V。 “ _ Η甲#專利範圍第35或36項所述之NAND快閃

】隐？j置’其中該列解碼器產生高於該負電壓的高電兩殿=向電壓在減少該通道電子之後立即被設定低於一 ^電壓等於寫入後的高電壓減去負電壓的絕對值。記憶體裝7Λ專第广戈34項所述之画D快閃号，而加，、中寫入電壓的工具包括一列解碼盗而该列解碼器包括：擇該解碼器，將—位址訊號解碼為—選擇訊號來選位偏移器’將—職電壓轉換為—閘驅動電壓，以回應該選擇訊號；以及灸 83 201106357 30394twf-力晶.d0c/< 201106357 30394twf-力晶.d0c/< 一字元線驅動器元線，將一總體字元線電壓轉換至該些字包括多射通道電晶體。雜‘士蓄贫：月、利耗圍第33項所述之—肋快閃記憶二Γ通道電子的工具施加-正電壓至該半導體基板的5亥P型井。

-姑利㈣第39項所述之nand快閃記憶體其中該減少通道電子的工具從一外部電路輸入該正t堅，並將該正電壓施加錢半導體基板的該P型井。 41. -種NAND快閃記憶體裳置，包括· -記憶胞_，形成在—半導體基p型井上，而該記憶胞_包域接以财元_乡個記憶胞串，並被分為多個區塊，而每—區塊分別對應於從多個字元線所選擇出來的字元線，每一區塊被分為多個分頁，而每一分頁沿著每-字7L線配置，且每—分頁被分為多個區段，對應於一預設數目的該些記憶胞；

用來減少通道電子的減少工具，減少該些記憶胞串中的通道電子；以及用來寫入記憶胞的寫入工具，將該些記憶胞寫入為一區段的單位，而該區段是在減少該通道電子後從放置在一分頁内的區段中選擇出來。 42.如申請專利範圍第41項所述2NAND快閃記憶體裝置，其中當該分頁所分成的區段數目為最大值時，則該寫入工具將記憶胞寫入。 84 201106357 3〇394twf-力晶.d〇c/e =如巾請專職圍第以42韻述之NAND_ ，其中當該寫人工具將存在—第—區塊之一第第2段中的資料更新時，則該寫人工具隨機地將2的資料寫人到以下選擇+的_個或多個組合上： (a)該第一區塊之該第一分頁的一第二區段· |b)該第-區塊之-第二分頁的區段 (c)-~第二區塊之分頁的區段。

Ο 4一4.-種NAND快閃記憶體裝置的系統，包括： :NAND㈣記憶體_，在需要被寫人的一記憶胞入前減少多個記憶胞串之通道、源極和沒極區域中的電子； :週邊電路，控制該NAND快閃記憶體陣列中減少電子的步驟；一控制邏輯，控制該週邊電路的操作；以及 NAND控制器’具有一緩衝記憶體，並且以該 NAND快閃記憶體陣列之一區段為單位來管理一介面來配合作業糸统。 45·如申請專利範圍第44項所述之NAND快閃記憶體裝置的系統，其中該NAND控制器控制在該NAND快閃記憶體陣列的資料在其中隨機地被寫入。 46. 如申請專利範圍第44項所述之NAND快閃記憶體裝置的系統，其中該緩衝記憶體具有該NAND快閃記憶體陣列之一個區段的大小。 47. 如申請專利範圍第44項所述之NAND快閃記憶 85 3〇394twf-力晶.doc/e 體裝置的系統，其中謗NAND快閃記憶體陣列在一分頁中寫入操作的次數大於或等於2。 48. 如申請專利範圍第44項所述之NAND快閃記憶體裝置的系統，其中該NAND控制器控制該NAND 記憶體陣列之-分頁中的更新資料，以重新放置在相= 分頁中，而不刪除舊的資料。 49. 如申叫專利範圍第44項所述之nanD快閃記憶體裝置的系統’其切NAND控彻控義NAND快閃記憶體_之—分Μ的更«料，以錄放置在相_ ^ 刀頁中❼不刪除舊的資料，並且在相同的區塊中不執抹除操作。 5〇.如申請專利範圍» 44項所述之NAND快閃記情體^置m其中該NAND控制nand 記憶體陣列之-分頁中的更新資料，以重新放置在相同分 ^中，的區段内，並且將舊的資料存成一廢棄資料，而不在相同的區塊中進行抹除操作。 86