TW200945528A - Wiring board having solder bump and method for manufacturing the same - Google Patents

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TW200945528A
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TW
Taiwan
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solder
opening
solder bump
solder bumps
disposed
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Application number
TW098108361A
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Inventor
Takuya Hando
Hajime Saiki
Kazutaka Tanaka
Original Assignee
Ngk Spark Plug Co
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200945528 六、發明說明： 【發明所屬之技術領域】 本發明係關於具有銲接凸塊之配線基板及其製造方 法。 【先前技術】 先前，已知一種配線基板（半導體封裝），其在搭載電 子零件用之銲墊上形成有銲接凸塊。此種配線基板具有球 柵陣列（BGA)、針柵陣列（PGA)等各種的類型。另外，對於 〇 該等配線基板所具備之銲接凸塊，能以倒晶方式高密度地 裝配電子零件。又，銲接凸塊係藉由例如、印刷法或銲球 法等所形成。所謂印刷法，即在採用具有複數個開口部之 金靥遮罩將銲膏印刷於配線基板上面之銲墊上後，藉由回 (re flow)銲來形成銲接凸塊的方法。所謂銲球法，即在銲墊 上配置銲球並進行回銲，藉以形成銲接凸塊的方法。又， 在此種之配線基板中，以被覆配線基板上面之方式形成抗 〇 銲劑’並在此抗銲劑上設有使銲墊露出之複數個開口部。 通常，抗銲劑之各開口部的開口口徑均相等，但亦有 開口口徑依配線基板之規格而異的情況。又，若是印刷法 的話’可藉由配合抗銲劑之開口部來改變金屬遮罩之開口 部的開口口徑，而形成銲接凸塊。然而，在間距狹窄之情 況時，印刷法卻具有不容易形成銲接凸塊的缺點，所以， 提出了各種藉由銲球法來形成銲接凸塊的技術（例如，參照 專利文獻1)。在專利文獻1記載之習知技術中，形成有抗 200945528 銲劑’其具有第1開口部、及開口口徑比第1開口部還大 的第2開口部’且在第1開口部內配置第1銲球，在第2 開口部內配置粒徑比第1銲球還大的第2銲球。 [專利文獻1]日本特開2007-281369號公報（第2A圖〜 第2K圖等） 【發明內容】 (發明所欲解決之課題） 在專利文獻1記載之習知技術中，需要以下等步驟， 亦即，在抗銲劑上配置被覆第2開口部的第1遮罩之狀態 下，在第1開口部內配置第1銲球的步驟；或是在抗銲劑 上配置被覆第1開口部的第2遮罩之狀態下，在第2開口 部內配置第2銲球的步驟。其結果，造成形成銲接凸塊所 需的工時增大，進而招致製造成本的增加。而且，在專利 文獻1記載之習知技術中，對應於具有開口口徑相異之2 種類的開口部的抗銲劑，而使用粒徑相異之2種類的銲 φ 球，所以，會使各個銲接凸塊產生高度不一致。結果可能 在配線基板與電子零件之間產生連接不良。 本發明係鑒於上述課題而提出並完成者，其第1目的 在於，提供一種具有銲接凸塊之配線基板，其可提高與其 他零件之連接可靠度。其第2目的在於，提供一種具有銲 接凸塊之配線基板的製造方法，其可提高與其他零件之連 接可靠度，而且可減少形成銲接凸塊所需的工時。 (解決課題之手段） t 200945528 作爲解決上述課題用之手段（第1手段），係一種具有 銲接凸塊之配線基板，其特徵爲具備：配線基板本體；金 屬層，其形成於該配線基板本體之表面；抗銲劑，其形成 於該配線基板本體之表面，並具有使該金屬層露出且開口 口徑不同之複數個開口部；及複數個銲接凸塊，其在該複 數個開口部內被配置於該金屬層上；其中，該複數個開口 部係由第1開口部及比該第1開口部之開口 口徑還大的第 2開口部所構成，而配置於該第1開口部內之銲接凸塊的 頂部具有平坦面，同時配置於該第2開口部內之銲接凸塊 的頂部，具有比配置於該第1開口部內之銲接凸塊的頂部 的平坦面面積還小之平坦面、或是不具有該平坦面。 在第1手段之配線基板中，因第1開口部之開口口徑 係比第2開口部的開口口徑還小，所以，在銲接凸塊中從 第1開部之開口端突出的部分之體積，比在銲接凸塊中從 第2開部之開口端突出的部分之體積還大。其結果，配置 於第1開口部內之銲接凸塊的高度，可能會比配置於第2 開口部內之銲接凸塊的高度還高。因此，由於各個銲接凸 塊的高度將不一致，所以可能在銲接凸塊與其他零件之間 發生連接不良。 在此，在第1手段之配線基板中，在配置於第2開口 部內之銲接凸塊的頂部，形成比配置於第1開口部內之銲 接凸塊的頂部平坦面的面積還小之平坦面，或是不形成平 坦面。亦即，將較高之銲接凸塊（配置於第1開口部內之銲 -6- 200945528 接凸塊）的平坦化程度，形成爲比較低之銲接凸塊（配置於 第2開口部內之銲接凸塊）的平坦化程度還大。藉此，即使 抗銲劑具有開口口徑相異之複數個開口部，仍可使各個銲 接凸塊的高度一致，所以，可提高銲接凸塊與其他零件之 連接可靠度。 作爲構成本發明之配線基板用的基板（配線基板本 體），可列舉以樹脂材料或陶瓷材料等爲主體而構成之基板 等。作爲以樹脂材料爲主體而構成之基板的具體例子，包 括EP樹脂（環氧樹脂）基板、PI樹脂（聚醯亞胺樹脂）基板、 BT樹脂（雙馬來醯亞胺-三氮雜苯樹脂）基板、PPE樹脂（聚 苯醚樹脂）基板等。除此之外，亦可使用由該等樹脂與玻璃 纖維（玻璃織布或玻璃不織布）、聚醯胺纖維等之有機纖維 的複合材料所構成之基板。或是，亦可使用由樹脂-樹脂複 合材料所構成之基板等，而該樹脂-樹脂複合材料係使環氧 樹脂等的熱固性樹脂含浸於連續多孔質PTFE等之三維網 φ 眼狀氟系樹脂基材中而得到。另外，作爲以陶瓷材料爲主 體而構成之基板的具體例子，包括由氧化鋁、氮化鋁、氮 化硼、碳化矽、氮化矽等的陶瓷材料所構成之基板等。 該抗銲劑係由具有絕緣性及耐熱性之樹脂所構成，其 被覆配線基板本體而將其隱藏，藉以發揮作爲保護配線基 板本體之保護膜的作用。作爲抗銲劑之具體例子，具有由 環氧樹脂或聚酿亞胺樹脂等所構成之抗銲劑。 又’抗銲劑所具有之複數個開口部的截面形狀，可列 200945528 舉圓形截面、橢圓形截面、三角形截面、長方形截面、正 方形截面等》另外，開口部之「開口口徑」係指開口部之 內徑的最大長度（最大徑）。例如，在開口部爲長方形截面 之情況，以長方形之對角線的長度作爲開口口徑，而在開 口部爲橢圓形截面之情況，以橢圓之長軸的長度作爲開口 口徑。又，在開口部爲隨著從抗銲劑之背面側端部越靠近 抗銲劑之表面側端部逐漸擴大的擂磨缽狀之情況，開口部 之「開口口徑」係指背面側端部之開口口徑的最大長度（最 ❹ 大徑）。 作爲該銲接凸塊之形成材料，銲料合金可根據所搭載 之零件的連接端子等的材質等作適宜之選擇，可列舉 90Pb-10Sn、95Pb-5Sn、40Pb-60Sn 等之 Pb-Sn 系銲料、Sn-Sb 系銲料、Sn-Ag系銲料、Sn-Ag-Cu系銲料、Au-Ge系銲料、 AU-Sn系銲料、Au-Si系銲料等。尤其是以該複數個銲接凸 塊係由無鉛銲料所構成爲較佳。若爲此種構成的話，因銲 φ 接凸塊中不含鉛，所以可減低配線基板對環境之破壞。另 外，雖然無鉛銲料之濕潤性比含鉛銲料差，而有空洞之產 生量較多的傾向，但若將銲接凸塊之頂部粗面化而使其容 易釋放出助銲劑（flux)，即可更爲有效地防止空洞之產生。 在此，無鉛銲料可列舉 Sn-Sb系銲料、Sn-Ag系銲料、 Sn-Ag-Cu系銲料、Au-Ge系舞料、Au-Sn系銲料、Au-Si系 銲料等。 又’以配置於該第1開口部內之銲接凸塊的體積，與 200945528 配置於該第2開口部內之銲接凸塊的體積相等爲較佳。若 爲此種構成的話，可由相同之銲接凸塊形成材料來形成配 置於該第1開口部內之銲接凸塊、及配置於該第2開口部 內之銲接凸塊，因而可減低製造成本。 另外，以配置於該第1開口部內之銲接凸塊頂部的共 面性（coplanarity)之測定値爲每 lcm2爲 10# m以下爲較 佳。若爲此種構成的話，可確實且容易地進行銲接凸塊與 其他零件之連接。假設，若共面性之測定値比每lcm2爲10 //m還大，則容易產生各個銲接凸塊之高度不一致，進而 可能產生與其他零件之間的連接不良。 而且，以至少配置於該第1開口部內之銲接凸塊的頂 部被粗面化，且被粗面化後之頂部的表面粗度（Ra)爲0.3从 m以上、5/zm以下爲較佳。若爲此種構成的話，銲接凸塊 內含有之助銲劑，在加熱熔化時進行氣化而被確實地從頂 部釋放至外部。因此，可防止氣化後之助銲劑蓄積於銲接 凸塊內所引起之空洞的產生。假設，若表面粗度（Ra)小於 0.3#m時，則氣化後之助銲劑容易蓄積於銲接凸塊內，使 得容易產生空洞。另一方面，若表面粗度（Ra)大於5 a m時， 則會產生各個銲接凸塊之高度不一致，有可能使共面性之 測定値增大。其結果，恐有銲接凸塊與其他零件的接合強 度降低之虞。另外，因表面粗度（Ra)大於5 μ m，使得在銲 接凸塊之頂部形成深的凹部，所以，恐有蓄積於凹部內的 助銲劑不容易被釋放至外部之虞。 .200945528 在此，本說明書中所述之「共面性」，表示由「日本電 子機械工業會規格EIAJ ED-7304 BGA規定尺寸之測定方 法j所定義之端子最下面均勻性。另外，「共面性之測定 値」，表示由「ED-7304 BGA規定尺寸之測定方法」所定義 之測定値，是顯示複數個銲接凸塊的頂部相對於配線基板 本體之表面的均勻性之指標。另外，本說明書中所述之「表 面粗度（Ra)」，係由JIS B0601所定義之算術平均粗度（Ra)。 又，表面粗度（Ra)之測定方法係遵循nS B065 1者。 又，在配線基板內存在有信號用電路及接地用電路或 電源用電路之情況，一般在接地用電路或電源用電路中流 過的電流比信號用電路中流過的電流還大。因此，以構成 接地用電路或電源用電路之金屬層的面積，被設定爲比構 成信號用電路之金屬層的面積還大爲較佳。另外，以在配 置於構成接地用電路或電源用電路之金屬層上的銲接凸塊 上，不產生空洞爲較佳。在此，在上述第1手段中，較佳 爲：在該第1開口部露出之金靥層與配置於該第1開口部 內之銲接凸塊，係構成信號用電路；在該第2開口部露出 之金屬層與配置於該第2開口部內之銲接凸塊，係構成接 地用電路或電源用電路；及該信號用電路與該接地用電路 或該電源用電路係相互電性獨立。若爲此種構成的話，構 成信號用電路之金屬層係在第1開口部露出，構成接地用 電路或電源用電路之金屬層係在比該第1開口部之開口口 徑還大的第2開口部露出。藉此，可使構成接地用電路或 -10- 200945528 電源用電路之金屬層的面積’成爲比構成信號用電路之金 屬層的面積還大。另外，被配置於構成接地用電路或電源 用電路之金屬層上的銲接凸塊’係被配置於第2開口部 內，而成爲頂部之平坦面比配置於第1開口部內之銲接凸 塊的頂部平坦面還小，或是，在頂部不具有平坦面的構造。 藉此，在被配置於構成接地用電路或電源用電路之金屬層 上的銲接凸塊上，不容易產生平坦化所引起之空洞。藉此， 可成爲適宜於使大電流流動於接地用電路或電源用電路之 Φ 構造》 另外，作爲解決上述課題用之其他手段（第2手段）， 具備一種具有銲接凸塊之配線基板的製造方法，其特徵爲 包含以下步驟：金屬層形成步驟，係於配線基板本體之表 面形成金屬層；抗銲劑形成步驟，係於該配線基板本體之 表面形成具有使該金屬層露出並且開口口徑不同之複數個 開口部的抗銲劑；銲接凸塊形成材料配置步驟，係在該複 〇 數個開口部內之該金屬層上配置複數個銲接凸塊形成材 料；加熱熔化步驟，係在該銲接凸塊形成材料配置步驟之 後，加熱溶化該複數個銲接凸塊形成材料，以形成複數個 銲接凸塊；及銲接凸塊成形步驟，係在該加熱熔化步驟之 後，利用將該複數個銲接凸塊之至少一部分的頂部壓成平 坦狀，以使該複數個銲接凸塊之高度一致。 藉此’根據第2手段之製造方法，藉由在銲接凸塊成 形步驟中，將複數個銲接凸塊之至少一部分的頂部壓成平 -11- .200945528 坦狀，以使各個銲接凸塊之高度一致。因此，即使抗銲劑 具有開口口徑相異之複數個開口部，仍可提高銲接凸塊與 其他零件之連接可靠度。 又，以在該銲接凸塊形成材料配置步驟中，作爲該複 數個銲接凸塊形成材料，係將粒徑及體積相等之複數個銲 球配置於該金屬層上爲較佳。若爲此種構成的話，由於可 分別由相同之銲球來形成銲接凸塊，所以可減低製造成本。 另外，以在該銲接凸塊成形步驟中，使用具有按壓用 粗面之按壓治具，對該複數個銲接凸塊之至少一部分的頂 部施加壓力，將該頂部壓成平坦狀同時還予以粗面化爲較 佳。若爲此種構成的話，在銲接凸塊成形步驟中，複數個 銲接凸塊之頂部被粗面化而形成有微小的凹凸，所以容易 在該部分蓄積助銲劑。另外，形成於銲接凸塊頂部之凹凸， 成爲加熱熔化銲接凸塊時被氣化之助銲劑的逃氣通路，所 以，氣化後之助銲劑通過該逃氣通路而確實地從頂部釋放 Φ 至外部。因此，可防止氣化後之助銲劑蓄積於銲接凸塊內 而引起之空洞的發生。藉此，可提高銲接凸塊與其他零件 之連接可靠度。又，在銲接凸塊成形步驟中，因將銲接凸 塊頂部同時壓成平坦狀及予以粗面化，所以可高效率地製 造具有銲接凸塊之配線基板。 另外，在進行銲接凸塊成形步驟時，亦可藉由加熱器 等之加熱手段來加熱按壓治具，亦可不加熱。在加熱按壓 治具時，銲接凸塊被某種程度地軟化。因此，與在常溫下 -12- .200945528 進行之情況比較，銲接凸塊容易變形，按壓治具的應力不 會太大，可確實地將銲接凸塊之頂部壓成平坦狀。另外， 在不加熱按壓治具時，因不需要加熱手段，所以能以簡單 之構成將銲接凸塊之頂部壓成平坦狀。 在此，以該按壓治具係由鈦或不鏽鋼等之金屬材、氧 化鋁、氮化矽、碳化矽、氮化硼等之陶瓷材、玻璃材等所 構成爲較佳，又以不會沾濕銲料（或不容易沾濕銲料）者爲 較佳。尤其是，該按壓治具可由加工精度高且由於高熱之 熱變形少之陶瓷材所構成。另外，以該按壓治具之按壓用 粗面是平面爲較佳。若爲此種構成的話，可將壓力均勻地 施加於平坦化之銲接凸塊上，所以可精度良好地將各銲接 凸塊之頂部壓成平坦狀。 【實施方式】 以下，參照第1至第11圖，詳細說明本發明的具體實 施形態》 〇 第1圖爲銲接凸塊平坦化裝置1的槪要圖。第2圖爲 設定於該銲接凸塊平坦化裝置1之配線基板11的槪要俯視 圖。第3圖爲同圖之槪要剖視圖。如第1圖所示，銲接凸 塊平坦化裝置1具備：作爲按壓治具用之上治具3、作爲 支撐治具用之下治具4、及將配線基板11設定於下治具4 用的移動治具5等。 如第2及第3圖等所示，本實施形態之配線基板1 1係 一種可與MPU等之多端子的高密度倒晶連接對應之針柵陣 -13- .200945528 列（PGA)型的半導體封裝。具體而言，此配線基板11係在 由含玻璃纖維之雙馬來醯亞胺-三氮雜苯等的樹脂所構成 之芯基板的上下面，藉由公知之方法積層多層之樹脂絕緣 層而成的多層配線基板。此多層配線基板係厚度約爲 1mm、約40mm邊長之正方形平板狀零件，在各樹脂絕緣層 之間具有未圖示之銅配線。 在構成配線基板11之配線基板本體12的表面13(第3 圖中的上面）的大致中央部分之正方形區域，被作爲凸塊形 成區域AR1。在凸塊形成區域AR1內，大致呈格子狀整齊 排列地形成複數個第1銲墊21及複數個第2銲墊22。各銲 墊21，22係依複數個電鍍層所形成的金屬層。各第1銲墊 21被設定爲直徑爲150/zm、厚度爲20/zm，各第2銲墊22 被設定爲直徑爲170;zm、厚度爲20/zm。 如第1至第4圖等所示，在配線基板本體12的表面13 形成有大致被覆整個同表面13的抗銲劑30。抗銲劑30具 有露出第1銲墊21之第1開口部31、及露出第2銲墊22 之第2開口部32。各開口部31,32截面呈圓形，且開口口 徑（在本實施形態中，抗銲劑30之背面側端部中的圓的直 徑）互異。在本實施形態中，第1開口部31之開口 口徑被 設定爲80ym，第2開口部32之開口 口徑被設定爲1〇〇Μ m。亦即，第2開口部32之開口口徑比第1開口部31之開 口口徑還大。 另外，在各第1開口部31內且第1銲墊21的表面上 -14- 200945528 配置有接合1C晶片45(參照第9圖等）用之第1銲接 41’在各第2開口部32內且第2銲墊22的表面上， 地配置有用以接合1C晶片45用之第2銲接凸塊42。 施形態之銲接凸塊41，42係由屬無鉛銲料之Sn-Ag系 所構成。另外’如第6至第8圖所示，第1銲接凸塊 將屬銲接凸塊形成材料之銲球51配置於第1銲墊21 進行回銲所形成者，且具有呈半球狀突起的形狀。同相 第2銲接凸塊42係將與第！銲接凸塊41之形成用的 51相同之銲球51配置於第2銲墊22上並進行回銲所 者，且具有呈半球狀突起的形狀。藉此，第1銲接凸 及第2銲接凸塊42的體積相等。 又，在本實施形態中，由第1銲墊21及第1銲接 41所構成之複數個第1電路，分別構成信號用電路。5 由第2銲墊22及第2銲接凸塊42所構成之複數個電 的一半，用以構成接地用電路，另一半則用以構成電 φ 電路。該等信號用電路、接地用電路及電源用電路相 性獨立。 如第1、第3圖所示，在該配線基板本體12的背面 3圖中的下面）之整個區域，大致呈格子狀整齊排列谢 有複數個銲墊23。另外’在配線基板本體12的背面 成有大致被覆整個背面14的抗銲劑33。抗銲劑33 5 銲墊23露出之複數個開口部。在各開口部內且各銲 的表面上，藉由銲接接合有插座安裝用之複數個針腳 凸塊 同樣 本實 銲料 41係 上並 I地， 銲球 形成 塊41 凸塊 弓外， 路中 源用 互電 14(第 丨形成 14形 :有使 墊23 15 ° -15- 200945528 又，配置於配線基板11之背面14側的各針腳15，係由比 表面13側之銲接凸塊41，42還要高融點之銲料所銲接。 另外，各針腳15具有圓形截面之軸部及徑比該軸部還 大之頭部16。頭部16被銲接於銲墊23上。又，各針腳15 係一次設定於未圖示之專用的定位治具之針腳插入孔中， 並利用一次之銲接步驟被接合於配線基板11上。因此可增 加配線基板11之各針腳15間的位置精度。 第1圖所示之該移動治具5，係在支撐配線基板11之 四個角的狀態下’藉由未圖示之搬送裝置沿搬送軌道而朝 水平方向移動，同時朝垂直方向移動。藉由此移動治具5 之水平/垂直移動，將配線基板11設定於下治具4上。 該上治具3係由陶瓷材（氮化硼）所構成，上治具3之 下面具有平坦之按壓用粗面6。在本實施形態中，按壓用 粗面6之共面性設定爲每lcm2爲10/zm以下，按壓用粗面 6之表面粗度（R a)設定爲0.4/zm。上治具3係藉由未圖示之 〇 加壓裝置（氣壓機或油壓機等）被朝下方驅動，並藉由按壓 用粗面6對該各銲接凸塊41,42中之一部分的銲接凸塊（本 實施形態中，爲第1銲接凸塊41)施加壓力。藉此，可將各 銲接凸塊41，42中僅第1銲接凸塊41的頂部43壓成平坦 狀，同時還將第1銲接凸塊41的頂部43的上面粗面化（參 照第4圖）。其結果，於第1銲接凸塊41的頂部43形成有 平坦面，但於第2銲接凸塊42的頂部44沒有形成平坦面。 換言之，使得配置於開口口徑較小側之第1開口部31內之 -16 - 200945528 第1銲接凸塊41的頂部43的平坦面面積，比配置於開口 口徑較大側之第2開口部32內之第2銲接凸塊42的頂部 44的平坦面面積還大。亦即，可謂隨著開口部之開口口徑 變小，配置於開口部內之銲接凸塊的頂部的平坦面面積增 大。 如第1圖所示，該下治具4係在其中央部具有呈四方 形柱狀突出的支撐部7。支撐部7之前端面（上端面）爲可與 該配線基板本體12之背面14接觸的接觸面8。在支撐部7 ❹ 之接觸面8，以與該針腳1 5相等之間距呈格子狀排列地形 成朝上方開口之複數個針腳逃孔9。 本實施形態之針腳逃孔9，係形成爲將比開口部深之 部分形成爲等截面的形狀，而隨著朝向開口端（上端）方 向，使開口部之截面面積逐漸增大。另外，該等針腳逃孔 9之開口部，具有可收容針角15之頭部16的大小之孔徑， 且對於針腳前端側之直徑具有少許之寬鬆量。又，以下治 e 具4之支撐部7係由機械強度高之金屬材料（例如、超硬合 金）所形成爲較佳。 如第1圖所示，在本實施形態之銲接凸塊平坦化裝置 1上設有電熱加熱器61，62，其用以將上治具3及下治具4 加熱爲預定溫度。在藉由此電熱加熱器61，62來加熱各治 具3，4之狀態下，進行第1銲接凸塊41的頂部43之平坦化 及粗面化。 在第4圖所示之被平坦化及粗面化後的第1銲接凸塊 -17- 200945528 41，從該配線基板本體12之表面13至第1銲接凸塊41的 頂部43的高度，在本實施形態中被設定爲30/zm。同樣地， 在被平坦化及粗面化後之第2銲接凸塊42，從配線基板本 體12之表面13至第2銲接凸塊42的頂部44的高度，在 本實施形態中被設定爲30#m。亦即，利用將第1銲接凸 塊41的頂部43壓成平坦狀，以使各銲接凸塊41，42的高度 一致。又，在頂部43之平坦面上產生有凹凸，且將頂部43 之平坦面的表面粗度（Ra)設定爲0.4/zm。又，各第1銲接 ❹ 凸塊41之頂部43的共面性之測定値，與上治具3之按壓 用粗面6的共面性相等，被設定爲每lcm2爲l〇em以下。 又，以被平坦化及粗面化後之第1銲接凸塊41的最大 徑，被設定爲該第1銲墊21之直徑的0.5倍以上、1.2倍 以下爲較佳。假設，若該第1銲接凸塊41的最大徑大於第 1銲墊21之直徑的1.2倍時，在加熱熔化第1銲接凸塊41 而對該1C晶片45進行接合時，從第1銲墊21溢出之銲料 〇 會與相鄰之第1銲墊21的第1銲接凸塊4卜或相鄰之第2 銲墊22的第2銲接凸塊42接觸，進而恐有產生短路之虞。 另一方面，若該第1銲接凸塊41的最大徑小於第1銲墊21 之直徑的0.5倍時，即使加熱熔化第1銲接凸塊41，其高 度仍不會太高，使得頂部43較難接近於1C晶片45之連接 端子47，所以，造成第1銲接凸塊41與連接端子47的接 合困難。又，在本實施形態中，因第1銲墊21之直徑爲150 ym，所以，以該第1銲接凸塊41的最大徑爲75ym以上、 • 18 - 200945528 1 80//m以下爲較佳。另外，以第1銲接凸塊41的頂部43 之直徑，被設定爲第1銲接凸塊41的最大徑的0.5倍以上 且小於1.0倍爲較佳，又以被設定爲第1銲接凸塊41的最 大徑的0.8倍以上且小於1.0倍爲更佳》假設，若頂部43 之直徑小於第1銲接凸塊41的最大徑的0.5倍時，會造成 進行1C晶片45之接合時所需的助銲劑28無法被蓄積於頂 部43之平坦面上。另一方面，若若頂部43之直徑爲第1 銲接凸塊41的最大徑的1.0倍以上時，在加熱熔化第1銲 ❹ 接凸塊41而進行1C晶片45之接合時，構成頂部之銲料會 與相鄰之第1銲墊21的第1銲接凸塊41、或相鄰之第2 銲墊22的第2銲接凸塊42接觸，進而恐有產生短路之虞。 又，在本實施形態中，第1銲接凸塊41之最大徑75//m以 上、180#m以下，所以，以頂部43之直徑爲37.5仁m以 上且小於1 8 0 // m爲較佳。 另外，以未被平坦化及粗面化之第2銲接凸塊42的最 φ 大徑，被設定爲第2銲墊22之直徑的0.5倍以上、1.2倍 以下爲較佳。假設，若該第2銲接凸塊42的最大徑大於第 2銲墊22之直徑的1.2倍時，在加熱熔化第2銲接凸塊42 而對該1C晶片45進行接合時，從第2銲墊22溢出之銲料 會與相鄰之第1銲墊21的第1銲接凸塊41、或相鄰之第2 銲墊22的第2銲接凸塊42接觸，進而恐有產生短路之虞。 另一方面，若該第2銲接凸塊42的最大徑小於第2銲墊22 之直徑的0.5倍時，即使加熱熔化第2銲接凸塊42，其高 -19- 200945528 度仍不會太高，使得頂部44較難接近於1C晶片45之連接 端子47，所以，造成第2銲接凸塊42與連接端子47的接 合困難。又，在本實施形態中，因第2銲墊22之直徑爲170 /zm，所以，以該第2銲接凸塊42的最大徑爲85 以上、 204 // m以下爲較佳。 以下，說明本實施形態之配線基板11的製造方法。 配線基板11係依如下方式所製造。首先，在芯基板上 形成由環氧樹脂所構成之樹脂絕緣層，並於芯基板及樹脂 絕緣層之表面，藉由使用無電解電鍍銅及電解電鍍銅的半 加成法來形成銅配線。藉此，形成配線基板本體12。又， 亦可藉由負減（sub tractive)法或全加成法來形成銅配線》 接著，在金屬層形成步驟中，根據以往公知之方法來 實施無電解Ni-P電鍍，再施以無電解Au電鍍，藉以在配 線基板本體12之表面13的多個部位形成由Ni-P電鍍層及 Au電鍍層所構成之第1銲墊21及第2銲墊22。同樣地， ❹ 藉由施以無電解Ni-P電鍍及無電解Au電鍍，在配線基板 本體12之背面14的多個部位形成由Ni-P電鍍層及Au電 鍍層所構成之銲墊23。 接著，在抗銲劑形成步驟中，藉由在配線基板本體12 之表面13的表面上塗布感光性環氧樹脂等並將該樹脂硬 化，以形成抗銲劑30。然後，在配置了預定之遮罩的狀態 下進行曝光及顯像，於抗銲劑30圖案加工第1開口部31 及第2開口部32(參照第5圖）。另外，藉由在配線基板本 -20- 200945528 體12之背面14的表面上塗布感光性環氧樹脂等並將該樹 脂硬化，以形成抗銲劑33。然後，在配置了預定之遮罩的 狀態下進行曝光及顯像，於抗銲劑30圖案加工開口部。 另外，在銲接凸塊形成材料配置步驟中，在開口部 31，32內之各銲墊21，22上分別配置銲球51。具體而言，在 對應於各開口部31，32之位置，將具有複數個貫穿孔52之 銲球排列用遮罩53配置於抗銲劑30上（參照第6圖）。接 著，對銲球排列用遮罩53上供給粒徑及體積相等之複數個 銲球51。然後使供給之銲球51落下至各開口部31，32內而 載放於各銲墊21,22上。然後除去銲球排列用遮罩53(參照 第7圖）。 接著，在加熱熔化步驟中，將各個銲球51加熱熔化而 形成第1銲接凸塊41及第2銲接凸塊42。詳細而言，將設 有銲球51之配線基板本體12配置於回銲爐內，並加熱至 比銲料之融點高出10〜40 °C的溫度（本實施形態中的最大 溫度爲250 °C )後，再加以冷卻。藉此，將突起成半球狀之 形狀的銲接凸塊41,42配置於配線基板本體12的表面13 側（參照第8圖）。另外，在形成於配線基板本體12之背面 14的各銲墊23上銲接上針腳15。結果，完成配線基板11(參 照第1至第3圖）。 接著，將配線基板11以表面13側向上之狀態設定於 移動治具5上。另外，藉由電熱加熱器61,6 2將上治具3 及下治具4加熱爲80°C。然後，藉由移動治具5之搬送及 -21 - 200945528 昇降動作，以使下治具4之支撐部7來支撐配線基板11。 其結果’可確實地將形成在配線基板11之背面14且位於 被支撐區域AR2(參照第1及第3圖）內的複數根針腳15引 導至形成於支撐部7上之針腳逃孔9內，以使配線基板11 在與支撐部7之接觸面8接觸的狀態下被支撐。 然後，在銲接凸塊成形步驟中，使上治具3下降，由 上治具3之按壓用粗面6對各第1銲接凸塊41之頂部43 施加壓力。此時’以各頂部43之高度與各第2銲接凸塊42 ❹ 之頂部44的高度一致之方式進行加壓。於是，對各第1銲 接凸塊41之頂部43確實地且均等地施加壓力（本實施形態 中，每1凸塊爲0.07kg)，將頂部43壓扁之結果，使得第1 銲接凸塊41同時被平坦化及粗面化。然後，結束了銲接凸 塊成形步驟之配線基板11，藉由移動治具5之運送及昇降 動作而被搬送至裝置外部。 然後，在助銲劑供給步驟中，對各第1銲接凸塊41之 Φ 頂部43、及各第2銲接凸塊42之整個表面供給助銲劑28。 又，作爲供給助銲劑28之方法，可列舉塗布液狀之助銲劑 28的方法、藉由助銲劑分配器供給液狀之助銲劑28的方 法、使泡沬狀之助銲劑28接觸的泡沬式方法、吹噴霧狀之 助銲劑28的噴霧式方法等。又，助銲劑28之種類並無特 別之限定，可使用以往所公知的助銲劑。 又，使配置於1C晶片45的底面46側之複數個連接端 子47，與配置於配線基板11之表面13側之供給完助銲劑 -22- 200945528 的銲接凸塊41,42對應地進行配置（參照第9圖）。又，本實 施形態之連接端子47，係藉由銅電鍍所形成之導體（銅 柱）。然後，藉由在此狀態下加熱熔化各銲接凸塊4 1,42(回 銲）’使助銲劑28氣化，並使各銲接凸塊41,42與連接端子 47接合（參照第10及第11圖）。藉由上述步驟，將ic晶片 45搭載於配線基板11上。 藉此，根據本實施形態，可獲得以下之效果。 (Π在本實施形態之配線基板中，因第1開口部31之開 口口徑係比第2開口部3 2的開口口徑還小，所以，在銲接 凸塊41中從第1開部31之開口端突出的部分之體積，比 在銲接凸塊42中從第2開部32之開口端突出的部分之體 積還大。其結果，第1銲接凸塊41的高度，比第2銲接凸 塊42的高度還高，而會產生各個銲接凸塊41,42的高度不 一致，由此，可能在銲接凸塊41，42與1C晶片45之間產生 連接不良。 φ 因此，在本實施形態中’在第2銲接凸塊42的頂部44 不形成平坦面。亦即，將較高之第1銲接凸塊41的平坦化 程度，形成爲比較低之第2銲接凸塊42的平坦化程度還 大。藉此，即使抗銲劑30具有開口口徑相異之複數個開口 部31,32，仍可使各個銲接凸塊41，42的高度一致，所以’ 可提高銲接凸塊41，42與1C晶片45之連接可靠度。 (2)在本實施形態中’在頂部43的平坦面上產生凹凸’ 使得用以提高與連接端子47之接合性的助銲劑28容易被 -23- 200945528 蓄積於頂部43，所以助銲劑28容易與連接端子47接 因此，可提高銲接凸塊41，42與連接端子47之接合性 (3)在本實施形態中，在對銲接凸塊加壓時，加壓 易集中於被支撐區域AR2，但整體上可由下治具4之 部7來支撐被支撐區域AR2。因此，可防止配線基板 彎曲，可確實及容易地獲得具備優良共面性之銲接凸 的配線基板11。因此，藉由上治具3可確實地將處於 形成區域AR1中的複數個第1銲接凸塊41壓成平坦先 又，本發明之實施形態亦可作如下之變化。 雖上述實施形態之第2銲接凸塊42的頂部44,不 平坦面，但如第1 2圖所示，亦可具有比第1銲接凸: 之頂部43的平坦面面積小的平坦面。 上述實施形態中，雖設有開口口徑不同之2種類 1開口部31及第2開口部32,但亦可設置開口 口徑不 3種類以上的開口部。在此情況時，隨著開口部之開 ❹ 徑變小，配置於開口部內之銲接凸塊的頂部的平坦面 增大。又，配置於開口口徑最小之開口部內的銲接凸 頂部，可具有平坦面，亦可不具有平坦面。 上述實施形態中，在銲接凸塊成形步驟中，同時 1銲接凸塊41的頂部43平坦化及粗面化。但在銲接凸 形步驟中，亦可分別進行將頂部43平坦化之平坦化# 及將頂部43粗面化的粗面化步驟。 上述實施形態中，使用上治具43來對複數個第1 觸。 〇 力容 支撐 11之 塊群 凸塊 R。 具備 m 4i 的第 同之 P P 面積 塊的 將第 塊成 ，驟、 銲接 -24- 200945528 凸塊41的頂部43施加壓力，藉以將頂部43壓成平坦狀及 粗面狀。但是，亦可藉由平面硏磨來將第1銲接凸塊41的 頂部43平坦化及粗面化。例如，將具有複數個銲接凸塊 41，42之配線基板11載置於具有多個貫穿孔的真空吸附板 上，並減低真空吸附板之下面側的氣壓，藉由真空吸附來 固定配線基板11。接著，使用具有類似硏磨機之旋轉硏磨 板的硏磨裝置，一起硏磨複數個第1銲接凸塊41的頂部 43。具體而言，使粗度爲#1000之圓板狀的旋轉硏磨板，一 〇 面以120rpm之轉速旋轉一面以0.2mm/秒之速度下降，一起 硏磨複數個第1銲接凸塊41的頂部43,將頂部予以平坦化 及粗面化。又，硏磨方式可採用乾式及濕式的兩個方式。 上述實施形態之銲接凸塊41，42，可適用於配線基板 11與1C晶片45之接合，但亦可適用於例如、配線基板11 與主基板之接合。 其次，除了申請專利範圍記載之技術思想以外，以下 φ 亦列舉藉由上述實施形態可把握之技術思想。 (1)一種具有銲接凸塊之配線基板，具備：配線基板本 體；金屬層，其形成於該配線基板本體之表面：抗銲劑， 其形成於該配線基板本體之表面，並具有使該金屬層露出 並且開口口徑不同之複數個開口部；及複數個銲接凸塊， 其在該複數個開口部內被配置於該金屬層上，其特徵爲： 該複數個銲接凸塊之至少一部分的頂部具有平坦面，且隨 著開口部之開口口徑變小，配置於開口部內之銲接凸塊的 -25- 200945528 頂部的平坦面面積增大。 (2)—種具有銲接凸塊之配線基板的製造方法，其特徵 爲包含以下步驟：金屬層形成步驟，係於配線基板本體之 表面形成金屬層；抗銲劑形成步驟，係於該配線基板本體 之表面，形成具有使該金屬層露出並且開口 口徑不同之複 數個開口部的抗銲劑；銲接凸塊形成材料配置步驟，係在 該複數個開口部內之該金屬層上配置複數個銲接凸塊形成 材料；加熱熔化步驟，係在該銲接凸塊形成材料配置步驟 ❹ 之後，加熱熔化該複數個銲接凸塊，以形成複數個銲接凸 塊；及銲接凸塊成形步驟，係在該加熱熔化步驟之後，利 用將該複數個銲接凸塊之至少一部分的頂部壓成平坦狀， 以使該複數個銲接凸塊之高度一致，其中，在該銲接凸塊 成形步驟中，使用按壓治具對複數個銲接凸塊之至少一部 分的頂部施加壓力，將該頂部壓成平坦狀，該按壓治具具 有加熱同一按壓治具用之加熱手段。 φ (3)—種具有銲接凸塊之配線基板的製造方法，其特徵 爲包含以下步驟：金屬層形成步驟，係於配線基板本體之 表面形成金屬層；抗銲劑形成步驟，係於該配線基板本體 之表面，形成具有使該金屬層露出並且開口 口徑不同之複 數個開口部的抗銲劑；銲接凸塊形成材料配置步驟，係在 該複數個開口部內之該金屬層上配置複數個銲接凸塊形成 材料；加熱熔化步驟，係在該銲接凸塊形成材料配置步驟 之後，加熱熔化該複數個銲接凸塊，以形成複數個銲接凸 -26- 200945528 塊：平坦化步驟，係在該加熱熔化步驟之後’利用將該複 數個銲接凸塊之至少一部分的頂部壓成平坦狀’以使該複 數個銲接凸塊之高度一致；及粗面化步驟’係將該複數個 銲接凸塊之至少一部分的頂部予以粗化。 【圖式簡單說明】 第1圖爲顯示本實施形態之銲接凸塊平坦化裝置的槪 要構成圖。 _ 第2圖爲實施銲接凸塊成形步驟前之配線基板的槪要 ❹ 俯視圖。 第3圖爲實施銲接凸塊成形步驟前之配線基板的槪要 剖視圖。 第4圖爲顯示實施銲接凸塊成形步驟後之配線基板的 要部剖視圖。 第5圖爲配線基板之製造方法的說明圖。 第6圖爲配線基板之製造方法的說明圖。 〇 第7圖爲配線基板之製造方法的說明圖。 第8圖爲配線基板之製造方法的說明圖。 第9圖爲配線基板之製造方法的說明圖。 第10圖爲配線基板之製造方法的說明圖。 第11圖爲配線基板之製造方法的說明圖。 第12圖爲顯示實施其他實施形態之銲接凸塊成形步 驟後之配線基板的要部剖視圖。 -27- 200945528 【主要元件符號說明】 3 作 爲 按 壓 治 具 用 之 上 治 具 6 按 壓 用 粗 面 11 配 線 基 板 12 配 線 基 板 本 ΟΛι 體 13 配 線 基 板 本 體 的 表 面 21 作 爲 金 屬 層 之 第 1 銲 墊 22 作 爲 金 屬 層 之 第 2 銲 墊 30 抗 銲 劑 31 作 爲 開 □ 部 之 第 1 開 口 部 32 作 爲 開 部 之 第 2 開 □ 部 41 作 爲 銲 接 凸 塊 之 第 1 銲 接 凸 塊 42 作 爲 銲 接 凸 塊 之 第 2 銲 接 凸 塊 43、44 頂 部 5 1 作 爲 銲 接 凸 塊 形 成 材 料 之 銲 球 -28-

Claims (1)

  1. 200945528 十、申請專利範圍： 1. 一種具有銲接凸塊之配線基板，其特徵爲具備··配線基 板本體；金屬層，其形成於該配線基板本體之表面·，抗 銲劑，其形成於該配線基板本體之表面，並具有使該金 屬層露出並且開口口徑不同之複數個開口部；及複數個 銲接凸塊，其在該複數個開口部內被配置於該金屬層 上；其中 該複數個開口部係由第1開口部、及比該第1開口部 ❹ 之開口 口徑還大的第2開口部所構成， 而配置於該第1開口部內之銲接凸塊的頂部具有平坦 面， 同時，配置於該第2開口部內之銲接凸塊的頂部，具 有比配置於該第1開口部內之銲接凸塊的頂部的平坦面 面積還小之平坦面、或是不具有該平坦面。 2. 如申請專利範圍第1項之具有銲接凸塊之配線基板，其 φ 中在該第1開口部露出之金屬層與配置於該第1開口部 內之銲接凸塊，係構成信號用電路；在該第2開口部露 出之金屬層與配置於該第2開口部內之銲接凸塊，係構 成接地用電路或電源用電路； 該信號用電路與該接地用電路或該電源用電路係相互 電性獨立。 3. 如申請專利範圍第1或2項之具有銲接凸塊之配線基 板，其中配置於該第1開口部內之銲接凸塊的體積，與 -29- 200945528 配置於該第2開口部內之銲接凸塊的體積相等。 4·如申請專利範圍第1至3項中任一項之具有銲接凸塊之 配線基板’其中配置於該第1開口部內之銲接凸塊頂部 的共面性之測定値爲每1(；1112爲1〇/zm以下。 5_如申請專利範圍第1至4項中任一項之具有銲接凸塊之 配線基板’其中至少配置於該第1開口部內之銲接凸塊 的頂部被粗面化’且被粗面化後之頂部的表面粗度（Ra) ❹ 爲0_3em以上、5/zm以下。 6·—種具有銲接凸塊之配線基板的製造方法，其特徵爲包 含以下步驟： t屬層形成步驟，係於配線基板本體之表面形成金屬 層； 抗銲劑形成步驟，係於該配線基板本體之表面，形成具 有使該金屬層露出並且開口口徑不同之複數個開口部的 抗銲劑； G 銲接凸塊形成材料配置步驟，係在該複數個開口部內之 該金屬層上配置複數個銲接凸塊形成材料； 加熱熔化步驟，係在該銲接凸塊形成材料配置步驟之 後’加熱熔化該複數個銲接凸塊形成材料，以形成複數 個銲接凸塊；及 銲接凸塊成形步驟，係在該加熱熔化步驟之後，利用將 該複數個銲接凸塊之至少一部分的頂部壓成平坦狀，以 使該複數個銲接凸塊之高度一致。 -30- 200945528 7. 如申請專利範圍第6項之具有銲接凸塊之配線基板的製 造方法，其中在該銲接凸塊形成材料配置步驟中，作爲 該複數個銲接凸塊形成材料，係將粒徑及體積相等之複 數個銲球配置於該金屬層上。 8. 如申請專利範圍第6或7項之具有銲接凸塊之配線基板 的製造方法，其中在該銲接凸塊成形步驟中，使用具有 按壓用粗面之按壓治具，其對該複數個銲接凸塊之至少 一部分的頂部施加壓力，使該頂部被壓成平坦狀且同時 被粗面化。 ❹ -31-
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039045A (ja) * 2010-08-11 2012-02-23 Nec Embedded Products Ltd パッケージ、電子機器、パッケージ接続方法及びパッケージ修理方法
US8410604B2 (en) 2010-10-26 2013-04-02 Xilinx, Inc. Lead-free structures in a semiconductor device
US8691629B2 (en) * 2011-05-27 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging jig and process for semiconductor packaging
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
JP2016527689A (ja) 2013-07-31 2016-09-08 アンタヤ・テクノロジーズ・コープＡｎｔａｙａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｒｐ． フラックスリザーバを有する予備はんだ付けされた表面を有する電気部品
US20160233188A1 (en) * 2013-12-02 2016-08-11 Smartrac Technology Gmbh Contact bumps methods of making contact bumps
US10446522B2 (en) 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
US10468363B2 (en) * 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
JP6486855B2 (ja) * 2016-03-16 2019-03-20 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
US11094658B2 (en) * 2019-05-22 2021-08-17 Lenovo (Singapore) Pte. Ltd. Substrate, electronic substrate, and method for producing electronic substrate
KR20210157781A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지
CN114918505B (zh) * 2022-04-29 2023-07-04 中国电子科技集团公司第三十八研究所 一种电连接器的焊膏点涂方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013007A (ja) * 1996-03-29 1998-01-16 Ngk Spark Plug Co Ltd 半田バンプを有する配線基板及びその製造方法及び平坦化治具
EP1796446B1 (en) * 1996-11-20 2011-05-11 Ibiden Co., Ltd. Printed circuit board
JPH11145176A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd ハンダバンプの形成方法及び予備ハンダの形成方法
US6742701B2 (en) * 1998-09-17 2004-06-01 Kabushiki Kaisha Tamura Seisakusho Bump forming method, presoldering treatment method, soldering method, bump forming apparatus, presoldering treatment device and soldering apparatus
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
JP2001203445A (ja) * 2000-01-21 2001-07-27 Ibiden Co Ltd プリント配線板の製造方法、フラッタニング用治具
JP3595283B2 (ja) * 2001-06-27 2004-12-02 日本特殊陶業株式会社 配線基板及びその製造方法
JP2003218161A (ja) * 2002-01-25 2003-07-31 Kyocera Corp 半田バンプ平坦化用プレス治具およびこれを用いた配線基板の製造方法
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
JPWO2005081312A1 (ja) * 2004-02-24 2008-01-17 イビデン株式会社 半導体搭載用基板
KR20080017431A (ko) * 2006-01-27 2008-02-26 이비덴 가부시키가이샤 프린트 배선판 및 프린트 배선판의 제조 방법
JP2007281369A (ja) * 2006-04-11 2007-10-25 Shinko Electric Ind Co Ltd 半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354973B2 (en) 2017-03-03 2019-07-16 Tdk Corporation Method for producing semiconductor chip
TWI672782B (zh) * 2017-03-03 2019-09-21 日商 Tdk 股份有限公司 半導體晶片之製造方法

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