KR101484366B1

KR101484366B1 - 회로 기판의 제조 방법 및 전자 장치의 제조 방법

Info

Publication number: KR101484366B1
Application number: KR20120030483A
Authority: KR
Inventors: 가즈야 아라이; 신뻬이 이께가미; 히또시 스즈끼; 게이 후꾸이
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2011-03-26
Filing date: 2012-03-26
Publication date: 2015-01-19
Also published as: US20150124423A1; US20120241206A1; JP5861262B2; KR20120108952A; US8959758B2; US9386700B2; JP2012204701A; CN102711384A; CN102711384B

Abstract

본원 발명은, 전극 패드의 피치 간격을 좁히는 것을 목적으로 한다. 지지 기판의 표면에 형성되며 또한 전자 부품의 단자를 접속시키는 제1 전극이 매립된 제1 층을 형성하는 공정과, 상기 제1 전극의 표면을 노출시키도록, 상기 제1 층을 연마하는 공정과, 상기 제1 전극의 표면을 노출시킨 후, 상기 제1 층의 표면에, 상기 제1 전극에 접속되는 제1 배선을 형성하는 공정과, 상기 제1 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 제1 전극의 이면을 노출시키는 공정을 구비하는 회로 기판의 제조 방법이다.

Description

회로 기판의 제조 방법 및 전자 장치의 제조 방법{METHOD OF MANUFACTURING CIRCUIT BOARD, AND METHOD OF MANUFACTURING ELECTRONIC DEVICE}

개시의 기술은, 반도체 소자 등의 전자 부품을 탑재하기 위한 회로 기판의 제조 방법 및 전자 장치의 제조 방법에 관한 것이다.

반도체 소자 등의 전자 부품을 탑재하기 위한 회로 기판으로서, 예를 들면 코어 기판을 포함하지 않는, 소위 편면 적층 기판이 채용되는 경우가 있다. 편면 적층 기판은, 지지 기판의 양면에, 각각 도체층 및 절연층을 교대로 적층하고, 마지막에 지지 기판을 박리함으로써 제조되는 것이다. 이하, 편면 적층 기판의 제조 초기의 프로세스를 간단히 설명한다.

편면 적층 기판의 제조에서는, 우선, 지지 기판의 양면에, 반도체 소자 등의 전자 부품의 단자를 접속시키는 전극 패드를 형성한다. 다음으로, 지지 기판의 양면에 절연 시트를 접착하여, 그 절연 시트에 의해 전극 패드를 피복한다. 다음으로, 그 절연 시트에, 예를 들면 레이저 가공이나 에칭 가공에 의해, 전극 패드에 도달하는 비아 구멍을 형성한다. 이때, 비아 구멍의 깊이를 제어하기 위해서, 전극 패드를 가공 정지막으로서 이용한다. 다음으로, 그 절연 시트의 표면 및 그 비아 구멍의 내부에 금속막을 퇴적시켜, 배선 패턴 및 비아를 동시에 형성한다. 이상의 프로세스를 반복함으로써, 편면 적층 기판이 제조된다.

[특허 문헌 1] 일본 특허 출원 공개 제2000-323613호 공보

최근, 전자 부품의 단자의 협피치화에 부수하여, 회로 기판의 전극 패드의 협피치화가 요구되고 있다. 그러나, 전극 패드는, 비아 구멍의 깊이를 제어하기 위한 가공 정지막, 즉 레이저 가공이나 에칭 가공의 가공 정지면으로 되기 때문에, 요구되는 비아 직경보다도 작게 할 수는 없다. 또한, 레이저 가공이나 에칭 가공은, 다소의 가공 오차(가공 위치 어긋남)를 갖기 때문에, 전극 패드는, 요구되는 비아 직경보다도, 그 가공 오차분만큼 크게 해야만 한다. 즉, 현재의 회로 기판의 전극 패드는, 비아 직경과 동등 또는 그 이하로 할 수 없었다. 이 때문에, 회로 기판의 전극 패드를 소형화하여, 전극 패드의 피치 간격을 좁히는 것은 곤란하였다.

개시의 기술은, 전극의 피치 간격을 좁힐 수 있는 회로 기판의 제조 방법 및 전자 장치의 제조 방법을 제공하는 것을 목적으로 한다.

개시의 기술의 일 관점에 따르면, 지지 기판의 표면에 형성되며 또한 전자 부품의 단자를 접속시키는 제1 전극이 매립된 제1 층을 형성하는 공정과, 상기 제1 전극의 표면을 노출시키도록, 상기 제1 층을 연마하는 공정과, 상기 제1 전극의 표면을 노출시킨 후, 상기 제1 층의 표면에, 상기 제1 전극에 접속되는 제1 배선을 형성하는 공정과, 상기 제1 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 제1 전극의 이면을 노출시키는 공정을 구비하는 회로 기판의 제조 방법이 제공된다.

개시의 기술에 따르면, 회로 기판의 전극의 피치 간격을 좁힐 수 있다.

도 1은 제1 실시 형태에 따른 회로 기판의 이면도.
도 2는 제1 실시 형태에 따른 회로 기판의 표면도.
도 3은 제1 실시 형태에 따른 회로 기판의 단면도.
도 4는 제1 실시 형태에 따른 제1 전극 패드, 제1 배선 패턴, 제1 비아 및 제2 배선 패턴의 사시도.
도 5는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 6은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 7은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 8은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 9는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 10은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 11은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 12는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 13은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 14는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 15는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 16은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 17은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 18은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 19는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 20은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 21은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 22는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 23은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 24는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 25는 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 26은 제1 실시 형태에 따른 회로 기판의 제조 공정의 설명도.
도 27은 제2 실시 형태에 따른 전자 장치의 단면도.

[제1 실시 형태]

우선, 도 1-도 27을 참조하면서, 제1 실시 형태를 설명한다.

[회로 기판(10)의 구성]

도 1은 제1 실시 형태에 따른 회로 기판(10)의 이면도이다. 도 2는 제1 실시 형태에 따른 회로 기판(10)의 표면도이다. 도 3은 제1 실시 형태에 따른 회로 기판(10)의 단면도로서, 도 1 중의 Ⅲ-Ⅲ선에서의 단면을 도시하고 있다. 도 4는 제1 실시 형태에 따른 제1 전극 패드(18), 제1 배선 패턴(12), 제1 비아(20) 및 제2 배선 패턴(14)의 사시도로서, 도 1 중의 프레임 A 내만을 한정하여 도시하고 있다.

이하의 설명에서는, 예를 들면 반도체 소자 등의 전자 부품(50)을 탑재하는 제1 탑재면 P1측을 이측, 예를 들면 머더보드 등의 외부 회로 기판(60)에 탑재되는 제2 탑재면 P2측을 표측으로 정의하고, 각각의 구성 요소의 제1 탑재면 P1측의 주면을 「이면」, 각각의 구성 요소의 제2 탑재면 P2측의 주면을 「표면」으로 한다.

도 1-도 3에 도시한 바와 같이, 회로 기판(10)은, 인터포저 기판으로서 사용되는, 소위 편측 적층 기판이다. 회로 기판(10)은, 제1 절연층(11)과, 제1 절연층(11)의 표면에 배치되는 제1 배선 패턴(12)과, 제1 절연층(11)의 표면에 배치되며, 제1 배선 패턴(12)을 피복하는 제2 절연층(13)과, 제2 절연층(13)의 표면에 배치되는 제2 배선 패턴(14)과, 제2 절연층(13)의 표면에 배치되며, 제2 배선 패턴(14)을 피복하는 제3 절연층(15)과, 제3 절연층(15)의 표면에 배치되는 제3 배선 패턴(16)과, 제3 절연층(15)의 표면에 배치되며, 제3 배선 패턴(16)을 피복하는 제4 절연층(17)과, 제1 절연층(11)에 매립되며, 예를 들면 반도체 소자 등의 전자 부품(50)의 부품 본체(51)에 형성된 단자(52)를 접속시키는 제1 전극 패드(18)와, 제4 절연층(17)의 표면에 배치되며, 예를 들면 머더보드 등의 외부 회로 기판(60)의 기판 본체(61)에 형성된 전극 패드(62)에 접속되는, 외부 접속 단자로서의 제2 전극 패드(19)를 구비한다.

또한, 회로 기판(10)은, 제2 절연층(13)에 매립되며, 제1 배선 패턴(12) 및 제2 배선 패턴(14)을 전기적으로 접속하는 제1 비아(20)와, 제3 절연층(15)에 매립되며, 제2 배선 패턴(14) 및 제3 배선 패턴(16)을 전기적으로 접속하는 제2 비아(21)와, 제4 절연층(17)에 매립되며, 제3 배선 패턴(16) 및 제2 전극 패드(19)를 전기적으로 접속하는 제3 비아(22)를 구비한다. 회로 기판(10)은, 필요에 따라서, 제4 절연층(17)의 표면에 배치되는 솔더 레지스트(23)를 구비해도 된다.

이하, 각각의 요소를 상세하게 설명한다.

우선, 제1, 제2, 제3, 제4 절연층(11, 13, 15, 17)을 설명한다.

제1, 제2, 제3, 제4 절연층(11, 13, 15, 17)은, 예를 들면 에폭시계의 열경화성 수지로 형성되어 있다. 이 중, 제1 절연층(11)은, 제2, 제3, 제4 절연막(13, 15, 17)보다도 얇아지도록 형성되어 있다. 본 실시 형태에서는, 제1 절연층(11)의 두께를, 약 20㎛∼25㎛로 하고, 제2, 제3, 제4 절연층(13, 15, 17)을, 약 50㎛로 하고 있다.

제1 절연층(11)의 표면은, 제1 절연층(11)의 이면보다도 거칠다. 본 실시 형태에서는, 제1 절연층(11)의 표면의 표면 거칠기를, 약 0.4Ra∼0.5Ra로 하고, 제1 절연층(11)의 이면의 표면 거칠기를, 약 0.2Ra∼0.3Ra로 하고 있다.

다음으로, 제1, 제2, 제3 배선 패턴(12, 14, 16)을 설명한다.

제1 배선 패턴(12)은, 배선부(12a)와, 접속부(12b)를 구비한다. 배선부(12a)는, 제1 전극 패드(18)에 직접적으로 접속된, 미세한 선형 패턴이다. 본 실시 형태에서는, 배선부(12a)의 폭 치수를, 예를 들면 5㎛∼10㎛로 하고 있다. 접속부(12b)는, 배선부(12a)에 연결된, 배선부(12a)의 폭 치수보다도 큰 원형 패턴이다. 본 실시 형태에서는, 접속부(12b)의 직경을, 예를 들면 100㎛∼120㎛로 하고 있다.

제2, 제3 배선 패턴(14, 16)은, 각각, 배선부(14a, 16a)와, 2개의 접속부(14b, 16b)를 구비한다. 배선부(12a, 14a)는, 미세한 선형 패턴이다. 본 실시 형태에서는, 배선부(12a, 14a)의 폭 치수를, 예를 들면 5㎛∼10㎛로 하고 있다. 접속부(12b, 14b)는, 각각 배선부(12a, 14a)의 양단에 연결된, 배선부(12a, 14a)의 폭 치수보다도 큰 원형 패턴이다. 본 실시 형태에서는, 접속부(12b, 14b)의 직경을, 예를 들면 100㎛∼120㎛로 하고 있다.

제1, 제2, 제3 배선 패턴(12, 14, 16)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 25㎛로 하고 있다. 제1, 제2, 제3 배선 패턴(12, 14, 16)의 재료는, 특별히 한정되는 것은 아니지만, 예를 들면 Cu 등의 금속을 이용해도 된다.

다음으로, 제1 전극 패드(18)를 설명한다.

제1 전극 패드(18)는, 각각, 직사각형 형상으로 형성되어 있으며, 제1 절연층(11)의 각 변에 1열씩, 제1 절연층(11)의 각 변에 평행하게 배치되어 있다. 본 실시 형태에서는, 제1 전극 패드(18)를, 제1 절연층(11)의 각 변에 1열씩 배치하고 있지만, 예를 들면 2열 이상씩 배치해도 된다.

제1 전극 패드(18)는, 제1 절연층(11)을 관통하고 있으며, 제1 배선 패턴(12)에 접속되는 제1 단면(18a)과, 제1 절연층(11)의 이면으로부터 노출되는 제2 단면(18b)을 구비한다.

제1 단면(18a)은, 제1 배선 패턴(12)의 배선부(12a)에 직접적으로 접속되어 있다. 즉, 제1 단면(18a)은, 제1 배선 패턴(12)의 배선부(12a)의 이면에 접촉하고 있다. 제1 단면(18a)은, 제1 절연층(11)의 표면으로부터 약간 돌출되어 있는 경우도 있다.

제2 단면(18b)은, 예를 들면 반도체 소자 등의 전자 부품(50)의 단자(52)를 접속시키는 내부 접속 단자로 된다. 제2 단면(18b)은, 제1 절연층(11)의 이면과 동등한 높이에 위치한다. 따라서, 제2 단면(18b)은, 제1 절연층(11)의 이면과 함께, 전자 부품(50)을 탑재하는 제1 탑재면 P1로서의, 하나의 평탄면을 구성하고 있다. 본 실시 형태에서는, 제2 단면(18b)을 제1 절연층(11)의 이면으로부터 노출시키고 있지만, 그 제2 단면(18b)을 예비 땜납(24)으로 피복해도 된다. 예비 땜납(24)은, 제1 전극 패드(18)에, 예를 들면 반도체 소자 등의 전자 부품(50)의 단자(52)를 접속할 때에 이용된다.

제1 전극 패드(18)의 피치 간격은, 전자 부품(50)의 단자(52)의 피치 간격에 따라서 정해진다. 본 실시 형태에서는, 제1 전극 패드(18)의 피치 간격을, 예를 들면 20㎛∼40㎛로 하고 있다. 제1 전극 패드(18)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 25㎛로 하고 있다. 제1 전극 패드(18)의 배열 피치 방향에서의, 그 제1 전극 패드(18)의 폭 치수는, 제1 배선 패턴(12)의 배선부(12a)의 폭 치수보다도 작은 것이 바람직하다. 본 실시 형태에서는, 제1 전극 패드(18)의 폭 치수를, 예를 들면 10㎛∼20㎛로 하고 있다. 제1 전극 패드(18)의 개수는, 전자 부품(50)의 단자(52)의 개수와 동수로 한다.

다음으로, 제2 전극 패드(19)를 설명한다.

제2 전극 패드(19)는, 각각, 직사각형 형상으로 형성되어 있으며, 제4 절연층(17)의 표면에, 매트릭스 형상으로 배치되어 있다. 필요에 따라서, 제2 전극 패드(19)에, 각각 땜납볼 B를 부착해도 된다. 땜납볼 B는, 제2 전극 패드(19)가, 예를 들면 머더보드 등의 외부 회로 기판(60)의 기판 본체(61)에 형성된 전극 패드(62)에 접속될 때에 이용된다.

제2 전극 패드(19)의 피치 간격은, 예를 들면 머더보드 등의 외부 회로 기판(60)의 전극 패드(62)의 피치 간격에 따라서 정해진다. 본 실시 형태에서는, 제2 전극 패드(19)의 피치 간격을, 예를 들면 100㎛∼200㎛로 하고 있다. 제2 전극 패드(19)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 25㎛로 하고 있다. 제2 전극 패드(19)의 배열 피치 방향에서의, 그 제2 전극 패드(19)의 폭 치수는, 제1 전극 패드(18)의 배열 피치 방향에서의, 그 제1 전극 패드(18)의 폭 치수보다도 크고, 본 실시 형태에서는, 예를 들면 50㎛∼100㎛로 하고 있다. 제2 전극 패드(19)의 개수는, 외부 회로 기판(60)의 전극 패드(62)의 개수와 동수로 한다.

다음으로, 제1 비아(20), 제2 비아(21), 제3 비아(22)를 설명한다.

제1 비아(20)는, 제1 절연층(11)에 접근함에 따라서, 비아 직경이 작아지는 원추대 형상으로 형성되며, 제1 배선 패턴(12)의 접속부(12b)의 표면 및 제2 배선 패턴(14)의 접속부(14b)의 이면의 쌍방에 접촉하고 있다.

제2 비아(21)는, 제2 절연층(13)에 접근함에 따라서, 비아 직경이 작아지는 원추대 형상으로 형성되며, 제2 배선 패턴(14)의 접속부(14b)의 표면 및 제3 배선 패턴(16)의 접속부(16b)의 이면의 쌍방에 접촉하고 있다.

제3 비아(22)는, 제3 절연층(15)에 접근함에 따라서, 비아 직경이 작아지는 원추대 형상으로 형성되며, 제3 배선 패턴(16)의 접속부(16b)의 표면 및 제2 전극 패드(19)의 이면의 쌍방에 접촉하고 있다.

이상과 같이, 제1 배선 패턴(12), 제2 배선 패턴(14), 제3 배선 패턴(16), 및 제2 전극 패드(19)는, 서로, 제1, 제2, 제3 비아(20, 21, 22) 중 어느 하나를 통하여 접속되어 있다.

이에 대하여, 제1 전극 패드(18)는, 제1 배선 패턴(12)의 배선부(12a)의 이면에 직접적으로 접속되어 있다. 즉, 제1 전극 패드(18)의 제1 단면(18a)이 제1 배선 패턴(12)의 배선부(12a)의 이면에 접촉하고 있다. 이 때문에, 본 실시 형태에 따른 회로 기판(10)은, 제1 전극 패드(18) 및 제1 배선 패턴(12)을 전기적으로 접속하기 위한 비아를 갖고 있지 않다.

다음으로, 솔더 레지스트(23)를 설명한다.

솔더 레지스트(23)는, 제2 전극 패드(19)의 표면에 공급된 땜납 재료가 용융하였을 때에, 그 땜납 재료가 제2 전극 패드(19)로부터 번지는 것을 방지하는 것이다. 솔더 레지스트(23)는, 제2 전극 패드(19)에 대응하는 위치에, 각각 패드 개구(23a)를 갖고 있으며, 그 패드 개구(23a)로부터 제2 전극 패드(19)를 노출시키고 있다. 솔더 레지스트(23)의 두께는, 제2 전극 패드(19)의 두께와 동등 혹은 제2 전극 패드(19)의 두께보다도 크면 되지만, 본 실시 형태에서는, 예를 들면 30㎛∼50㎛로 하고 있다. 솔더 레지스트(23)의 재료로서는, 예를 들면 폴리이미드계 또는 에폭시계의 열경화성 수지 또는 광경화성 수지를 이용해도 된다.

[회로 기판(10)의 제조 공정]

도 5-도 27은 제1 실시 형태에 따른 회로 기판(10)의 제조 공정의 설명도이다. 이 중, 도 5-도 24는 본 실시 형태에 따른 회로 기판(10)의 개편화 전의 대형 기판을 도시하고 있지만, 도면의 간단화를 위해서 파단선을 생략한다.

도 5에 도시한 바와 같이, 처음에, 본 실시 형태에 따른 회로 기판(10)의 제조에 사용되는 지지 기판(30)을 제작한다. 지지 기판(30)을 제작할 때, 우선, 예를 들면 글래스 섬유천에 에폭시 수지를 함침시킨, 소위 내열성 글래스천 기재 에폭시 수지 구리로 피복된 적층판(31)(FR-4 : Flame Retardant Type 4)의 양면에, 각각 절연층(32), 소(小)Cu박(33), Cu/Ni/Cu의 적층박(34)을, 내열성 글래스천 기재 에폭시 수지 구리로 피복된 적층판(31)측으로부터 순서대로 재치한다. 절연층(32)의 재료로서는, 예를 들면 에폭시계 혹은 폴리이미드계의 수지를 이용해도 된다. 절연층(32)의 두께는, 특별히 한정되는 것은 아니지만, 소Cu박(33)의 두께를 흡수할 필요가 있으므로, 적어도 소Cu박(33)보다도 두껍게 한다. 소Cu박(33)의 평면 치수는, 절연층(32)의 평면 치수보다도 작다. 이 때문에, 소Cu박(33)의 주위로부터는, 절연층(32)이 노출된다. 이하, 소Cu박(33)의 주위에 노출되는 절연층(32)을 노출 영역(32a)으로 한다. 소Cu박(33)의 치수는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 예를 들면 소Cu박(33)의 각 변이 절연층(32)의 각 변보다도 약 6㎝만큼 작아지도록, 즉, 절연층(32)의 노출 영역(32a)의 폭 치수가 약 3㎝로 되도록 설정되어 있다. 소Cu박(33)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 예를 들면 12㎛로 하고 있다. 적층박(34)의 각 층, 즉 Cu층(34a), Ni층(34b), Cu층(34c)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 각각 100㎛, 0.8㎛, 25㎛로 하고 있다. Ni층(34b)의 표면의 거칠기는, 예를 들면 0.2Ra∼0.3Ra로 된다.

다음으로, 내열성 글래스천 기재 에폭시 수지 구리로 피복된 적층판(31), 절연층(32), 소Cu박(33), Cu/Ni/Cu의 적층체(34)를, 진공 하에서 프레스 열압착한다. 이에 의해, 소Cu박(33)의 주위로부터 노출되는 절연층(32)의 노출 영역(32a)은, Cu/Ni/Cu의 적층박(34)에 압착된다. 이때, 소Cu박(33)은, Cu/Ni/Cu의 적층박(34)에 압착되지 않지만, 절연층(32)의 노출 영역(32a)의 내측이 진공의 주머니 형상으로 됨으로써, Cu/Ni/Cu의 적층박(34)에 흡착된다. 프레스 열압착에서는, 예를 들면 진공 라미네이터를 이용해도 된다. 이때, 진공도를, 예를 들면 0.2㎫∼0.5㎫로 한다.

다음으로, 도 6에 도시한 바와 같이, 지지 기판(30)의 양면에 노출되는 적층박(34)의 Cu층(34c)을, 예를 들면 웨트 에칭에 의해 제거하여, 적층박(34)의 Ni층(34b)을 노출시킨다. 에천트는, 특별히 한정되는 것은 아니지만, 예를 들면 암모니아계의 알칼리 용액을 이용해도 된다.

다음으로, 도 7에 도시한 바와 같이, 지지 기판(30)의 양면에 노출되는 Ni층(34b)의 표면에, 각각 감광성 필름(35)을 열압착에 의해 접착한다. 감광성 필름(35)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 예를 들면 25㎛로 하고 있다. 계속해서, 노광 마스크(도시 생략)를 이용하여, 그 감광성 필름(35)을 노광하여, 그 감광성 필름(35)에, 제1 전극 패드(18)에 대응하는 노광 패턴 영역을 형성한다. 계속해서, 감광성 필름(35)에 현상액을 공급하여, 감광성 필름(35)에 형성된 노광 패턴 영역을 제거한다. 이렇게 해서, 감광성 필름(35)에, 제1 전극 패드(18)에 대응하는 개구(35a)를 형성한다.

다음으로, 도 8에 도시한 바와 같이, Ni층(34b)을 급전층으로 하는 전해 도금에 의해, 감광성 필름(35)의 개구(35a) 내에 Cu층을 퇴적시켜, Ni층(34b)의 표면에 제1 전극 패드(18)를 형성한다. 전해 도금은, Cu층의 두께가 감광성 필름(35)의 두께와 동등해질 때까지 실시된다.

다음으로, 도 9에 도시한 바와 같이, 감광성 필름(35)에 약액을 공급하여, 감광성 필름(35)을 Ni층(34b)으로부터 박리한다. 약액의 종류는, 감광성 필름(35)의 종류에 따라서 정하면 된다. 감광성 필름(35)을 박리한 후, 약액을 제거하기 위한 세정을 추가해도 된다.

다음으로, 도 10에 도시한 바와 같이, 지지 기판(30)의 양면에 노출되는 Ni층(34b)의 표면에, 각각 에폭시계의 절연 시트(36)를 진공 하에서 접착하여, 제1 전극 패드(18)를 피복한다. 절연 시트(36)는, 제1 전극 패드(18)보다도 두꺼우면, 특별히 한정되는 것은 아니지만, 적어도 제1 전극 패드(18) 사이의 간극이 충분히 충전되도록, 제1 전극 패드(18)의 두께보다도, 예를 들면 10㎛분만큼 두껍게 하는 것이 바람직하다.

다음으로, 도 11에 도시한 바와 같이, 절연 시트(36)의 표면을 연마하여, 제1 전극 패드(18)의 표면을 노출시킨다. 그 연마 후의 절연 시트(36)는, 회로 기판(10)의 제1 절연층(11)으로 된다. 절연 시트(36)로부터 노출되는 제1 전극 패드(18)의 표면은, 제1 배선 패턴(12)에 접속되는 제1 단면(18a)으로 된다. 제1 전극 패드(18)의 표면에 절연 시트(36)가 잔류하면, 제1 전극 패드(18) 및 제1 배선 패턴(12) 사이의 접속 불량의 원인으로 되기 때문에, 제1 전극 패드(18)의 표면을 노출시킨 후, 다시 수㎛, 예를 들면 5㎛만큼 추가 연마하는 것이 바람직하다. 단, 절연 시트(36)는, 제1 전극 패드(18)보다도 연마 레이트가 높기 때문에, 제1 전극 패드(18)의 표면을 추가 연마하면, 절연 시트(36)는, 제1 전극 패드(18)보다도 좀 더 많이 연마된다. 이 때문에, 제1 전극 패드(18)의 표면은, 제1 절연층(11)의 표면으로부터 약간 돌출되는 경우가 있다. 절연 시트(36)의 연마법은, 특별히 한정되는 것은 아니지만, 예를 들면 벨트 연마를 이용해도 된다. 또한, 절연 시트(36)의 표면을 연마하였을 때에, 제1 전극 패드(18)의 재료의 연마 가루, 즉 Cu의 연마 가루가 발생하여, 배선 패턴간의 단락의 원인으로 된다. 이 때문에, 절연 시트(36)를 연마한 후, 웨트 에칭을 실시하여, 절연 시트(36)의 표면에 부착되는 연마 가루를 제거해도 된다. 에천트로서는, 예를 들면 황산 및 과산화수소수의 혼합 용액을 이용해도 된다. 에칭량은, 예를 들면 1㎛로 하면 된다.

다음으로, 도 12에 도시한 바와 같이, 예를 들면 무전해 도금에 의해, 제1 절연층(11) 및 제1 전극 패드(18)의 표면, 즉 제1 단면(18a)에 시드 메탈층(37)을 형성한다. 시드 메탈층(37)의 재료로서는, 예를 들면 Cu 등의 금속을 이용한다. 시드 메탈층(37)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 예를 들면 0.1㎛∼1㎛로 하고 있다.

다음으로, 도 13에 도시한 바와 같이, 시드 메탈층(37)의 표면에, 각각 감광성 필름(38)을 열압착에 의해 접착한다. 감광성 필름(38)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 25㎛로 하고 있다. 계속해서, 노광 마스크(도시 생략)를 이용하여, 그 감광성 필름(38)을 노광하여, 그 감광성 필름(38)에, 제1 전극 패턴(12)에 대응하는 노광 패턴 영역을 형성한다. 계속해서, 감광성 필름(38)에 현상액을 공급하여, 감광성 필름(38)의 노광 패턴 영역을 제거한다. 이렇게 해서, 감광성 필름(38)에, 제1 전극 패턴(12)에 대응하는 개구(38a)를 형성한다. 감광성 필름(38)에 형성되는 개구(38a)는, 제1 절연층(11)의 표면뿐만 아니라, 제1 전극 패드(18)의 표면, 즉 제1 단면(18a)에 대응하는 위치까지 형성된다.

다음으로, 도 14에 도시한 바와 같이, 시드 메탈층(37)을 급전층으로 하는 전해 도금에 의해, 감광성 필름(38)의 개구(38a) 내에 Cu층을 퇴적시켜, 시드 메탈층(37)의 표면에 제1 배선 패턴(12)을 형성한다. 이렇게 해서, 제1 절연층(11)의 표면에, 제1 전극 패드(18)의 표면, 즉 제1 단면(18a)에 직접적으로 접속되는 제1 배선 패턴(12)이 형성된다. 전해 도금은, Cu층의 두께가 감광성 필름(38)의 두께와 동등해질 때까지 실시된다.

다음으로, 도 15에 도시한 바와 같이, 감광성 필름(38)에 약액을 공급하여, 감광성 필름(38)을 제1 절연층(11)으로부터 박리한다. 약액의 종류는, 감광성 필름(38)의 종류에 따라서 정하면 된다. 감광성 필름(38)을 박리한 후, 약액을 제거하기 위한 세정을 추가해도 된다. 감광성 필름(38)이 제거되면, 제1 절연층(11)의 표면에 형성되어 있던 시드 메탈층(37)을, 예를 들면 플래시 에칭에 의해 제거한다. 이에 의해, 제1 전극 패드(18)의 표면, 즉 제1 단면(18a)은, 재노출된다.

다음으로, 도 16에 도시한 바와 같이, 제1 절연층(11)의 표면에, 각각 에폭시계의 절연 시트(39)를 진공 하에서 접착하여, 제1 배선 패턴(12)을 피복한다. 제2 절연 시트(39)는, 적어도 제1 배선 패턴(12)보다도 두꺼우면, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 50㎛로 하고 있다. 제1 절연층(11)의 표면에 접착되는 절연 시트(39)는, 회로 기판(10)의 제2 절연층(13)으로 된다.

다음으로, 도 17에 도시한 바와 같이, 제2 절연층(13)에, 제1 배선 패턴(12)의 접속부(12b)에 도달하는 비아 구멍(13a)을 형성한다. 비아 구멍(13a)의 가공법으로서는, 예를 들면 레이저 가공, 에칭 가공, 또는 다른 가공을 이용해도 된다. 레이저 가공 혹은 에칭 가공이면, 제1 배선 패턴(12)의 접속부(12b)를 가공 정지면으로 해도 된다. 비아 구멍(13a)은, 제1 배선 패턴(12)에 접근함에 따라서 서서히 직경이 작아지는 원추면 형상의 내면을 갖는다. 레이저로서는, 예를 들면 CO₂ 레이저 등을 이용해도 된다. 레이저 가공은, 비아 구멍(13a) 내에 스미어(smears)를 발생시키는 경우가 있으므로, 필요에 따라서, 레이저 가공 후에 제2 절연층(13)에 약액을 공급하여, 비아 구멍(13a) 내에 발생한 스미어를 제거해도 된다. 약액으로서는, 예를 들면 과망간산칼륨의 수용액을 이용하면 된다.

다음으로, 도 18에 도시한 바와 같이, 예를 들면 무전해 도금에 의해, 제2 절연층(13)의 표면과, 비아 구멍(13a)의 내면과, 비아 구멍(13a) 내에 노출되는 제1 배선 패턴(12)의 표면에, 시드 메탈층(40)을 형성한다. 시드 메탈층(40)의 재료로서는, 예를 들면 Cu 등의 금속을 이용한다. 시드 메탈층(40)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 예를 들면, 0.1㎛∼1㎛로 하고 있다.

다음으로, 도 19에 도시한 바와 같이, 시드 메탈층(40)의 표면에, 각각 감광성 필름(41)을 열압착에 의해 접착한다. 감광성 필름(41)의 두께는, 특별히 한정되는 것은 아니지만, 본 실시 형태에서는, 약 25㎛로 하고 있다. 계속해서, 노광 마스크(도시 생략)를 이용하여, 그 감광성 필름(41)을 노광하여, 그 감광성 필름(41)에, 제2 전극 패턴(14)에 대응하는 노광 패턴 영역을 형성한다. 계속해서, 감광성 필름(41)에 현상액을 공급하여, 감광성 필름(41)에, 제2 전극 패턴(14)에 대응하는 개구(41a)를 형성한다. 감광성 필름(41)에 형성되는 개구(41a)는, 제2 절연층(13)의 표면뿐만 아니라, 비아 구멍(13a)의 내면, 및 비아 구멍(13a) 내에 위치하는 제1 배선 패턴(11)의 표면에 대응하는 위치까지 형성된다.

다음으로, 도 20에 도시한 바와 같이, 시드 메탈층(40)을 급전층으로 하는 전해 도금에 의해, 감광성 필름(41)의 개구(41a) 내에 Cu층을 퇴적시켜, 제2 절연층(13)의 표면에 제2 배선 패턴(14)을, 비아 구멍(13a)의 내부에 제1 비아(20)를, 동시에 형성한다. 전해 도금은, Cu층의 두께가 감광성 필름(41)의 두께와 동등해질 때까지 실시된다.

다음으로, 도 21에 도시한 바와 같이, 감광성 필름(41)에 약액을 공급하여, 감광성 필름(41)을 시드층(40)의 표면으로부터 박리한다. 약액의 종류는, 감광성 필름(41)의 종류에 따라서 정하면 된다. 감광성 필름(41)을 박리한 후, 약액을 제거하기 위한 세정을 추가해도 된다. 감광성 필름(41)이 제거되면, 제2 절연층(13)의 표면에 형성되어 있던 시드 메탈층(40)을, 예를 들면 플래시 에칭에 의해 제거한다.

이상의 프로세스를 거쳐, 제2 배선 패턴(14)이 완성되면, 도 16-도 21을 참조하여 설명한 각 프로세스를 반복함으로써, 제2 절연층(13)의 표면에 배치되며, 제2 배선 패턴(14)을 피복하는 제3 절연층(15)과, 제3 절연층(15)의 표면에 형성되며, 제2 비아(21)를 통하여 제2 배선 패턴(14)에 접속되는 제3 배선 패턴(16)과, 제3 절연층(15)의 표면에 배치되며, 제3 배선 패턴(16)을 피복하는 제4 절연층(17)과, 제4 절연층(17)의 표면에 배치되며, 제3 비아(22)를 통하여 제3 배선 패턴(16)에 접속되는 제2 전극 패드(19)를 형성한다. 이렇게 해서, 도 22에 도시한 바와 같이, 지지 기판(30)의 양면에, 각각 4층형의 편면 적층 기판(10a)을 형성한다.

다음으로, 도 23에 도시한 바와 같이, 필요에 따라서, 제4 절연층(17)의 표면에, 각각 솔더 레지스트(23)를 형성해도 된다. 솔더 레지스트(23)의 형성법은, 특별히 한정되는 것은 아니지만, 예를 들면 포토리소그래피 혹은 스크린 인쇄를 이용해도 된다. 포토리소그래피이면, 우선, 액상의 감광성 재료를 도포하고, 그 감광성 재료를 건조에 의해 경화시킨다. 계속해서, 그 감광성 재료를 노광 및 현상하여, 제2 전극 패드(19)에 대응하는 위치에, 각각 제2 전극 패드(19)를 노출시키는 패드 개구(23a)를 형성한다. 솔더 레지스트(23)의 두께는, 제2 전극 패드(19)의 두께보다도 두꺼우면, 특별히 한정되는 것은 아니다.

다음으로, 도 24에 도시한 바와 같이, 예를 들면 다이싱에 의해, 지지 기판(30) 및 편면 적층 기판(10a)을 절단한다. 이때, 다이싱 블레이드는, 지지 기판(30)의 절연층(32)의 노출 영역(32a)의 내측을 통과하도록, 즉 소Cu박(33)을 절단하도록 위치 결정된다. 도면 중의 직선 C는, 다이싱의 블레이드가 통과하는 위치를 나타내고 있다. 이 때문에, 절연층(32)의 노출 영역(32a) 및 Cu/Ni/Cu의 적층박(34)의 압착에 의해 유지되고 있던 소Cu박(33) 및 적층박(34) 사이의 진공이 파괴되어, 적층박(34)이 절연층(32) 및 소Cu박(33)으로부터 이탈한다.

다음으로, 도 25에 도시한 바와 같이, 편면 적층 기판(10a)의 이면에 잔류하는 지지 기판(30)의 잔해물, 즉 적층박(34)의 Ni층(34b) 및 Cu층(34c)을, 예를 들면 웨트 에칭에 의해 제거하여, 제1 절연층(11)의 이면 및 제1 전극 패드(18)의 이면, 즉 제2 단면(18b)을 노출시킨다. 이렇게 해서, 예를 들면 반도체 소자 등의 전자 부품(50)을 탑재하는 제1 탑재면 P1이 형성되고, 본 실시 형태에 따른 회로 기판(10)의 제조 공정이 종료된다. 회로 기판(10)은, 제조 공정 중, 제1 탑재면 P1을 지지 기판(30)에 밀착시키고 있기 때문에, 제1 탑재면 P1의 표면 거칠기는, 지지 기판(30)의 표면 거칠기, 즉 적층박(34)의 Ni층(34b)의 표면 거칠기를 따르게 된다. 이 때문에, 제1 탑재면 P1의 표면 거칠기, 즉 제1 절연층(11)의 이면의 표면 거칠기는, 연마에 의해 형성되는 제1 절연층(11)의 표면의 표면 거칠기보다도 작아진다. Ni층(34b)의 에천트로서는, 예를 들면 황산 및 과산화수소수의 혼합 용액을 이용하면 된다. Cu층(34c)의 에천트로서는, 예를 들면 강알칼리액을 이용하면 된다. 또한, 도 25는, 도 24에서, 지지 기판(30)의 상측에 제조된 회로 기판(10)만을 도시하고 있지만, 이것과 동등한 회로 기판(10)이 또 하나 제조된다.

다음으로, 도 26에 도시한 바와 같이, 필요에 따라서, 회로 기판(10)의 제1 전극 패드(18)의 제2 단면(18b)을, 예를 들면 예비 땜납(24)으로 피복해도 된다. 예비 땜납(24)은, 예를 들면 무전해 도금에 의해 형성하면 된다.

이상과 같이, 본 실시 형태에 따른 회로 기판(10)에서는, 예를 들면 반도체 소자 등의 전자 부품(50)의 단자(52)를 접속시키는 제1 전극 패드(18)를, 제1 배선 패턴(12)에 직접적으로 접속하고 있다. 즉, 본 실시 형태에 따른 회로 기판(10)은, 제1 전극 패드(18) 및 제1 배선 패턴(12)을 접속하기 위한 비아를 갖고 있지 않다. 이에 의해, 비아 제조에 부수되는 전극 패드의 대형화가 해소된다. 따라서, 예를 들면 반도체 소자 등의 전자 부품(50)의 단자(52)의 소형화 및 협피치화에 따라서, 제1 전극 패드(18)를 소형화 및 협피치화할 수 있다.

또한, 본 실시 형태에 따른 회로 기판(10)은, 제1 전극 패드(18) 및 제1 배선 패턴(12)을 접속하기 위한 비아를 갖고 있지 않으므로, 비아 제조 프로세스에서 필요로 되는 디스미어(desmear)를 생략할 수 있다. 따라서, 회로 기판(10)의 제조 시간을 디스미어의 소요 시간분만큼 단축할 수 있다.

또한, 본 실시 형태에 따른 회로 기판(10)은, 예를 들면 반도체 소자 등의 전자 부품(50)을 탑재하기 위한 제1 탑재면 P1에, 제1 전극 패드(18)의 제1 단면(18b)만을 노출시키고 있다. 따라서, 예를 들면 예비 땜납(24)을 리플로우할 때에, 그 예비 땜납(24)이 제1 전극 패드(18)의 제1 단면(18b)으로부터 번지는 일이 없다. 따라서, 예비 땜납(24)을 필요 최소한으로 줄일 수 있다.

[제2 실시 형태]

다음으로, 도 27을 참조하면서, 제2 실시 형태를 설명한다.

[전자 장치(100)의 구성]

도 27은 제2 실시 형태에 따른 전자 장치(100)의 단면도이다.

도 27에 도시한 바와 같이, 제2 실시 형태에 따른 전자 장치(100)는, 제1 실시 형태에 따른 회로 기판(10)과, 예를 들면 반도체 소자 등의 전자 부품(50)과, 예를 들면 머더보드 등의 외부 회로 기판(60)과, 필요에 따라서, 회로 기판(10) 및 전자 부품(50)의 간극에 배치되는 언더필 수지(70)를 구비한다. 도 27에 도시한 바와 같이, 회로 기판(10)은, 제1 탑재면 P1을 상측, 제2 탑재면 P2를 하측으로 향하게 하고 있다.

전자 부품(50)은, 부품 본체(51)와, 부품 본체(51)에 형성된 복수의 단자(52)를 구비한다. 단자(52)는, 각각 예비 땜납(24)을 통하여, 회로 기판(10)의 제1 전극 패드(18)에 접속되어 있다. 단자(52)의 치수, 배치, 및 개수는, 회로 기판(10)의 제1 전극 패드(18)에 대응시켜도 된다.

외부 회로 기판(60)은, 기판 본체(61)와, 기판 본체(61)에 형성된 복수의 전극 패드(62)를 구비한다. 전극 패드(62)는, 각각 땜납볼 B를 통하여, 회로 기판(10)의 제1 전극 패드(18)에 접속되어 있다. 전극 패드(62)의 치수, 배치, 및 개수는, 회로 기판(10)의 제1 전극 패드(18)에 대응시켜도 된다.

언더필 수지(70)는, 회로 기판(10) 및 전자 부품(50)의 접속 강도를 높이기 위해서 배치된다. 언더필 수지(70)의 재료로서는, 예를 들면 에폭시계의 수지 재료를 이용해도 된다.

[전자 장치(100)의 제조 공정]

다음으로, 전자 장치(100)의 제조 공정을 설명한다.

전자 장치(100)의 제조에서는, 우선, 제1 실시 형태에 따른 회로 기판(10)의 제1 탑재면 P1에, 반도체 소자 등의 전자 부품(50)을 탑재한다. 예를 들면, 본딩 헤드(도시 생략)에 의해 전자 부품(50)을 유지하고, 그 전자 부품(50)의 단자(52)를, 각각 회로 기판(10)의 제1 전극 패드(18)의 제2 단면(18b)에 도포된 예비 땜납(24)에 압압한다. 계속해서, 본딩 헤드의 가열 히터에 의해, 예비 땜납(24)을 용융시켜, 회로 기판(10)의 제1 전극 패드(18)에 전자 부품(50)의 단자(52)를 접속시킨다.

다음으로, 회로 기판(10) 및 전자 부품(50)의 간극에, 액상의 수지를 주입한다. 수지로서는, 예를 들면 에폭시계의 것을 이용해도 된다. 회로 기판(10) 및 전자 부품(50)의 간극이 수지로 충전되면, 예를 들면 노 내에서 가열하여, 그 수지를 경화시킨다. 이렇게 해서, 언더필 수지(70)가 형성된다. 이상의 프로세스를 거쳐, 전자 장치(100)가 완성된다.

또한, 전자 부품(50)이 탑재된 회로 기판(10)을, 외부 회로 기판(60)에 탑재해도 된다. 회로 기판(10)은, 제2 탑재면 P2에, 외부 접속 단자로서의 제2 전극 패드(19)를 갖고 있으므로, 그 제2 전극 패드(19)를, 땜납볼 B를 통하여, 외부 회로 기판(60)의 전극 패드(62)에 접속할 수 있다. 예를 들면, 회로 기판(10)의 제2 전극 패드(19)에 부착된 땜납볼 B를 외부 회로 기판(60)의 전극 패드(62)에 탑재하여, 리플로우로를 통과시키면 된다.

이상과 같이, 본 실시 형태에 따른 회로 기판(10)에서는, 제1 절연층(11)의 이면과, 제1 전극 패드(18)의 제2 단면(18b)을 동일한 높이로 함으로써, 예를 들면 반도체 소자 등의 전자 부품(50)을 탑재하기 위한 제1 탑재면 P1을 평탄화하고 있다. 이 때문에, 회로 기판(10) 및 전자 부품(50) 사이의 간극에 액상의 수지를 주입할 때에, 그 수지 중에 공기 등이 말려들어가기 어렵다. 이에 의해, 언더필 수지(70) 내에 발생하는 보이드를 억제할 수 있다. 따라서, 언더필 수지(70) 내에 발생하는 보이드에 기인하는, 회로 기판(10) 및 전자 부품(50) 사이의 접합 강도의 저하를 방지할 수 있다.

또한, 본 실시 형태에 따른 회로 기판(10)에서는, 회로 기판(10)의 제1 탑재면 P1이 평탄화되므로, 솔더 레지스트가 불필요해진다. 이 때문에, 회로 기판(10) 및 전자 부품(50) 사이에 큰 간극을 확보할 수 있다. 이에 의해, 회로 기판(10) 및 전자 부품(50) 사이의 간극에의 수지의 주입이 용이해진다. 따라서, 회로 기판(10) 및 전자 부품(50) 사이의 간극에의 수지의 주입 불량에 기인하는, 회로 기판(10)의 제1 전극 패드(18) 및 전자 부품(50)의 단자(52) 사이의 접속 불량을 방지할 수 있다.

상술한 실시 형태를, 이하에 부기로서 기재한다.

(부기 1)

지지 기판의 표면에 제1 전극을 형성하는 공정과,

상기 지지 기판 및 상기 제1 전극을 제1 절연층으로 피복하는 공정과,

상기 제1 전극의 표면을 노출시키도록, 상기 제1 절연층을 연마하는 공정과,

상기 제1 전극의 표면을 노출시킨 후, 상기 제1 절연층의 표면에, 상기 제1 전극에 접속되는 제1 배선을 형성하는 공정과,

상기 제1 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 제1 전극의 이면을 노출시키는 공정을 구비하는 회로 기판의 제조 방법.

(부기 2)

부기 1에 기재된 회로 기판의 제조 방법에 있어서,

상기 제1 절연층을 연마하는 공정은, 상기 제1 절연층의 두께가 상기 제1 전극의 두께보다 작아질 때까지 실시되는 회로 기판의 제조 방법.

(부기 3)

부기 1 또는 2에 기재된 회로 기판에 있어서,

상기 지지 기판의 표면에 제1 전극을 형성하는 공정은,

상기 지지 기판의 표면에, 상기 지지 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 레지스트막을 형성하는 공정과,

상기 제1 개구 내에 노출되는 상기 지지 기판의 표면에 금속막을 퇴적시키는 공정을 구비하는 회로 기판의 제조 방법.

(부기 4)

부기 1 내지 3 중 어느 하나에 기재된 회로 기판의 제조 방법에 있어서,

상기 제1 배선을 형성하는 공정은,

상기 제1 절연층의 표면에, 상기 제1 절연층 및 상기 제1 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 레지스트막을 형성하는 공정과,

상기 제2 개구 내에 노출되는 상기 제1 절연층 및 상기 제1 전극의 표면에 금속막을 퇴적시키는 공정을 구비하는 회로 기판의 제조 방법.

(부기 5)

부기 1 내지 4 중 어느 하나에 기재된 회로 기판의 제조 방법에 있어서,

상기 지지 기판을 제거하기 전에,

상기 제1 절연층 및 상기 제1 배선을 제2 절연층으로 피복하는 공정과,

상기 제1 절연층 및 상기 제1 배선을 피복한 후에, 상기 제1 배선에 전기적으로 접속되는 제2 전극을 형성하는 공정을 더 구비하는 회로 기판의 제조 방법.

(부기 6)

상기 지지 기판을 제거하기 전에,

상기 제2 절연층의 표면에, 상기 제2 절연층 내에 형성되는 비아를 통하여 상기 제1 배선에 접속되는 제2 배선을 형성하는 공정과,

상기 제2 절연층 및 상기 제2 배선을 제3 절연층으로 피복하는 공정과,

상기 제2 절연층 및 상기 제2 배선을 피복한 후에, 상기 제2 배선에 전기적으로 접속되는 제2 전극을 형성하는 공정을 더 구비하는 회로 기판의 제조 방법.

(부기 7)

부기 6에 기재된 회로 기판의 제조 방법에 있어서,

상기 제2 배선을 형성하는 공정은,

상기 제2 절연층에, 상기 제1 배선에 도달하는 비아 구멍을 형성하는 공정과,

상기 제2 절연층의 표면에, 상기 제2 절연층 및 상기 비아 구멍을 부분적으로 노출시키는 제3 개구를 갖는 제3 레지스트막을 형성하는 공정과,

상기 제3 개구 내에 노출되는 상기 제2 절연층의 표면 및 상기 비아 구멍의 내부에 금속막을 퇴적시키는 공정을 구비하는 회로 기판의 제조 방법.

(부기 8)

지지 기판의 표면에 전극을 형성하는 공정과,

상기 지지 기판 및 상기 전극을 절연층으로 피복하는 공정과,

상기 전극의 표면을 노출시키도록, 상기 절연층을 연마하는 공정과,

상기 전극의 표면을 노출시킨 후, 상기 절연층의 표면에, 상기 전극에 접속되는 배선을 형성하는 공정과,

상기 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 전극의 이면을 노출시키는 공정을 적어도 갖는 제조 공정에 의해 제조되는, 상기 전극, 상기 절연층, 및 상기 배선을 구비하는 회로 기판을 준비하는 공정과,

상기 전극의 이면에 전자 부품의 단자를 접속하는 공정을 구비하는 전자 장치의 제조 방법.

(부기 9)

제1 절연층과, 상기 제1 절연층의 표면에 배치된 배선과, 상기 제1 절연층의 표면에 배치되며, 상기 배선을 피복하는 제2 절연층과, 상기 제1 절연층 내에 배치되며, 상기 배선에 접속되는 제1 단부와, 상기 제1 절연층의 이면으로부터 노출되는 제2 단부를 갖는 전극을 구비하는 회로 기판을 준비하는 공정과,

상기 전극의 제2 단부에 전자 부품의 단자를 접속하는 공정을 구비하는 전자 장치의 제조 방법.

(부기 10)

부기 8 또는 9에 기재된 전자 장치의 제조 방법에 있어서,

상기 전극의 이면에 상기 전자 부품의 단자를 접속한 후에, 상기 회로 기판 및 상기 전자 부품의 간극에 수지를 충전하는 공정을 더 구비하는 전자 장치의 제조 방법.

(부기 11)

제1 절연층과,

상기 제1 절연층의 표면에 배치되는 제1 배선과,

상기 제1 절연층의 표면에 배치되며, 상기 제1 배선을 피복하는 제2 절연층과,

상기 제1 절연층 내에 배치되며, 상기 제1 배선에 접속되는 제1 단부와, 상기 제1 절연층의 이면으로부터 노출되는 제2 단부를 갖는 제1 전극을 구비하는 회로 기판.

(부기 12)

부기 11에 기재된 회로 기판에 있어서,

상기 제1 절연층의 두께는, 상기 제1 전극의 두께보다 작은 회로 기판.

(부기 13)

부기 11 또는 12에 기재된 회로 기판에 있어서,

상기 제1 절연층의 표면의 표면 거칠기는, 상기 제1 절연층의 이면의 표면 거칠기보다도 큰 회로 기판.

(부기 14)

부기 11 내지 13 중 어느 하나에 기재된 회로 기판에 있어서,

상기 제1 배선에 전기적으로 접속되는 제2 전극을 더 구비하는 회로 기판.

(부기 15)

부기 11 내지 13 중 어느 하나에 기재된 회로 기판에 있어서,

상기 제2 절연층의 표면에 배치되는 제2 배선과,

상기 제2 절연층 내에 배치되며, 상기 제1 배선 및 상기 제2 배선을 접속하는 비아와,

상기 제2 배선에 전기적으로 접속되는 제2 전극을 더 구비하는 회로 기판.

(부기 16)

부기 14 또는 15에 기재된 회로 기판에 있어서,

상기 제1 전극은, 상기 제2 전극보다도 작은 회로 기판.

(부기 17)

제1 절연층과, 상기 제1 절연층의 표면에 배치되는 제1 배선과, 상기 제1 절연층의 표면에 배치되며, 상기 제1 배선을 피복하는 제2 절연층과, 상기 제1 절연층 내에 배치되며, 상기 제1 배선에 접속되는 제1 단부와, 상기 제1 절연층의 이면으로부터 노출되는 제2 단부를 갖는 제1 전극을 구비하는 회로 기판과,

상기 제1 전극의 제2 단부에 땜납 접속되는 단자를 갖는 전자 부품을 구비하는 전자 장치.

(부기 18)

부기 17에 기재된 전자 장치에 있어서,

상기 회로 기판 및 상기 전자 부품의 간극에 충전되는 수지를 더 구비하는 전자 장치.

(부기 19)

부기 17 또는 18에 기재된 전자 장치에 있어서,

상기 제1 절연층의 표면의 표면 거칠기는, 상기 제1 절연층의 이면의 표면 거칠기보다도 큰 전자 장치.

(부기 20)

부기 17 또는 19에 기재된 전자 장치에 있어서,

상기 회로 기판은,

상기 제1 배선에 전기적으로 접속되는 제2 전극을 더 구비하는 전자 장치.

(부기 21)

부기 17 또는 19에 기재된 전자 장치에 있어서,

상기 회로 기판은,

상기 제2 절연층의 표면에 배치되는 제2 배선과,

상기 제2 배선에 전기적으로 접속되는 제2 전극을 더 구비하는 전자 장치.

(부기 22)

부기 20 또는 21에 기재된 전자 장치에 있어서,

상기 제1 전극은, 상기 제2 전극보다도 작은 전자 장치.

10 : 회로 기판
11 : 제1 절연층
12 : 제1 배선 패턴
13 : 제2 절연층
14 : 제2 배선 패턴
15 : 제3 절연층
18 : 제1 전극 패드
18a : 제1 단면
18b : 제2 단면
19 : 제2 전극 패드
20 : 제1 비아
21 : 제2 비아
24 : 예비 땜납
30 : 지지 기판
35 : 감광성 필름
35a : 개구
38 : 감광성 필름
38a : 개구
39 : 절연 시트
41 : 감광성 필름
41a : 개구
50 : 전자 부품
52 : 단자
60 : 외부 회로 기판
62 : 전극 패드
70 : 언더필 수지
100 : 전자 장치

Claims

미리 정해진 패턴을 갖는 제1 전극을 지지 기판 상에 형성하는 공정과,
상기 제1 전극을 피복하도록 상기 지지 기판 상에 제1 층을 형성하는 공정과,
상기 제1 전극의 표면을 노출시키도록, 상기 제1 층을 연마하는 공정과,
상기 제1 전극의 표면을 노출시킨 후, 상기 연마하는 공정에 의해 노출된 제1 전극의 표면으로부터 상기 제1 층의 표면으로 연장되고, 상기 제1 전극의 노출된 표면에 직접 접속되는 제1 배선을 형성하는 공정과,
상기 제1 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 제1 전극의 이면을 노출시키는 공정
을 구비하는 회로 기판의 제조 방법.
제1항에 있어서,
상기 제1 층을 연마하는 공정은, 상기 제1 층이 상기 제1 전극보다 얇아질 때까지 실시되는 회로 기판의 제조 방법.
제1항 또는 제2항에 있어서,
상기 제1 전극이 매립된 제1 층을 형성하는 공정은,
상기 지지 기판의 표면에, 상기 지지 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 레지스트막을 형성하는 공정과,
상기 제1 개구 내에 노출되는 상기 지지 기판의 표면에 제1 금속막을 퇴적시키는 공정과,
상기 제1 금속막을 퇴적시킨 후, 상기 제1 레지스트막을 제거하는 공정과,
상기 제1 레지스트막을 제거한 후에, 상기 제1 금속막을 상기 제1 층으로 피복하는 공정을 구비하는 회로 기판의 제조 방법.
제1항 또는 제2항에 있어서,
상기 제1 배선을 형성하는 공정은,
상기 제1 층의 표면에, 상기 제1 층 및 상기 제1 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 레지스트막을 형성하는 공정과,
상기 제2 개구 내에 노출되는 상기 제1 층 및 상기 제1 전극의 표면에 제2 금속막을 퇴적시키는 공정을 구비하는 회로 기판의 제조 방법.
제1항 또는 제2항에 있어서,
상기 지지 기판을 제거하기 전에,
상기 제1 층 및 상기 제1 배선을 제2 층으로 피복하는 공정과,
상기 제1 층 및 상기 제1 배선을 피복한 후에, 상기 제2 층 내에 형성되는 비아를 통하여 상기 제1 배선에 전기적으로 접속되는 제2 전극을 형성하는 공정을 더 구비하는 회로 기판의 제조 방법.
제1항 또는 제2항에 있어서,
상기 지지 기판을 제거하기 전에,
상기 제1 층 및 상기 제1 배선을 제2 층으로 피복하는 공정과,
상기 제2 층의 표면에, 상기 제2 층 내에 형성되는 비아를 통하여 상기 제1 배선에 접속되는 제2 배선을 형성하는 공정과,
상기 제2 층 및 상기 제2 배선을 제3 층으로 피복하는 공정과,
상기 제2 층 및 상기 제2 배선을 피복한 후에, 상기 제3 층 내에 형성되는 비아를 통하여 상기 제2 배선에 전기적으로 접속되는 제2 전극을 형성하는 공정을 더 구비하는 회로 기판의 제조 방법.
제6항에 있어서,
상기 제2 배선을 형성하는 공정은,
상기 제2 층에, 상기 제1 배선에 도달하는 비아 구멍을 형성하는 공정과,
상기 제2 층의 표면에, 상기 제2 층 및 상기 비아 구멍을 부분적으로 노출시키는 제3 개구를 갖는 제3 레지스트막을 형성하는 공정과,
상기 제3 개구 내에 노출되는 상기 제2 층의 표면 및 상기 비아 구멍의 내부에 제3 금속막을 퇴적시키는 공정을 구비하는 회로 기판의 제조 방법.
미리 정해진 패턴을 갖는 전극을 지지 기판 상에 형성하는 공정과,
상기 전극을 피복하도록 상기 지지 기판 상에 층을 형성하는 공정과,
상기 전극의 표면을 노출시키도록, 상기 층을 연마하는 공정과,
상기 전극의 표면을 노출시킨 후, 상기 연마하는 공정에 의해 노출된 전극의 표면으로부터 상기 층의 표면으로 연장되고, 상기 전극의 노출된 표면에 직접 접속되는 배선을 형성하는 공정과,
상기 배선을 형성한 후에, 상기 지지 기판을 제거함으로써, 상기 전극의 이면을 노출시키는 공정을 적어도 갖는 제조 공정에 의해 제조되는, 상기 전극, 상기 층, 및 상기 배선을 구비하는 회로 기판을 준비하는 공정과,
상기 전극의 이면에 전자 부품의 단자를 접속하는 공정
을 구비하는 전자 장치의 제조 방법.
제8항에 있어서,
상기 전극의 이면에 상기 전자 부품의 단자를 접속한 후에, 상기 회로 기판 및 상기 전자 부품의 간극에 수지를 충전하는 공정을 더 구비하는 전자 장치의 제조 방법.