CN102711384A - 制造电路板的方法、制造电子器件的方法和电子器件 - Google Patents

制造电路板的方法、制造电子器件的方法和电子器件 Download PDF

Info

Publication number
CN102711384A
CN102711384A CN2012100810118A CN201210081011A CN102711384A CN 102711384 A CN102711384 A CN 102711384A CN 2012100810118 A CN2012100810118 A CN 2012100810118A CN 201210081011 A CN201210081011 A CN 201210081011A CN 102711384 A CN102711384 A CN 102711384A
Authority
CN
China
Prior art keywords
insulating barrier
wiring
electrode
electrode pad
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100810118A
Other languages
English (en)
Other versions
CN102711384B (zh
Inventor
荒井和也
池上晋平
铃木均
福井慧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102711384A publication Critical patent/CN102711384A/zh
Application granted granted Critical
Publication of CN102711384B publication Critical patent/CN102711384B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/032—Organic insulating material consisting of one material
    • H05K1/0326—Organic insulating material consisting of one material containing O
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10234—Metallic balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0156—Temporary polymeric carrier or foil, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供了制造电路板的方法、制造电子器件的方法和电子器件，其中制造电路板的方法包括：在支撑基板上形成第一电极；用第一绝缘层覆盖支撑基板和第一电极；研磨第一绝缘层以使第一电极的第一表面暴露；在使第一电极的第一表面暴露后，在第一绝缘层上形成第一布线，第一布线连接到第一电极；以及在形成第一布线后，移除支撑基板以使第一电极的第二表面暴露。

Description

制造电路板的方法、制造电子器件的方法和电子器件
技术领域
本文中所讨论的实施例涉及制造要安装电子器件的电路板的方法、制造电子器件的方法以及电子器件。
背景技术
可以将不包括核心基板的所谓的单面多层基板用作要安装电子器件(诸如，半导体器件)的电路基板。单面多层基板是通过将导电层和绝缘层交替地层压在支撑基板的两面中的每一面上并且最后去除支撑基板来制造而成的。以下将简单地描述在制造单面多层结构的初始阶段的过程。
在制造单面多层基板时，首先，在支撑基板的两面中的每一面上形成与电子器件(诸如，半导体器件)的端子相连的电极焊盘。接下来，将绝缘片附着于支撑基板的两面上以利用绝缘片覆盖电极焊盘。然后，通过例如激光加工或蚀刻来在每个绝缘膜上形成延伸到电极焊盘的通孔。为了控制通孔的深度，将电极焊盘用作用以停止加工的膜。将金属膜沉积在绝缘膜的表面和通孔的内部，从而同时形成布线图案和通孔。通过重复这些过程来制造单面多层衬底。日本早期公开专利公布第2000-323613号是相关技术的示例。
近来已要求电路板上的电极焊盘之间的狭窄间距与电子零件的端子之间的狭窄间距匹配。由于在通孔深度控制中将电极焊盘用作用以停止加工的膜，即，用作用以停止激光加工或蚀刻的表面，然而，因此不能使得电极焊盘比所要求的通孔直径小。另外，激光加工或蚀刻伴随着小的加工误差(加工位置移位)，所以期望将电子焊盘制造得比所要求的通孔直径大与加工误差相当的量。即，目前所使用的电路板上的电极焊盘优选地不减小至或小于等于通孔直径的尺寸。相应地，难以通过减小电路基板上的电机焊盘的尺寸来使电极焊盘之间的间距变窄。
发明内容
因此，本发明的一方面的目的在于提供一种制造电路板的方法，其使得能够缩小电极的间距。
根据本发明的一方面，一种制造电路基板的方法包括：在支撑基板上形成第一电极；利用第一绝缘层覆盖支撑基板和第一电极；研磨第一绝缘层以使第一电极的第一表面暴露；在使第一电极的第一表面暴露后，在第一绝缘层上形成第一布线，第一布线连接到第一电极；以及在形成第一布线后，去除支撑基板以使第一电极的第二表面暴露。
附图说明
图1是根据第一实施例的电路基板的后视图。
图2是根据第一实施例的电路基板的前视图。
图3是根据第一实施例的电路基板的截面图。
图4是根据第一实施例的第一电极焊盘、第一布线图案、第一通孔和第二布线图案的透视图。
图5示出了根据第一实施例的制造电路基板的过程。
图6示出了根据第一实施例的制造电路基板的过程。
图7示出了根据第一实施例的制造电路基板的过程。
图8示出了根据第一实施例的制造电路基板的过程。
图9示出了根据第一实施例的制造电路基板的过程。
图10示出了根据第一实施例的制造电路基板的过程。
图11示出了根据第一实施例的制造电路基板的过程。
图12示出了根据第一实施例的制造电路基板的过程。
图13示出了根据第一实施例的制造电路基板的过程。
图14示出了根据第一实施例的制造电路基板的过程。
图15示出了根据第一实施例的制造电路基板的过程。
图16示出了根据第一实施例的制造电路基板的过程。
图17示出了根据第一实施例的制造电路基板的过程。
图18示出了根据第一实施例的制造电路基板的过程。
图19示出了根据第一实施例的制造电路基板的过程。
图20示出了根据第一实施例的制造电路基板的过程。
图21示出了根据第一实施例的制造电路基板的过程。
图22示出了根据第一实施例的制造电路基板的过程。
图23示出了根据第一实施例的制造电路基板的过程。
图24示出了根据第一实施例的制造电路基板的过程。
图25示出了根据第一实施例的制造电路基板的过程。
图26示出了根据第一实施例的制造电路基板的过程。
图27示出了根据第二实施例的电子器件的截面图。
具体实施方式
第一实施例
首先，将参照图1至图27描述第一实施例。
电路基板10的结构
图1是根据第一实施例的电路基板10的后视图。图2是根据第一实施例的电路基板10的前视图。图3是沿着图1中的线III-III截取的截面图，其示出根据第一实施例的电路基板10的截面。图4是根据第一实施例的第一电极焊盘18、第一布线图案12、第一通孔20和第二布线图案14的透视图，其仅示出由图1中的IV表示的区域。
在以下描述中，将要安装电子零件50(诸如，例如半导体器件)的第一安装表面P1定义为后面，而将要安装在电路基板60(诸如，例如母板)上的第二安装表面P2定义为前面。作为第一安装表面P1的组成部分的安装表面P1的主要表面定义为后表面，而将作为安装表面P2的组成部分的第二安装表面P2的主要表面定义为前表面。
如图1至图3所示，电路基板10是被用作内插基板的所谓的单面多层基板。电路基板10包括第一绝缘层11、位于第一绝缘层11的前表面上的第一布线图案12、位于第一绝缘层11的前表面上以覆盖第一布线图案12的第二绝缘层13、位于第二绝缘层13的前表面上的第二布线图案14、位于第二绝缘层13的前表面上以覆盖第二布线图案14的第三绝缘层15、位于第三绝缘层15的前表面上的第三布线图案16、位于第三绝缘层15的前面上以覆盖第三布线图案16的第四绝缘层17、嵌入第一绝缘层11中的第一电极焊盘18、以及位于第四绝缘层17的前表面上的第二电极焊盘19，其中，每个第一电极焊盘18与在电子零件50(诸如，例如半导体器件)的主体51上形成的端子52相连，每个第二电极焊盘19用作与在外部电路基板60(诸如，例如母板)的主体61上形成的电极焊盘62相连的外部连接端子。
另外，电路基板10包括嵌入第二绝缘层13中的第一通孔20、嵌入第三绝缘层15中的第二通孔21、以及嵌入第四绝缘层17中的第三通孔22，其中，每个第一通孔20将相关的第一布线图案21和相关的第二布线图案14电互连，每个第二通孔21将相关的第二布线图案14和相关的第三布线图案16电互连，每个第三通孔22将相关的第三布线图案16和相关的第二电极焊盘19电互连。如果适当，电路基板10可包括位于第四绝缘层17的前表面上的阻焊剂(solder resist)23。
以下将详细地分别描述这些部件。
将首先描述第一绝缘层11、第二绝缘层13、第三绝缘层15和第四绝缘层17。
第一绝缘层11、第二绝缘层13、第三绝缘层15和第四绝缘层17均例如由热固化环氧树脂制成。第一绝缘层11被形成为比第二绝缘层13、第三绝缘层15和第四绝缘层17更薄。在该实施例中，第一绝缘层11的厚度为约20μm至25μm，而第二绝缘层13、第三绝缘层15和第四绝缘层17的厚度均为约50μm
第一绝缘层11的前表面比第一绝缘层11的后表面更粗糙。在该实施例中，第一绝缘层11的前表面的表面粗糙度为约0.4Ra至0.5Ra，而第一绝缘层11的后表面的表面粗糙度为约0.2Ra至0.3Ra。
接下来，将描述第一布线图案12、第二布线图案14和第三布线图案16。
每个第一布线图案12均具有布线部12a和连接部12b。布线部12a是直接连接到第一电极焊盘18的细线图案。在该实施例中，布线部12a的宽度例如为5μm至10μm。链接到相关的布线部12a的连接部12b是比布线部12a更宽的圆形图案。在该实施例中，连接部12b的直径例如为100μm至120μm。
每个第二布线图案14均具有布线部14a和两个连接部14b，并且每个第三布线图案16均具有布线部16a和两个连接部16b。布线部14a和布线部16a均为细线图案。在该实施例中，布线部14a和布线部16a的宽度例如为5μm至10μm。链接到布线部14a的两端的连接部14b均为比布线部14a更宽的圆形图案。链接到布线部16a的两端的连接部16b也均为比布线部16a更宽的圆形图案。在该实施例中，连接部14b和连接部16b的直径例如为100μm至120μm。
尽管对第一布线图案12、第二布线图案14和第三布线图案16的厚度没有进行特别限制，但是在该实施例中，这些厚度为约25μm。尽管对第一布线图案12、第二布线图案14和第三布线图案16的材料没有进行特别限制，但是它们可由金属(诸如，例如Cu)形成。
接下来，将描述第一电极焊盘18。
每个均形成为矩形的第一电极焊盘18平行于第一绝缘层11的各面放置，一行第一电极焊盘18沿着第一绝缘层11的每一面放置。尽管在该实施例中，一行第一电极焊盘18沿着第一绝缘层11的每一面放置，但是可替代地放置两行。
延伸穿过第一绝缘层11的第一电极焊盘18具有与相关的第一布线图案12相连的第一端表面18a，并且还具有暴露在第一绝缘层11的后表面上的第二端表面18b。
第一端表面18a直接连接到相关的第一布线图案12的布线部12a。具体地，第一端表面18a连接到第一布线图案12的布线部12a的后表面。第一端表面18a有时可从第一绝缘层11的前表面稍微突出。
第二端表面18b是与电子零件50(诸如，例如半导体器件)的端子52相连的内部连接端子。第二端表面18b与第一绝缘层11的后表面定位在相同高度。因此，第二端表面18b和第一绝缘层11的后表面形成作为要安装电子零件50的第一安装表面P1的一个平整表面。尽管在该实施例中，第二端表面18b暴露在第一绝缘层11的后表面上，但是可以利用预备焊料(preliminary solder)24覆盖第二端表面18b。预备焊料24用于将电子零件50(诸如，例如半导体器件)的端子52连接到第一电极焊盘18。
根据电子零件50的端子52之间的间距确定第一电极焊盘18之间的间距。在该实施例中，第一电极焊盘18之间的间距例如为20μm至40μm。尽管对第一电极焊盘18的厚度没有进行特别限制，但是在该实施例中，该厚度为约25μm。第一电极焊盘18在放置第一电极焊盘18的间距方向上的宽度优选地小于第一布线图案12的布线部12a的宽度。在该实施例中，第一电极焊盘18的宽度例如为10μm至20μm。第一电极焊盘18的数量等于电子零件50的端子52的数量。
接下来，将描述第二电极焊盘19。
每个均形成为矩形的第二电极焊盘19以矩阵形式放置在第四绝缘层17的前表面上。焊球B可适当地附着于每个第二电极焊盘19。当第二电极焊盘19连接到在外部电路基板60(诸如，例如母板)的主体61上形成的电极焊盘62时，使用焊球B。
根据外部电路基板60(诸如，例如母板)的电极焊盘62之间的间距确定第二电极焊盘19之间的间距。在该实施例中，第二电极焊盘19之间的间距例如为100μm至200μm。尽管对第二电极焊盘19的厚度没有进行特别限制，但是在该实施例中，该厚度为约25μm。第二电极焊盘19在放置第二电极焊盘19的方向上的间距宽度大于第一电极焊盘19在放置第一电极焊盘18的间距方向上的宽度。在该示例中，第二电极焊盘19的宽度例如为50μm至100μm。第二电极焊盘19的数量等于外部电路基板60的电极焊盘62的数量。
接下来，将描述第一通孔20、第二通孔21和第三通孔22。
第一通孔20以使得其通孔直径随着第一通孔20接近第一绝缘层11而减小的方式形成为截圆锥形状。第一通孔20与相关的第一布线图案12的连接部12b的前表面和相关的第二布线图案14的连接部14b的后表面接触。
第二通孔21以使得其通孔直径随着第二通孔21接近第二绝缘层13而减小的方式形成为截圆锥形状。第二通孔21与相关的第二布线图案14的连接部14b的前表面和相关的第三布线图案16的连接部16b的后表面接触。
第三通孔22以使得其通孔直径随着第三通孔22接近第三绝缘层15而减小的方式形成为截圆锥形状。第三通孔22与相关的第三布线图案16的连接部16b的前表面和相关的第二电极焊盘19的后表面接触。
如上所述，第一布线图案12、第二布线图案14、第三布线图案16和第二电极焊盘19通过第一通孔20、第二通孔21和第三通孔22中的任一个相互连接。
相反，第一电极焊盘18直接连接到相关的第一布线图案12的布线部12a的后表面。具体地，第一电极焊盘18的第一端表面18a与第一布线图案12的布线部12a的后表面接触。因此，根据该实施例的电路基板10不具有将第一电极焊盘18和第一布线图案12相互电连接的通孔。
接下来，将描述阻焊剂23。
当提供给第二电极焊盘19的前表面的焊料材料熔化时，阻焊剂23抑制焊料材料从第二电极焊盘19扩散。每个阻焊剂23均具有在与相关的第二电极焊盘19对应的位置处的焊盘开口23a，以使得第二电极焊盘19从焊盘开口23a暴露。尽管这足以使得阻焊剂23的厚度等于或大于第二电极焊盘19的厚度，但是在该实施例中，阻焊剂23的厚度例如为30μm至50μm。阻焊剂23可以由热固化聚酰亚胺树脂、热固化环氧树脂或光固化树脂形成。
制造电路基板10的过程
图5至图27示出了制造根据第一实施例的电路基板11的过程。图5至图24示出了在分割根据该实施例的电路基板10之前的大基板。出于简化图5至图24的目的，省略了虚线。
如图5所示，首先制造在制造根据该实施例的电路基板10时所使用的支撑基板30。支撑基板30的制造以如下步骤开始：将绝缘层32、小Cu箔33和Cu-Ni-Cu层压箔34从所谓的基于耐热玻璃编织的环氧树脂的(FR-4：阻燃剂类型4)的表面起按顺序形成在该基于耐热玻璃编织的环氧树脂的覆铜层压板31的两个表面上，其中，覆铜层压板31是通过例如将环氧树脂渗入到玻璃织物中形成的。绝缘层32可以由环氧树脂或聚酰亚胺树脂形成。尽管对绝缘层32的厚度没有进行特别限制，但是由于小Cu箔33的厚度优选地落入绝缘层32的厚度内，因此绝缘层32至少比小Cu箔33厚。小Cu箔33的平面尺寸小于绝缘层32的平面尺寸。因此，绝缘层32从小Cu箔33的周界暴露。以下将从小Cu箔33的周界暴露的绝缘层32称为暴露区域32a。尽管对小Cu箔33的尺寸没有进行特别限制，但是在该实施例中，小Cu箔33的每个面比绝缘层32的每个面小约6cm，即，绝缘层32的暴露区域32a的宽度为约3cm。尽管对小Cu箔33的厚度没有进行特别限制，但是在该实施例中，该厚度例如为12μm。尽管对层压箔34的各层(即，Cu层34a、Ni层34b和Cu层34c)的厚度没有进行特别限制，但是Cu层34a的厚度、Ni层34b的厚度和Cu层34c的厚度分别为100μm、0.8μm和25μm。Ni层34b的表面粗糙度为约0.2Ra至0.3Ra。
接下来，在真空中通过压制来使基于耐热玻璃编织的环氧树脂的覆铜层压板31、绝缘层32、小Cu箔33以及Cu-Ni-Cu箔34热压缩。将绝缘层32的从小Cu箔33的周界暴露的暴露区域32a压配合于Cu-Ni-Cu箔34。此时，小Cu箔33没有压配合于Cu-Ni-Cu箔34，但绝缘层32的暴露区域32a像包一样变形，其内部被抽空。因此，小Cu箔33被吸至Cu-Ni-Cu箔34。在通过压制进行的热压缩中，例如可使用真空层压机。在这种情况下，真空度例如为0.2MPa至0.5Mpa。
接下来，通过例如湿式蚀刻去除暴露于支撑基板30的每个表面上的、层压箔34的Cu层34c，以使层压箔34的Ni层34b暴露，如图6所示。尽管对蚀刻剂没有进行特别限制，但是可使用氨碱溶液。
接下来，通过热压缩将感光膜35附着于暴露在支撑基板30的每个表面上的Ni层34b的前表面，如图7所示。尽管对感光膜35的厚度没有进行特别限制，但是在该实施例中，该厚度被设置为例如25μm。接下来，使用暴露掩模(未示出)来使感光膜35曝光，并且将曝光图案区域与每个第一电极焊盘18相对应地形成在感光膜35上。然后，将显影液提供到感光膜35以从感光膜35去除曝光图案区域。以此方式，将开口35a与每个第一电极焊盘18相对应地形成在感光膜35中。
接下来，通过使用Ni层34b作为供电层的电解电镀来将Cu层沉积在感光膜35中的每个开口35a中，以在Ni层34b的前表面上形成第一电极焊盘18上，如图18所示。继续电解电镀，直到Cu层的厚度变得等于感光膜35的厚度为止。
接下来，将化学溶液35提供到感光膜35，以从Ni层34b去除感光膜35，如图9所示。可根据感光膜35的类型来确定化学溶液的类型。在去除了感光膜35后，可以增加去除化学溶液的清洁处理。
接下来，在真空中将环氧树脂绝缘片36附着于在支撑基板30的每个表面上暴露的Ni层34b以覆盖第一电极焊盘18，如图10所示。尽管对环氧树脂绝缘片36没有进行其是否比第一电极焊盘18更厚的特别限制，但是则环氧树脂片36优选地比第一电极焊盘18厚例如10μm，以使得至少充分地填充第一电极焊盘18之间的间隔。
接下来，研磨环氧树脂绝缘片36的前表面，以使每个第一电极焊盘18的前表面暴露，如图11所示。当完成研磨时，环氧树脂绝缘片36变为电路基板10的第一绝缘层11。从环氧树脂绝缘片36暴露的第一电极焊盘18的前表面变为与相关的第一布线图案12相连的第一端表面18a。如果环氧树脂绝缘片36仍留在第一电极焊盘18的前表面上，则在第一电极焊盘18与第一布线图案12之间可能引起连接故障。在第一电极焊盘18的前表面已暴露之后，因此，另外将第一电极焊盘18的表面研磨几μm(例如，5μm)是优选的。然而，由于环氧树脂绝缘片36具有比第一电极焊盘18更高的研磨率，然而，如果另外研磨第一电极焊盘18的前表面，则相比于第一电极焊盘18，环氧树脂绝缘片36被磨得多。因此，第一电极焊盘18的前表面可以从第一绝缘层11的前表面稍微突出。尽管对研磨环氧树脂绝缘片36的方法没有进行特别限制，但是例如可使用带式研磨。当研磨环氧树脂绝缘片36的前表面时，产生第一电极焊盘18的材料的碎屑(即，Cu碎屑)，这可能在布线图案之间引起短路。因此，在已研磨环氧树脂绝缘片36之后，可以执行湿式蚀刻以从环氧树脂绝缘片36的前表面去除碎屑。例如可以使用硫酸与过氧化氢的混合溶液作为蚀刻剂。蚀刻量例如可以是1μm。
接下来，通过例如非电解电镀来在第一绝缘层11的前表面和第一电极焊盘18的前表面(即，在第一端表面18a)上形成种子金属层37，如图12所示。种子金属层37可由诸如Cu的金属形成。尽管对种子金属层37的厚度没有进行特别限制，但是在该实施例中，该厚度为0.1μm至1μm。
接下来，通过热压缩将感光膜38附着于每个种子金属层37的前表面，如图13所示。尽管对感光膜38的厚度没有进行特别限制，但在该实施例中将该厚度例如设置为约25μm。接下来，使用曝光图案(未示出)来使感光膜38曝光，然后，在感光膜38上形成每一个均与一个第一布线图案12对应的曝光图案区域。接着，将显影液提供到感光膜38以从感光膜38去除曝光图案区域。然后，在感光膜38中形成每一个均与一个第一布线图案12对应的开口38a。感光膜38中所形成的开口38a不仅形成在第一绝缘层11的前表面上，而且形成在第一电极焊盘18的前表面上，即在与第一端表面18a对应的位置处。
接下来，通过使用种子金属层37作为供电层的电解电镀来将Cu层沉积在感光膜38中的每个开口38a中，以在种子金属层37的前表面上形成第一布线图案12，如图14所示。与第一电极焊盘18的相关前表面(即，第一端表面18a)直接相连的第一布线图案12形成在第一绝缘层11的前表面上。继续进行非电解电镀，直到Cu层的厚度变得与感光膜38的厚度相等。
接下来，将化学溶液提供到感光膜38以从第一绝缘层11去除感光膜38，如图15所示。可根据感光膜38的类型确定化学溶液的类型。在已去除感光膜38之后，可增加去除化学溶液的清洁处理。在已去除感光膜38之后，通过例如闪蚀刻(flash etching)来去除第一绝缘层11的前表面上所形成的种子金属层37。因此，再次使第一电极焊盘18的前表面(即，第一端表面18a)暴露。
接下来，在真空内将环氧树脂绝缘片39附着于每个第一绝缘层11的前表面以覆盖第一布线图案12，如图16所示。尽管对环氧树脂绝缘片39没有进行其是否至少比第一布线图案12更厚的特别限制，但是环氧树脂绝缘片39的厚度为约50μm。附着于第一绝缘层11的前表面的环氧树脂绝缘片39变为电路基板10的第二绝缘层13。
接下来，在第二绝缘层13中形成延伸到第一布线图案12的连接部12b的通孔13a，如图17所示。例如可使用激光加工、蚀刻或另一类型的加工作为对通孔13a进行加工的方法。利用激光加工或蚀刻，可以将第一布线图案12的连接部12b用作用以停止加工的表面。通孔13a具有圆锥形状的内表面，其直径随着内表面接近相关的第一布线图案12而逐渐减小。可使用CO2激光作为激光。激光加工可能引起通孔13a的污迹。因此，当完成激光加工时，可适当地将化学溶液提供到第二绝缘层13以从通孔13a去除污迹。可使用例如高锰钾酸溶液作为化学溶液。
接下来，通过例如非电解电镀来将种子金属层40形成在每个第二种子绝缘层13的前表面、通孔13a的内表面、以及通孔13a中所暴露的第一布线图案12的前表面上，如图18所示。种子金属层40可由金属(诸如，例如Cu)形成。尽管对种子金属层40的厚度没有进行特别限制，但是在该实施例中，该厚度例如为0.1μm至1μm。
接下来，通过热压缩将感光膜41附着于每个种子金属层40的前表面，如图19所示。尽管对感光膜41的厚度没有进行特别限制，但是在该实施例中，该厚度例如被设置为约25μm。接下来，使用曝光掩模(未示出)来使感光膜41暴露，并且接着在感光膜41上形成每一个均与第二布线图案14对应的曝光图案区域。然后，将显影液提供到感光膜41以形成开口41a，每个开口41a均对应于一个第二布线图案14。形成在感光膜41中的开口41a不仅形成在第二绝缘层13的前表面上，而且还形成在通孔13a的内表面以及在通孔13a中所暴露的第一布线图案12的前表面上。
接下来，通过使用种子金属层40作为供电层的电解电镀来将Cu层沉积在感光膜41中的每个开口41a中，以将第二布线图案14同时形成在第二绝缘层13的前表面以及第一通孔20和通孔13a中，如图20所示。继续进行电解电镀，直到Cu层的厚度变得与感光膜41的厚度相等。
接下来，将化学溶液提供到感光膜41以从种子金属层40的前表面去除感光膜41，如图21所示。可根据感光膜41的类型确定化学溶液的类型。在已去除感光膜41之后，可增加去除化学溶液的清洁处理。在已去除感光膜41之后，通过例如闪蚀刻去除在第二绝缘层13的前表面上形成的种子金属层40。
当通过上述处理完成第二图案14的形成时，重复已参照图16至图21所述的过程，以形成位于第二绝缘层13的前表面上的第三绝缘层15从而覆盖第二布线图案14，形成在第三绝缘层15的前表面上的第三布线图案16(每个布线图案通过相关的第二通孔21连接到相关的第二布线图案14)，形成位于第三绝缘层15的前表面上的第四绝缘层17从而覆盖第三布线图案16，形成位于第四绝缘层17的前表面上的第二电极焊盘19(每个第二电极焊盘通过相关的第三通孔22连接到相关的第三布线图案16)。如上所述，在支撑基板30的每一面上形成四层单面多层基板10a，如图22所示。
接下来，可在每个第四绝缘层17的前表面上形成阻焊剂23，如图23所示。尽管对形成阻焊剂23的方法没有进行特别限制，但是例如可使用光刻术或丝网印刷术。在光刻术中，首先涂覆液态感光材料，此后，使感光材料变干并固化。感光材料经受曝光和显影，以将焊盘开口23a形成在与第二电极焊盘19对应的位置处，其中，通过焊盘开口23a使第二电极焊盘19暴露。对阻焊剂23的厚度没有进行阻焊剂23是否比第二电极焊盘19更厚的特别限制。
接下来，通过例如切片来切割支撑基板30和四层单面多层基板10a，如图24所示。切割刀片以使得其穿过支撑基板30的绝缘层32上的暴露区域32a内部的方式被放置，即，切割小Cu箔33。图24中的直线C表示切割刀片穿过所沿着的路径。因此，消除由于利用绝缘层32上的暴露区域32a和层压箔34的压配合而保持在小Cu箔33与Cu-Ni-Cu层压箔34之间的间隔中的真空，从而使得层压箔34将绝缘层32和小Cu箔33分开。
接下来，通过例如湿式蚀刻去除支撑基板30的留在四层单面多层基板10a的后表面上的残留物(即，层压箔34的Ni层34b和Cu层34c)，以使第一绝缘层11的后表面和第一电极焊盘18的后表面(即，第二后表面18b)暴露，如图25所示。形成了用以安装电子零件50(诸如，例如半导体器件)的第一安装表面P1，从而完成了制造根据该实施例的电路基板10的过程。在制造过程期间保持电路基板10的第一安装表面P1与支撑基板30紧密接触，所以第一安装表面P1的表面粗糙度遵循支撑基板30的表面粗糙度，即，层压箔34的Ni层34b的表面粗糙度。因此，第一安装表面P1的表面粗糙度(即，第一绝缘层11的后表面的表面粗糙度)小于通过研磨而形成的第一绝缘层11的表面粗糙度。作为Ni层34b的蚀刻剂，可例如使用硫酸与过氧化氢溶液的混合溶液。作为Cu层34c的蚀刻剂，可使用强碱性溶液。尽管图25仅示出图24中在支撑基板30的上面上所制造的电路基板10，但是在下面上制造等同于该电路基板10的另一电路基板10。
接下来，如图26所示，可以适当地利用例如预备焊料24覆盖电路基板10上的每个第一电极焊盘18的第二端表面18b。可通过例如非电解电镀来形成预备焊料24。
如上所述，对于根据该实施例的电路基板10，连接到电子零件50(诸如，例如半导体器件)的一个端子52的第一电极焊盘18直接相连到相关的第一布线图案12。即，根据该实施例的电路基板10不具有用于将第一电极焊盘18与第一布线图案12互连的通孔。这解决了由于制造通孔而导致电极焊盘尺寸较大的问题。因此，可以使第一电极焊盘18小巧并且可以减小第一电极焊盘18之间的间距，以使电子零件50(诸如，例如半导体器件)的端子52的小巧尺寸与端子52之间的小间距匹配。
由于根据该实施例的电路基板10不具有使一个第一电极焊盘18与相关的第一布线图案12互连的通孔，因此，可以排除在通孔制造过程中所执行的去钻污工艺。因此，可以将制造电路基板10所花费的时间缩短另外执行去钻污工艺所花费的时间。
此外，对于根据该实施例的电路基板10，仅第一电极焊盘18的第一端表面18b暴露在要安装电子零件50(诸如，例如半导体器件)的第一安装表面P1上。因此，当例如预备焊料24回流时，预备焊料24不会从第一电极焊盘18的第二端表面18b扩散，从而能够减少预备焊料24的量。
第二实施例
接下来，将参照图27描述第二实施例。
电子器件10的结构
图27是根据第二实施例的电子器件100的截面图。
如图27所示，根据第二实施例的电子器件100包括根据第一实施例的电路基板10、电子零件50(诸如，例如半导体器件)、外部电路基板60(诸如，例如母板)以及放置在电路基板10与电子零件50之间的间隔内的底部填充树脂(underfill resin)70，底部填充树脂70被适当地使用。电路基板10被放置成使得第一安装表面P1面向上，而第二安装表面P2面向下，如图27所示。
电子零件50包括主体51和形成在主体51上的多个端子52。每个端子52通过相关的预备焊料24连接到电路基板10上的相关的第一电极焊盘18。端子52的尺寸和位置以及端子52的数量可符合电路基板10上的第一电极焊盘18的尺寸和位置以及第一电极焊盘18的数量。
外部电路基板60包括主体61和形成在主体61上的多个电极焊盘62。每个电极焊盘62通过相关的焊球B连接到电路基板10上的相关的第一电极焊盘18。电极焊盘62的尺寸和位置以及电极焊盘62的数量可符合电路基板10上的第一电极焊盘18的尺寸和位置以及第一电极焊盘18的数量。
底部填充树脂70被放置成使得电路基板10与电子零件50的连接强度增加。底部填充树脂70可例如由环氧树脂形成。
制造电子器件100的过程
接下来，将描述制造电子器件100的过程。
在制造电子器件100时，首先将诸如半导体器件的电子零件50放置在根据第一实施例的电路基板10的第一安装表面P1上。例如，通过接合头(未示出)来保持电子零件50，并且将电子零件50的每个端子52压配合于向电路基板10上的第一电极焊盘18的相关第二端表面18b涂覆的相关预备焊料24。然后，通过接合头的加热器使预备焊料24熔化，以将电子零件50的端子52连接到电路基板10上的第一电极焊盘18。
接下来，将液态树脂注入电路基板10与电子零件50之间的间隔中。该树脂可以例如是环氧树脂。在电路基板10与电子零件50之间的间隔已填充有树脂之后，在例如熔炉中对树脂进行加热，以使树脂固化，从而形成底部填充树脂70。通过这些过程完成电子器件100。
安装有电子零件50的电路基板10可安装在外部电路基板60上。由于电路基板10具有像第二安装表面P2上的外部连接端子一样的第二电极焊盘19，因此，每个第二电极焊盘19可以通过相关的焊球B连接到外部电路基板60的第二电极焊盘62。例如，这足以将附着于电路基板10上的第二电极焊盘19的焊球B安装在外部电路基板60上的电极焊盘62上，并且使焊球B穿过回流炉。
如上所述，对于根据该实施例的电路基板10，通过将第一绝缘层11的后表面和每个第一电极焊盘18的第二端表面18b定位在同一高度来使要安装电子零件50(诸如，例如半导体器件)的第一安装表面P1变平。因此，当将液态树脂注入电子基板10与电子零件50之间的间隔中时，空气难以进入树脂，从而抑制了底部填充树脂70中所产生的空隙。由此，这抑制了电路基板10与电子零件50之间的接合强度的降低，否则，这会由底部填充树脂70中所产生的空隙引起。
此外，对于根据该实施例的电路基板10，由于使电路基板10的第一安装表面P1变平，因此，抑制了阻焊剂的使用。这使得确保了电路基板10与电子零件50之间的大间隔，从而容易将树脂注入电路基板10与电子零件50之间的间隔中。因此，可以抑制电路基板10上的第一电极焊盘18与电子零件50的端子52之间的连接故障，否则，这会在将树脂注入电路基板10与电子零件50之间的间隔中时引起。
本文中所详述的全部示例和条件语言旨在处于教学目的以帮助读者理解本发明和发明人贡献来促进本技术领域发展的构思，并且不被解释为限于这样具体详述的示例和条件，说明书中的这样的示例的组织也与表明本发明的优势和劣势无关。尽管已详细描述本发明的实施例，但是应该理解，在不背离本发明的精神和范围的情况下，可以对本发明进行各种改变、替换和变更。

Claims (15)

1.一种制造电路板的方法，所述方法包括：
在支撑基板上形成第一电极；
用第一绝缘层覆盖所述支撑基板和所述第一电极；
研磨所述第一绝缘层以使所述第一电极的第一表面暴露；
在使所述第一电极的第一表面暴露之后，在所述第一绝缘层上形成第一布线，所述第一布线连接到所述第一电极；以及
在形成所述第一布线之后，去除所述支撑基板以使所述第一电极的第二表面暴露。
2.根据权利要求1所述的方法，其中，
对所述第一绝缘层的研磨一直执行到所述第一绝缘层变得比所述第一电极薄为止。
3.根据权利要求1所述的方法，其中，
形成所述第一电极包括：
在所述支撑基板上形成第一阻挡膜，所述第一阻挡膜具有第一开口，所述支撑基板通过所述第一开口被局部暴露，以及
将金属膜沉积在所述第一开口中所暴露的所述支撑基板上。
4.根据权利要求1所述的方法，其中，
形成所述第一布线包括：
在所述第一绝缘层上形成第二阻挡膜，所述第二阻挡膜具有第二开口，所述第一绝缘层和所述第一电极的第一表面通过所述第二开口被局部暴露，以及
将金属膜沉积在所述第二开口中所暴露的所述第一绝缘层和所述第一电极的第一表面上。
5.根据权利要求1所述的方法，还包括：
在去除所述支撑基板之前，用第二绝缘层覆盖所述第一绝缘层和所述第一布线；以及
在覆盖所述第一绝缘层和所述第一布线之后，形成电连接到所述第一布线的第二电极。
6.根据权利要求1所述的方法，还包括：
在去除所述支撑基板之前，用第二绝缘层覆盖所述第一绝缘层和所述第一布线；
在所述第二绝缘层上形成第二布线，所述第二布线通过形成在所述第二绝缘层中的通孔电连接到所述第一布线；
用第三绝缘层覆盖所述第二绝缘层和所述第二布线；以及
在覆盖所述第二绝缘层和所述第二布线之后，形成电连接到所述第二布线的第二电极。
7.根据权利要求6所述的方法，其中，
形成所述第二布线包括：
在所述第二绝缘层中形成到达所述第一布线的通孔，
在所述第二绝缘层上形成第三阻挡膜，所述第三阻挡膜具有第三开口，所述第二绝缘层和所述通孔通过所述第三开口被局部暴露，以及
将金属膜沉积在所述第三开口中所暴露的所述第二绝缘层和所述通孔上。
8.一种制造电子器件的方法，所述方法包括：
准备电路板，所述电路板包括第一绝缘层、设置在所述第一绝缘层的第一表面上的布线、设置在所述第一绝缘层的第一表面上以覆盖所述布线的第二绝缘层，以及设置在所述第一绝缘层中的电极，所述电极包括连接到所述布线的第一端和从所述第一绝缘层的第二表面暴露的第二端；以及
将电子器件的端子连接到所述第二端。
9.根据权利要求8所述的方法，还包括：
在将所述电子器件的端子连接到所述第二端之后，用树脂填充所述电路板与所述电子器件之间的间隔。
10.一种电子器件，包括：
电路板，所述电路板包括第一绝缘层、设置在所述第一绝缘层的第一表面上的第一布线、设置在所述第一绝缘层的第一表面上以覆盖所述第一布线的第二绝缘层，以及设置在所述第一绝缘层中的第一电极，所述第一电极包括连接到所述第一布线的第一端和从所述第一绝缘层的第二表面暴露的第二端；以及
通过焊接连接到所述第一电极的第二端的端子。
11.根据权利要求10所述的电子器件，还包括：
填充在所述电路板与所述电子器件之间的间隔中的树脂。
12.根据权利要求10所述的电子器件，其中，
所述第一绝缘层的第一表面比所述第一绝缘层的第二表面粗糙。
13.根据权利要求10所述的电子器件，其中，
所述电路板还包括电连接到所述第一布线的第二电极。
14.根据权利要求10所述的电子器件，其中，
所述电路板还包括：
第二布线，设置在所述第二绝缘层上，
通孔，设置在所述第二绝缘层中，所述通孔将所述第一布线与所述第二布线互连，以及
所述第二电极，连接到所述第二布线。
15.根据权利要求13所述的电子器件，其中，
所述第一电极比所述第二电极小。
CN201210081011.8A 2011-03-26 2012-03-23 制造电路板的方法、制造电子器件的方法和电子器件 Expired - Fee Related CN102711384B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011069039A JP5861262B2 (ja) 2011-03-26 2011-03-26 回路基板の製造方法及び電子装置の製造方法
JP2011-069039 2011-03-26

Publications (2)

Publication Number Publication Date
CN102711384A true CN102711384A (zh) 2012-10-03
CN102711384B CN102711384B (zh) 2015-06-24

Family

ID=46876364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210081011.8A Expired - Fee Related CN102711384B (zh) 2011-03-26 2012-03-23 制造电路板的方法、制造电子器件的方法和电子器件

Country Status (4)

Country Link
US (2) US8959758B2 (zh)
JP (1) JP5861262B2 (zh)
KR (1) KR101484366B1 (zh)
CN (1) CN102711384B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311132A (zh) * 2013-05-20 2013-09-18 江苏长电科技股份有限公司 金属框多层线路基板先镀后蚀工艺方法
CN104656207A (zh) * 2013-11-22 2015-05-27 索尼公司 光通信器件、接收装置、发送装置和发送接收系统
CN105051896A (zh) * 2013-03-08 2015-11-11 吉林克斯公司 用于堆栈式硅晶互连技术产物的无基板插入物技术
CN105225976A (zh) * 2014-06-25 2016-01-06 中芯国际集成电路制造(上海)有限公司 焊盘的制作方法及半导体器件
CN111315124A (zh) * 2020-02-27 2020-06-19 歌尔股份有限公司 电路板组件和电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5502139B2 (ja) * 2012-05-16 2014-05-28 日本特殊陶業株式会社 配線基板
CN104952738A (zh) * 2015-07-15 2015-09-30 华进半导体封装先导技术研发中心有限公司 有机转接板的制作方法及基于转接板的封装结构
CN111511129B (zh) * 2020-04-15 2021-06-04 深圳市景旺电子股份有限公司 一种不对称板的制作方法
WO2022244266A1 (ja) * 2021-05-21 2022-11-24 昭和電工マテリアルズ株式会社 半導体装置の製造方法、及び、半導体装置
KR20230096382A (ko) * 2021-12-23 2023-06-30 삼성전기주식회사 인쇄회로기판 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050098347A1 (en) * 2003-11-06 2005-05-12 Lg Electronics Inc. Multi-layer printed circuit board and fabricating method thereof
US20070082501A1 (en) * 2005-10-11 2007-04-12 Dror Hurwitz Novel integrated circuit support structures and their fabrication
US20070124925A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
KR100782402B1 (ko) * 2006-10-24 2007-12-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20090101401A1 (en) * 2007-10-12 2009-04-23 Shinko Electric Industries Co., Ltd. Wiring board

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US766932A (en) * 1904-08-09 Irving W Colburn Glass-working machine.
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
EP1688770B1 (en) * 2003-11-27 2012-11-14 Ibiden Co., Ltd. Ic chip mounting board, substrate for mother board, device for optical communication, method for manufacturing substrate for mounting ic chip thereon, and method for manufacturing substrate for mother board
JP5324051B2 (ja) * 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5154963B2 (ja) * 2008-02-04 2013-02-27 新光電気工業株式会社 配線基板の製造方法
US9793199B2 (en) * 2009-12-18 2017-10-17 Ati Technologies Ulc Circuit board with via trace connection and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050098347A1 (en) * 2003-11-06 2005-05-12 Lg Electronics Inc. Multi-layer printed circuit board and fabricating method thereof
US20070082501A1 (en) * 2005-10-11 2007-04-12 Dror Hurwitz Novel integrated circuit support structures and their fabrication
US20070124925A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
KR100782402B1 (ko) * 2006-10-24 2007-12-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20090101401A1 (en) * 2007-10-12 2009-04-23 Shinko Electric Industries Co., Ltd. Wiring board

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051896A (zh) * 2013-03-08 2015-11-11 吉林克斯公司 用于堆栈式硅晶互连技术产物的无基板插入物技术
CN105051896B (zh) * 2013-03-08 2017-06-06 吉林克斯公司 用于堆栈式硅晶互连技术产物的无基板插入物技术
CN103311132A (zh) * 2013-05-20 2013-09-18 江苏长电科技股份有限公司 金属框多层线路基板先镀后蚀工艺方法
CN103311132B (zh) * 2013-05-20 2015-08-26 江苏长电科技股份有限公司 金属框多层线路基板先镀后蚀工艺方法
CN104656207A (zh) * 2013-11-22 2015-05-27 索尼公司 光通信器件、接收装置、发送装置和发送接收系统
CN104656207B (zh) * 2013-11-22 2019-01-29 索尼公司 光通信器件、接收装置、发送装置和发送接收系统
CN105225976A (zh) * 2014-06-25 2016-01-06 中芯国际集成电路制造(上海)有限公司 焊盘的制作方法及半导体器件
CN111315124A (zh) * 2020-02-27 2020-06-19 歌尔股份有限公司 电路板组件和电子设备
CN111315124B (zh) * 2020-02-27 2021-06-18 歌尔光学科技有限公司 电路板组件和电子设备

Also Published As

Publication number Publication date
US20150124423A1 (en) 2015-05-07
JP2012204701A (ja) 2012-10-22
KR20120108952A (ko) 2012-10-05
JP5861262B2 (ja) 2016-02-16
KR101484366B1 (ko) 2015-01-19
US20120241206A1 (en) 2012-09-27
US8959758B2 (en) 2015-02-24
CN102711384B (zh) 2015-06-24
US9386700B2 (en) 2016-07-05

Similar Documents

Publication Publication Date Title
CN102711384A (zh) 制造电路板的方法、制造电子器件的方法和电子器件
KR101143837B1 (ko) 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
CN101257775A (zh) 制造布线基板的方法和制造电子元件装置的方法
JP2008047917A (ja) 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2012156525A (ja) 多層プリント配線板
TWI543681B (zh) 軟式印刷配線板及其製造方法
US9698094B2 (en) Wiring board and electronic component device
JP2008227355A (ja) 電子装置及びその製造方法
JP2008172076A (ja) 多層配線基板の製造方法
JP2017084997A (ja) プリント配線板及びその製造方法
CN107770947A (zh) 印刷布线板和印刷布线板的制造方法
JP2018032660A (ja) プリント配線板およびプリント配線板の製造方法
JP2013140955A (ja) 部品組込み型印刷回路基板及びその製造方法
JP2018082084A (ja) プリント配線板およびプリント配線板の製造方法
CN107770946B (zh) 印刷布线板及其制造方法
US20160316557A1 (en) Printed circuit board, manufacturing method thereof and electronic component module
JP2005347391A (ja) プリント配線板
CN105304580A (zh) 半导体装置及其制造方法
JP2018032659A (ja) プリント配線板およびプリント配線板の製造方法
KR20080073648A (ko) 다층 배선 기판 및 그 제조 방법
JP5942514B2 (ja) 半導体パッケージの製造方法及び半導体パッケージ
JP2007335653A (ja) 回路基板の製造方法、及びその回路基板、並びにその回路基板を使用した回路モジュール
US20130105214A1 (en) Method for manufacturing circuit board provided with metal posts and circuit board manufactured by the method
JP2014123592A (ja) プリント配線板の製造方法及びプリント配線板
JP6735793B2 (ja) 複合基板及びリジッド基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150624

Termination date: 20200323

CF01 Termination of patent right due to non-payment of annual fee