TW200531444A - Delay locked loop in semiconductor memory device - Google Patents

Description

200531444 九、發明說明： 【發明所屬之技術領域】 本案係關於一種半導體記億體裝置，特別是關於一種 半導體記憶體裝置中的延遲閉鎖迴路（delay locked loop)， 其係用以防止一最小靈敏區（dead-zone)中的一阻塞失效 (stuck fail) ° 【先前技術】 一般說來，一系統或一電路的一時脈信號係作爲同步 一執行時間（execution timing)以及確保一零錯誤之局速運 作的一參考，當一外部電路之一外部時脈信號被使用於一 內部電路時，該內部電路便會產生一時脈信號差異（skew)， 這是因爲該外部時脈信號和該內部時脈信號之間的時間間 隙（timing gap)所造成的，一種延遲閉鎖迴路（以下稱爲DLL) 可補償該時脈信號差異，使得該內部時脈信號的相位與該 外部時脈信號的相位相等。 再者，該種DLL係爲一種不僅可補償該外部時脈信號 和該內部時脈信號之間的時脈差異、亦可補償該外部時脈 信號和資料之間的時脈差異的裝置，因此，該種DLL不僅 可應用於一半導體裝置，亦可應用於一電腦系統（computer system) 〇 此外，該種DLL亦被廣泛地應用於具有一雙倍資料傳 送率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory，DDR SDRAM)的同步半導 體記憶體裝置中，這是因爲其與一相位閉鎖迴路（phase 200531444 locked loop ’以下稱爲pLL)比較起來具有較不易受到雜訊 所影響的特性，在眾多型態之D L L當中，最常被使用的便 疋暫存控制（register controlled)DLL。 舉例來說’同步半導體記憶體裝置（s DR AM)中的暫存 控制DLL係係藉由在接收該外部時脈信號之後預先反映一 負延遲、並且藉由補償資料的一延遲値和時脈信號路徑， 而能夠以該外部時脈信號同步一資料輸出。 第1圖係爲先前技術一實施例之DDR SDRAM之延遲 閉鎖迴路（DLL)的方塊圖。 該DLL包括第一及第二時脈緩衝器n ][及丨12、一時 脈除法器1 1 3、第一至第三延遲線方塊丨1 4至丨丨6、一移位 暫存器（shift register)〗17、一移位控制器1 18、一相位比較 器119、第一及第二DLL驅動器120及121、以及一延遲 模組122。 第一時脈緩衝器1 1 1接收一反相外部時脈信號/elk並 利用一外部時脈信號elk的下降邊緣（falling edge)同步該 反相外部時脈信號/elk，藉以產生一第一內部時脈信號 fall_c lk，第二時脈緩衝器1 12接收該外部時脈信號elk並 利用該外部時脈信號elk的上升邊緣（rising edge)同步該外 部時脈信號elk，藉以產生一第二內部時脈信號rise_clk。 時脈除法器1 13在將第二內部時脈信號rise_clk除以 1/N之後，便輸出一延遲監控時脈信號dly_in以及一參考 時脈信號ref，其中N係爲一正常數，在這個例子中，N係 爲8，第一至第三延遲線方塊1 1 4至11 6分別接收第一內 200531444 部時脈信號faii_cik、第二內部時脈信號ru 遲監控時脈信號 dly_in，並將這三個信號 rise_clk、以及dly_in)延遲移位暫存器117 預定延遲値，藉以分別產生第一及第二DLL 及irclk、以及一迴授信號feedb。 由第三延遲線方塊1 1 6所輸出的迴授信 被輸入延遲模組122，延遲模組122反映實 延遲値及資料路徑給迴授信號feedb、並輸ϋ 號 dfeedb給相位比較器20，也就是說，延 爲一種複製電路（replica circuit)，相位比較: 較由延遲模組122所輸出的延遲迴授信號 和參考時脈信號ref的相位。 移位控制器U 8決定移位暫存器1 1 7的 回應相位比較器1 1 9所輸出的一移位控制信 定該移位方向之後，移位控制器1 1 8便輸出 位控制信號S R及S L，此時，如果S R致能，毛 的一移位値便移至右側，另一方面，如果S L 存器1 1 7的該移位値便移至左側，根據移位 該移位値，第一至第三延遲線方塊1 1 4至1 値便可獲得調整。 由第一至第二延遲線方塊1 1 4至1 1 5所 第二DLL時脈信號ifclk及irclk接著被輸入 D L L驅動器1 2 0及1 2 1，本身爲一種緩衝器 DLL驅動器120及121會產生第一及第二 ;e_clk、以及延 (即 fall_clk、 所控制的每個 時脈信號ifclk 號f e e d b接著 :際時脈信號的 丨一延遲迴授信 遲模組122係 器1 1 9接著比 dfeedb的相位 I 一移位方向以 號Ctrl ，在決 第一及第二移 多位暫存器117 致能，移位暫 暫存器1 1 7的 1 6的每個延遲 輸出的第一及 至第一及第二 的第一及第二 驅動時脈信號 200531444 fclk_dll 及 rcik_dil。 第2A圖及第2B圖係爲第1圖之DLL之運作的波形 圖，如圖所示，其中可看出由DLL所補償的延遲値D及D’， 其即爲參考時脈信號ref及延遲迴授信號 dfeedb之間的相 位差。 請參閱第2A圖，延遲迴授信號 dfeedb的啓始相位相 較參考時脈信號ref的相位領先了延遲値D，在這個例子 中，DLL將延遲迴授信號 dfeedb延遲了延遲値D，並且接 著，延遲迴授信號 dfeedb的相位即同步於參考時脈信號ref 的上升邊緣。 此外，請參閱第2B圖，在一啓始運作狀態中，延遲 迴授信號 dfeedb的相位相較參考時脈信號ref的相位落後 了一預定値；即tCK-D’（此處，tCK係爲參考時脈信號的一 週期，而D’係爲該延遲値），DLL亦將延遲迴授信號 dfeedb 延遲了延遲値D’，使得延遲迴授信號 dfeedb的相位同步 於參考時脈信號ref的上升邊緣，如果可能的話，延遲迴 授信號 dfeedb領先該預定値是較好的，然而，在該啓始 運作狀態中，由於延遲迴授信號 dfeedb會通過最小數量 的延遲單元，因此不可能減少該預定値。 爲了如第2B圖所不般將延遲迴授伯號 dfeedb延遲該 延遲値D ’，第一至第三延遲線方塊1 1 4至1 1 6包括了複數 個延遲單元，其能夠將一輸入信號（例如rise-elk)延遲參考 時脈信號tCK的一週期，也就是說，每個延遲線方塊皆具 有複數個延遲單元，其係用以將該輸入信號延遲一最大延 200531444 遲値；亦即外部時脈信號elk的一週期，此處，該最 遲値係基於一運作頻率、一溫度或其他的類似因素而 定。 換句話說，每個延遲線方塊（例如π 4)皆爲D L L 其他方塊（例如11 1 )中具有最大尺寸的一功能方塊，因 爲了將該輸入信號延遲一所需延遲値，每個延遲線方 具有太大的尺寸及消耗太多的功率，另外，在最壞的 下’由於DLL應該將該輸入信號延遲該參考時脈信號 週期中的最大量，因此會花廢太多的時間在閉鎖上；亦 需要利用該參考時脈信號同步該輸入信號。 爲了克服上述之問題點，另一種傳統的D L L亦被g 弟3圖係爲先則技術中另一*貫施例之D L L的方塊 如圖所示，D L L包括第一及第二輸入緩衝器3 1 312、一 多工器（multiplexer)315、一多工控制器 314、 位比較方塊3 1 3、一延遲線方塊3 1 7、一延遲線控制 3 1 6、一延遲模組方塊3 1 8、以及一輸出緩衝器3 1 9。 此處，第一及第二輸入緩衝器3 1 1及3 1 2係對應 1圖之第一及第二時脈緩衝器1 1 1及1 1 2，此外，輸出 器3 1 9係類似於第一及第二D L L驅動器1 2 0及1 2 1其 一，延遲模組方塊3 1 8和相位比較方塊3 1 3分別匹配 位比較器1 1 9及延遲模組1 2 2。 請參閱第3圖，相位比較方塊3 1 3先比較由一外 份所輸入的一外部時脈elk和由延遲模組方塊3 1 8所 的一迴授信號fb，接著，基於相位比較方塊3 1 3的該 大延 被決 中、 此， 塊皆 情形 之一 即， 1出。 圓。 1及 一相 方塊 於第 緩衝 中之 於相 部部 輸出 比較 -10- 200531444 結果，多工控制器3 1 4和多工器3 i 5便決定第一及第二內 部時脈信號中的何者被輸出至延遲線方塊3 1 7，而延遲線 控制方塊3 1 6亦決定延遲線方塊3 1 7的一延遲値，最後， 延遲線方塊3 1 7會將一輸入信號延遲該延遲値、藉以將該 輸入信號同步於外部時脈信號elk和一反相外部時脈信號 elkb的其中之一，是故，由於延遲線方塊317的最大延遲 値係爲外部時脈信號elk之週期的一半，因此，延遲線方 塊3 1 7相較於第1圖之每個該第一至該第三延遲線方塊皆 具有相對少的延遲單元，亦是足夠的。 第4A圖及第4B圖係爲第3圖之DLL之運作的波形 圖。 在第4A圖的一第一狀況中，外部時脈信號elk和迴授 信號fb之間的一相位差小於外部時脈信號elk之週期的一 半，此時，作爲相位比較方塊3 1 3的該比較結果，多工器 3 1 5會輸出反相外部時脈/elk至延遲線方塊3 1 7，因此，雖 然該迴授信號應該被延遲該外部時脈信號之一半的週期（即 tCK-tD)，延遲線方塊317實際上卻會將一反相迴授信號/fb 延遲一預定値（SP tCK/2-tD)，藉以同步反相迴授信號/fb於 外部時脈信號elk的上升邊緣，此處，tCK係爲外部時脈信 號elk的一週期，而tD則是外部時脈信號elk和迴授信號 fb之間的一相位差，也就是說，爲了減少延遲線方塊3 1 7 的該延遲値，多工器315會輸出反相外部時脈/elk至延遲 線方塊3 1 7 ;並且延遲線控制方塊3 1 6會輸出反相迴授信 號/fb至延遲線方塊317。 -11- 200531444 請參閱第4B圖，在一第二狀況中，外部時脈信號elk 和迴授信號fb之間的該相位差大於外部時脈信號c 1 k之週 期的一半，此時，作爲相位比較方塊3 1 3的該比較結果， 多工器3 1 5會輸出外部時脈elk至延遲線方塊3 1 7，因此， 延遲線方塊3 1 7實際上卻會將一反相迴授信號/fb延遲一預 定値（即tCK-tD)，藉以同步迴授信號fb於外部時脈信號elk 的上升邊緣，也就是說，爲了減少延遲線方塊3 1 7的該延 遲値，多工器315會輸出外部時脈信號elk至延遲線方塊317; 並且延遲線控制方塊3 1 6會輸出迴授信號fb至延遲線方塊 3 1 7 〇 然而，當外部時脈信號elk和迴授信號fb之間的一相 位差係爲於一最小靈敏區時，上述的DLL卻無法保證穩定 運作，此處，該最小靈敏區係指極難找出外部時脈信號elk 和迴授信號fb之間之該相位差的期間，這是因爲兩個信號 elk和fb分別具有實際的封閉相位所致。 第5圖係爲第3圖之DLL之運作錯誤的波形圖。 如圖所示，假設藉由迴授外部時脈信號elk所產生之 迴授信號fb係類似於該反相外部時脈信號的相位；即迴授 信號fb具有一半週期（tCK/2)延遲値，此時，DLL會藉由增 加延遲線方塊3 1 7的該延遲値而調整反相迴授信號/ fb的相 位，並且接著，DLL便可正常地輸出一所需之DLL時脈信 號至一外部部份。 然而，請參閱第5圖，當外部時脈信號c 1 k和一迴授 信號fb — r之間的一相位差係爲於一最小靈敏區；亦即，由 -12· 200531444 於供應電壓、溫度、或其他類似的因素使得迴授信號fb_r 的相位非常類似於外部時脈信號elk的相位時，相位比較 方塊可能會輸出一錯誤的比較結果至多工器控制器3 1 4及 延遲線控制方塊3 1 6，如上所述，如果相位比較方塊3 1 3 決定迴授信號的上升邊緣應該領先於外部時脈信號elk 的相位時，情況便可能成真，這是因爲迴授信號fb_r會通 過DLL中最小數量的延遲單元所致，最後，第3圖之DLL 仍然具有一個問題；即當一相位差位於最小靈敏區時無法 保證穩定的運作，我們把這種現象稱爲阻塞失效（stuck fail)。 【發明內容】 因此，本案之目的係提供一種半導體記憶體裝置中的 延遲閉鎖迴路（DLL)及其運作方法，用以防止一最小靈敏區 中的一阻塞失效。 此外，本案之另一目的係提供一種半導體記憶體裝置 中的延遲閉鎖迴路及其運作方法，用以有效減少一延遲線 方塊的一延遲値；例如DLL中延遲線方塊所具有之延遲單 元的數量。 根據本案之另一目的，提供一種運作一半導體記憶體 裝置之一延遲閉鎖迴路的方法，以防止一最小靈敏區（dead-zone) 中 的一阻 塞失效 （stuck fail) ， 該方法 包括步 驟如下 ： （a) 迴授一第一及一第二內部時脈信號其中之一以作爲一迴授 號；（b)將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效；（c)將一延遲迴授信號的一相 位和該迴授信號的一相位分別與一外部時脈信號的一相位 -13- 200531444 進行比較；以及（d)將基於一比較結果所決足之一選定的內 部時脈信號延遲一延遲値，該延遲値係基於另一比較結果 而定。 根據本案之另一目的，提供一種運作一半導體記憶體 裝置之一延遲閉鎖迴路的方法，以防止一最小靈敏區中的 一阻塞失效’該方法包括步驟如下：（a)迴授一第一及一第 二內部時脈信號其中之一以作爲一迴授信號；（b)將該迴授 信號延遲一第一預定延遲値，以防止該最小靈敏區中的該 阻塞失效；（c)基於一即時（currently)閉鎖狀態選定該迴授信 號和一延遲迴授信號其中之一；（d)將一選定的迴授信號的 一相位與該外部時脈信號的一相位進行比較；以及（e)將一 選定的內部時脈信號延遲一延遲値；其中該選定的內部時 脈信號、該延遲値、以及該即時閉鎖狀態係基於一比較結 果而被決定。 根據本案之另一目的，提供一種防止一最小靈敏區中 之一阻塞失效的延遲閉鎖迴路，包括：一時脈緩衝方塊’ 接收一外部時脈信號及一反相外部時脈信號’並產生一第 一及一第二內部時脈信號；一相位比較方塊，將一迴授信 號延遲一第一預定値，並將一延遲迴授信號的一相位和該 迴授信號的一相位分別與該外部時脈信號的一相位進行比 較；一時脈選擇方塊，基於該延遲迴授信號和該外部時脈 信號的一比較結果，選擇該第一及該第二內部時脈信號的 其中之一，藉以產生一選定的內部時脈信號；一阻塞檢查 方塊，基於該迴授信號和該外部時脈信號的另一比較結果 -14- 200531444 決定一延遲値；一延遲線方塊，將該選定的內部時脈信號 延遲該延遲値；以及一輸出緩衝器，緩衝該延遲線方塊的 一輸出信號，藉以產生一 DLL時脈信號。 根據本案之另一目的，提供一種防止一最小靈敏區中 之一阻塞失效的延遲閉鎖迴路，包括：一時脈緩衝方塊， 接收一外部時脈信號及一反相外部時脈信號，並產生一第 一及一第二內部時脈信號；一相位比較方塊，將一迴授信 號延遲一第一預定値，藉以基於一即時閉鎖狀態選擇該迴 授時脈信號及一延遲迴授信號的其中之一、以及藉以比較 一選定的迴授信號與該外部時脈信號；一時脈選擇方塊， 基於該延遲迴授信號和該外部時脈信號的一比較結果，選 擇該第一及該第二內部時脈信號的其中之一，藉以產生一 選定的內部時脈信號；一阻塞檢查方塊，基於該迴授信號 和該外部時脈信號的另一比較結果決定一延遲値及該即時 閉鎖狀態；一延遲線方塊，將該選定的內部時脈信號延遲 該延遲値；以及一輸出緩衝器，緩衝該延遲線方塊的一輸 出信號，藉以產生一 DLL時脈信號。 【實施方式】 以下將藉由參考所附圖示以詳細說明本案具有一延遲 閉鎖迴路（DLL)的半導體記憶體裝置。 第6圖係爲本案一第一實施例之延遲閉鎖迴路的方塊 圖。 如圖所示，延遲閉鎖迴路包括一時脈緩衝方塊6 1 0、 一時脈選擇方塊63 0、一相位比較方塊620、一延遲線方塊 200531444 6 6 0、一延遲線控制方塊6 5 〇、一阻塞檢查方塊6 4 〇、一延 遲模組方塊6 7 0、以及一輸出緩衝器6 8 0。 時脈緩衝方塊6 1 〇接收一外部時脈信號clk及一反相 外部時脈信號clkb藉以產生一第一及一第二內部時脈信號 rclk及fclk，詳細地來說，時脈緩衝方塊610具有一第一 時脈緩衝器6 1 1及一第二時脈緩衝器6丨3，第一時脈緩衝器 61 1接收外部時脈信號elk及反相外部時脈信號clkb並產 生對應於外部時脈信號elk的第一內部時脈信號rclk，也就 是說’外部時脈信號elk係透過一非反相端而被輸入；反 相外部時脈信號clkb則係透過一反相端而被輸入，因此， 反相外部時脈信號clkb被反相，並且接著，由第一時脈緩 衝器6 1 1所輸出的第一內部時脈信號rclk變得穩定，同樣 地，第二時脈緩衝器6 1 3接收外部時脈信號elk及反相外 部時脈信號clkb;並且接著產生對應於反相外部時脈信號 clkb的第二內部時脈信號fclk。 相位比較方塊620具有一第一延遲方塊621和一第一 及一第二相位比較器62 3及62 5，第一延遲方塊621將一迴 授信號fb延遲一第一預定値，如圖所示，第一延遲方塊62 1 具有K個延遲單元；即第一預定値（α) = Κ·延遲單元（tUD)的 延遲値，此處，K爲一正整數，第二相位比較器62 5將外 部時脈信號elk的相位與第一延遲方塊62 1所輸出的一延 遲迴授信號fb_dly的相位進行比較，藉以輸出一第二控制 信號pdoiit2至時脈選擇方塊63 0及阻塞檢查方塊640，此 處，當該外部時脈信號的下降邊緣領先該延遲迴授時脈信 -16 - 200531444 號的上升邊緣時，第二控制信號p d o u 12係爲一邏輯低狀態； 否則，第二控制信號pdout2係爲一邏輯高狀態。 同樣地，第一相位比較器623將外部時脈信號elk的 相位與延遲模組方塊627所輸出的迴授信號fb的相位進行 比較，接著，第一相位比較器62 3輸出一第一控制信號pdoutl 至阻塞檢查方塊6 4 0，此處，當該外部時脈信號的下降邊緣 領先該迴授時脈信號的上升邊緣時，第一控制信號pdoutl 係爲一邏輯低狀態；否則，第一控制信號p d 〇 u 11係爲一邏 輯高狀態。 第二控制信號pdont2被輸入至時脈選擇方塊630以選 擇第一及第二內部時脈信號rclk及fclk其中之一，時脈選 擇方塊630具有一多工控制器631及一第一多工器633，多 工控制器63 1被一重置信號rst所重置、並根據第二控制信 號Pdout2產生一選擇控制信號SELnFix，第一多工器633 選擇性地輸出第一及第二內部時脈信號rclk及fclk其中之 一至延遲線方塊6 6 0 ’此處’如果弟一控制丨§號p d 〇 u 12爲 一邏輯低狀態，選擇控制信號SELnFix可爲一邏輯低狀態； 並且接著，第一多工器63 3輸出第一內部時脈信號rclk至 延遲線方塊6 60;否則，選擇控制信號SELnFix可爲一邏 輯高狀態；並且接著，第一多工器6 3 3輸出第二內部時脈 信號fclk至延遲線方塊660，此處，選擇控制信號SELnFix 將於稍後參考第1 4圖進行詳細說明。 另一方面，阻塞檢查方塊640接收第一及第二控制信 號pdoutl及Pdout2以決定一延遲値，此外，延遲線方塊660 -17- 200531444 係用以將時脈選擇方塊63 0所輸出的一選定的內部時脈信 號延遲該延遲値，藉以產生一延遲內部時脈信號’輸出緩 衝器6 8 0緩衝該延遲內部時脈信號藉以產生一 DLL時脈信 號 i n t 一 c I k 〇 此處，延遲線方塊6 6 0所輸出的該延遲內部時脈信號 亦被輸入至延遲模組方塊6 7 0，延遲模組方塊6 7 0爲一種複 製電路（replica circuit)，其係用以將延遲線方塊660所輸 出的該延遲內部時脈信號延遲一第二預定延遲値，其中該 第二預定延遲値反映實際資料和時脈路徑的一延遲量，接 著，該延遲內部時脈信號被迴授作爲一迴授信號fb，其係 透過延遲模組方塊670而被輸入至相位比較方塊620。 再者，具有複數個移位單元的延遲線方塊660係由延 遲線控制方塊6 5 0所產生的一移位方向信號所控制，延遲 線控制方塊6 5 0接收阻塞檢查方塊640所輸出的一延遲控 制信號delay_Up並基於該延遲値輸出該移位方向信號，也 就是說，根據該移位方向信號而決定多少個移位單元用於 將該選定的內部時脈信號延遲該延遲値。 第7圖係爲第6圖之阻塞檢查方塊640的電路圖。 如圖所示，當一即時閉鎖狀態信號l〇ck_state爲一邏 輯低狀態時，輸出延遲控制信號delay_up的阻塞檢查方塊 640會一直增加延遲線方塊660的該延遲値；否則，阻塞檢 查方塊64〇則會根據第一相位比較器623所輸出的第一控 制信號pdoutl而增加或減少延遲線方塊660的該延遲値， 此處，在外部時脈信號elk的上升邊緣接近低於一預定準 - 18- 200531444 位的迴授信號fb的上升邊緣之前-…即外部時脈信號elk和 迴授信號fb之間的一相位差高於該預定準位，即時閉鎖 狀態信號l〇ck_state爲一邏輯低狀態，並且接著，如果即 時閉鎖狀態信號l〇ck_state爲一邏輯低狀態，延遲控制信 號delayjp便爲一邏輯高狀態。 否則，當外部時脈信號elk和迴授信號fb之間的一相 位差低於該預定準位時，即時閉鎖狀態信號lockjtate便 爲一邏輯高狀態，在這個例子中，也就是即時閉鎖狀態信 號l〇ck_state爲一邏輯高狀態的情形下，當第一控制信號 pdoutl爲一邏輯低狀態，延遲控制信號delay_up便爲一邏 輯高狀態，並且當第一控制信號pdoutl爲一邏輯高狀態， 延遲控制信號delayjp便爲一邏輯低狀態，此處，當延遲 控制信號delay_iip便爲一邏輯低狀態時，該延遲値會增加， 但當延遲控制信號delay_up便爲一邏輯高狀態時，該延遲 値會減少。 也就是說，如果外部時脈信號elk和迴授信號fb之間 的該相位差太大，即時閉鎖狀態信號l〇ck_state便會變低， 並且接著，該延遲値便增加，同樣地，如果不是這種情況， 該延遲値便減少。 請參閱第7圖，即時閉鎖狀態信號lock_state係由第 二相位比較器62 5所輸出的第二控制信號pdout2所決定， 之後的第7圖至第8C圖可用以詳細說明即時閉鎖狀態信號 1 〇 c k_st at e 〇 第8 A圖至第8 C圖係爲第6圖之延遲閉鎖迴路運作中、 -19- 200531444 基於接收一迴授信號和一延遲迴授信號之相位比較方塊的 結果所產生之三種狀況的波形圖。 請參閱第8 A圖，其所示爲第一種情況，其中迴授信號 fb的上升邊緣落後外部時脈信號elk的上升邊緣；且延遲 迴授信號fb_dly的上升邊緣並非領先外部時脈信號elk的 下降邊緣，因此，第一控制信號pdoutl爲一邏輯高狀態；且 第二控制信號pdout2爲一邏輯低狀態，此處，爲了將迴授 信號fb同步於外部時脈信號elk，迴授信號fb會被延遲一 第一延遲量dlyl，藉以將迴授信號fb的上升邊緣移動至外 部時脈信號elk的下一個上升邊緣，此時，即時閉鎖狀態 信號l〇Ck_state爲一邏輯低狀態；而該延遲値會增加。 接著請參閱第8B圖，其所示爲第二種情況，其中迴授 信號fb的上升邊緣落後外部時脈信號elk的上升邊緣；且 延遲迴授信號fb_dly的上升邊緣領先外部時脈信號elk的 下降邊緣，因此，第一及第二控制信號pdoutl及pdout2爲 一邏輯高狀態；此處，爲了將迴授信號fb同步於外部時脈 信號elk，反相迴授信號fb_b會被延遲一第二延遲量dly2， 藉以將反相迴授信號fb_b的上升邊緣移動至外部時脈信號 elk的下一個上升邊緣，此時，即時閉鎖狀態信號l〇ck_state 仍爲一邏輯低狀態；而該延遲値會增加，在這個例子中， 因爲第二控制信號pdout2爲一邏輯高狀態，因此延遲線方 塊6 6 0接收源自於時脈選擇方塊6 3 0的第二內部時脈信號 fc lk，是故，延遲線方塊66 0延遲第二內部時脈信號fclk 的總延遲量低於外部時脈信號elk的半個週期。 -20- 200531444 最後，請參閱第8 C圖，其所示爲第三種情況，其中迴 授信號fb的上升邊緣落後外部時脈信號cik的上升邊緣；且 延遲迴授信號fb_dly的上升邊緣落後外部時脈信號clk的 上升邊緣，因此，第一控制信號pdoutl爲一邏輯低狀態；而 第二控制信號pd〇ut2爲一邏輯高狀態，此處，爲了將迴授 信號fb同步於外部時脈信號elk，反相迴授信號fb__b會被 延遲一第三延遲量dly3，藉以將反相迴授信號fb_b的上升 邊緣移動至外部時脈信號elk的下一個上升邊緣，此時， 即時閉鎖狀態信號l〇ck_state係爲一邏輯高狀態；且因爲 第一控制信號P d 〇 u 11爲一邏輯低狀態，因此該延遲値仍會 增加，然而，當迴授信號fb的上升邊緣落後外部時脈信號 elk的上升邊緣後、第一控制信號pdoutl爲一邏輯高狀態 時，該延遲値便會減少，在這個例子中，因爲第二控制信 號p d 〇 u 12爲一邏輯高狀態，因此延遲線方塊6 6 0亦接收源 自於時脈選擇方塊6 3 0的第二內部時脈信號fc lk，是故， 延遲線方塊6 6 0延遲第二內部時脈信號fc 1 k的總延遲量會 高於外部時脈信號elk的半個週期，也就是說，在本案中， 延遲線方塊660的最大延遲値係爲tCK + 2 + α。 請參閱第7圖，第一及第二開關（toggling)信號p_clkl 及P_clk2分別被輸入至阻塞檢查方塊640中每個D正反器 (flip-flop)的一時脈端，第一開關信號p_clkl控制即時閉 鎖狀態信號l〇ck_State改變邏輯狀態的時間；而第二開關 信號P_clk2控制延遲控制信號delay_iip改變邏輯狀態的時 間。 -21 - 200531444 第9A圖係爲第6圖之延遲閉鎖迴路中用作一 第二相位比較方塊6 2 3及6 2 5之一種相位比較器的 此外，第9B圖及第9C圖係爲第9A圖之相位比 作的波形圖。 如第9A圖所示，該相位比較器透過兩端’a’, 兩個信號A及B，並透過一端’ y ’產生一結果信號 9B圖中，當透過’a’端被輸入的信號A的上升邊 過’b’端被輸入的信號B的上升邊緣時，該相位比 出具有一邏輯低狀態的結果信號Y，與第9B圖相 9C圖中，當透過’a’端被輸入的信號A的上升邊 過’b’端被輸入的信號B的上升邊緣時，該相位比 出具有一邏輯高狀態的結果信號Y。 第1 0 A圖係爲第6圖之延遲閉鎖迴路運作中 收一迴授信號和一延遲迴授信號之相位比較方塊 果所產生之另一狀況的波形圖，而第1 0B圖係爲》 延遲閉鎖迴路所具有、位於第1 0 A圖之一啓始運 的一延遲線方塊之運作的方塊圖。 第1 0 A圖的狀況發生於D L L的一啓始運作狀 處，迴授信號fb和延遲迴授信號fb_dly的每個上 領先外部時脈信號elk的上升邊緣，此時，第一 位比較器6 2 3及6 2 5分別產生具有一邏輯低狀態 及該第二控制信號，請參閱第1 〇 A圖及第1 0 B圖 遲迴授信號fb_dly的上升邊緣同步於外部時脈信 上升邊緣，延遲線方塊660便會接收第一內部: 第一及一 方塊圖， 較器之運 及’ b ’接收 Y，在第 緣落後透 較器便輸 反，在第 緣領先透 較器便輸 、基於接 的另一結 第6圖之 作狀態中 態下，此 升邊緣皆 及第二相 的該第一 ，如果延 號elk的 時脈信號 -22- 200531444 rcik，並且接著將第一內部時脈信號rclk延遲第一預 α ° 第1 1圖係爲第6圖之延遲閉鎖迴路之運作的波形 如圖所示，圖中說明了即時閉鎖狀態信號l〇ck_ 如何從一邏輯低狀態改變爲一邏輯高狀態，在此，由於 的運作已經於第6圖至第1 1圖中進行詳細說明，因此 省略了關於第1 1圖的說明，迴授信號fb在第一開關 p_clkl的每個週期中皆被延遲一預定延遲値。 第1 2圖係爲本案一第二實施例之延遲閉鎖迴路的 圖。 如圖所示，該DLL與第6圖之DLL非常相似，此 說明本案第一及第二實施例之DLL之間的差別。 與相位比較方塊相反的是，其具有一選擇及比較 1 220，選擇及比較方塊1 220包括一第二延遲方塊1221 第二多工器1 223、以及一第三相位比較器1 22 5。 詳細地來看，第二延遲方塊1 22 1與第6圖之第一 方塊621相同；且第三相位比較器1 225係爲第9A圖 的一種相位比較器，然而，在本案之第二實施例之DLL 首先，一延遲迴授信號fb_dly和一迴授信號fb的其中 會被第二多工器1 223基於一第二阻塞檢查方塊1240 出的一即時閉鎖狀態信號l〇Ck_state而選擇；並且接 一選定的迴授信號會與外部時脈信號elk進行比較， 是說，如果即時閉鎖狀態信號lock_state爲一邏輯低狀 第三相位比較器1 2 2 5便會將延遲迴授信號fb_dly與外 定値 圖。 state DLL 此處 信號 方塊 處將 方塊 、 丨· 延遲 所示 中， 之一 所輸 著， 也就 態， 部時 -23- 200531444 脈信號Cik進行比較；否則，第三相位比較器1 22 5便會將 迴授信號fb與外部時脈信號c 1 k進行比較。 第1 3圖係爲第1 2圖之第二阻塞檢查方塊1 2 4 0的電路 圖。 如圖所示，除了即時閉鎖狀態信號l〇ck_state被輸入 至第二多工器1223之外，第二阻塞檢查方塊1240係與第7 圖之阻塞檢查方塊640相同，所以’此處將會省略關於第 二阻塞檢查方塊1 240的詳細說明。 第14圖係爲第6圖及第12圖之多工控制器631的方 塊圖。 如圖所示，多工控制器63 1包括一狀態決定方塊1 40 1、 一計數器1 403、一偵測方塊1 405、一第一 NOR邏輯閘1 407、 一第一反相器1409、以及一第一 D正反器1411。 狀態決定方塊1 40 1接收外部時脈信號elk及第6圖和 第12圖之相位比較器625/ 1 225所輸出的第二控制信號 p do nt2，接著，狀態決定方塊1401便會週期性地檢查第二 或第三控制信號p d 〇 u 12或p d 〇 u t 3的邏輯狀態，藉以決定第 二控制信號p d 〇 u 12的何種狀態高於另一個。 由重置信號r s t所重置的計數器1 4 0 3接收外部時脈信 號elk並對外部時脈信號elk的上升/下降邊緣進行計數， 以傳送一計數結果至偵測方塊1 405，然後，如果該計數結 果滿足一預定條件’偵測方塊1 4 0 5便會決定藉由將具有一 邏輯高狀態的一時間控制信號fi X輸出至第一 N 0 R邏輯閘 1 407、而將狀態決定方塊1401當作選擇控制信號sELnFix -24- 200531444 輸出至第一多工器633的一時間’第一 NOR邏輯鬧1407 接收時間控制信號fix及一第三開關信號P-Clk3、並透過 第一反相器1 4 0 9將邏輯N 0 R運作的一結果輸出至第一 D 正反器1 4 1 1，因此，舉例來說’如果時間控制彳0號fix爲 一邏輯高狀態，第二控制信號Pdout2就無法作爲選擇控制 信號SELuFix而被輸出；否則，第二控制信號pd〇ut2便會 被當作選擇控制信號SELnFix而被輸出至第一多工器63 3。 如上所述，本案之DLL能夠有效地減少一延遲線方塊 660的該延遲値，此處，最大的該延遲値係爲tCK + 2 + α，因 此，DLL中延遲線方塊660的延遲單元的數量便可減少；此 外，亦可以減少延遲線方塊660 (即該DLL)的一功率消耗。 此外，本案之DLL能夠藉由將該延遲迴授信號與該外 部時脈信號進行比較而防止一最小靈敏區的一阻塞失效， 再者，即使在因功率、溫度和其他類似的因素所造成的一 可變狀況之下、該D LL的穩定運作仍然具有一優異的表現 (performance) 〇 本案包含了於2004年03月05日對韓國專利局所提出 申請之韓國申請第2004-14909號案件的主要內容，其全部 內容皆附加於此處而作爲參考之用。 即使本案發明係以以上之較佳實施例來作說明，然而 對於熟習本項技術者來說’本案仍不限於這些實施例和使 用方法’尤有甚者，凡依本案所附申請專利範圍所做的均 等變化及修飾’皆爲本案專利範圍所涵蓋。 【圖式簡單說明】 -25- 200531444 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解： 第1圖表示先前技術一實施例之雙倍資料傳送率同步 動態隨機存取記憶體（DDR SDRAM)之延遲閉鎖迴路（DLL) 的方塊圖； 第2A圖及第2B圖表示第1圖之延遲閉鎖迴路之運作 的波形圖； 第3圖表示先前技術另一實施例之延遲閉鎖迴路的方 塊圖； 第4A圖及第4B圖表示第3圖之延遲閉鎖迴路之運作 的波形圖； 第5圖表示第3圖之延遲閉鎖迴路之運作錯誤的波形 圖； 第 6圖表示本案一第一實施例之延遲閉鎖迴路的方塊 圖； 第7圖表示第6圖之一阻塞檢查方塊的電路圖； 第8A圖至第8C圖表示第6圖之延遲閉鎖迴路運作中、 基於接收一迴授信號和一延遲迴授信號之相位比較方塊的 結果所產生之三種狀況的波形圖； 第9A圖表示第6圖之延遲閉鎖迴路中用作一第一及一 第二相位比較方塊之一種相位比較器的方塊圖； 第9B圖及第9C圖表示第9A圖之相位比較器之運作 的波形圖； 第1 0 A圖表示第6圖之延遲閉鎖迴路運作中、基於接 -26- 200531444 收一迴授信號和一延遲迴授信號之相位比較方塊的另一結 果所產生之另一狀況的波形圖； 第1 0B圖表示第6圖之延遲閉鎖迴路所具有、位於第 1 〇 A圖之一啓始運作狀態中的一延遲線方塊之運作的方塊 圖； 第1 1圖表示第6圖之延遲閉鎖迴路之運作的波形圖； 第1 2圖表示本案一第二實施例之延遲閉鎖迴路的方塊 圖； 第13圖表示第12圖之一第二阻塞檢查方塊的電路圖； 以及 第14圖表示第6圖及第12圖之一多工控制器的方塊 圖。 【圖示符號說明】 111 第一時脈緩衝器 1 12 第二時脈緩衝器 113 時脈除法器 1 14 第一*延遲線方塊 115 第二延遲線方塊 116 第三延遲線方塊 117 移位暫存器 118 移位控制器 119 相位比較器 120 第一 DLL驅動器 121 第二DLL驅動器 -27 200531444 122 延 遲 模 組 3 11 第 一 輸 入 緩 衝 器 3 12 第 二 輸 入 緩 衝 器 3 13 相 位 比 較 方 塊 3 14 多 工 控 制 器 3 15 多 工 器 3 16 延 遲 線 控 制 方 塊 3 17 延 遲 線 方 塊 3 18 延 遲 模 組 方 塊 3 19 輸 出 緩 衝 器 610 時 脈 緩 衝 方 塊 620 相 位 比 較 方 塊 621 第 一 延 遲 方 塊 623 第 一 相 位 比 較 器 625 第 二 相 位 比 較 器 630 時 脈 C巳B 进 擇 方 塊 63 1 多 工 控 制 器 633 第 一 多 工 器 640 阻 塞 檢 查 方 塊 650 延 遲 線 控 制 方 塊 660 延 遲 線 方 塊 670 延 遲 模 阻 方 塊 680 輸 出 緩 衝 器 1220 々巳B 进 擇 及 比 較 方 塊 -28 200531444 1221 第: 二延 遲 方 塊 1223 第二 二多 工 器 1225 第三 Ξ相 位 比 較 器 1240 第二 :阻 塞 檢 查 方 塊 1401 狀態決 定 方 塊 1403 計數器 1405 偵測方 塊 1407 第- - NOR邏輯閘 1409 第- -反 相 器 1411 第一 - D 正 反 器 /elk 反相外部時 脈 信 號 c 1 kb 反相外 部 時 脈 信 號 elk 外部時 脈 信 號 fall_clk 第一 -內 部 時 脈 信 號 r i s e __ c 1 k 第二內 部 時 脈 信 號 d1y_i n 延遲監 控 時 脈 信 Prg Wl ref 參考時 脈 信 號 ifclk 第- - DLL 時 i號 irclk 第二 DLL 時 &脈信號 fe edb 迴授信 號 Ctrl 移位控 制 信 號 SR 第- -移 位 控 制 信 號 SL 第二 二移 位 控 制 信 號 fclk^dll 第— -驅 動 時 脈 信 號

-29- 200531444 rclk_dli 第二驅動時脈信號 fc lk 第一內部時脈信號 rclk 第二內部時脈信號 D 延遲値 D, 延遲値 tCK 週期 tD 相位差 fb 迴授信號 fb_r 迴授信號 /fb 反相迴授信號 fb_b 反相迴授信號 tUD 延遲單元 fb_dly 延遲迴授信號 p dout1 第一控制信號 p dout2 第二控制信號 rst 重置信號 SELnFix 選擇控制信號 int_clk DLL時脈信號 delay__up 延遲控制信號 lock_state 即時閉鎖狀態信號 dly 1 第一延遲量 dly2 第二延遲量 dly3 第三延遲量 p_clk 1 第一開關信號

-30- 200531444

ρ _ c l k 2 第二開關信號 p_clk3 第三開關信號 a 端 b 端 A 信號 B 信號 Y 結果信號 a 第一預定値 fix 時間控制信號

-31 -

Claims (1)

1. 200531444 十、申請專利範圍： 1 . 一種運作一半導體記憶體裝置之一延遲閉鎖迴路的方 法，以防止~最小靈敏區（d e a d - ζ ο n e)中的一阻塞失效 (stuck fail)，該方法包括步驟如下： (a) 迴授一第一及一第二內部時脈信號其中之一以作 爲一迴授信號； (b) 將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效； (c) 將一延遲迴授信號的一相位和該迴授信號的一相 位分別與一外部時脈信號的一相位進行比較；以及 (d) 將基於一比較結果所決定之一選定的內部時脈信 號延遲一延遲値，該延遲値係基於另一比較結果而定。 2·如申請專利範圍第1項之方法，其中步驟（a)中，該內部 時脈信號係通過一延遲線方塊和一延遲模組方塊而被迴 授以作爲該迴授信號。 3 .如申請專利範圍第2項之方法，其中該延遲線方塊係藉 由使用該延遲値而將同步該內部時脈信號同步於該外部 時脈信號。 4 ·如申請專利範圍第3項之方法，其中該延遲模組方塊係 爲一種複製電路（replica circuit)，用以將一輸入信號延 遲一第二預定延遲値，其中該第二預定延遲値反映實際 資料和時脈路徑的一延遲量。 5 ·如申請專利範圍第4項之方法，其中該第一內部時脈信 號係對應於該外部時脈信號，且一第二內部時脈信號係 -32- 200531444 對應於一反相外部時脈信號。 6.如申請專利範圍第5項之方法，其中步驟（c)包括步驟如 下： (c -1)基於該延遲迴授信號和該外部時脈信號的一比 較結果，決定該選定的內部時脈信號，該選定的內部時 脈信號代表該第一及該第二內部時脈信號中何者被輸出 至該延遲線方塊；以及

   (c-2)基於該迴授信號和該外部時脈信號的另一比較 結果，增加或減少該延遲線方塊的該延遲値。 7 .如申請專利範圍第6項之方法，其中步驟（c -1 )中，當該 外部時脈信號的一下降邊緣（f a 11 in g e d g e )領先該延遲迴 授時脈信號的一上升邊緣（rising edge)時，該第一內部時 脈信號被輸出作爲該選定的內部時脈信號；否則，該第 二內部時脈信號被輸出作爲該選定的內部時脈信號。 8 .如申請專利範圍第6項之方法，其中步驟（c - 2 )中，當該

   迴授信號的一上升邊緣領先該外部時脈信號的一下降邊 緣時，該延遲値增加；否則’該延遲値減少。 9 ·如申請專利fe圍弟1項之方法’其中步驟（a)中，該內部 時脈信號係於一啓始狀態時通過最少的延遲單元而作爲 該迴授信號以進行迴授。 1 0. —種運作一半導體記億體裝置之一延遲閉鎖迴路的方 法，以防止一最小靈敏區中的一阻塞失效，該方法包括 步驟如下： (a)迴授一第一及一第二內部時脈信號其中之一以作 -33- 200531444 爲一迴授信號； (b) 將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效； (c) 基於一即時（currently)閉鎖狀態選定該迴授信號 和一延遲迴授信號其中之一； (d) 將一選定的迴授信號的一相位與該外部時脈信號 的一相位進行比較；以及 (e) 將一選定的內部時脈信號延遲一延遲値； 其中該選定的內部時脈信號、該延遲値、以及該即 時閉鎖狀態係基於一比較結果而被決定。 1 1 .如申請專利範圍第1 〇項之方法，其中步驟（a)中，該內部 時脈信號係通過一延遲線方塊和一延遲模組方塊而被迴 授以作爲該迴授信號。 1 2 .如申請專利範圍第1 1項之方法，其中該延遲線方塊係藉 由使用該延遲値而將同步該內部時脈信號同步於該外部 時脈信號。 1 3 .如申請專利範圍第1 2項之方法，其中該延遲模組方塊係 爲一種複製電路，用以將一輸入信號延遲一第二預定延 遲値，其中該第二預定延遲値反映實際資料和時脈路徑 的一延遲量。 1 4 .如申請專利範圍第1 3項之方法，其中該第一內部時脈信 號係對應於該外部時脈信號，且一第二內部時脈信號係 對應於一反相外部時脈信號。 1 5 .如申請專利範圍第1 4項之方法，其中步驟（c)中，當該即 -34- 200531444 時閉鎖狀態係爲一邏輯低準位時，該延遲迴授信號被選 定作爲該選定的迴授信號；否則，該迴授信號被選定作 爲該選定的迴授信號。 1 6 .如申請專利範圍第1 4項之方法，其中步驟（d)包括步驟如 下： (d-1)基於該比較結果決定該選定的內部時脈信號， 該選定的內部時脈信號代表該第一及該第二內部時脈信 號中何者被輸出至該延遲線方塊； (d-2)基於該比較結果增加或減少該延遲線方塊的該 延遲値；以及 (d-3)決定該即時閉鎖狀態。 1 7 .如申請專利範圍第1 6項之方法，其中步驟（d -1)中，當該 外部時脈信號的一下降邊緣領先該選定的迴授時脈信號 的一上升邊緣時，該第一內部時脈信號被輸出作爲該選 定的內部時脈信號；否則，該第二內部時脈信號被輸出 作爲該選定的內部時脈信號。 i 8 .如申請專利範圍第1 6項之方法，其中步驟（d - 2 )中，當該 選定的迴授信號的一上升邊緣領先該外部時脈信號的一 下降邊緣時，該延遲値增加；否則，該延遲値減少。 1 9 .如申請專利範圍第1 8項之方法，其中當該外部時脈信號 的一相位領先該選定的迴授信號的一相位時，該即時閉 鎖狀態係爲一邏輯高準位；否則，該即時閉鎖狀態係爲 一邏輯低準位。 2 0 .如申請專利範圍第1 0項之方法，其中步驟（a)中，該內部 -35- 200531444 時脈信號係於一啓始狀態時通過最少的延遲單元而作爲 該迴授信號以進行迴授。 2 1 · —種防止一最小靈敏區中之一阻塞失效的延遲閉鎖迴 路，包括： 一時脈緩衝方塊，接收一外部時脈信號及一反相外 部時脈信號，並產生一第一及一第二內部時脈信號； 一相位比較方塊，將一迴授信號延遲一第一預定値， 並將一延遲迴授信號的一相位和該迴授信號的一相位分 別與該外部時脈信號的一相位進行比較； 一時脈選擇方塊，基於該延遲迴授信號和該外部時 脈信號的一比較結果，選擇該第一及該第二內部時脈信 號的其中之一，藉以產生一選定的內部時脈信號； 一阻塞檢查方塊，基於該迴授信號和該外部時脈信 號的另一比較結果決定一延遲値； 一延遲線方塊，將該選定的內部時脈信號延遲該延 遲値；以及 一輸出緩衝器，緩衝該延遲線方塊的一輸出信號， 藉以產生一 DLL時脈信號。 2 2 .如申請專利範圍第21項之延遲閉鎖迴路，更包括一延遲 模組，其係爲一種複製電路’用以將該延遲線方塊的該 輸出信號延遲一第二預定延遲値’其中該第二預定延遲 値反映實際資料和時脈路徑的一延遲量。 2 3 ·如申請專利範圍第2 1項之延遲閉鎖迴路，其中該時脈緩 衝方塊包括： -36- 200531444 一第一時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號’並產生對應於該外部時脈信號的該第一 內部時脈信號；以及 一第二時脈緩衝器’接收該外部時脈信號及該反相 外部時脈信號’並產生對應於該反相外部時脈信號的該 第二內部時脈信號。 2 4 ·如申請專利範圍第2 1項之延遲閉鎖迴路，其中該相位比 較方塊包括： 一第一延遲方塊’將該迴授信號延遲一第二延遲値 以防止該最小靈敏區中的該阻塞失效； 一第一相位比較器，比較該延遲迴授信號與該外部 時脈信號；以及 一第二相位比較器，比較該迴授信號與該外部時脈 信號。 2 5 ·如申請專利範圍第24項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該延遲迴授時脈信號的一上 升邊緣時，該第一相位比較器輸出一邏輯低準位信號至 該時脈選擇方塊；否則，該第一相位比較器輸出一邏輯 高準位信號至該時脈選擇方塊。 2 6 ·如申請專利範圍第2 5項之延遲閉鎖迴路，其中該時脈選 擇方塊包括： 一多工控制器，其係被一重置信號而重置，並基於 該第一相位比較器之一輸出信號的一邏輯狀態而產生一 選擇控制信號；以及 -37- 200531444 一多工器（multiplexer) 5當該選擇控制信號係爲一邏 輯低狀態時輸出該第一內部時脈信號至該延遲線方塊； 否則，該多工器輸出該第二內部時脈信號至該延遲線方 塊。 2 7 ·如申請專利範圍第2 4項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該迴授時脈信號的一上升邊 緣時，該第二相位比較器輸出一邏輯低準位信號至該阻 塞檢查方塊；否則，該第二相位比較器輸出一邏輯高準 位信號至該時脈選擇方塊。 28·如申請專利範圍第24項之延遲閉鎖迴路，其中該阻塞檢 查方塊係自該第一及該第二相位比較器接收輸出信號， 並輸出一延遲控制信號至該延遲線方塊，以調整該延遲 線方塊的該延遲値。 2 9 .如申請專利範圍第2 8項之延遲閉鎖迴路，其中該延遲線 方塊包括： 一延遲線控制器，接收一延遲控制信號並基於該延 遲値輸出一移位（shifting)方向信號；以及 一延遲線單元，具有複數個移位單元，該複數個移 位單元係用以根據該移位方向信號而延遲該選定的內部 時脈信號。 3 〇 · —種防止一最小靈敏區中之一阻塞失效的延遲閉鎖迴 路，包括： 一時脈緩衝方塊，接收一外部時脈信號及一反相外 邰時脈信號，並產生一第一及一第二內部時脈信號； -38- 200531444 一相位比較方塊，將一迴授信號延遲一第一預定値， 藉以基於一即時閉鎖狀態選擇該迴授時脈信號及一延遲 迴授信號的其中之一、以及藉以比較一選定的迴授信號 與該外部時脈信號； 一時脈選擇方塊，基於該延遲迴授信號和該外部時 脈信號的一比較結果，選擇該第一及該第二內部時脈信 號的其中之一，藉以產生一選定的內部時脈信號； 一阻塞檢查方塊，基於該迴授信號和該外部時脈信 號的另一比較結果決定一延遲値及該即時閉鎖狀態； 一延遲線方塊，將該選定的內部時脈信號延遲該延 遲値；以及 一輸出緩衝器，緩衝該延遲線方塊的一輸出信號， 藉以產生一 DLL時脈信號。 3 1 .如申請專利範圍第3 0項之延遲閉鎖迴路，更包括一延遲 模組，其係爲一種複製電路，用以將該延遲線方塊的該 輸出信號延遲一第二預定延遲値，其中該第二預定延遲 値反映實際資料和時脈路徑的一延遲量。 3 2 ·如申請專利範圔第3 0項之延遲閉鎖迴路，其中該時脈緩 衝方塊包括： 一第一時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號’並產生對應於該外部時脈信號的該第一 內部時脈信號；以及 一桌一日寸脈緩衝器’接收該外部時脈信號及該反相 外部時脈信號’並產生對應於該反相外部時脈信號的該 -39- 200531444 第二內部時脈信號。 3 3 .如申請專利範圍第3 0項之延遲閉鎖迴路，其中該相位比 較方塊包括： 一第一延遲方塊，將該迴授信號延遲一第二延遲値 以防止該最小靈敏區中的該阻塞失效； 一第一多工器，基於該即時閉鎖狀態選擇性地輸出 該迴授信號和該延遲迴授信號其中之一；以及 一相位比較器，比較該選定的迴授信號的一相位與 該外部時脈信號的一相位。 34.如申請專利範圍第33項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該延遲迴授時脈信號的一上 升邊緣時，該相位比較器輸出一邏輯低準位信號至該時 脈選擇方塊；否則，該相位比較器輸出一邏輯高準位信 號至該時脈選擇方塊。 3 5 .如申請專利範圍第3 4項之延遲閉鎖迴路，其中該時脈選 擇方塊包括： 一多工控制器，其係被一重置信號而重置’並基於 該第一相位比較器之一輸出信號的一邏輯狀態而產生一 選擇控制信號；以及 一第二多工器，當該選擇控制信號係爲一邏輯低狀 態時輸出該第一內部時脈信號至該延遲線方塊；否則， 該第二多工器輸出該第二內部時脈信號至該延遲線方 塊。 3 6 .如申請專利範圍第3 3項之延遲閉鎖迴路，其中該阻塞檢 -40- 200531444 查方塊係自該相位比較器接收一輸出信號、決定該即時 閉鎖狀態，藉以輸出至該相位比較方塊，並輸出一延遲 控制信號至該延遲線方塊，以調整該延遲線方塊的該延 遲値。 3 7 ·如申請專利範圍第3 6項之延遲閉鎖迴路，其中該延遲線 方塊包括： 一延遲線控制器，接收一延遲控制信號並基於該延 遲値輸出一移位方向信號；以及 一延遲線單元，具有複數個移位單元，該複數個移 位單元係用以根據該移位方向信號而延遲該選定的內部 時脈信號。 -41 -