KR980012315A - 다중 전자 장치 패키지 - Google Patents

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KR980012315A
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KR
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circuit layer
electronic device
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solder ball
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요셉 마이클 론다
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제프리 엘. 포멘
인터내서널 비지네스 머신즈 코포레이션
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Abstract

집적 회로, 메모리 칩 등의 다중 전자 장치들을 수용하기 위한 개선된 다중전자 장치 패키(multi-dlectronic device)가 개시되어 있다. 이 패키지는 제1의 기판과 제 2의 기판사이에 위치한 열 및 전기 전도성 평면을 포함하고 있다. 제1의 전자 장치는 제1의 기판의 개구(opening)내에서 평면의 제1의 표면에 고정되어 있고, 제2의 전자 장치는 제2의 기판의 개구내에서 평면의 대향하는 제2의 표면에 고정되어 있다. 이 전자 장치 패키지는 전자 장치 패키지를 제2의 회로 기판에 전기적으로 결합시키고 물리적으로 부착시키기 위해 제2의 기판에 부착된 솔더 볼(solder ball), 및 전자 장치 패키지를 제2의 전자 장치 패키지에 적충 구조로 (in a staked configuration) 전기적으로 결합시키고 물리적으로 부착시키기 위해 제2의 기판에 부착된 솔더 볼을 포함하고 있다.

Description

다중 전자 장치 패키지
본 발명은 직접 회로, 메모리 칩 등의 다중 전자 장치용 전자 장치 패키지(electronic device packages for miltiple electronic devices)에 관한 것이다.
다중 칩 모듈(multiple chip module, MCM)설계는 더 작은 면적내에 집적회로 또는 메모리 칩 등의 전자 장치들의 수를 증가시킬 필요에 부응하여 왔다. 초기에, MCM 기술은 Z축을 따라서가 아니라 XY평면에서 패키지화되지 않은 베어형태로(in an unpackaged, bare form)칩 또는 다이(die)를 접속하였다. MCM 기술은 이제 Z축을 따라 베어 칩(bare chip)의 상호 접속 및 적층(interconnection and stacking)을 가능하게 하였다. 이러한 타입의 3차원 MCM 패키징은 2차원 다중 칩 기판보다 더 높은 칩 집적도 및 더 낮은 요구 상호 접속 밀도(required interconnect density)를 제공한다. 이러한 3차원 다중 칩 모듈의 일례는 미국 특허 제5,222,014호에 나타나 있다. 이러한 설계는 칩 집적도를 크게 향상시켰지만, 이러한 설계에서는 열의 관리를 개선시키기 위해 추가적인 정밀성(further refinement)이 요구되며 또한 다중 칩 모듈의 프로파일(profile)을 추가적으로 감소시킬 필요가 있다. 다시 말하면, 다중 칩들로부터 발생되는 열을 관리 및 발산시키면서 칩 집적도를 추가적으로 증가시킬 필요가 있다.
2차원 MCM의 다른 단점은 번-인(burn-in) 동안에 발생한다. 번-인은 약한칩 또는 다이를 걸러내고 MCM에서의 각 다이가 양품 판정 다이(known good die, KGD)임을 확인시키기 위해 수행된다. 2차원 MCM이 번-인 동안에 고장이 나면, 전체 모듈은 고가의 제거 절차를 사용하여 파기 또는 수리되어야만 하며, 결함있는 다이는 제거되고 양품 판정 다이로 교체된다. 이와 같이, 2차원 MCM에서 다이의 수가 증가함에 따라, 기능 모듈에 대한 수율은 감소한다. 3차원 MCM을 생성하기 위해 2차원 MCM을 적층함으로써, 각각의 2차원 MCM층은 그 내부의 각각의 2차원 MCM 층 및 다이가 양품 판정 다이(known good)인지를 확인하기 위해 별도로 테스트 및 번인될 수 있다. 이와 같이 한 결과 기능상 3차원 모듈에 대한 수율은 등가의 칩 또는 회로 집적도를 갖는 3차원 모듈보다 더 높다. 또한, MCM 레벨에서 번-인을 수행함으로써, 각 다이의 양품 판정 다이 테스팅(known good die testing)을 피할 수 있다.
따라서, 본 발명은 제1의 표면(surface) 및 이에 대향한 제2의 표면을 가지며, 제1의 개구(opening)를 포함하고 있는 제1의 기판(substrate), 및 제1의 기판의 제1의 표면상에 형성된 제1의 전기 전도성 회로층(layer of electrically conductive circuity)을 구비하는 다중 전자 장치 패키지에 관한 것이다. 이 전자 장치 패키지는 또한 제1의 표면(surface) 및 이에 대향한 제2의 표면을 가지며, 제2의 개구(opening)을 포함하고 있는 제2의 기판(substrate), 및 제2의 기판의 제2의 표면상에 형성된 제2의 전도성 회로층(layer of electrically conductive circuity)을 더 포함하고 있다. 제1의 표면 및 이에 대향한 제2의 표면을 가지고 있는 열 및 전기전도성 평면이 포함되어 있다. 이 평면은 제1의 기판과 제2의 기판 사이에 위치하며, 제1 및 제2의 개구를 덮고 있다. 제1의 전자 장치는 제1의 전자 장치가 제1의 개구내에 위치하도록 평면의 제1의 표면에 고정(secure)되어 있고, 제1의 전자 장치는 제1의 회로층에 전기적으로 결합되어 있다. 이 전자 장치 패키지는 또한 제2의 개구내에 위치하도록 평면의 제2의 표면에 고정되어 있는 제2의 전자 장치를 포함하고 있다. 제2의 전자 장치는 제2의 회로층에 전기적으로 결합되어 있고 제1의 회로층은 제2의 회로층에 전기적으로 결합되어 있다. 제1의 회로층은 제2의 전자 패키지와의 전기적 결합에 적합하도록 되어 있고, 제2의 회로층은 제3의 외부 회로기판(external circuitized substrate)과의 전기적 결합에 적합하도록 되어 있다.
본 발명은 또한 제1의 표면 및 이에 대향한 제2의 표면을 갖는 제1의 기판을 구비하는 다중 전자 장치 패키지에 관한 것으로서, 제1의 표면은 제1의 표면으로부터 부분적으로 제1의 기판내로 뻗어 있다. 제1의 전기 전도성 회로층은 제1의 기판의 제1의 표면상에 형성되어 있고, 제2의 전기 전도성 회로층은 제1의 기판의 제2의 표면상에 형성되어 있고, 제2의 전기 전도성 회로층은 제1의 회로층에 전기적으로 결합되어 있으며 제2의 전기 회로층은 제3의 외부 회로 기판(external circuitized substrate)과의 전기적 결합에 적합하게 되어 있다. 이 전자 장치 패키지는 또한 제1의 캐비티내에 위치하도록 제1의 기판에 고정(secure)되어 제1의 전자 장치를 포함하고 있다. 이 제1의 전자 장치는 제1의 회로층에 전기적으로 결합되어 있다. 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제2의 기판이 포함되어 있으며, 제3의 전기 전도성 회로층은 제2의 기판의 제2의 표면상에 형성되어 있다. 이 전자 장치 패키지는 또한 제2의 기판에 결합되어 있는 제2의 전자 장치를 더 포함하며, 이 제2의 전자 장치는 제3의 회로층에 전기적으로 결합되어 있고, 제1 및 제2의 기판은 제2의 전자 장치 및 상기 제2의 기판의 제2의 표면이 제1의 전자 장치 및 제1의 기판의 상기 제1의 표면과 마주하도록 공통 경계면(common interface)을 따라서 서로 본딩(bond together)되어 있으며, 제1의 회로층은 제3의 회로층에 전기적으로 결합되어 있다.
본 발명은 또한 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제1의 기판; 제1의 기판의 제1의 표면상에 형성된 제1의 전기 전도성 회로층; 및 제1의 기판의 제2의 표면상에 형성되어 있는 제2의 전기 전도성 회로층을 구비하되, 제2의 전기 전도성 회로층은 상기 제1의 회로층에 전기적으로 결합되어 있으며, 제2의 전기 전도성 회로층은 제3의 외부 회로 기판(external circuitized substrate)과의 전기적 결합에 적합하게 되어 있다. 이 전자 장치 패키지는 또한 제1의 기판에 고정되고 제1의 회로층에 전기적으로 결합되어 있는 제1의 전자 장치; 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제2의 기판; 제2의 기판의 제1의 표면상에 형성된 제3의 전기 전도성 회로층; 제2의 기판에 결합되어 있고 제3의 회로층에 전기적으로 결합되어 있는 제2의 전자 장치; 제2의 기판의 제2의 표면상에 형성되어 제3의 회로층에 전기적으로 결합되어 있는 제4의 전기 전도성 회로층; 및 제1의 전자 장치 및 제1의 회로층의 일부분을 덮고 있는 제1의 캡슐화부(encapsulant)를 더 구비하고 있다. 제2의 기판은 제2의 기판의 제2의 표면으로부터 부분적으로 제2의 기판내로 뻗어있는 캐비티(cavity)를 포함하고 있으며, 제1 및 제2의 기판은 제2의 기판의 제2의 표면이 제1의 기판의 제1의 표면과 마주하고 캡슐화부의 일부분이 캐비티내로 뻗어 있도록 공통 경계면(common interface)을 따라 서로 본딩되어 있음으로써 제2의 기판의 제2의 표면과 제1의 기판의 제1의 표면간의 거리를 감소시킨다.
본 발명의 주된 잇점은 종래 기술의 다중 칩 모듈 설계(multi-chip module design)보다 칩 집적도가 증가되고(increased chip density), 전체 프로파일이 낮으며(lower overall profile), 방열 성능이 더 높은(greater heat dissipation performance)개선된 다중 전자 장치 패키지 설계이다.
또한, 본 발명은 MCM을 제조하는데 양품 판정 다이(known good die, KGD)가 필요없다는 잇점을 제공한다.
제1도는 본 발명에 따른 다중 전자 장치 패키지의 사시도.
제2도는 제1도의 다중 전자 장치 패키지의 단면도.
제3도는 본 발명에 따른 다중 전자 장치 패키지의 다른 실시예의 사시도.
제4도는 제3도 다중 전자 장치 패키지의 단면도.
제5도는 본 발명에 따른 다중 전자 장치 패키지의 또다른 실시예의 사시도.
제6도는 제5도 다중 전자 장치 패키지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 다중 전자 장치 패키지 20 : 제1의 전기 전도성 회로층
27 : 제2의 전기 전도성 회로층 36 : 제1의 전자 장치
40 : 제2의 전자 장치
제1도 및 제2도를 참조하면, 본 발명에 따른 다중 전자 장치 패키지(10)이 도시되어 있다. 다중 전자 장치 패키지(10)은 또한 볼 그리드 어레이(ball grid array, BGA)라고도 한다. 다중 전자 장치 패키지(10)은 제1의 표면(14) 및 이에 대향한 제2의 표면(16)을 갖는 제1의 기판(12)을 포함한다. 기판(12)는 유전체 물질, 즉 유리 섬유를 함유한 에폭시 수지(epoxy resin impregnated with glass fabric)로 이루어진 프리-페그(pre-peg) 등의 비전기 전도성 물질이다. 제1의 기판(12)는 제1의 개구(opening, 18)을 포함한다. 제1의 전기 전도성 회로층(20)은 제1의 기판(12)의 제1의 표면(14)상에 형성된다. 다중 전자 장치 패키지(10)은 또한 제1의 표면(24) 및 이에 대향한 제2의 표면(26)을 갖는 제2의 기판(22)을 포함한다. 제2의 기판(22)는 양호하게는 유리 섬유를 함유한 에폭시 수지로 이루어진 프리-페그로 제조된다. 제2의 기판(22)는 제2의 개구(28)를 포함한다. 제1의 표면(32) 및 이에 대향한 제2의 표면(34)를 갖는 열 및 전기 전도성 평면(30)을 구비하고 있다. 평면(30)은 제1의 기판(12)와 제2의 기판(22)사이에 위치하며, 제1 및 제2의 개구(18, 28)을 덮고 있다. 평면(30)은 양호하게는 구리박시트(copper foil sheet)이지만, 평면(30)은 알루미늄 등의 다른 열 및 전기 전도성 물질로 만들어질 수도 있음을 잘 알 것이다. 제1의 전자 장치(36)은 제1의 전자 장치(36)이 제1의 개구(18)내에 위치하도록 평면(30)의 제1의 표면(32)에 고정되어 있다. 제1의 전자 장치(36)은 제1의 회로층(20)에 전기적으로 결합되어 있다. 제1의 전자 장치(36)은 집적 회로, 메모리 칩, 및 접촉점(38a, 38b)를 갖는 반도체 다이(semiconductor die) 등의 임의의 전기 관련 구성 요소(electrical gased component)일 수도 있다.
제2의 전자 장치(40)은 제2의 전자 장치(40)이 제2의 개구(28)내에 위치하도록 평면(30)의 제2의 표면(34)에 고정되어 있다. 제2의 전자 장치(40)은 접촉점(38c, 38d)를 통해 제2의 기판(22)의 제2의 표면(34)상에 형성된 제2의 회로층(27)에 전기적으로 결합되어 있다. 제1의 회로층(20)은 제2의 회로층(27)에 전기적으로 결합되어 있고, 제1의 회로층(20)은 제2의 전자 패키지(10')과의 전기적 결합에 적합하게 되어 있다. 또한 제2의 회로층(27)은 제3의 외부 회로 기판(external circuitized substrate)(도시안됨)과 전기적 결합에 적합하도록 되어 있다. 제2의 전자 패키지(10')이 다중 전자 장치 패키지(10)와 동일하게 파선으로 도시되어 있지만, 제2의 전자 패키지(10')은 종래 기술에서 이미 기술된 설계들 또는 제3도 내지 제6도에 기술되어 있는 설계들과 같이 여러 가지 다른 형태를 취할 수도 있다.
계속하여 제1도 및 제2도를 참조하면 다중 전자 장치 패키지(10)은 또한 제1 및 제2의 회로층(20, 27)을 전기적으로 결합시키기 위해 제1 및 제2의(12, 22)를 통해 뻗어 있는 복수의 도금된 쓰루 홀(plated through hole; 42, 44, 46, 48, 50, 52)을 구비하고 있다. 제2의 회로층(27)은 복수의 솔더 볼 패드(solder ball pad; 54, 56, 58, 60, 62, 64)를 포함한다. 솔더 볼(66, 68, 70, 72, 74, 76)은 당해 기술 분야에서 공지된 바와 같이 제2의 회로층(27)을 제3의 외부 회로 기판(도시안됨)에 전기적으로 결합시키기 위해 솔더 볼 패드(54, 56, 58, 60, 62, 64)에 각각 결합 또는 솔더링 되어 있다. 제2의 전자 패키지(10')은 최소한 다음의 부분품(parts)를 포함한다: 제1의 표면(24') 및 제1의 표면(24')에 대향한 제2의 표면(26')을 갖는 제4의 기판(22'); 제4의 기판(22')의 제2의 표면(26')상에 형성된 제3의 전기 전도성 회로층(27'); 및 제4의 기판(22')에 결합되어 있고 제3의 회로층(27')에 전기적으로 결합되어 있는 제3의 전자 장치(40'), 제2의 전자 장치 패키지(10')은 다중 전자 장치 패키지(10)의 상부에 적층되어 그에 부착되어 있다. 제2의 회로층(27')은 복수의 솔더 볼 패드(54', 56', 58', 60', 62', 64')을 포함한다. 제1의 회로층(20)은 제2의 회로층(27')의 솔더 볼 패드(54', 56', 58', 60', 62', 64')각각에 대해 그에 대응하는 솔더 볼 패드(78, 80, 82, 84, 86, 88)을 포함한다. 솔더 볼(90, 92, 94, 96, 98, 100)은 다중 전자 장치 패키지(10)을 제2의 전자 패키지(10')에 부착시키고 제1의 회로층(20)을 제3의 회로층(27')에 전기적으로 결합시키기 위해 각각의 솔더 볼 패드(54', 56', 58', 60', 62', 64') 및 대응하는 각각의 솔더 볼 패드(78, 80, 82, 84, 86, 88)에 각각 결합되어 있다. 다중 전자 장치 패키지(10)은 또한 금 또는 구리 등의 전기 전도성 물질로 만들어진 본드 와이어(bond wire; 102a, 102b, 102c, 102d)를 포함한다. 본드 와이어(102a, 102b)는 제1의 전자 장치(36)을 제1의 회로층(20)에 전기적으로 결합시키기 위해 제1의 전자 장치(36) 및 제1의 회로층(20)의 접촉점(38a, 38b)사이에 결합되어 있다. 본드 와이어(102c, 102d)는 제2의 전자 장치(40)을 제2의 회로층(27)에 전기적으로 결합시키기 위해 제2의 전자 장치(40) 및 제2의 회로층(27)의 접촉점(38a, 38b)사이에 결합되어 있다. 본드 와이어(102a, 102b, 102c 102d)는 공지의 와이어 본딩 기술을 사용하여 접촉점(38a, 38b, 38c, 38d) 및 제1 및 제2의 회로층(20, 27)에 결합될 수 있다. 다중 전자 장치 패키지(10)은 또한 전자 장치(36), 본드 와이어(102a, 102b) 및 제1의 회로층(20)의 일부분을 덮기 위해 양호하게는 에폭시 수지로 만들어진 제1의 캡슐화부(encapsulant; 104), 및 전자 장치(40), 본드 와이어(102c, 102d) 및 제2의 회로층(27)을 덮기 위해 양호하게는 에폭시 수지로 만들어진 제2의 캡슐화부(106)를 포함한다. 제1의 캡슐화부(104)는 제1의 전자 패키지(10)을 제2의 전자 패키지(10')에 물리적으로 결합시키기 위해 제2의 전자 패키지(10')과 관련된 캡슐화부에 바인딩(bind)될 수 있다. 도시되어 있지는 않지만, 제1 및 제2의 캡슐화부(104, 106)은 제1의 전자 패키지(10)을 둘러싸는 단 하나의 일체형 캡슐화부의 형태를 취할 수도 있음을 잘 알 것이다.
이제 제3도 및 제4도를 참조하면, 본 발명에 따른 다중 전자 장치 패키지(300)의 또 다른 실시예가 도시되어 있다. 다중 전자 장치 패키지(300)은 제1의 표면(314) 및 이에 대향한 제2의 표면(316)을 갖는 제1의 기판(312)를 포함한다. 제1의 표면(314)는 제1의 표면(314)로부터 부분적으로 제1의 기판(312)내로 뻗어 있는 제1의 캐비티(cavity; 318)을 포함한다. 제1의 전기 전도성 회로층(320)은 제1의 기판(312)의 제1의 표면(314)상에 형성되어 있다. 제2의 전기 전도성 회로층(322)는 제1의 기판(312)의 제2의 표면(316)상에 형성되어 있으며, 제2의 회로층(322)은 하나 이상의 도금된 쓰루 홀(324a, 324b)를 통해 제1의 회로층(320)에 전기적으로 결합되어 있다. 제2의 회로층(322)는 제3의 외부 회로 기판(도시안됨)과의 전기적 결합에 적합하도록 되어 있다. 제1의 전자 장치(326)은 제1의 전자 장치(326)이 제1의 캐비티(318)내에 위치하도록 제1의 기판(312)에 고정되어 있다. 제1의 전자 장치(326)은 접촉점(327a, 327b)를 통해 제1의 회로층(320)에 전기적으로 결합되어 있다. 다중 전자 장치 패키지(300)은 또한 제1의 표면(330) 및 이에 대향한 제2의 표면(322)를 갖는 제2의 기판(328)을 포함한다. 제1도 및 제2도의 다중 전자 장치 패키지(10)에서와 같이, 제1 및 제2의 기판(312, 328)은 양호하게는 유리 섬유를 함유한 에폭시 수지로 이루어진 프리-페그이다. 제3의 전기 전도성 회로층(334)는 제2의 기판(328)의 제2의 표면(332)상에 형성된다. 접촉점(327c, 327d)를 갖는 제2의 전자 장치(336)은 제2의 기판(328)에 결합되어 있다. 제2의 전자 장치(336)은 제3의 전기 전도서 회로층(334)에 전기적으로 결합되어 있다. 제1 및 제2의 기판(312, 328)은 제2의 전자장치(336) 및 제2의 기판(328)의 제2의 표면(332)가 제1의 전자장치(326) 및 제1의 기판(312)의 제1의 표면(314)에 마주하도록 공통 경계면을 따라 서로 본딩되어 있고, 제1의 회로층(320)은 제2의 회로층(334)에 전기적으로 결합되어 있다. 도금된 쓰루홀(324a, 324b)는 제1의 기판(312)을 통해 뻗어 있고 제1 및 제2의 회로층(320, 322)를 전기적으로 결합시킨다. 제2의 회로층(322)는 복수의 솔더 볼 패드(338, 340, 342, 344, 346, 348, 350)을 포함한다.
다중 전자 장치 패키지(300)은 또한 제2의 회로층(322)를 제3의 외부 회로 기판(도시안됨)에 전기적으로 결합시키기 위해 각각의 솔더 볼 패드(338, 340, 342, 344, 346, 348, 350)에 각각 결합된 솔더 볼(352, 354, 356, 358, 360, 362, 364)를 구비한다. 제1의 회로층(320)은 복수의 솔더 볼 패드(366, 368, 370, 372, 374, 376)을 포함한다. 제3의 회로층(334)는 제1의 회로층(320)의 각각의 솔더 볼 패드(366, 368, 370, 372, 374, 376)에 대해 대응하는 솔더 볼 패드(378, 380, 382, 384, 386, 388)을 포함한다. 솔더 볼(390, 392, 394, 396, 398, 400)은 제1의 기판(312)를 공통 따라 제2의 기판(328)에 부착시키고 제1의 회로층(320)을 제3의 회로층(334)에 전기적으로 결합시키기 위해 각각의 솔더 볼 패드(366, 368, 370, 372, 374, 376) 및 대응하는 솔더 볼 패드(378, 380, 382, 384, 386, 388)에 각각 결합되어 있다. 본드 와이어(402a, 402b)는 제1의 전자 장치(326) 및 제1의 회로층(320)의 접촉점(327a, 327b)사이에 와이어 본딩되어 있다. 본드 와이어(402c, 402d)는 제2의 전자 장치(336) 및 제3의 회로층(334)의 접촉점(327c, 327d)사이에 와이어 본딩되어 있다. 이와 같이, 제1의 전자 장치(326)은 제1의 회로층(320)에 전기적으로 결합되어 있고, 제2의 전자 장치(336)은 제3의 회로층(334)에 전기적으로 결합되어 있다. 다중 전자 장치 패키지(300)은 또한 제1의 전자 장치(326), 제1의 캐비티(318), 본드 와이어(402a, 402b) 및 제1의 회로층(320)의 적어도 일부분을 덮고 있는 양호하게는 에폭시 수지로 만들어진 제1의 캡슐화부(encapsulant; 404), 및 제2의 전자 장치(336), 본드 와이어(402c, 402d) 및 제1의 회로층(334)의 적어도 일부분을 덮고 있는 양호하게는 에폭시 수지로 만들어진 제1의 캡슐화부(406)을 포함한다. 제1의 캡슐화부(404)는 제1의 기판(312)를 제2의 기판(328)에 부착시키기 위해 제2의 캡슐화부(406)에 바인딩(bind)되어 있다. 제2의 기판(328)은 또한 개구(opening; 408) 및 제2의 기판(328)의 제1의 표면(330)에 결합되고 개구(408)을 덮고 있는 열 전도성 평면(410)을 포함한다. 제2의 전자 장치(336)은 개구(408)내에서 열 전도성 평면(410)에 부착되어 있다. 이와같이, 제2의 전자 장치(336)은 평면(410)을 통해 제2의 기판(328)에 결합되어 있다. 평면(410)은 제1 및 제2의 전자 장치(326, 336)으로부터 발생된 열을 발산시킨다. 부가적으로 기판(312, 328)은 매립된 열 및 전기 전도성 평면을 더 포함할 수도 있다.
이제 제5도 및 제6도를 참조하면, 본 발명에 따른 다중 전자 장치 패키지(500)의 또다른 실시예가 도시되어 있다. 다중 전자 장치 패키지(500)은 제1의 표면(514) 및 이에 대향한 제2의 표면(516)을 갖는 제1의 기판(512)를 구비한다. 제1의 전기 전도성 회로층(518)은 제1의 기판(512)의 제1의 표면(514)상에 형성된다. 제2의 전기 전도성 회로층(520)은 제1의 기판(512)의 제2의 표면(516)상에 형성되며, 제2의 회로층(520)은 제1의 회로층(518)에 전기적으로 결합되어 있으며, 제2의 회로층(520)은 제3의 외부 회로 기판(도시안됨)과의 전기적 결합에 적합하도록 되어 있다. 접촉점(523a, 523b)를 갖는 제1의 전자 장치(522)는 제1의 기판(512)에 고정되고 제1의 회로층(518)에 전기적으로 결합되어 있다. 제1의 표면(526) 및 제2의 표면(528)을 갖는 제2의 기판(524)도 포함되어 있다. 제3의 전기 전도성 회로층(530)은 제2의 기판(524)의 제1의 표면(526)상에 형성된다. 접촉점(523c, 523d)를 갖는 제2의 전자 장치(532)는 제2의 기판(524)에 결합되고 제3의 회로층(530)에 전기적으로 결합되어 있다. 제4의 전기 전도성 회로층(534)는 제2의 기판(524)의 제2의 표면(528)상에 형성되고, 제4의 회로층(534)는 제3의 회로층(530)에 전기적으로 결합되어 있다. 다중 전자 장치 패키지(500)은 제1의 전자 장치(522) 및 제1의 회로층(518)의 일부분을 덮고 있는 양호하게는 에폭시 수지로 만들어진 제1의 캡슐화부(536)을 포함한다. 제2의 기판(524)는 제2의 기판(524)의 제2의 표면(528)로부터 부분적으로 제2의 기판(524)로 뻗어 있는 캐비티(538)을 포함한다. 제1 및 제2의 기판(512, 524)는 제2의 기판(524)의 제2의 표면(528)이 제1의 기판(512)의 제1의 표면(514)에 마주하도록 공통 경계면을 따라 서로 본딩되어 있다. 제1의 캡슐화부(536)의 적어도 일부분은 캐비티(538)내로 뻗어 있으며 따라서 제2의 기판(524)의 제2의 표면(528)과 제1의 기판(512)의 제1의 표면(514)간의 거리를 감소시키게 된다.
다중 전자 장치 패키지(500)은 또한 제1 및 제2의 회로층(518, 520)을 전기적으로 결합시키기 위해 제1의 기판(512)를 통해 뻗어 있는 적어도 하나의 도금된 쓰루 홀(540a, 540b, 540c)를 구비하고 있다. 게다가, 전자 장치 패키지(500)은 또한 제3 및 제4의 회로층(530, 534)를 전기적으로 결합시키기 위해 제2의 기판(524)를 통해 뻗어 있는 적어도 하나의 도금된 쓰루 홀 (542a, 542b)를 구비하고 있다. 제2의 회로층(520)은 복수의 솔더 볼 패드(544, 546, 548, 550, 552, 554, 556)을 포함한다. 솔더 볼(558, 560, 562, 564, 566, 568, 570)은 제2의 회로층(520)을 제3의 외부 회로 기판에 전기적으로 결합시키고 다중 전자 장치 패키지(500)을 제3의 외부 회로 기판에 물리적으로 부착시키기 위해 각각의 솔더 볼 패드(544, 546, 548, 550, 552, 554, 556)에 각각 결합되어 있다. 제1의 회로층(518)은 복수의 솔더 볼 패드(572, 574, 576, 578, 580, 582)를 포함한다. 제4의 회로층(534)는 제1의 회로층(518)의 각각의 솔더 볼 패드(572, 574, 576, 578, 580, 582)에 대해 대응하는 솔더 볼 패드(584, 586, 588, 590, 600, 602)를 포함한다. 솔더 볼(604, 606, 608, 610, 612, 614)는 제1의 기판(512)를 제2의 기판(524)에 공통 경계면을 따라 부착시키고 제1의 회로층(518)을 제4의 회로층(534)에 전기적으로 결합시키기 위해 각각의 솔더 볼 패드(572, 574, 576, 578, 580, 582) 및 대응하는 솔더 볼 패드(584, 586, 588, 590, 600, 602)에 결합되어 있다.
제1의 캡슐화부(536)은 제2의 기판(524) 특히 캐비티(538)에 본딩되어 있다. 도시되어 있지는 않지만, 제1 및 제2의 기판(512, 524)는 기판내에 캡슐화되어 있는 열 전도성 및 전기 전도성 평면을 포함한다. 이들 평면은 제1의 전자 장치(522) 및 제2의 전자 장치(532)에 의해 발생된 열을 발산시킨다. 본드 와이어(616a, 616b)는 제1의 전자 장치(522)를 제1의 회로층(518)에 전기적으로 결합시키기 위해 제1의 전자 장치(522) 및 제1의 회로층(518)의 접촉점(523a, 523b)사이에 와이어 본딩되어 있다. 또한, 본드 와이어(616c, 616d)는 제2의 전자 장치(532)를 제3의 회로층(530)에 전기적으로 결합시키기 위해 제2의 전자 장치(532) 및 제3의 회로층(530)의 접촉점(523c, 523d) 사이에 와이어 본딩되어 있다. 제1의 캡슐화부(536)은 부가적으로 제1의 전자 장치(522) 및 제1의 회로층(518) 사이에 접속된 본드 와이어(616a, 616b)를 덮고 있다. 에폭시 수지로 만들어진 제2의 캡슐화부(618)은 제2의 전자 장치(532), 제3의 회로층(530)의 적어도 일부분, 및 제2의 전자 장치(532)를 제3의 회로층(530)에 전기적으로 결합시키는 이들 본드 와이어(616c, 616d)를 덮고 있다.
본 발명 및 그의 잇점들이 상세히 기술되어 있지만, 첨부된 특허 청구의 범위에서 정의된 본 발명의 정신 또는 범위를 벗어나지 않고 여러 가지 변경, 대체 및 수정이 행해질 수 있다는 것을 알아야한다.

Claims (30)

  1. 다중 전자 패키지(multi-electronic package)에 있어서, ① 제1의 표면(sulface) 및 이에 대향한 제 2의 표면을 가지며, 제1의 개구(opening)를 포함하고 있는 제1의 기관(substrate), ② 상기 제1의 기판의 상기 제1의 표면상에 형성된 제1의 전기 전도성 회로층(layer electrically conductive circuitry), ③ 제1의 표면(surface) 및 이에 대향한 제2의 표면을 가지며, 제2의 개구(opening)를 포함하고 있는 제2의 기판(substrate), ④ 상기 제2의 기판의 상기 제2의 표면상에 형성된 제2의 전기 전도성 회로층(layer electrically conductive circuitry), ⑤ 제1의 표면 및 이에 대향한 제2의 표면을 가지며, 상기 제1의 기판과 상기 제2의 기판 사이에 위치하고 상기 제1 및 제2의 개구를 덮고 있는 열 및 전기 전도성 평면(thermally and elctrically conductive plane), ⑥ 상기 제1의 개구내에 위치하도록 상기 평면의 상기 제1의 표면에 고정(secure)되어 있고, 상기 제1의 회로층에 전기적으로 결합되어 있는 제1의 전자 장치(electronic device), ⑦ 상기 제2의 개구내에 위치하도록 상기 평면의 상기 제2의 표면에 고정되어 있고, 상기 회로층에 전기적으로 결합되어 있는 제2의 전자 장치를 포함하되, 상기 제1의 회로층은 상기 제2의 회로층에 전기적으로 결합되어 있고, 상기 제1의 회로층은 제2의 전자 패키지와의 전기적 결합에 적합하도록 되어 있고, 상기 제2의 회로층은 제3의 외부 회로 기판(external circuitized substrate)과의 전기적 결합에 적합하도록 되어 있는 다중 전자 장치 패키지.
  2. 제1항에 있어서, 상기 제1 및 제2의 회로층을 전기적으로 결합시키기 위해 상기 제1 및 제2의 기판을 통해 뻗어 있는 적어도 하나의 도금된 쓰루 홀(plated-through hole)을 더 포함하는 다중 전자 장치 패키지.
  3. 제1항에 있어서, 상기 제2의 회로층이 복수의 솔더 패드(solder ball pad)를 포함하고 있는 다중 장치 패키지.
  4. 제3항에 있어서, 상기 제2의 회로층을 상기 제3의 외부 회로 기판에 전기적으로 결합시키기 위해 상기 솔더 볼 패드 각각에 결합되어 있는 솔더 볼(solder ball)을 더 포함하는 다중 전자 장치 패키지.
  5. 제1항에 있어서, 제1의 표면 및 이에 대향한 제2의 표면을 갖는 제4의 기판, 상기 제4의 기판의 상기 제2의 표면상에 형성된 제3의 전기 전도성 회로층, 상기 제4의 기판에 결합되어 있고 상기 제3의 회로층에 전기적으로 결합되어 있는 제3의 전자 장치를 포함하는 제2의 전자 패키지를 더 구비하는 다중 전자 장치 패키지.
  6. 제5항에 있어서, 상기 제2의 전자 장치 패키지는 상기 전자 장치 패키지의 상부에 적층(stack)되어 그에 부착(attach)되어 있는 다중 전자 장치 패키지.
  7. 제6항에 있어서, 상기 제3의 회로층은 복수의 솔더 볼 패드를 포함하고 있는 다중 전자 장치 패키지.
  8. 제7항에 있어서, 상기 제1의 회로층은 상기 제3의 회로층의 상기 솔더 볼 패드 각각에 대해 대응하는 솔더 패드를 포함하고 있는 다중 전자 장치 패키지.
  9. 제8항에 있어서, 상기 제1 및 제2의 전자 패키지를 부착시키고 상기 제1의 회로층을 상기 제3의 회로층에 전기적으로 결합시키기 위해 상기 각각의 솔더 볼 패드 및 대응하는 솔더 볼 패드에 결합된 솔더 볼을 더 포함하는 다중 전자 장치 패키지.
  10. 다중 전자 패키지에 있어서, ① 제1의 캐비티(cavity)를 포함하는 제1의 표면 및 이에 대향한 제2의 표면을 갖는 제1의 기판, ② 상기 제1의 기판의 상기 제1의 표면상에 형성된 제1의 전기 전도성 회로층, ③ 상기 제1의 기판의 상기 제2의 표면상에 형성되고, 상기 제1의 회로층에 전기적으로 결합되어 있으며, 제3의 외부 회로 기판(external circuitized substrate)과의 전기적 결합에 적합하게 되어 있는 제2의 전기 전도성 회로층, ④ 상기 제1의 캐비티내에 위치하도록 상기 제1의 기판에 고정(secure)되어 있고, 상기 제1의 회로층에 전기적으로 결합되어 있는 제1의 전자 장치, ⑤ 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제2의 기판, ⑥ 상기 제2의 기판의 상기 제2의 표면상에 형성된 제3의 전기 전도성 회로층, ⑦ 상기 제2의 기판에 결합되고, 상기 제3의 회로층에 전기적으로 결합되어 있는 제2의 전자 장치를 포함하되, 상기 제1의 캐비티는 상기 제1의 표면으로부터부분적으로 상기 제1의 기판내로 뻗어 있고, 상기 제1 및 제2의 기판은 상기 제2의 전자 장치 및 상기 제2의 기판의 상기 제2의 표면이 상기 제1의 전자 장치 및 상기 제1의 기판의 상기 제1의 표면과 마주하도록 공통경계면(common interface)를 따라 서로 본딩(bond together)되어 있으며, 상기 제1의 회로층은 상기 제3의 회로층에 전기적으로 결합되어 있는 다중전자 장치 패키지.
  11. 제10항에 있어서, 상기 제1 및 제2의 회로층을 전기적으로 결합시키기 위해 상기 제1의 기판을 통해 뻗어 있는 적어도 하나의 도금된 쓰루 홀(plated-through hole)을 포함하는 다중 전자 장치 패키지.
  12. 제10항에 있어서, 상기 제2의 회로층은 복수의 솔더 볼 패드(solder ball pad)를 포함하고 있는 다중 전자 장치 패키지.
  13. 제12항에 있어서, 상기 제2의 회로층을 상기 제3의 외부 회로 기판에 전기적으로 결합시키기 위해 상기 각각의 솔더 볼 패드에 결합되어 있는 솔더 볼(solder ball)을 더 포함하는 다중 전자 장치 패키지.
  14. 제10항에 있어서, 상기 제1의 회로층은 복수의 솔더 볼 패드를 포함하고 있는 다중 전자 장치 패키지.
  15. 제14항에 있어서, 상기 제3의 회로층은 상기 제1의 회로층의 상기 각각의 솔더 볼 패드에 대해 대응하는 솔더 볼 패드를 포함하고 있는 다중 전자 장치 패키지.
  16. 제15항에 있어서, 상기 제1의 기판을 상기 공통 경계면을 따라 상기 제2의 기판에 부착시키고 상기 제1의 회로층을 상기 제3의 회로층에 전기적으로 결합시키기 위해 각각의 솔더 볼 패드 및 대응하는 솔더 볼 패드에 결합되어 있는 솔더 볼을 더 포함하는 다중 전자 장치 패키지.
  17. 제10항에 있어서, 상기 제1의 전자 장치, 상기 제1의 캐비티, 및 상기 제1의 회로의 적어도 하나의 부분을 덮고 있는 제1의 캡슐화부(encapsulant), 상기 제2의 전자 장치 및 상기 제3의 회로의 적어도 하나의 부분을 덮고 있는 제2의 캡슐화부를 더 포함하되, 상기 제1의 캡슐화부는 상기 제1의 기판을 상기 제2의 기판에 부착(attach)시키기 위해 상기 제2의 캡슐화부에 본딩(bond)되어 있는 다중 전자 장치 패키지.
  18. 제10항에 있어서, 상기 제2의 기판은 개구(opening)를 포함하고 있는 다중 전자 장치 패키지.
  19. 제18항에 있어서, 상기 제2의 기판의 상기 제1의 표면에 결합되어 있고, 상기 개구를 덮고 있는 열 전도성 평면(thermally conductive plane)을 더 포함하는 다중 전자 장치 패키지.
  20. 제19항에 있어서, 상기 제2의 전자 장치는 상기 개구내에서 상기 평면에 고정(secure)되어 있는 다중 전자 장치 패키지.
  21. ① 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제1의 기판, ② 상기 제1의 기판의 상기 제1의 표면상에 형성된 제1의 전기 전도성 회로층, ③ 상기 제1의 기판의 상기 제2의 표면상에 형성되고, 상기 제1의 회로층에 전기적으로 결합되어 있으며, 제3의 외부 회로 기판(external circuitized substrate)과의 전기적 결합에 적합하게 되어 있는 제2의 전기 전도성 회로층, ④ 상기 제1의 기판에 고정되어 있고, 상기 제1의 회로층에 전기적으로 결합되어 있는 제1의 전자 장치, ⑤ 제1의 표면 및 이에 대향하는 제2의 표면을 갖는 제2의 기판, ⑥ 상기 제2의 기판의 상기 제1의 표면상에 형성된 제3의 전기 전도성 회로층, ⑦ 상기 제2의 기판에 결합되어 있고, 상기 제3의 회로층에 전기적으로 결합되어 있는 제2의 전자 장치, ⑧ 상기 제2의 기판의 상기 제2의 표면상에 형성되고, 상기 제3의 회로층에 전기적으로 결합되어 있는 제4의 전기 전도성 회로층, ⑨ 상기 제1의 전자 장치 및 상기 제1의 회로층의 일부분을 덮고 있는 제1의 캡슐화부(encapsulant)를 포함하되, 상기 제2의 기판은 상기 기판의 상기 제2의 표면으로부터 부분적으로 상기 제2의 기판내로 뻗어있는 캐비티(cavity)를 포함하고 있으며, 상기 제1 및 제2의 기판은 상기 제2의 기판의 상기 제2의 표면이 상기 제1의 기판의 상기 제1의 표면과 마주하고 상기 캡슐화부의 적어도 하나의 부분이 상기 캐비티 내로 뻗어 있도록 공통 경계면(commoninterface)를 따라 서로 본딩되어 있음으로써 상기 제2의 기판의 상기 제2의 표면과 상기 제1의 기판의 상기 제1의 표면간의 거리를 감소시키는 다중 전자 장치 패키지.
  22. 제21항에 있어서, 상기 제1 및 제2의 회로층을 전기적으로 결합시키기 위해 상기 제1의 기판을 통해 뻗어있는 적어도 하나의 도금된 쓰루 홀(plated-through hole)을 더 포함하는 다중 전자 장치 패키지.
  23. 제21항에 있어서, 상기 제3 및 제4의 회로층을 전기적으로 결합시키기 위해 상기 제2의 기판을 통해 뻗어있는 적어도 하나의 도금된 쓰루 홀(plated-through hole)을 더 포함하는 다중 전자 장치 패키지.
  24. 제21항에 있어서, 상기 제2의 회로층은 복수의 솔더 볼 패드(solder ball pad)를 포함하고 있는 다중 전자 장치 패키지.
  25. 제21항에 있어서, 상기 제2의 회로층을 상기 제3의 외부 회로 기판에 전기적으로 결합시기키 위해 상기 각각의 솔더 볼 패드에 결합되어 있는 솔더 볼(solder ball)을 더 포함하는 다중 전자 장치 패키지.
  26. 제21항에 있어서, 상기 제1의 회로층은 복수의 솔더 볼 패드를 포함하고 있는 다중 전자 장치 패키지.
  27. 제26항에 있어서, 상기 제4의 회로층은 상기 제1의 회로층의 상기 각각의 솔더 볼 패드에 대해 대응하는 솔더 볼 패드를 포함하고 있는 다중 전자 장치 패키지.
  28. 제27항에 있어서, 상기 제1의 기판을 상기 제2의 기판에 상기 공통 경계면을 따라 부착시키고 상기 제1의 회로층을 상기 제4의 회로층에 전기적으로 결합시키기 위해 상기 각각의 솔더 볼 패드 대응하는 솔더 볼 패드에 결합된 솔더 볼을 더 포함하는 다중 전자 장치 패키지.
  29. 제21항에 있어서, 상기 캡슐화부는 상기 제2의 기판에 본딩되어 있는 다중 전자 장치 패키지.
  30. 제21항에 있어서, 상기 제1 및 제2의 기판은 기판내에 캡슐화되어 있는 열 전도성 및 전기 전도성 평면(a thermally conductive and electrically conductive plane encapsulated therein)을 포함하는 다중 전자 장치 패키지.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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