JP2841841B2 - Ｐｇａパッケージ - Google Patents
ＰｇａパッケージInfo
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- JP2841841B2 JP2841841B2 JP2306568A JP30656890A JP2841841B2 JP 2841841 B2 JP2841841 B2 JP 2841841B2 JP 2306568 A JP2306568 A JP 2306568A JP 30656890 A JP30656890 A JP 30656890A JP 2841841 B2 JP2841841 B2 JP 2841841B2
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- JP
- Japan
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- package
- chip
- pga
- fixed
- heat sink
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPGAパッケージに関する。
従来のセラミックパッケージとして特に多ピンに適用
できるものとしては、PGA（ピングリッドアレー）パッ
ケージが標準的になっている。PGAパッケージに関する
最近の報告として「電子情報学会報告 ICD89−98（198
9）PP15」に示すものがある。
できるものとしては、PGA（ピングリッドアレー）パッ
ケージが標準的になっている。PGAパッケージに関する
最近の報告として「電子情報学会報告 ICD89−98（198
9）PP15」に示すものがある。
PGAパッケージは実装時にICチップが上に向くフェイ
スアップ型と、ICチップが下に向くフェイスダウン型に
分類される。
スアップ型と、ICチップが下に向くフェイスダウン型に
分類される。
フェイスアップ型PGAパッケージは第２図に示すよう
に、下面に外部リード10Aを有するセラミックの積層基
板5Aに凹部を設け、この凹部内にICチップ４を固着し、
更に積層基板5A上に接着剤２を介してヒートシンク１を
固着した構造となっている。
に、下面に外部リード10Aを有するセラミックの積層基
板5Aに凹部を設け、この凹部内にICチップ４を固着し、
更に積層基板5A上に接着剤２を介してヒートシンク１を
固着した構造となっている。
またフェイスダウン型PGAパッケージは、第３図に示
すように、下面に外部リード10Aを有する積層基板5Bの
中央部に開口部を設け、この開口部の上面を覆うように
放熱板を固着し、この放熱板の下面にICチップ４を固着
し、更に放熱板３の上面に接着剤２を介してヒートシン
ク１を固着した構造となっている。
すように、下面に外部リード10Aを有する積層基板5Bの
中央部に開口部を設け、この開口部の上面を覆うように
放熱板を固着し、この放熱板の下面にICチップ４を固着
し、更に放熱板３の上面に接着剤２を介してヒートシン
ク１を固着した構造となっている。
従来のフェイスアップ型のPGAパッケージは、チップ
の下にピンを立てることができるため多ピンに向いてい
るが熱の経路が長くなり、熱抵抗が高くなるという欠点
があった。
の下にピンを立てることができるため多ピンに向いてい
るが熱の経路が長くなり、熱抵抗が高くなるという欠点
があった。
また、従来のフェイスダウン型PGAパッケージは、熱
抵抗を小さくできるという利点はあるが、ICチップの下
部に外部リードを形成することができないため、多ピン
に応用するためには、パッケージサイズを大きくする
か、もしくはピン間ピッチを小さくするかの方法がとら
れていた。しかしながら前者は高密度実装が出来ず、後
者は特殊な実装技術が必要で特にASIC対応のパッケージ
では実装する側の対応が困難であるという問題点があっ
た。
抵抗を小さくできるという利点はあるが、ICチップの下
部に外部リードを形成することができないため、多ピン
に応用するためには、パッケージサイズを大きくする
か、もしくはピン間ピッチを小さくするかの方法がとら
れていた。しかしながら前者は高密度実装が出来ず、後
者は特殊な実装技術が必要で特にASIC対応のパッケージ
では実装する側の対応が困難であるという問題点があっ
た。
また、最近高速デバイス用のパッケージではスイッチ
ングノイズ（デルタＩノイズ）が問題になっており、こ
の対策として電源部のインダクタスを下げるか、チップ
コンデンサを内蔵するかの方法が採られている。前者の
方法には限度があるため、最近はチップコンデンサを内
蔵したLSIパッケージが多くなっている。しかしなが
ら、従来のPGA型のパッケージでは、チップコンデンサ
をキャビティー内のチップの横に配置する等の方法で行
われているため、キャビティーの寸法だけでなく、パッ
ケージの寸法も大きくなるという大きな問題点を有して
いた。
ングノイズ（デルタＩノイズ）が問題になっており、こ
の対策として電源部のインダクタスを下げるか、チップ
コンデンサを内蔵するかの方法が採られている。前者の
方法には限度があるため、最近はチップコンデンサを内
蔵したLSIパッケージが多くなっている。しかしなが
ら、従来のPGA型のパッケージでは、チップコンデンサ
をキャビティー内のチップの横に配置する等の方法で行
われているため、キャビティーの寸法だけでなく、パッ
ケージの寸法も大きくなるという大きな問題点を有して
いた。
本発明のPGAパッケージは、中央部に開口部を有しか
つ下面にパッケージ内リードが設けられた第１の積層基
板と、前記開口部の上面を覆うように設けられ下面にIC
チップが固着された放熱板と、この放熱板の上面に固着
されたヒートシンクと、上面の中央部に凹部を有し下面
に外部リードが設けられ、かつ上面が前記パッケージ内
リードに接続された第２の積層基板と、この第２の積層
基板の凹部に固着されたチップコンデンサとを有するも
のである。
つ下面にパッケージ内リードが設けられた第１の積層基
板と、前記開口部の上面を覆うように設けられ下面にIC
チップが固着された放熱板と、この放熱板の上面に固着
されたヒートシンクと、上面の中央部に凹部を有し下面
に外部リードが設けられ、かつ上面が前記パッケージ内
リードに接続された第２の積層基板と、この第２の積層
基板の凹部に固着されたチップコンデンサとを有するも
のである。
次に本発明を図面を用いて説明する。
第１図は本発明の一実施例の断面図である。
第１図においてPGAパッケージは、中央部に開口部が
形成され下面にパッケージ内リード７が設けられたセラ
ミックからなる第１の積層基板５と、この開口部の上面
を覆うように第１の積層基板５にロー付け法や熱圧着法
により固定された放熱板３と、この放熱板３の下面に固
着されたICチップ４と、放熱板３の上面に接着剤２を介
して固定されたヒートシンク１と、中央部に凹部を有し
下面に外部リード10が設けられ、かつパッケージ内リー
ド７に接続するセラミックからなる第２の積層基板８
と、この凹部上に固着されたチップコンデンサ９とから
主に構成されている。尚第１図において６はキャップで
ある。
形成され下面にパッケージ内リード７が設けられたセラ
ミックからなる第１の積層基板５と、この開口部の上面
を覆うように第１の積層基板５にロー付け法や熱圧着法
により固定された放熱板３と、この放熱板３の下面に固
着されたICチップ４と、放熱板３の上面に接着剤２を介
して固定されたヒートシンク１と、中央部に凹部を有し
下面に外部リード10が設けられ、かつパッケージ内リー
ド７に接続するセラミックからなる第２の積層基板８
と、この凹部上に固着されたチップコンデンサ９とから
主に構成されている。尚第１図において６はキャップで
ある。
本実施例に示したPGAパッケージでは、パッケージ内
リード７はピン間隔が1.27mmと狭くなっているが、外部
リード10はピン間隔が2.54mmと広くしている。パッケー
ジ内リード７の接続には高度の接続技術と専用の設備が
必要であるが、それはLSIメーカー等の専用メーカーで
生産するため問題は無い。また外部リード10の接続は汎
用のPGAパッケージと同じであるため実装は容易であ
る。
リード７はピン間隔が1.27mmと狭くなっているが、外部
リード10はピン間隔が2.54mmと広くしている。パッケー
ジ内リード７の接続には高度の接続技術と専用の設備が
必要であるが、それはLSIメーカー等の専用メーカーで
生産するため問題は無い。また外部リード10の接続は汎
用のPGAパッケージと同じであるため実装は容易であ
る。
また、本実施例ではICチップ４の下部に外部リード10
を形成できるため、多ピンパッケージに適している。実
際に従来と同一数の多ピンパッケージに本発明を適用し
た場合、パッケージ面積を70％以下にすることができ
た。またICチップ４の下部にチップコンデンサ９を搭載
できるため、パッケージ寸法を広げる事なくスイッチン
グノイズを低減できる。
を形成できるため、多ピンパッケージに適している。実
際に従来と同一数の多ピンパッケージに本発明を適用し
た場合、パッケージ面積を70％以下にすることができ
た。またICチップ４の下部にチップコンデンサ９を搭載
できるため、パッケージ寸法を広げる事なくスイッチン
グノイズを低減できる。
このように本実施例は、フェイスダウン型PGAでかつ
多ピンパッケージであるため、低熱抵抗でかつ多ピン対
応の汎用パッケージであり、しかもスイッチングを少な
くすることができる。
多ピンパッケージであるため、低熱抵抗でかつ多ピン対
応の汎用パッケージであり、しかもスイッチングを少な
くすることができる。
尚、上記実施例では、第１の積層基板としてセラミッ
ク基板を用いた場合について説明したが、プリント基板
を用いてもよい。この場合、より低コストPGAパッケー
ジを形成できるというメリットがある。
ク基板を用いた場合について説明したが、プリント基板
を用いてもよい。この場合、より低コストPGAパッケー
ジを形成できるというメリットがある。
以上説明したように本発明のPGAパッケージでは、フ
ェイスダウン型PGAパッケージであるため熱抵抗が小さ
く、ICチップの下部に外部リードを形成できるため多ピ
ン対応が可能であり、更にチップコンデンサICをチップ
の下部に搭載できるため、パッケージ寸法を変化させず
にスイッチングノイズを低減できるという効果がある。
ェイスダウン型PGAパッケージであるため熱抵抗が小さ
く、ICチップの下部に外部リードを形成できるため多ピ
ン対応が可能であり、更にチップコンデンサICをチップ
の下部に搭載できるため、パッケージ寸法を変化させず
にスイッチングノイズを低減できるという効果がある。
第１図は本発明の一実施例の断面図、第２図及び第３図
は従来例の断面図である。 １……ヒートシンク、２……接着剤、３……放熱板、４
……ICチップ、５……第１の積層基板、5A,5B……積層
基板、６……キャップ、７……パッケージ内リード、８
……第２の積層基板、９……チップコンデンサ、10,10A
……外部リード。
は従来例の断面図である。 １……ヒートシンク、２……接着剤、３……放熱板、４
……ICチップ、５……第１の積層基板、5A,5B……積層
基板、６……キャップ、７……パッケージ内リード、８
……第２の積層基板、９……チップコンデンサ、10,10A
……外部リード。
Claims (1)
- 【請求項１】中央部に開口部を有しかつ下面にパッケー
ジ内リードが設けられた第１の積層基板と、前記開口部
の上面を覆うように設けられ下面にICチップが固着され
た放熱板と、この放熱板の上面に固着されたヒートシン
クと、上面の中央部に凹部を有し下面に外部リードが設
けられ、かつ上面が前記パッケージ内リードに接続され
た第２の積層基板と、この第２の積層基板の凹部に固着
されたチップコンデンサとを有することを特徴とするPG
Aパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306568A JP2841841B2 (ja) | 1990-11-13 | 1990-11-13 | Ｐｇａパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306568A JP2841841B2 (ja) | 1990-11-13 | 1990-11-13 | Ｐｇａパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177870A JPH04177870A (ja) | 1992-06-25 |
| JP2841841B2 true JP2841841B2 (ja) | 1998-12-24 |
Family
ID=17958627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306568A Expired - Fee Related JP2841841B2 (ja) | 1990-11-13 | 1990-11-13 | Ｐｇａパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841841B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573809B2 (ja) * | 1994-09-29 | 1997-01-22 | 九州日本電気株式会社 | 電子部品内蔵のマルチチップモジュール |
| US5675183A (en) * | 1995-07-12 | 1997-10-07 | Dell Usa Lp | Hybrid multichip module and methods of fabricating same |
| US5748452A (en) * | 1996-07-23 | 1998-05-05 | International Business Machines Corporation | Multi-electronic device package |
-
1990
- 1990-11-13 JP JP2306568A patent/JP2841841B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177870A (ja) | 1992-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |