JP2000269413A - 半導体装置 - Google Patents

半導体装置

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JP2000269413A JP11073689A JP7368999A JP2000269413A JP 2000269413 A JP2000269413 A JP 2000269413A JP 11073689 A JP11073689 A JP 11073689A JP 7368999 A JP7368999 A JP 7368999A JP 2000269413 A JP2000269413 A JP 2000269413A
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semiconductor
plate
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和博 田口
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Abstract

(57)【要約】 【課題】 ２つの半導体チップを上下方向に配置するこ
とによって高集積化を実現しながらも、上部の半導体チ
ップで発生する熱を下部の半導体チップ側に伝えない構
造の半導体装置を提供する。 【解決手段】 本発明の半導体装置１０は、下部多層基
板１５、上部多層基板１６、及び、仕切り板１３によっ
て断熱空間Ｓを形成する箱形状のパッケージと、下部多
層基板１５の内面上に搭載される下部ＬＳＩチップ１１
と、仕切り板１３の外面上に搭載される上部ＬＳＩチッ
プ１２とを有している。これにより、高集積化の要請に
応えながらも、上部ＬＳＩチップ１２で発生する熱が下
部ＬＳＩチップ１１に伝わる不具合を防止し、下部ＬＳ
Ｉチップ１１の良好な動作性能を保証することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、更なる高集積化を可能にする半導体装置に関
する。
【０００２】
【従来の技術】一般に、半導体装置では、１枚の配線基
板上に複数個のＬＳＩチップ（半導体チップ）が２次元
的に配設される。図４は、このような従来の半導体装置
を示す側面図である。この半導体装置では、夫々がパッ
ケージに封入されたＬＳＩチップ４０Ａ及びＬＳＩチッ
プ４０Ｂが、所定の配線パターンを有する実装基板２０
上に隣接して配置される。ＬＳＩチップ４０Ａは、実装
基板２０に半田ボール２９を介して接続されるＴＡＢ(T
ape Automated Bonding)テープ２５上に配置され、ボン
ディングパッドが、ボンディングワイヤＢＷを介してＴ
ＡＢテープ２５の導電リードに接続される。更に、ＬＳ
Ｉチップ４０Ａ及びボンディングワイヤＢＷ上が樹脂材
料で被覆されている。ＬＳＩチップ４０Ｂ側も同様の構
造を備える。
【０００３】上記従来の半導体装置では、複数個のＬＳ
Ｉチップを２次元的に配置することによって高集積化を
図っている。しかし、このような手法によると、コンピ
ュータ装置等に内蔵される実装基板２０のサイズの限界
により、ＬＳＩチップ数をあまり増加させることができ
ず、更なる高集積化は困難である。
【０００４】そこで、高集積化を促進させるための半導
体装置が、特開平１０−８４０７６号公報に記載されて
いる。この公報に記載の半導体装置では、ＬＳＩチップ
を上下方向に積層した状態でパッケージに封入し、上部
ＬＳＩチップと下部ＬＳＩチップとが夫々、ボールグリ
ッドアレイ（Ball Grid Array:ＢＧＡ)と補助基板の導
電リードとを介して実装基板に接続されている。
【０００５】
【発明が解決しようとする課題】しかし、上記公報に記
載の半導体装置では、ＬＳＩチップをパッケージに封入
した半導体装置の小型化を追及する余り、上部のＬＳＩ
チップと下部のＬＳＩチップとの間の隙間が非常に狭く
なり、しかもこの隙間に樹脂材料が充填されている。こ
のため、上下２段のＬＳＩチップの内、特に上部のＬＳ
Ｉチップの放熱経路が十分に確保されず、上部のＬＳＩ
チップで発生する熱が樹脂材料を経由して下部のＬＳＩ
チップに伝わり、下部のＬＳＩチップの良好な動作性能
が妨げられるおそれがあった。
【０００６】本発明は、上記に鑑み、２つの半導体チッ
プを上下方向に配置することによって高集積化を実現し
ながらも、上部の半導体チップで発生する熱を下部の半
導体チップ側に伝えない構造の半導体装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、底板、壁板、及び、蓋板に
よって断熱空間を形成する箱形状のパッケージと、前記
底板の内面上に搭載される第１の半導体チップと、前記
蓋板の外面上に搭載される第２の半導体チップとを備え
ることを特徴とする。
【０００８】本発明の半導体装置では、２つの半導体チ
ップを上下方向に配置することによって高集積化の要請
に応えながらも、上下２段の半導体チップの間に断熱空
間を設けることにより、第２の半導体チップで発生する
熱が第１の半導体チップに伝わる不具合を防止でき、第
１の半導体チップの良好な動作性能を保証することがで
きる。
【０００９】ここで、前記底板及び壁板を夫々配線基板
によって構成することができる。この場合、第１及び第
２の半導体チップからの信号をパッケージ外部に容易に
取り出すことができる。
【００１０】また、前記蓋板を金属板によって構成する
ことができる。この場合、蓋板に搭載される第２の半導
体チップの放熱性を向上させることができる。
【００１１】好ましくは、前記底板の配線端子と、前記
壁板の下端に露出する配線端子とが前記壁板の下端にお
いて半田ボールを介して接続される。この場合、底板と
壁板との電気的な結合が極めて容易になる。
【００１２】更に好ましくは、前記第２の半導体チップ
と、前記壁板の上端に露出する配線端子とがボンディン
グワイアを介して接続される。この場合、第２の半導体
チップと壁板との間のボンディングワイヤを、蓋板上に
盛った樹脂材料で被覆することができる。
【００１３】或いは、上記に代えて、前記第１の半導体
チップと、前記底板の配線端子とがボンディングワイヤ
を介して接続されることも好ましい態様である。この場
合、第１の半導体チップと底板との間のボンディングワ
イヤの撓みを断熱空間内に余裕をもって収容することが
できる。
【００１４】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
半導体装置を示す断面図である。半導体装置１０は、パ
ッケージ内に、下部ＬＳＩチップ１１及び上部ＬＳＩチ
ップ１２を収容している。パッケージは、下部ＬＳＩチ
ップ１１が固定される下部多層配線基板（底板）１５
と、下部多層配線基板１５上に配置され下部ＬＳＩチッ
プ１１を囲む壁部（壁板）１６ａを形成する上部多層配
線基板１６と、壁部１６ａ上に配置され下部ＬＳＩチッ
プ１１の上方を閉塞する四角形状の仕切り板（蓋板）１
３とを有する。
【００１５】下部多層配線基板１５は、表面の中央部分
に、下部ＬＳＩチップ１１を載置するための四角形状の
凹部１５ａを有し、裏面のランド部に、下部ＬＳＩチッ
プ１１及び上部ＬＳＩチップ１２からの信号を外部に出
力するための複数の半田ボール１９をマトリックス状に
有する。下部多層配線基板１５は、プラスチック材料等
から成り、凹部１５ａ側から順に、表面及び裏面の双方
に端部が露出する複数ずつの導電リード（配線端子）１
４ａと１４ｂとを有する。導電リード１４ａ及び１４ｂ
は夫々、下部多層配線基板１５の裏面側で対応する半田
ボール１９に接続される。
【００１６】下部ＬＳＩチップ１１は、下部多層配線基
板１５の凹部１５ａに嵌め込まれた状態で、ボンディン
グパッド（図示せず）が、対応する導電リード１４ａに
ボンディングワイヤＢＷで接続される。
【００１７】上部多層配線基板１６は、プラスチック材
料等から成る四角枠形状を有し、内部には上端及び下端
の双方に端部が露出する複数の導電リード（配線端子）
１８が形成されている。下部多層配線基板１５と上部多
層配線基板１６と仕切り板１３とによって囲まれて断熱
空間を成す空隙１６ｂが形成される。壁部１６ａの上端
には、仕切り板１３を嵌め込むための四角形状の段差部
１６ｃが形成される。
【００１８】導電リード１８と導電リード１４ｂとは、
例えば半田ボール（図示せず）を介して接続される。半
田ボールを用いることにより、下部多層基板１５と上部
多層基板１６との電気的な結合が極めて簡便になる。半
田ボールによる壁部１６ａと下部多層配線基板１５との
間の隙間には樹脂材料が注入される。
【００１９】導電リード１８、導電リード１４ａ及び１
４ｂは、銅（Ｃｕ）や金（Ａｕ）等の導電性材料から成
り、下部多層配線基板１５及び上部多層配線基板１６の
双方の縦方向に貫通するスルーホールに上記導電性材料
が充填されることによって形成される。
【００２０】仕切り板１３は、金属等の導体から成り、
表面の中央部分に上部ＬＳＩチップ１２が固定されてい
る。これにより、上部ＬＳＩチップ１２の放熱性の向上
が図られている。固定された上部ＬＳＩチップ１２は、
ボンディングパッド（図示せず）が、対応する導電リー
ド１８にボンディングワイヤＢＷを介して接続されてい
る。仕切り板１３上の上部ＬＳＩチップ１２とボンディ
ングワイヤＢＷとは、上部に盛られたモールド樹脂１７
によって被覆されている。
【００２１】図２は、本半導体装置の実装状態を示す側
面図である。上記構成の半導体装置１０が、所定の配線
パターンを有する実装基板２０上に複数の半田ボール１
９を介して接続されている。更に、別の半導体装置１０
を実装基板２０上に接続することにより、一層の高集積
化が実現する。
【００２２】図３は、本半導体装置の製造工程を説明す
るための分解斜視図である。まず、下部多層配線基板１
５の凹部１５ａに下部ＬＳＩチップ１１を嵌め込み、下
部ＬＳＩチップ１１のボンディングパッドＢＰと下部多
層配線基板１５の導電リード１４ａとをボンディングワ
イヤＢＷで接続する。
【００２３】次いで、空隙１６ｂ内に下部ＬＳＩチップ
１１を位置させつつ上部多層配線基板１６を下部多層配
線基板１５上に配置し、導電リード１８を導電リード１
４ｂに半田ボール等を介して接続する。更に、壁部１６
ａと下部多層配線基板１５との間の隙間に樹脂材料を注
入して硬化させる。なお、下部ＬＳＩチップ１１を下部
多層配線基板１５上に載置して接続する工程と、下部多
層配線基板１５上に上部多層配線基板１６を固定する工
程とは、実施の順序が上記と逆でも良い。
【００２４】次いで、上部多層配線基板１６の段差部１
６ｃに仕切り板１３を嵌め込んで、上部多層配線基板１
６上のＧＮＤ端子（図示せず）に導通させる。これによ
り、壁部１６ａと下部多層配線基板１５と仕切り板１３
とによって囲まれた断熱空間（１６ｂ）が形成され、下
部ＬＳＩチップ１１と導電リード１４ａとの間の撓んだ
ボンディングワイヤＢＷが、断熱空間内に余裕をもって
収容される。
【００２５】更に、上部ＬＳＩチップ１２を中央部分に
固定し、ＬＳＩチップ１２のボンディングパッドＢＰ
を、上部多層配線基板１６の導電リード１８にボンディ
ングワイヤＢＷで接続する。次いで、仕切り板１３、上
部多層配線基板１６、上部ＬＳＩチップ１２及びボンデ
ィングワイヤＢＷ上で、モールド樹脂１７を所定の形状
に硬化させ、上部ＬＳＩチップ１２及びボンディングワ
イヤＢＷを被覆する。これにより、下部ＬＳＩチップ１
１及び上部ＬＳＩチップ１２をパッケージに収容した半
導体装置１０が完成する。
【００２６】本実施形態例では、２つのＬＳＩチップ１
１、１２が上下方向に配置されることにより、２次元的
に配置される場合に比して最大１／２の占有面積に縮小
される。これにより、実装基板２０上での半導体装置１
０の実装面積が縮小し、高密度の実装が実現した。更
に、断熱空間（１６ｂ）の存在により、上部ＬＳＩチッ
プ１２で発生する熱が下部ＬＳＩチップ１１に伝わる不
具合を防止できるので、下部ＬＳＩチップ１１の良好な
動作性能を保証することができる。
【００２７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、２つの半導体チップを上下方向に配置する
ことによって高集積化を実現しながらも、上部の半導体
チップで発生する熱が下部の半導体チップ側に伝わる不
具合を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体装置を
示す側面断面図である。
【図２】第１実施形態例における半導体装置の実装状態
を示す側面断面図である。
【図３】第１実施形態例における半導体装置の製造工程
を説明するための分解斜視図である。
【図４】従来の半導体装置の実装状態を示す側面図であ
る。
【符号の説明】
１０：半導体装置 １１：下部ＬＳＩチップ（第１の半導体チップ） １２：上部ＬＳＩチップ（第２の半導体チップ） １３：仕切り板（蓋板） １４ａ、１４ｂ、１８：導電リード １５：下部多層配線基板（底板） １５ａ：凹部 １６：上部多層配線基板 １６ａ：壁部（壁板） １６ｂ：空隙（断熱空間） １６ｃ：段差部 １７：モールド樹脂 １９：半田ボール ２０：実装基板 ＢＰ：ボンディングパッド ＢＷ：ボンディングワイヤ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 底板、壁板、及び、蓋板によって断熱空
    間を形成する箱形状のパッケージと、前記底板の内面上
    に搭載される第１の半導体チップと、前記蓋板の外面上
    に搭載される第２の半導体チップとを備えることを特徴
    とする半導体装置。
  2. 【請求項２】 前記底板及び壁板が夫々配線基板によっ
    て構成される、請求項１に記載の半導体装置。
  3. 【請求項３】 前記蓋板が金属板によって構成される、
    請求項１又は２に記載の半導体装置。
  4. 【請求項４】 前記底板の配線端子と、前記壁板の下端
    に露出する配線端子とが前記壁板の下端において半田ボ
    ールを介して接続される、請求項１乃至３の何れか１項
    に記載の半導体装置。
  5. 【請求項５】 前記第２の半導体チップと、前記壁板の
    上端に露出する配線端子とがボンディングワイアを介し
    て接続される、請求項１乃至４の何れか１項に記載の半
    導体装置。
  6. 【請求項６】 前記第１の半導体チップと、前記底板の
    配線端子とがボンディングワイヤを介して接続される、
    請求項１乃至５の何れか１項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002627A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 에어 컬럼을 갖는 반도체 패키지
JP2006339466A (ja) * 2005-06-03 2006-12-14 Murata Mfg Co Ltd 部品内蔵モジュールおよびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US8089143B2 (en) * 2005-02-10 2012-01-03 Stats Chippac Ltd. Integrated circuit package system using interposer
CN101091421A (zh) * 2005-09-02 2007-12-19 松下电器产业株式会社 模块

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489356A (en) 1987-09-29 1989-04-03 Nec Corp Hybrid integrated circuit
JP2799472B2 (ja) * 1990-05-31 1998-09-17 イビデン株式会社 電子部品搭載用基板
JPH0440546A (ja) 1990-06-07 1992-02-10 Fuji Electric Co Ltd アドレス変換回路およびプログラマブルコントローラシステム
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
JP2705369B2 (ja) 1991-05-31 1998-01-28 株式会社デンソー 電子装置
JPH0582710A (ja) 1991-09-20 1993-04-02 Hitachi Ltd 半導体装置の実装構造
JPH0832183A (ja) 1994-05-12 1996-02-02 Furukawa Electric Co Ltd:The 半導体素子パッケージ
JPH08250651A (ja) 1995-03-10 1996-09-27 Nippon Steel Corp 半導体パッケージ
JP2901518B2 (ja) 1995-06-15 1999-06-07 日本電気株式会社 マルチチップ半導体装置
US5739581A (en) * 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
JPH1084076A (ja) 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002627A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 에어 컬럼을 갖는 반도체 패키지
JP2006339466A (ja) * 2005-06-03 2006-12-14 Murata Mfg Co Ltd 部品内蔵モジュールおよびその製造方法
JP4507986B2 (ja) * 2005-06-03 2010-07-21 株式会社村田製作所 部品内蔵モジュールの製造方法

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Publication number Publication date
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