KR950008241B1 - 필름 캐리어 테이프 및 그것을 내장한 적층형 멀티칩 반도체 장치와 그의 제조방법 - Google Patents

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히로유끼 다나까
다다오 시노다
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가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

필름 캐리어 테이프 및 그것을 내장한 적층형 멀티칩 반도체 장치와 그의 제조방법
제1도는 히이트 싱크를 가진 TAB테이프를 사용하고, 또 본 발명에 따른 싱글층의 패키지로써 기능하는 냉각장치를 도시한 도면.
제2도는 TAB테이프 제조공정에서 히이트 싱크의 제작법을 도시한 도면.
제3도는 3층 구조의 테이프를 도시한 도면.
제4도는 2층 구조의 테이프를 도시한 도면.
제5도는 TAB테이프 릴로부터 구멍이 뚫린 히이트 싱크를 가진 TAB테이프와 커넥터를 도시한 도면.
제6도는 커넥터의 접속 및 히이트 싱크를 가진 TAB리이드와 커넥터상의 패턴 사이의 위치맞춤을 도시한 도면.
제7도는 히이트 싱크가 열전도 패턴에 의해 기판에 접속된 구조를 도시한 도면
제8도(a) 및 제8도(b)는 MC(금속 코어)기판과 히이트 싱크의 접촉을 도시한 도면.
제9도는 접착 시이트를 사용해서 히이트 싱크와 반도체 칩을 접속하는 것을 도시한 도면.
제10도는 더미 범프를 사용해서 히이트 싱크와 반도체 칩을 접속하는 것을 도시한 도면.
제11도(a) 및 제11도(b)는 포팅 수지와의 접합성을 향상시키기 위해 구멍이 형성된 히이트 싱크를 각각 도시한 도면.
제12도는 적층형 멀티칩 반도체 장치의 냉각 구조를 도시한 도면.
제13도는 본 발명 및 종래 기술 구성의 온도 효과를 나타내는 곡선을 도시한 도면.
제14도는 방열 휜을 갖고 제12도의 냉각 구조를 구비하는 냉각 구성을 도시한 도면.
제15도(a) 및 제15도(b)는 열전도 패턴을 거쳐서 기판에 접속된 적층형 멀티칩 반도체 장치의 히이트 싱크를 도시한 도면.
제16도는 단열재가 마련된 히이트 싱크를 사용하는 적층형 멀티칩 반도체 장치의 단면 사시도.
제17도는 4층 칩 반도체 장치 적층 구조에 대한 조립품을 도시한 도면.
제18도는 싱글 또는 다층 구조에서 히이트 싱크의 형성 및 조립의 흐름도.
제19도는 커넥터와 히이트 싱크의 위치관계를 도시한 도면.
제20도는 커넥터가 홈을 구비하도록 처리해서 히이트 싱크와 커넥터의 간섭을 피하도록 한 구조를 도시한 도면.
제21도는 스루 홀 대신으로써 전기적 도전부를 포함하는 2층 적층 구조의 코너부를 도시한 도면.
제22도는 스루 홀을 대신하는 전기적 도전부의 사시도.
제23도는 제22도에 채택한 방법과는 다른 방법에 의해 형성된 스루 홀을 대신하는 전기적 도전부를 도시한 도면.
제24도는 커넥터 형성후에 칩 셀렉트부가 외부적으로 형성된 구조를 도시한 도면.
제25도는 도금한 배선을 사용하는 칩 셀렉트부가 2층 구조의 커넥터 내부에 짜넣어진 구조를 도시한 도면.
제26도(a)는 칩 셀렉트부에 의해 인출되고 스위칭 동작을 할 수 있게 하는 리이드가 접속된 쪽의 전기적 도전부의 4층의 단면도.
제26도(b)는 칩 셀렉트부가 접속되고 1시스템마다 따로따로 최하층에 도달하는 전기적 도전부를 도시한 도면.
제27도는 각 층에 대해 외부적으로 마련된 칩 셀렉트부의 사시도.
제28도는 더미 리이드를 사용하지 않을때 제26도(b)에 대응하는 전기적 도전부의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩 2 : 테이프 캐리어
5 : 히이트 싱크 3 : 리이드
본 발명은 필름 캐리어 테이프에 반도체 칩을 전기적으로 접속한 필름 캐리어(이하, TAB(Tape Automated Bonding)라 한다)형 반도체 장치를 포함하고, 커넥터를 거친 적층형 멀티칩 반도체 장치를 냉각하는 장치 및 방법에 관한 것이다.
종래의 멀티칩 반도체 장치 냉각방법에 대해서는 기판에 평면적으로 배치된 반도체 칩에 장착된 방열 핀을 통해 냉각을 실행하는 방법이 일본국 실용신안 공개공보 36052/88호에 기재되어 있다. 또한, SOP(Small Outline Package)에서의 중첩 배치의 패키지 구조에 대한 냉각방법으로써는 일본국 실용신안 공개 공보 261166/87이 있다.
상기 종래 기술에 따르면, 반도체 칩상에 직접 방열 휜(fin)을 탑재하기가 쉬웠다. 그러나, TAB방법에 따른 적층형 멀티칩 반도체 장치에 있어서는 방열 휜을 탑재할 수 있는 곳이 최상층 또는 최하층뿐이다. 그러한 구조로는 방열 휜을 중간층에 탑재할 수 없다. 그러므로, 그러한 중간층의 직접 냉각에 대해서는 고려되어 있지 않다. 따라서, 동작시 많은 열을 발생하는 반도체 칩을 사용하는 경우, 또는 동시에 다수의 층이 동작할때, 과열로 인해 오동작이나 반도체 칩의 특성이 나빠지는 일이 있다. 또한, 열피로(thermal fatigue)로 인해 접속부의 신뢰성이 저하한다는 문제점이 있다.
본 발명의 목적은 적층형 반도체 장치의 상기 중간층 사이의 열 영향을 완화해서 그러한 중간층의 냉각을 적극적으로 실행하는 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 칩을 냉각할 수 있는 히이트 싱크를 가진 반도체 장치에 대해 필름 캐리어 테이프를 제공하는 것이다.
본 발명의 특징에 따르면, 적어도 히이트 싱크 또는 방열 휜이 각 반도체 칩 및 커넥터 상에 마련된다.
본 발명에 따르면, TAB형 반도체 장치의 종래의 제조공정을 크게 변화시키지 않고 히이트 싱크를 각 반도체 칩상에 형성할 수 있다. 반도체 칩의 각층에 탑재된 히이트 싱크의 동작으로 발생된 열은 적층형 멀티칩 반도체 장치의 외부로 적극적으로 전도된다. 그후 대기중으로 방출된다. 그러므로, 특별히 중간층에 있어서는 방열 구조가 마련되어 있지 않은 경우와 비교해서 냉각이 확실하다. 다른 종류의 반도체 칩이 적층될때, 각 히이트 싱크상에 단열재를 마련해서 다른 반도체 칩으로의 열간섭을 억제할 수 있다. 그결과, 적층형 멀티칩 반도체 장치의 응용 범위가 확대된다. 또한, 스루 홀을 통과하는 것 대신에, 커넥터상에 마련되어 방열 휜으로서 기능하는 전기적 도전부에 의해 리이드와 커넥터의 전기적 접속에서의 방열도 촉진된다. 따라서, 동작시의 온도 상승을 억제하고, 성능 저하로 인한 오동작을 방지하며, 발생하는 열응력의 저감에 의한 접속의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 구성에 대해 도면을 참조해서 설명하며, 동일 부호는 동일 부분을 가리킨다. 제1도는 패키지로도 기능하는 히이트 싱크를 사용하는 TAB형 반도체 장치에 대한 냉각 구조를 도시한 사시도이다. 반도체 칩(1)에 각각 탑재되는 본 발명에 따른 히이트 싱크(5)는 TAB테이프 제조공정에서 동시에 형성되어 제2도에 도시한 바와 같이 ILB(Inner Lead Bonding)에 따라 탑재된다.
캐리어로써 테이프(2), 리이드부(3)으로써 동박층(copper foil layer), 그들을 적층하기 위한 접착층(14)를 구비하는 제3도에 도시한 바와 같은 반도체 장치에 대한 3층 필름 캐리어 테이프에 있어서, 통상 TAB용 테이프에 디바이스 홀 및 스프로킷(Sprocket)홀을 형성하고 접착층을 거쳐서 테이프에 동박층(구리층)을 본딩한 후, 동박을 리이드 형상으로 에칭헤서 테이프 캐리어를 완성한다.
이때, 본 발명에 따르면, 리이드(3)부분의 형상에 에칭방지처리를 실시하고 히이트 싱크(5)에 대응하는 부분에도 에칭방지처리를 실시해서, 히이트 싱크(5)가 리이드부의 에칭과 동시에 제2도에 도시한 바와 같이 형성된다. 히이트 싱크의 형상은 특별히 제한되는 것은 아니지만, 칩상의 ILB부분과의 간섭이 없고, 칩 동작시의 발열량에 대응한 열량이 전달될 수 있는 단면적을 가지면 된다. 지금까지 존재하는 TAB용 동박의 인장 테스트 시료에서는 마찬가지의 형상 및 치수이므로, 여기에 기술한 특징을 사용하는 처리방범을 응용할 수 있다.
다음의 ILB공정에 있어서, 각 칩(1)상에 형성된 범프(bump)(13)이라고 하는 돌기 형상 전극에 가열 도구를 사용해서 내부 리이드(3)을 본딩한다. 따라서, 반도체 칩(1)이 TAB테이프에 탑재하게 된다. 이때, 열전도율이 높은 열경화 수지, 예를들면 에폭시 수지를 포함한 결정성 필러를 반도체 칩(1)의 표면에 도포하여 히이트 싱크(5)를 칩 표면에 동시에 탑재한다.
또한, 칩 표면의 본딩부, 디바이스 홀을 둘러싸는 영역 및 히이트 싱크(5)를 포팅(potting)수지(9)로 봉지해서, 히이트 싱크를 갖는 TAB테이프 릴을 완성한다. 이 제조공정을 테이프의 릴상태에서 실행하고, 종래기술 및 공정에서 거의 그대로 적용할 수 있으므로, 상술한 공정은 대량 생산에도 적합하다.
또한, 제5도에 도시한 바와 같은 형상으로 TAB테이프 릴로부터 구멍이 뚫린 히이트 싱크(5)를 가진 TAB형 반도체 칩을, 리이드(3)을 통해 납땜해서 커넥터(6)상의 패턴이라고 하는 전기적 접속부(12)에 전기적으로 접속한다. 그러므로, 히이트 싱크(5)를 SOP패키지로부터의 리이드와 마찬가지 방식으로 정형해서 제1도에 도시한 패키지 구조를 얻는다.
히이트 싱크(5)를 커넥터(6)상의 패턴에 대해서 TAB테이프의 바깥쪽 리이드를 위치시키기 위해 사용할 수 있다. 특히, TAB테이프상에 형성된 히이트 싱크상에 제6도에 도시한 위치결정 마크(10)을 마련하고, 커넥터(6)상에 마련된 위치결정 마크(10)과 일치시켜서 바깥쪽 리이드와 패턴(12)를 서로에 대해 위치맞춤시킬 수 있다. 위치결정 마크(10)은 에칭 또는 포토프린팅에 의해 형성되므로, 리이드(3)과 패턴(12)의 위치맞춤에 대해 충분한 치수 정확도를 달성할 수 있다.
예를들면, 리이드 형상등을 도금에 의해 직접 테이프 캐리어(2)상에 형성하는 제4도에 도시한 바와 같은 2층 테이프를 사용하는 경우에도, 동박을 에칭에 의해 바라는 형상으로 형성할 수 있기 때문에, 동박의 두께와 강도가 충분하다면, 본 발명에 따른 히이트 싱크를 형성할 수 있다.
상기 반도체 장치에 조립된 반도체 칩(1)이 4M DRAM인 경우에, 동작시의 전력 소비는 약 500mW이고, 싱글 칩으로써의 칩은 온도가 약 60℃ 정도로 발열한다. 전력 소비가 보다 큰 반도체 칩을 사용하는 경우에, 온도가 더 높은 레벨로 되는 것을 예상할 수 있다. 그러므로, 효과적인 발열 구조를 채택할 필요가 있다. 본 발명에 따른 제1도에 도시한 바와 같은 히이트 싱크를 사용하면, 양호한 열전도 특성을 갖는 금속 히이트 싱크를 통해 칩표면에서 대기로의 방열을 효과적으로 촉진할 수 있다.
기판을 구비하는 방열 구조에서 기판으로의 열전도를 촉진시키기 위해, 히이트 싱크(5)를 제7도에 도시한 바와 같이 형성하고, 기판상에 형성된 열전도 패턴(15)에, 예를들면 납땜에 의해 접속한다. 이 경우에, 열전도율이 우수한 MC(금속 코어)기판(17)을 제8도(a) 및 제8도(b)에 도시한 바와 같은 기판으로써 사용하면, 열의 전도가 기판 전체에 걸쳐서 실행된다. 따라서, 반도체 장치 고유의 영역에 부가해서 기판의 영역을 효과적으로 사용해서, 대기로의 방열을 달성할 수 있으므로, 방열효과가 더욱 향상된다. 열전도 패턴(15)가 제8도(a)에 도시한 바와 같이, 스루 홀(16)을 거쳐서 내부 금속에 직접 접속되거나, 또는 제8도(b)에 도시한 바와 같이, 히이트 싱크(5)가 금속 코어 기판(17)로 연장하거나 통과하면, 보다 현저한 효과를 얻을 수 있다.
또한, 제14도에 도시한 바와 같이, 히이트 싱크의 바깥쪽에 방열 휜을 붙이는 것에 의해, 방열 면적을 증가시키고 대기로의 방열효과를 향상시킬 수 있다.
ILB에서, 테이프 캐리어(2)상의 히이트 싱크(5)와 반도체 칩(1)을 밀착시킬 목적으로 사용되는 열경화 수지를, 예를들면 제9도에 도시한 바와 같은 매우 얇은 필름 형상의 열경화성 접착제(18) 또는 은 페이스트(paste)로 대신할 수 있다. 또는, 제10도에 도시한 반도체 칩상에 배열된, 전기적 접속과는 관계가 없는 더미 범프(19)로 히이트 싱크(5)와 칩을 본딩할 수 있다.
포팅 수지(9), 칩(1)과 히이트 싱크(5) 사이의 접착성을 양호하게 하기 위해서 제11도(a) 및 제11도(b)에 도시한 바와 같이 홀을 히이트 싱크에 형성할 수도 있어, 칩 위에 덮여진 히이트 싱크 부분에 기포가 포함되는 것을 방지할 수 있다. 이 홀은 ILB부분과 간섭이 없는 위치에서, 칩으로부터 충분히 열을 전도할 수 있는 단면적을 확보할 수 있게 되면, 어떠한 상태의 것이라도 좋다.
제12도는 적층형 멀티칩 반도체 장치 전체의 냉각 구조를 도시한 사시도로써, 다음의 방식으로 얻는 방열 구조를 갖는다. 최상단과 최하단면이 전기적으로 서로 접속되어 있는 커넥터)(6)을 사용해서, 상술한 바와 같은 히이트 싱크(5)를 각각 갖는 TAB형 반도체 칩을 납땜에 의해 샌드위치 형태로 함께 전기적으로 접속하는 것에 의해 4층 적층을 형성한다.
예를들면, 적층형 멀티칩 반도체 장치에 조립된 반도체 칩이 4M DRAM이고 모두 동시에 동작할때, 발생하는 열은 150℃ 정도로 되어 60℃ 정도라고 여겨지는 각 반도체 칩의 최대 동작가능 온도보다 훨씬 높게 된다. 제12도에 도시한 바와 같은 다른 반도체 칩 사이에서 수직으로 샌드위치된 제2 또는 제3층의 칩이 동작하는 경우에, 장치가 방열 구조를 갖지 않으면, 반도체 칩에서 대기 또는 기판으로 직접 방열을 실행할 수 있으므로, 최상층 또는 최하층 칩이 동작하는 경우와 비교해서 최고온도는 적어도 5℃는 높다. 중간층의 칩에 동작이 집중될때 또는 전력을 대량 소비하고 발열량이 많은 논리회로 소자를 장치에 조립할때 이 온도 차이는 현저하다.
제13도는 각 층마다 히이트 싱크(5)를 갖는 본 발명(곡선 A)에 따른 4층 적층형 반도체 칩에 대한 온도효과를 최상층에만 금슥판을 갖는 종래기술(곡선 B) 구성의 유사한 4층 구조와 금속판을 갖지 않는 종래기술(곡선 C) 구성의 유사한 4층 구조와 비교해서 나타낸 곡선을 도시한 것이다. 동작시의 구조에서 온도점을 나타내어 명확한 바와 같이, 본 발명(곡선 A)의 히이트 싱크 배치는 전체적으로 방열을 저감시켜 31.8℃/W의 θja로 동작하고, 곡선 C는 θja가 36.5℃/W이다. 곡선 C는 곡선 A 및 B가 표시된 구조에서의 계산값을 나타내는 곳의 계측값을 나타낸다.
본 발명에 따른 히이트 싱크(5)를 사용하면, 발생된 열이 공기층을 거쳐서 다른층의 반도체 칩으로 순차적으로 전달되어, 최상층에서 대기로, 최하층에서 기판으로, 그리고 대기로 방열되는 종래의 히이트 싱크를 사용하지 않는 방열에 부가해서, 열전도성이 양호한 금속을 통해 중간층의 칩표면에서 직접 외부로 더욱 효과적으로 발생된 열을 방출할 수 있다. 따라서, 장치 전체의 냉각효율을 향상할 수 있다. 이 경우에, 제14도에 도시한 방법으로 히이트 싱크(5)의 외부에 방열 휜(7)을 붙여서 표면적을 늘릴 수 있어서 방열효과를 향상시킬 수 있다. 제15도(a) 및 제15도(b)와 같이 히이트 싱크 부분을 형성해서 기판에 납땜할 수 있다. 이 구성에 따르면, 기판으로의 열전도가 촉진되고, 적층형 멀티칩 반도체 장치 고유의 표면적에 부가해서 패키지 기판의 표면적도 대기중으로 열을 방출하는데 이용할 수 있다. 즉, 방열효과를 이러한 구성으로 더욱 향상할 수 있다. 예를들면, MC(금속 코어)기판을 제8도(a) 및 제8도(b)에 도시한 것과 같은 패키지 기판으로 사용하고, 히이트 싱크를 스루 홀을 통해 내부 금속에 직접 접속하면, 방열효과를 더욱더 향상할 수 있다.
제16도는 적층형 멀티칩 반도체 장치를 도시한 것으로, 열발생량과 동작가능 온도 범위가 현저하게 다른 다른 종류의 반도체 칩이 함께 적층되어 있고, 단열재(4), 예를들면 실리카 에어로졸(열전도율 ; 0.024W/mK)이 도시한 위치에서 히이트 싱크(5)에 탑재되어 있다. 반도체 칩층의 열발생량이 매우 다른 경우에 적층형 멀티칩 반도체 장치가 동작해서 열이 발생되면, 단열재(4)가 없는 경우, 히이트 싱크(5)에 의해 전체적으로 장치가 냉각되더라도, 발생된 열은 온도가 높은 반도체 칩에서 온도가 낮은 반도체 칩으로 전달되므로, 온도가 낮은 반도체 칩이 가열되어 오동작이 일어난다. 한편, 온도가 높은 반도체 칩이 다소 냉각되더라도, 적층형 멀티칩 반도체 장치상으로의 오동작의 영향은 매우 크게되어 무시할 수 없게 된다. 단열재(4)가 열을 발생하는 칩표면과 다른 층의 칩표면 사이의 열전달을 저감시키는 것에 의해, 열을 발생하는 칩표면에 의해 다른 층의 칩표면이 가열되는 것이 억제되므로 각각의 반도체 칩의 특성을 저하시키지 않고 여러 조합의 적층형 멀티칩 반도체 장치를 구성할 수 있다. 온도차이가 발생되는 반도체 칩들 사이에 단열재(4)를 선택적으로 탑재시키는 것에 의해, 단열재(4)를 효과적으로 탑재시킬 수 있다. 그러므로, 반도체 칩과 접촉하지 않는 위치에서 히이트 싱크(5)의 최상단 및 최하단부의 적절한 위치에 단열재(4)를 탑재한다.
제17도는 히이트 싱크를 가진 TAB형 반도체 칩(스텝 1), 냉각 구조의 구성 단위(스텝 2), 4층 적층 과정(스텝 3), 냉각 구조 전체(스텝 4)를 포함하는 제조 공정의 스텝의 사시도를 각각 도시한 것이고, 제18도는 그러한 스텝을 더욱 상세히 이루게 하는 흐름도를 도시한 것이다.
히이트 싱크를 가진 TAB형 반도체 칩의 리이드(3)을 흐름도에서 설명하는 바와 같이 형성해서 제17도의 스텝 1에 도시한 구성으로 한다. 커넥터(6)상의 패턴(12)를 히이트 싱크(5)상의 위치결정 마크(10)과 커넥터상의 위치결정 마크(10)을 사용해서 서로 위치맞춤해서, 제17도의 스텝 2에 도시한 냉각 구조의 구성 단위를, 예를들면 솔더 리플로우(solder reflow)등으로 반도체 칩(1)과 전기적으로 접속시켜 제조한다. 싱글층만을 사용하고자 하면, 제18도의 흐름도에 설명한 바와 같이 싱글층을 기판상에 탑재한다.
위아래 방향으로 도통하는 패턴(12)를 커넥터부(6)의 상면 및 하면에 형성한다. 히이트 싱크를 커넥터와 간섭하지 않게 꺼내기 위해서, 커넥터 표면에서 돌출하는 패턴(12)의 높이를 제19도에 도시한 바와 같이, 커넥터와 커넥터 사이의 공간이 리이드(3)의 두께(약 0.035mm)와 거의 같은 히이트 싱크(5)의 두께보다 크게 되도록 설정한다. 또한, TAB형 반도체 칩의 히이트 싱크(5)상에 마련된 적층용 위치결정 마크(10)을 사용해서, 위에 있는 커넥터의 하면상의 패턴(12)와 그 아래에 있는 층의 리이드를 서로 위치맞춤해서 함께 적층한다. 이때, 제17도에 도시한 바와 같이, 인접하는 위아래 층이 커넥터(6)과 히이트 싱크(5) 사이를 각각 본딩해서 4층 모두를 일시적으로 함께 본딩한다. 따라서, 제17도의 스텝 4에 도시한 바와 같이, 구성물 즉, 일시적인 본딩상태에 있는 적층형 멀티칩 반도체 장치를 납땜에 의해 일괄하여 전기적으로 접속한 후 기판상에 탑재한다. 따라서, 커넥터(6)과 TAB형 반도체 칩을 사용하는 적층형 멀티칩 반도체 장치에 관해서 히이트 싱크가 없이 실행된 적층공정과 비교해서 적층공정을 크게 변화시키지 않고 히이트 싱크 제조공정을 채택할 수 있다.
예를들면, 은 페이스트를 사용해서 방열 휜을 히이트 싱크(5)에 붙이는 것에 의해, 예를들면 방열부분의 표면적을 넓힐 수 있어, 효율을 더욱 향상시킬 수 있다. 이 경우에, 예를들면 에폭시 수지를 포함한 결정성 수지(열전도율 ; 약 2W/mk)등의 열전도율이 높은 접착제를 사용할 수 있다.
히이트 싱크(5)와 커넥터(6) 사이의 간섭을 방지할 목적으로, 커넥터 표면에서 돌출하는 패턴의 높이를 조절하는 것 대신에, 제20도에 도시한 바와 같이, 커넥터(6)의 히이트 싱크(5)와 접착하게 되는 부분을 간섭 방지용 홈(61)로 형성할 수 있다.
제21도는 TAB형 반도체 칩 각각이 커넥터(6)에 전기적으로 접속되어 있는 2층 적층의 1/4부분의 사시도로써, 커넥터(6)에는 냉각용 방열 휜으로서도 필수적으로 기능하는 스루 홀 대신의 전기적 도통 부품(8)이 조립되어 있다.
전기적 도통 부품(8)은 구리 도금 스루 홀 및 패턴을 대신하는 것으로써 기능한다. 제22도는 전기적 도통 부품(8)이 커넥터(6)에 조립되어 있는 부분의 사시도이다. 제23도는 제22도의 방법과는 다른 방법을 사용해서, 커넥터(6)에 전기적 도통 부품(8)이 조립되는 것의 흐름을 도시한 것이다.
전기적 도통 부품(8)을 지그를 사용해서 소정의 위치에 유지한다. 그후, 칩의 동작가능 온도보다 높고 땜납을 사용하는 전기적 접속 공정에서 보다 높은 내열성을 갖는 폴리이미드 수지 또는 BT수지를 그안에 부어 커넥터(6)을 형성한다. 이 경우, 전기적 도통 부품(8)에 제22도에서와 같이 스루 홀을 마련해서 확실히 고정할 수 있다. 그러한 수지를 사용하지 않고도, 제23도에 도시한 바와 같이 사전에 전기적 도통 부품(8)과 일치하는 절단한 홈을 커넥터(6)에 형성한 후, 부품(8)을 이 절단한 홈에 끼우는 방법을 채택할 수도 있다. 반도체 칩의 다른층 사이에 샌드위치된 중간층의 반도체 칩의 동작시 그러한 구성으로 방열 경로를 개선할 수 있다.
스루 홀을 사용해서 반도체 칩을 전기적으로 접속하는 종래의 방법에 있어서는 2개의 방열 경로가 있다.
하나의 방열 경로는 하나의 칩층에서 다른 칩층으로 이들 칩사이에 존재하는 공기층을 통해 열을 전달하는 반면, 다른 방열 경로에 있어서는 리이드(3) 및 스루 홀을 통해 하나의 반도체 칩층에서 다른 반도체 칩층으로 열이 전달된다. 저자의 방열 경로와 비교해서, 후자의 방열 경로에서의 스루 홀부의 경로의 금속은 열전도에 더욱 더 기여한다. 그러므로, 구리등의 열도전율이 좋은(약 370w/mk) 금속으로 형성된 전기적 도통 부품(8)을 사용하는 것에 의해 열의 전도가 좋아져서, 기판으로의 방열이 증대된다. 또한, 커넥터(6)에서 외부로 돌출하는 전기적 도통 부품(8)의 부분은 휜으로써 작용하므로, 대기로의 방열도 촉진되고, 접속부의 온도 상승도 억제할 수가 있다.
적층형 멀티칩 반도체 장치에는 어떤 칩층을 동작시키는 가를 지정하는 칩 셀렉트(11)(제23도∼제25도)이라고 하는 회로를 마련할 필요가 있다. 4층 전체를 통해 동일 형상과 종류로, 즉 같은 위치에 스위칭 동작용의 리이드를 가진 TAB테이프를 사용하더라도, 4층의 칩을 선택적으로 동작시킨다. 이를 위해 프레임 부분에서의 배선에 의해 각 층의 스위칭 동작을 하게 하는 리이드를 따로따로 전기적 도통 부품(8)에 독립해서 인출하는 것을 목적으로 하고 있다.
칩 셀렉트(11)을 장착한 각 층의 전기적 도통 부분은 제26도(a)에 도시한 바와 같이, 위 아래에 있는 층의 전기적 도통 부분과 접촉하고 있지 않다. 다음에 설명하는 바와 같이, 돌출부를 변화시켜서 좌우의 전기적 도통 부분과의 간섭을 방지하고, 칩 셀렉트(11)에 의해 리이드를 인출해서 각 층의 다른 위치의 전기적 도통 부분에 접속해서, 제26도(b)에 도시한 바와 같이, 전기적 접속부에 의해 최하층에 도달하는 상태로 된다. 시스템마다 독립인 4개의 위치에 있는 전기적 도통 부분을 선택해서 각 층을 선택적으로 동작시킬 수 있다. 이 경우에, 칩 셀렉트에 의한 인출측에서, 4층 모두에 접속된 전기적 도통 부분에 칩층으로부터 접속되는 리이드는 각 층의 동작과는 무관한 더미 리이드(20)(제27도)로 한다. 더미 리이드(20)의 접속에 의해, 칩층의 전기적 도통 부분은 각 리이드의 두께에 대응하는 갭을 갖지 않고 접속된다. 그러한 더미 리이드가 없다면, 제28도에 도시한 바와 같이 갭이 형성된다. 또한, 외부에 탑재된 칩 셀렉트 부분을 도시하는 제27도의 사시도에서와 같이, 최하층을 스위칭 동작하게 하는 리이드를 가진 전기적 도통 부분은 칩 셀렉트가 없는 위치의 기판상에 탑재되므로, 칩 셀렉트 부분(11)과 더미 리이드(20)은 4층의 분포를 위해 3개 층에 존재할 필요가 있다.
이 구조에 있어서, 각 칩 셀렉트(11)을, 예를들면 다음의 방법으로 형성할 수 있다. 하나의 방법에 따르면, 제22도에 도시한 바와 같이, 우선 칩 셀렉트(11)을 전기적 도통 부분에 부착하고 나서 커넥터(6)내로 캐스트(cast)한다. 이 경우에, 칩 셀렉트로써 이용하는 전기적 도통 부분을 그의 길이와 높이를 변화시키는 것에 의해, 다른 무관한 전기적 도통 부분과 간섭하지 못하게 한다. 제24도에 도시한 바와 같이, 칩 셀렉트부분을 후에 외부에 접속하는 방법을 채택할 수도 있다. 제23도에 도시한 바와 같이, MCB(Molded Circuit Board)의 솔리드 와이어에 사용하는 기술을 접속 부분의 구성 부재에 응용하여, 도금 배선을 칩 셀렉트(11)로써 사용할 수 있다. 다른 방법에 따르면, 제25도에 도시한 바와 같이, 2층 적층 구조의 커넥터를 사용하고. 도금 배선을 사용해서 형성된 칩 셀렉트(11)을 층 사이에 삽입한다. 리이드 접속 공정에서 형성된 납땜된 전기적 접속에 의해 단락등의 접속 불량을 방지할 수 있다는 것이 이 구조의 장점이다.
본 발명에 따르면, 적층형 멀티칩 반도체 장치의 반도체 칩, 특히 중간층의 반도체 칩을 적극적으로 냉각시킬 수가 있으므로, 동작시의 반도체 칩, 그리고 장치 전체의 온도를 낮게 유지할 수 있다. 또한, 반도체 칩 상호의 열의 영향을 저감할 수 있으므로, 본 발명은 반도체 칩의 가열에 의한 성능 저하를 방지하고 오동작을 방지하는데도 효과가 있다. 또한, 장치를 장기간에 걸쳐 사용할 때 전기적 접속부의 온도 상승이 억제되어 열피로가 저감되므로, 접속의 신뢰성이 향상된다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이잘하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (11)

  1. 리이드를 형성한 필름 캐리어 테이프, 상기 필름 캐리어 테이프의 리이드와 전기적으로 접속된 반도체 칩, 상기 반도체 칩의 표면에 장착된 히이트 싱크 및 상기 필름 캐리어의 리이드와 전기적으로 접속하고 또한 상기 히이트 싱크를 장착한 커넥터를 구비한 반도체 장치를 적층한 적층형 멀티칩 반도체 장치.
  2. 제1항에 있어서, 상기 필름 캐리어 테이프는 상기 필름 캐리어 테이프상에서 리이드와 히이트 싱크를 동시에 형성한 적층형 멀티칩 반도체 장치.
  3. 제1항에 있어서, 상기 히이트 싱크와 상기 반도체 칩을 반도체 칩상에 더미 전극을 거쳐서 접속한 적층형 멀티칩 반도체 장치.
  4. 제1항에 있어서, 상기 히이트 싱크에 제1의 위치결정 마크를 마련하고, 상기 제1의 위치결정 마크에 대응하는 제2의 위치결정 마크를 커넥터상에 마련한 적층형 멀티칩 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 장치가 탑재되는 기판상에 열전도용 패턴을 마련하고, 상기 히이트 싱크를 상기 열전도용 패턴을 거쳐서 상기 기판에 접속한 적층형 멀티칩 반도체 장치.
  6. 제1항에 있어서, 상기 히이트 싱크의 반도체 칩 장착위치에 열린 구멍부를 마련한 적층형 멀티칩 반도체 장치.
  7. 제1항에 있어서, 상기 히이트 싱크에 방열용 휜을 장착한 적층형 멀티칩 반도체 장치.
  8. 제1항에 있어서, 상기 커넥터에 히이트 싱크와의 형상적 간섭방지홈을 마련한 적층형 멀티칩 반도체 장치.
  9. 제1항에 있어서, 반도체 장치 사이의 적어도 1곳에 단열재가 장착된 적층형 멀티칩 반도체 장치.
  10. 리이드를 형성한 필름 캐리어 테이프, 상기 필름 캐리어 테이프와 전기적으로 접속된 반도체 칩, 상기 필름 캐리어의 리이드와 전기적으로 접속되는 방열 휜 겸용의 금속박판이 조립된 커넥터를 구비한 반도체 장치를 적층한 적층형 멀티칩 반도체 장치.
  11. 제10항에 있어서, 상기 커넥터는 상기 필름 캐리어 테이프의 여러개의 리이드에 대응하고, 커넥터에 마련된 노치부에 금속박판을 끼워넣어 장착하고, 휜 형상으로 한 적층형 멀티칩 반도체 장치.
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