KR20220070577A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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유따 엔도
다까유끼 사이또
슌뻬이 야마자끼
šœ뻬이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소형화된 트랜지스터에서, 게이트 절연층은 그 두께가 감소되어야 하지만, 게이트 절연층이 산화 실리콘막의 단층인 경우에, 게이트 절연층을 얇게 하는 것에는 터널링 전류, 즉 게이트 리크 전류의 증가로 인해 물리적 제한이 생긴다. 게이트 절연층용으로 비유전율이 10보다 큰 하이-k 막을 사용하여, 소형화된 트랜지스터의 게이트 리크 전류가 감소된다. 산화물 반도체층과 접하는 제2 절연층의 것보다 비유전율이 큰 제1 절연층으로서 하이-k 막을 사용하여, 게이트 절연층의 두께는 산화 실리콘막으로 환산한 게이트 절연층의 두께보다 얇게 될 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 트랜지스터, 트랜지스터를 포함하는 집적 회로를 포함하는 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다. 예를 들어, 본 발명은 반도체 집적 회로가 부품으로서 탑재된 전자 기기에 관한 것이다.
본 명세서에, "반도체 장치"는 반도체 특성을 이용하여 기능할 수 있는 임의의 장치를 말하고, 표시 장치, 전기 광학 장치, 반도체 회로, 전자 부품, 및 전자 기기가 반도체 장치의 범주에 모두 포함된다.
최근에, 반도체 장치가 개발되어 왔고, 용도에 따라 실리콘 웨이퍼 또는 글래스 기판을 갖는 것 등의 다양한 반도체 장치가 제조되고 있다.
예를 들어, 액정 표시 장치에서, 트랜지스터 및 배선은 글래스 기판 위에 형성된다. LSI, CPU, 또는 메모리는, 반도체 소자마다 접속 단자인 전극을 구비하고 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함)를 포함하는 반도체 소자들의 집합이다.
상기 반도체 장치에서, 트랜지스터는 부품들 중 일부에 사용될 수 있다. 실리콘계 반도체 재료는 트랜지스터에 적용될 수 있는 반도체 박막을 위한 재료로서 공지되어 있다. 다른 재료로서, 산화물 반도체가 또한 주목을 받고 있다.
산화물 반도체의 재료로서, 그 주성분으로 산화 아연을 포함하는 재료가 공지되어 있다. 또한, 산화 아연을 포함하는 반도체를 이용하여 형성된 트랜지스터가 개시되어 있다(특허 문헌 1 내지 3).
일본 특개 2006-165527 공보 일본 특개 2006-165528 공보 일본 특개 2006-165529 공보
반도체 장치에서, 대기 기간 중의 전력 소비는 동작 기간 중의 전력 소비 이외에 중요한 것으로 고려된다. 특히, 휴대형 반도체 장치에서, 전력이 배터리로부터 공급되므로, 가동 시간은 제한된 양의 전력으로 인해 제한된다. 또한, 차량용 반도체 장치에서는, 대기 기간 중의 리크 전류가 큰 경우에, 배터리의 수명이 감소될 수 있다. 예를 들어, 전기 차량의 경우에, 차량용 반도체 장치의 리크 전류는 소정의 충전량 당 주행 거리를 짧게 한다.
전력 소비를 감소시키기 위해서, 동작 기간 중의 전력 소비 외에도 대기 기간 중의 리크 전류를 감소시키는 것이 효과적이다. 각 트랜지스터의 리크 전류량은 크지 않지만, 수백만 개의 트랜지스터가 LSI에 설치되고, 이들 트랜지스터의 리크 전류의 총 양은 결코 적지 않다. 이러한 리크 전류는 대기 기간 중의 반도체 장치의 전력 소비의 증가를 야기한다. 리크 전류가 다양한 요인에 의해 야기되지만, 대기 기간 중의 리크 전류가 감소될 수 있다면, 구동 회로 등에서 사용되는 전력을 감소함으로써 반도체 장치에서 절전될 수 있다. 따라서, 본 발명의 목적은 대기 기간 중에 반도체 장치의 리크 전류를 감소하는 것이다.
또한, 반도체 장치의 소형화가 요구되므로, 반도체 장치의 구성요소인 트랜지스터의 소형화가 또한 요구되는 것은 당연하다. 소형화된 트랜지스터를 위해, 게이트 절연층의 두께를 감소하여야 되지만, 게이트 절연층의 두께가 1nm 이하로 될 때, 터널링 전류가 증가하고, 핀홀이 게이트 절연층에 발생될 수 있는 확률이 급속히 증가한다. 따라서, 이들 요인으로 인해 게이트 리크 전류가 증가한다. 그러므로, 게이트 절연층이 산화 실리콘막의 단층인 경우에, 게이트 절연층을 가늘게 하는 것이 물리적으로 제한된다. 따라서, 본 발명의 목적은 트랜지스터 및 나아가 전체 반도체 장치의 소형화를 이루는 것이다.
표시 장치, 전기 광학 장치, 반도체 회로, 전자 부품, 및 전자 기기는, 산화물 반도체에서 도너 레벨을 형성하는 물 및 수소 등의 불순물을 제거함으로써 진성 또는 실질적으로 진성 반도체로 되고 실리콘 반도체의 에너지 갭보다 큰 에너지 갭을 갖는 산화물 반도체를 이용하여 채널 형성 영역이 형성된 트랜지스터를 사용하여 제조된다.
산화물 반도체 내의 수소 농도가 400℃ 이상 기판의 왜곡점 미만인 온도에서의 열 처리에 의해 산화물 반도체에 포함된 수소 등의 불순물을 제거함으로써 충분히 감소된 고순도화된 산화물 반도체층이 사용되어, 트랜지스터의 오프 전류가 감소될 수 있다.
산화물 반도체로서, 화학식 InMO3(ZnO)m(m>0)로 표현되는 박막이 사용될 수 있다는 점에 유의한다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속을 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
게이트 절연층용으로 비유전율이 10 이상인 하이-k 막을 사용하여, 소형화된 트랜지스터의 게이트 리크 전류가 감소될 수 있고, 반도체 장치의 절전이 실현될 수 있다. 큰 비유전율을 갖는 하이-k 막용으로, 산화 하프늄(HfO2 등), 하프늄 실리케이트(HfSixOy(x>0, y>0)), 산화 질화 하프늄 실리케이트(HfSiON), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등이 사용될 수 있다. 또한, 또 하나의 하이-k 막으로서, 산화 지르코늄(ZrO2 등), 산화 탄탈(Ta2O5 등), 산화 지르코늄 알루미늄(ZrAlxOy(x>0, y>0) 등도 사용될 수 있다. 이들 재료 중 어느 하나 및 상술한 하프늄을 포함하는 절연막을 포함하는 적층이 또한 게이트 절연층용으로 사용될 수 있다. 또한, 하프늄을 포함하는 절연막은 웨트 에칭이 이용되는 경우에 거의 에칭되지 않으므로, 하프늄을 포함하는 절연막은 또한 아래에 설치된 전극 또는 기판을 보호하기 위한 에칭 스토퍼로서 기능할 수 있다.
또한, 게이트 절연층용으로 비유전율이 10 이상인 하이-k 막을 사용하면 2nm 이상(구체적으로, 2nm 내지 10nm)의 두께를 갖는 게이트 절연층이, 산화 실리콘막만을 이용하여 형성한 0.8nm 이하의 두께를 갖는 게이트 절연층과 동일한 효과를 얻을 수 있다. 다르게는, 게이트 절연층용으로 비유전율이 10 이상인 하이-k 막(구체적으로, 2nm 내지 10nm의 두께)을 사용하여, 게이트 절연층의 두께가 산화 실리콘막으로 환산한 경우의 게이트 절연층보다 얇게 될 수 있다. 또한, 게이트 절연층에 핀홀 등이 없으므로, 균일한 항복 전압을 갖는 트랜지스터가 실현될 수 있다.
본 명세서에 개시된 본 발명의 한 실시형태에 따르면, 반도체 장치는 게이트 전극과 접하도록 설치된 제1 절연층, 제1 절연층과 접하도록 설치된 제2 절연층, 재2 절연층과 접하도록 설치된 산화물 반도체층, 및 산화물 반도체층과 접하도록 설치된 제3 절연층을 포함하고, 산화물 반도체층은 제2 절연층과 제3 절연층 사이에 설치되고, 제1 절연층은 제2 절연층보다 큰 비유전율을 갖는다.
상기 구성으로, 상기 문제들 중 적어도 하나가 해결될 수 있다.
예를 들어, 비유전율이 산화물 반도체층과 접하는 제2 절연층의 비유전율보다 큰 제1 절연층으로서 하프늄을 포함하는 절연막(구체적으로, 2nm 내지 10nm의 두께)을 사용하여, 게이트 절연층의 두께가 산화 실리콘막으로 환산한 경우의 게이트 절연층보다 얇게 될 수 있으므로, 트랜지스터의 소형화가 실현될 수 있다.
상기 구성에서, 제2 절연층, 제3 절연층, 및 산화물 반도체층은 바람직하게는 스퍼터링 방법에 의해 형성된다. 제2 절연층 및 제3 절연층은 바람직하게는 수소, 수산기, 및 수분이 산화물 반도체층에 가능한 한 포함되지 않도록 성막실 내에 남아 있는 수분들을 제거하면서 수소 및 수분이 제거되게 하는 스퍼터링 가스를 도입함으로써 형성된다.
보텀 게이트 트랜지스터를 제조하는 방법도 본 발명의 한 실시형태이다. 이 방법에 관한 구성에 따르면, 반도체 장치를 제조하는 방법은 절연면을 갖는 기판 위에 게이트 전극을 형성하는 단계, 스퍼터링 방법에 의해 게이트 전극을 덮는 제1 절연층을 형성하는 단계, 스퍼터링 방법에 의해 제1 절연층 위에 제2 절연층을 형성하는 단계, 제2 절연층 위에 산화물 반도체층을 형성하는 단계, 산화물 반도체층에 포함된 수분 등이 감소되도록 질소, 산소, 또는 희가스를 포함하는 분위기 하에서 400℃ 이상 기판의 왜곡점 미만인 온도에서 열 처리를 수행하는 단계, 및 스퍼터링 방법에 의해 산화물 반도체층 위에 제3 절연층을 형성하는 단계를 포함하고, 제1 절연층은 제2 절연층보다 큰 비유전율을 갖는다.
또한, 제2 절연층 및 제3 절연층은 산화물 반도체층과 접하기 때문에, 산화 실리콘 등의 산화물 절연층이 바람직하게 형성된다. 특히, 산화물 반도체층이 형성된 후에 형성된 제3 절연층은, 산화물 반도체에 포함된 성분들 중 하나이고 400℃ 이상 기판의 왜곡점 미만의 온도에서의 열 처리에 의해 산화물 반도체층에서 불순물(수분 등)을 제거하는 단계와 동시에 감소된 산소를 공급할 수 있다. 산화물 반도체의 성분들 중 하나인 산소가 공급되어, 산화물 반도체층이 고순도화되고 전기적으로 i형(진성) 산화물 반도체로 될 수 있다.
또한, 비유전율이 10 이상인 하이-k 막, 예를 들어 하프늄을 포함하는 절연막을 이용하여 제1 절연층이 형성될 때, 제1 절연층은 웨트 에칭이 산화물 반도체층의 패터닝 시에 이용되고 얇은 제2 절연층이 제거될 때에도 거의 에칭되지 않으므로, 제1 절연층은 아래에 설치된 게이트 전극 또는 기판을 보호하기 위한 에칭 스토퍼로서 또한 기능할 수 있다.
하나는 게이트 절연층을 사이에 두고 채널 형성 영역 위에 설치되고, 다른 하나는 또 하나의 게이트 절연층을 사이에 두고 채널 형성 영역 아래에 설치되는 2개의 게이트 전극을 갖는 이중 게이트 트랜지스터도 본 발명의 한 실시형태이다. 그 구성에 따르면, 반도체 장치는 제1 게이트 전극과 접하도록 설치된 제1 절연층, 제1 절연층과 접하도록 설치된 제2 절연층, 제2 절연층과 접하도록 설치된 산화물 반도체층, 산화물 반도체층과 접하도록 설치된 제3 절연층, 제3 절연층보다 큰 비유전율을 갖고 제3 절연층과 접하는 제4 절연층, 및 제1 게이트 전극과 중첩하고 제4 절연층과 접하는 제2 게이트 전극을 포함하고, 산화물 반도체층이 제2 절연층과 제3 절연층 사이에 설치되고, 제1 절연층은 제2 절연층보다 큰 비유전율을 갖는다.
상기 구성으로, 상기 문제들 중 적어도 하나가 해결될 수 있다.
예를 들어, 제2 절연층보다 큰 비유전율을 갖는 제1 절연층으로서, 하프늄을 포함하는 절연막이 사용되고, 제3 절연층보다 큰 비유전율을 갖는 제4 절연층으로서, 하프늄을 포함하는 절연막이 사용되어, 이중 게이트 트랜지스터의 게이트 절연층의 두께가 감소될 수 있으므로, 이중 게이트 트랜지스터의 소형화가 실현될 수 있다.
산화물 반도체층이 상기 구성에서 트랜지스터에 채널 형성 영역을 포함하는 반도체층용으로 사용될 때, 트랜지스터의 임계 전압은 때때로 반도체 장치의 제조 공정에 따라 양 또는 음의 방향으로 시프트한다. 따라서, 산화물 반도체가 채널 형성 영역을 포함하는 반도체층용으로 사용되는 트랜지스터는 임계 전압이 제어될 수 있는 구성을 바람직하게 갖고, 임계 전압이 또한 제1 게이트 전극 또는 제2 게이트 전극의 전위를 제어함으로써 원하는 값이 되도록 제어될 수 있다.
수소 농도가 충분히 감소된 고순도화된 산화물 반도체층을 포함하는 트랜지스터를 이용함으로써, 리크 전류로 인한 전력 소비가 낮은 반도체 장치가 실현될 수 있다.
또한, 게이트 리크 전류가 낮은 우수한 하이-k 막을 이용하는 게이트 전극층을 포함하는 트랜지스터가 실현될 수 있다.
또한, 수소 농도가 충분히 감소된 고순도화된 산화물 반도체를 포함하는 트랜지스터는 글래스 기판 위에 형성될 수 있으므로, 디스플레이, LSI, CPU, 또는 메모리가 그 위에 형성될 수 있다. 대면적 글래스 기판을 사용함으로써, 제조 코스트가 감소될 수 있다.
도 1a 내지 1d는 본 발명의 실시형태를 각각 도시한 단면도.
도 2a 내지 2e는 본 발명의 실시형태를 도시한 단면도.
도 3a 내지 3c는 본 발명의 실시형태를 도시한 단면도.
도 4a 및 4b는 각각 본 발명의 실시형태를 도시한 상면도 및 단면도.
도 5b 및 도 5a와 5c는 각각 본 발명의 실시형태를 도시한 단면도 및 상면도.
도 6은 본 발명의 실시형태를 도시한 단면도.
도 7a 및 7b는 각각 본 발명의 실시형태를 도시한 단면도 및 상면도.
도 8a 내지 8e는 각각 전자 기기의 예를 도시한 도면.
이후, 본 발명의 실시형태들이 첨부 도면을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 아래의 설명으로 한정되지 않고, 당업자라면 여기에 개시된 모드 및 상세가 본 발명의 취지 및 범위를 벗어나지 않고서 다양한 방식으로 변형될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 본 발명은 아래의 실시형태들의 설명으로 한정되는 것으로 해석되어서는 안된다.
[실시형태 1]
본 실시형태에서, 본 명세서에 개시된 반도체 장치에 적용될 수 있는 트랜지스터의 예가 설명될 것이다. 본 명세서에서 개시된 반도체 장치에 적용될 수 있는 트랜지스터의 구조에는 특정한 제한이 없다. 예를 들어, 게이트 전극이 게이트 절연층을 사이에 두고 산화물 반도체층 위에 설치된 톱 게이트 구조 또는 게이트 전극이 게이트 절연층을 사이에 두고 산화물 반도체층 아래에 설치된 보텀 게이트 구조를 갖는 스태거형 트랜지스터, 플래너 트랜지스터 등이 사용될 수 있다. 트랜지스터는 하나의 채널 형성 영역을 포함하는 단일 게이트 구조, 2개의 채널 형성 영역을 포함하는 이중 게이트 구조, 또는 3개의 채널 형성 영역을 포함하는 3중 게이츠 구조를 가질 수 있다. 다르게는, 트랜지스터는, 하나는 게이트 절연층을 사이에 두고 채널 형성 영역 위에 설치되고 다른 하나는 또 하나의 게이트 절연층을 사이에 두고 채널 형성 영역 아래에 설치된 2개의 게이트 전극을 갖는 이중 게이트 구조를 가질 수 있다.
도 1a 내지 1d는 트랜지스터의 단면 구성의 예를 도시한다. 도 1a 내지 1d에 도시된 각각의 트랜지스터는 반도체로서 산화물 반도체를 포함한다. 산화물 반도체를 이용하는 장점은 전계 효과 이동도(최대값은 5cm2/Vsec 이상, 바람직하게는 10cm2/Vsec 내지 150cm2/Vsec)가 트랜지스터가 온일 때 비교적 우수하고, 낮은 오프 전류(1aA/㎛ 미만, 바람직하게는 10zA/㎛ 미만 및 85℃에서 100zA/㎛ 미만)가 트랜지스터가 온일 때 얻어질 수 있다는 점이다.
도 1a에 도시된 트랜지스터(410)는 보텀 게이트 트랜지스터의 하나이고 또한 역 스태거형 트랜지스터라고 한다.
트랜지스터(410)는 절연면을 갖는 기판(400) 위에, 게이트 전극(401), 제1 게이트 절연층(402a), 제2 게이트 절연층(402b), 산화물 반도체층(403), 소스 전극(405a), 및 드레인 전극(405b)을 포함한다. 또한, 트랜지스터(410)를 덮고 산화물 반도체층(403) 위에 적층된 절연막(407)이 설치된다. 보호 절연층(409)은 절연막(407) 위에 설치된다.
도 1b에 도시된 트랜지스터(420)는 채널 보호(채널 스톱) 트랜지스터라고 하는 보텀 게이트 트랜지스터의 하나이고 또한 역 스태거형 트랜지스터라고 한다.
트랜지스터(420)는, 절연면을 갖는 기판(400) 위에, 게이트 전극(401), 제1 게이트 절연층(402a), 제2 게이트 절연층(402b), 산화물 반도체층(403), 산화물 반도체층(403)의 채널 형성 영역을 덮는 채널 보호층으로서 기능하는 절연층(427), 소스 전극(405a), 및 드레인 전극(405b)을 포함한다. 보호 절연층(409)은 트랜지스터(420)를 덮도록 설치된다.
도 1c에 도시된 트랜지스터(430)는 보텀 게이트 트랜지스터이고, 절연면을 갖는 기판(400) 위에, 게이트 전극(401), 제1 게이트 절연층(402a), 제2 게이트 절연층(402b), 소스 전극(405a), 드레인 전극(405b), 및 산화물 반도체층(403)을 포함한다. 트랜지스터(430)를 덮고 산화물 반도체층(403)과 접하는 절연막(407)이 설치된다. 보호 절연층(409)은 절연막(407) 위에 설치된다.
트랜지스터(430)에서, 제1 게이트 절연층(402a)은 기판(400) 및 게이트 전극(401) 위에서 접하여 설치되고, 소스 전극(405a) 및 드레인 전극(405b)은 제2 게이트 절연층(402b) 위에서 접하여 설치된다. 또한, 산화물 반도체층(403)은 제2 게이트 절연층(402b), 소스 전극(405a), 및 드레인 전극(405b) 위에 설치된다.
도 1d에 도시된 트랜지스터(440)는 톱 게이트 트랜지스터의 하나이다. 트랜지스터(440)는, 절연면을 갖는 기판(400) 위에, 절연층(437), 산화물 반도체층(403), 소스 전극(405a), 드레인 전극(405b), 제2 게이트 절연층(402b), 제1 게이트 절연층(402a), 및 게이트 전극(401)을 포함한다. 배선층(436a) 및 배선층(436b)은 각각 소스 전극(405a) 및 드레인 전극(405b)과 접하고 전기적으로 접속되도록 설치된다.
본 실시형태에서, 상술한 바와 같이, 산화물 반도체층(403)이 반도체층으로서 사용된다. 산화물 반도체층(403)용으로 사용되는 산화물 반도체로서, 4 성분 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체; 3 성분 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체; 2 성분 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체; 또는 1 성분 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체가 사용될 수 있다. 또한, SiO2가 상기 산화물 반도체에 포함될 수 있다. 여기서, 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화막을 의미하고, 그 화학양론적 비율에는 특정한 제한이 없다는 점에 유의한다. In-Ga-Zn-O계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.
산화물 반도체층(403)을 각각 포함하는 트랜지스터(410, 420, 430, 및 440)에서, 오프 상태에서의 전류값(오프 전류값)이 감소될 수 있다.
또한, 산화물 반도체층(403)을 각각 포함하는 트랜지스터(410, 420, 430, 및 440)에서, 비교적 높은 전계 효과 이동도가 얻어질 수 있으므로, 고속 동작이 가능하다.
제1 게이트 절연층(402a)은, 예를 들어, 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 얻어진 하프늄을 포함하는 하이-k 막인 산화 하프늄막, 하프늄 실리케이트막, 산화 질화 하프늄 실리케이트막, 또는 하프늄 알루미네이트막을 사용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
제2 게이트 절연층(402b)은 산화 실리콘층(SiOx(x>2)), 질화 실리콘층, 산화 질화 실리콘층, 또는 질화 산화 실리콘층을 사용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 5nm 내지 100nm의 두께를 갖는 산화 하프늄층이 제1 게이트 절연층(402a)으로서 스퍼터링 방법에 의해 형성되고 다음에 5nm 내지 100nm의 두께를 갖는 산화 실리콘층(SiOx(x>2))이 제1 게이트 절연층 위에 제2 게이트 절연층(402b)으로서 적층되고, 이러한 게이트 절연층들의 전체 두께는 100nm 이하이다. 제1 게이트 절연층(402a)의 두께는 제2 게이트 절연층(402b)의 두께보다 크도록 적절히 설정될 수 있는 점에 유의한다.
톱 게이트 트랜지스터(440)에서, 제1 게이트 절연층(402a)이 형성되고 다음에 제2 게이트 절연층(402b)이 산화물 반도체층(403) 위에서 접하여 형성된다.
보텀 게이트 트랜지스터(410, 420, 및 430)에서, 하지막으로 되는 절연막이 기판과 게이트 전극 사이에 설치될 수 있다. 하지막은 기판으로부터 불순물 원소가 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나를 이용한 단층 구조 또는 복수를 이용한 적층 구조를 갖도록 형성될 수 있다.
절연면을 갖는 기판(400)용으로 사용된 기판에는 특정한 제한은 없지만, 바륨 보로실리케이트 글래스, 알루미노보로실리케이트 등의 글래스 기판이 사용된다.
게이트 전극(401)은 Mo, Ti, Cr, Ta, W, Al, Cu,Nd 또는 Sc 등의 금속 재료 또는 이 금속 재료를 주성분으로 포함하는 합금 재료를 이용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
소스 전극(405a) 및 드레인 전극(405b)용으로 사용된 도전막으로서, 예를 들어, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소 또는 이 원소들 중 어느 것을 주성분으로 포함하는 질화 금속막(질화 티타늄막, 질화 몰리브덴막, 또는 질화 텅스텐막)이 사용될 수 있다. Ti, Mo, W 등의 고융점을 갖는 금속막 또는 이들 원소의 질화 금속막(질화 티티늄막, 질화 몰리브덴막, 또는 질화 텅스텐막)이 Al, Cu등의 금속막의 하측 및 상측 중 하나 또는 둘 다 위에 적층될 수 있다.
다르게는, 소스 전극(405a) 및 드레인 전극(405b)(소스 전극(405a) 및 드레인 전극(405b)과 동일한 층을 사용하여 형성된 배선층을 포함)은 도전성 금속 산화물을 사용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3 등), 산화 주석(SnO2 등), 산화 아연(ZnO 등), 산화 인듐-산화 주석 합금(In2O3-SnO2 등, 약자로 ITO), 산화 인듐-산화 아연 합금(In2O3-ZnO 등), 또는 산화 실리콘이 포함된 이들 금속 산화물 재료 중 어느 것이 사용될 수 있다.
산화물 반도체층 위에 설치된 절연막(407 및 427)으로서, 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막이 사용될 수 있다. 산화물 반도체층 아래에 설치된 절연층(437)으로서, 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막이 사용될 수 있다.
산화물 반도체층 위에 설치된 보호 절연층(409)으로서, 질화 실리콘막, 질화알루미늄막, 산화 질화 알루미늄막, 하프늄을 포함하는 하이-k 막 등이 사용될 수 있다. 하프늄을 포함하는 하이-k 막으로서, 예를 들어, 산화 하프늄막, 하프늄 실리케이트막, 산화 질화 하프늄 실리케이트막, 또는 하프늄 알루미네이트막이 사용될 수 있다.
리크 전류로 인한 전력 소비가 낮은 반도체 장치는, 상술한 바와 같이, 높은 전계 효과 이동도 및 낮은 오프 전류를 갖는 산화물 반도체층 및 제1 게이트 절연층(402a)으로서 하프늄을 포함하는 하이-k 막을 포함하는 트랜지스터를 이용하여 본 실시형태에서 제공될 수 있다.
[실시형태 2]
본 실시형태에서, 산화물 반도체층을 포함하는 트랜지스터의 예 및 트랜지스터를 제조하는 방법의 예가 도 2a 내지 2e를 참조하여 상세히 설명될 것이다. 상기 실시형태들과 동일한 부분 또는 유사한 기능을 갖는 부분은 상기 실시형태에서 설명된 것과 마찬가지 방식으로 형성될 수 있고, 상기 실시형태들과 유사한 단계도 상기 실시형태에서 설명된 것과 마찬가지 방식으로 수행될 수 있고, 반복 설명은 생략한다. 또한, 동일한 부분의 상세한 설명은 반복하지 않는다.
도 2a 내지 2e는 트랜지스터의 단면 구조의 예를 도시한다. 도 2a 내지 2e에 도시된 트랜지스터(510)는 도 1a에 도시된 트랜지스터(410)와 유사한 보텀 게이트 역 스태거형 트랜지스터이다.
기판(505) 위에 트랜지스터(510)를 제조하는 단계들이 도 2a 내지 2e를 참조하여 아래에 설명된다.
먼저, 도전막이 절연면을 갖는 기판(505) 위에 형성된 후, 게이트 전극(511)이 제1 포토리소그래피 단계에서 형성된다. 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다는 점에 유의한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
절연면을 갖는 기판(505)으로서, 실시형태 1에서 설명된 기판(400)과 유사한 기판이 사용될 수 있다. 본 실시형태에서, 글래스 기판이 기판(505)으로서 사용된다.
하지막으로 되는 절연막은 기판(505)과 게이트 전극(511) 사이에 설치된다. 하지막은 기판(505)으로부터 불순물 원소가 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나를 이용한 단층 구조 또는 복수를 이용한 적층 구조를 갖도록 형성될 수 있다.
게이트 전극(511)은 Mo, Ti, Cr, Ta, W, Al, Cu,Nd 또는 Sc 등의 금속 재료 또는 이 금속 재료를 주성분으로 포함하는 합금 재료를 이용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
다음에, 제1 게이트 절연층(507a)은 게이트 전극(511) 위에 형성된다. 제1 게이트 절연층(507a)으로서, 하이-k 막이 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성된다.
본 실시형태에서, 50nm의 두께를 갖는 산화 하프늄막이 다음의 조건 하에 형성된다: 산화 하프늄을 포함하는 금속 산화물 타겟이 사용되고; RF 전원은 1kW; 압력은 3mTorr; 기판과 타겟 사이의 거리(T-S 거리)는 150mm; 성막 온도는 실온; 아르곤 유량은 5sccm; 및 산소 유량은 5sccm이다. 상기 성막 조건 하에서 얻어진 100nm의 두께를 갖는 산화 하프늄막의 비유전율은 15이었다는 점에 유의한다. 비유전율은 ε0으로 표시되는 진공 유전율이 8.84×10-12F/m으로 설정되고 전극 패드의 면적이 0.7854mm2이라는 가정에서 계산되었다. 또한, 측정이 산화 하프늄막이 형성된 후 1 시간 동안 질소 분위기 하에서 550℃에서의 열 처리를 수행함으로써 이루어졌을 때, 산화 하프늄막의 비유전율은 15.2이었고, 성막 직후에 거의 변화되지 않았다. 산화 하프늄막은 화학 용액을 이용하는 웨트 에칭에 의해 거의 에칭되지 않으므로, BCl3 가스, Cl2 가스, CHF3 가스, 또는 이러한 가스들의 혼합 가스를 이용하는 드라이 에칭이 에칭 시에 이용될 수 있다.
나중 단계에서 산화 하프늄막을 선택적으로 에칭함으로써 게이트 전극(511)에 이르는 컨택트 홀을 형성할 시에 BCl3 가스와 Cl2 가스의 혼합 가스가 사용되는 경우에, Ti 막 또는 Al 막으로 형성될 때 게이트 전극(511)이 또한 에칭되므로, 게이트 전극(511)의 최상부층을 W 막으로 형성하는 것이 바람직하다.
다음에, 제2 게이트 절연층(507b)이 제1 게이트 절연층(507a) 위에 형성된다. 제2 게이트 절연층(507b)은 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 또는 질화 산화 실리콘층을 이용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 본 실시형태에서, 5nm 내지 100nm의 두께를 갖는 산화 실리콘층(SiOx(x>2))이 스퍼터링 방법에 의해 제1 게이트 절연층(507a) 위에 제2 게이트 절연층(507b)으로서 적층되고, 이러한 게이트 절연층들의 전체 두께는 100nm 이하이다.
본 실시형태에서의 산화물 반도체층으로서, 불순물을 제거함으로써 i형 또는 실질적으로 i형으로 된 산화물 반도체가 사용된다. 본 발명의 기술적 사상에서, i형 또는 실질적으로 i형으로 된 산화물 반도체는, 캐리어 밀도가 1×1012cm-3 미만, 바람직하게는 측정 하한 이하인 1.45×1010cm-3 미만인 산화물 반도체를 말한다. 이러한 고순도화된 산화물 반도체는 계면 준위 밀도 및 계면 전하에 극히 민감하므로, 산화물 반도체층과 게이트 절연층 사이의 계면이 중요하다. 따라서, 고순도화된 산화물 반도체와 접하는 제2 게이트 절연층(507b)은 고품질이어야 한다.
예를 들어, 절연층은 치밀할 수 있고 높은 항복 전압 및 고품질을 가질 수 있기 때문에 마이크로파(예를 들어, 2.45GHz의 주파수)을 이용하는 고밀도 플라즈마 CVD 방법이 바람직하게 이용된다. 이는, 고순도화된 산화물 반도체와 고품질의 제2 게이트 절연층(507b)이 서로 밀접하는 경우 계면 준위 밀도가 감소될 수 있고 양호한 계면 특성이 얻어질 수 있기 때문이다.
물론 고품질 절연층이 제2 게이트 절연층(507b)으로서 형성될 수 있는 한 스퍼터링 방법 등의 다른 성막 방법이 이용될 수 있다. 또한, 제2 게이트 절연층(507b)의 막 품질 및 산화물 반도체와의 계면 특성이 성막 후에 수행되는 열 처리에 의해 개질되는 한 임의의 게이트 절연층이 사용될 수 있다. 어느 경우에나, 제2 게이트 절연층(507b)으로서 막 품질이 높은 한 임의의 게이트 절연층이 사용될 수 있고, 산화물 반도체와의 계면 준위 밀도가 감소되고, 양호한 계면이 형성될 수 있다.
또한, 수소, 수산기, 및 수분이 제1 게이트 절연층(507a), 제2 게이트 절연층(507b), 및 산화물 반도체막(530)에 가능한 한 포함되지 않도록, 게이트 전극(511)이 형성되는 기판(505) 또는 제1 게이트 절연층(507a) 또는 제2 게이트 절연층(507b)까지의 층들이 형성된 기판(505)이 산화물 반도체막(530)의 성막을 위한 예비 처리로서 스퍼터링 장치의 예비 가열실에서 예비 가열되어 기판(505)에 흡수된 수소 및 수분이 제거되고 배기가 수행되는 것이 바람직하다. 예비 가열실에 설치된 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비 가열실은 생략될 수 있다는 점에 유의한다. 이 예비 가열 단계는 절연층(516)이 형성되기 전에 소스 전극(515a) 및 드레인 전극(515b)까지의 층들이 형성된 기판(505)에 대해 마찬가지로 수행될 수 있다.
다음에, 2nm 내지 200nm, 바람직하게는 5nm 내지 30nm를 갖는 산화물 반도체막(530)이 제2 게이트 절연층(507b) 위에 형성된다(도 2a 참조).
산화물 반도체막(530)이 스퍼터링 방법에 의해 형성되기 전에, 제2 게이트 절연층(507b)의 표면에 부착된 분말 물질(입자 또는 먼지라고도 함)은, 바람직하게는 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다. 역 스퍼터링은, 타겟 측에 전압을 가하지 않고, RF 전원이 기판을 개질하기 위해 플라즈마가 기판의 근방에서 발생되도록 아르곤 분위기 하에서 기판 측에 전압을 가하는 데 사용되는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수 있다는 점에 유의한다.
산화물 반도체막(530)용으로 사용되는 산화물 반도체로서, 실시형태 1에서 설명된 산화물 반도체가 사용될 수 있다. 또한, SiO2는 상기 산화물 반도체에 포함될 수 있다. 본 실시형태에서, 산화물 반도체막(530)은 In-Ga-Zn-O계 금속 산화물 타겟을 이용하는 스퍼터링 방법에 의해 형성될 수 있다. 이 단계에서의 단면도가 도 2a에 대응한다. 다르게는, 산화물 반도체막(530)은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링 방법에 의해 형성될 수 있다.
In-Ga-Zn-O 막은 예를 들어, 스퍼터링 방법에 의해 산화물 반도체막(530)을 형성하기 위한 타겟으로서 1:1:1[몰비]의 조성비로 In2O3, Ga2O3, 및 ZnO를 포함하는 금속 산화물 타겟을 이용하여 형성된다. 타겟의 재료 및 성분에 제한하지 않고, 예를 들어, 1:1:2[몰비]의 조성비로 In2O3, Ga2O3, 및 ZnO를 포함하는 금속 산화물 타겟이 이용될 수 있다.
금속 산화물 타겟의 상대 밀도는 90% 내지 100%, 바람직하게는 95% 내지 99.9%이다. 높은 상대 밀도를 갖는 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체막이 형성될 수 있다.
수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스가 산화물 반도체막(530)의 성막을 위한 스퍼터링 가스로서 사용되는 것이 바람직하다.
기판은 감압하에 있는 성막실에 놓여지고, 기판 온도는 100℃ 내지 600℃ 온도, 바람직하게는 200℃ 내지 400℃의 온도로 설정된다. 기판이 가열된 상태에서 산화물 반도체막을 형성함으로써, 형성된 산화물 반도체막의 불순물 농도가 감소될 수 있다. 또한, 스퍼터링에 의한 손상이 감소될 수 있다. 다음에, 수소 및 수분이 제거된 스퍼터링 가스가 성막실 내의 잔여 수분이 제거되면서 도입되고, 산화물 반도체막(530)이 상기 타겟을 이용하여 기판(505) 위에 형성된다. 성막 실 내의 잔여 수분을 제거하기 위해, 흡착형의 진공 펌프, 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. 배기 수단은 콜드 트랩을 구비한 터보 펌프일 수 있다. 크라이오펌프로 배기된 성막 실에서, 예를 들어, 수소 원자, 및 물(H2O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는, 또한 탄소 원자를 포함하는 화합물)이 제거되어, 성막실에서 형성된 산화물 반도체막 내의 불순물 농도가 감소될 수 있다.
성막 조건의 예로서, 기판과 타겟 사이의 거리는 100mm, 압력은 0.6Pa, 직류(DC) 전원은 0.5kW, 및 분위기는 산소 분위기(산소 유량 비율은 100%)이다. 성막 시에 발생된 분말 물질(입자 또는 먼지라고도 함)이 제거될 수 있고 막 두께가 균일할 수 있기 때문에 직류 전원이 바람직하다는 점에 유의한다.
다음에, 산화물 반도체막(530)은 제2 포토리소그래피 단계에서 섬 형상의 산화물 반도체층으로 가공된다. 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
컨택트 홀이 제1 게이트 절연층(507a) 및 제2 게이트 절연층(507b)에 형성되는 경우에, 컨택트 홀을 형성하는 단계가 산화물 반도체막(530)의 가공과 동시에 수행될 수 있다.
산화물 반도체막(530)의 에칭을 위해, 웨트 에칭 및 드라이 에칭 중 어느 하나 또는 둘 다가 이용될 수 있다. 산화물 반도체막(530)의 웨트 에칭을 위해 이용되는 에칭액으로서, 예를 들어, 인산, 아세트산, 및 질산의 혼합 용액, 또는 (간토 화학사가 제조한) ITO07N이 사용될 수 있다.
다음에, 산화물 반도체층은 제1 열 처리된다. 산화물 반도체층은 이 제1 열 처리에 의해 탈수화 또는 탈수소화될 수 있다. 제1 열 처리의 온도는 400℃ 내지 750℃, 또는 400℃ 이상 기판의 왜곡점 미만이다. 이 단계에서, 기판은 열 처리 장치의 일종인 전기로 내에 넣어지고 열 처리가 1 시간 동안 질소 분위기 하에서 450℃에서 산화물 반도체층에 대해 수행되고, 다음에 물 또는 수소가 대기에 노출하지 않고 산화물 반도체층에 들어오는 것이 방지되므로, 산화물 반도체층(531)이 얻어진다(도 2b 참조).
열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열 소자로부터 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치가 사용될 수 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발한 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열 처리하는 장치이다. 고온 가스로서, 질소 또는 아르곤 등의 희가스 등의, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제1 열 처리로서, 기판이 650℃ 내지 700℃ 만큼 높은 온도로 가열된 불활성 가스로 이동되어, 수분 동안 가열되고, 고온으로 가열된 불활성 가스에서 나오는 GRTA가 수행될 수 있다.
제1 열 처리에서, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 열 처리 장치 내로 도입된 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상으로 설정되는 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하).
또한, 산화물 반도체층이 제1 열 처리로 가열된 후에, 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는, -60℃ 이하)가 동일한 로 내로 도입될 수 있다. 산소 가스 및 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 다르게는, 열 처리 장치 내로 도입된 산소 가스 또는 N2O 가스의 순도는 바람직하게는 6N 이상, 더 바람직하게는 7N 이상이다(즉, 산소 가스 또는 N2O 가스의 불순물 농도는 바람직하게는 1ppm 이하, 더 바람직하게는 0.1ppm 이하이다). 산소 가스 또는 N2O 가스의 작용에 의해, 산화물 반도체에 포함된 성분 중의 하나이고 탈수화 또는 탈수소화에 의해 불순물을 제거하는 단계와 동시에 감소되었던 산소가 공급되어, 산화물 반도체층은 고순도화될 수 있고 전기적으로 i형(진성) 산화물 반도체일 수 있다.
또한, 산화물 반도체층의 제1 열 처리는 또한 섬 형상의 산화물 반도체층으로 아직 가공되지 않은 산화물 반도체막(530)에 대해 수행될 수 있다. 그 경우에, 기판은 제1 열 처리 후에 가열 장치로부터 취출되고, 그 다음 포토리소그래피 단계가 수행된다.
제1 열 처리는 산화물 반도체층의 성막 후에 수행되는 한 상기 타이밍 외에 다음의 타이중 어느 타이밍에서 수행될 수 있다는 점에 유의한다: 소스 전극 및 드레인 전극이 산화물 반도체층 위에 적층된 후 및 절연층이 소스 전극 및 드레인 전극 위에 형성된 후.
컨택트 홀이 제1 게이트 절연층(507a) 및 제2 게이트 절연층(507b)에 형성되는 경우에, 컨택트 홀을 형성하는 단계는 제1 열 처리가 산화물 반도체막(530)에 대해 수행되기 전 또는 후에 수행될 수 있다.
또한, 산화물 반도체층으로서, 큰 두께를 갖는 결정 영역, 즉, 막의 표면에 수직으로 c 축 배향된 결정 영역을 갖는 산화물 반도체층이, 산화물, 질화물, 금속 등이 기본 성분의 재료용으로 사용될 때에도, 2번의 성막 및 2번의 열 처리를 수행함으로써 형성될 수 있다. 예를 들어, 3nm 내지 15nm의 두께를 갖는 제1 산화물 반도체막이 형성되고, 제1 열 처리가 질소, 산소, 희가스, 또는 건조 에어 분위기 하에서 450℃ 내지 850℃, 바람직하게는 550℃ 내지 750℃의 온도에서 수행되어, 표면을 포함하는 영역에 결정 영역(판 형상 결정을 포함함)을 갖는 제1 산화물 반도체막이 형성된다. 다음에, 제1 산화물 반도체막보다 큰 두께를 갖는 제2 산화물 반도체막이 형성되고, 제2 열 처리가 450℃ 내지 850℃, 바람직하게는 600℃ 내지 700℃의 온도에서 수행되어, 결정 성장이 결정 성장의 종(seed)으로서 제1 산화물 반도체막을 사용하여 상향으로 진행하고 제2 산화물 반도체막이 결정화된다. 이러한 방식으로, 큰 두께를 갖는 결정 영역을 갖는 산화물 반도체층이 형성될 수 있다.
다음에, 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에 형성된 배선을 포함)으로서 기능하는 도전막은 제2 게이트 절연층(507b) 및 산화물 반도체층(531) 위에 형성된다. 소스 전극 및 드레인 전극에 사용되는 도전막으로서, 실시형태 1에서 설명된 소스 전극(405a) 및 드레인 전극(405b)에 사용된 재료가 사용될 수 있다.
레지스트 마스크는 제3 포토리소그래피 단계에서 도전막 위에 형성되고, 소스 전극(515a) 및 드레인 전극(515b)은 선택적 에칭에 의해 형성되고, 그 다음에 레지스트 마스크가 제거된다(도 2c 참조).
제3 포토리소그래피 단계에서 레지스트 마스크를 형성할 시의 노광은 자외선광, KrF 레이저광, 또는 ArF 레이저광을 이용하여 수행될 수 있다. 나중에 형성될 트랜지스터의 채널 길이(L)는 산화물 반도체층(531) 위에서 서로 인접하여 있는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 거리에 의해 결정된다. 채널 길이(L)가 25nm보다 짧은 노광을 행하는 경우에, 제3 포토리소그래피 단계에서 레지스트 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 극히 짧은 파장을 갖는 초자외선을 이용하여 수행될 수 있다. 초자외선을 이용하는 노광에서, 해상도는 높고 초점 심도는 크다. 따라서, 나중에 형성될 트랜지스터의 채널 길이(L)는 10nm 내지 1000nm로 되어, 회로의 동작 속도가 증가될 수 있다.
포토리소그래피 단계에서 사용되는 포토마스크의 수를 감소시키고 포토리소그래피 단계의 수를 감소시키기 위해서, 에칭 단계는 광이 복수의 세기를 갖도록 투과되는 노광 마스크인 다계조 마스크를 이용하여 형성된 레지스트 마스크를 사용하여 수행될 수 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 갖고, 에칭에 의해 형상이 더 변화될 수 있기 때문에, 레지스트 마스크는 서로 다른 패턴으로 가공하기 위한 복수의 에칭 단계에서 사용될 수 있다. 따라서, 적어도 2종 이상의 서로 다른 패턴에 대응하는 레지스트 마스크가 하나의 다계조 마스크에 의해 형성될 수 있다. 그러므로, 노광 마스크의 수는 감소될 수 있고 대응하는 포토리소그래피 단계의 수가 또한 감소될 수 있어, 공정의 간략화가 실현될 수 있다.
도전막이 에칭될 때 산화물 반도체층(531)을 에칭하여 분리하지 않도록 에칭 조건을 최적화하는 것이 바람직하다는 점에 유의한다. 그러나, 산화물 반도체층(531)을 전혀 에칭하지 않고 도전막만이 에칭되는 에칭 조건을 얻기란 어렵다. 어떤 경우에는, 도전막이 에칭될 때 산화물 반도체층(531)의 일부만이 홈부(오목부)를 갖는 산화물 반도체층으로 되도록 에칭된다.
본 실시형태에서, Ti막은 도전막으로서 사용되고 In-Ga-Zn-O계 산화물 반도체가 산화물 반도체층(531)용으로 사용되므로, 암모니아 과산화수소 혼합물(31 중량% 과산화수소수: 28 중량% 암모니아수: 물=5:2:2)이 에칭액으로서 사용된다.
다음에, 산화물 반도체층의 노출된 부분의 표면에 흡수된 물 등은 N2O, N2, 또는 Ar 등의 가스를 이용하는 플라즈마 처리에 의해 제거될 수 있다. 플라즈마 처리가 수행되는 경우에, 산화물 반도체층의 일부와 접촉하는 보호 절연막으로 되는 절연층(516)이 플라즈마 처리 이후에 대기에 노출하지 않고 형성된다.
절연층(516)은, 스퍼터링 방법 등의, 물 및 수소 등의 불순물이 절연층(516)으로 들어오지 않는 방법에 의해 적어도 1nm의 두께를 갖도록 적절히 형성될 수 있다. 수소가 절연층(516)에 포함되어 있는 경우, 수소가 산화물 반도체층으로 들어가거나, 수소에 의한 산화물 반도체에서의 산소의 추출이 야기되어, 산화물 반도체층의 백채널이 n형 도전형(저저항화)으로 되어, 기생 채널이 형성될 수 있다. 따라서, 수소가 사용되지 않는 성막 방법이 수소를 가능한 포함하지 않는 절연층(516)을 형성하기 위해 이용되는 것이 중요하다.
본 실시형태에서, 산화 실리콘막은 스퍼터링 방법에 의해 절연층(516)으로서 200nm의 두께로 형성된다. 성막 동안의 기판 온도는 실온 내지 300℃일 수 있고 본 실시형태에서는 100℃로 설정된다. 산화 실리콘막은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 포함하는 혼합 분위기 하에서 스퍼터링 방법에 의해 형성될 수 있다. 타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 사용될 수 있다. 예를 들어, 산화 실리콘막은 산소를 포함하는 분위기 하에서 스퍼터링 방법에 의해 실리콘 타겟을 사용하여 형성될 수 있다. 산화물 반도체층과 접하여 형성되는 절연층(516)으로서, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고 외부로부터 이들의 침입을 저지하는 무기 절연막이 사용된다. 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등이 사용된다.
산화물 반도체막(530)의 성막과 동시에 절연층(516)의 성막실 내의 잔여 수분을 제거하기 위해, (크라이오 펌프 등의) 흡착형의 진공 펌프가 바람직하게 사용된다. 절연층(516)이 크라이오펌프를 이용하여 배기된 성막실에 형성될 때, 절연층(516) 내의 불순물 농도가 감소될 수 있다. 또한, 절연층(516)의 성막실 내의 잔여 수분을 제거하기 위한 배기 수단으로서, 콜드 트랩을 구비한 터보 펌프가 사용될 수 있다.
수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스가 절연층(516)의 성막을 위한 스퍼터링 가스로서 사용되는 것이 바람직하다.
다음에, 제2 열 처리(바람직하게는 200℃ 내지 400℃, 예를 들어, 250℃ 내지 350℃에서)는 불활성 가스 분위기 또는 산소 가스 분위기 하에서 수행된다. 예를 들어, 제2 열 처리는 1 시간 동안 질소 분위기 하에서 250℃에서 수행된다. 제2 열 처리에서, 산화물 반도체층의 일부(채널 형성 영역)는 절연층(516)과 접한 상태에서 가열된다.
상기 공정을 통해, 산화물 반도체의 성분 중의 하나이고 산화물 반도체막에 대해 수행된 제1 열 처리(산화물 반도체층으로부터 수소, 수분, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 의도적으로 제거하는 단계)와 동시에 감소된 산소가 산화물 반도체층에 공급될 수 있다. 따라서, 산화물 반도체층은 고순도화되고 전기적으로 i형(진성) 산화물 반도체이다.
상기 공정을 통해, 트랜지스터(510)가 형성된다(도 2d 참조).
많은 결함을 갖는 산화 실리콘층이 절연층(516)으로서 사용될 때, 산화 실리콘층의 형성 후에 수행된 열 처리로, 산화물 반도체층에 포함된 수소, 수분, 수산기, 또는 수소화물이 절연층으로 확산되어 산화물 반도체층 내의 불순물이 더욱 감소될 수 있다.
보호 절연층(506)은 절연층(516) 위에 형성될 수 있다. 예를 들어, 질화 실리콘막은 RF 스퍼터링 방법에 의해 형성된다. RF 스퍼터링 방법은 높은 생산성을 가지므로, 보호 절연층의 성막 방법으로서 바람직하게 이용된다. 보호 절연층으로서, 수분 등의 불순물을 포함하지 않고 외부로부터 이들의 침입을 방지하는, 질화 실리콘막 또는 질화 알루미늄막 등의, 무기 절연막이 사용된다. 본 실시형태에서, 보호 절연층(506)은 질화 실리콘막을 이용하여 형성된다(도 2e 참조).
본 실시형태에서, 보호 절연층(506)으로서, 질화 실리콘막은 절연층(516)까지의 층들이 형성된 기판(505)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 반도체의 타겟을 사용함으로써 형성된다. 또한 이 경우에, 보호 절연층(506)은 바람직하게는 처리실 내의 잔여 수분이 절연층(516)과 유사한 방식으로 제거되면서 형성된다.
보호 절연층이 형성된 후에, 열 처리가 1 시간 내지 30 시간 동안 대기 중에서 100℃ 내지 200℃의 온도에서 더 수행될 수 있다. 이 열 처리는 고정된 가열 온도에서 수행될 수 있다. 다르게는, 가열 온도의 다음의 변화가 복수회 반복하여 수행될 수 있다: 가열 온도가 실온에서 100℃ 내지 200℃의 온도로 올라갔다가 다음에 실온으로 떨어진다.
이러한 방식으로 본 실시형태에 따라 형성된 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 높은 전계 효과 이동도를 가지므로, 고속 구동이 가능하다. 제1 게이트 절연층용으로 산화 하프늄막을 사용하여, 트랜지스터의 게이트 리크 전류가 감소될 수 있으므로, 반도체 장치의 절전이 실현될 수 있다.
나아가, 제1 게이트 절연층용으로 산화 하프늄막을 사용하면 2nm 이상(구체적으로, 2nm 내지 10nm)의 두께를 갖는 게이트 절연층이 산화 실리콘막만을 사용하여 형성된 0.8nm 이하의 두께를 갖는 게이트 절연층과 동일한 효과를 얻을 수 있다.
본 실시형태는 실시형태 1과 임의로 조합될 수 있다.
[실시형태 3]
본 실시형태에서, 하나는 게이트 절연층을 사이에 두고 채널 형성 영역 위에 설치되고 다른 하나는 또 하나의 게이트 절연층을 사이에 두고 채널 형성 영역 아래에 설치된 2개의 게이트 전극을 포함하는 2중 게이트 트랜지스터를 형성하는 예가 아래에 설명될 것이다.
제조 공정의 중간에 있는 단계들은 실시형태 2의 단계들과 동일하기 때문에, 동일한 부분에 대해 동일한 참조 번호를 이용하여 설명한다는 점에 유의한다.
도 3a 내지 3c는 트랜지스터의 단면 구조의 예를 도시한다. 도 3a는 도 2c와 동일하다. 먼저, 실시형태 2에 따르면, 도 3a에 도시된 상태가 얻어진다.
다음에, 보호 절연막으로 되는 절연층(516)은 실시형태 2의 것과 유사한 방식으로 산화물 반도체층의 일부와 접하여 형성된다. 본 실시형태에서, 나중 단계에서 제2 게이트 전극을 형성하기 위해서, 절연막은 제2 게이트 절연층(507b)과 동일한 재료 및 두께로 형성된다.
다음에, 도 3b에 도시한 바와 같이, 절연층(516)보다 큰 비유전율을 갖는 절연층(526)이 절연층(516) 위에 형성된다. 절연층(526)으로서, 재료 및 두께가 제1 게이트 절연층(507a)과 동일한 절연막, 즉, 20nm의 두께를 갖는 산화 하프늄막이 형성된다.
다음에, 제2 게이트 전극(508)이 절연층(526) 위에 형성된다. 제2 게이트 전극(508)은 Mo, Ti, Cr, Ta, W, Al, Cu,Nd 또는 Sc 등의 금속 재료, 또는 이 금속 재료를 주성분으로 포함하는 합금 재료를 이용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
상기 공정을 통해, 도 3c에 도시된 트랜지스터(520)가 제조될 수 있다.
산화 하프늄을 이용하여 형성된 절연층(526)은 웨트 에칭에 의해 거의 에칭되지 않으므로, 웨트 에칭이 제2 게이트 전극(508)의 패터닝 시에 이용될 때, 절연층(526)은 에칭 스토퍼로서 기능하고 절연층(526)의 두께가 2nm 내지 10nm일 때에도 핀홀 등을 갖지 않으므로, 균일한 항복 전압을 갖는 트랜지스터(520)가 실현될 수 있다는 점에 유의한다.
비유전율이 제2 절연층의 비유전율보다 큰 제1 절연층 및 비유전율이 제3 절연층의 비유전율보다 큰 제4 절연층 각각으로서, 하프늄을 포함하는 절연막이 사용되어, 본 실시형태의 게이트 절연층의 두께는 산화 실리콘막으로 환산한 경우의 게이트 절연층의 두께보다 얇게 될 수 있다.
산화물 반도체층이 트랜지스터에 채널 형성 영역을 포함하는 반도체층용으로 사용될 때, 트랜지스터의 임계 전압은 때때로 반도체 장치의 제조 공정에 따라 양 또는 음의 방향으로 시프트한다. 따라서, 산화물 반도체가 채널 형성 영역을 포함하는 반도체층용으로 사용되는 트랜지스터는, 임계 전압이 트랜지스터(520)와 같은 이중 게이트 구조를 이용함으로써 제어될 수 있는 구성을 바람직하게 갖고, 임계 전압은 제1 게이트 전극(511) 또는 제2 게이트 전극(508)의 전위를 제어함으로써 원하는 값이 되도록 제어될 수 있다.
본 실시형태는 실시형태 1 또는 2와 임의로 조합될 수 있다.
[실시형태 4]
산화물 반도체층은 제조 공정에서 발생된 전계에 의해 쉽게 영향받는다. 따라서, 도 4a 및 4b는 예를 들어, 실시형태 1에 따른 도 1d에 도시된 것과 같은 톱 게이트 트랜지스터가 제조되는 경우에 스퍼터링 방법에 의해 게이트 절연층을 산화물 반도체층 위에 형성할 시에 발생된 전계의 영향을 감소시키는 성막 장치를 도시한다.
본 실시형태에서, 도 4a 및 4b에 도시된 성막 장치로 산화 하프늄막을 형성하는 예가 설명될 것이다.
진공 상태가 형성되어 있는 챔버(301)에서, Ar 가스 또는 O2 가스와 Ar 가스의 혼합 가스가 공급되고 RF 전원(304)에 접속된 전극(302) 및 전극(303)이 서로 마주보도록 설치된다. 산화 하프늄의 각각의 타겟(308) 및 타겟(309)은 전극(302) 및 전극(303)에 각각 고정된다.
도 4a는 위에서 본 챔버(301)의 상부 모식도이고, 도 4b는 챔버(301)의 단면 모식도라는 점에 유의한다.
기판(305)이 수직으로 놓여지고 스퍼터링 성막 처리를 받아 대형 기판이 처리될 수 있다. 기판(305)은 산화 하프늄의 타겟(308) 및 타겟(309)이 서로 마주보고 기판(305)이 그 2개의 타겟 사이에 놓이지 않는 방식으로 플라즈마에 거의 노출되지 않는다. 기판(305)은 절연막으로 덮인 산화물 반도층을 구비하고, 산화 하프늄막은, 도 4a 및 4b에 도시된 장치를 사용하여 산화물 반도체층에 특히 문제(예를 들어, 플라즈마 손상)가 되는 손상없이 형성될 수 있다. 이러한 방식으로, 홀더(307)에 의해 고정된 기판(305)의 표면 위에 산화 하프늄막이 형성된다. 기판 위의 성막은 성막 속도가 안정화될 때가지 셔터(306)에 의해 중지되고, 셔터(306)는 성막을 개시하도록 개방된다는 점에 유의한다. 셔터(306)가 도 4a 및 4b에 도시된 슬라이드형이지만, 특정한 제한은 없다.
도 4a에서, 기판 표면은 챔버의 하부 표면에 대해 수직으로 도시되지만, 이로 한정되지 않고, 기판은, 기판의 표면이 홀더(307)에 의해 챔버의 하부 표면에 경사지도로록 놓여질 수 있다. 홀더(307)는 히터를 구비하고, 성막은 기판(305)이 가열되는 동안 수행될 수 있다.
홀더(307)의 히터를 이용하여, 기판(305)은 감압 상태로 유지된 챔버(301)에 유지되고, 기판(305) 위의 산화물 반도체층은 또한 기판(305)의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 내지 400℃이도록 가열될 수 있다. 다음에, 수소, 물 등이 제거된 스퍼터링 가스(산소 또는 아르곤)가 챔버(301) 내의 수분이 제거되면서 도입되어, 상기 타겟을 이용하여 산화 하프늄막이 형성된다. 기판(305)이 홀더(307)의 히터를 사용하여 가열되면서 산화 하프늄막이 형성되어, 스퍼터링으로 인한 손상이 또한 감소될 수 있다.
챔버(301) 내의 수분을 제거하기 위해서, 흡착형의 진공 펌프가 바람직하게 사용된다. 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등이 사용될 수 있다. 콜드 트랩을 구비한 터보 펌프가 사용될 수 있다. 크라이오펌프 등으로의 배기에 의해, 수소, 물 등이 처리실로부터 제거될 수 있다.
또한, 산화 하프늄막의 성막이 본 실시형태에서 예로서 주어지지만, 특정한 제한없이, 게이트 절연층용으로 사용될 수 있는 절연막 또는 다른 하이-k 막의 성막이 도 4a 및 4b에 도시된 성막 장치를 사용하여 행해질 수 있다. 또한, 도 4a 및 4b에 도시된 성막 장치는 산화물 반도체층과 접하여 절연막을 형성하는 데 사용될 수 있다.
[실시형태 5]
본 실시형태에서, 반도체 장치의 한 모드에 대응하는 액정 표시 패널의 외관 및 단면이 도 5a 내지 5c를 참조하여 설명될 것이다. 도 5a 및 5c는 트랜지스터(4010), 트랜지스터(4011), 및 액정 표시 소자(4013)의 각각이 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)로 밀봉되어 있다. 도 5b는 도 5a 또는 5c의 선 M-N을 따라 취한 단면도이다.
시일재(4005)는 제1 기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 설치된다. 제2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 설치된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001), 시일재(4005), 및 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 별도로 준비된 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)는 제1 기판(4001) 위에 시일재(4005)에 의해 둘러싸인 영역과는 다른 영역에 장착된다.
별도로 형성된 구동 회로의 접속 방법은 특정하게 제한되지 않고, COG 방법, 와이어 본딩 방법, TAB 방법 등이 사용될 수 있다는 점에 유의한다. 도 5a는 신호선 구동 회로(4003)가 COG 방법에 의해 장착된 예를 도시한다. 도 5c는 신호선 구동 회로(4003)가 TAB 방법에 의해 장착된 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)는 복수의 트랜지스터를 포함한다. 도 5b는 예로서, 화소부(4002)에 포함된 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 도시한다. 트랜지스터(4011)는 제1 게이트 절연층(4020a) 및 제2 게이트 절연층(4020b)을 포함하고, 실시형태 2에서 설명된 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)이 사용될 수 있다. 낮은 게이트 리크 전류를 갖는 트랜지스터가 제1 게이트 절연층(402a)용으로 하이-k 막을 이용하여 형성될 수 있다. 절연층(4041), 절연층(4042), 및 절연층(4021)은 트랜지스터(4010) 및 트랜지스터(4011) 위에 설치된다.
실시형태 1에서 설명된 낮은 게이트 리크 전류를 갖는 트랜지스터는 트랜지스터(4010) 및 트랜지스터(4011)로서 사용될 수 있다. 실시형태 1에서 설명된 트랜지스터(410, 420, 430, 및 440) 중 어느 것이라도 구동 회로용 트랜지스터(4011) 및 화소용 트랜지스터(4010)으로서 사용될 수 있다. 본 실시형태에서, 트랜지스터(4010) 및 트랜지스터(4011)는 n 채널 트랜지스터이다.
도전층(4040)은 구동 회로용 트랜지스터(4011)에서의 산화물 반도체층의 채널 형성 영역과 중첩하는, 절연층(4021)의 일부 위에 설치된다. 도전층(4040)은 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 설치되어, BT 시험 전과 후 간의 트랜지스터(4011)의 임계 전압의 시프트량이 감소될 수 있다. 도전층(4040)의 전위는 트랜지스터(4011)의 게이트 전극의 전위와 동일하거나 다를 수 있다. 도전층(4040)은 또한 제2 게이트 전극으로서 기능할 수 있다. 다르게는, 도전층(4040)의 전위는 GND 또는 0V일 수 있거나, 또는 도전층(4040)은 플로팅 상태에 있을 수 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006)용으로 설치된다. 화소 전극층(4030), 대향 전극층(4031), 및 액정층(4008)이 서로 중첩하는 위치는 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)을 구비하고, 액정층(4008)은 절연층(4032) 및 절연층(4033)을 사이에 두고 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워진다는 점에 유의한다.
제1 기판(4001) 및 제2 기판(4006)으로서, 투광성 기판, 예를 들어, 폴리에스테르 필름 또는 아크릴 수지 필름 등의 플라스틱 기판, 글래스 기판, 또는 세라믹 기판이 사용될 수 있다는 점에 유의한다.
참조 번호(4035)는 절연막을 선택적으로 에칭함으로써 얻어진 주상 스페이서를 표시하고 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 설치된다. 다르게는, 구형 스페이서가 또한 사용될 수 있다. 대향 전극층(4031)은 트랜지스터(4010)와 동일한 기판 위에 설치된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 대향 전극층(4031)과 공통 전위선은 한 쌍의 기판 사이에 배열된 도전 입자들을 통해 서로 전기적으로 접속될 수 있다. 도전 입자들은 시일재(4005)에 포함된다는 점에 유의한다.
다르게는, 배향막이 불필요한 블루 상을 나타내는 액정이 사용될 수 있다. 그 경우에, 수평 전계 모드가 이용되기 때문에 전극들은 도 5a 내지 5c에 도시된 것들과 다르게 배열된다. 예를 들어, 화소 전극층과 공통 전극층은 동일한 절연층 위에 배열되고, 수평 전계가 액정층에 가해진다. 블루 상은, 콜레스테릭 상이 콜레스테릭 액정의 온도가 증가되는 동안 등방성 상으로 변화되기 바로 전에 발생된 액정 상 중 하나이다. 블루 상은 좁은 범위의 온도에서만 발생되므로, 온도 범위를 개선하도록 5 중량% 이상의 카이럴제를 포함하는 액정 조성물이 액정층(4008)용으로 사용된다. 블루 상을 나타내는 액정 및 카이럴제를 포함하는 액정 조성물은 1msec 이하의 짧은 응답을 갖고; 배향 공정이 필요하지 않게 되는 광학 등방성을 갖고; 작은 시야각 의존성을 갖는다.
본 실시형태는 또한 투과형 액정 표시 장치 이외에 반투과형 액정 표시 장치에도 적용될 수 있다는 점에 유의한다.
편광 판이 기판의 외부 표면 위에(관찰자 측 위에) 설치되고 표시 소자용으로 사용되는 전극층 및 착색층이 기판의 내부 표면 위에 설치된 액정 표시 장치의 예가 설명되지만, 편광 판은 기판의 내부 표면 위에 설치될 수 있다. 편광 판과 착색층의 적층 구조는 본 실시형태로 한정되지 않고 편광 판과 착색층의 재료 또는 제조 공정의 조건에 따라 적절히 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막이 표시부 이외의 위치에 설치될 수 있다.
기판(4011 및 4010) 위에는, 절연층(4041)이 산화물 반도체층과 접하여 형성된다. 절연층(4041)은 실시형태 1에서 설명된 절연막(407)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기서, 절연층(4041)으로서, 산화 실리콘막이 실시형태 4에서 설명된 성막 장치를 이용하는 스퍼터링 방법에 의해 형성된다. 절연층(4042)은 절연층(4041) 위에서 접하여 형성된다. 절연층(4042)은 실시형태 1에서 설명된 보호 절연층(409)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 또한, 트랜지스터로 인한 표면 거칠기를 감소시키기 위해서, 절연층(4042)은 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮인다.
절연층(4021)은 평탄화 절연막으로서 형성된다. 절연층(4021)으로서, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 내열성을 갖는 유기 재료가 사용될 수 있다. 이러한 유기 재료 이외에, 낮은 유전 상수 재료(로우-k 재료), 실록산계 수지, PSG(포스포실리케이트 글래스), BPSG(보로포스포실리케이트 글래스) 등을 사용하는 것도 가능하다. 절연층(4021)은 이들 재료로 형성된 복수의 절연막을 적층함으로써 형성될 수 있다는 점에 유의한다.
절연층(4021)을 형성하는 방법에는 특정한 제한이 없고, 다음의 방법 또는 수단이 재료에 따라 이용될 수 있다: 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 방출 방법(예를 들어, 잉크젯 방법, 스크린 프린팅, 또는 오프셋 프린팅) 등의 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 기구. 절연층(4021)의 소성 단계는 또한 반도체층의 어닐링과 겸하게 되어, 반도체 장치가 효율적으로 제조될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이후, ITO라고 함), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
또한, 다양한 신호 및 전위는 FPC(4018)로부터, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급된다.
접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 사용하여 형성된다. 단자 전극(4016)은 트랜지스터(4010) 및 트랜지스터(4011)의 각각의 소스 전극 및 드레인 전극과 동일한 도전막을 사용하여 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)의 단자에 전기적으로 접속된다.
도 5a 내지 5c는 신호선 구동 회로(4003)가 별도로 형성되고 제1 기판(4001) 위에 장치된 예를 도시하지만, 본 발명의 실시예는 이 구성으로 한정되지 않는다. 주사선 구동 회로는 별도로 형성되고 장착되거나, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성된 다음 장착된다.
[실시형태 6]
본 실시형태에서, 전자 페이퍼의 예가 본 발명의 실시형태의 반도체 장치로서 설명될 것이다.
실시형태 2에서 설명된 방법에 의해 얻어진 적층된 게이트 절연층을 포함하는 트랜지스터는, 전자 잉크가 스위칭 소자에 전기적으로 접속된 소자에 의해 구동되는 전자 페이퍼용으로 사용될 수 있다. 전자 페이퍼는 또한 전기영동 표시 장치(전기영동 디스플레이)라고도 하고 일반 종이와 동일한 레벨의 신뢰성을 갖고, 다른 표시 장치보다 낮은 전력 소비를 갖고, 박형 및 경량으로 만들어질 수 있는 장점이 있다.
전기영동 디스플레이는 다양한 모드를 가질 수 있다. 전기영동 디스플레이는, 마이크로캡슐마다 양으로 대전된 제1 입자 및 음으로 대전된 제2 입자를 포함하는, 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함한다. 마이크로캡슐에 전계를 가함으로써, 마이크로캡슐 내의 이러한 입자들은 서로 반대 반향으로 이동하고 한 측에 모인 입자들의 색만이 표시된다. 제1 입자 및 제2 입자는 각각 염료를 포함하고 전계없이 이동하지 않는다는 점에 유의한다. 또한, 제1 입자와 제2 입자는 상이한 색을 갖는다(무색일 수 있다).
그러므로, 전기영동 디스플레이는 높은 유전 상수를 갖는 물질이 높은 전계 영역으로 이동하는 소위 유전 영동적 효과를 이용하는 디스플레이이다.
상기 마이크로캡슐이 용매에 분산된 용액을 전자 잉크라고 한다. 이 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터 또는 색소를 갖는 입자를 사용함으로써, 컬러 표시가 또한 달성될 수 있다.
또한, 상기 복수의 마이크로캡슐이 2개의 전극 사이에 끼워지도록 액티브 매트릭스 기판 위에 적절히 배열되면, 액티브 매트릭스 표시 장치가 완성될 수 있고, 마이크로캡슐에 전계를 가함으로써 표시가 수행될 수 있다. 예를 들어, 실시형태 2에서 설명된 트랜지스터를 이용하여 형성된 액티브 매트릭스 기판이 사용될 수 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는 도전 재료, 절연 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전기발광 재료, 전기변색 재료, 및 자기영동 재료로부터 선택된 단일 재료로 각각 형성될 수 있거나, 또는 이들 중 어느 것의 복합 재료로 형성될 수 있다.
도 6은 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 도시한다. 반도체 장치에 사용된 트랜지스터(581)는 실시형태 2의 트랜지스터와 유사한 방식으로 제조될 수 있는, 낮은 게이트 리크 전류를 갖는 트랜지스터이다.
도 6의 전자 페이퍼는 트위스팅 볼 표시 시스템을 사용하는 표시 장치의 예이다. 트위스팅 볼 표시 시스템은 흑백으로 각각 착색된 구형 입자들이 표시 소자용으로 사용되는 전극층들인 제1 전극층과 제2 전극층 사이에 배열되고, 구형 입자들의 배향을 제어하기 위해 제1 전극층과 제2 전극층 사이에 전위차가 발생되어, 표시가 수행되는 방법을 말한다.
트랜지스터(581)는 제1 게이트 절연층(582a)과 제2 게이트 절연층(582b)의 적층 위에서 접하는 산화물 반도체층을 포함하고 산화물 반도체층과 접하는 절연층(583)으로 덮인 보텀 게이트 트랜지스터이다. 제1 게이트 절연층(582a)은, 비유전율이 제2 게이트 절연층(582b)의 비유전율보다 큰 막인 하프늄을 포함하는 절연막을 사용하여 형성된다는 점에 유의한다.
트랜지스터(581)의 소스 전극 또는 드레인 전극은 절연층(583), 절연층(584), 및 절연층(585)에 형성된 개구를 통해 제1 게이트 전극층(587)과 접하게 되어, 트랜지스터(581)가 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 제2 전극층(588) 사이에서는, 액체로 채워진 흑색 영역(590a)과 백색 영역(590b)을 각각 갖는 구형 입자들(589)이 한 쌍의 기판(580과 596) 사이에 설치된다. 구형 입자들(589) 주위의 공간은 수지 등의 충전재(595)로 충전된다(도 6 참조).
또한, 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 트랜지스터(581)와 동일한 기판 위에 설치된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 제2 전극층(588)과 공통 전위선은 한 쌍의 기판(580과 596) 사이에 배열된 도전 입자들을 통해 서로 전기적으로 접속될 수 있다.
또한, 트위스팅 볼 대신에, 전기영동 소자도 사용될 수 있다. 투명 액체와, 양으로 대전된 백색 미립자와, 음으로 대전된 흑색 미립자가 봉입된, 약 10㎛ 내지 200㎛의 직경을 갖는 마이크로캡슐이 사용된다. 제1 전극층과 제2 전극층 사이에 설치된 마이크로캡슐에서, 전계가 제1 전극층 및 제2 전극층에 의해 가해질 때, 백색 미립자와 흑색 미립자는 반대측으로 이동하여, 백색 또는 흑색이 표시될 수 있다. 이 원리를 이용한 표시 소자가 전기영동 표시 소자이고 일반적으로 전자 페이퍼라고 한다. 전기영동 표시 소자는 액정 표시 소자보다 높은 반사율을 가지므로, 보조 광이 불필요하고, 전력 소비가 낮고, 표시부가 어두운 장소에서도 인식될 수 있다. 또한, 표시부에 전력이 공급되지 않아도, 한 번 표시된 화상이 유지될 수 있다. 따라서, 표시된 화상은 표시 기능을 갖는 반도체 장치(단순히 표시 장치 또는 표시 장치를 구비한 반도체 장치라고 할 수 있음)가 전파원으로부터 멀리 떨어져 있는 경우에도 저장될 수 있다.
상기 공정을 통해, 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함하는 절전형 전자 페이퍼가 제조될 수 있다.
본 실시형태는 다른 실시형태들에서 설명된 구성과 적절히 조합하여 구현될 수 있다.
[실시형태 7]
본 실시형태에서, 산화물 반도체를 포함하는 트랜지스터 및 동일한 기판 위에 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 아래에 설명될 것이다.
도 7a 및 7b는 반도체 장치의 구성예를 도시한다. 도 7a는 반도체 장치의 단면을 도시하고, 도 7b는 반도체 장치의 평면도를 도시한다. 여기서, 도 7a는 도 7b의 선 A1-A2 및 선 B1-B2를 따른 단면에 대응한다. 도 7a 및 7b에 도시된 반도체 장치는 하부에 제1 반도체 재료를 포함하는 트랜지스터(160), 및 상부에 제2 반도체 재료를 포함하는 트랜지스터(162)를 포함한다. 본 실시형태에서, 제1 반도체 재료는 산화물 반도체 이외의 반도체 재료(실리콘 등)이고, 제2 반도체 재료는 산화물 반도체이다. 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 쉽게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성으로 인해 오랜 시간 동안 전하를 유지할 수 있다.
도 7a 및 7b의 트랜지스터(160)는, 반도체 재료(실리콘 등)를 포함하는 기판(100)에 설치된 채널 형성 영역(116), 채널 형성 영역(116)이 사이에 끼워지도록 설치된 불순물 영역들(120), 불순물 영역들(120)과 접하는 금속 화합물 영역들(124), 채널 형성 영역(116) 위에 설치된 게이트 절연층(108), 및 게이트 절연층(108) 위에 설치된 게이트 전극(110)을 포함한다.
반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 사용될 수 있다. 일반적으로, 용어 "SOI" 기판은 실리콘 반도체층이 절연면 위에 설치된 기판을 의미한다는 점에 유의한다. 본 명세서 등에서, 용어 "SOI 기판"은 그 범주에 또한 실리콘 이외의 재료를 이용하여 형성된 반도체층이 절연면 위에 설치된 기판도 포함한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. 또한, SOI 기판은 반도체층이 절연층을 사이에 두고 글래스 기판 등의 절연 기판 위에 설치된 구성을 갖는 기판일 수 있다.
전극(126)은 트랜지스터(160)의 금속 화합물 영역(124)의 일부에 접속된다. 여기서, 전극(126)은 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능한다. 소자 분리 절연층(106)이 트랜지스터(160)를 둘러싸도록 기판(100) 위에 설치된다. 절연층(128) 및 절연층(130)은 트랜지스터(160)를 덮도록 설치된다. 트랜지스터(160)는 고집적화를 실현하기 위해 도 7a 및 7b에 도시된 바와 같이 측벽 절연층을 갖지 않는 것이 바람직하다는 점에 유의한다. 한편, 트랜지스터(160)의 특성을 중시할 경우에는, 측벽 절연층은 게이트 전극(110)의 표면 위에 설치될 수 있고 불순물 농도가 서로 다른 영역들을 갖는 불순물 영역들(120)을 설치할 수 있다.
트랜지스터(160)는 공지된 기술에 의해 형성될 수 있다. 이러한 트랜지스터(160)는 고속 동작할 수 있다. 따라서, 판독 트랜지스터로서 트랜지스터를 이용함으로써, 데이터가 고속으로 판독될 수 있다.
트랜지스터(160)가 형성된 후, 게이트 전극(110) 및 전극(126)의 상부 표면은 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서 절연층(128) 및 절연층(130)에 CMP 처리를 행함으로써 노출된다. 다르게는, 게이트 전극(110) 및 전극(126)의 상부 표면을 노출하기 위한 처리로서 CMP 처리 이외의 에칭 처리 등을 이용하는 것이 가능하다(에칭 처리 등이 CMP 처리와 조합될 수 있음). 트랜지스터(162)의 특성을 향상시키기 위해서, 절연층(128) 및 절연층(130)의 표면을 가능한 한 많이 평탄화하는 것이 바람직하다는 점에 유의한다.
다음에, 도전층이 게이트 전극(110), 전극(126), 절연층(128), 절연층(130) 등 위에 형성되고, 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다.
도전층은 스퍼터링 방법 등의 PVD 방법, 또는 플라즈마 CVD 방법 등의 CVD 방법에 의해 형성될 수 있다. 또한, 도전층의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소, 이 원소를 주성분으로서 포함하는 합금 등이 사용될 수 있다. Mn, Mg, Zr, Be, Nd, 및 Sc 중 어느 것, 또는 이들을 조합하여 포함하는 재료가 사용될 수 있다.
도전층은 단층 구조 또는 2개 이상의 층을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 티타늄막 또는 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막이 알루미늄막 위에 적층된 2층 구조, 티타늄막이 질화 티타늄막 위에 적층된 2층 구조, 및 티타늄막, 알루미늄막, 및 티타늄막이 이 순서로 적층된 3층 구조를 들 수 있다. 도전층이 티타늄막 또는 질화 티타늄막의 단층 구조를 가지는 경우에, 도전층은 테이퍼 형상을 갖는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)으로 쉽게 가공된다는 장점이 있다는 점에 유의한다.
상부 트랜지스터(162)의 채널 길이(L)는 소스 또는 드레인 전극(142a)의 하부 에지부와 소스 또는 드레인 전극(142b)의 하부 에지부 사이의 거리에 의해 결정된다. 25nm 미만의 채널 길이(L)를 갖는 트랜지스터가 형성되는 경우에 사용된 마스크를 형성하기 위한 노광을 위해서는, 파장이 수 나노미터 내지 수십 나노미터 만큼 짧은 초자외선을 이용하는 것이 바람직하다는 점에 유의한다.
다음에, 절연층(143a)은 소스 또는 드레인 전극(142a) 위에 형성되고 절연층(143b)은 소스 또는 드레인 전극(142b) 위에 형성된다. 절연층(143a)과 절연층(143b)은, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮는 절연층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 또한, 절연층(143a) 및 절연층(143b)은 나중에 형성될 게이트 전극과 부분적으로 중첩하도록 형성된다. 이러한 절연층을 설치함으로써, 게이트 전극과 소스 또는 드레인 전극 사이에 형성된 용량이 감소될 수 있다.
절연층(143a) 및 절연층(143b)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다.
게이트 전극과 소스 또는 드레인 전극 사이에 형성된 용량이 감소된다는 점에서 절연층(143a) 및 절연층(143b)을 형성하는 것이 바람직하지만, 절연층 없는 구성을 이용하는 것도 가능하다는 점에 유의한다.
다음에, 산화물 반도체층이 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 형성된 후에, 산화물 반도체층은 산화물 반도체층(144)을 형성하도록 선택적으로 에칭된다.
산화물 반도체층은 실시형태 2에서 설명된 재료 및 형성 공정을 이용하여 형성된다.
그 후, 열 처리(제1 열 처리)가 바람직하게는 산화물 반도체층에 대해 수행된다. 산화물 반도체층 내의 과잉 수소(물 및 수산기를 포함)가 제1 열 처리에 의해 제거되고 산화물 반도체층의 구성이 향상되어, 산화물 반도체층의 에너지 갭에서의 결함 레벨 밀도가 감소될 수 있다. 제1 열 처리의 온도는 300℃ 이상 550℃ 미만, 또는 400℃ 내지 500℃로 설정된다.
열 처리는 예를 들어, 피처리물이 저항 발열 소자 등이 사용되는 전기로 내로 도입되고 1 시간 동안 질소 분위기 하에서 450℃로 가열되는 방식으로 수행될 수 있다. 열 처리 중에, 산화물 반도체층은 물 및 수소의 침입을 방지하기 위해 대기에 노출되지 않는다. 불순물은 제1 열 처리에 의해 감소되어 i형(진성) 또는 실질적으로 i형의 반도체층이 얻어진다. 따라서, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다.
다음에, 산화물 반도체층(144)과 접하는 제1 게이트 절연층(146a)이 형성되고 제2 게이트 절연층(146b)이 그 위에 형성된다.
제1 게이트 절연층(146a)은 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 산화 실리콘, 질화 실리콘, 또는 산화 질화 실리콘을 사용하여 형성된다.
또한, 실시형태 2에서 설명된, 비유전율이 10 이상인 하이-k 막이 제2 게이트 절연층(146b)용으로 사용된다. 하이-k 막을 사용하여, 게이트 절연층이 얇아짐에 따라 게이트 리크 전류의 증가가 억제될 수 있으므로, 반도체 장치가 소형화될 수 있다. 제1 게이트 절연층(146a) 및 제2 게이트 절연층(146b)의 전체 두께는 2nm 내지 100nm, 바람직하게는 10nm 내지 50nm로 설정된다는 점에 유의한다.
다음에, 제2 게이트 절연층(146b) 위에는, 게이트 전극(148a)이 산화물 반도체층(144)과 중첩하는 영역에 형성되고 전극(148b)은 소스 또는 드레인 전극(142a)과 중첩하는 영역에 형성된다.
제1 게이트 절연층(146a) 또는 제2 게이트 절연층(146b)이 형성된 후에, 제2 열 처리가 바람직하게 불활성 가스 분위기 또는 산소 분위기 하에서 수행된다. 이 열 처리의 온도는 200℃ 내지 450℃, 바람직하게는 250℃ 내지 350℃로 설정된다. 예를 들어, 열 처리는 1 시간 동안 질소 분위기 하에서 250℃에서 수행될 수 있다. 제2 열 처리는 트랜지스터의 전기 특성의 변동을 경감할 수 있다. 또한, 제1 게이트 절연층(146a) 또는 제2 게이트 절연층(146b)은 산소를 포함하므로, 산화물 반도체층(144)에서의 산소 결손을 보상하기 위해 산화물 반도체층(144)에 산소가 공급되어, i형(진성) 또는 실질적으로 i형의 산화물 반도체층이 형성될 수 있다.
제2 열 처리의 타이밍은 특정하게 이로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 수행될 수 있다. 다르게는, 제2 열 처리는 제1 열 처리 이후에 수행되고, 제1 열 처리가 제2 열 처리로서 2번, 또는 제2 열 처리가 제1 열 처리로서 2번 수행될 수 있다.
상술한 바와 같이, 주성분 이외의 산화물 반도체 내에 포함된 불순물이 가능한 포함되지 않도록 제1 열 처리 및 제2 열 처리 중 적어도 하나를 가함으로써 산화물 반도체층(144)이 고순도화될 수 있다.
게이트 전극(148a) 및 전극(148b)은 도전층이 제2 게이트 절연층(146b) 위에 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다.
다음에, 절연층(150) 및 절연층(152)이 제2 게이트 절연층(146b), 게이트 전극(148a), 및 전극(148b) 위에 형성된다. 절연층(150) 및 절연층(152)은 스퍼터링 방법, CVD 방법 등에 의해 형성될 수 있다. 절연층(150) 및 절연층(152)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다.
다음에, 소스 또는 드레인 전극(142b)에 이르는 개구가 제1 게이트 절연층(146a), 제2 게이트 절연층(146b), 절연층(150), 및 절연층(152)에 형성된다. 개구는 마스크 등을 이용한 선택적 에칭에 의해 형성된다.
여기서, 개구는 바람직하게는 전극(126)과 중첩하는 영역에 형성된다. 이러한 영역에 개구를 형성함으로써, 전극의 접촉 영역 때문에 소자의 면적이 증가되는 것이 방지될 수 있다. 바꾸어 말하면, 반도체 장치의 집적도가 향상될 수 있다.
그 후, 전극(154)이 개구 내에 형성되고, 전극(154)과 접하는 배선(156)이 절연층(152) 위에 형성된다.
예를 들어, 전극(154)은 다음의 방식으로 형성된다: 도전층이 PVD 방법, CVD 방법 등에 의해 개구를 포함하는 영역에 형성된 다음 에칭 처리, CMP 등에 의해 부분적으로 제거된다.
배선(156)은 도전층이 스퍼터링 방법으로 대표되는 PVD 방법 또는 플라즈마 CVD 방법 등의 CVD 방법에 의해 형성된 다음 패터닝되는 방식으로 형성될 수 있다. 또한, 도전층의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소, 및 이 원소를 주성분으로서 포함하는 합금 등이 사용될 수 있다. Mn, Mg, Zr, Be, Nd, 및 Sc 중 어느 것, 또는 이들 재료를 조합하여 포함하는 재료가 사용될 수 있다. 그 상세는 소스 또는 드레인 전극(142a) 등과 유사하다.
상기 공정을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162) 및 용량 소자(164)가 완성된다. 용량 소자(164)는 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 제1 게이트 절연층(146a), 제2 게이트 절연층(146b), 및 전극(148b)을 포함한다.
도 7a 및 7b에 도시된 용량 소자(164)에서, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연은 산화물 반도체층(144), 제1 게이트 절연층(146a), 및 제2 게이트 절연층(146b)을 적층함으로써 충분히 보장될 수 있다는 점에 유의한다. 물론 산화물 반도체층(144) 없는 용량 소자(164)가 충분한 용량을 보장하기 위해 이용될 수 있다. 다르게는, 절연층(143a)과 유사한 방식으로 형성된 절연층을 포함하는 용량 소자(164)가 이용될 수 있다. 또한, 용량 소자가 필요하지 않는 경우에, 용량 소자(164)가 없는 구성이 이용될 수 있다.
고순도화되고 진성으로 된 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 감소될 수 있다. 다음에, 이러한 트랜지스터를 이용함으로써, 저장된 데이터가 극히 오랜 시간 동안 저장될 수 있는 반도체 장치가 얻어질 수 있다.
또한, 배선이 본 실시형태에서 설명된 반도체 장치에서 공통으로 사용되므로, 집적도가 충분히 향상된 반도체 장치가 실현될 수 있다. 나아가, 서로 중첩하는 전극(126) 및 전극(154)을 형성함으로써, 전극의 접촉 영역 때문에 소자의 면적이 증가되는 것이 방지될 수 있다. 따라서, 고집직화가 실현된다.
본 실시형태에서 설명된 구성, 방법 등은 다른 실시형태들에서 설명된 구성등, 방법들 중 어느 것과 적절히 조합될 수 있다.
[실시형태 8]
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기를 포함)에 적용될 수 있다. 전자 기기의 예는 텔레비전 세트(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 액자, 이동 전화 핸드셋(이동 전화 또는 이동 전화기라고도 함), 휴대형 게임 콘솔, 휴대형 정보 단말, 음향 재생 장치, 빠징고 등의 대형 게임기 등이다.
본 실시형태에서, 실시형태들 1 내지 3 중 어느 것에서 얻어질 수 있는 낮은 게이트 리크 전류를 갖는 트랜지스터가 탑재된 전자 기기가 도 8a 내지 8e를 참조하여 설명될 것이다.
도 8a는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함하는, 부품으로서 적어도 표시 장치를 탑재함으로써 제조된 랩톱 퍼스널 컴퓨터를 도시한다. 이 랩톱 퍼스널 컴퓨터는 실시형태 5에서 설명된 절전형 표시 장치를 포함하고 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함한다는 점에 유의한다.
도 8b는 본체(3021)에 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등을 포함하는, 부품으로서 적어도 표시 장치를 탑재함으로써 제조된 휴대형 정보 단말(PDA)을 도시한다. 스타일러스(3022)가 조작용 부속품으로서 포함된다. 이 휴대형 정보 단말은 실시형태 5에서 설명된 절전형 표시 장치를 포함하고 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함한다는 점에 유의한다.
도 8c는 실시형태 6에서 설명되고 부품으로서 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함하는 절전형 전자 페이퍼를 탑재함으로써 제조된 e-북 리더를 도시한다. 도 8c는 e-북 리더의 예를 도시한다. 예를 들어, e-북 리더(2700)는 하우징(2701) 및 하우징(2703)인 2개의 하우징을 포함한다. 하우징(2701)과 하우징(2703)은 축부(2711)로 결합되어 축부(2711)를 축으로 하여 e-북 리더(2700)가 개폐될 수 있다. 이러한 구성으로, e-북 리더(2700)는 종이 책과 같이 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 통합되어 있다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 다른 화상들을 표시할 수 있다. 서로 다른 화상들이 서로 다른 표시부들에 표시되는 구성에서, 예를 들어, 우측 표시부(도 8c에서의 표시부(2705))는 텍스트를 표시할 수 있고 좌측 표시부(도 8c에서의 표시부(2707))는 화상을 표시할 수 있다.
도 8c는 하우징(2701)이 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)은 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)로, 페이지가 넘겨질 수 있다. 키보드, 포인팅 장치 등이 또한 표시부가 설치된 하우징의 표면 위에 설치될 수 있다는 점에 유의한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 이면 또는 측면 위에 설치될 수 있다. 더구나, e-북 리더(2700)는 전자 사전의 기능을 가질 수 있다.
e-북 리더(2700)는 데이터를 무선으로 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 원하는 북 데이터 등이 e-북 서버로부터 구입 및 다운로드될 수 있다.
도 8d는, 실시형태 5에서 설명되고 부품으로서 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함하고, 하우징(2800) 및 하우징(2801)인 2개의 하우징을 포함하는절전형 표시 장치를 탑재함으로써 제조된 이동 전화를 도시한다. 하우징(2801)은 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 장치(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등을 포함한다. 하우징(2801)은 휴대형 정보 단말을 충전하기 위한 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나가 하우징(2801)에 내장되어 있다.
표시 패널(2802)은 터치 패널을 구비한다. 화상으로서 표시된 복수의 조작 키(2805)가 도 8d에서 점선으로 도시된다. 태양 전지(2810)로부터 출력된 전압을 각 회로에 필요한 전압으로 증가시키는 승압 회로가 또한 포함되는 점에 유의한다.
표시 패널(2802)에서, 표시 방향이 사용 패턴에 따라 적절히 변화될 수 있다. 또한, 이동 전화는 표시 패널(2802)과 동일한 표면 위에 카메라 렌즈(2807)를 구비하므로, 비디오 폰으로서 이용될 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 전화 뿐만 아니라 화상 전화, 음향 기록 및 재생 등을 위해 이용될 수 있다. 또한, 도 8d에 도시된 바와 같이 전개된 하우징(2800) 및 하우징(2801)은, 하나가 다른 하나 위에 겹치도록 슬라이드될 수 있으므로, 이동 전화의 크기가 감소되어, 이동 전화가 휴대용으로 적합하게 된다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 다양한 타입의 케이블에 접속될 수 있고, 퍼스널 컴퓨터와의 충전 및 데이터 통신이 가능하다. 또한, 대량의 데이터가 저장 매체를 외부 메모리 슬롯(2811)에 삽입함으로써 저장될 수 있고 이동될 수 있다. 실시형태 6에서 설명된 반도체 장치는 저장 매체로서 사용될 수 있다. 실시형태 6에 따르면, 오프 전류를 충분히 감소시킬 수 있는 트랜지스터를 사용하여, 데이터를 극히 오랜 시간 동안 유지할 수 있는 반도체 장치가 얻어질 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 8e는 실시형태 5에서 설명된 절전형 표시 장치를 탑재함으로써 제조되고 부품으로서 낮은 게이트 리크 전류를 갖는 트랜지스터를 포함하고, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등을 포함하는 디지털 카메라를 도시한다.
본 실시형태는 실시형태들 1 내지 6 중 어느 것과 임의로 조합될 수 있다.
본 출원은 그 전체 내용이 본 명세서에 참고로 원용되는, 2010년 2월 5일자 일본 특허청에 출원된 일본 특허 출원 2010-024860호에 기초한다.
100: 기판, 106: 소자 분리 절연층, 108: 게이트 절연층, 110: 게이트 전극, 116: 채널 형성 영역, 120: 불순물 영역, 124: 금속 화합물 영역, 126: 전극, 128: 절연층, 130: 절연층, 142a: 드레인 전극, 142b: 드레인 전극, 143a: 절연층, 143b: 절연층, 144: 산화물 반도체층, 146a: 게이트 절연층, 146b: 게이트 절연층, 148a: 게이트 전극, 148b: 전극, 150: 절연층, 152: 절연층, 154: 전극, 156: 배선, 160: 트랜지스터, 162: 트랜지스터, 164: 용량 소자, 301: 챔버, 302: 전극, 303: 전극, 304: RF 전원, 305: 기판, 306: 셔터, 307: 홀더, 308: 타겟, 400: 기판, 401: 게이트 전극, 402a: 제1 게이트 절연층, 402b: 제2 게이트 절연층, 403: 산화물 반도체층, 405a: 소스 전극, 405b: 드레인 전극, 407: 절연막, 409: 보호 절연층, 410: 트랜지스터, 411: 화소 전극, 420: 트랜지스터, 427: 절연층, 430: 트랜지스터, 436a: 배선층, 436b: 배선층, 437: 절연층, 440: 트랜지스터, 505: 기판, 506: 보호 절연층, 507a: 게이트 절연층, 507b: 게이트 절연층, 510: 트랜지스터, 511: 게이트 전극, 515a: 소스 전극, 515b: 드레인 전극, 516: 절연층, 520: 트랜지스터, 526: 절연층, 530: 산화물 반도체막, 531: 산화물 반도체층, 580: 기판, 581: 트랜지스터, 582a: 게이트 절연층, 582b: 게이트 절연층, 583: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 595: 충전재, 2700: e-북 리더, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 축부, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 2800: 하우징, 2801: 하우징, 2802: 표시 패널, 2803: 스피커, 2804: 마이크로폰, 2805: 조작 키, 2806: 포인팅 장치, 2807: 카메라 렌즈, 2808: 외부 접속 단자, 2810: 태양 전지, 2811: 외부 메모리 슬롯, 3001: 본체, 3002: 하우징, 3003: 표시부, 3004: 키보드, 3021: 본체, 3022: 스타일러스, 3023: 표시부, 3024: 조작 버튼, 3025: 외부 인터페이스, 3051: 본체, 3053: 접안부, 3054: 조작 스위치, 3055: 표시부(B), 3056: 배터리, 3057: 표시부(A), 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 시일재, 4006: 기판, 4008: 액정층, 4010: 트랜지스터, 4011: 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020a: 게이트 절연층, 4020b: 게이트 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4040: 도전층, 4041: 절연층, 4042: 절연층.

Claims (2)

  1. 표시 장치의 제작 방법으로서,
    상기 표시 장치는, 트랜지스터와, 상기 트랜지스터와 전기적으로 접속된 화소 전극을 갖고,
    상기 트랜지스터는,
    채널 형성 영역을 갖는 산화물 반도체층과,
    게이트 전극과,
    상기 게이트 전극과 상기 산화물 반도체층 사이에 마련된, 제 1 게이트 절연막 및 제 2 게이트 절연막을 갖고,
    상기 제 1 게이트 절연막은, 상기 게이트 전극과 접하는 영역을 갖고,
    상기 제 2 게이트 절연막은, 상기 산화물 반도체층과 접하는 영역을 갖고,
    상기 제 1 게이트 절연막의 재료의 비유전율은, 상기 제 2 게이트 절연막의 재료의 비유전율보다도 높고,
    상기 산화물 반도체층은 c축 배향된 결정 영역을 갖고,
    상기 산화물 반도체층은 스퍼터링 방법에 의해 In과 Gа와 Zn을 포함하는 타겟을 사용하여 형성되고,
    상기 산화물 반도체층은, 도펀트를 갖는 산화아연으로 이루어지는 것을 제외하는, 표시 장치의 제작 방법.
  2. 표시 장치의 제작 방법으로서,
    상기 표시 장치는, 트랜지스터와, 상기 트랜지스터와 전기적으로 접속된 액정 소자의 화소 전극을 갖고,
    상기 트랜지스터는,
    채널 형성 영역을 갖는 산화물 반도체층과,
    게이트 전극과,
    상기 게이트 전극과 상기 산화물 반도체층 사이에 마련된, 제1 게이트 절연막 및 제2 게이트 절연막을 갖고,
    상기 제1 게이트 절연막은, 상기 게이트 전극과 접하는 영역을 갖고,
    상기 제2 게이트 절연막은, 상기 산화물 반도체층과 접하는 영역을 갖고,
    상기 제1 게이트 절연막의 재료의 비유전율은, 상기 제2 게이트 절연막의 재료의 비유전율보다도 높고,
    상기 산화물 반도체층은 c축 배향된 결정 영역을 갖고,
    상기 산화물 반도체층은 스퍼터링 방법에 의해 In과 Gа와 Zn을 포함하는 타겟을 사용하여 형성되고,
    상기 산화물 반도체층은, 도펀트를 갖는 산화아연으로 이루어지는 것을 제외하는, 표시 장치의 제작 방법.
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