KR20180000737A - 반도체 장치 제조 방법 - Google Patents

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Abstract

안정적 전기 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 큰 반도체 장치를 제공하려는 것이다. 또한, 낮은 코스트 높은 생산성으로 신뢰성이 큰 반도체 장치를 제조하려는 것이다. 산화물 반도체층을 이용한 채널 형성 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층이 산화물 반도체층을 이용하여 형성되는, 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에서, 수분 등과 같은 불순물을 저감시키기 위한 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 수행되어 산화물 반도체층의 순도를 향상시킨다.

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
근년에, 절연 표면을 갖는 기판 상에 형성된 반도체 박막(대략 수 나노미터 내지 수백 나노미터의 두께를 가짐)을 이용하여 박막 트랜지스터(TFT : thin film transistor)를 제조하는 기술이 주목 받고 있다. 박막 트랜지스터는 IC 또는 전기 광학 장치 등과 같은 광범위한 전자 장치에 적용되고 있으며, 특히 화상 표시 장치에서의 스위칭 소자로서 긴급하게 개발되고 있다.
다양한 금속 산화물이 다양한 용도에 이용되고 있다. 산화인듐은 잘 알려진 재료이고, 액정 디스플레이 등에 필요한 투명 전극 재료로서 이용되고 있다.
일부의 금속 산화물은 반도체 특성을 갖는다. 예를 들어, 반도체 특성을 갖는 금속 산화물은 산화텅스텐, 산화주석, 산화인듐 및 산화아연 등을 포함하며, 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 제각기 형성되는 박막 트랜지스터는 이미 공지되어 있다(특허문헌 1 내지 4, 비특허문헌 1 참조).
또한, 금속 산화물로는 일원계 산화물(single-component oxide)뿐만 아니라 다원계 산화물(multi-component oxide)도 알려져 있다. 예를 들어, 동족 계열을 갖는 InGaO3(ZnO)m(m: 자연수)이 In, Ga 및 Zn을 포함하는 다원계 산화물로서 알려져 있다(비특허문헌 2 내지 4 참조).
또한, 그러한 In-Ga-Zn계 산화물을 포함하는 산화물 반도체를 박막 트랜지스터의 채널 층에 적용할 수 있다는 것이 확인되어 있다(특허문헌 5, 비특허문헌 5 및 6 참조).
[참고문헌]
[특허문헌]
[특허문헌 1] 일본 공개 특허출원 S60-198861호
[특허문헌 2] 일본 공개 특허출원 H8-264794호
[특허문헌 3] PCT 국제출원 H11-505377의 일역문
[특허문헌 4] 일본 공개 특허출원 2000-150900호
[특허문헌 5] 일본 공개 특허출원 2004-103957호
[비특허문헌]
[비특허문헌 1] M. W. Prins, K. O. Grosse-Holz, G Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, 및 R. M. Wolf, "A ferroelectric transparent thin-film transistor," Appl. Phys. Lett., 17 June 1996, Vol. 68, pp. 3650-3652
[비특허문헌 2] M. Nakamura, N. Kimizuka, 및 T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315
[비특허문헌 3] N. Kimizuka, M. Isobe, 및 M. Nakamura, " Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m, (m = 3, 4, 및 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m, (m = 7, 8, 9, 및 16) in the In2O3-ZnGa2O4-ZnO System ", J. Solid State Chem., 1995, Vol. 116, pp. 170-178
[비특허문헌 4] M. Nakamura, N. Kimizuka, T. Mohri, 및 M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides (InFeO3(ZnO)m) (m: 자연수) and related compounds", KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327
[비특허문헌 5] K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, 및 H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, pp. 1269-1272
[비특허문헌 6] K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, 및 H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, pp. 488-492
안정적 전기 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 큰 반도체 장치를 제조하고 제공하는 것이 한 목적이다.
채널 형성 영역을 포함하는 반도체층 및 소스 및 드레인 영역을 포함하는 반도체층이 제각기 산화물 반도체층을 이용하여 형성되는 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 있어서, 산화물 반도체층의 순도를 향상시키기 위해 수분 등과 같은 불순물을 저감시키는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 수행된다. 또한, 산화물 반도체층에 있는 수분 등과 같은 불순물뿐만 아니라, 게이트 절연층에 존재하는 불순물도 저감되며, 산화물 반도체층의 상하에 접해서 제공되는 막과 산화물 반도체층 사이의 계면에 존재하는 수분 등과 같은 불순물이 저감된다.
본 명세서에서는, 채널 형성 영역을 포함하는 반도체층에 이용되는 산화물 반도체막이 제1 산화물 반도체막(제1 산화물 반도체층)이라고 지칭되고, 소스 및 드레인 영역에 이용되는 산화물 반도체막이 제2 산화물 반도체막(제2 산화물 반도체층)이라고 지칭된다.
수분 등과 같은 불순물을 저감시키기 위해, 제1 산화물 반도체막과 제2 산화물 반도체막이 형성된 후, 제1 산화물 반도체막과 제2 산화물 반도체막이 노출된 상태에서 질소 또는 희가스(rare gas)(아르곤 또는 헬륨 등)인 불활성 가스 분위기 또는 감압 하에서 200℃ 이상, 양호하게는 400℃ 이상 600℃ 이하에서 가열 처리된다. 그래서, 제1 산화물 반도체막과 제2 산화물 반도체막에 포함된 수분이 저감된다. 가열 후, 산화물 반도체막은 불활성 가스 분위기 하에서 실온 이상 100℃ 미만의 범위로 서서히 냉각된다.
질소 또는 아르곤의 불활성 가스 분위기 또는 감압 하에서 가열 처리에 의해 수분이 저감되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 이용함으로써, 박막 트랜지스터의 전기 특성이 향상되며, 생산성이 높고 성능이 좋은 박막 트랜지스터가 구현된다.
도 29는 질소 분위기 하에서 상이한 가열 온도 조건으로 가열 처리가 수행된 복수의 시료에 대해 승온 탈리 분광계를 이용하여 승온 탈리 분광(TDS) 측정을 수행한 결과를 도시한다.
승온 탈리 분광계는 고진공에서 시료가 가열되어 온도가 상승될 때 시료로부터 방출 또는 발생되는 가스 성분을 사중극 질량 분석계를 이용하여 검출 및 식별하는 장치이다. 승온 탈리 분광계에 의해, 시료의 표면 또는 내부로부터 방출되는 가스 및 분자가 관측될 수 있다. ESCO, Ltd.에 의해 제작된 승온 탈리 분광계(제품명: EMD-WA1000S)가 이용된다. 측정 조건으로는, 온도 상승 속도가 대략 10℃/분으로 설정되었고 측정 중의 진공도는 대략 1×10- 7Pa이었다. 또한, SEM 전압은 1500V로 설정되었고, 드웰 타임(dwell time)은 0.2초이었으며, 이용될 채널 수는 23개이었다. 이온화 계수, 단편화(fragmentation) 계수, 관통(pass-through) 계수 및 H2O의 펌핑 속도는 제각기 1.0, 0.805, 1.56 및 1.0이었음을 주목해야 한다.
도 29는 다음의 시료들, 즉 글라스 기판 위에 50㎚의 두께로 In-Ga-Zn-O계 비단결정막(non-single-crystal film)이 형성된 시료(시료 1); 질소 분위기 하에서 250℃로 1 시간 동안 가열 처리가 수행된 시료(시료 3); 질소 분위기 하에서 350℃로 1 시간 동안 가열 처리가 수행된 시료(시료 2); 질소 분위기 하에서 450℃로 1 시간 동안 가열 처리가 수행된 시료(시료 4); 및 질소 분위기 하에서 350℃로 10 시간 동안 가열 처리가 수행된 시료(시료 5)가 비교되는 H2O에 관한 TDS 측정 결과를 도시하는 그래프이다. 도 29에서의 결과는 질소 분위기 하에서 가열 처리의 온도가 높을수록, In-Ga-Zn-O계 비단결정막으로부터 방출되는 수분(H2O) 등과 같은 불순물이 더 많이 저감되는 것을 나타낸다.
도 29의 그래프에서는 수분(H2O) 등과 같은 불순물의 방출을 나타내는 제1 피크가 200℃ 내지 250℃의 부근에서 관측될 수 있고, 수분(H2O) 등과 같은 불순물의 방출을 나타내는 제2 피크가 300℃ 이상에서 관측될 수 있다.
질소 분위기 하에서 450℃로 가열 처리가 수행된 시료는 실온에서 대기 중에 대략 1 주 정도 방치되어도, 200℃ 이상에서 수분의 방출이 관측되지 않았음을 주목해야 한다. 따라서, In-Ga-Zn-O계 비단결정막이 가열 처리에 의해 안정화 하는 것이 판명된다.
또한, H2O 외에, H, O, OH, H2, O2, N, N2 및 Ar의 각각에 대하여 TDS 측정이 수행되었다. H2O, H, O 및 OH의 각각에 대해서는 피크를 분명히 관측할 수 있었지만, H2, O2, N, N2 및 Ar에 대해서는 관측할 수 없었다. 각각의 시료는 글라스 기판 위에 50㎚의 두께로 In-Ga-Zn-O계 비단결정막이 형성되는 구조를 가졌고, 가열 조건은 다음과 같았다. 즉, 질소 분위기 하에서 250℃로 1 시간; 질소 분위기 하에서 350℃로 1 시간; 질소 분위기 하에서 350℃로 10 시간; 및 질소 분위기 하에서 450℃로 1 시간. 비교예로서 가열 처리가 수행되지 않은 In-Ga- Zn-O계 비단결정막 및 글라스 기판만을 제각기 측정하였다. 도 30, 도 31, 도 32 및 도 33은 H, O, OH 및 H2에 대한 TDS 측정 결과를 제각기 도시한다. 위 가열 조건에서 질소 분위기 하에서의 산소 농도는 20ppm 이하이었음을 주목해야 한다.
위 결과에 따르면, In-Ga-Zn-O계 비단결정막의 가열 처리에 의해 수분이 주로 방출된다는 것이 판명된다. 다시 말해서, In-Ga-Zn-O계 비단결정막으로부터의 수분(H2O)의 방출은 가열 처리로 인해 주로 유발되고, 물 분자의 분해에 의해 발생되는 물질은 도 30, 도 31 및 도 32에 제각기 도시된 H, O 및 OH에 대한 TDS의 측정치에 영향을 준다. In-Ga-Zn-O계 비단결정막은 수소 및 OH을 포함하는 것으로 생각되며, 그러므로, 수소 및 OH도 가열 처리에 의해 방출됨을 주목해야 한다.
본 명세서에서는, 감압 하에서 질소 또는 희가스(아르곤 또는 헬륨 등)인 불활성 가스 분위기 하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 칭한다. 본 명세서에서, 탈수소화는 가열 처리에 의해 H2의 형태로 제거하는 것만을 지칭하는 것이 아니고, 탈수화 또는 탈수소화는 편의상 H 및 OH 등을 제거하는 것도 지칭한다.
불활성 가스 분위기 하에서의 가열 처리에 의해 산화물 반도체층에 포함된 불순물(H2O, H 또는 OH 등)이 저감되어 캐리어 농도가 증대된 후, 서냉이 수행된다. 서냉 후, 예를 들어, 산화물 반도체층에 접하여 산화물 절연막이 형성되며, 따라서, 산화물 반도체층의 캐리어 농도가 저감되고, 그래서 신뢰성이 증대된다.
질소 분위기 하에서의 가열 처리에 의해 제1 산화물 반도체막 및 제2 산화물 반도체막의 저항이 저감된다(캐리어 농도가 양호하게는 1×1018/㎤ 이상으로 증대됨). 그래서, 저항이 제각기 저감된 제1 산화물 반도체막 및 제2 산화물 반도체막이 형성될 수 있다. 저항이 제각기 저감된 제1 산화물 반도체막 및 제2 산화물 반도체막을 에칭 공정을 통해 가공하여 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하고, 에칭 공정을 통해 더 가공하여 반도체층과 소스 및 드레인 영역을 형성한다.
그 후, 저항이 저감된 제1 산화물 반도체층에 접하여 산화물 절연막이 형성되며, 그럼으로써 적어도 저항이 저감된 제1 산화물 반도체층에 있는 영역 및 산화물 절연막에 접하는 영역의 저항이 저감되고(양호하게는 캐리어 농도가 1×1018/㎤ 미만으로 저감됨), 그래서, 저항이 증대된 산화물 반도체 영역이 형성될 수 있다. 반도체 장치의 제조 프로세스 동안 불활성 가스 분위기 하에서(또는 감압 하에서)의 가열, 서냉 및 산화물 절연막의 형성 등에 의해 제1 산화물 반도체막 및 제2 산화물 반도체막의 캐리어 농도를 증감하는 것이 중요하다. 다시 말해서, 제1 산화물 반도체막 및 제2 산화물 반도체막이 탈수화 또는 탈수소화를 위해 가열 처리되어 산소 결핍형, 즉, n형(n-형 또는 n+형 등) 산화물 반도체막으로 되고, 그 후 산화물 절연막이 형성되어 제1 산화물 반도체층이 산소 초과형, 즉, i형 산화물 반도체층이 된다. 따라서, 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치를 제조하고 제공하는 것이 가능하다.
저항이 저감된 제1 산화물 반도체층에 접하여 산화물 절연막이 형성되는 동안, 수분, 수소 이온 및 OH- 등과 같은 불순물을 차단하는 무기 절연막, 구체적으로는 산화규소막 또는 질화산화규소막이 이용됨을 주목해야 한다.
또한, 반도체층과 소스 및 드레인 영역 위에 보호막으로서 작용하는 산화물 절연막이 형성된 후, 두번째 가열이 수행될 수 있을 것이다. 반도체층과 소스 및 드레인 영역 위에 보호막으로서 작용하는 산화물 절연막의 형성 후 두번째 가열이 수행될 때, 박막 트랜지스터의 전기 특성의 변화가 저감될 수 있다.
본 명세서에서 개시된 본 발명의 구조의 한 실시예에서는, 게이트 전극층이 형성되고; 게이트 전극층 위에 게이트 절연층이 형성되며; 게이트 절연층 위에 제1 산화물 반도체막이 형성되고; 제1 산화물 반도체막 위에 제2 산화물 반도체막이 형성되며; 제1 산화물 반도체막 및 제2 산화물 반도체막이 가열되어 탈수화 또는 탈수소화되고; 탈수화 또는 탈수소화된 제1 산화물 반도체막 및 탈수화 또는 탈수소화된 제2 산화물 반도체막이 선택적으로 에칭되어 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하며; 제1 산화물 반도체층 및 제2 산화물 반도체층 위에 도전막이 형성되고; 제1 산화물 반도체층, 제2 산화물 반도체층 및 도전막이 선택적으로 에칭되어 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층을 형성하며; 게이트 절연층, 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층 위에 반도체층의 일부와 접하는 산화물 절연막이 형성되어 캐리어 농도가 저감된다.
본 명세서에서 개시된 본 발명의 구조의 다른 한 실시예에서는, 게이트 전극층이 형성되고; 게이트 전극층 위에 게이트 절연층이 형성되며; 게이트 절연층 위에 제1 산화물 반도체막이 형성되고; 제1 산화물 반도체막 위에 제2 산화물 반도체막이 형성되며; 제1 산화물 반도체막 및 제2 산화물 반도체막이 불활성 가스 분위기 하에서 가열되어 캐리어 농도가 증대되고; 캐리어 농도가 제각기 증대된 제1 산화물 반도체막 및 제2 산화물 반도체막이 선택적으로 에칭되어 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하며; 제1 산화물 반도체층 및 제2 산화물 반도체층 위에 도전막이 형성되고; 제1 산화물 반도체층, 제2 산화물 반도체층 및 도전막이 선택적으로 에칭되어 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층을 형성하며; 게이트 절연층, 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층 위에 반도체층의 일부와 접하는 산화물 절연막이 형성되어 캐리어 농도가 저감된다.
본 명세서에서 개시된 본 발명의 구조의 다른 한 실시예에서는, 게이트 전극층이 형성되고; 게이트 전극층 위에 게이트 절연층이 형성되며; 게이트 절연층 위에 제1 산화물 반도체막이 형성되고; 제1 산화물 반도체막 위에 제2 산화물 반도체막이 형성되며; 제1 산화물 반도체막 및 제2 산화물 반도체막이 감압 하에서 가열되어 캐리어 농도가 증대되고; 캐리어 농도가 제각기 증대된 제1 산화물 반도체막 및 제2 산화물 반도체막이 선택적으로 에칭되어 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하며; 제1 산화물 반도체층 및 제2 산화물 반도체층 위에 도전막이 형성되고; 제1 산화물 반도체층, 제2 산화물 반도체층 및 도전막이 선택적으로 에칭되어 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층을 형성하며; 게이트 절연층, 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층 위에 반도체층의 일부와 접하는 산화물 절연막이 형성되어 캐리어 농도가 저감된다.
반도체층과 소스 및 드레인 영역으로서 이용될 수 있는 산화물 반도체층으로는, 예를 들어, 반도체 특성을 갖는 산화물 재료가 이용될 수 있을 것이다. 예를 들어, InMO3(ZnO)m(m>0)으로 표기되는 박막이 형성되며, 박막을 반도체와 소스 및 드레인 영역으로서 이용하는 박막 트랜지스터가 제조된다. M은 Ga, Fe, Ni, Mn 및 Co로부터 선택된 1개의 금속 원소 또는 복수의 금속 원소를 나타냄을 주목해야 한다. 예를 들어, 어떤 경우에는 M이 Ga를 나타내지만, 다른 경우에는 M이 Ga 외에도 Ni 또는 Fe 등과 같은 위 금속 원소(Ga와 Ni 또는 Ga와 Fe)를 나타낸다. 또한, 위 산화물 반도체는 M으로서 포함되는 금속 원소 외에 불순물 원소로서의 Fe 또는 Ni, 다른 천이 금속 원소, 또는 천이 금속의 산화물을 포함할 수 있을 것이다. 본 명세서에서는, 조성식이 InMO3(ZnO)m(m>0)로 표기되는 산화물 반도체 중에서, Ga를 M으로서 포함하는 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체라고 지칭되며, In-Ga-Zn-O계 산화물 반도체의 박막은 In-Ga-Zn-O계 비단결정막이라고 지칭되기도 한다.
산화물 반도체층에 적용되는 산화물 반도체로서는, 위의 것 외에 다음의 산화물 반도체 중 어느 것이든 적용될 수 있다. 즉, In-Sn-Zn-O계 산화물 반도체; In-Al-Zn-O계 산화물 반도체; Sn-Ga-Zn-O계 산화물 반도체; Al-Ga-Zn-O계 산화물 반도체; Sn-Al-Zn-O계 산화물 반도체; In-Zn-O계 산화물 반도체; Sn-Zn-O계 산화물 반도체; Al-Zn-O계 산화물 반도체; In-O계 산화물 반도체; Sn-O계 산화물 반도체; 및 Zn-O계 산화물 반도체. 또한, 위 산화물 반도체층은 산화규소를 포함할 수 있을 것이다. 산화물 반도체층에 포함되어 결정화를 저해하는 산화규소(SiOx(x>O))는 제조 프로세스에서 산화물 반도체층의 형성 후에 가열 처리가 수행되는 경우에 산화물 반도체층의 결정화를 억제할 수 있다. 산화물 반도체층은 양호하게는 비정질이지만 부분적으로 결정화 될 수도 있을 것임을 주목해야 한다.
산화물 반도체는 양호하게는 In을 함유하는 산화물 반도체이고, 더 양호하게는 In 및 Ga를 함유하는 산화물 반도체이다. 탈수화 또는 탈수소화는 i형(진성) 산화물 반도체층을 형성하는 프로세스에서 유효하다.
또한, 양호하게는 박막 트랜지스터의 소스 및 드레인 영역(n+층 또는 버퍼층이라고 칭하기도 함)으로서 이용되는 산화물 반도체층이 채널 형성 영역으로서 이용되는 산화물 반도체층보다 더 높은 도전율(전기 전도도)을 갖는다.
박막 트랜지스터는 정전기 등으로 인해 파괴되기 쉬우므로, 양호하게는 게이트선 또는 소스선에 대해 구동 회로를 보호하는 보호 회로가 동일한 기판 위에 제공된다. 양호하게는 산화물 반도체를 포함하는 비선형 원소를 이용하여 보호 회로가 형성된다.
게이트 절연층, 제1 산화물 반도체막 및 제2 산화물 반도체막은 대기에 노출됨이 없이 연속적으로 처리(연속 처리, 인시튜(insitu) 공정 또는 연속 성막이라고도 칭함)될 수 있을 것이다. 대기에 노출하지 않고 연속 처리함으로써, 대기 성분 또는 물 또는 탄화수소 등과 같은 대기 중에 부유하는 불순물 원소에 의해 오염됨이 없이 각각의 적층 계면, 즉, 게이트 절연층, 제1 산화물 반도체막 및 제2 산화물 반도체막의 계면이 형성될 수 있다. 따라서, 박막 트랜지스터의 특성의 변화가 저감될 수 있다.
본 명세서에서 "연속 처리"라는 용어는 PCVD법 또는 스퍼터링법을 이용하는 제1 처리 공정으로부터 PCVD법 또는 스퍼터링법을 이용하는 제2 처리 공정까지의 프로세스 동안에, 피처리 기판이 배치되는 분위기가 대기 등과 같은 오염 분위기에 의해 오염되지 않으며 상시적으로 진공 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)로 제어되는 것을 의미함을 주목해야 한다. 연속 처리에 의하면, 청정화된 피처리 기판에 수분 등이 재부착하는 것을 방지하면서 성막 등과 같은 처리가 수행될 수 있다.
동일한 챔버에서 제1 처리 공정으로부터 제2 처리 공정까지의 프로세스를 수행하는 것은 본 명세서에서의 연속 처리의 범위 내에 있는 것이다.
또한, 상이한 챔버에서 제1 처리 공정으로부터 제2 처리 공정까지의 프로세스를 수행하는 경우에, 제1 처리 공정 후에 기판이 대기에 노출됨이 없이 다른 챔버로 이송되어 제2 처리가 이루어지는 것도 본 명세서에서의 연속 처리의 범위 내에 있는 것이다.
제1 처리 공정과 제2 처리 공정 사이에, 기판 이송 공정, 정렬 공정, 서냉 공정, 또는 제2 처리 공정을 위해 필요한 온도로 기판을 가열 또는 냉각하는 공정 등이 제공될 수 있을 것임을 주목해야 한다. 그러한 프로세스도 본 명세서에서의 연속 처리의 범위 내에 있는 것이다.
세정 공정, 습식 에칭, 또는 레지스트 형성 등과 같은 액체를 이용하는 공정이 제1 처리 공정과 제2 처리 공정 사이에 제공될 수도 있을 것이다. 이 경우는 본 명세서에서의 연속 처리의 범위 내에 있는 것이 아니다.
본 명세서에서 "제1" 및 "제2" 등과 같은 서수사는 편의상 이용되는 것이며 공정순 및 적층순을 나타내는 것이 아님을 주목해야 한다. 또한, 본 명세서에서 서수사는 발명을 특정하는 고유의 명칭을 나타내는 것이 아니다.
또한, 구동 회로를 포함하는 표시 장치로서는, 액정 디스플레이 장치 외에, 발광 소자를 포함하는 발광 표시 장치 및 전자 페이퍼라고도 지칭되는 전기 영동 표시 소자(electrophoretic display element)를 포함하는 표시 장치가 있다.
발광 소자를 포함하는 발광 표시 장치에서는, 화소부에 복수의 박막 트랜지스터가 포함되고, 화소부에는 박막 트랜지스터의 게이트 전극이 다른 한 박막 트랜지스터의 소스 배선 또는 드레인 배선에 접속되는 영역이 있다. 또한, 발광 소자를 포함하는 발광 표시 장치의 구동 회로에는 박막 트랜지스터의 게이트 전극이 박막 트랜지스터의 소스 배선 또는 드레인 배선에 접속되는 영역이 있다.
본 명세서에서, 반도체 장치는 일반적으로 반도체 특성을 이용하여 기능할 수 있는 장치를 의미하고, 전기 광학적 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
안정적 전기 특성을 갖는 박막 트랜지스터가 제조되고 제공될 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
첨부 도면에서,
도 1a 내지 도 1c는 반도체 장치를 제조하는 방법을 예시하고;
도 2a 및 도 2b는 반도체 장치를 제조하는 방법을 예시하며;
도 3a 및 도 3b는 반도체 장치를 예시하고;
도 4는 반도체 장치를 제조하는 방법을 예시하며;
도 5는 반도체 장치를 제조하는 방법을 예시하고;
도 6은 반도체 장치를 제조하는 방법을 예시하며;
도 7은 반도체 장치를 예시하고;
도 8aa, 도 8ab, 도 8ba 및 도 8bb는 반도체 장치를 예시하며;
도 9는 반도체 장치를 예시하고;
도 10aa, 도 10ab 및 도 10b는 반도체 장치를 예시하며;
도 11a 및 도 11b는 반도체 장치를 예시하고;
도 12는 반도체 장치의 화소 등가 회로를 예시하며;
도 13a 내지 도 13c는 반도체 장치를 예시하고;
도 14a 및 도 14b는 반도체 장치의 블록도이며;
도 15는 신호선 구동 회로의 구성을 예시하고;
도 16은 신호선 구동 회로의 동작을 예시하는 타이밍차트이며;
도 17은 신호선 구동 회로의 동작을 예시하는 타이밍차트이고;
도 18은 시프트 레지스터의 구성을 예시하며;
도 19는 도 18에 도시된 플립플롭의 접속 구성을 예시하고;
도 20은 반도체 장치를 예시하며;
도 21은 산화물 반도체층의 산소 밀도의 시뮬레이션 결과를 도시하고;
도 22는 전자책 리더의 일례를 예시하는 외관도이며;
도 23a 및 도 23b는 제각기 텔레비전 세트의 일례 및 디지털 포토 프레임의 일례를 예시하는 외관도이고;
도 24a 및 도 24b는 오락기의 예를 도시하는 외관도이며;
도 25a 및 도 25b는 제각기 휴대형 컴퓨터의 일례 및 휴대 전화기의 일례를 예시하는 외관도이고;
도 26은 반도체 장치를 예시하며;
도 27은 반도체 장치를 예시하고;
도 28은 전기로를 예시하는 단면도이며;
도 29는 TDS 측정 결과를 도시하는 그래프이고;
도 30은 H에 대해서 TDS 측정 결과를 도시하는 그래프이며;
도 31은 O에 대해서 TDS 측정 결과를 도시하는 그래프이고;
도 32는 OH에 대해서 TDS 측정 결과를 도시하는 그래프이며;
도 33은 H2에 대해서 TDS 측정 결과를 도시하는 그래프이고;
도 34는 시뮬레이션을 위해 이용되는 산화물 반도체층의 구조를 예시한다.
도면을 참고하여 실시예 및 일례에 대해 상세하게 설명하겠다. 그러나, 본 발명은 다음의 설명으로 한정되는 것이 아니며, 당 기술 분야에 숙련된 자들은 본 발명의 범위를 벗어남이 없이 모드 및 상세사항에서 다양한 변화 및 변형이 이루어질 수 있음을 쉽게 알 수 있다. 그러므로, 본 발명은 아래의 실시예 및 예에 대한 설명으로 한정되는 것으로 해석되지 않아야 한다. 아래에서 설명되는 구조에서는, 동일한 부분 또는 유사한 기능을 갖는 부분은 상이한 도면에서 동일한 참조번호로 나타내며, 그에 대한 반복적인 설명이 생략된다.
[실시예 1]
도 1a 내지 도 1c, 도 2a 및 도 2b 및 도 3a 및 도 3b를 참고하여 반도체 장치 및 반도체 장치 제조 방법에 대해 설명하겠다.
도 3a는 반도체 장치에 포함되는 박막 트랜지스터(470)의 평면도이고, 도 3b는 도 3a의 C1-C2 선을 따라 취한 단면도이다. 박막 트랜지스터(470)는 역 스태거형 박막 트랜지스터이고, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 및 드레인 영역(404a 및 404b) 및 소스 및 드레인 전극층(405a 및 405b)을 포함한다. 또한, 박막 트랜지스터(470)를 덮고 반도체층(403)과 접해 있는 산화물 절연막(407)이 제공된다.
적어도 반도체층(403)과 소스 및 드레인 영역(404a 및 404b)이 되는 제1 산화물 반도체막 및 제2 산화물 반도체막의 형성 후에는 수분 등과 같은 불순물을 저감시키는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 수행되어 제1 산화물 반도체막 및 제2 산화물 반도체막의 저항이 저감된다(캐리어 농도가 양호하게는 1×1018/㎤ 이상으로 증대됨). 그 후, 제1 산화물 반도체막으로부터 형성되는 제1 산화물 반도체층과 접하여 산화물 절연막(407)이 형성되며, 그럼으로써 제1 산화물 반도체층의 저항이 증대된다(캐리어 농도가 양호하게는 1×1018/㎤ 미만으로, 더 양호하게는 1×1014/㎤ 이하로 저감됨). 그래서, 저항이 증대된 제1 산화물 반도체층이 채널 형성 영역으로서 이용될 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리에 의해 수분(H2O) 등과 같은 불순물이 제거된 후, 양호하게는 불활성 가스 분위기 하에서 서냉이 수행된다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서냉 후, 제1 산화물 반도체층에 접하도록 산화물 절연막을 형성함으로써 제1 산화물 반도체층의 캐리어 농도가 저감되고, 그것은 박막 트랜지스터(470)의 신뢰성이 향상되게 한다.
수분 등과 같은 불순물은 반도체층(403)과 소스 및 드레인 영역(404a 및 404b)에서만 저감되는 것이 아니고, 게이트 절연층(402) 및 산화물 반도체층인 반도체층(403)과 반도체층(403)의 상하에 접해서 제공되는 막 사이의 계면, 구체적으로는, 게이트 절연층(402)과 반도체층(403) 사이의 계면 및 산화물 절연막(407)과 반도체층(403) 사이의 계면에서도 저감된다.
산화물 반도체층인 반도체층(403)과 소스 및 드레인 영역(404a 및 404b)에 접해 있는 소스 및 드레인 전극층(405a 및 405b)은 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄 및 베릴륨으로부터 선택되는 1개 이상의 재료를 이용하여 형성되는 것을 주목해야 한다. 또한, 위 원소들 중 어느 것이든지의 조합을 포함하는 합금막의 적층이 이용될 수 있을 것이다.
채널 형성 영역을 포함하는 반도체층(403)과 소스 및 드레인 영역(404a 및 404b)에 대해서는, 반도체 특성을 갖는 산화물 재료가 이용될 수 있을 것이다. 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 구조를 갖는 산화물 반도체가 이용될 수 있고, 특히, 양호하게는 In-Ga-Zn-O계 산화물 반도체가 이용된다. M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택되는 1개의 금속 원소 또는 복수의 금속 원소를 나타내는 것을 주목해야 한다. 예를 들어, 어떤 경우에는 M이 Ga를 나타내지만, 다른 경우에는 M이 Ga 외에도 Ni 또는 Fe 등과 같은 위 금속 원소(Ga와 Ni 또는 Ga와 Fe)를 나타낸다. 또한, 위 산화물 반도체는 M으로서 포함되는 금속 원소 외에 불순물 원소로서의 Fe 또는 Ni, 다른 천이 금속 원소, 또는 천이 금속의 산화물을 포함할 수 있을 것이다. 본 명세서에서는, 조성식이 InMO3(ZnO)m(m>0)로 표기되는 산화물 반도체 중에서, 적어도 Ga를 M으로서 포함하는 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체라고 지칭되며, In-Ga-Zn-O계 산화물 반도체의 박막은 In-Ga-Zn-O계 비단결정막이라고 지칭되기도 한다.
산화물 반도체층에 적용되는 산화물 반도체로서는, 위의 것 외에 다음의 산화물 반도체 중 어느 것이든 적용될 수 있다. 즉, In-Sn-Zn-O계 산화물 반도체; In-Al-Zn-O계 산화물 반도체; Sn-Ga-Zn-O계 산화물 반도체; Al-Ga-Zn-O계 산화물 반도체; Sn-Al-Zn-O계 산화물 반도체; In-Zn-O계 산화물 반도체; In-Ga-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체; Al-Zn-O계 산화물 반도체; In-O계 산화물 반도체; Sn-O계 산화물 반도체; 및 Zn-O계 산화물 반도체. 또한, 위 산화물 반도체층은 산화규소를 포함할 수 있을 것이다.
반도체층(제1 산화물 반도체층이라고도 칭함)과 소스 전극층 사이에는 소스 영역이 제공되고, 반도체층과 드레인 전극층 사이에는 드레인 영역이 제공된다. 소스 및 드레인 영역으로서는, n형 전도도(제2 산화물 반도체층이라고도 칭함)를 갖는 산화물 반도체층이 이용될 수 있다.
또한, 박막 트랜지스터의 소스 및 드레인 영역(404a 및 404b)으로서 이용되는 제2 산화물 반도체층이 더 얇을수록, 그리고 채널 형성 영역으로서 이용되는 제1 산화물 반도체층보다 더 높은 도전율(전기 전도도)을 가질수록 양호하다.
또한, 채널 형성 영역으로서 이용되는 제1 산화물 반도체층은 비정질 구조를 갖고, 어떤 경우에는 소스 및 드레인 영역으로서 이용되는 제2 산화물 반도체층이 비정질 구조의 결정립(나노크리스탈)을 포함한다. 소스 및 드레인 영역으로서 이용되는 제2 산화물 반도체층에서의 결정립(나노크리스탈)은 1㎚ 내지 10㎚, 대표적으로는 대략 2㎚ 내지 4㎚의 직경을 갖는다.
이 실시예에서는, 채널 형성 영역을 포함하는 반도체층(403)과 소스 및 드레인 영역(n+층 또는 버퍼층이라고 칭하기도 함)(404a 및 404b)으로서 In-Ga-Zn-O계 비단결정막이 이용된다.
도 1a 내지 도 1c 및 도 2a 및 도 2b는 박막 트랜지스터(470)의 제조 프로세스를 예시하는 단면도이다.
절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401)이 제공된다. 기판(400)과 게이트 전극층(401) 사이에는 하지막(base film)으로서 작용하는 절연막이 제공될 수 있을 것이다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화규소막, 산화규소막, 질화산화규소막 및 산질화규소막으로부터 선택되는 1개 이상의 막을 이용하여 단층 또는 적층 구조를 갖도록 형성될 수 있다. 몰리브데늄, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 동, 네오디뮴 또는 스캔듐, 또는 이러한 재료들 중 어느 것이든지를 주성분으로 함유하는 합금 재료 등과 같은 금속 재료를 이용하여 단층 또는 적층 구조를 갖도록 게이트 전극층(401)이 형성될 수 있다.
예를 들어, 게이트 전극층(401)의 2층의 적층 구조로서는 다음의 구조들이 양호하다. 즉, 알루미늄층과 그 위에 적층된 몰리브데늄층의 2층 구조; 동층과 그 위에 적층된 몰리브데늄층의 2층 구조; 동층과 그 위에 적층된 질화티타늄층 또는 질화탄탈륨층의 2층 구조; 및 질화티타늄층과 몰리브데늄층의 2층 구조. 3층의 적층 구조로서는, 텅스텐 층 또는 텅스텐 질화물 층, 알루미늄과 규소의 합금층 또는 알루미늄과 티타늄의 합금층, 및 질화티타늄층 또는 티타늄층의 적층이 양호하다.
게이트 전극층(401) 위에 게이트 절연층(402)이 형성된다.
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등에 의해 산화규소층, 질화규소층, 산질화규소층 및 질화산화규소층 중 어느 것이든지의 단층 또는 적층을 이용하여 형성될 수 있다. 예를 들어, 산질화규소층은 플라즈마 CVD법에 의해 SiH4, 산소 및 질소를 성막 가스로 이용하여 형성될 수 있을 것이다. 또한, CVD법에 의해 유기 실란 가스를 이용하여 게이트 절연층(402)으로서의 산화규소층을 형성하는 것이 가능하다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS)(화학식: Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식: SiH(OC2H5)3), 또는 트리스(디메틸아미노)실란(화학식: SiH(N(CH3)2)3) 등과 같은 규소함유화합물이 이용될 수 있다.
게이트 절연층(402) 위에 적층되도록 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)이 형성된다(도 1a 참조). 제1 산화물 반도체막(430)은 채널 형성 영역으로서 기능하는 반도체층으로서 작용하며, 제2 산화물 반도체막(433)은 소스 및 드레인 영역으로서 작용한다.
스퍼터링법에 의해 산화물 반도체막이 형성되기 전에, 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링이 수행되어 게이트 절연층(402)의 표면에 부착하는 먼지를 제거하는 것이 양호함을 주목해야 한다. 역 스퍼터링은 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 RF 전원을 이용하여 기판 측에 전압을 인가하여 기판 부근에서 플라즈마를 발생시킴으로써 표면을 개질하는 방법을 지칭한다. 아르곤 분위기 대신에, 질소 분위기 또는 헬륨 분위기 등이 이용될 수 있을 것임을 주목해야 한다. 선택적으로, 산소 또는 N2O 등이 첨가된 아르곤 분위기가 이용될 수 있을 것이다. 더 선택적으로, Cl2 또는 CF4 등이 첨가된 아르곤 분위기가 이용될 수 있을 것이다.
산화물 반도체막으로서는, In-Ga-Zn-O계 비단결정막이 이용된다. 스퍼터링법에 의해 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 산화물 반도체막이 형성된다. 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소의 분위기 하에서의 스퍼터링법에 의해 산화물 반도체막이 형성될 수 있다.
게이트 절연층(402), 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)이 대기에 노출됨이 없이 연속적으로 형성될 수 있을 것이다. 대기에 노출하지 않는 연속 성막에 의해, 각각의 적층 계면이 대기 성분 또는 물 또는 탄화수소 등과 같은 대기 중에 부유하는 불순물 원소에 의해 오염됨이 없이 형성될 수 있다. 그러므로, 박막 트랜지스터의 특성의 변화가 저감될 수 있다.
불활성 가스(질소, 헬륨, 네온 또는 아르곤 등)의 분위기 하에서 또는 감압 하에서 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)이 가열 처리되며, 그 후 불활성 가스 분위기 하에서 서서히 냉각된다(도 1b 참조). 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)에 대해 위 분위기 하에서의 가열 처리가 수행될 때, 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)에 포함된 수소 또는 물 등과 같은 불순물이 제거될 수 있다.
가열 처리에서 질소 또는, 헬륨, 네온 또는 아르곤 등과 같은 희가스에 물 또는 수소 등이 포함되지 않는 것이 양호함을 주목해야 한다. 또한, 가열 처리 장치에 도입된 질소 또는, 헬륨, 네온 또는 아르곤 등과 같은 희가스가 양호하게는 6N(99.9999%) 이상, 더 양호하게는 7N(99.99999%) 이상의 순도(즉, 불순물 농도가 1ppm 이하, 양호하게는 0.1ppm 이하)를 갖는다.
또한, 가열 처리에서는, 전기로를 이용한 가열 방법 또는, 가열된 가스를 이용한 GRTA(gas rapid thermal anneal)법 또는 램프 광을 이용한 LRTA(lamp rapid thermal anneal)법 등과 같은 순간 가열 방법이 이용될 수 있다.
여기에서, 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)을 위한 가열 처리의 한 모드로서, 전기로(601)를 이용한 가열 방법에 대해 도 28을 참고하여 설명한다.
도 28은 전기로(601)의 개략도이다. 히터(603)는 챔버(602)의 외측에 제공되어 챔버(602)를 가열하기 위해 이용된다. 챔버(602)에는 기판(604)을 탑재하는 서셉터(susceptor)(605)가 제공되며, 기판(604)은 챔버(602) 내로 반입되거나 또는 반출된다. 또한, 챔버(602)에는 가스 공급 유니트(606) 및 배기 유니트(607)가 제공된다. 가스 공급 유니트(606)에 의해 가스가 챔버(602) 내로 도입된다. 배기 유니트(607)는 챔버(602)로부터 배기시키거나 또는 챔버(602)의 압력을 저감시킨다. 전기로(601)의 승온 특성은 양호하게는 0.1℃/분 이상 20℃/분 이하로 설정됨을 주목해야 한다. 또한, 전기로(601)의 강온 특성은 양호하게는 0.1℃/분 이상 15℃/분 이하로 설정된다.
가스 공급 유니트(606)는 가스 공급원(611), 압력 조정 밸브(612), 정제기(613), 질량 유량 제어기(614) 및 스톱 밸브(615)를 포함한다. 이 실시예에서, 양호하게는 가스 공급원(611)과 챔버(602) 사이에 정제기(613)가 제공된다. 정제기(613)가 제공될 때, 가스 공급원(611)으로부터 챔버(602) 내에 도입되는 가스에서 물 또는 수소 등과 같은 불순물이 정제기(613)에 의해 제거되어 물 또는 수소 등이 챔버(602) 내로 들어가는 것이 억제될 수 있다.
이 실시예에서는, 가스 공급원(611)으로부터 질소 또는 희가스가 챔버(602) 내로 도입되어 챔버 내의 분위기가 질소 또는 희가스 분위기이고, 200℃ 이상 600℃ 이하, 양호하게는 400℃ 이상 450℃ 이하로 가열된 챔버(602) 내에서 기판(604) 위에 형성된 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)이 가열된다. 이러한 방식으로, 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)의 탈수화 또는 탈수소화가 수행될 수 있다.
선택적으로, 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)의 탈수화 또는 탈수소화는, 배기 유니트에 의해 압력이 저감된 상태에서, 200℃ 이상 600℃ 이하, 양호하게는 400℃ 이상 450℃ 이하로 가열된 챔버(602) 내에서 기판(604) 위에 형성된 제1 산화물 반도체막(430) 및 제2 산화물 반도체막(433)이 가열되는 방식으로 수행될 수 있다.
다음에, 히터가 오프(off)되고, 가열 장치의 챔버(602)가 서서히 냉각된다. 불활성 가스 분위기 하에서 또는 감압 하에서의 가열 처리 및 서냉에 의해, 산화물 반도체막의 저항이 저감된다(캐리어 농도가 양호하게는 1×1018/㎤ 이상으로 증대됨). 그래서, 저항이 제각기 저감된 제1 산화물 반도체막(434) 및 제2 산화물 반도체막(435)이 형성될 수 있다.
결과적으로, 나중에 완성될 박막 트랜지스터의 신뢰성이 향상될 수 있다.
감압 하에서 가열 처리가 수행되는 경우에는, 가열 후에 불활성 가스를 도입하여 압력이 대기압으로 복귀하게 함으로써 냉각이 수행될 수 있을 것임을 주목해야 한다.
선택적으로, 가열 장치의 챔버(602) 내의 기판(604)이 300℃로 냉각된 후, 기판(604)은 실온 분위기 내로 이송될 수 있을 것이다. 이것은 기판(604)을 위한 냉각 시간이 단축될 수 있게 한다.
가열 장치가 다중 챔버를 갖는 경우에는, 가열 처리 및 냉각 처리가 상이한 챔버에서 수행될 수 있다. 대표적으로는, 질소 또는 희가스로 충전되고 200℃ 이상 600℃ 이하, 양호하게는 400℃ 이상 450℃ 이하로 가열된 제1 챔버 내에서, 기판 위의 산화물 반도체막이 가열된다. 다음에, 위 가열 처리가 수행된 기판이, 질소 또는 불활성 가스가 도입된 이송 챔버를 통해, 질소 또는 희가스로 충전되고 온도가 100℃ 이하, 양호하게는 실온인 제2 챔버로 이송되어 냉각 처리된다. 위 공정에 의해, 처리 효율(throughput)이 향상될 수 있다.
불활성 가스 분위기 하에서 또는 감압 하에서의 가열 처리 후, 실온 이상 100℃ 미만으로의 서냉을 수행하며, 제1 산화물 반도체막(434) 및 제2 산화물 반도체막(435)이 제공된 기판을 가열 장치의 밖으로 꺼내서 포토리소그라피 공정을 수행한다.
불활성 가스 분위기 하에서 또는 감압 하에서의 가열 처리 후의 제1 산화물 반도체막(434) 및 제2 산화물 반도체막(435)은 양호하게는 비정질 상태로 있지만, 부분적으로 결정화 될 수 있을 것이다.
제1 산화물 반도체막(434) 및 제2 산화물 반도체막(435)은 포토리소그라피 공정을 통해 섬 모양의 산화물 반도체층인 제1 산화물 반도체층(431) 및 제2 산화물 반도체층(436)으로 가공된다(도 1c 참조).
게이트 절연층(402), 제1 산화물 반도체층(431) 및 제2 산화물 반도체층(436) 위에 도전막이 형성된다.
도전막을 위한 재료로서는, Al, Cr, Ta, Ti, Mo 및 W로부터 선택되는 원소; 위 원소들 중 어느 것이든지를 성분으로서 함유하는 합금; 및 위 원소들 중 어느 것이든지의 조합을 함유하는 합금 등이 제공될 수 있다.
도전막의 형성 후에 가열 처리가 수행되는 경우에는, 도전막이 가열 처리에 견디기에 충분한 내열성을 갖는 것이 양호하다. Al 단독으로는 내열성과 부식성이 낮은 것 등과 같은 단점을 가지므로, 내열 도전성 재료와의 조합으로 알루미늄이 이용된다. Al과의 조합에 이용되는 내열 도전성 재료로는 다음의 재료 중 어느 것이든 이용될 수 있을 것이다. 즉, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브데늄(Mo), 크롬(Cr), 네오디뮴(Nd) 및 스캔듐(Sc)으로부터 선택되는 원소, 위 원소들 중 어느 것이든지를 성분으로서 함유하는 합금, 위 원소들 중 어느 것이든지의 조합을 함유하는 합금 및 위 원소들 중 어느 것이든지를 성분으로서 함유하는 질화물.
에칭 공정을 통해 제1 산화물 반도체층(431), 제2 산화물 반도체층(436) 및 도전막이 에칭되어 제1 산화물 반도체층(432), 소스 및 드레인 영역(404a 및 404b), 및 소스 및 드레인 전극층(405a 및 405b)을 형성한다(도 2a 참조). 제1 산화물 반도체층(432)이 오목부(요부)를 갖도록 제1 산화물 반도체층(431)의 일부만 에칭된다는 것을 주목해야 한다.
제1 산화물 반도체층(432)과 접해 있도록 스퍼터링법에 의해 산화규소막이 산화물 절연막(407)으로서 형성된다. 저항이 저감된 산화물 반도체층과 접해서 형성되는 산화물 절연막(407)으로는, 수분, 수소 이온 및 OH- 등과 같은 불순물을 포함하지 않고 외측으로부터의 이러한 불순물의 침입을 차단하는 무기 절연막, 구체적으로는, 산화규소막 또는 질화산화규소막이 이용된다.
이 실시예에서는, 산화물 절연막(407)으로서의 산화규소막이 300㎚의 두께로 형성된다. 성막에서의 기판 온도는 실온 이상 300℃ 이하일 수 있을 것이며, 이 실시예에서는 100℃로 설정된다. 스퍼터링법에 의한 산화규소막의 형성은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 수행될 수 있다. 또한, 산화규소 타겟 또는 규소 타겟이 타겟으로서 이용될 수 있을 것이다. 예를 들어, 산소 및 질소 분위기 하에서 규소 타겟을 이용하여 스퍼터링법에 의해 산화규소막이 형성될 수 있다.
저항이 저감된 제1 산화물 반도체층(432)에 접해 있도록 스퍼터링법 또는 PCVD법에 의해 산화물 절연막(407)이 형성되는 경우에, 저항이 저감되는 제1 산화물 반도체층(432)에서는, 적어도 산화물 절연막(407)과 접하는 영역의 저항이 증대되고(캐리어 농도가 양호하게는 1×1018/㎤ 미만, 더 양호하게는 1×1014/㎤ 이하로 저감됨), 그래서, 저항이 증대된 산화물 반도체 영역이 형성될 수 있다. 반도체 장치의 제조 프로세스에서는 불활성 가스 분위기 하에서의(또는 감압 하에서) 가열, 서냉 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증감하는 것이 중요하다. 제1 산화물 반도체층(432)은 저항이 증대된 산화물 반도체 영역을 포함하는 반도체층(403)으로서 작용한다. 이러한 방식으로, 박막 트랜지스터(470)가 제조될 수 있다(도 2b 참조).
제1 산화물 반도체막 및 제2 산화물 반도체막에 포함된 불순물(H2O, H 또는 OH 등)은 위와 같은 탈수화 또는 탈수소화를 위한 가열 처리에 의해 저감되어 캐리어 농도가 증대되고, 그 후 서냉이 수행된다. 서냉 후에, 제1 산화물 반도체막은 섬 모양의 제1 산화물 반도체층으로 가공되고, 제1 산화물 반도체층과 접하여 산화물 절연막이 형성되어 제1 산화물 반도체층의 캐리어 농도가 저감된다. 캐리어 농도가 저감된 제1 산화물 반도체층이 반도체층으로서 이용되는 경우에, 박막 트랜지스터(470)의 신뢰성이 향상될 수 있다.
또한, 산화물 절연막(407)이 형성된 후, 질소 분위기 또는 대기 분위기(공기 중) 하에서 박막 트랜지스터(470)가 가열 처리(양호하게는 150℃ 이상 350℃ 미만에서) 될 수 있을 것이다. 예를 들어, 질소 분위기 하에서 1 시간 동안 250℃에서 가열 처리가 수행된다. 가열 처리에 의하면, 산화물 절연막(407)과 접해 있는 상태에서 반도체층(403)이 가열된다. 따라서, 박막 트랜지스터(470)의 전기 특성의 변화가 저감될 수 있다. 이 가열 처리(양호하게는 150℃ 이상 350℃ 미만)가 산화물 절연막(407)의 형성 후에 수행되는 한, 그에 대한 특별한 한정은 없다. 가열 처리가 수지막의 형성에서의 가열 처리 또는 투명 도전막의 저항을 저감시키기 위한 가열 처리 등과 같은 다른 한 공정으로서도 작용하는 경우에, 공정 수의 증가 없이 가열 처리가 수행될 수 있다.
[실시예 2]
반도체 장치 및 반도체 장치 제조 방법에 대해 도 26을 참고하여 설명하겠다. 실시예 1과 동일한 부분 또는 실시예 1의 기능과 유사한 기능을 갖는 부분은 실시예 1의 방식과 유사한 방식으로 형성될 수 있으며, 그에 관한 반복적인 설명이 생략된다.
도 26에 도시된 박막 트랜지스터(471)는 도전층(408)과 반도체층(403) 사이에 절연막이 개재된 채로 도전층(408)이 게이트 전극층(401) 및 반도체층(403)의 채널 영역과 중첩하도록 제공되는 일례이다.
도 26은 반도체 장치에 포함되는 박막 트랜지스터(471)의 단면도이다. 박막 트랜지스터(471)는 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 및 드레인 영역(404a 및 404b), 소스 및 드레인 전극층(405a 및 405b) 및 도전층(408)이 제공되는 바텀 게이트 박막 트랜지스터이다. 게이트 전극층(401)과 중첩하도록 산화물 절연막(407) 위에 도전층(408)이 제공된다.
게이트 전극층(401)과 소스 및 드레인 전극층(405a 및 405b)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 도전층(408)이 형성될 수 있다. 화소 전극층이 제공되는 경우에는, 화소 전극층의 재료 및 방법과 유사한 재료 및 방법을 이용하여 도전층(408)이 형성될 수 있을 것이다. 이 실시예에서는, 도전층(408)으로서 티타늄막, 알루미늄막 및 티타늄막의 적층이 이용된다.
도전층(408)은 게이트 전극층(401)의 전위와 동일하거나 또는 상이한 전위를 가질 수 있을 것이며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(408)은 부유 상태로 있을 수도 있다.
반도체층(403)과 중첩하는 위치에 도전층(408)이 제공되는 경우에, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(bias-temperature stress test)(이하, BT 시험이라고 칭함)에서는, BT 시험 전후 사이의 박막 트랜지스터(471)의 임계 전압의 변동량이 저감될 수 있다. 특히, 기판 온도가 150℃로 상승된 후 게이트에 -20V의 전압이 인가되는 -BT 시험에서는, 임계 전압의 변동이 억제될 수 있다.
이 실시예는 실시예 1과의 적절한 조합으로 구현될 수 있다.
[실시예 3]
반도체 장치 및 반도체 장치 제조 방법에 대해 도 27를 참고하여 설명하겠다. 실시예 1과 동일한 부분 또는 실시예 1의 기능과 유사한 기능을 갖는 부분은 실시예 1의 방식과 유사한 방식으로 형성될 수 있으며, 그에 관한 반복적인 설명이 생략된다.
도 27에 도시된 박막 트랜지스터(472)는 도전층(409)과 반도체층(403) 사이에 산화물 절연막(407) 및 절연층(410)이 개재된 채로 도전층(409)이 게이트 전극층(401) 및 반도체층(403)의 채널 영역과 중첩하도록 제공되는 일례이다.
도 27은 반도체 장치에 포함되는 박막 트랜지스터(472)의 단면도이다. 박막 트랜지스터(472)는 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 반도체층(403), 소스 및 드레인 영역(404a 및 404b), 소스 및 드레인 전극층(405a 및 405b) 및 도전층(409)이 제공되는 바텀 게이트 박막 트랜지스터이다. 게이트 전극층(401)과 중첩하도록 산화물 절연막(407) 및 절연층(410) 위에 도전층(409)이 제공된다.
이 실시예에서는, 산화물 절연막(407) 위에 평탄화막으로서 기능하는 절연층(410)이 적층되고, 산화물 절연막(407) 및 절연층(410)에는 소스 또는 드레인 전극층(405b)에 도달하는 개구가 형성된다. 절연층(410) 위 및 산화물 절연막(407)과 절연층(410)에 형성되는 개구에는 도전막이 형성되고 원하는 형상으로 에칭되어 도전층(409) 및 화소 전극층(411)이 형성된다. 이러한 방식으로, 화소 전극층(411)을 형성하는 공정에서 유사한 재료 및 방법을 이용하여 도전층(409)이 형성될 수 있다. 이 실시예에서는, 화소 전극층(411) 및 도전층(409)으로서 산화규소를 포함하는 산화인듐-산화주석 합금(산화규소를 포함하는 In-Sn-O계 산화물)이 이용된다.
선택적으로, 게이트 전극층(401)과 소스 및 드레인 전극층(405a 및 405b)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 도전층(409)이 형성될 수 있을 것이다.
도전층(409)은 게이트 전극층(401)의 전위와 동일하거나 또는 상이한 전위를 가질 수 있을 것이며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(409)은 부유 상태로 있을 수도 있다.
반도체층(403)과 중첩하는 위치에 도전층(409)이 제공되는 경우에, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 칭함)에서는, BT 시험 전후 사이의 박막 트랜지스터(472)의 임계 전압의 변동량이 저감될 수 있다.
이 실시예는 다른 실시예들에서 설명된 구조들 중 어느 것과든 적절한 조합으로 구현될 수 있다.
[실시예 4]
박막 트랜지스터를 포함하는 반도체 장치의 제조 프로세스에 대해 도 4의 A 내지 C, 도 5의 A 내지 C, 도 6의 A 및 B, 도 7, 및 도 8aa, 도 8ab, 도 8ba 및 도 8bb를 참고하여 설명하겠다.
도 4의 A에서는, 투광성을 갖는 기판(100)으로서, 바륨 보로실리케이트 글라스 또는 알루미노보로실리케이트 글라스 등으로 된 글라스 기판이 이용될 수 있다.
다음에, 기판(100)의 표면 전체 위에 도전층이 형성되고, 그 후 제1 포토리소그라피 공정이 수행되어 레지스트 마스크를 형성한다. 에칭에 의해 불필요한 부분이 제거되어 배선 및 전극(게이트 전극층(101), 커패시터 배선(108) 및 제1 단자(121)를 포함하는 게이트 배선)이 형성된다. 이 때, 에칭이 수행되어 적어도 게이트 전극층(101)의 단부에 테이퍼가 형성된다.
단자부에서의 게이트 전극층(101), 커패시터 배선(108) 및 제1 단자(121)를 포함하는 게이트 배선의 각각이 양호하게는 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브데늄(Mo), 크롬(Cr), 네오디뮴(Nd) 및 스캔듐(Sc)으로부터 선택되는 원소; 이러한 원소들 중 어느 것이든지를 그 성분으로서 함유하는 합금; 위 원소들 중 어느 것이든지의 조합을 함유하는 합금; 또는 위 원소들 중 어느 것이든지를 그 성분으로서 함유하는 질화물 등과 같은 내열 도전성 재료를 이용하여 형성된다. 알루미늄(Al) 또는 동(Cu) 등과 같은 저저항 도전성 재료가 이용되는 경우에는, Al 또는 Cu 만으로는 내열성 및 부식성이 낮은 것 등과 같은 단점을 갖기 때문에, 위 내열 도전성 재료와의 조합으로 저저항 도전성 재료가 이용된다.
다음에, 게이트 전극층(101)의 표면 전체 위에 게이트 절연층(102)이 형성된다(도 4의 A 참조). 게이트 절연층(102)은 스퍼터링법 또는 PCVD법 등에 의해 50㎚ 내지 250㎚의 두께로 형성된다.
예를 들어, 게이트 절연층(102)으로서는, 스퍼터링법에 의해 산화규소막이 100㎚의 두께로 형성된다. 물론, 게이트 절연층(102)은 그러한 산화규소막으로 한정되는 것이 아니며, 산질화규소막, 질화규소막, 산화알루미늄막 또는 산화탄탈륨막 등과 같은 다른 한 절연막을 이용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있을 것이다.
다음에, 게이트 절연층(102) 위에 제1 산화물 반도체막(131)(제1 In-Ga-Zn-O계 비단결정막)이 형성된다. 플라즈마 처리 후에 대기에 노출함이 없이 제1 산화물 반도체막(131)이 형성되며, 그것은 게이트 절연층과 반도체막 사이의 계면에 먼지 또는 수분이 부착되지 않는다는 점에서 유리하다. 여기에서, 제1 산화물 반도체막(131)은 아르곤 또는 산소 분위기 하에서 8인치의 직경을 갖고 In, Ga 및 Zn(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 포함하는 산화물 반도체 타겟을 이용하고 기판과 타겟 사이의 거리를 170㎜로 설정하며 0.4Pa의 압력 하에서 500W의 직류 전류(DC) 전원에 의해 형성된다. 먼지가 저감될 수 있고 막 두께가 균일해질 수 있기 때문에 펄스 직류 전류(DC) 전원이 양호하다는 것을 주목해야 한다. 제1 산화물 반도체막(131)의 두께는 5㎚ 내지 200㎚로 설정된다. 제1 산화물 반도체막(131)으로서는, 스퍼터링법에 의해 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 In-Ga-Zn-O계 비단결정막이 50㎚의 두께로 형성된다.
다음에, 대기에 노출함이 없이 스퍼터링법에 의해 제2 산화물 반도체막(136)(제2 In-Ga-Zn-O계 비단결정막)이 형성된다(도 4의 B 참조). 여기에서, 스퍼터링은 압력이 0.4Pa이고, 전력이 500W이며, 성막 온도가 실온이고, 아르곤 가스가 40sccm의 유동률로 도입되는 성막 조건 하에서 In2O3 : Ga2O3 : ZnO = 1 : 1 : 1의 타겟을 이용하여 수행된다. In2O3 : Ga2O3 : ZnO = 1 : 1 : 1의 타겟이 이용될지라도, 어떤 경우에는 성막 직후에 1㎚ 내지 10㎚의 크기를 갖는 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 얻어진다. 타겟에서의 성분비, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치 ø) 및 온도(실온 내지 100℃) 등과 같은 반응성 스퍼터링의 성막 조건의 적절한 조절에 의해 결정립의 유무 또는 결정립의 밀도가 조절될 수 있고 직경 크기가 1㎚ 내지 10㎚의 범위 내에서 조절될 수 있을 것임을 주목해야 한다. 제2 In-Ga-Zn-O계 비단결정막은 5㎚ 내지 20㎚의 두께를 갖는다. 물론, 막이 결정립을 포함하는 경우에, 그 크기는 막 두께를 상회하지 않는다. 여기에서, 제2 In-Ga-Zn-O계 비단결정막의 두께는 5㎚이다.
제1 In-Ga-Zn-O계 비단결정막은 제2 In-Ga-Zn-O계 비단결정막을 위한 성막 조건과 상이한 성막 조건 하에서 형성된다. 예를 들어, 제1 In-Ga-Zn-O계 비단결정막은 아르곤 가스 유동률에 대한 산소 가스 유동률의 비율이 제2 In-Ga-Zn-O계 비단결정막을 위한 성막 조건 하에서의 아르곤 가스 유동률에 대한 산소 가스 유동률의 비율보다 높은 조건 하에서 형성된다. 구체적으로는, 제2 In-Ga-Zn-O계 비단결정막은 희가스(아르곤 또는 헬륨 등) 분위기(또는 산소 가스 10% 이하 및 아르곤 가스 90% 이상을 포함하는 분위기) 하에서 형성되고, 제1 In-Ga-Zn-O계 비단결정막은 산소 혼합된 분위기(산소 가스 유동률이 희가스 유동률보다 높음) 하에서 형성된다.
제2 In-Ga-Zn-O계 비단결정막의 형성을 위해 이용되는 챔버는 역 스퍼터링이 수행된 챔버와 동일하거나 또는 상이할 수 있을 것이다.
스퍼터링법의 예로서는 고주파수 전원이 스퍼터링 전원으로서 이용되는 RF 스퍼터링법, DC 스퍼터링법 및 바이어스가 펄스 방식으로 적용되는 펄스 DC 스퍼터링법을 포함한다. RF 스퍼터링법은 절연막이 형성되는 경우에 주로 이용되고, DC 스퍼터링법은 금속 막이 형성되는 경우에 주로 이용된다.
또한, 상이한 재료의 복수의 타겟이 설정될 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치에 의하면, 동일한 챔버에서 상이한 재료의 막이 적층되도록 형성될 수 있거나, 또는 동일한 챔버에서 복수 종류의 재료의 막이 전기적 방전에 의해 동시에 형성될 수 있다.
또한, 챔버 내부에 자석 시스템이 제공되고 마그네트론 스퍼터링법을 위해 이용되는 스퍼터링 장치, 및 글로우 방전을 이용하지 않고 마이크로파를 이용하여 플라즈마가 발생되는 ECR 스퍼터링법을 위해 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링에 의한 성막 방법으로서는, 화합물 박막을 형성하기 위한 성막 동안에 타겟 물질과 스퍼터링 가스 성분이 화학 반응되는 반응성 스퍼터링법, 및 성막 동안에 기판에도 전압이 인가되는 바이어스 스퍼터링법도 있다.
다음에, 제1 산화물 반도체막(131) 및 제2 산화물 반도체막(136)은 탈수화 또는 탈수소화를 위해 가열 처리된다. 제1 산화물 반도체막(131) 및 제2 산화물 반도체막(136)은 불활성 가스(질소, 헬륨, 네온 또는 아르곤 등)의 분위기 하에서 또는 감압 하에서 가열 처리되고, 그 후 불활성 가스 분위기 하에서 서서히 냉각된다.
양호하게는 가열 처리가 200℃ 이상에서 수행된다. 예를 들어, 가열 처리는 질소 분위기 하에서 450℃로 1 시간 동안 수행된다. 질소 분위기 하에서의 이러한 가열 처리에 의해, 제1 산화물 반도체막(131) 및 제2 산화물 반도체막(136)의 저항이 저감되고(캐리어 농도가 양호하게는 1×1018/㎤ 이상으로 증대됨), 그 전도도가 증대된다. 그래서, 저항이 제각기 저감된 제1 산화물 반도체막(133) 및 제2 산화물 반도체막(137)이 형성된다(도 4의 C 참조). 제1 산화물 반도체막(133) 및 제2 산화물 반도체막(137)의 전기 전도도는 양호하게는 1×10-1S/cm 이상 1×102S/cm 이하이다.
다음에, 제2 포토리소그라피 공정이 수행되어 레지스트 마스크를 형성하고, 제1 산화물 반도체막(133) 및 제2 산화물 반도체막(137)이 에칭된다. 예를 들어, 인산, 초산 및 질산의 혼합 용액을 이용한 습식 에칭에 의해 불필요한 부분이 제거되어 제1 산화물 반도체층(134) 및 제2 산화물 반도체층(138)이 형성된다. 여기에서 에칭은 습식 에칭에 한정되는 것이 아니고 건식 에칭이 수행될 수도 있음을 주목해야 한다.
건식 에칭을 위한 에칭 가스로서, 양호하게는 염소(염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 또는 사염화탄소(CCl4) 등과 같은 염소계 가스)를 함유하는 가스가 이용된다.
선택적으로, 불소를 함유하는 가스(사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 또는 삼불화메탄(CHF3) 등과 같은 불소계 가스); 브롬화수소(HBr); 산소(O2); 또는 이러한 가스의 어느 것에든 헬륨(He) 또는 아르곤(Ar) 등과 같은 희가스가 첨가된 가스 등이 이용될 수 있다.
건식 에칭 방법으로서는, 평행 평판 반응성 이온 에칭(RIE) 방법 또는 유도결합형 플라즈마(ICP) 에칭 방법이 이용될 수 있다. 막을 원하는 형상으로 에칭하기 위해, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량 또는 기판 측의 전극의 온도 등)이 적절하게 조절된다.
습식 에칭을 위해 이용되는 에칭액으로서는, 인산, 초산 및 질산의 혼합 용액 등이 이용될 수 있다. 또한, ITO-07N(Kanto Chemical Co., Inc에 의해 제조됨)이 이용될 수 있을 것이다.
또한, 습식 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 에칭액 및 에칭되어 제거된 재료를 포함하는 폐액은 정제될 수 있을 것이고 재료가 재이용될 수 있을 것이다. 산화물 반도체층에 포함된 인듐 등과 같은 재료가 에칭 후의 폐액으로부터 회수되어 재이용되는 경우에는, 자원이 효율적으로 이용될 수 있고 코스트가 저감될 수 있다.
에칭에 의해 원하는 형상을 얻기 위해서는, 에칭 조건(에칭액, 에칭시간 및 온도 등)이 재료에 따라 적절히 조절된다.
다음에, 스퍼터링법 또는 진공 증착법에 의해 제1 산화물 반도체층(134) 및 제2 산화물 반도체층(138) 위에 금속 재료를 이용하여 도전막(132)이 형성된다(도 5의 B 참조).
도전막(132)의 재료로서는, Al, Cr, Ta, Ti, Mo 및 W로부터 선택되는 원소, 이러한 원소들 중 어느 것이든지를 성분으로 함유하는 합금, 및 이러한 원소들 중 어느 것이든지의 조합을 함유하는 합금 등이 이용될 수 있다.
도전막(132)의 형성 후 가열 처리가 수행되는 경우에는, 양호하게는 도전막이 가열 처리를 견디기에 충분한 내열성을 갖는다.
다음에, 제3 포토리소그라피 공정이 수행되어 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분이 제거되어 소스 및 드레인 전극층(105a 및 105b), 제1 산화물 반도체층(135), 소스 및 드레인 영역(104a 및 104b) 및 제2 단자(122)가 형성된다(도 5의 C 참조). 이 때 에칭 방법으로서는 습식 에칭 또는 건식 에칭이 채용된다. 예를 들어, 알루미늄막 또는 알루미늄 합금막이 도전막(132)으로서 이용되는 경우에는, 인산, 초산 및 질산의 혼합 용액을 이용하는 습식 에칭이 수행될 수 있다. 선택적으로, 암모니아 과산화 혼합물(과산화수소 : 암모니아 : 물 = 5 : 2 : 2)을 이용한 습식 에칭에 의해, 도전막(132)이 에칭되어 소스 및 드레인 전극층(105a 및 105b)을 형성할 수 있을 것이다. 에칭 공정에서는, 제1 산화물 반도체층(134)의 노출 영역의 일부가 에칭되며, 그럼으로써 제1 산화물 반도체층(135)이 형성된다. 따라서, 제1 산화물 반도체층(135)은 소스 전극층(105a)과 드레인 전극층(105b) 사이에서 두께가 작은 영역을 갖는다. 도 5의 C에서, 소스 및 드레인 전극층(105a 및 105b), 제1 산화물 반도체층(135) 및 소스 및 드레인 영역(104a 및 104b)을 형성하기 위한 에칭이 건식 에칭에 의해 한 번에 수행되며, 그러므로, 소스 및 드레인 전극층(105a 및 105b), 제1 산화물 반도체층(135) 및 소스 및 드레인 영역(104a 및 104b)의 단부가 서로 일치되고, 연속적인 구조가 형성된다.
제3 포토리소그라피 공정에서는, 소스 및 드레인 전극층(105a 및 105b)과 동일한 재료를 이용하여 형성되는 제2 단자(122)가 단자부에 남아 있다. 제2 단자(122)는 소스 배선(소스 배선은 소스 및 드레인 전극층(105a 및 105b)을 포함함)에 전기적으로 접속됨을 주목해야 한다.
또한, 멀티톤(multi-tone) 마스크를 이용하여 형성되고 복수의 두께(대표적으로는, 2개의 상이한 두께)를 갖는 영역을 갖는 레지스트 마스크를 이용함으로써, 레지스트 마스크의 수가 저감될 수 있고, 가공이 단순해지고 코스트가 낮아진다.
다음에, 레지스트 마스크가 제거되고, 게이트 절연층(102), 제1 산화물 반도체층(135), 소스 및 드레인 영역(104a 및 104b) 및 소스 및 드레인 전극층(105a 및 105b)을 덮기 위한 보호 절연층(107)이 형성된다. PCVD법에 의해 성막되는 산질화규소가 보호 절연층(107)으로서 이용된다. 소스 전극층(105a)과 드레인 전극층(105b) 사이의 제1 산화물 반도체층(135)의 노출 영역에 접하여 보호 절연층(107)으로서 작용하는 산질화규소막이 제공되고, 그럼으로써 제1 산화물 반도체층(135) 중에서 보호 절연층(107)과 접해 있는 영역의 저항이 증대된다(캐리어 농도가 양호하게는 1×1018/㎤ 미만, 더 양호하게는 1×1014/㎤ 이하로 저감됨). 그래서, 저항이 증대되는 채널 형성 영역을 포함하는 반도체층(103)이 형성될 수 있다.
위 공정을 통해, 박막 트랜지스터(170)가 제조될 수 있다.
다음에, 제4 포토리소그라피 공정이 수행되어 레지스트 마스크를 형성하고, 보호 절연층(107) 및 게이트 절연층(102)이 에칭되어 소스 또는 드레인 전극층(105b)에 도달하는 콘택트 홀(125)이 형성된다. 또한, 제2 단자(122)에 도달하는 콘택트 홀(127) 및 제1 단자(121)에 도달하는 콘택트 홀(126)도 동일한 에칭 공정에서 형성된다. 도 6의 A는 이 단계에서의 단면도이다.
다음에, 레지스트 마스크가 제거되고, 그 후 투명 도전막이 형성된다. 투명 도전막은 스퍼터링법 또는 진공 증착법 등에 의해 산화인듐(In2O3), 또는 산화인듐-산화주석 합금(In2O3-SnO2, ITO로 축약 기재됨) 등을 이용하여 형성된다. 그러한 재료는 염산계 용액으로 에칭된다. 그러나, 특히 에칭 ITO에서는 잔유물이 발생되기 쉬우므로, 에칭 가공성을 향상시키기 위해 산화인듐-산화아연 합금(In2O3-ZnO)이 이용될 수 있을 것이다. 선택적으로, 산화규소를 포함하는 산화인듐-산화주석 합금(산화규소를 포함하는 In-Sn-O계 산화물)이 이용될 수 있을 것이다.
또한, 반사형 전극층이 화소 전극층으로서 이용되는 경우에는, 그것이 금속으로부터 선택되는 1종 이상의 재료를 이용하여 형성될 수 있다.
다음에, 제5 포토리소그라피 공정이 수행되어 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분이 제거되어 화소 전극층(110)이 형성된다.
제5 포토리소그라피 공정에서는, 커패시터부에서의 게이트 절연층(102) 및 보호 절연층(107)이 유전체로서 이용되는 커패시터 배선(108) 및 화소 전극층(110)을 갖는 저장 커패시터가 형성된다. 도 7은 이 단계에서의 평면도임을 주목해야 한다.
또한, 제5 포토리소그라피 공정에서는, 제1 단자(121) 및 제2 단자(122)가 레지스트 마스크로 덮여 있고, 투명 도전막(128 및 129)이 단자부에 남아 있다. 투명 도전막(128 및 129)은 FPC에 접속되는 전극 또는 배선으로서 작용한다. 제1 단자(121) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속 단자 전극이다. 제2 단자(122) 위에 형성되는 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속 단자 전극이다.
다음에, 레지스트 마스크가 제거된다. 도 6의 B는 이 단계에서의 단면도이다.
보호 절연층(107)의 형성 또는 화소 전극층(110)의 형성 후에 가열 처리가 수행될 수 있을 것이다. 가열 처리는 대기 분위기 또는 질소 분위기 하에서 150℃ 이상 350℃ 미만으로 수행될 수 있을 것이다. 가열 처리에서는, 보호 절연층(107)과 접해 있는 상태에서 반도체층(103)이 가열되며, 따라서, 반도체층(103)의 저항이 더 증대되고, 그래서 트랜지스터의 전기 특성이 향상되고 변화가 더 적어질 수 있다. 가열 처리(양호하게는 150℃ 이상 350℃ 미만)에 대해서는, 그것이 보호 절연층(107)의 형성 후에 수행되는 한, 아무런 특별한 한정도 없다. 가열 처리가 수지막 형성에서의 가열 처리 또는 투명 도전막의 저항을 저감시키기 위한 가열 처리 등과 같은 다른 한 공정으로서도 작용하는 경우에는, 공정 수를 증가시키지 않고 가열 처리가 수행될 수 있다.
또한, 도 8aa 및 도 8ab는 제각기 이 단계에서의 게이트 배선 단자부의 단면도이고, 그 평면도이다. 도 8aa는 도 8ab의 E1-E2 선을 따라 취한 단면도이다. 도 8aa에서는, 보호 절연막(154)위에 형성된 투명 도전막(155)은 입력 단자로서 기능하는 접속 단자 전극이다. 또한, 도 8aa의 단자부에서는, 게이트 배선과 동일한 재료를 이용하여 형성된 제1 단자(151)와 소스 배선과 동일한 재료를 이용하여 형성된 접속 전극층(153)이 그 사이에 게이트 절연층(152)이 개재된 채로 서로 중첩되며, 투명 도전막(155)을 통해 서로 전기적으로 접속된다. 도 6의 B에서 투명 도전막(128)과 제1 단자(121)가 서로 접해 있는 부분은 도 8aa에서 투명 도전막(155)과 제1 단자(151)가 서로 접해 있는 부분에 대응함을 주목해야 한다.
도 8ba 및 도 8bb는 제각기 도 6의 B에 도시된 것과 상이한 소스 배선 단자부의 단면도 및 평면도이다. 도 8ba는 도 8bb의 F1-F2 선을 따라 취한 단면도이다. 도 8ba에서, 보호 절연막(154) 위에 형성된 투명 도전막(155)은 입력 단자로서 기능하는 접속 단자 전극이다. 또한, 도 8ba의 단자부에서, 게이트 배선과 동일한 재료를 이용하여 형성된 전극층(156)은 소스 배선에 전기적으로 접속된 제2 단자(150)의 아래에 위치되어 게이트 절연층(152)이 사이에 개재된 채로 중첩된다. 전극층(156)은 제2 단자(150)에 전기적으로 접속되지 않으며, 전극층(156)의 전위가 제2 단자(150)의 전위와 상이한 플로팅(floating), GND, 또는 0V 등과 같은 전위로 설정되면, 노이즈 또는 정전기를 방지하기 위한 커패시터가 형성될 수 있다. 제2 단자(150)는 보호 절연막(154)이 사이에 개재된 채로 투명 도전막(155)에 전기적으로 접속된다.
화소 밀도에 따라 복수의 게이트 배선, 소스 배선 및 커패시터 배선이 제공된다. 또한 단자부에서는, 게이트 배선과 동일한 전위의 제1 단자, 소스 배선과 동일한 전위의 제2 단자 및 커패시터 배선과 동일한 전위의 제3 단자 등이 복수로 각각 배치된다. 각각의 단자의 수는 어떤 수로든 될 수 있을 것이며, 단자의 수는 실시자에 의해 적절하게 결정될 수 있을 것이다.
이러한 5개의 포토리소그라피 공정을 통해, 스태거(stagger) 구조를 갖는 바텀 게이트 박막 트랜지스터인 박막 트랜지스터(170)를 포함하는 화소 박막 트랜지스터부 및 저장 커패시터가 5개의 포토마스크를 이용하여 완성될 수 있다. 화소들이 매트릭스로 배치된 화소부의 각각의 화소에 박막 트랜지스터 및 저장 커패시터를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 1개의 기판이 얻어질 수 있다. 본 명세서에서는, 그러한 기판을 편의상 액티브 매트릭스 기판이라고 칭한다.
액티브 매트릭스 액정 디스플레이 장치를 제조하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 제공된 대향 기판이 그 사이에 액정층 개재된 채로 서로 고정된다. 대향 기판 상의 대향 전극에 전기적으로 접속되는 공통 전극이 액티브 매트릭스 기판 위에 제공되고, 단자부에서는 공통 전극에 전기적으로 접속되는 제4 단자가 제공됨을 주목해야 한다. 제4 단자는 GND 또는 0V 등과 같은 고정 전위로 공통 전극을 설정하기 위한 단자이다.
선택적으로, 커패시터 배선을 제공하지 않고 화소 전극이 보호 절연막과 게이트 절연층을 사이에 개재한 채로 인접 화소의 게이트 배선과 중첩하게 해서 저장 커패시터가 형성될 수 있을 것이다.
액티브 매트릭스 액정 디스플레이 장치에서는, 매트릭스로 배치된 화소 전극이 구동되어 표시 패턴이 화면 상에 형성된다. 구체적으로는, 선택된 화소 전극과 그 화소 전극에 대응하는 대향 전극 사이에 전압이 인가되어 화소 전극과 대향 전극 사이에 제공된 액정층이 광학적으로 변조되고 이 광학 변조가 관찰자에 의해 표시 패턴으로서 인식된다.
동화상을 표시함에 있어서, 액정 디스플레이 장치는 액정 분자의 응답 시간이 길어서 동화상의 잔상(afterimages) 또는 블러링(blurring)을 유발한다는 문제를 갖는다. 액정 디스플레이 장치의 동화상 특성을 향상시키기 위한 기술로서는, 매 프레임 기간마다 블랙 화면이 전체 화면에 표시되는 블랙 삽입이라는 구동 기술이 있다.
선택적으로, 동화상 특성을 향상시키기 위해 수직 동기 주파수가 통상적 수직 동기 주파수보다 1.5배 이상, 양호하게는, 2배 이상 높은 배속 구동(double-frame rate driving)이라는 구동 기술이 채용될 수 있을 것이다.
또한, 액정 디스플레이 장치의 동화상 특성을 향상시키기 위한 기술로서는, 복수의 LED(light emitting diode) 광원 또는 복수의 EL 광원을 포함하는 면광원이 백라이트로서 이용되고, 면광원에 포함된 각각의 광원이 1개의 프레임 기간에 펄스 방식으로 독립적으로 구동되는 다른 한 구동 기술이 있다. 면광원으로서는, 3종 이상의 LED가 이용될 수 있을 것이며, 백색 발광 LED가 이용될 수 있을 것이다. 복수의 LED가 독립적으로 제어될 수 있으므로, LED의 발광 타이밍은 액정층이 광학적으로 변조되는 타이밍과 동기화 될 수 있다. 이 구동 기술에 따르면, LED들은 부분적으로 오프될 수 있고, 그러므로, 특히 대부분에 블랙이 표시되는 화상을 표시하는 경우에는 소비 전력을 저감하는 효과가 얻어질 수 있다.
이러한 구동 기술을 결합함으로써, 동화상 특성 등과 같은 액정 디스플레이 장치의 표시 특성이 종래의 액정 디스플레이 장치의 표시 특성에 비해 향상될 수 있다.
본 명세서에서 개시된 n채널 트랜지스터는 채널 형성 영역을 위해 이용되는 산화물 반도체막을 포함하고 양호한 동적 특성을 가지며, 그래서, 그것은 이러한 구동 기술들 중 어느 것과도 결합될 수 있다.
발광 표시 장치를 제조함에 있어서, 유기 발광 소자의 1개의 전극(음극이라고도 칭함)은 GND 또는 0V 등과 같은 저전원 전위로 설정되고, 그래서, 음극을 GND 또는 0V 등과 같은 저전원 전위로 설정하기 위한 제4 단자가 단자부에 제공된다. 또한, 발광 표시 장치를 제조함에 있어서는, 소스 배선 및 게이트 배선 외에 전원선이 제공된다. 따라서, 단자부에는 전원선에 전기적으로 접속된 제5 단자가 제공된다.
발광 표시 장치를 제조함에 있어서, 어떤 경우에는 유기 발광 소자 사이에 유기 수지층을 포함하는 격벽이 제공된다. 그 경우에, 유기 수지층에 대해 수행되는 가열 처리는 반도체층(103)의 저항을 증대시키는 가열 처리로서도 작용할 수 있으므로 트랜지스터의 전기 특성이 향상되고 변화가 적어진다.
박막 트랜지스터를 위해 산화물 반도체를 이용하는 것은 제조 코스트를 저감시킬 수 있다. 특히, 탈수화 또는 탈수소화를 위한 가열 처리에 의해, 수분 등과 같은 불순물이 저감되고 산화물 반도체막의 순도가 증대된다. 그러므로, 성막 챔버 내의 이슬점(dew point)이 낮춰진 특수한 스퍼터링 장치 또는 초고순도 산화물 반도체 타겟을 이용함이 없이 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치가 제조될 수 있다.
채널 형성 영역에서의 반도체층은 저항이 증대된 영역이므로, 박막 트랜지스터의 전기 특성이 안정화 되고, 오프 전류(off current)의 증가 등이 방지될 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
이 실시예는 다른 실시예들에서 설명된 구조들의 어느 것과도 적절한 조합으로 구현될 수 있다.
[실시예 5]
아래에서는 반도체 장치의 일례인 표시 장치에서 동일한 기판 위에 화소부에 배치된 박막 트랜지스터 및 구동 회로의 적어도 일부가 형성되는 일례에 대해 설명하겠다.
화소부에 배치될 박막 트랜지스터는 실시예 1 내지 4 중 어느 하나에 따라 형성된다. 또한, 실시예 1 내지 4 중 어느 하나에서 설명된 박막 트랜지스터는 n채널 TFT이고, 그래서 구동 회로 중에서 n채널 TFT를 포함할 수 있는 구동 회로의 일부는 화소부의 박막 트랜지스터와 동일한 기판 위에 형성된다.
도 14a는 반도체 장치의 일례인 액티브 매트릭스 액정 디스플레이 장치의 블록도의 일례를 예시한다. 도 14a에 도시된 표시 장치는, 기판(5300) 위에서, 제각기 표시 소자가 제공된 복수의 화소를 포함하는 화소부(5301); 각각의 화소를 선택하는 주사선 구동 회로(5302); 및 선택된 화소에 대한 비디오 신호 입력을 제어하는 신호선 구동 회로(5303)를 포함한다.
화소부(5301)는 신호선 구동 회로(5303)로부터 행방향으로 연장된 복수의 신호선(Sl 내지 Sm)(도시 안 됨)에 의해 신호선 구동 회로(5303)에 접속되고, 주사선 구동 회로(5302)로부터 열방향으로 연장된 복수의 주사선(Gl 내지 Gn)(도시 안 됨)에 의해 주사선 구동 회로(5302)에 접속된다. 화소부(5301)는 신호선(Sl 내지 Sm) 및 주사선(Gl 내지 Gn)에 대응하도록 매트릭스로 배치된 복수의 화소(도시 안 됨)를 포함한다. 각각의 화소는 신호선(Sj)(신호선(Sl 내지 Sm) 중 하나) 및 주사선(Gi)(주사선(Gl 내지 Gn) 중 하나)에 접속된다.
또한, 실시예 1 내지 4 중 어느 하나에 설명된 박막 트랜지스터는 n채널 TFT이며, n채널 TFT를 포함하는 신호선 구동 회로에 대해 도 15를 참고하여 설명하겠다.
도 15에 도시된 신호선 구동 회로는 드라이버 IC(5601), 스위치 그룹(5602_1 내지 5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613), 및 배선(5621_1 내지 5621_M)을 포함한다. 스위치 그룹(5602_1 내지 5602_M)의 각각은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 포함한다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 스위치 그룹(5602_1 내지 5602_M)의 각각은 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에 접속되고, 배선(5621_1 내지 5621_M)은 스위치 그룹(5602_1 내지 5602_M)에 제각기 접속된다. 배선(5621_1 내지 5621_M)의 각각은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐서 3개의 신호선에 접속된다. 예를 들어, J번째 행의 배선(5621_J)(배선(5621_1 내지 5621_M) 중 하나)은 스위치 그룹(5602_J)에 포함된 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐서 신호선(Sj-1), 신호선(Sj) 및 신호선(Sj+1)에 접속된다.
신호는 제1 배선(5611), 제2 배선(5612) 및 제3 배선(5613)의 각각에 입력된다.
양호하게는 드라이버 IC(5601)가 단결정 기판 위에 형성됨을 주목해야 한다. 또한, 양호하게는 스위치 그룹(5602_1 내지 5602_M)이 화소부와 동일한 기판 위에 형성된다. 그러므로, 양호하게는 드라이버 IC(5601) 및 스위치 그룹(5602_1 내지 5602_M)이 FPC 등을 통해 접속된다.
다음에, 도 15에 도시된 신호선 구동 회로의 동작에 대해 도 16의 타이밍차트를 참고하여 설명하겠다. 도 16의 타이밍차트는 i번째 열의 주사선(Gi)이 선택된 경우를 예시한다. i번째 열의 주사선(Gi)의 선택 기간은 제1 부분 선택 기간(T1), 제2 부분 선택 기간(T2) 및 제3 부분 선택 기간(T3)으로 분할된다. 또한, 다른 한 열의 주사선이 선택될지라도 도 15의 신호선 구동 회로는 도 16의 구동 회로와 유사하게 동작한다.
도 16의 타이밍차트는 J번째 행의 배선(5621_J)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐서 신호선(Sj-1), 신호선(Sj) 및 신호선(Sj+1)에 접속되는 경우를 예시함을 주목해야 한다.
도 16의 타이밍차트는 i번째 열의 주사선(Gi)이 선택되는 타이밍, 제1 박막 트랜지스터(5603a)가 온/오프(on/off) 되는 타이밍(5703a), 제2 박막 트랜지스터(5603b)가 온/오프되는 타이밍(5703b), 제3 박막 트랜지스터(5603c)가 온/오프되는 타이밍(5703c), 및 J번째 행의 배선(5621_J)에 입력되는 신호(5721_J)를 예시함을 주목해야 한다.
제1 부분 선택 기간(T1), 제2 부분 선택 기간(T2) 및 제3 부분 선택 기간(T3)에서는, 배선(5621_1 내지 5621_M)에 상이한 비디오 신호들이 입력된다. 예를 들어, 제1 부분 선택 기간(T1)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제2 부분 선택 기간(T2)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되며, 제3 부분 선택 기간(T3)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj+1)에 입력된다. 또한, 제1 부분 선택 기간(T1), 제2 부분 선택 기간(T2) 및 제3 부분 선택 기간(T3)에서 배선(5621_J)에 입력되는 비디오 신호는 Data_j-1, Data_j, 및 Data_j+1로 나타낸다.
도 16에 도시된 바와 같이, 제1 부분 선택 기간(T1)에서는, 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1은 제1 박막 트랜지스터(5603a)를 거쳐서 신호선(Sj-1)에 입력된다. 제2 부분 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j는 제2 박막 트랜지스터(5603b)를 거쳐서 신호선(Sj)에 입력된다. 제3 부분 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1은 제3 박막 트랜지스터(5603c)를 거쳐서 신호선(Sj+1)에 입력된다.
위에서 설명한 바와 같이, 도 15의 신호선 구동 회로에서는, 1개의 게이트 선택 기간을 3개의, 비디오 신호로 분할함으로써 1개의 게이트 선택 기간에서 1개의 배선(5621)으로부터 3개의 신호선이 입력될 수 있다. 그러므로, 도 15의 신호선 구동 회로에서, 드라이버 IC(5601)가 제공되는 기판과 화소부가 제공되는 기판 사이의 접속의 수는 신호선의 수의 대략 1/3일 수 있다. 접속의 수가 신호선의 수의 대략 1/3로 저감되므로, 도 15에서의 신호선 구동 회로의 신뢰성 및 수율 등이 향상될 수 있다.
도 15에 도시된 바와 같이, 1개의 게이트 선택 기간이 복수의 부분 선택 기간으로 분할되고 각각의 부분 선택 기간에서 1개의 배선으로부터 복수의 신호선에 비디오 신호가 입력되는 한, 박막 트랜지스터의 배치, 수 및 구동 방법 등에 대한 아무런 특별한 한정도 없음을 주목해야 한다.
예를 들어, 3개 이상의 부분 선택 기간의 각각에서 1개의 배선으로부터 3개 이상의 신호선에 대해 비디오 신호가 입력되는 경우에, 박막 트랜지스터 및 박막 트랜지스터를 제어하도록 구성된 배선을 추가하는 것만 필요하다. 1개의 게이트 선택 기간이 4개 이상의 부분 선택 기간으로 분할되는 경우에, 1개의 부분 선택 기간은 더 단축됨을 주목해야 한다. 그러므로, 양호하게는 1개의 게이트 선택 기간이 2개 또는 3개의 부분 선택 기간으로 분할된다.
다른 한 예로서, 도 17의 타이밍차트에 도시된 바와 같이 1개의 게이트 선택 기간은 프리차지(precharge) 기간(Tp), 제1 부분 선택 기간(T1), 제2 부분 선택 기간(T2) 및 제3 부분 선택 기간(T3)으로 분할될 수 있을 것이다. 또한, 도 17의 타이밍차트는 i번째 열의 주사선(Gi)이 선택되는 타이밍, 제1 박막 트랜지스터(5603a)가 온/오프되는 타이밍(5803a), 제2 박막 트랜지스터(5603b)가 온/오프되는 타이밍(5803b), 제3 박막 트랜지스터(5603c)가 온/오프되는 타이밍(5803c) 및 J번째 행의 배선(5621_J)에 입력되는 신호(5821_J)를 예시한다. 도 17에 도시된 바와 같이, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)는 프리차지 기간(Tp)에 온된다. 이 때, 배선(5621_J)에 입력되는 프리차지 전압(Vp)은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐서 신호선(Sj-1), 신호선(Sj) 및 신호선(Sj+1)에 입력된다. 제1 부분 선택 기간(T1)에서는, 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1은 제1 박막 트랜지스터(5603a)를 거쳐서 신호선(Sj-1)에 입력된다. 제2 부분 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j는 제2 박막 트랜지스터(5603b)를 거쳐서 신호선(Sj)에 입력된다. 제3 부분 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)는 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1은 제3 박막 트랜지스터(5603c)를 거쳐서 신호선(Sj+1)에 입력된다.
위에서 설명한 바와 같이, 도 17의 타이밍차트가 적용되는 도 15의 신호선 구동 회로에서는, 부분 선택 기간 전에 프리차지 기간을 제공함으로써 신호선이 프리차지 될 수 있기 때문에 비디오 신호가 고속으로 화소에 기입될 수 있다. 도 16의 부분과 유사한 도 17의 부분은 공통의 참조번호로 나타내며, 동일한 부분 및 유사한 기능을 갖는 부분에 대한 상세한 설명은 생략됨을 주목해야 한다.
또한, 주사선 구동 회로의 구성에 대해 설명하겠다. 주사선 구동 회로는 시프트 레지스터(shift register)를 포함한다. 또한, 어떤 경우에는 주사선 구동 회로가 레벨 시프터(level shifter) 또는 버퍼를 포함할 수 있을 것이다. 주사선 구동 회로에서는, 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 시프트 레지스터에 입력될 때, 선택 신호가 발생된다. 발생된 선택 신호는 버퍼에 의해 버퍼링 되고 증폭되며, 그렇게 산출된 신호는 대응하는 주사선에 공급된다. 1개의 선의 화소에서의 트랜지스터의 게이트 전극은 주사선에 접속된다. 1개의 선의 화소에서의 트랜지스터가 모두 한번에 온되어야 하므로, 대전류를 공급할 수 있는 버퍼가 이용된다.
주사선 구동 회로의 일부를 위해 이용되는 시프트 레지스터의 한 모드에 대해 도 18 및 도 19를 참고하여 설명하겠다.
도 18은 시프트 레지스터의 회로 구성을 예시한다. 도 18에 도시된 시프트 레지스터는 복수의 플립플롭, 즉 플립플롭(5701_1 내지 5701_n)을 포함한다. 시프트 레지스터는 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호 및 리셋 신호의 입력에 의해 동작된다.
도 18에서의 시프트 레지스터의 접속 관계에 대해 설명하겠다. 도 18의 시프트 레지스터의 i번째 단계 플립플롭(5701_i)(플립플롭(5701_1 내지 5701_n) 중 하나)에서는, 도 19에 도시된 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 19에 도시된 제2 배선(5502)이 제7 배선(5717_i+1)에 접속되며, 도 19에 도시된 제3 배선(5503)이 제7 배선(5717_i)에 접속되고, 도 19에 도시된 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 19에 도시된 제4 배선(5504)은 홀수 번째 단계의 플립플롭에서는 제2 배선(5712)에 접속되고, 짝수 번째 단계의 플립플롭에서는 제3 배선(5713)에 접속된다. 도 19에 도시된 제5 배선(5505)은 제4 배선(5714)에 접속된다.
도 19에 도시된 1번째 단계 플립플롭(5701_1)의 제1 배선(5501)은 제1 배선(5711)에 접속됨을 주목해야 한다. 또한, 도 19에 도시된 n번째 단계 플립플롭(5701_n)의 제2 배선(5502)은 제6 배선(5716)에 접속된다.
제1 배선(5711), 제2 배선(5712), 제3 배선(5713) 및 제6 배선(5716)은 제각기 제1 신호선, 제2 신호선, 제3 신호선 및 제4 신호선이라고 지칭될 수 있을 것임을 주목해야 한다. 제4 배선(5714) 및 제5 배선(5715)은 제각기 제1 전원선 및 제2 전원선이라고 지칭될 수 있을 것이다.
다음에, 도 19는 도 18에 도시된 플립플롭의 세부사항을 예시한다. 도 19에 도시된 플립플롭은 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 포함한다. 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)의 각각은 n채널 트랜지스터이고 게이트-소스 전압(Vgs)이 임계 전압(V th )을 상회할 때 온된다.
다음에, 도 19에 도시된 플립플롭의 접속 구성에 대해 아래에서 설명하겠다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극과 드레인 전극 중 하나)은 제4 배선(5504)에 접속된다. 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극과 드레인 전극 중 다른 하나)은 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극은 제6 배선(5506)에 접속된다. 제2 박막 트랜지스터(5572)의 제2 전극은 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극은 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제3 박막 트랜지스터(5573)의 게이트 전극은 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극은 제6 배선(5506)에 접속되고, 제4 박막 트랜지스터(5574)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제4 박막 트랜지스터(5574)의 게이트 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극은 제5 배선(5505)에 접속되고, 제5 박막 트랜지스터(5575)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제5 박막 트랜지스터(5575)의 게이트 전극은 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극은 제6 배선(5506)에 접속되고, 제6 박막 트랜지스터(5576)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제6 박막 트랜지스터(5576)의 게이트 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극은 제6 배선(5506)에 접속되고, 제7 박막 트랜지스터(5577)의 제2 전극은 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제7 박막 트랜지스터(5577)의 게이트 전극은 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극은 제6 배선(5506)에 접속되고, 제8 박막 트랜지스터(5578)의 제2 전극은 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제8 박막 트랜지스터(5578)의 게이트 전극은 제1 배선(5501)에 접속된다.
제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극이 접속되는 포인트가 노드(5543)라고 지칭됨을 주목해야 한다. 또한, 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극 및 제8 박막 트랜지스터(5578)의 제2 전극이 접속되는 포인트가 노드(5544)라고 지칭된다.
제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)은 제각기 제1 신호선, 제2 신호선, 제3 신호선 및 제4 신호선이라고 지칭될 수 있을 것임을 주목해야 한다. 제5 배선(5505) 및 제6 배선(5506)은 제각기 제1 전원선 및 제2 전원선이라고 지칭될 수 있을 것이다.
또한, 신호선 구동 회로 및 주사선 구동 회로는 실시예 1 내지 4의 어느 것에서든 설명된 n채널 TFT만을 이용하여 형성될 수 있다. 실시예 1 내지 4의 어느 것에서든 설명된 n채널 TFT는 이동성이 높고, 그래서 구동 회로의 구동 주파수가 증가될 수 있다. 또한, 실시예 1 내지 4의 어느 것에서든 설명된 n채널 TFT에서는 기생 커패시턴스가 저감되므로, 고주파수 특성(f 특성이라고 칭함)이 얻어진다. 예를 들어, 실시예 1 내지 4의 어느 것에서든 설명된 n채널 TFT를 이용하는 주사선 구동 회로는 고속으로 동작할 수 있고, 그래서 프레임 주파수가 증가될 수 있으며, 예를 들어 블랙 화면의 삽입이 실현될 수 있다.
또한, 예를 들어, 주사선 구동 회로에서의 트랜지스터의 채널폭이 증대되거나 또는 복수의 주사선 구동 회로가 제공되는 경우에는, 더 높은 프레임 주파수가 실현될 수 있다. 복수의 주사선 구동 회로가 제공되는 경우에는, 짝수 번째 열의 주사선을 구동하도록 구성된 주사선 구동 회로가 일측에 제공되고 홀수 번째 열의 주사선을 구동하도록 구성된 주사선 구동 회로가 반대측에 제공되며, 그래서, 프레임 주파수의 증가가 실현될 수 있다. 또한, 동일한 주사선에 대해 신호의 출력을 위해 복수의 주사선 구동 회로를 이용하는 것은 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스 발광 표시 장치가 제조되고, 복수의 박막 트랜지스터가 적어도 1개의 화소에 배치되며, 그래서 양호하게는 복수의 주사선 구동 회로가 배치된다. 도 14b는 액티브 매트릭스 발광 표시 장치의 블록도의 일례를 예시한다.
도 14b에 도시된 발광 표시 장치는, 기판(5400) 위에, 제각기 표시 소자가 제공된 복수의 화소를 포함하는 화소부(5401); 각각의 화소를 선택하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404); 및 선택된 화소에 대한 비디오 신호 입력을 제어하는 신호선 구동 회로(5403)를 포함한다.
도 14b에 도시된 발광 표시 장치의 화소에 입력되는 비디오 신호가 디지털 신호인 경우에, 트랜지스터 온/오프를 스위칭함으로써 화소가 발광하거나 또는 발광하지 않는다. 그래서, 면적 그레이 스케일법 또는 타임 그레이 스케일법을 이용하여 그레이 스케일이 표시될 수 있다. 면적 그레이 스케일법은 1개의 화소가 복수의 부분 화소로 분할되고 각각의 부분 화소가 비디오 신호에 기초하여 독립적으로 구동되어 그레이 스케일이 표시되는 구동 방법을 지칭한다. 또한, 타임 그레이 스케일법은 화소가 발광하는 기간이 제어되어 그레이 스케일이 표시되는 구동 방법을 지칭한다.
발광 소자의 응답 속도가 액정 소자 등의 응답 속도보다 더 빠르므로, 타임 그레이 스케일법에 대해 발광 소자가 액정 소자보다 더 안정적이다. 구체적으로는, 타임 그레이 스케일법에 의해 표시하는 경우에, 1개의 프레임 기간이 복수의 서브프레임 기간으로 분할된다. 그 후, 비디오 신호에 따라, 각각의 서브프레임 기간에서 화소에서의 발광 소자가 발광 상태 또는 비발광 상태로 된다. 1개의 프레임 기간을 복수의 서브프레임 기간으로 분할함으로써, 1개의 프레임 기간에서 화소가 실제로 발광하는 총 시간 길이가 비디오 신호에 의해 제어되어 그레이 스케일이 표시될 수 있다.
도 14b에 도시된 발광 표시 장치의 예에서는, 1개의 화소에 2개의 스위칭 TFT가 배치되는 경우에, 제1 주사선 구동 회로(5402)는 2개의 스위칭 TFT 중 하나의 게이트 배선으로서 작용하는 제1 주사선에 입력되는 신호를 발생시키고, 제2 주사선 구동 회로(5404)는 2개의 스위칭 TFT 중 다른 하나의 게이트 배선으로서 작용하는 제2 주사선에 입력되는 신호를 발생시킨다는 것을 주목해야 한다. 그러나, 1개의 주사선 구동 회로는 제1 주사선에 입력되는 신호와 제2 주사선에 입력되는 신호를 모두 발생시킬 수도 있을 것이다. 또한, 예를 들어, 1개의 화소에 포함된 스위칭 TFT의 수에 따라, 스위칭 소자의 동작을 제어하기 위해 이용되는 복수의 주사선이 각각의 화소에 제공될 가능성이 있다. 이 경우에, 1개의 주사선 구동 회로가 복수의 주사선에 입력되는 모든 신호를 발생시킬 수도 있을 것이고, 또는 복수의 주사선 구동 회로가 복수의 주사선에 입력되는 신호를 발생시킬 수도 있을 것이다.
발광 표시 장치에서도, 구동 회로들 중 n채널 TFT를 포함할 수 있는 구동 회로의 일부가 화소부의 박막 트랜지스터와 동일한 기판 위에 형성될 수 있다. 선택적으로, 실시예 1 내지 4의 어느 것에서든 설명된 n채널 TFT만을 이용하여 신호선 구동 회로 및 주사선 구동 회로가 형성될 수 있다.
위 공정을 통해, 신뢰성이 큰 반도체 장치로서의 표시 장치가 제조될 수 있다.
이 실시예는 다른 실시예에서 설명된 어느 것과의 적절한 조합으로든 구현될 수 있다.
[실시예 6]
박막 트랜지스터가 제조되고 화소부 및 더 나아가서는 구동 회로로 이용되는 경우에, 표시 기능을 갖는 반도체 장치(표시 장치라고도 칭함)가 제조될 수 있다. 또한, 박막 트랜지스터를 이용하는 구동 회로의 일부 또는 전부가 동일한 기판 위에서 화소부로서 형성되는 경우에, 시스템-온-패널(system-on-panel)이 얻어질 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 칭함) 또는 발광 소자(발광 표시 소자라고도 칭함)가 이용될 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(electroluminescent) 원소 및 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등과 같이 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체가 이용될 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 패널 및 콘트롤러를 포함하는 IC 등이 패널 상에 장착된 모듈을 포함한다. 본 발명의 실시예는 표시 장치의 제조 프로세스에서 표시 소자가 완성되기 전에 한 모드에 대응하는 소자 기판에 관한 것이기도 하며, 소자 기판에는 복수의 화소의 각각에서 표시 소자에 전류를 공급하도록 구성된 유니트가 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만 형성된 상태, 화소 전극이 될 도전막이 형성된 후 화소 전극을 형성하기 위해 도전막이 에칭되기 전의 상태, 또는 다른 상태들 중 어떤 것일 수 있을 것이다.
본 명세서에서 표시 장치는 화상 표시 장치, 표시 장치 또는 광원(조명 장치를 포함)을 의미함을 주목해야 한다. 또한, 표시 장치는 다음의 모듈을 그 범주에 포함하기도 한다. 즉, FPC(flexible printed circuit), TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package) 등과 같은 커넥터가 부착된 모듈; TAB 테이프 또는 TCP의 선단에 인쇄 배선판이 제공된 모듈; 및 표시 소자가 제공된 기판에 COG(chip on glass) 방법에 의해 IC(integrated circuit)가 직접 장착된 모듈.
반도체 장치의 한 실시예인 액정 디스플레이 패널의 외관 및 단면에 대해 도 10aa, 도 10ab 및 도 10b를 참고하여 설명하겠다. 도 10aa 및 도 10ab는 제각기 실시예 4에서 설명된 박막 트랜지스터와 유사하고 제1 기판(4001) 위에 형성된 산화물 반도체층을 제각기 포함하는 액정 소자(4013) 및 신뢰성이 큰 박막 트랜지스터(4010 및 4011)가 실란트(sealant)(4005)에 의해 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉된 패널의 평면도이다. 도 10b는 도 10aa 및 도 10ab의 M-N 선을 따라 취한 단면도이다.
실란트(4005)는 제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 제공된다. 제2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 그러므로, 화소부(4002) 및 주사선 구동 회로(4004)는 제1 기판(4001), 실란트(4005) 및 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 신호선 구동 회로(4003)가 제1 기판(4001) 위에서 실란트(4005)에 의해 둘러싸인 영역과 상이한 영역에 장착된다.
별도로 형성된 구동 회로의 접속 방법에 대해서는 아무런 특별한 한정이 없으며, COG 방법, 와이어 본딩 방법 또는 TAB 방법 등이 이용될 수 있을 것임을 주목해야 한다. 도 10aa은 COG 방법에 의해 신호선 구동 회로(4003)를 장착하는 일례를 예시하고, 도 10ab는 TAB 방법에 의해 신호선 구동 회로(4003)를 장착하는 일례를 예시한다.
제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)는 제각기 복수의 박막 트랜지스터를 포함하고, 도 10b는 일례로 화소부(4002)에 포함된 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010 및 4011) 위에 절연층(4020 및 4021)이 제공된다.
박막 트랜지스터(4010 및 4011)로서는, 실시예 4에 설명된 박막 트랜지스터와 유사한 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터가 채용될 수 있다. 선택적으로, 실시예 1 내지 3 중 어느 것에서든 설명된 박막 트랜지스터가 채용될 수도 있을 것이다. 이 실시예에서는, 박막 트랜지스터(4010 및 4011)가 n채널 박막 트랜지스터이다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속된다. 제2 기판(4006)에는 액정 소자(4013)의 대향 전극층(4031)이 형성된다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 중첩된 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 배향막(alignment film)으로서 기능하는 절연층(4032) 및 절연층(4033)이 제각기 제공됨을 주목해야 한다. 액정층(4008)은 절연층(4032 및 4033)이 사이에 개재되 채로 화소 전극층(4030)과 대향 전극층(4031) 사이에 삽입된다.
제1 기판(4001) 및 제2 기판(4006)은 글라스, 금속(대표적으로는, 스테인리스 스틸), 세라믹 또는 플라스틱으로 이루어질 수 있음을 주목해야 한다. 플라스틱으로서는, FRP(fibergalss-reinforced plastic) 판, PVF(polyvinyl fluoride) 막, 폴리에스터 막 또는 아크릴 수지막이 이용될 수 있다. 선택적으로, PVF 막 또는 폴리에스터 막 사이에 알루미늄 호일이 삽입된 구조를 갖는 시트가 이용될 수 있다.
절연막의 선택적 에칭에 의해 참조번호 4035로 나타낸 기둥 모양의 스페이서가 얻어지고 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀갭)를 제어하기 위해 제공된다. 구형 스페이서가 이용될 수도 있음을 주목해야 한다. 박막 트랜지스터(4010)와 동일한 기판 위에 제공된 공통 전위선에 대해 대향 전극층(4031)이 전기적으로 접속된다. 공통 접속부를 이용함으로써, 대향 전극층(4031)이 한 쌍의 기판 사이에 제공된 도전성 입자를 통해 공통 전위선에 대해 전기적으로 접속될 수 있다. 실란트(4005)에는 도전성 입자가 함유되어 있음을 주목해야 한다.
선택적으로, 배향막이 불필요한 블루 상(blue phase)을 나타내는 액정이 이용될 수 있을 것이다. 블루 상은 콜레스테릭 액정의 온도가 상승된 상태에서 콜레스테릭 상이 등방상으로 변화하기 직전에 발생되는 액정 상 중 하나이다. 좁은 온도 범위에서만 블루 상(blue 상)이 발생되므로, 온도 범위를 향상시키기 위해 5wt% 이상의 키랄제(chiral agent)를 함유하는 액정 성분이 액정층(4008)을 위해 이용된다. 블루 상(blue 상) 및 키랄제를 나타내는 액정을 포함하는 액정 성분은 1msec 이하의 높은 응답 속도를 가지며, 배향처리가 불필요하게 하는 광학적 등방성을 갖고, 시야각 의존성이 작다.
본 발명의 실시예는 투과형 액정 디스플레이 장치 외에 반사형 액정 디스플레이 장치 또는 반투과형 액정 디스플레이 장치에 적용될 수도 있을 것이다.
기판(뷰어측에 있는)의 외면에 편광판이 제공되고 기판의 내면에는 표시 소자를 위해 이용되는 착색층 및 전극층이 이 순서대로 제공되지만, 편광판은 기판의 내면에 제공될 수도 있을 것인 액정 디스플레이 장치의 일례에 대해 설명하겠다. 편광판 및 착색층의 적층 구조는 이 실시예에서 설명된 것에 한정되는 것이 아니고, 편광판 및 착색층의 재료 또는 제조 공정의 조건에 따라 적절하게 설정될 수도 있을 것이다. 또한, 블랙 매트릭스로서 기능하는 차광막이 제공될 수도 있을 것이다.
박막 트랜지스터(4010 및 4011)에서는, 채널 형성 영역을 포함하는 반도체층과 접해 있도록 보호 절연막으로서의 절연층(4020)이 형성된다. 절연층(4020)은 실시예 1에서 설명된 산화물 절연막(407)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있을 것이다. 또한, 박막 트랜지스터의 표면 거칠기를 저감시키기 위해, 박막 트랜지스터는 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮여 있다.
이 실시예에서는, 적층 구조를 갖는 절연층(4020)이 보호막으로서 형성된다. 절연층(4020)의 제1 층으로서, 스퍼터링법에 의해 산화규소막이 형성된다. 보호막으로서 산화규소막을 이용하는 것은 소스 및 드레인 전극층을 위해 이용되는 알루미늄막의 힐록(hillock)을 방지하는 효과를 갖는다.
보호막의 제2 층으로서의 절연층이 형성된다. 절연층(4020)의 제2 층으로서, 스퍼터링법에 의해 질화규소막이 형성된다. 보호막으로서 질화규소막을 이용하는 것은 나트륨 이온 등과 같은 가동 이온이 반도체 영역에 침입하는 것을 방지할 수 있고, 그럼으로써 TFT의 전기 특성의 변화를 억제한다.
보호막이 형성된 후, 질소 분위기 또는 대기 분위기 하에서 가열 처리(300℃ 이하에서)가 수행될 수 있을 것이다.
평탄화 절연막으로서의 절연층(4021)이 형성된다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드 또는 에폭시 등과 같은 내열성을 갖는 유기 재료가 이용될 수 있다. 그러한 유기 재료가 아닌, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 절연층(4021)은 이러한 재료 중 어느 것이든지를 이용하여 형성된 복수의 절연막을 적층함으로써 형성될 수도 있을 것임을 주목해야 한다.
실록산계 수지는 출발재료로서의 실록산계 재료로 형성되고 Si-O-Si 결합을 갖는 수지임을 주목해야 한다. 실록산계 수지는 유기기(예를 들어, 알킬기 또는 아릴기) 또는 플루오로기를 치환기로서 포함할 수 있을 것이다. 유기기는 플루오로기를 포함할 수 있을 것이다.
절연층(4021)을 형성하는 방법에는 아무런 특별한 한정이 없으며, 그 재료에 따라 다음의 어느 것이든지 이용될 수 있다. 즉, 스퍼터링법, SOG 방법, 스핀 코팅, 디핑(dipping), 스프레이 코팅 또는 액적 방출법(예를 들어, 잉크젯 방법, 스크린 인쇄, 또는 옵셋 인쇄) 등과 같은 방법; 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커텐 코터(curtain coater) 또는 나이프 코터(knife coater) 등과 같은 공구 등. 절연층(4021)의 소성 공정은 반도체층의 어닐링 공정으로서도 작용할 수 있고, 그럼으로써 반도체 장치가 효율적으로 제조될 수 있다.
산화텅스텐을 함유하는 산화인듐, 산화텅스텐을 함유하는 인듐 산화아연, 티타늄 산화물을 함유하는 산화인듐, 티타늄 산화물을 함유하는 인듐 산화주석, 인듐 산화주석(이하, ITO라고 칭함), 인듐 산화아연, 또는 산화규소가 첨가된 인듐 산화주석 등과 같은 투광 도전성 이용하여 재료를 화소 전극층(4030) 및 대향 전극층(4031)이 형성될 수 있다.
도전성 고분자(도전성 폴리머라고도 칭함)를 함유하는 도전성 성분이 화소 전극층(4030) 및 대향 전극층(4031)을 위해 이용될 수 있다. 양호하게는 도전성 성분을 이용하여 형성된 화소 전극이 10000 오옴-퍼-스퀘어 이하의 시트 저항 및 550㎚의 파장에서 70% 이상의 투광율을 갖는다. 또한, 도전성 성분에 함유된 도전성 고분자의 저항율은 양호하게는 0.1 Ω·cm 이하이다.
도전성 고분자로서는, 이른바 π전자 결합 도전성 폴리머가 이용될 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 그것들의 2 종류 이상의 공중합체를 이용하는 것이 가능하다.
또한, FPC(4018)로부터 별도로 형성되는 신호선 구동 회로(4003) 및 주사선 구동 회로(4004) 또는 화소부(4002)에 다양한 신호 및 전위가 공급된다.
액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막으로부터 접속 단자 전극(4015)이 형성되고, 박막 트랜지스터(4010 및 4011)의 소스 및 드레인 전극층과 동일한 도전막으로부터 단자 전극(4016)이 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 10aa, 도 10ab 및 도 10b는 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001)에 장착되는 일례를 예시하지만, 본 발명은 이 구조에 한정되는 것이 아님을 주목해야 한다. 주사선 구동 회로는 별도로 형성되고 그 후에 장착되거나, 또는 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만 별도로 형성되고 그 후에 장착될 수도 있을 것이다.
도 20은 본 명세서에 개시된 제조 방법에 따라 제조된 TFT 기판을 이용하여 반도체 장치로서 형성되는 액정 디스플레이 모듈의 일례를 예시한다.
도 20은 기판(2600) 및 대향 기판(2601)이 실란트(2602)에 의해 서로 접합되고, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604) 및 착색층(2605)이 기판과 기판 사이에 제공되어 표시 영역을 형성하는 액정 디스플레이 모듈의 일례를 예시한다. 착색층(2605)은 칼라 표시를 수행하기 위해 필요하다. RGB 시스템의 경우에, 레드, 그린 및 블루의 칼라에 대응하는 각각의 착색층이 각각의 화소에 대해 제공된다. 편광판(2606 및 2607) 및 확산판(2613)이 기판(2600) 및 대향 기판(2601)의 외측에 제공된다. 광원은 냉음극관(2610) 및 반사판(2611)을 포함한다. 회로 기판(2612)은 플렉서블 배선 기판(2609)을 통해 기판(2600)의 배선 회로부(2608)에 접속되고 제어 회로 또는 전원 회로 등과 같은 외부 회로를 포함한다. 편광판 및 액정층이 그 사이에 지연판을 개재한 채로 적층될 수 있을 것이다.
액정 디스플레이 모듈에서는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(Patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드 또는 AFLC(antiferroelectric liquid crystal) 모드 등이 이용될 수 있다.
위 공정을 통해, 반도체 장치로서의 신뢰성이 큰 액정 디스플레이 패널이 제조될 수 있다.
이 실시예는 다른 실시예들에서 설명된 구조들 중 어느 것과의 적절한 조합으로든 구현될 수 있다.
[실시예 7]
반도체 장치로서의 전자 페이퍼의 일례에 대해 설명하겠다.
반도체 장치는 전자 페이퍼로서 이용될 수 있을 것이다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고 지칭되기도 하며, 백지와 동일한 수준의 가독성(readability)을 갖고, 다른 표시 장치보다 소비 전력이 낮으며, 얇고 가벼워질 수 있다는 점에서 유리하다.
전기 영동 디스플레이는 다양한 모드를 가질 수 있다. 전기 영동 디스플레이는 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하며, 각각의 마이크로캡슐은 양으로 하전된 제1 입자 및 음으로 하전된 제2 입자를 포함한다. 마이크로캡슐에 전기장을 인가함으로써, 마이크로캡슐 내의 입자가 서로 반대방향으로 이동하고 일측에 집합하는 입자들의 색만 표시된다. 제1 입자 및/또는 제2 입자들의 각각은 염료를 함유하고 전기장 없이는 이동하지 않음을 주목해야 한다. 또한, 제1 입자 및 제2 입자들은 상이한 색을 갖는다(무색일 수도 있을 것임).
그래서, 전기 영동 디스플레이는 고유전율을 갖는 물질이 높은 전기장 영역으로 이동하는 이른바 유전 영동적 효과를 이용하는 디스플레이이다. 전기 영동 디스플레이는 액정 디스플레이 장치에서 요구되는 편광판을 이용할 필요가 없다.
위 마이크로캡슐들이 용매에 분산되어 있는 용액은 전자 잉크라고 지칭된다. 이 전자 잉크는 글라스, 플라스틱 또는 천 등의 표면에 인쇄될 수 있다. 또한, 칼라 필터 또는 염료를 갖는 입자를 이용함으로써 칼라 표시가 이루어질 수도 있다.
또한, 2개의 전극 사이에 개재되도록 액티브 매트릭스 기판 위에 복수의 마이크로캡슐이 적절히 배치되면, 액티브 매트릭스 표시 장치가 완성될 수 있고, 그래서 마이크로캡슐에 전기장을 인가함으로써 표시가 수행될 수 있다. 예를 들어, 실시예 1 내지 4의 어느 것에든 설명된 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판이 이용될 수 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자들은 제각기 도전성 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자 발광성 재료, 감전 발색성 재료 및 자기 영동 재료로부터 선택되는 단일 재료를 이용하여 형성되거나 또는 이러한 것 중 어느 것이든지의 복합 재료를 이용하여 형성될 수 있을 것임을 주목해야 한다.
도 9는 반도체 장치의 일례로서의 액티브 매트릭스 전자 페이퍼를 예시한다. 반도체 장치를 위해 이용되는 박막 트랜지스터(581)는 실시예 1에서 설명된 박막 트랜지스터의 제조 방식과 유사한 방식으로 제조될 수 있고 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터이다. 실시예 2 내지 4에서 설명된 박막 트랜지스터가 이 실시예의 박막 트랜지스터(581)로서 이용될 수도 있다.
도 9의 전자 페이퍼는 트위스팅 볼 표시 시스템을 이용하는 표시 장치의 일례이다. 트위스팅 볼 표시 시스템은 표시 소자를 위해 이용되는 전극층인 제1 전극층과 제2 전극층 사이에 제각기 흑색과 백색을 띤 구형 입자들이 배치된 방법을 지칭하며, 제1 전극층과 제2 전극층 사이에서 전위차가 발생되어 구형 입자들의 배향을 제어함으로써 표시가 수행된다.
기판(580)과 기판(596) 사이에 밀봉된 박막 트랜지스터(581)는 바텀 게이트 구조를 갖는 박막 트랜지스터이고 반도체층과 접해 있는 절연막(583)이 덮여 있다. 박막 트랜지스터(581)의 소스 또는 드레인 전극층은 절연막(583)과 절연층(585)에 형성된 개구를 통해 제1 전극층(587)에 접해 있고, 그럼으로써 박막 트랜지스터(581)가 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 제2 전극층(588) 사이에는, 블랙 영역(590a), 화이트 영역(590b), 및 블랙 영역(590a)과 화이트 영역(590b) 둘레에 액체로 충전된 캐비티(cavity)(594)를 제각기 갖는 구형 입자(589)가 제공된다. 구형 입자(589) 둘레의 공간은 수지 등과 같은 충전재(595)로 충전된다(도 9 참조). 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 박막 트랜지스터(581)와 동일한 기판(580) 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부의 이용에 의해, 제2 전극층(588)은 기판(580)과 기판(596) 사이에 제공되는 도전성 입자를 통해 공통 전위선에 전기적으로 접속될 수 있다.
트위스팅 볼 대신에, 전기 영동 소자가 이용될 수 있다. 투명한 액체, 양으로 하전된 백색 미립자 및 음으로 하전된 흑색 미립자가 봉입된 대략 10㎛ 내지 200㎛의 직경을 갖는 마이크로캡슐이 이용된다. 제1 전극층과 제2 전극층 사이에 제공된 마이크로캡슐에서는, 제1 전극층 및 제2 전극층에 의해 전기장이 인가되는 경우에, 백색 미립자 및 흑색 미립자는 서로로부터 반대측으로 이동하여 화이트 또는 블랙이 표시된다. 이 원리를 이용하는 표시 소자가 전기 영동 표시 소자며 일반적으로 전자 페이퍼라고 칭한다. 전기 영동 표시 소자는 액정 표시 소자보다 더 큰 반사율을 가지며, 그래서 보조광이 불필요하고, 소비 전력이 낮으며, 어둑한 장소에서도 표시부가 인식될 수 있다. 또한, 표시부에 전력이 공급되지 않을지라도, 일단 표시된 화상은 유지될 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(단순하게 표시 장치 또는 표시 장치가 제공된 반도체 장치라고 지칭될 수 있을 것임)가 전파 소스로부터 멀리 있을지라도 표시된 화상이 저장될 수 있다.
위 공정을 통해, 반도체 장치로서의 신뢰성이 큰 전자 페이퍼가 제조될 수 있다.
이 실시예는 다른 실시예들에서 설명된 구조들 중 어느 것과의 적절한 조합으로든 구현될 수 있다.
[실시예 8]
반도체 장치로서의 발광 표시 장치의 일례에 대해 설명하겠다. 표시 장치에 포함된 표시 소자로서, 이 실시예에서는 전자 발광을 이용하는 발광 소자가 설명된다. 전자 발광을 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별된다. 일반적으로, 전자는 유기 EL 소자라고 지칭되고, 후자는 무기 EL 소자라고 지칭된다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광성 유기 화합물을 함유하는 층 속으로 전자 및 정공이 따로따로 주입되고, 전류가 흐른다. 그 후, 캐리어(전자 및 정공)가 재결합하여 발광성 유기 화합물이 여기된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 복귀하며, 그럼으로써 발광한다. 그러한 매커니즘으로 인해, 이 발광 소자는 전류 여기형 발광 소자라고 지칭된다.
무기 EL 소자는 그 소자 구조에 따라 분산형 무기 EL 소자 및 박막 무기 EL 소자로 구별된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더(binder) 속에 분산되는 발광층을 갖고, 그 발광 매커니즘은 도너 준위 및 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막 무기 EL 소자는 발광층이 유전체층과 유전체층 사이에 삽입되고 전극과 전극 사이에 삽입된 구조를 가지며, 그 발광 매커니즘은 금속 이온의 이너쉘(inner-shell) 전자 천이를 이용하는 로컬형(localized type) 발광이다. 이 실시예에서는 발광 소자로서 유기 EL 소자를 이용하여 설명이 이루어지는 것을 주목해야 한다.
도 12는 반도체 장치의 일례로서 디지털 타임 그레이 스케일 구동이 적용될 수 있는 화소 구성의 일례를 예시한다.
디지털 타임 그레이 스케일 구동이 적용될 수 있는 화소의 구성 및 동작에 대해 설명하겠다. 이 실시예에서는 1개의 화소가 채널 형성 영역에서의 산화물 반도체층을 이용하는 2개의 n채널 트랜지스터를 포함하는 일례가 설명된다.
화소(6400)는 스위칭 트랜지스터(6401), 구동 트랜지스터(6402), 발광 소자(6404) 및 커패시터(6403)를 포함한다. 스위칭 트랜지스터(6401)에서는, 그 게이트가 주사선(6406)에 접속되고, 그 제1 전극(소스 전극과 드레인 전극 중 하나)은 신호선(6405)에 접속되며, 그 제2 전극(소스 전극과 드레인 전극 중 다른 하나)은 구동 트랜지스터(6402)의 게이트에 접속된다. 구동 트랜지스터(6402)에서는, 그 게이트가 커패시터(6403)를 통해 전원선(6407)에 접속되고, 그 제1 전극이 전원선(6407)에 접속되며, 그 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정됨을 주목해야 한다. 저전원 전위는 전원선(6407)에 공급되는 고전원 전위를 기준으로 저전원 전위 < 고전원 전위를 만족하는 전위임을 주목해야 한다. 저전원 전위로서는, 예를 들어 GND 또는 0V 등이 채용될 수 있을 것이다. 고전원 전위와 저전원 전위 사이의 전위차는 발광 소자(6404)에 인가되어 발광 소자(6404)를 통해 전류가 흐르게 하고, 그럼으로써 발광 소자(6404)가 발광한다. 그래서, 각각의 전위는 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 설정된다.
구동 트랜지스터(6402)의 게이트 커패시턴스가 커패시터(6403)의 대체물로 이용되는 경우에는, 커패시터(6403)가 생략될 수 있다. 구동 트랜지스터(6402)의 게이트 커패시턴스는 채널 영역과 게이트 전극 사이에 형성될 수 있을 것이다.
전압-입력전압 구동 방법을 이용하는 경우에는, 구동 트랜지스터(6402)가 충분히 온되어 있는 상태에 있거나 또는 오프되어 있는 상태에 있도록 구동 트랜지스터(6402)의 게이트에 비디오 신호가 입력된다. 즉, 구동 트랜지스터(6402)는 선형 영역으로 동작하며, 그래서 전원선(6407)의 전압보다 더 높은 전압이 구동 트랜지스터(6402)의 게이트에 적용된다. 신호선(6405)에는 다음과 같은 전압 이상의 전압이 인가됨을 주목해야 한다. 즉, 전원선 전압 + 구동 트랜지스터(6402)의 V th .
디지털 타임 그레이 스케일 구동의 대신에 아날로그 그레이 스케일 구동을 수행하는 경우에는, 상이한 방식으로 신호를 입력함으로써 도 12와 동일한 화소 구성이 채용될 수 있다.
아날로그 그레이 스케일 구동을 수행하는 경우에, 구동 트랜지스터(6402)의 게이트에는 다음과 같은 전압 이상의 전압이 인가된다. 즉, 발광 소자(6404)의 순방향 전압 + 구동 트랜지스터(6402)의 V th . 발광 소자(6404)의 순방향 전압은 원하는 휘도를 얻기 위한 전압을 칭하며, 적어도 순방향 임계 전압을 포함한다. 구동 트랜지스터(6402)가 포화 영역에서 동작할 수 있게 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 공급하는 것이 가능하다. 구동 트랜지스터(6402)가 포화 영역에서 동작할 수 있게 하기 위해, 전원선(6407)의 전위가 구동 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 이용되는 경우에는, 비디오 신호에 따라 발광 소자(6404)에 전류를 공급하고 아날로그 그레이 스케일 구동을 수행하는 것이 가능하다.
화소 구성은 도 12에 예시된 구성에 한정되는 것이 아님을 주목해야 한다. 예를 들어, 도 12에 도시된 화소는 스위치, 저항, 커패시터, 트랜지스터 또는 논리 회로 등을 더 포함할 수 있을 것이다.
다음에, 도 13a 내지 도 13c를 참고하여 발광 소자의 구조에 대해 설명하겠다. n채널 구동 TFT를 예로 들어 화소의 단면구조에 대해 설명하겠다. 도 13a, 도 13b 및 도 13c에 예시된 반도체 장치에 이용되는 구동 TFT(7001, 7011 및 7021)는 제각기 실시예 1에서 설명된 박막 트랜지스터의 제조 방식과 유사한 방식으로 제조될 수 있고, 산화물 반도체층을 제각기 포함하는 신뢰성이 큰 박막 트랜지스터이다. 선택적으로, 실시예 2 내지 4 중 어느 것에서든 설명된 박막 트랜지스터는 구동 TFT(7001, 7011 및 7021)로서 채용될 수 있다.
발광 소자로부터 발광되는 빛을 추출하기 위해, 양극과 음극 중 적어도 하나는 투광할 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자가 형성된다. 발광 소자는 기판의 반대측의 면을 통해 빛이 추출되는 상면 발광 구조, 기판 측의 면을 통해 빛이 추출되는 하면 발광 구조, 또는 기판의 반대측의 면 및 기판 측의 면을 통해 빛이 추출되는 양면 발광 구조를 가질 수 있다. 이러한 발광 구조 중 어느 것이든 갖는 발광 소자에 화소 구성이 적용될 수 있다.
상면 발광 구조를 갖는 발광 소자에 대해 도 13a를 참고하여 설명하겠다.
도 13a는 구동 TFT(7001)가 n채널 TFT이고 빛이 발광 소자(7002)로부터 양극(7005) 측으로 발광되는 경우에서의 화소의 단면도이다. 도 13a에서는, 발광 소자(7002)의 음극(7003)이 구동 TFT(7001)에 전기적으로 접속되고, 음극(7003) 위에 발광층(7004) 및 양극(7005)이 이 순서대로 적층된다. 음극(7003)은 일 함수(work function)가 낮고 빛을 반사하기만 한다면 다양한 도전성 재료를 이용하여 형성될 수 있다. 예를 들어, Ca, Al, MgAg 또는 AlLi 등이 양호하게는 이용된다. 발광층(7004)은 단층으로서 또는 적층된 복수의 층으로서 형성될 수 있을 것이다. 발광층(7004)이 복수의 층으로서 형성되는 경우에는, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층 및 정공 주입층을 이 순서대로 적층함으로써 발광층(7004)이 형성된다. 이러한 층들이 모두 제공될 필요는 없음을 주목해야 한다. 양극(7005)은 산화텅스텐을 함유하는 산화인듐, 산화텅스텐을 함유하는 인듐 산화아연, 티타늄 산화물을 함유하는 산화인듐, 티타늄 산화물을 함유하는 인듐 산화주석, 인듐 산화주석(이하, ITO라고 칭함), 인듐 산화아연, 또는 산화규소가 첨가된 인듐 산화주석 등과 같은 투광 도전성 재료를 이용하여 형성될 수 있을 것이다.
발광 소자(7002)는 음극(7003)과 양극(7005) 사이에 발광층(7004)이 삽입되는 영역에 대응한다. 도 13a에 도시된 화소의 경우에는, 화살표로 나타낸 바와 같이 발광 소자(7002)로부터 양극(7005) 측으로 빛이 발광된다.
다음에, 하면 발광 구조를 갖는 발광 소자에 대해 도 13b를 참고하여 설명하겠다. 도 13b는 구동 TFT(7011)가 n채널 TFT이고 빛이 발광 소자(7012)로부터 음극(7013) 측으로 발광되는 경우에서의 화소의 단면도이다. 도 13b에서, 구동 TFT(7011)에 전기적으로 접속되는 투광 도전막(7017) 위에 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 이 순서대로 적층된다. 양극(7015)이 투광성을 갖는 경우에는 양극(7015)을 덮도록 빛을 반사 또는 차단하기 위한 차광막(7016)이 형성될 수 있을 것임을 주목해야 한다. 도 13a의 경우에서처럼, 음극(7013)은 일 함수(work function)가 낮기만 하다면 다양한 도전성 재료를 이용하여 형성될 수 있다. 음극(7013)은 투광할 수 있는 두께(양호하게는, 대략 5㎚ 내지 30㎚)를 갖도록 형성되는 것을 주목해야 한다. 예를 들어, 20㎚의 두께를 갖는 알루미늄막이 음극(7013)으로서 이용될 수 있다. 도 13a의 경우에서처럼, 발광층(7014)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있을 것이다. 양극(7015)은 투광할 필요가 없지만, 도 13a의 경우에서처럼 투광 도전성 재료를 이용하여 형성될 수 있다. 차광막(7016)으로서, 예를 들어 빛을 반사하는 금속이 이용될 수 있지만, 차광막(7016)은 금속 막에 한정되는 것이 아니다. 예를 들어, 흑색 안료가 첨가되는 수지가 이용될 수도 있다.
발광 소자(7012)는 발광층(7014)이 음극(7013)과 양극(7015) 사이에 삽입된 영역에 대응한다. 도 13b에 예시된 화소의 경우에는, 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 음극(7013) 측으로 빛이 발광된다.
다음에, 양면 발광 구조를 갖는 발광 소자에 대해 도 13c를 참고하여 설명하겠다. 도 13c에서, 구동 TFT(7021)에 전기적으로 접속된 투광 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024)과 양극(7025)이 이 순서대로 적층된다. 도 13a의 경우에서처럼, 음극(7023)은 일 함수(work function)가 낮기만 하다면 다양한 도전성 재료를 이용하여 형성될 수 있다. 음극(7023)은 투광할 수 있는 두께를 갖도록 형성되는 것을 주목해야 한다. 예를 들어, 20㎚의 두께를 갖는 알루미늄막이 음극(7023)으로서 이용될 수 있다. 도 13a에서처럼, 발광층(7024)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있을 것이다. 도 13a의 경우에서처럼 투광 도전성 재료를 이용하여 양극(7025)이 형성될 수 있다.
발광 소자(7022)는 음극(7023), 발광층(7024) 및 양극(7025)이 서로 중첩하는 영역에 대응한다. 도 13c에 예시된 화소의 경우에는, 화살표로 나타낸 바와 같이 발광 소자(7022)로부터 양극(7025) 측 및 음극(7023) 측의 모두로 빛이 발광된다.
이 실시예에서는 유기 EL 소자가 발광 소자로서 설명될지라도, 무기 EL 소자도 발광 소자로서 제공될 수 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동 TFT)가 발광 소자에 전기적으로 접속되는 예가 설명될지라도, 전류 제어를 위한 TFT가 구동 TFT와 발광 소자 사이에 접속되는 구조가 채용될 수도 있음을 주목해야 한다.
이 실시예에서 설명되는 반도체 장치는 도 13a 내지 도 13c에 예시된 것에 한정되지 않으며 본 명세서에 개시된 기술의 정신에 기초하여 다양한 방식으로 변형될 수 있음을 주목해야 한다.
다음에, 반도체 장치의 한 실시예인 발광 표시 패널(발광 패널이라고도 칭함)의 외관 및 단면에 대해 도 11a 및 도 11b를 참고하여 설명하겠다. 도 11a는 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가 실란트에 의해 제1 기판과 제2 기판 사이에 밀봉되는 패널의 평면도이다. 도 11b는 도 11a의 H-I 선을 따라 취한 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 실란트(4505)가 제공된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 제공된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 제1 기판(4501), 실란트(4505) 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 기밀성이 크고 탈가스(degasification)가 적은 커버(cover) 재료 또는 보호막(접합막 또는 자외선 경화 수지막 등)에 의해 패키징(밀봉)이 수행되어 적어도 화소부가 외기에 노출되지 않게 하는 것이 양호하다.
도 11b에는 제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 제각기 복수의 박막 트랜지스터를 포함하고, 화소부(4502)에 포함된 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 일례로 도시되어 있다.
박막 트랜지스터(4509 및 4510)로서는, 실시예 3에서 설명된 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터가 채용될 수 있다. 선택적으로, 실시예 1, 2 및 4 중 어느 것에든 설명된 박막 트랜지스터가 채용될 수 있다. 이 실시예에서는, 박막 트랜지스터(4509 및 4510)가 n채널 박막 트랜지스터이다.
또한, 참조번호 4511은 발광 소자를 나타낸다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은 박막 트랜지스터(4510)의 소스 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)의 구조는 이 실시예에서 설명된 제1 전극층(4517), 전자 발광층(4512) 및 제2 전극층(4513)을 포함하는 적층 구조에 한정되는 것이 아님을 주목하여야 한다. 발광 소자(4511)의 구조는 예를 들어 발광 소자(4511)로부터 빛이 추출되는 방향에 따라 적절하게 변화될 수 있다.
유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 격벽(4520)이 형성된다. 격벽(4520)은 감광성 재료를 이용하여 제1 전극층(4517) 위에 개구를 갖도록 형성되어 개구의 측벽이 연속적인 곡률을 갖는 경사면으로서 형성되는 것이 특히 양호하다.
전자 발광층(4512)은 단층 또는 적층된 복수의 층으로서 형성될 수 있을 것이다.
산소, 수소, 수분 또는 이산화탄소 등이 발광 소자(4511)에 침입하는 것을 방지하기 위해 제2 전극층(4513) 및 격벽(4520) 위에 보호막이 형성될 수 있을 것이다. 보호막으로서는, 질화규소막, 질화산화규소막 또는 DLC 막 등이 형성될 수 있다.
FPC(4518a 및 4518b)로부터 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 다양한 신호 및 전위가 공급된다.
발광 소자(4511)에 포함된 제1 전극층(4517)과 동일한 도전막으로부터 접속 단자 전극(4515)이 형성되고, 박막 트랜지스터(4509 및 4510)에 포함된 소스 및 드레인 전극층과 동일한 도전막으로부터 단자 전극(4516)이 형성된다.
이방성 도전막(4519)을 통해 FPC(4518a)의 단자에 접속 단자 전극(4515)이 전기적으로 접속된다.
발광 소자(4511)로부터 빛이 추출되는 방향으로 위치하는 제2 기판(4506)은 투광성을 가질 필요가 있다. 그 경우에, 글라스 평판, 플라스틱 평판, 폴리에스터 막, 또는 아크릴 막 등과 같은 투광 재료가 이용된다.
충전재(4507)로서는, 질소 또는 아르곤 등과 같은 불활성 가스 외에 자외선 경화 수지 또는 열경화 수지가 이용될 수 있다. 예를 들어, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)가 이용될 수 있다. 예를 들어 충전재로서는 질소가 이용될 수 있을 것이다.
필요하다면, 발광 소자의 발광면에 편광판, 원형 편광판(타원형 편광판을 포함), 지연판(쿼터웨이브 판 또는 하프웨이브 판) 또는 칼라 필터 등과 같은 광학 필름이 적절하게 제공될 수 있을 것이다. 또한, 편광판 또는 원형 편광판에 반사방지막이 제공될 수 있을 것이다. 예를 들어, 표면 상의 요철에 의해 반사광이 확산되어 글래어가 저감되는 안티글래어(anti-glare) 처리가 수행될 수 있다.
별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 구동 회로로서 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)가 장착될 수 있을 것이다. 선택적으로는, 신호선 구동 회로 또는 그 일부만, 또는 주사선 구동 회로 또는 그 일부만 별도로 형성되어 장착될 수 있을 것이다. 본 발명은 도 11a 및 도 11b에 도시된 구조에 한정되는 것이 아니다.
위 공정을 통해, 반도체 장치로서 신뢰성이 큰 발광 표시 패널(발광 패널)이 제조될 수 있다.
이 실시예는 다른 실시예들에서 설명된 구조들 중 어느 것과의 적절한 조합으로든 구현될 수 있다.
[실시예 9]
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수만 있다면, 다양한 분야의 전자 기기에 적용될 수 있다. 예를 들어, 전자 페이퍼는 전자책 리더(전자책), 포스터, 열차 등과 같은 차량에서의 광고, 또는 신용 카드 등과 같은 다양한 카드의 표시에 적용될 수 있다. 도 22에는 전자 기기의 일례가 예시되어 있다.
도 22는 전자책 리더(2700)의 일례를 예시한다. 예를 들어, 전자책 리더(2700)는 2개의 하우징, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)에 의해 결합되어 전자책 리더(2700)가 축으로서의 힌지(2711)에 의해 개폐될 수 있다. 그러한 구조에 의하면, 전자책 리더(2700)는 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 하우징(2701) 및 하우징(2703)에 제각기 포함된다. 표시부(2705) 및 표시부(2707)는 1개의 화상 또는 상이한 화상을 표시할 수 있을 것이다. 예를 들어, 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우에는, 우측의 표시부(도 22의 표시부(2705))에 문장이 표시될 수 있고, 좌측의 표시부(도 22의 표시부(2707))에 그림이 표시될 수 있다.
도 22는 하우징(2701)에 조작부 등이 제공되는 일례를 예시한다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723) 및 스피커(2725) 등이 제공된다. 조작 키(2723)에 의해, 페이지가 넘겨질 수 있다. 하우징의 표시부와 동일한 표면에는 키보드 및 포인팅 장치 등이 제공될 수 있을 것임을 주목해야 한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등과 같은 다양한 케이블에 접속될 수 있는 단자 등), 또는 기록 매체 삽입부 등이 하우징의 이면 또는 측면에 제공될 수 있을 것이다. 또한, 전자책 리더(2700)는 전자사전의 기능을 가질 수 있을 것이다.
또한, 전자책 리더(2700)는 무선으로 정보를 송수신할 수 있을 것이다. 무선 통신을 통해, 원하는 서적 데이터 등이 전자 서적 서버로부터 구입 및 다운로드될 수 있을 것이다.
[실시예 10]
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(오락기 포함)에 적용될 수 있다. 전자 기기의 예는 텔레비전 세트(텔레비전 또는 텔레비전 수상기라고도 칭함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등과 같은 카메라, 디지털 포토 프레임, 휴대 전화기(이동 전화기 또는 이동 전화기 세트라고도 칭함), 휴대형 게임 콘솔, 휴대형 정보 단말기, 오디오 재생 장치, 및 빠찡고 기계 등과 같은 대형 게임기 등을 포함한다.
도 23a는 텔레비전 세트(9600)의 일례를 예시한다. 텔레비전 세트(9600)에서, 표시부(9603)는 하우징(9601)에 포함된다. 화상이 표시부(9603)에 표시될 수 있다. 여기에서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 세트(9600)는 하우징(9601)의 조작 스위치 또는 별도의 리모트 콘트롤러(9610)에 의해 동작될 수 있다. 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널 및 볼륨이 제어되어 표시부(9603) 상에 표시되는 화상이 제어될 수 있다. 또한, 리모트 콘트롤러(9610)에는 리모트 콘트롤러(9610)로부터 출력된 데이터를 표시하는 표시부(9607)가 제공될 수 있을 것이다.
텔레비전 세트(9600)에는 수신기 및 모뎀 등이 제공되는 것을 주목해야 한다. 수신기에 의해, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 세트(9600)가 모뎀을 통한 유선 또는 무선 접속에 의해 통신망에 접속되는 경우에, 일방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 사이, 또는 수신기와 수신기 사이 등) 데이터 통신이 수행될 수 있다.
도 23b는 디지털 포토 프레임(9700)의 일례를 예시한다. 예를 들어, 디지털 포토 프레임(9700)에서는, 표시부(9703)가 하우징(9701)에 포함된다. 다양한 화상이 표시부(9703) 상에 표시될 수 있다. 예를 들어, 표시부(9703)는 통상적인 포토 프레임으로서 기능하도록 디지털 카메라 등에 의해 촬상된 화상 데이터를 표시할 수 있다.
디지털 포토 프레임(9700)에는 조작부, 외부 접속부(USB 단자, 또는 USB 케이블 등과 같은 다양한 케이블에 접속될 수 있는 단자 등), 및 기록 매체 삽입부 등이 제공되는 것을 주목해야 한다. 그것들이 표시부(9703)와 동일한 표면에 제공될 수 있을지라도, 측면 또는 이면에 그것들을 제공하는 것은 그 디자인이 향상되기 때문에 양호하다. 예를 들어, 디지털 카메라에 의해 촬상한 화상 데이터가 저장되는 메모리가 디지털 포토 프레임(9700)의 기록 매체 삽입부에 삽입되며, 그럼으로써 표시부(9703)에 화상 데이터가 표시될 수 있다.
디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있을 것이다. 무선 통신을 통해, 원하는 화상 데이터가 다운로드 되어 표시될 수 있다.
도 24a는 2개의 하우징, 하우징(9881) 및 하우징(9891)을 포함하는 휴대형 오락기를 예시한다. 하우징(9881 및 9891)은 접속부(9893)에 의해 개폐되도록 접속된다. 표시부(9882) 및 표시부(9883)는 제각기 하우징(9881) 및 하우징(9891)을 포함한다. 또한, 도 24a에 예시된 휴대형 오락기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 유니트(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유동률, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크(9889) 등을 포함한다. 휴대형 오락기의 구조가 위와 같이 한정되는 것은 물론 아니며 적어도 본 명세서에 개시된 반도체 장치가 제공된 다른 구조도 채용될 수 있을 것이다. 휴대형 오락기는 다른 부속 장비를 적절하게 포함할 수 있을 것이다. 도 24a에 도시된 휴대형 오락기는 기록 매체에 저장된 프로그램 또는 데이터를 표시부에 표시하기 위해 읽어내는 기능, 및 무선 통신에 의해 다른 한 휴대형 오락기와 정보를 공유하는 기능을 갖는다. 도 24a에 도시된 휴대형 오락기는 위와 같이 한정되지 않고 다양한 기능을 가질 수 있다.
도 24b는 대형 오락기인 슬롯 머신(9900)의 일례를 예시한다. 슬롯 머신(9900)에서는, 표시부(9903)가 하우징(9901)에 포함된다. 또한, 슬롯 머신(9900)은 스타트 레버 또는 스톱 스위치, 동전 투입구, 및 스피커 등과 같은 조작 유니트를 포함한다. 슬롯 머신(9900)의 구조가 위와 같이 한정되는 것이 아님은 물론이며 적어도 본 명세서에 개시된 반도체 장치가 제공되는 다른 구조가 채용될 수 있을 것이다. 슬롯 머신(9900)은 다른 부속 장비를 적절하게 포함할 수 있을 것이다.
도 25a는 휴대형 컴퓨터의 일례를 예시하는 사시도이다.
도 25a의 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유니트를 닫음으로써 서로 중첩될 수 있다. 도 25a의 휴대형 컴퓨터는 휴대하기 편하며, 입력을 위해 키보드를 이용하는 경우에는 힌지 유니트가 열려서 사용자가 표시부(9303)를 보면서 입력할 수 있게 한다.
하부 하우징(9302)은 키보드(9304) 외에 입력이 수행될 수 있는 포인팅 장치(9306)를 포함한다. 또한, 표시부(9303)가 터치 입력 패널인 경우에는, 표시부의 일부를 터치함으로써 입력이 수행될 수 있다. 하부 하우징(9302)은 CPU 또는 하드디스크 등과 같은 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 한 장치, 예를 들어 USB의 통신 규격에 준하는 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 상부 하우징(9301) 속으로 미끄러져 들어가서 수납될 수 있는 표시부(9307)를 더 포함한다. 그래서, 대형 표시 화면이 실현될 수 있다. 또한, 사용자는 수납 가능한 표시부(9307)의 화면의 배향을 조절할 수 있다. 수납 가능한 표시부(9307)가 터치 입력 패널인 경우에는, 수납 가능한 표시부의 일부를 터치함으로써 입력이 수행될 수 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는 액정 디스플레이 패널, 또는 유기 발광 소자 또는 무기 발광 소자 등과 같은 발광 표시 패널 등의 화상 표시 장치를 이용하여 형성된다.
또한, 수신기 등이 제공될 수 있는 도 25a에서의 휴대형 컴퓨터는 표시부에 화상을 표시하기 위한 텔레비전 방송을 수신할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유니트가 딛힌 상태로 유지되는 동안, 표시부(9307)가 미끄러져 나오게 함으로써 표시부(9307)의 전체 화면이 노출되고 화면 각도가 조절되며, 그래서, 사용자는 텔레비전 방송을 볼 수 있다. 이 경우에, 힌지 유니트는 열리지 않으며 표시부(9303) 상에는 표시가 수행되지 않는다. 또한, 텔레비전 방송을 표시하는 회로만의 기동이 수행된다. 그러므로, 소비 전력이 최소화될 수 있으며, 배터리 용량이 한정된 휴대형 컴퓨터에서 유리하다.
도 25b는 사용자가 손목시계처럼 손목에 착용할 수 있는 휴대 전화기의 일례를 예시하는 사시도이다.
이 휴대 전화기는 적어도 전화 기능을 갖는 통신 장치 및 배터리를 포함하는 본체; 본체가 손목에 착용될 수 있게 하는 밴드부(9204); 밴드부(9204)를 손목에 맞도록 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)를 포함한다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는 전원 입력 스위치, 표시 전환 스위치, 또는 촬상 개시 지시 스위치 등으로서 작용하는 것 외에도 예를 들어, 스위치가 눌려지면 인터넷용 프로그램을 기동시키는 스위치로서도 작용하며 각각의 기능에 대응하도록 이용될 수 있다.
이 휴대 전화기에 대한 입력은 손가락, 또는 입력 펜 등으로 표시부(9201)를 터치함으로써, 조작 스위치(9203)를 조작함으로써, 또는 마이크(9208)에 음성을 입력함으로써 동작된다. 도 25b에는 표시부(9201)에 표시되는 표시 버튼(9202)이 예시되어 있음을 주목해야 한다. 손가락 등으로 표시 버튼(9202)을 터치함으로써 입력이 수행될 수 있다.
또한, 본체는 카메라 렌즈를 통해 형성되는 피사체의 상을 전자적 화상 신호로 변환하는 기능을 갖는 촬상 유니트를 포함하는 카메라부(9206)를 포함한다. 카메라부가 반드시 제공되어야 하는 것은 아님을 주목해야 한다.
텔레비전 방송의 수신기 등이 제공될 수 있는 도 25b에 도시된 휴대 전화기는 텔레비전 방송을 수신함으로써 표시부(9201)에 화상을 표시할 수 있다. 또한, 도 25b에 도시된 휴대 전화기에는 메모리 등과 같은 저장 장치 등이 제공될 수 있을 것이고, 그래서 메모리에 텔레비전 방송을 녹화할 수 있다. 도 25b에 도시된 휴대 전화기는 GPS 등과 같은 위치 정보를 수집하는 기능을 가질 수 있을 것이다.
표시부(9201)는 액정 디스플레이 패널, 또는 유기 발광 소자 또는 무기 발광 소자 등과 같은 발광 표시 패널 등의 화상 표시 장치를 이용하여 형성된다. 도 25b에 도시된 휴대 전화기는 소형 경량이며, 그래서 한정된 배터리 용량을 갖는다. 그러므로, 양호하게는 낮은 소비 전력으로 구동될 수 있는 패널이 표시부(9201)를 위한 표시 장치로서 이용된다.
도 25b는 손목에 착용되는 전자 기기를 예시하지만, 이 실시예는, 휴대형 형상이 채용되기만 한다면, 그에 한정되는 것은 아님을 주목해야 한다.
[예 1]
이 예에서는, 높은 산소 밀도를 갖는 영역 및 낮은 산소 밀도를 갖는 영역을 포함하는 산화물 반도체층에서, 가열 처리 전후의 산소 밀도의 변화에 관한 시뮬레이션 결과에 대해 도 34 및 도 21을 참고하여 설명하겠다. 시뮬레이션을 위한 소프트웨어로서는, Fujitsu Limited에 의해 제작된 Materials Explorer 5.0이 이용되었다.
도 34는 시뮬레이션을 위해 이용되었던 산화물 반도체층의 모델을 예시한다. 여기에서, 산화물 반도체층(701)으로서는 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705)이 적층된 구조가 채용되었다.
산소 밀도가 낮은 층(703)에 대해서는, In 원자, Ga 원자 및 Zn 원자의 수가 제각기 15이고 O 원자의 수가 54인 비정질 구조가 채용되었다.
또한, 산소 밀도가 높은 층(705)에 대해서는, In 원자, Ga 원자 및 Zn 원자의 수가 제각기 15이고 O 원자의 수가 66인 비정질 구조가 채용되었다.
또한, 산화물 반도체층(701)의 밀도는 5.9g/㎤로 설정되었다.
다음에, NVT 앙상블 및 250℃의 온도의 조건 하에서 산화물 반도체층(701)에 대해 통상적인 MD(molecular dynamics) 시뮬레이션이 수행되었다. 타임 스텝(time step)은 0.2fs로 설정되었고, 총 시뮬레이션 시간은 200ps로 설정되었다. 또한, 금속-산소 접합 및 산소-산소 접합의 전위에 대해서는 Born-Mayer-Huggins 전위가 이용되었다. 또한, 산화물 반도체층(701)의 상단 및 하단에서의 원자의 이동은 고정되었다.
다음에, 시뮬레이션 결과는 도 21에 도시되어 있다. z축 좌표에서, 0㎚ 내지 1.15㎚의 범위는 산소 밀도가 낮은 층(703)을 나타내고, 1.15㎚ 내지 2.3㎚의 범위는 산소 밀도가 높은 층(705)을 나타낸다. MD 시뮬레이션 전의 산소 밀도의 분포는 실선(707)으로 나타내고, MD 시뮬레이션 후의 산소 밀도의 분포는 쇄선(709)으로 나타내었다.
실선(707)은 산화물 반도체층(701)이 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705) 사이의 계면으로부터 산소 밀도가 높은 층(705) 측의 영역에서 더 높은 산소 밀도를 가짐을 나타낸다. 한편, 쇄선(709)에서는, 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705)에서 산소 밀도가 균일하다는 것이 판명된다.
위에서 설명한 바와 같이, 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705)의 적층에서처럼 산소 밀도의 분포에 비균질성이 있는 경우에는, 가열 처리에 의해 산소 밀도가 더 높은 곳으로부터 산소 밀도가 더 낮은 곳으로 산소가 확산하고, 그래서 산소 밀도가 균일해지는 것이 판명된다.
즉, 실시예 1에서 설명된 바와 같이, 제1 산화물 반도체층(432) 위에 산화물 절연막(407)을 형성함으로써 제1 산화물 반도체층(432)과 산화물 절연막(407) 사이의 계면에서의 산소 밀도가 증대되므로, 산소는 산소 밀도가 더 낮은 제1 산화물 반도체층(432)으로 확산하고, 그래서 제1 산화물 반도체층(432)이 더 높은 저항을 갖는다. 위에서 설명한 바와 같이, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
본 출원은 2009년 6월 30일에 일본 특허청에 제출된 일본 특허출원 2009-156411호에 기초한 것이며, 그 전체 내용이 이 명세서에 참고로 포함된다.
100 : 기판, 101 : 게이트 전극층, 102 : 게이트 절연층, 103 : 반도체층, 107 : 보호 절연층, 108 : 커패시터 배선, 110 : 화소 전극층, 121 : 단자, 122 : 단자, 125 : 콘택트 홀, 126 : 콘택트 홀, 127 : 콘택트 홀, 128 : 투명 도전막, 129 : 투명 도전막, 131 : 산화물 반도체막, 132 : 도전막, 133 : 산화물 반도체막, 134 : 산화물 반도체층, 135 : 산화물 반도체층, 136 : 산화물 반도체막, 137 : 산화물 반도체막, 138 : 산화물 반도체층, 150 : 단자, 151 : 단자, 152 : 게이트 절연층, 153 : 접속 전극층, 154 : 보호 절연막, 155 : 투명 도전막, 156 : 전극층, 170 : 박막 트랜지스터, 400 : 기판, 401 : 게이트 전극층, 402 : 게이트 절연층, 403 : 반도체층, 407 : 산화물 절연막, 408 : 도전층, 409 : 도전층, 410 : 절연층, 411 : 화소 전극층, 430 : 산화물 반도체막, 431 : 산화물 반도체층, 432 : 산화물 반도체층, 433 : 산화물 반도체막, 434 : 산화물 반도체막, 435 : 산화물 반도체막, 436 : 산화물 반도체층, 470 : 박막 트랜지스터, 471 : 박막 트랜지스터, 472 : 박막 트랜지스터, 580 : 기판, 581 : 박막 트랜지스터, 583 : 절연막, 585 : 절연층, 587 : 전극층, 588 : 전극층, 589 : 구형 입자, 594 : 캐비티, 595 : 충전재, 596 : 기판, 601 : 전기로, 602 : 챔버, 603 : 히터, 604 : 기판, 605 : 사셉터, 606 : 가스 공급 유니트, 607 : 배기 유니트, 611 : 가스 공급원, 612 : 압력 조정 밸브, 613 : 정제기, 614 : 질량 유량 제어기, 615 : 스톱 밸브, 703 : 산소 밀도가 낮은 층, 705 : 산소 밀도가 높은 층, 707 : 실선, 709 : 파선, 104a : 소스 또는 드레인 영역, 104b : 소스 또는 드레인 영역, 105a : 소스 또는 드레인 전극층, 105b : 소스 또는 드레인 전극층, 2600 : TFT 기판, 2601 : 대향 기판, 2601 : 실란트, 2603 : 화소부, 2604 : 표시 소자, 2605 : 착색층, 2606 : 편광판, 2607 : 편광판, 2608 : 배선 회로부, 2609 : 플렉서블 회로 기판, 2610 : 냉음극관, 2611 : 반사판, 2612 : 회로 기판, 2613 : 확산판, 2700 : 전자책 리더, 2701 : 하우징, 2703 : 하우징, 2705 : 표시부, 2707 : 표시부, 2711 : 힌지, 2721 : 전원 스위치, 2723 : 조작 키, 2725 : 스피커, 4001 : 기판, 4002 : 화소부, 4003 : 신호 구동 회로, 4004 : 주사선 구동 회로, 4005 : 실란트, 4006 : 기판, 4008 : 액정층, 4010 : 박막 트랜지스터, 4011 : 박막 트랜지스터, 4013 : 액정 소자, 4015 : 접속 단자 전극, 4016 : 단자 전극, 4018 : FPC, 4019 : 이방성 도전막, 4020 : 절연층, 4021 : 절연층, 4030 : 화소 전극층, 4031 : 대향 전극층, 4032 : 절연층, 404a : 소스 또는 드레인 영역, 404b : : 소스 또는 드레인 영역, 405a : 소스 또는 드레인 전극층, 405b : 소스 또는 드레인 전극층, 4501 : 기판, 4502 : 화소부, 4505 : 실란트, 4506 : 기판, 4507 : 충전재, 4509 : 박막 트랜지스터, 4510 : 박막 트랜지스터, 4511 : 발광 소자, 4512 : 전자 발광층, 4513 : 제2 전극층, 4515 : 접속 단자 전극, 4516 : 단자 전극, 4517 : 제1 전극층, 4519 : 이방성 도전막, 4520 : 격벽, 5300 : 기판, 5301 : 화소부, 5302 : 주사선 구동 회로, 5303 : 신호선 구동 회로, 5400 : 기판, 5401 : 화소부, 5402 : 주사선 구동 회로, 5403 : 신호선 구동 회로, 5404 : 주사선 구동 회로, 5501 : 배선, 5502 : 배선, 5503 : 배선, 5504 : 배선, 5505 : 배선, 5506 : 배선, 5543 : 노드, 5544 : 노드, 5571 : 박막 트랜지스터, 5572 : 박막 트랜지스터, 5573 : 박막 트랜지스터, 5574 : 박막 트랜지스터, 5575 : 박막 트랜지스터, 5576 : 박막 트랜지스터, 5577 : 박막 트랜지스터, 5578 : 박막 트랜지스터, 5601 : 드라이버 IC, 5602 : 스위치 그룹, 5611 : 배선, 5612 : 배선, 5613 : 배선, 5621 : 배선, 5701 : 플립플롭, 5711 : 배선, 5712 : 배선, 5713 : 배선, 5714 : 배선, 5715 : 배선, 5716 : 배선, 5717 : 배선, 5721 : 신호, 5821 : 신호, 590a : 블랙 영역, 590b : 화이트 영역, 6400 : 화소, 6401 : 스위칭 트랜지스터, 6402 : 구동 트랜지스터, 6403 : 커패시터 소자, 6404 : 발광 소자, 6405 : 신호선, 6406 : 주사선, 6407 : 전원선, 6408 : 공통 전극, 7001 : TFT, 7002 : 발광 소자, 7003 : 음극, 7004 : 발광층, 7005 : 양극, 7011 : 구동 TFT, 7012 : 발광 소자, 7013 : 음극, 7014 : 발광층, 7015 : 양극, 7016 : 차단막, 7017 : 도전막, 7021 : 구동 TFT, 7022 : 발광 소자, 7023 : 음극, 7024 : 발광층. 7025 : 양극, 7027 : 도전막, 9201 : 표시부, 9202 : 표시 버튼, 9203 : 조작 스위치, 9204 : 밴드부, 9205 : 조절부, 9206 : 카메라부, 9207 : 스피커, 9208 : 마이크, 9301 : 탑 하우징, 9302 : 바텀 하우징, 9303 : 표시부, 9304 : 키보드, 9305 : 외부 접속 포트, 9306 : 포인팅 장치, 9307 : 표시부, 9600 : 텔레비전 세트, 9601 : 하우징, 9603 : 표시부, 9605 : 스탠드, 9607 : 표시부, 9609 : 조작 키, 9610 : 리모트 콘트롤러, 9700 : 디지털 포토 프레임, 9701 : 하우징, 9703 : 표시부, 9881 : 하우징, 9882 : 표시부, 9883 : 표시부, 9884 : 스피커부, 9885 : 조작 키, 9886 : 기록 매체 삽입부, 9887 : 접속 단자, 9888 : 센서, 9889 : 마이크, 9890 : LED 램프, 9891 : 하우징, 9893 : 접속부, 9900 : 슬롯 머신, 9901 : 하우징, 9903 : 표시부, 4503a : 신호선 구동 회로, 4503b : 신호선 구동 회로, 4504a : 주사선 구동 회로, 4504b : 주사선 구동 회로, 4518a : FPC, 4518b : FPC, 5603a : 박막 트랜지스터, 5603b : 박막 트랜지스터, 5603c : 박막 트랜지스터, 5703a : 타이밍, 5703b : 타이밍, 5703c : 타이밍, 5803a : 타이밍, 5803b : 타이밍, 5803c : 타이밍

Claims (19)

  1. 반도체 장치 제조 방법으로서,
    게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제1 산화물 반도체막을 형성하는 단계;
    상기 제1 산화물 반도체막 위에 제2 산화물 반도체막을 형성하는 단계;
    캐리어 농도가 증대되도록, 불활성 가스 분위기 하에서 상기 제1 산화물 반도체막과 상기 제2 산화물 반도체막을 가열하는 단계;
    제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하도록, 상기 제1 산화물 반도체막과 상기 제2 산화물 반도체막을 선택적으로 에칭하는 단계;
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 위에 도전막을 형성하는 단계;
    상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층 및 상기 도전막을 선택적으로 에칭함으로써, 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층을 형성하는 단계;
    캐리어 농도가 저감되도록, 상기 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위에, 상기 반도체층의 일부에 접하는 산화물 절연막을 형성하는 단계; 및
    상기 산화물 절연막을 가열하는 단계를 포함하며,
    상기 제1 산화물 반도체층은 단결정이 아닌, 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 불활성 가스 분위기는 질소 분위기인, 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 불활성 가스 분위기는 희가스(rare gas) 분위기인, 반도체 장치 제조 방법.
  4. 반도체 장치 제조 방법으로서,
    게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제1 산화물 반도체막을 형성하는 단계;
    상기 제1 산화물 반도체막 위에 제2 산화물 반도체막을 형성하는 단계;
    캐리어 농도가 증대되도록, 감압 하에서 상기 제1 산화물 반도체막과 상기 제2 산화물 반도체막을 가열하는 단계;
    제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하도록, 상기 제1 산화물 반도체막과 상기 제2 산화물 반도체막을 선택적으로 에칭하는 단계;
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 위에 도전막을 형성하는 단계;
    상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층 및 상기 도전막을 선택적으로 에칭함으로써, 반도체층, 소스 영역, 드레인 영역, 소스 전극층 및 드레인 전극층을 형성하는 단계;
    캐리어 농도가 저감되도록, 상기 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위에, 상기 반도체층의 일부에 접하는 산화물 절연막을 형성하는 단계; 및
    상기 산화물 절연막을 가열하는 단계를 포함하며,
    상기 제1 산화물 반도체층은 단결정이 아닌, 반도체 장치 제조 방법.
  5. 제1항 또는 제4항에 있어서,
    가열한 후 및 상기 산화물 절연막을 형성하기 전의 상기 캐리어 농도는 1×1018/㎤ 이상인, 반도체 장치 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은 400℃ 이상에서 가열되는, 반도체 장치 제조 방법.
  7. 제1항 또는 제4항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막을 가열한 후 실온 이상 100℃ 미만으로 상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막을 냉각하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  8. 제1항 또는 제4항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은 400℃ 이상 450℃ 이하에서 가열되는, 반도체 장치 제조 방법.
  9. 제1항 또는 제4항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은 400℃ 이상 450℃ 이하로 가열된 제1 챔버 내에서 가열되고,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은, 온도가 100℃ 이하인 제2 챔버 내에서 냉각되는, 반도체 장치 제조 방법.
  10. 제1항 또는 제4항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은 400℃ 이상 450℃ 이하로 가열된 제1 챔버 내에서 가열되고,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은, 질소 또는 희가스가 충전된 제2 챔버 내에서 냉각되며,
    상기 제2 챔버의 온도는 100℃ 이하인, 반도체 장치 제조 방법.
  11. 반도체 장치 제조 방법으로서,
    기판 위에 제1 산화물 반도체막을 형성하는 단계;
    상기 제1 산화물 반도체막 위에 제2 산화물 반도체막을 형성하는 단계;
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막에 대해 탈수화 또는 탈수소화를 수행하는 단계;
    제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하도록, 상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막을 선택적으로 에칭하는 단계;
    상기 제2 산화물 반도체층 위에 제1 도전층 및 제2 도전층을 형성하는 단계;
    캐리어 농도가 저감되도록, 상기 제1 산화물 반도체층의 일부와 접하는 산화물 절연막을 상기 제1 산화물 반도체층, 상기 제1 도전층 및 상기 제2 도전층 위에 형성하는 단계; 및
    상기 산화물 절연막을 가열하는 단계
    를 포함하고,
    상기 제1 산화물 반도체막을 형성하는 단계 및 상기 제2 산화물 반도체막을 형성하는 단계는 대기에 노출됨이 없이 연속적으로 수행되며,
    상기 제1 산화물 반도체막은 단결정이 아니고,
    상기 제1 산화물 반도체막은 채널 형성 영역을 포함하고,
    상기 제2 산화물 반도체막은 결정을 포함하는, 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 제1 산화물 반도체막은 제1 챔버 내에서 형성되고,
    상기 제2 산화물 반도체막은 제2 챔버 내에서 형성되는, 반도체 장치 제조 방법.
  13. 제11항에 있어서,
    상기 탈수화 또는 탈수소화는, 상기 제2 산화물 반도체막의 캐리어 농도가 증대되도록, 질소 분위기하에서 가열 처리에 의해 수행되는, 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 가열 처리는 400℃ 이상에서 수행되는, 반도체 장치 제조 방법.
  15. 제11항에 있어서,
    상기 제1 산화물 반도체층의 상기 일부는 상기 제1 도전층 및 상기 제2 도전층과 중첩되지 않는, 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 산화물 절연막은, 상기 제1 도전층 및 상기 제2 도전층 위에 있고, 상기 제1 도전층 및 상기 제2 도전층과 접하는, 반도체 장치 제조 방법.
  17. 제11항에 있어서,
    상기 제1 산화물 반도체층은 오목부(depression)를 갖는, 반도체 장치 제조 방법.
  18. 제11항에 있어서,
    상기 제1 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Ga-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체로 이루어진 군으로부터 선택된 재료를 포함하는, 반도체 장치 제조 방법.
  19. 제11항에 있어서,
    상기 기판 위에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계를 더 포함하고,
    상기 제1 산화물 반도체막은 상기 게이트 절연층 위에 있고,
    상기 제1 도전층 및 상기 제2 도전층은 각각 소스 전극층 및 드레인 전극층인, 반도체 장치 제조 방법.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101968855B1 (ko) * 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101604577B1 (ko) 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
SG10201403913PA (en) 2009-07-10 2014-10-30 Semiconductor Energy Lab Method for manufacturing semiconductor device
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2011043215A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device and driving method thereof
KR102689629B1 (ko) * 2009-10-16 2024-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101745747B1 (ko) 2009-10-16 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101995704B1 (ko) 2009-11-20 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011102233A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112011101069B4 (de) 2010-03-26 2018-05-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
US8906756B2 (en) 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8927329B2 (en) 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
US8743590B2 (en) * 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
JP5319816B2 (ja) * 2011-05-21 2013-10-16 双葉電子工業株式会社 薄膜半導体装置と薄膜半導体装置を用いた表示装置
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP2013087962A (ja) * 2011-10-13 2013-05-13 Panasonic Corp 加熱調理装置
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
KR101389911B1 (ko) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 박막트랜지스터 및 이를 위한 산화아연계 스퍼터링 타겟
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293480B2 (en) * 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
EP2874187B1 (en) * 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
JP6364810B2 (ja) * 2014-02-26 2018-08-01 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法
JP2015204368A (ja) * 2014-04-14 2015-11-16 日本放送協会 薄膜トランジスタおよび表示装置
US20160163869A1 (en) * 2014-12-08 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Transistor
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP6677386B2 (ja) * 2016-02-16 2020-04-08 天馬微電子有限公司 表示装置および表示装置の製造方法
US11476366B2 (en) * 2018-04-02 2022-10-18 Intel Corporation Transistor including wrap around source and drain contacts
CN111029300B (zh) * 2019-11-19 2022-09-09 Tcl华星光电技术有限公司 薄膜晶体管基板的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142195A (ja) * 2005-11-18 2007-06-07 Idemitsu Kosan Co Ltd 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
KR20070107361A (ko) * 2006-05-03 2007-11-07 위순임 기판 반송 장치 및 이를 이용한 기판 처리 시스템
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
KR20080104588A (ko) * 2007-05-28 2008-12-03 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR20090018587A (ko) * 2007-08-17 2009-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

Family Cites Families (198)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100876927B1 (ko) * 2001-06-01 2009-01-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 열처리장치 및 열처리방법
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005045188A (ja) * 2003-07-25 2005-02-17 Fuji Xerox Co Ltd 電子素子、集積回路およびその製造方法
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
TW200541079A (en) * 2004-06-04 2005-12-16 Adv Lcd Tech Dev Ct Co Ltd Crystallizing method, thin-film transistor manufacturing method, thin-film transistor, and display device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7247529B2 (en) 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7794574B2 (en) * 2005-04-14 2010-09-14 Tango Systems, Inc. Top shield for sputtering system
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007041260A (ja) 2005-08-03 2007-02-15 Fujifilm Holdings Corp 液晶表示素子
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4753373B2 (ja) 2005-09-16 2011-08-24 株式会社半導体エネルギー研究所 表示装置及び表示装置の駆動方法
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI476855B (zh) 2006-05-03 2015-03-11 Gen Co Ltd 基板傳輸設備、和使用該設備的高速基板處理系統
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4228008B2 (ja) 2006-08-23 2009-02-25 エルピーダメモリ株式会社 半導体装置の製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JPWO2009031381A1 (ja) 2007-09-07 2010-12-09 コニカミノルタホールディングス株式会社 金属酸化物半導体の製造方法、及びその方法により得られた薄膜トランジスタ
WO2009034953A1 (ja) 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5101387B2 (ja) 2007-09-13 2012-12-19 富士フイルム株式会社 カプセル型内視鏡
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JPWO2009075281A1 (ja) 2007-12-13 2011-04-28 出光興産株式会社 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2009081862A1 (ja) * 2007-12-26 2009-07-02 Konica Minolta Holdings, Inc. 金属酸化物半導体およびその製造方法、半導体素子、薄膜トランジスタ
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5123768B2 (ja) 2008-07-10 2013-01-23 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI413260B (zh) 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101657957B1 (ko) * 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2421030B1 (en) * 2008-09-19 2020-10-21 Semiconductor Energy Laboratory Co., Ltd. Display device
CN102881696A (zh) * 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
KR102251817B1 (ko) * 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI633605B (zh) * 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
TWI529949B (zh) * 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
TWI556323B (zh) * 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
US8338226B2 (en) * 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2449594B1 (en) * 2009-06-30 2019-08-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101604577B1 (ko) * 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101968855B1 (ko) * 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011002046A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20170119742A (ko) * 2009-07-03 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101422362B1 (ko) * 2009-07-10 2014-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 패널 및 전자 기기
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102473734B (zh) * 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR102054650B1 (ko) * 2009-09-24 2019-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
EP2486595B1 (en) * 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101943109B1 (ko) * 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011105183A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102834922B (zh) * 2010-04-02 2016-04-13 株式会社半导体能源研究所 半导体装置
JP2011237418A (ja) * 2010-04-16 2011-11-24 Semiconductor Energy Lab Co Ltd 電流測定方法、半導体装置の検査方法、半導体装置、および特性評価用回路
KR101806271B1 (ko) * 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN108538919A (zh) 2010-07-02 2018-09-14 惠普发展公司，有限责任合伙企业 薄膜晶体管
KR102143469B1 (ko) * 2010-07-27 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5727892B2 (ja) * 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
JP5674594B2 (ja) * 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US20120064665A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
US8629496B2 (en) * 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8748886B2 (en) * 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI580047B (zh) * 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2880690B1 (en) * 2012-08-03 2019-02-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device with oxide semiconductor stacked film
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
JP6101357B2 (ja) * 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142195A (ja) * 2005-11-18 2007-06-07 Idemitsu Kosan Co Ltd 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
KR20070107361A (ko) * 2006-05-03 2007-11-07 위순임 기판 반송 장치 및 이를 이용한 기판 처리 시스템
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
KR20080104588A (ko) * 2007-05-28 2008-12-03 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR20090018587A (ko) * 2007-08-17 2009-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

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