KR20160133422A - 웨이퍼 규모 테스트 인터페이스 유닛 및 컨택터 - Google Patents

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KR20160133422A
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layer
test interface
wafer level
interface device
level test
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릭 엘. 톰슨
케네스 반힐레
아나톨리 오. 보리센코
쟝-마크 롤린
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누보트로닉스, 인크.
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Abstract

다층 패키지, 안테나 어레이 이송부, 테스트 인터페이스 유닛, 커넥터, 컨택터, 및 대형 포맷 기판을 위한 디바이스 및 방법이 개시되어 있다. 디바이스는 입력부에서의 제1 피치 및 그 출력부에서의 더 넓은 제2 피치에 의해 분리되는 복수 개의 동축 전송 라인을 포함하는 3D 동축 분배 네트워크 구조를 포함한다.

Description

웨이퍼 규모 테스트 인터페이스 유닛 및 컨택터{WAFER SCALE TEST INTERFACE UNIT AND CONTACTORS}
관련 출원
본 출원은 2014년 1월 17일자로 출원된 미국 가출원 제61/928,767호의 우선권의 이익을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조로 합체된다.
기술 분야
본 발명은 전반적으로 혼합형 신호 RF, 고속 디지털 인터커넥트, 실드형 DC 라인과, 보다 구체적으로, 전용은 아니지만, 제조 방법을 비롯하여, 다층 패키지, 안테나 어레이 이송부, 테스트 인터페이스 유닛, 커넥터, 컨택터, 및 대형 포맷 기판을 위한 그 실시에 관한 것이다.
인쇄 회로 기판(PCB; Printed Circuit Board)은 오늘날 컴퓨터, 랩탑, 셀 폰, 카메라, TV, 전기 기구, 항공 전자 기기 등을 위한 사실상 모든 집적 회로 조립체 및 패키징에서 현재의 중심이다. 그러나, PCB 성능에 심한 영향을 미치는 새로운 고속 및 고밀도 회로 기술이 출현하고 있다. 집적 회로에 대한 무어의 법칙은 보다 작은 트랜지스터 크기를 향해 계속 스케일링하고 있기 때문에, 그 결과로 더 많은 트랜지스터가 더욱 더 작은 영역에 패킹됨에 따라 클럭 속도 주파수가 높고 기능이 증가되고 있다. 이에 따라, 새로운 집적 회로 입력부 및 출력부(I/O)는 물리적으로 보다 작으며, 간격(피치라고 명명됨)이 서로 훨씬 더 가깝고, RF, DC, 아날로그 또는 디지털일 수 있으며, 훨씬 더 높은 데이터 속도와 더 높은 주파수에서 작동한다.
현재의 PCB 재료 및 구성 방법은 새로운 집적 회로의 보다 작은 기하학적 형태 및 보다 높은 밀도에 대해 스케일러블(scalable)하지 않고 클럭 속도가 100 Gb/s(Gigabits per second)에 접근할 때에 부적절하다. 현재, PCB 고속 디지털 및 RF 인터커넥트가 전송 라인으로서, 임피던스(보통, 50 ohms)를 제어하기 위해 마이크로라인 또는 스트립라인으로서 실시되고 있다. 이들 라인은, (i)유리-보강 에폭시 라미네이트 시트(FR-4라고 명명됨); 또는 (ii)폴리테트라플루오로에틸렌(상표명은 테플론으로 명명됨); 또는 (iii)폴리이미드 등의 가요성 재료; 또는 (iv)이들의 조합을 이용하여 유기 물질이나 유전체 재료에 접합되는 금속 포일을 이용하여 제조된다. 패턴이 금속 포일에 에칭되어 인터커넥트를 형성하고 비아가 드릴링되고 플레이팅된다. 다층 PCB를 제조하기 위해, 이후의 시트들이 유사하게 처리되고 최종적으로 모든 각각의 층들이 열과 압력을 이용하여 함께 접합되어 신호 다층 PCB를 형성한다. 프로세스에서의 최종 단계는 조립체에 적절한 재료(금 또는 솔더)로 상부면과 바닥면을 플레이팅하는 것이고, 이어서 내부층들을 밀봉하는 재료가 코팅되어 솔더 정지부 또는 레지스트를 제공한다.
무어의 법칙의 함수로서, 집적 회로는 칩 당 트랜지스터의 갯수가 계속 성장하고 이에 비례하여 주어진 칩에 대해 더 많은 I/O를 필요로 한다. 주어진 영역에서 더 많은 I/O의 효과는 I/O의 접점들의 피치가 더 작게 되도록 하는 것이다. 유기 물질에 접합된 포일을 에칭함으로써 수행되는 PCB의 구성 방법은 인터커넥트가 얼마나 작게 패터닝될 수 있는 지가 제한된다. 다른 제약은 PCB의 한 층으로부터 다른 층으로 신호를 경로 설정하는 데에 요구되는 비아 크기이다. 비아의 크기에 추가하여, 비아와 비아 둘레의 전도성 '캡쳐 패드(capture pad)' 사이의 최소 간격 규칙은 PCB 기술을 이용하여 달성 가능한 트레이드 대 트레이스 피치를 증가시킨다. 또한, 다수의 열의 비아가 최적의 트레이스 대 트레이스 격리를 위해 필요하다. 다수의 층들이 칩의 작은 영역을 "탈출"하기 위해 모든 I/O에 요구되고 PCB 상의 다른 목적지에 대해 경로 설정된다. 더 많은 신호 인터커넥트가 요구되면 더 많은 층과 더 두꺼운 PCB가 생긴다. PCB가 두꺼워지면, 더 두꺼운 PCB 재료를 관통하기 위해 더 큰 드릴 비트가 요구되기 때문에, 비아가 더 커진다. 더 큰 비아는 칩 I/O 탈출 영역 둘레에서 인터커넥트들의 혼잡을 유발하고, 이는 또한 성능을 떨어뜨린다.
이들 구성 방법 때문에, PCB 신호 인터커넥트는 유전체 재료와 직접 접촉하고, 이에 따라 특히 더 높은 데이터 속도와 RF 주파수에서 신호 손실의 주 소스(유전체 손실이라고 명명됨)가 된다. 더 높은 주파수 손실의 다른 소스는 금속 포일 인터커넥트의 스킨 효과로 인한 것이고, 인터커넥트의 표면 거칠기는 전자기파 전파에 대한 신호 손실(스킨 효과 손실이라고 명명됨)을 유발한다. 더욱이, 스킨 효과는 구리 포일이 PCB 기판 재료에 대해 적절한 접합 강도를 보장하기 위하여 특정량의 표면 거칠기를 가져야 하기 때문에 금속 인터커넥트 트레이스의 바닥에서 가장 심각하다. (전술한 바와 같이) 더 큰 비아는 신호 손실의 다른 소스(단절이라고 명명됨)이다.
PCB 재료와 구성 기술에서의 다른 주요 문제는 2개의 인접한 디지털 신호 인터커넥트들 사이의 격리 또는 혼선이다. 혼선은 하나의 신호("범죄자" 라인이라고도 지칭됨)의 에너지 함량이 상이한 신호("희생자"라고 명명됨)로 전달될 때에 생기고 희생자의 신호 악화 또는 비트 에러를 유발한다. 데이터 속도가 100 Gb/s로 증가할 때에, 신호의 주파수 함량이 또한 증가하고, 이는 범죄자 데이터 라인이 희생자 데이터 라인을 오염시키는 것을 보다 쉽게 만든다. 혼선 문제는 신호 인터커넥트들의 피치가 서로 가까워질 때에 매우 심각해진다.
PCB 인터페이스는 (i)2개의 상이한 PCB들; (ii)PCB와 케이블; (iii)PCB와 테스트 인터페이스 유닛; 및 (iv)테스트 인터페이스 유닛 대 피시험 디바이스(DUT; device under test) 사이를 연결하거나 단절시키는 역할을 하는 연결부와 컨택터이다. DUT는 통상적으로 웨이퍼 상에 하나 이상의 반도체 다이거나 웨이퍼로부터 제거될 수 있다. 각각의 이들 인터페이스의 경우, 컨택터는 어플리케이션에 기여하도록 상이한 형태의 인자를 취해야 한다. 예컨대, PCB 대 PCB 인터페이스는 소정의 평균 무고장 시간(MTBF; mean time between failure) 동안에 단지 몇 개의 정합 사이클을 필요로 할 수 있다. PCB 대 케이블은 고장 사이에 더 많은 갯수의 정합 사이클을 필요로 할 것이다. 그리고, 최종적으로, 테스트 인터페이스 유닛은 컨택터들의 특정한 갯수의 연결-단절 사이클을 가질 것이다. 모든 컨택터 인터페이스는 100 Gb/s(손실 및 혼선 성능)에 대해 부적절하거나 새로운 반도체에 의해 요구되는 매우 작은 피치의 함수로서 매우 높은 신호 밀도에 있어서 제한된다.
따라서, 집적 회로의 작은 기하학적 형태에 대해 스케일링하고 낮은 손실의 매체를 제공하며 반도체의 속도가 100 Gb/s에 근접할 때에 매우 높은 격리를 제공할 수 있는 고밀도의 인터커넥트를 제공할 뿐만 아니라 그 제조 방법을 제공하는 것이 당업계에 대한 진보가 될 것이다.
본 발명의 양태들 중 하나에 있어서, 본 발명은 매우 타이트한 공차를 갖도록 포토리소그래피 방식으로 형성되는 3D 동축 분배 네트워크 또는 대부분 공기 충전된 유전체 동축 구조에 관한 것이다. 그러한 구성은 고속 디지털, 차폐형 DC, 및 RF 인터커넥트 및 경로 설정을 제공하기에 최적의 구조이다. 이는 특히 작은 피치의 전기 접촉점의 2D 평면형 그리드가 훨씬 더 큰 2D 평면형 그리드를 필요하게 만드는 피치가 요구되는 복잡한 전자기기와 연결되어야 하는 경우이다. 예컨대, EHF 단계적 어레이에서, 안테나들은 작동 주파수 또는 파장에 의해 강요되는 작은 간격으로 있어야 하지만, 각 안테나를 위해 필요한 지지 전자기기는 피팅을 위해 훨씬 더 큰 간격을 필요로 할 수 있다. 따라서, 3D 분배 네트워크는 전자기기의 피치로부터 더 작은 안테나의 피치를 향해 아래로 경로 설정되어야 한다.
테스트 전자기기와 칩 또는 멀티-칩 모듈(MCM; multi-chip module) 상에 본드 패드 또는 솔더의 피치가 매우 작고, 테스트 장비가 큰 집적 회로 디바이스를 테스트할 때에 약간 유사한 문제가, 특히 증가하는, 예컨대 10 또는 100 Gb/s에 접근하는 주파수 및 데이터 속도에서 발생한다. 웨이퍼 다이 테스트에서, 웨이퍼 상의 통신 칩이 판매 전에 통과/고장 기준을 결정하기 위하여 증가 주파수 RF 테스트 및 복잡한 회로 테스트를 필요로 할 때에, 업계에서는 2D 피치 상에 입력 및 출력 RF 테스트 신호 뿐만 아니라 DC 이송 라인을 경로 설정하는 도전 과제에 직면하는데, 패드는 0.5 mm의 간격으로 떨어져 있을 수 있지만, 최종적으로는 원하는 간격에서 패드 또는 솔더 범프를 테스트하는 능력에 의해 제한되는 더 작은 피치에 대한 추세가 계속되고 있다. 이들 증가하는 주파수에서, DC 및 RF 테스트와 전력 라인 간에 높은 격리 뿐만 아니라 테스트 장비와 접점 간에 상호 연결에 있어서 칩으로의 실질적으로 낮은 삽입 손실을 모두 유지하는 능력이 요망되는 특징이다. 따라서, 차폐형 3D 전송 라인 구조가 상기 문제를 해결하는 이상적인 방안이다. 3D 동축 케이블 구조는 거의 전체가 금속 및 공기로 구성될 수 있고, 구속 기판은 존재하지 않는다.
바람직한 구성에서, 3D 동축 케이블 구조는 (작은 유전체 지지 구조를 이용하여) 공기 유전체 중에 부유되고 구리 접지 차폐부에 의해 둘러싸이는 구리 중앙 도체에 의해 구현될 수 있다. 마이크로파 주파수에서, 공기는 가능한 현실적인 가장 낮은 손실 매체이다. 더욱이, 리소그래피와 포토몰드를 레버리징하도록 층 제조 프로세스에 의해 정밀층을 이용하면 큰 정밀도와 평활한 표면을 달성하고 이에 따라 스킨 효과 손실과 불연속성 손실을 최소화시킨다. 그러한 한가지 프로세스는 Nuvotronics, LLC사에 의해 제공되는 PolyStrata® 기술이고, 아래와 같은 특허 문헌들에 설명되어 있다: 미국 특허 제7,012,489호, 제7,649,432호, 제7,948,335호, 제7,148,772호, 제7,405,638호, 제7,656,256호, 제7,755,174호, 제7,898,356호, 제8,031,037호, 제2008/0199656호와 제2011/0123783호, 제2010/0296252호, 제2011/ 0273241호, 제2011/0181376호, 제2011/0210807호(이들의 내용은 본 명세서에 참조로 통합됨). 공기 유전체를 갖는 중앙 도체는 콤팩트한 3D RF 전송 라인에서 100 Gb/s의 주파수에 대해 고속 디지털 및 RF를 취급하기 위한 가장 낮은 손실 방법이다.
3D 동축 신호 도체는 직사각형 동축 케이블의 경우에 전체 4개의 면에서 접지 차폐부에 의해 둘러싸이고(임의의 다른 동축 형상에서 포위 외부 도체) 2개의 인접한 신호 라인들(각각은 금속 차폐부에 의해 둘러싸임) 사이에 최적의 격리를 제공할 수 있다. 그러한 구성은 혼선이 낮은 고속 디지털 및 혼합형 신호를 취급하도록 매우 근접해 있는 2개의 인접한 3D 동축 인터커넥트를 허용할 수 있다. (격리가 큰 크로스오버 라인(92)을 갖는 PolyStrata® 아키텍쳐(91)의 예를 위한 도 1과 도 2를 참조한다. 인접한 신호 트레이스들을 분리하는 금속 차폐부는 종래 기술에서 고속 IC 테스트 용례에 이용 가능한 것보다 훨씬 큰 I/O 경로 설정과 분배 밀도 및 더 높은 임피던스 제어를 제공한다.) 공기 유전체 중에 부유하고 접지 차폐부에 의해 둘러싸이는 2개의 중앙 도체는 차동 신호들의 100 Gbs/s 경로 설정을 위한 최적의 방안을 제공할 수 있다. 더 많은 트랜지스터를 갖는 집적 회로가 제작되고 더 높은 클럭 속도 주파수에서 작동함에 따라, 데이터 작동을 처리하는 칩에서 수백만 또는 수십억의 트랜지스터의 동시 스위칭 동작에 의해 훨씬 더 많은 노이즈가 유도된다. 이 노이즈는 DC 전력 및 접지 공급부 상에 결합되어 성능, 특히 비트 에러 속도 성능에 영향을 미칠 수 있다. 높은 공동 모드 거절을 갖는 3D 동축 케이블 또는 대개 공기 유전체 3D 동축 케이블 차동 신호의 생성은 DC 라인 노이즈의 효과를 경감시킬 것이다.
더욱이, 매우 작은 기하학적 특징부의 크기가 달성될 수 있는데, 그 이유는 3D 동축 케이블이 포토리소그래피를 통해 처리되어, 연결부와 컨택터들이 고밀도 상호 연결을 위해 매우 작은 피치로 연결되게 하기 때문이다. 이는 고밀도 상호 연결 및 매우 낮은 혼선을 갖는 테스트 중에 반도체 칩 I/O 또는 그 인터포저와 직접 접촉하기 위해 테스트 인터페이스 유닛에 중요할 수 있다.
본 발명의 다른 양태에서, 본 발명은 테스트 인터페이스 유닛 컨택터에게 저손실 고격리 3D 동축 케이블 인터커텍트로부터 금속 프로브로의 직접 천이를 허용하게 하고, 이는 웨이퍼 레벨 또는 멀티-디바이스 테스트를 위한 기판의 연결 패드에 연결-단절 접점(즉, 정합 사이클)을 제공한다. 본 출원의 목적을 위해, 웨이퍼 레벨 테스트라 함은 다이가 한번에 1개 또는 여러 개 테스트되는 웨이퍼 상에 다이의 임의의 적절한 테스트를 의미한다. 때때로, 상기 다이는 4, 8, 16, 32개 또는 그 이상의 클러스터로 테스트될 수 있다. 통상적으로, 테스트는 웨이퍼 상의 모든 다이가 테스트될 때까지 단계적이고 반복적인 방식으로 웨이퍼를 이동시킴으로써 달성된다. 컨택터의 디자인 및 구성은 웨이퍼 패드 또는 범프에 유연하고 일시적인 연결을 제공하고 프로브 카드를 피시험 디바이스에 직접 정합시킬 수 있는 것보다 더 많은 정합 사이클을 칩과 웨이퍼 전기 접점을 허용할 수 있다.
게다가, 3D 동축 디자인 제조 기술을 이용하여 가능한 신호 트레이스들의 3차원 제어식 임피던스 경로 설정은 신호 집적이 웨이퍼 레벨 또는 멀티-지점 테스트에서와 같이 가장 조밀한 경로 설정 요건에서도 유지될 수 있다는 것을 의미한다. 층 대 층 인터커텍트는 평면내 경로 설정된 전송 라인(전통적인 다층 PCB에 요구되는 바와 같은)보다 큰 공간을 필요로 하지 않는다. 직교 격자에서의 경로 설정을 고려하면, 본 발명에 따른 경로 설정 아키텍쳐는 각각의 독립적인 전송 라인에 대해 하나의 XYZ "점 A"에 입력부를 그리고 완전히 새로운 XYZ "점 B"에 출력부를 가질 수 있고, 이에 따라 기판-프리 아키텍쳐를 이용하는 경로 설정의 3D 물성으로 인해 임의의 특정한 평면으로 한정되지 않는다. (전체 내용이 본 명세서에 참조로 통합되는 미국 특허 출원 제61/788,675호 참조.) 예컨대, 입력부에서의 피치는 미세한 피치 다이를 수용하도록 크게 감소될 있어, 피치를 100 μm 미만까지 감소시키도록 동축 케이블 대 접지-신호-접지(GSG; ground-signal-ground) 천이를 채용한다. 이어서, 각각의 개별적인 라인의 출력부는 손실 또는 격리 문제로 인한 신호 무결성을 잃는 일 없이 정합하는 연결-단절 또는 커넥터 연결로부터 약간의 거리만큼 떨어진 더 넓은 피치로 팬 아웃될 수 있다. 더 넓은 피치는 표준 커넥터 및 케이블이 전송 라인을 다시 주 신호 처리 도는 고레벨 기판 제어기 티어에 경로 설정하게 하거나, 이제는 더 떨어져 있는 동축 케이블 라인 출력부에서 PCB 또는 플렉스 회로 상에 추가 추리 IC를 직접 피팅하게 한다. 단계적인 배열 아키텍쳐에서, 재분배 네트워크에 의해 달성되는 이러한 피치 변화는 "팽창"이라고 명명될 수 있고, 반도체 인터포저에서, 이러한 변화는 "팬 아웃" 또는 공간 변환기라고 명명된다.
단계적인 어레이 또는 IC 패드의 안테나 그리드 또는 테스트될 웨이퍼 또는 칩의 범프 피치 양자의 경우에, 인터커텍트 도전 과제는 주로 평면 내에서 디바이스들의 대략 2D 평면형 그리드 중 하나이다. 웨이퍼 평면에 X와 Y를 갖는 직교 모델로 돌아가서, 칩 패드 또는 범프, 또는 안테나와 Z는 직교 "높이" 또는 "깊이" 축선이고, X, Y 평면에서의 접점에 대해 X와 Y의 1 mm 간격에서 통상적으로 몇몇의 주기적인 피치, 또는 주기성을 결정하게 된다. 이 경우에, 높이 또는 Z 평면은 피시험 디바이스 또는 안테나를 위한 접촉 평면이고, 이때에 근원점은 Z=0에 있고, +/-는 제조 변동성에 기인한 약간의 공차이다. 이 그리드에 연결하기 위해 필요한 전자기기 또는 커넥터가 10x 이 피치의 접촉 표면적을 필요로 하거나, 예컨대 그 인터페이스를 피팅하고 실장하기 위해 10 mm x 10 mm의 접촉 영역을 필요로 하면, 중간 3D 재분배 구조에서 재분배 또는 재설정할 필요성이 제기된다. 이것이 다수의 평면 및 다수의 방식으로 행해질 수 있다는 점이 덜 명백하다.
예컨대, 본 발명에 따른 한가지 해법은 상이한 Z(Z=1 mm)에서 한정되는 다른 평면을 가져야 하고, 이어서 대각선 팬 아웃 전송 라인을 갖는 10 mm 피치의 새로운 XY 그리드로 단순히 대각선을 경로 설정하도록 전송 라인을 가져야 한다. 피시험 디바이스(DUT) 또는 안테나 어레이를 위한 접점의 이러한 보다 작은 "체커판"은 팬 아웃되고 10 mm의 XY 피치의 Z=1 mm에서 더 큰 체커판으로 갱신된다. 이는 DUT 또는 안테나 어레이를 위한 이러한 보다 작은 그리드에 대해 2개의 선형 치수가 10배 만큼 너무 크거나 표면적이 100배 만큼 너무 큰 실장 표면적을 갖는 큰 커넥터를 연결하는 한가지 방식이다. 그러나, 이 예에서 DUT 또는 안테나 어레이만이 실질적으로 단일 Z 평면으로 속박되고, 커넥터는 문제를 해결하기 위해 다수의 큰 표면 상에 분배될 수 있다는 점이 유념된다. 따라서, Z=1 mm 평면에서 XY 평면의 10x 피치 상의 체커판으로 팬 업이 한가지 방안이지만, 팬 아웃이 XZ 또는 YZ 평면, 또는 대각선 평면에서, 또는 심지어는 반구형 또는 피라미드형의 표면에 걸쳐서 실장 표면에 줄지어 배열된다. 이들 해법들 중 임의의 해법이 DUT의 작은 직교 그리드로부터 이동하여 전개되고 이들 평면들 중 임의의 평면 상에 새로운 표면 또는 일련의 줄지어 배열된 표면들까지 이동하는 능력을 제공할 수 있다. 팬 아웃이 어디에서 그리고 어떻게 달성되는 지를 선택하기 위해 가장 실용적인 해법은 3D 전송 라인 재분배 네트워크를 조립하는 데에 사용되는 제조 및 조립 방법에 의해 부분적으로 강요된다.
본 발명의 양태들 중 또 다른 양태에서, 본 발명은 각각 독립적인 전송 라인의 입력부 또는 출력부에서, 표준 RF 커넥터에 기계적 또는 전기적 연결을 제공하도록 설계되는 천이를 제공할 수 있다. 커넥터는 또한 전송 라인과 동시에 제조될 수 있거나, Corning사에 의해 제공되는 G4PO® 연결 구성요소과 같은 COTS(commercial off the shelf) 커넥터를 위한 인터록 정합 표면을 제공한다. 각각의 독립적인 전송 라인의 입력부 또는 출력부에서, 천이는 전송 라인을 제조하는 데에 사용된 것과 동일한 방법론을 이용하여 제조되는 안테나에서 종결되거나 안테나에 대해 기계적인 인터록이 제공될 수 있도록 설계될 수 있다. 이 구조는 피시험 디바이스(DUT)에 대해 일정 거리를 두고 커플링을 허용하거나 임의의 다른 감지 또는 레이더 용례를 수행할 수 있다.
PolyStrata® 기반 아키텍쳐는 또한 전력 분할기/결합기, 필터, 인덕터, 캐패시터, 커플러, 및 발룬(balun) 등의 다양한 수동 구성요소를 통합할 수 있다. 이들 구성요소는 외부 연결부에 대한 경로 설정 전에 RF 신호를 처리하거나 컨디셔닝하기 위해 말단부(입력부 또는 출력부)에서 통합되거나 전송 라인과 연결될 수 있다. 게다가, 3D 동축 전송 라인 구조는 전체 테스트 시스템에서 요구되는 RF 처리를 최소화하기 위하여 RF 스위치 등의 능동 디바이스에 대해 많은 라인을 경로 설정할 수 있다. 제한하지 않지만, 증폭기 등의 다른 능동 디바이스가 적절한 천이부를 통해 PolyStrata® 아키텍쳐 또는 다른 차폐형 분배 네트워크에 연결되어 외부 연결부 또는 프로세서로의 전송 전에 RF 처리를 제공할 수 있다. 스위치, 특히 RF 스위치는 또한 테스트 시스템으로의 배선 및 처리의 양을 크게 감소시킬 수 있다. 일례로서, DUT에 이르는 전송 라인에 연결되는 1x4 스위치들의 뱅크는 RF 소스, 수신기, 케이블, 커넥터, 및 다른 마이크로파 수동 디바이드 및 능동 디바이스를 4배만큼 감소시킬 수 있다. 이러한 구성요소들의 감소는 테스트 조립체를 간소화시키고, 비용, 조립, 및 시스템 수율에 대한 영향을 최소화시킬 수 있다.
본 발명의 또 다른 양태에 있어서, 내부 도체가 DUT 패드와 만나는 3D 동축 케이블 라인의 입력 단부에서, 다양한 연결-단절 연결부(컨택터 프로브) 디자인이 제조되거나 통합될 수 있다. 프로브의 디자인은 DUT 패드 또는 솔더 범프 또는 포스트에 가능한 한 가깝게 격리 차폐를 제공하도록 중앙 도체 뿐만 아니라 외부 도체를 특징으로 할 수 있다. 프로브의 대안적인 디자인은 영구적으로 또는 정밀 나사 또는 볼트 또는 클램프 또는 인터로킹 특징부에 의해 적소에 유지되는 압축 인터페이스를 통해 3D 동축 케이블 아키텍쳐에 고정되는 별개로 제조된 프로브 조립체일 수 있다. 이들 멀티-프로브 조립체는, 제한하지 않지만, 마이크로 전자 기계적 시스템(MEMS; micro electro mechanical systems), 외팔보, 퓨즈-버튼 어레이, 유연한 스프링, the PolyStrata® 기술, 포고 핀, 또는 안테나 요소를 이용하여 제조될 수 있다.
제공되는 3D 네트워크 아키텍쳐를 레버리징함으로써, 훨씬 더 높은 밀도의 칩 또는 피시험 디바이스(DUT)가 한번에 테스트될 수 있어, 이 테스트 인터페이스 유닛을 진정한 웨이퍼 스케일 테스트 인터페이스 유닛으로 스케일링할 수 있다. 4개 칩에서 8개, 16개, 32개 및 최대 전체 웨이퍼까지, 아키텍쳐 자체가 대형 뒤판에서 구조를 생성하는 데에 제공되어 수천의 연결부를 수용한다.
본 발명의 전술한 요약 및 예시적인 실시예의 아래의 상세한 설명은 첨부된 도면과 함께 읽을 때에 더 잘 이해될 수 있다.
도 1은 본 발명에 따른 3D 동축 케이블 PolyStrata® 아키텍쳐를 포함하는 예시적인 4x4 스위치 매트릭스의 3D 평면도를 개략적으로 도시한다;
도 2는 전체 PolyStrata® 아키텍쳐에서 3D 동축 PolyStrata® 라인 크로스오버의 상세를 도시하는 도 1의 예시적인 4x4 스위치 매트릭스의 부분 절취도를 개략적으로 도시한다;
도 3은 본 발명에 따른 예시적인 웨이퍼 레벨 테스트 인터페이스 유닛의 구성요소의 분해도를 개략적으로 도시한다;
도 4는 도 3의 예시적인 테스트 인터페이스 유닛의 비분해된 단면도를 개략적으로 도시한다;
도 5는 피시험 디바이스에 대해 RF 커넥터의 상이한 배향을 갖는 도 3의 테스트 인터페이스 유닛의 대안적인 구성을 개략적으로 도시한다;
도 6은 도 3과 유사하지만 커넥터와 DC/RF 팽창 사이에 배치되는 인터포저를 갖는 본 발명에 따른 예시적인 웨이퍼 레벨 테스트 인터페이스 유닛의 구성요소의 분해도를 개략적으로 도시한다;
도 7은 도 3의 테스트 인터페이스 유닛의 3D 부분 단면 평면도를 개략적으로 도시한다;
도 8은 도 7의 테스트 인터페이스 유닛의 피처 부분들의 확대 상세도를 개략적으로 도시한다;
도 9는 도 7의 프로브 조립체의 단면도를 개략적으로 도시한다;
도 10은 포고 핀(pogo pin) 및 관련 하우징을 도시하는 도 9의 프로브 조립체의 부분 단면 상태의 분해 절취도를 개략적으로 도시한다;
도 11은 본 발명에 따른 테이퍼형 하우징을 갖는 대안적 및 예시적 프로브 조립체의 부분 단면도를 개략적으로 도시한다;
도 12는 본 발명에 따른 예시적인 프로브 조립체의 부분 단면 분해도를 개략적으로 도시한다;
도 13은 도 12의 프로브 조립체의 비분해도를 개략적으로 도시한다;
도 14는 PolyStrata® 프로세스에 의해 형성되는 층들을 포함하는 본 발명의 예시적인 프로브 조립체의 부분 단면 상태의 절취도를 개략적으로 도시한다;
도 15는 3피스의 적층형 하우징을 포함하는 본 발명의 예시적인 프로브 조립체의 부분 단면 상태의 절취도를 개략적으로 도시한다;
도 16은 프로브 인터페이스층에 배치되는 리세스형 도체 영역을 갖는 본 발명에 따른 예시적인 프로브 인터페이스층의 대안적인 구성의 단면도를 개략적으로 도시한다;
도 17은 프로브 인터페이스층에 배치되는 멀티-레벨의 리세스형 도체 영역을 갖는 본 발명에 따른 프로브 조립체와 프로브 인터페이스층의 대안적인 구성의 단면도를 개략적으로 도시한다;
도 18 내지 도 24는 본 발명에 따른 예시적인 프로브 조립체의 단면도를 개략적으로 도시한다;
도 25 내지 도 30은 하나 이상의 디바이스를 각각 테스트하고 본 발명의 웨이퍼 레벨 테스트 인터페이스 유닛이 테스트 디바이스 갯수를 어떻게 스케일링하는 지를 보여주기 위한 본 발명에 따른 예시적인 웨이퍼 레벨 테스트 인터페이스 유닛을 개략적으로 도시한다;
도 31은 본 발명에 따라 작은 피치로부터 큰 피치로 신호 라인을 경로 설정하는 집적 공간 변압기를 갖는 수직 카드 프로버를 개략적으로 도시한다;
도 32는 도 31에 도시된 타입의 수직 카드 프로버의 적층형 어레이를 개략적으로 도시한다;
도 33은 본 발명에 따른 집적 공간 변압기를 갖는 다른 수직 카드 프로버를 개략적으로 도시한다;
도 34는 도 33에 도시된 타입의 수직 카드 프로버의 적층형 인터리빙 어레이를 개략적으로 도시한다;
도 35는 본 발명에 따르고 도 34에 도시된 스태거링 기법을 이용하여 배열될 수 있는 테스터를 위한 DC 및 RF 경로 설정을 개략적으로 도시한다;
도 36은 도 18의 프로브와 특정하게 관련하여 유사하고 스프링 영역을 갖는 예시적인 프로브를 개략적으로 도시한다;
도 37은 본 발명에 따른 웨이퍼 레벨 테스트 인터페이스 유닛을 개략적으로 도시한다;
도 38은 동축 케이블 라인 내측의 수동 구성요소들의 집적을 개략적으로 도시한다.
이제, 도면 전반에 걸쳐서 동일한 요소에 유사한 번호가 붙여진 도면을 참조하면, 도 3 및 도 4는 피시험 디바이스(DUT; 106)를 테스트하는 데에 사용하기 위한 본 발명에 따른 웨이퍼 레벨 테스트 인터페이스 유닛(100)의 예시적인 구성을 개략적으로 도시한다. 웨이퍼 레벨 테스트 인터페이스 유닛(100)은, 기존의 분야에서 다수의 문제를 극복하면서, 특히 그리드/웨이퍼 레벨에서 다수의 피시험 디바이스(106)의 반복된 테스트를 제공하도록 구성될 수 있다. 예컨대, 통상적으로, 피시험 디바이스(106)는, 통상적으로 인쇄 회로 기판(105)과 컨택터 어레이(101)로 구성되는 프로브 카드 조립체의 사용을 통해 테스트되는 RF와 DC 회로를 포함하게 된다. (인쇄 회로 기판(105)은 능동 및 수동 구성요소를 이용한 처리 또는 접속이 피시험 디바이스(106) 근처에서 수행될 수 있는 비동축 인쇄 회로 카드를 나타낼 수 있다.) 그러나, 피시험 디바이스(106) 상의 피처들의 피치는 인쇄 회로 기판(105)에서 달성 가능한 것보다 훨씬 미세한 경우가 대부분이고, 이에 따라, 처리되어야 하는 인쇄 회로 기판(105)과 피시험 디바이스(106) 간에 피치 부정합이 존재할 수 있다. 추가적으로 그리고 점점 더, 피시험 디바이스(106)는 또한 인쇄 회로 기판(105)을 경유하여 테스트하는 것이 어렵거나 실행 불가능한 RF 회로를 포함하고 있다. 따라서, 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 DC 신호 경로 뿐만 아니라 RF 신호 경로 모두를 수용하도록 구성될 수 있다. 이에 따라, 본 발명의 웨이퍼 레벨 테스트 인터페이스 유닛(100)의 구조는 적어도 아래의 3가지 특징들을 제공할 수 있다. 첫째, 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 피시험 디바이스(106)의 미세한 피치를 인쇄 회로 기판(105)의 상대적으로 큰 피치에 정합시키는 신호 경로에 있어서의 팽창(피치 변화)을 포함하도록 구성될 수 있다. 둘째, 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 피시험 디바이스(106) 상의 DC 회로 및 피시험 디바이스(106) 상의 RF 회로 각각에 대해 별개의 전도성 경로를 포함할 수 있다. 셋째, 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 피시험 디바이스(106)의 회로들 각각에 대해 반복적, 기계적/전기적 연결-단절 접속을 허용하도록 구성될 수 있다. 이는 다른 방안에 의해 가능한 최소 피치를 감소시키면서 전기 차폐를 고도로 개선시키기 때문에 당업계에서의 진보이다. 모든 팽창에서 부분적으로 솔리드 유전체를 제거하는 전자-기계적 구성 물성은 또한 RF 신호 손실을 감소시키고 하드웨어에서 기계적으로 유연한 인터페이스 영역을 직접 생성할 기회를 가능하게 한다.
예컨대, 한가지 예시적인 구성에서, 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 전술한 특징들을 제공하는 복수 개의 구조를 포함할 수 있다. 피시험 디바이스(106)를 이용한 연결-단절 접속은 컨택터 프로브 조립체(101)에 의해 이루어질 수 있고, 인쇄 회로 기판(105)에 대한 피시험 디바이스(106)의 DC 라인의 팽창은 인터포저(104)에 의해 달성될 수 있으며, 피시험 디바이스(106)의 RF 회로의 팽창 뿐만 아니라 피시험 디바이스로부터 DC 회로와 RF 회로 양자의 경로 설정은 RF 커넥터(103)를 갖는 3D 프로브 인터페이스층(102)에 의해 제공될 수 있다. 팽창, 연결-단절 접속, 및 RF 신호 경로 설정인 3개의 특징이 3개의 별개의 구조(101, 102, 104)에 의해 각각 제공될 수 있지만, 3개의 별개의 구조(101, 102, 104)가 단일의 모놀리식 부품에 의해 제공되는 다른 구성이 가능하다.
게다가, 본 발명에 따른 웨이퍼 레벨 테스트 인터페이스 유닛의 다른 예시적인 구성의 예로서, 웨이퍼 레벨 테스트 인터페이스 유닛(500)은 RF 신호를 피시험 디바이스(106)로부터 프로브 인터페이스층(502)으로 경로 설정하여 RF 커넥터(103)를 그러한 하부면에 위치 설정하는 프로브 인터페이스층(502)을 포함할 수 있다(도 5). 그러한 구성은, RF 커넥터(103)가 인터포저(104)를 통과하는 DC 신호에 대해 프로브 인터페이스층(502)의 대향 측부로 경로 설정되기 때문에, 테스트 인터페이스 유닛의 조립에 더 많은 여지를 제공할 수 있다. 그러한 구성은 커넥터와 DUT 사이에 클리어런스를 허용하는 시험을 필요로 하는 개별화된 다이 또는 다이의 그리드 또는 멀티-칩 모듈(MCM; multi-chip module) 디바이스를 시험하는 데에 적절할 수 있다. 또한, 도 3에 도시된 것과 유사한 웨이퍼 레벨 테스트 인터페이스 유닛(600)은 선택적으로 조립체에 대해 향상된 기계적 강성 뿐만 아니라 DC 및/또는 RF 경로 설정 및/또는 매립된 또는 표면 실장된 수동 또는 능동 회로에 추가의 여지를 제공하도록 RF 커넥터(103)와 프로브 인터페이스층(102) 사이에 배치되는 인터포저(117)를 포함할 수 있다. 인터포저(117)는 커넥터(103)와 프로브 인터페이스층(102) 사이에 전기 접촉을 제공하도록 알루미나 기판, 인쇄 회로 기판, 또는 임의의 다른 적절한 재료를 포함할 수 있다.
도 7은 도 3의 테스트 인터페이스 유닛의 부분 단면 상태의 3D 평면도를 개략적으로 도시하고, 또한 프로브 인터페이스층(102)과 인터포저(104) 내에 동축 라인(107)의 경로 설정 뿐만 아니라 인쇄 회로 기판(105)을 통과하는 비동축 전송 라인(111)을 도시한다. 능동 또는 피동 구성요소(110)는 회로 기판(105)의 상부에 제공되거나 회로 기판 내에 매립될 수 있다. 인쇄 회로 기판(105)은 또한 상부 프로브 카드 또는 커넥터층에 대한 인터페이스 접촉층의 역할을 할 수 있다. 그러한 상부 프로브 카드와 DC 기판(105)은 DUT에 전력과 I/O를 전송하고, 테스트 시스템의 나머지에 연결하기 위해 차폐형 전송 라인을 달리 필요로 하지 않는 테스트 시스템 전자기기에 연결할 수 있다. 프로브 인터페이스층(102), 컨택터 프로브 조립체(101), 및 피시험 디바이스(106) 간에 인터페이스의 추가 상세가 도 8에 도시되어 있다. 구체적으로, 컨택터 프로브 조립체(101)는 하우징(119) 내에 배치되는 포고 핀(113)을 포함할 수 있다. 그러한 포고 핀의 어레이는, 예컨대 유연한 커넥터층(101)을 형성하도록 홀을 갖는 조개껍질형 외장부를 이용하여 이루어질 수 있다. 포고 핀(113)은 일면에 피시험 디바이스(106)의 개별적인 솔더 범프 또는 패드(112)와 프로브 인터페이스층(102)의 각각의 중앙 도체(107) 사이에 전기적 및 기계적 연결을 제공하도록 구성될 수 있다. 도 8의 우측에는, 포고 핀(113)의 상부 컨택터(118)만을 이용하여 유연한 컨택터(118; 이 경우에, 양면형 포고 핀으로 나타냄)의 중앙과 전기적으로 연결하는 프로브 인터페이스층(102)의 차폐형 RF 전송 라인(107)을 강조하도록 3D 프로브 인터페이스층(102)의 작은 단면 사시도가 도시되어 있다. DC와 RF 신호들의 경로 설정 뿐만 아니라 피시험 디바이스(106)와 인쇄 회로 기판(105) 사이에 피치를 정합시키는 데에 보조하는 프로브 인터페이스층(102)의 팽창 양태의 예가 또한 도 25에 도시되고 설명될 수 있다.
컨택터 프로브 조립체(101)는 솔더, 접착제, 에폭시에 의해 프로브 인터페이스층(102)에 부착될 수 있거나, 간단하게 기계적 접촉에 의존할 수 있다. 이들과 같은 접착 재료가 프로브 인터페이스층(102)의 외측 하부면을 컨택터 프로브 조립체(101)에 고정시킬 수 있다. 컨택터 프로브 조립체(101)는 포고 핀과 하우징의 구성에 따라 전도성 재료로 이루어지거나 이루어지지 않을 수 있다. 포고 핀(113)의 상부면은 평탄할 수 있거나 일면에서 프로브 인터페이스층(102)의 중앙 도체(107)와의 사이에 그리고 또한 반대쪽 면에서 DUT의 접촉면과의 사이에 기계적 및 전기적 연결을 개선시키는 데에 적절한 임의의 형상을 가질 수 있다. 이 경우에, 도 9는 컨택터 프로브 조립체(101)를 형성하기 위해 하우징 구조에서 양면형의 유연한 인터페이스 커넥터의 2D 어레이를 이용하여 "네일 베드(bed of nalil)" 개념의 상세를 도시한다. 여기서, 컨택터 프로브 조립체(101)는 다수의 이중 단부형의 스프링 부하식 컨택터/커넥터(포고 핀)으로 구성되는데, 118은 각 포고 핀(113)의 중앙 컨택터이다. 도 9에 도시된 바와 같이 양면형 포고 핀은 2개의 컨택터 단부(118) 상에 내부 스프링(1103)과, 하우징(119)을 구비한다. 단면형 포고 핀이 도 7의 물품 101에 도시된 바와 같이 사용될 수 있다. 프로브 인터페이스층(102)의 다른 예시적인 구성, 특히 포고 핀(113)용 하우징의 대안적인 구성이 도 10 내지 도 17에 도시되어 있다.
도 10 내지 도 13은, 예컨대 양면형 포고 핀(113) 및 관련된 상부 하우징 부분(1011)과 하부 하우징 부분(1012)을 보여주는 컨택터 프로브 조립체(101)의 부분 단면 상태의 절취도를 개략적으로 도시한다. 하우징 부분(1011, 1012)은 알루미나, 유리, 또는 임의의 적절한 세라믹 재료, 또는 반도체 재료 등의 비전도성 재료로 제조될 수 있다. 하우징 부분(1011, 1012)은 건식 에칭, 딥 반응성 이온 에칭, 및/또는 레이저 드릴링에 의해 제조될 수 있다. 상부 하우징 부분(1019), 및/또는 하부 하우징 부분은 직경 단차부 또는 테이퍼형 비아를 포함할 수 있다(도 11). 또한, 상부 및 하부 하우징 부분(1011, 1012) 대신에, 하우징은 상부, 하부, 및 중간 하우징 부분(1015, 1016, 1017)을 포함할 수 있다(도 15). 중간 하우징 부분(1016)은 상부 및 하부 하우징 부분(1015, 1017)보다 클 수 있으므로, 조립될 때에, 포고 핀 조립체는 상부 하우징 부분(1015)과 하부 하우징 부분(1017) 사이에서 테이퍼진다. 대안적인 제조 방안으로서, 컨택터 프로브 조립체(101)의 하우징(1013)은, 도 14에 도시된 바와 같이, 포고 핀(113)과 하우징(1013)의 전도성 층들 사이에 전기 접촉을 방지하도록 추가 패시베이션(1014)을 갖는 PolyStrata® 기술을 이용하여 제조될 수 있다. 다른 제조 방법은 적절한 재료의 3D 프린팅을 포함할 수 있따.
컨택터 프로브 조립체(101)의 구성에 있어서의 변형에 추가하여, 프로브 인터페이스층(102)의 구조에 있어서의 변형이 또한 바람직할 수 있다. 예컨대, 도 16은 프로브 인터페이스층(102)의 대안적인 구성의 단면도를 개략적으로 도시한다. 프로브 인터페이스층(102)은 확대된 단부(219)를 포함하는 중앙 도체(207)를 포함할 수 있고, 확대된 단부는 중앙 도체(207)와 포고 핀(113) 사이에 전기적 및 기계적 접촉을 개선시킬 수 있다. 동시에, 중앙 도체(207)는 더 작은 단면 폭과 확대된 단부(219)를 가질 수 있고, 이는 프로브 인터페이스층(102) 내에서 중앙 도체(207)에 추가 여지를 제공하고 이에 따라 중앙 도체의 보다 효과적인 경로 설정을 제공한다. 게다가, 확대된 단부(219)는 오목하게 되고 프로브 인터페이스층(102)의 공동(203) 내에서 보호될 수 있다. 도 17에서, 프로브 인터페이스층(302)은 프로브 인터페이스층(302) 내에서, 예컨대 프로브 인터페이스층(302)의 공동(311, 313) 내에서 상이한 높이에 종결되는 중앙 도체(307, 308, 309)를 포함할 수 있다. 동시에, 컨택터 프로브 조립체(301)는 각각의 중앙 도체(309, 308, 307)의 종결 높이에 정합되는 상이한 높이의 포고 핀 조립체(316, 317, 318)을 포함할 수 있고, 각각의 중앙 도체는 그러한 포고 핀 조립체(316, 317, 318)가 전기적 및 기계적 접촉을 이룬다.
또한, 포고 핀 조립체에 추가하여, 포고 핀 조립체에 추가하여, PolyStrata® 중앙 도체 스프링(807)과 같은 포고 핀(113) 이외의 구조가 본 발명의 컨택터 프로브 조립체(101) 내에 이용될 수 있다. 유연한 층을 제조하기 위해 중앙 도체를 이용하는 것은 다수의 방식으로 달성될 수 있다. 예컨대, 도 18은 PolyStrata® 프로세스에 의해 제조될 수 있는 스프링 영역(807)이 있는 중앙 도체(802)를 갖는 본 발명에 따른 예시적인 프로브(800)의 섹션의 단면도를 개략적으로 도시한다. 구체적으로, 프로브 조립체(800)는 동축 구조를 제공하도록 외부 도체(815) 내에 배치되는 중앙 도체(802)를 포함할 수 있다. 중앙 도체(802)는 피시험 디바이스와 접촉할 때에 영역(807)에서 중앙 도체(802)의 압축 이동을 허용하도록 휘어지거나 편향될 수 있는 스프링 부분(807)을 포함할 수 있다. 중앙 도체(802)는 유전체 지지부(816)에 의해 외부 컨택터(815) 내에 지지될 수 있다. 그러한 스프링은, 예컨대 평면 또는 3D 나선형으로 구불구불한 하나 이상의 반복적인 C 섹션일 수 있다. 대안적으로, 본 발명에 따른 프로브 조립체(825)의 동축 중앙 도체(828)는 외팔보 영역(8027)을 포함할 수 있고, 외팔보 영역 둘레에서 중앙 도체(828)가 피봇 또는 회전하거나 휘어져서 비도체에 의해 영역(826)에서 고정된다(도 19).
게다가, 도 20에서, 프로브 조립체(830) 내에서 동축 중앙 도체(837)의 이동은 중앙 도체(837)와 동축 외부 도체(835) 사이에 배치되는 유전체 지지 부재(836)의 휨 또는 벤딩에 의해 영향을 받을 수 있다(도 20). 도 22에서, 벤딩 대신에, 유전체 지지 부재(856)가 동축 중앙 도체(857)와 외부 도체(855) 사이에 제공될 수 있고, 이 지지 부재(856)가 피봇하여 중앙 도체(857)의 이동을 허용한다(도 22). 게다가, 중앙 도체(857)는 피시험 디바이스의 솔더 범프(852)가 프로브 조립체(850)의 동축 외부 도체(855) 내에 차폐되게 하도록 외부 도체(855)에 대해 충분한 양만큼 이동될 수 있다. 또한, 도 21에서, 본 발명의 프로브 조립체(840)는 동축 중앙 도체(847)와 피시험 디바이스 사이에 물리적인 접촉 없이 작동될 수 있다. 대신에, 동축 중앙 도체(847)는 피시험 디바이스와 통신하는 안테나로서 작동하도록 구성될 수 있다. 동축 중앙 도체 안테나(847)는 동축 외부 도체(845) 내에 배치되고 그 안에서 유전체 지지 부재(846)에 의해 지지될 수 있다(도 21). 도 23에서, 본 발명의 프로브 조립체(860)는 또한 2개의 이웃한 피시험 디바이스(866, 867) 사이에서 프로브 조립체(860) 내의 혼선을 최소화하도록 차폐벽(861) 등의 차폐부를 포함할 수 있는데, 이는 멀티-지점, 멀티칩, 또는 웨이퍼 레벨 테스트를 용이하게 한다(도 23).
멀티-디바이스 시험을 더욱 용이하게 하기 위하여, MEMS 스위치일 수 있는 스위치(878)가 다수의 피시험 디바이스(871-874)와 RF 커넥터(876) 사이에 제공될 수 있다. 도 1 및 도 2는 4x4 논-블러킹 스위치 매트릭스의 사시도 및 상세한 확대 섹션을 도시한다. 도 1에는 동축 입력 영역을 갖는 8개의 포트가 있고, 포트는 디바이스의 4개의 면 각각에 2개씩 존재한다. 스위칭은, 이 경우에, 미국 메사츄세츠주 리틀타운 소재의 Radant MEMS사로부터 입수한 8 부품 번호 RMSW240을 이용하여 1x4 (SP4T) RF-MEMS 스위치(93)에 의해 행해진다. 논-블러킹 4x4 스위치 매트릭스를 생성하기 위하여, 이들 8개의 1x4 스위치를 상호 연결하는 모든 2진법 동축 배선은 모든 RF 차폐형 동축 크로스오버를 또한 제공하는 PolyStrata® 동축 네트워크를 이용하여 행해진다. 도 2는 MEMS(93)가 이 경우에 어떻게 와이어본드를 이용하여 페이스 업 실장되고 상호 연결되는 지를 강조한다. 그러한 스위치를 PolyStrata® 스위치 직물에 부착하기 위해 플립-칩이 또한 사용될 수 있다. 매트릭스(95)의 내외로 8개의 RF I/O 론치의 좌측 및 우측까지, 스위치를 작동시키는 데에 요구되는 DC 제어 라인(94)이 또한 확인될 수 있다. 따라서, 도 1 및 도 2는 다이 레벨 스위치를 동축 경로 설정 직물에 통합하는 방식을 도시한다. 유사하게, 도 24는 각각 일련의 피시험 디바이스(871-874)(또한, 도 3에 106으로서 도시됨) 상에 복수 개의 RF 출력부(875)가 스위치(878)에 각각 연결될 수 있다는 것을 블럭도 방식으로 도시하고, 상기 스위치는 다시 본 발명에 따른 프로브 인터페이스층(102)에 선택적으로 연결될 수 있다. 따라서, 커넥터(103) 및 케이블의 갯수는 도 6에 도시된 바와 같이 스위치(878)를 프로브 인터페이스층(102) 또는 선택적인 인터포저(117)와 일체화시킴으로써 감소될 수 있다. 스위칭이 없는 경우, 피시험 디바이스(106)의 각각의 대응하는 회로에 대해 별개의 RF 및 DC 동축 라인[및 RF 커넥터(103)]가 요구되고, 이는 컨택터 프로브 조립체의 복잡도 및 비용을 증가시킨다. RF 및 DC 스위치가 임의의 표면 상에 또는 심지어는 PolyStrata® 직물(102) 내에 통합될 수 있거나 테스터 조립체에 요구되는 다른 지점에 추가될 수 있다는 점이 명백하다. 게다가, 스위치(878) 및/또는 동축 케이블 라인(890)은 프로브 인터페이스층(102) 내에 또는 그 표면 상에 배치될 수 있다. 더욱이, 스위치(878)와 동축 케이블 라인(890)이 프로브 인터페이스층(102)과 관련하여 도시되어 있지만, 스위치(878) 및/또는 동축 케이블 라인(890)은 인터포저(104) 내에 또는 그 표면 상에 배치될 수 있다.
도 25는 공기-동축 케이블 구조를 이용하는 팬 아웃 프로세스를 도시한다. 저면도는 접촉점의 작은 피치를 도시하고, 투명도는 팬 아웃과 프로브 인터페이스층(102)에서 발생하는 경로 재설정을 도시한다. 평면도는 팬 아웃 후에 접점의 새로운 위치를 도시한다. 도 26은 프로브 인터페이스층(102)의 각 측부에 경로 설정되는 RF 또는 DC를 도시한다.
도 27은 동축 케이블 라인에 의해 제공되는 경로 설정 밀도 및 높은 격리로 인해 모든 RF 또는 DC 라인이 프로브 인터페이스층(102)의 일 측부에만 경로 설정되게 되어, 다수의 DUT(106)가 동시에 측정 가능하다는 것을 보여준다. 도 28은 3D 동축 케이블 라인의 경로 설정의 치수가 프로브 인터페이스층(102)의 일 측부에 대해서만 2개의 DUT를 나란히 경로 설정하기에 충분한 정도로 소형화될 수 있다는 것을 보여준다. 도 29는 탐사되는 4개의 DUT를 도시하고, 도 28의 구조를 복사함으로써 동시에 테스트될 디바이스들의 갯수를 스케일링할 가능성을 증명한다.
도 30은 동시에 테스트되고 프로브 인터페이스층을 반영함으로써 달성되는 DUT 갯수의 다른 증가를 도시한다. 웨이퍼 레벨 테스트 인터페이스 유닛(100)은 한번에 테스트되는 8개의 디바이스를 도시하지만, 더 많은 갯수가 유사하게 실시될 수 있다. 경로 설정 및 팬 아웃은 또한 웨이퍼 또는 테스트 패턴 상에 DUT의 특정한 분포를 정합시키도록 구성될 수 있다.
도 31은 도 3의 컨택터 프로브 조립체(101), 프로브 인터페이스층(102), 및 인터포저(104) 중 하나 이상, 그리고 그 대체물의 기능을 제공할 수 있는 마이크로 제조된 수직 카드(900)를 이용하는 신규한 구성을 도시한다. 예컨대, 전송 라인(907)은 미세한 배선 피치를 피시험 디바이스(106)로부터 RF 또는 DC 커넥터를 위한 더 넓은 간격으로 변환시킬 수 있다. 동축 전송 라인(907)의 중앙 도체는 컨택터 프로브 조립체(101)의 포고 핀(113)에 의해 제공되는 스프링 기능을 대체할 수 있는 902 등의 스프링 부분을 포함할 수 있다. 선택적으로, 스프링 부분(902)은 생략될 수 있다(도 33). 다수의 수직 카드(900)가, 예컨대 솔더링 또는 기계적 부착에 의해 조립되어 수직 카드(900)의 어레이를 생성할 수 있다(도 31 내지 도 34). 동축 라인의 경로 설정을 더욱 지원하기 위하여, 도 34는 또한 작은 직경의 동축 케이블 라인(901)을 공통의 수직 공간 변환기(또는 팽창) 기판(910)에 경로 설정하는 능력에 의해 가능한 신규한 아키텍쳐를 도시한다. 도 16과 관련하여 설명된 바와 같은 별개의 컨택터층 또는 도 31과 관련하여 설명되는 바와 같은 모놀리식 컨택터로부터 나오는 신호는 수직 공간 변환기(910)의 일 측부에서만 경로 설정될 수 있다. 일 측부에서만의 경로 설정은 경로 설정면을 스위칭함으로써 엇갈린 수직 기판(910)을 나란히 허용한다. 그러한 구성을 이용하면 NxN 테스트 프로브 어레이를 생성할 수 있다. 도 35는 도 34에 도시된 엇갈린 기법을 이용하여 단일 칩 테스터 또는 nxn 테스터를 위한 신규한 DC 및 RF 경로 설정 디바이스(920)를 도시한다. DC 및 RF는 분할되고 상이한 표면 상에서 경로 설정 디바이스(920)를 빠져날 수 있다. DC 출력 경로 설정(923)과 RF 커넥터(924)는 디바이스(920)의 측부에 제공될 수 있다. DC 출력부(923)는 가요성 케이블(921)을 이용하여 최종 회로 기판으로 경로 설정될 수 있다. DC 출력부(923)에서의 DC 커넥터는 동축 케이블 라인의 마이크로 제조의 일부이고 가요서 케이블에 솔더링될 수 있다. 이 아키텍쳐는 출력 I/O에 대해 피시험 디바이스에 의해 요구되는 고밀도를 위해 커넥터 공간 변환기를 개선하게 한다.
도 36은 도 18의 프로브와 특정하게 관련하여 유사한 예시적인 프로브를 도시하는데, 공통 접지(900)와 중앙 도체(907)는 포고 핀 및 프로브(102)와 동일한 기능을 제공하고 컨택터 프로브 조립체(101)를 대체하는 PolyStrata® 프로세스에서 제조된 영역(902)에 스프링을 포함할 수 있다. 제시된 개념은, 구불구불한 영역의 OD에 걸쳐서 제어를 유지하면서 중앙 도체를 구불구불하게 만들면 스프링으로서 기능할 수 있는 영역을 허용할 뿐만 아니라 여전히 전송 라인으로서 기능하면서 약간의 편향을 허용한다는 것을 증명한다. 이 경우에, 외부 도체에 대해 200 um의 ID가 도시되어 있고 내부 도체는 내부에 센터링되고 80 um의 OD를 갖는다. 솔리드 중앙 도체 대신에, 교호적인 "C" 섹션을 형성하는 10 um 층으로 이루어지고, 각 "C"는 비평탄형 표면과의 압축 및 접촉을 허용하도록 그 탄성 한계 내에서 변형할 수 있는 작은 휨이다. 이 예는 도면에서 좌측 및 우측까지만 구불구불한 휨 또는 스프링 영역의 "C" 섹션을 도시하지만, 내측 및 외측으로의 구불구불함이 또한 가능하고 내측, 외측, 좌측 및 우측의 조합은 휨이 임의의 방향으로 편향되게 한다. 많은 다른 기계적인 디자인이 전송 라인을 스프링 또는 유연한 영역과 조합하도록 선택될 수 있다. 스프링과 전송 라인의 그러한 조합이 전기적으로 기능할 수 있다는 것을 보장하기 위하여, 도시된 바와 같은 그러한 구조는 ANSYS의 HFSS를 이용하여 시뮬레이트되고 적절하게 낮은 복귀 손실이 스프링의 압축에도 불구하고 도시된 바와 같이 생성될 수 있다. 유한 요소(FE; finite element)와 같이, 기계적 분석이 행해져야 되고, FE 전자기 분석은 유효 길이, 캐퍼시턴스, 및 인덕턴스가 스프링이 어떻게 형성되고 스프링이 얼마나 압축되는 지를 기초로 할 때에 요구된다. 이 신규한 방안은 100 Ghz까지 매우 양호한 RF 정합을 제공하고, 907, 900 및 902를 포함하는 테스트 구조의 시뮬레이트된 응답에서 도시된 바와 같이 피시험 라인의 차폐, 낮은 삽입 손실 및 높은 격리를 제공한다. 이 마이크로 제조된 스프링은 200 μm 이하까지 매우 타이트한 피치 감소를 허용할 수 있다.
도 37은 웨이퍼 레벨 테스트 인터페이스 유닛(100)을 도시한다. 프로브 인터페이스층(102)의 3D 경로 설정 능력은 PCB(105)와 프로브 인터페이스층 사이에 클리어런스를 가능하게 한다. 이 클리어런스는 수동 또는 능동 디바이스(371)가 PCB 상에 또는 프로브 인터페이스층(102)의 상부에 통합되게 한다. 수동 디바이스(371)를 통합하는 능력은 보다 높은 밀도의 회로를 가능하게 하고, PCB 디자인 및/또는 프로브 인터페이스층(102)의 복잡도를 감소시키며 DUT(106)의 보다 우수한 테스트 성능을 제공한다.
도 38은 캐패시터, 레지스터 등의 수동 구성요소(381) 및/또는 다이오드 또는 트랜지스터 등의 능동 디바이스를 동축 케이블 라인 내측에 통합하는 것을 도시한다. 수동 구성요소는 중앙 도체(107)의 양 측부에 또는 중앙 도체(107)와 외부 도체(109) 사이에서 일 측부에만 통합될 수 있다. 그러한 능동 또는 수동 구성요소(381)의 중앙 도체(107)에서의 인라인 통합이 또한 가능하다. 공기-동축 케이블이 또한 유전체 지지부(826)를 통합할 수 있다. 고속 디지터 신호에 대해 동조 기능 또는 디커플링 기능을 제공하기 위해 그러한 능동 및/또는 수동 구성요소를 통합하는 능력은 매우 중요하다. 이들 구성요소를 피시험 디바이스에 매우 가깝게 마이크로 통합하는 것은 전송 라인 인덕턴스로 인한 기생 효과의 감소를 최대화함으로써 추가된 성능을 제공한다.
본 발명의 이들 및 기타 이점들은 전술한 명세서로부터 당업자에게 명백할 것이다. 따라서, 전술한 실시예에 대한 변화 또는 수정이 본 발명의 광범위한 창의적인 개념으로부터 벗어남이 없이 이루어질 수 있다는 것을 당업자라면 인지할 것이다. 따라서, 본 발명은 본 명세서에서 설명된 특정한 실시예로 제한되지 않고, 청구범위에서 기술되는 본 발명의 범주 및 사상 내에 있는 모든 변화 및 수정을 포함하도록 의도된다.

Claims (19)

  1. 웨이퍼 레벨 테스트 인터페이스 디바이스로서, 층의 제1 표면으로부터 층의 대향하는 제2 표면으로 관통 연장되는 복수 개의 동축 전송 라인들을 갖는 디바이스 인터페이스층을 포함하고, 상기 전송 라인은, 제1 거리 만큼 분리된 제1 표면에서 서로에 대해 떨어져 있는 각각의 단부를 가지며 상기 제1 거리보다 큰 제2 거리 만큼 분리된 제2 표면에서 서로에 대해 떨어져 있는 각각의 단부를 갖는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  2. 제1항에 있어서, 프로브 조립체의 제1 표면으로부터 프로브 조립체의 대향하는 제2 표면으로 관통 연장되는 복수 개의 전도성 프로브를 갖는 컨택터 프로브 조립체를 포함하고, 상기 전도성 프로브의 각각은, 상기 디바이스 인터페이스층의 각각의 전송 라인과 전기 연통하도록 배치되는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  3. 제2항에 있어서, 상기 전도성 프로브는, 상기 프로브 조립체의 제1 표면으로부터 외측을 향해 연장되는 단부를 갖고, 상기 단부는 상기 프로브 조립체의 제1 표면에 대해 탄성적으로 이동될 수 있는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  4. 제3항에 있어서, 상기 전도성 프로브는, 스프링, MEMS, 외팔보(cantilever), 휨(flexure), 단면형 포고 핀, 또는 양면형 포고 핀 중 하나 이상을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  5. 제3항에 있어서, 단부들의 선택된 쌍 사이에 혼선을 최소화하도록 상기 선택된 쌍 사이에 배치되는 차폐벽을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 동축 전송 라인들은 상기 층의 제1 표면으로부터 외측을 향해 연장되는 제1 단부를 포함하고, 상기 단부는 상기 층의 제1 표면에 대해 탄성적으로 이동될 수 있는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  7. 제6항에 있어서, 상기 동축 전송 라인들은 상기 단부가 상기 층의 제1 표면에 대해 탄성적으로 이동되게 하도록 구성되는 스프링을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  8. 제7항에 있어서, 상기 스프링은 "C" 형상을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  9. 제7항에 있어서, 상기 스프링은 교호적인 "C"형 섹션을 포함하고, 각 "C"형 섹션은 휨을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 동축 전송 라인들은 각각, 중앙 도체가 상기 디바이스 인터페이스층 내에서 탄성적으로 이동되게 하는 스프링을 갖는 상기 중앙 도체를 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 동축 전송 라인들의 중앙 도체와 외부 도체 사이에서 상기 디바이스 인터페이스층 내에 배치되는 수동 전기 구성요소 및/또는 능동 전기 구성요소 중 적어도 하나를 포함하는 웨이퍼 레벨 테스트 인터페이스 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 동축 전송 라인들 중 선택된 동축 전송 라인과 전기 연결하도록 배치되는 NxM 스위치를 포함하는 웨이퍼 레벨 테스트 인터페이스 디바이스.
  13. 순차적인 생성 프로세스에 의해 웨이퍼 레벨 테스트 인터페이스 디바이스를 형성하는 방법으로서,
    복수 개의 층을 제공하는 단계를 포함하고, 상기 층은 전도성 재료의 하나 이상의 층과 희생 재료의 하나 이상의 층을 포함하며, 상기 복수 개의 층은 집합적으로 층의 제1 표면으로부터 층의 대향하는 제2 표면으로 관통 연장되는 복수 개의 동축 전송 라인들을 갖는 디바이스 인터페이스 구조를 제공하고, 상기 전송 라인은, 제1 거리 만큼 분리된 제1 표면에서 서로에 대해 떨어져 있는 각각의 단부를 가지며 상기 제1 거리보다 큰 제2 거리 만큼 분리된 제2 표면에서 서로에 대해 떨어져 있는 각각의 단부를 갖는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  14. 제13항에 있어서, 상기 동축 전송 라인들은 상기 층의 제1 표면으로부터 외측을 향해 연장되는 제1 단부를 포함하고, 상기 단부는 상기 층의 제1 표면에 대해 탄성적으로 이동될 수 있는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  15. 제13항에 있어서, 상기 동축 전송 라인들은 상기 단부가 상기 층의 제1 표면에 대해 탄성적으로 이동되게 하도록 구성되는 스프링을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  16. 제15항에 있어서, 상기 스프링은 "C" 형상을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  17. 제15항에 있어서, 상기 스프링은 교호적인 "C"형 섹션을 포함하고, 각 "C"형 섹션은 휨을 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 동축 전송 라인들은 각각, 중앙 도체가 상기 디바이스 인터페이스층 내에서 탄성적으로 이동되게 하는 스프링을 갖는 상기 중앙 도체를 포함하는 것인 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 복수 개의 동축 전송 라인들 중의 선택된 쌍 사이에서 상기 디바이스 인터페이스 구조 내에 수동 전기 구성요소 및/또는 능동 전기 구성요소 중 적어도 하나를 제공하는 단계를 포함하는 웨이퍼 레벨 테스트 인터페이스 디바이스의 형성 방법.
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