KR20170022999A - 피시험장치 및 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 구조 - Google Patents

피시험장치 및 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 구조 Download PDF

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Abstract

피시험장치(DUT)와 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 예시적인 구조는: 테스트 전자 장치와 피시험장치(DUT) 사이의 애플리케이션 공간의 일부인 회로 보드; 및 테스트 전자 장치와 DUT 사이의 전기 경로를 따라 신호를 통과시키는 동축 구조;를 포함한다. 상기 동축 구조는 적어도 부분적으로 리턴 라인으로 둘러싸인 신호 라인을 포함한다.

Description

피시험장치 및 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 구조{STRUCTURE FOR TRANSMITTING SIGNALS IN AN APPLICATION SPACE BETWEEN A DEVICE UNDER TEST AND TEST ELECTRONICS}
본 명세서는 일반적으로 피시험장치(DUT)와 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 구조에 관한 것이다.
웨이퍼 레벨 테스트는 웨이퍼 상의 다이스를 테스트하는 것을 포함한다. 본 명세서에서, "다이스"는 복수의 "다이"로서 사용된다. 프로브 카드가 웨이퍼 상의 다이스를 테스트하는데 사용될 수 있다. 오늘날의 프로브 카드 및 패키징된 장치 테스트 보드는 테스트되는 장치(예를 들면, RF 프로브 카드용 무선 트랜시버)를 통과하는 채널을 상대적으로 신속하게 테스트될 수 있는 관리 가능한 채널 수로 멀티플렉싱하기 위한 스위칭 네트워크를 포함한다. 이러한 스위칭 네트워크는 설계가 복잡할 수 있으며 수행되는 테스트에 미치는 영향을 줄이기 위해 미세 조정될 수 있다. 이러한 스위칭 네트워크는 프로브 카드 또는 패키징된 장치 테스트 PCB(인쇄 회로 보드) 내의 스트립 라인 층 및 동일 평면 도파관에 연결된 보드의 표면상의 구성 요소로 구성될 수 있다.
스위칭 매트릭스와 같은 테스트 회로는 다이를 정확하게 테스트하기 위해 양호한 전기 경로(예를 들면, 저손실, 저 인덕턴스 및 저 누화)를 가져야한다.
본 발명에 따르면, 피시험장치(DUT)와 테스트 전자 장치 사이의 애플리케이션 공간에서 신호를 전송하기 위한 구조를 제공할 수 있다.
예시적인 장치는: 테스트 전자 장치와 피시험장치(DUT) 사이의 애플리케이션 공간의 일부인 회로 보드; 및 상기 테스트 전자 장치와 상기 DUT 사이의 전기 경로를 따라 신호를 통과시키는 동축 구조;를 포함하고, 상기 동축 구조는 적어도 부분적으로 리턴 라인으로 둘러싸인 신호 라인을 포함한다. 상기 예시적인 장치는 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.
상기 동축 구조에서, 상기 신호 라인은 리턴 라인에 의해 완전히 둘러싸일 수 있다. 상기 동축 구조에서, 상기 신호 라인은 적어도 부분적으로 상기 리턴 라인에 의해 둘러싸일 수 있다. 상기 동축 구조는 회로 보드를 통과할 수 있다. 상기 동축 구조는 부가적으로 제조된 구조를 포함할 수 있다. 상기 부가적으로 제조된 구조는 3D 인쇄 구조 또는 2 ½ D 인쇄 구조를 포함할 수 있다. 상기 동축 구조는 제조된 구조를 포함할 수 있다.
상기 DUT는 각각이 신호들을 송신 및 수신하기 위한 장치들을 포함할 수 있는 트랜시버들을 포함할 수 있다. 상기 동축 구조는 테스트용 트랜시버 채널을 선택하기 위한 스위칭 매트릭스를 포함할 수 있다.
상기 동축 구조는 능동 소자 또는 수동 소자 중 적어도 하나를 포함할 수 있다. 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체 부일 수 있다. 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체 부에 부착된 별개의 구성 요소들을 포함할 수 있다.
상기 동축 구조는 열 전달 재료를 유지 또는 전달하기 위한 적어도 하나의 채널을 포함할 수 있다. 상기 적어도 하나의 채널은 상기 애플리케이션 공간과 연관된 능동 또는 수동 장치에 열적으로 영향을 주도록 배치될 수 있다. 상기 채널 또는 채널들을 통과하는 상기 열 전달 재료는 상기 애플리케이션 공간 내의 능동 또는 수동 장치의 온도를 안정화하도록 구성될 수 있고, 안정화는 목표 온도를 유지하기 위해 상기 장치를 냉각 또는 가열하는 것을 포함한다.
예시적인 시스템은: 피시험장치들(DUTs); 상기 DUT를 테스트하기 위한 테스트 전자 장치; 및 상기 테스트 전자 장치와 DUT 사이의 전기 경로를 따라 신호를 통과시키는 동축 구조;를 포함하고, 상기 동축 구조는 적어도 부분적으로 리턴 라인으로 둘러싸인 신호 라인을 포함한다. 상기 예시적인 시스템은 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.
상기 동축 구조는 제1 동축 구조일 수 있다. 상기 시스템은: 상기 테스트 전자 장치들과 상기 제1 동축 구조 사이에서 신호들을 통과시키는 제2 동축 구조; 및 상기 제1 동축 구조와 상기 DUT 사이에서 신호를 통과시키는 제3 동축 구조;를 포함한다.
상기 회로 보드는 제1 피치로 배열된 전기 소자를 포함할 수 있다. 웨이퍼 상의 DUT는 제2 피치로 배열된 접촉부를 포함하고, 상기 제2 피치는 상기 제1 피치보다 적을 수 있다. 상기 제3 동축 구조는 상기 전기 소자와 상기 접촉부 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 구비하는 상호 접속부를 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 전기 도전성 재료를 포함할 수 있다. 상기 부가적으로 제조된 전기 도관 중 적어도 일부는 실질적으로 일치하는 전기 경로 길이, 임피던스 및 신호 감쇠를 가지도록 구성될 수 있다. 상기 부가적으로 제조된 전기 도관은 상이한 부가적으로 제조된 전기 도관들 사이에서 실질적으로 일치하는 전기 경로 길이 및 비행 시간, 임피던스 및 신호 감쇠를 달성하도록 구성된 만곡 또는 사행형(serpentine) 부들을 포함할 수 있다.
상기 동축 구조에서, 상기 신호 라인은 상기 리턴 라인에 의해 완전히 둘러싸일 수 있다. 상기 동축 구조에서, 상기 신호 라인은 상기 리턴 라인에 의해 완전히 둘러싸이지 않을 수 있다. 상기 동축 구조는 부가적으로 제조된 구조를 포함할 수 있다. 상기 부가적으로 제조된 구조는 3D 인쇄 구조 또는 2 ½ D 인쇄 구조를 포함할 수 있다. 상기 동축 구조는 기계 가공된 구조를 포함할 수 있다.
상기 DUT는 각각이 신호들을 송신 및 수신하기 위한 장치들을 구비할 수 있는 트랜시버들을 포함할 수 있다. 상기 동축 구조는 테스트용 트랜시버 중 선택된 트랜시버에 대한 스위칭 매트릭스를 포함할 수 있다. 상기 동축 구조는 능동 소자 또는 수동 소자 중 적어도 하나를 포함할 수 있다.
상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체 부일 수 있다. 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체 부에 부착된 별개의 구성 요소들을 포함할 수 있다. 상기 동축 구조는 냉각 액체를 유지하기 위한 적어도 하나의 채널을 포함할 수 있다. 상기 적어도 하나의 채널은 상기 DUT의 테스트와 연관된 능동 소자 또는 수동 소자에 열적으로 영향을 가하도록 배치될 수 있다.
본 써머리를 포함하여 본 명세에 기술된 2개 이상의 특징들이 조합되어 본원에 구체적으로 기술되지 않은 구현을 형성할 수 있다.
본 명세서에 기술된 테스트 시스템 및 기술, 또는 그 일부는 하나 이상의 비 일시적 기계 판독 가능 저장 매체에 저장되고 본 명세서에 기술된 동작들을 제어하기(예를 들면, 조정하기) 위해 하나 이상의 처리 장치상에서 실행가능한 명령어들을 포함하는 컴퓨터 프로그램 제품에 의해 구현되거나/제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술, 또는 그 일부는 장치, 방법 또는 하나 이상의 처리 장치 및 다양한 동작을 구현하기 위한 실행 가능한 명령어들을 저장하는 메모리를 포함할 수 있는 전자 시스템으로서 구현될 수 있다.
하나 이상의 구현의 세부 사항은 첨부 도면 및 하기의 설명에서 설명된다. 다른 특징 및 이점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1은 테스트 시스템의 예시적 구현을 도시한다.
도 2는 인쇄 회로 보드를 통해 신호를 전송하는데 사용될 수 있는 스위칭 매트릭스의 예시적인 구현을 도시한다.
도 3은 테스트 보드 및 상호 접속부를 포함하는 테스트 시스템 및 테스트 될 DUT를 포함하는 웨이퍼의 예이다.
도 4는 부가적으로 제조된 전기 도관의 예이다.
도 5는 부가적으로 제조된 상호 접속부의 예이다.
도 6은 부가적으로 제조된 상호 접속부의 또 다른 예이다.
도 7은 부가적 제조 프로세스의 예이다.
도 8은 동축 구조를 갖는 부가적으로 제조된 상호 접속부를 제조하는데 사용될 수 있는 부가적 제조 프로세스의 일부의 예이다.
도 9는 상호 접속부의 대안의 예시적 구현이다.
도 10은 상호 접속부의 대안의 예시적 구현이다.
도 11은 도 10의 예시적인 상호 접속부를 클로즈업한 단면도이다.
도 12a, 도 12b 및 도 12c를 구비한 도 12는 상호 접속부를 위한 도전성 도관을 제조하기 위한 상이한 제조 기술들을 도시한다.
상이한 도면에서 유사한 참조 부호는 동일한 구성요소를 나타낸다.
제조업체는 다양한 제조 단계에서 장치를 테스트할 수 있다. 예시적인 제조 프로세스에서, 집적 회로가 단일 실리콘 웨이퍼 상에서 대량으로 제조된다. 웨이퍼는 다이스라고 불리는 개별 집적 회로로 절단된다. 각각의 다이는 플라스틱 또는 또다른 패키징 재료로 캡슐화되어(예를 들면, 칩 스케일 패키지) 최종 제품을 생산할 수 있다.
제조업체는 제조 프로세스에서 결함이 있는 구성 요소를 가능한 빨리 감지하고 폐기하는 데에 경제적 인센티브를 가진다. 따라서, 다수의 제조업체들은 웨이퍼가 절단되기 전에 웨이퍼 레벨에서 집적 회로를 테스트한다. 결함이 있는 회로가 패키징 전에 식별되어 전체적으로 폐기되므로, 결함이 있는 다이를 패키징하는 비용이 절감된다. 최종 점검으로서, 다수의 제조사는 최종 제품이 선적되기 전에 각각의 최종 제품을 테스트한다. 이러한 프로세스는 베어 다이(bare die) 위에 있는 부품들에 추가 비용이 추가된 패키지의 부품을 테스트한다. 따라서, 정확한 테스트 결과를 얻으면 귀중한 부품을 버릴 필요가 감소한다.
다수의 장치를 테스트하기 위해, 제조업체는 일반적으로 예를 들면, 자동 테스트 장비와 같은, ATE(또는 "테스터")를 사용한다. 테스트 프로그램 세트(TPS)의 명령에 응답하여, ATE는 베어 다이 또는 다이들과 같은 피시험장치(DUT)에 적용할 입력 신호를 자동으로 생성하고, 결과인 출력 신호를 모니터링한다. ATE는 출력 신호를 예측된 응답과 비교하여 각 DUT에 결함이 있는지를 판정한다. ATE는 일반적으로 컴퓨터 시스템 및 대응하는 기능을 갖는 테스트 기기 또는 장치를 포함한다.
일부 구현 예에서, ATE는 웨이퍼 레벨에서 전자 장치 또는 다이를 테스트하는데 사용된다. 웨이퍼에서 테스트되는 전자 장치는 DUT이고, 테스트를 가능하게하는 구성 요소인 인쇄 회로 보드(PCB) 상의 전자 장치와는 상이하다. 일부 구현에서, PCB는 무선 주파수(RF) 테스트에 사용되고, 다른 구현에서는 PCB가 다른 유형의(예를 들면, 비-RF) 테스트에 사용될 수 있다. RF 테스트를 포함하는 예시적 구현에서, 무엇보다도, RF 테스트를 위한 PCB 상의 구성 요소가 있어서, DUT로부터의 다수의 RF 채널과 테스터에서 가용한 더 적은 수의 테스트 채널 사이에 스위칭 매트릭스를 제공한다.
RF 테스트를 포함하는 예시적 구현에서, 테스트 시스템의 라인과 DUT의 임피던스 라인 사이의 임피던스 정합에 사용될 수 있는 발룬(balun)과 커패시터들에 저장된 에너지와 DUT 사이에 더 짧고 더 낮은 인덕턴스 연결을 제공함으로써 DUT의 다수의 전원을 지원하는 커패시터가 애플리케이션 공간 내의 PCB 상에서 발견된다. 전원을 DUT에 연결하는 라인들의 인덕턴스에 기인하여, 전원이 DUT에서 원하는 전압을 추적할 수 없도록 빨리 DUT가 전력 상태를 스위칭할 수 있기 때문에, 상기의 경우가 일부 경우에 적절할 수 있다. 이 현상은 케이블 길이와 구조의 함수이며, DUT에 전기적으로 가능한 근접하게 장착되는 보조 바이패스 커패시터에 의해 보상될 수 있다. 이들 바이패스 커패시터는 인접한 (상대적으로 낮은 인덕턴스 경로로 연결된) 저장 에너지의 예비 전원을 제공하고, 이는 그것이 켜질 때 그리고 DUT가 꺼지면 과전압 스파이크를 제한할 때 DUT에 의해 호출될 수 있다. 일부 구현 예에서, 바이패스 커패시터 없이, DUT에서 저전압(새그(sag)) 및 과전압(스파이크) 상태가 발생하여 소프트 또는 잠재적으로 하드 오류가 발생할 수 있다.
PCB는 예를 들면, 병렬로(또는 동시에) 집단적으로 웨이퍼 상의 DUT(예를 들면, 다이스)를 테스트하는 데 사용될 수 있다. 예시적인 구현 예에서, PCB는 그 자체가 ATE의 장치 인터페이스 보드(DIB)의 일부일 수 있는 테스트 프로브 카드(예를 들면, RF 테스트 또는 기타 테스트 프로브 카드)의 일부(또는 폼)일 수 있다. 프로브 카드는 웨이퍼 상의 DUT에 대한 테스트를 수행하는 데 사용될 수 있다. 예를 들면, 프로브 카드는 웨이퍼 상의 다수의 DUT와 접촉하게 될 수 있고, 테스트가 이들 DUT 상에서 병렬로 수행될 수 있다. 일 예시에서, 프로브 카드는 웨이퍼 상의 인접한 DUT들의 2x8 블록 또는 임의의 다른 적절한 DUT들의 블록과 접촉될 수 있다. 그런 다음, 프로브 카드는 웨이퍼 상의 상이한(예를 들면, 인접한) 블록의 DUT로 이동될 수 있고, 이들 DUT가 테스트될 수 있다. 이 프로세스는 웨이퍼 상의 모든 DUT가 테스트될 때까지 반복될 수 있다. 프로브 카드와 웨이퍼 상의 DUT 사이의 접촉은 하기에 기술된다.
도 1은 프로브 카드를 구성하는 PCB(101)를 포함하고 본원에 기술된 것과 같은 구성 요소를 포함하는 예시적인 테스트 시스템(100)을 도시한다. 도시된 바와 같이, 신호는 테스터 테스트 헤드(103)의 일부일 수 있는 테스트 전자 장치(102)와 PCB(101) 사이에서 라우팅된다. 테스트 전자 장치는 예를 들면 케이블(104), PCB(102), 및 상호 접속부(105)를 통해 DUT로 신호를 전송함으로써 DUT에 대한 실제 테스트를 수행할 수 있다(그 예시가 하기에 기술되어있다). 이러한 신호에 대한 응답은 테스트 전자 장치에 도달하기 위해 해당 경로를 거슬러 올라가 조사할 수 있고(retrace), 여기서 DUT가 적절하게 작동하고 있는지 여부를 판정하기 위해 이들 응답이 측정된다. 일부 구현에서, 테스트 전자 장치는 도시된 것과 상이한 구성을 가질 수 있고, 예를 들면 컴퓨터와 같은 하나 이상의 처리 장치에서 테스트 헤드의 외부에서 처리를 수행할 수 있다.
일부 구현에서, 케이블(104)은 동축 구조의 일부일 수 있다. 이와 관련하여, 케이블(104)은 동축 구조에 통합된 동축 케이블일 수 있다. 예를 들면, 케이블(104)은 동축 구조의 일체 부일 수 있고, 동축 구조 내에 형성될 수 있다. 일부 구현에서, 동축 구조의 동축 라인은, 그런 다음 리턴(또는 접지) 라인에 의해 완전히 둘러싸인 공기와 같은 유전체에 의해 완전히 둘러싸인 신호(또는 힘) 라인을 포함하지만 이에 한정되는 것은 아니다. 동축 라인의 일부 구현에서, 신호(또는 힘) 라인은 그런 다음 리턴(또는 접지) 라인에 의해 부분적으로만 둘러싸인 공기와 같은 유전체에 의해 부분적으로 둘러싸일 수 있다. 즉, 본 명세서에서 사용된 "동축"은 동일한 유전체가 힘 라인을 완전히 둘러쌀 것을 요구하지 않으며 리턴 라인이 유전체를 완전히 둘러쌀 것을 요구하지도 않는다. 이것은 본원에 설명된 모든 동축 라인의 경우에 해당된다.
일부 구현에서, 애플리케이션 공간은 무엇보다도 본원에 기술된 스위칭 매트릭스를 포함하는 테스트 시스템의 영역이다. 이와 관련하여, 스위칭 매트릭스는 애플리케이션 공간에 포함될 수 있는 회로 유형의 예일 뿐이다. 따라서, 본원에 기술된 시스템, 장치 및 방법은 스위칭 매트릭스와 관련하여 기술되었지만, 이것들은 그러한 유형의 회로를 가지고 사용하는 것에 한정되지 않으며, 오히려 임의의 적절한 유형의 회로를 가지고 사용될 수 있다. 또한, 본원에 기술된 시스템, 장치 및 방법은 테스트 시스템의 애플리케이션 공간에서 발견되는 회로를 가지고 사용하는 것에 한정되지 않고, 오히려 임의의 적절한 유형의 전자 또는 기타 유형의 시스템에서 임의의 적절한 유형의 회로를 구현하는데 사용될 수 있다.
도 2를 참조하면, AS(예를 들면, 애플리케이션 공간)(208)의 스위칭 매트릭스(201)는 능동 및/또는 수동 소자를 포함할 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 스위칭 매트릭스는, 예를 들면 신호를 라우팅하여 어떤 기능이 테스트되어야 하는지를 선택하기 위한 마이크로웨이브 스위치(202)를 포함할 수 있다. 스위칭 매트릭스의 일부이거나 애플리케이션 공간에 포함될 수 있는 기타 소자의 예는 커패시터(미도시), 발룬(balun)(204) 및 마이크로웨이브 집적 회로(MIMICs)(미도시)를 포함하고(그러나 이에 한정되지는 않음), 이는 고속 신호를 생성 및 수신할 수 있는 갈륨 비소 장치 일 수 있다. 여기에 기술되지 않은 기타 유형의 소자는 스위칭 매트릭스의 일부일 수 있다.
일부 구현에서, 스위칭 네트워크는 하나 이상의 동축 구조(206)를 사용하여 구현될 수 있다. 하나 이상의 동축 구조는 그것/그것들을 AS(208)와 테스트 전자 장치(102) 사이의 동축 구조(들) 및 AS와 DUT 사이에서의 하기에 기술된 상호 접속부(105)와 구별하기 위해 애플리케이션 공간(AS) 동축 구조로 지칭된다. 지금까지, 일부 경우에, AS 스위칭 매트릭스의 소자들이 PCB(101)에 통합되거나 PCB (101)상에 장착되었다. 특히, PCB 전기 도관은 동축 구조를 가지지 않았고, 따라서, 수용할 수 없는 레벨의 전기 신호 손실 및 누화를 겪을 수 있다. 도 2에 도시 된 동축 비아들과 같은 동축 도관들을 사용함으로써, 전기 신호 부하 및 누화가 감소되어, 테스트 동안 신호 무결성 개선을 가져올 수 있다. 동축 구조(206)는 본원에 기술된 임의의 프로세스를 사용하거나 기타 적절한 프로세스(들)를 사용하여 형성될 수 있다. 동축 구조(206)는 본 명세서에 기술된 임의의 동축 구조 또는 임의의 다른 적절한 동축 구조의 형태를 가질 수 있다.
일부 구현에서, AS 동축 구조는 하부 PCB와 분리되어 테스트 헤드(103) 및 상호 접속부(105)로 이어지는 동축 구조에 직접 연결될 수 있고, 그에 의해 테스트 시스템을 위한 종단 간(end-to-end) 동축 구조를 제공한다. 일부 구현에서, 이 종단 간 동축 구조는 동축 구조(104)를 거쳐 테스트 전자 장치(102)로부터 프로브 헤드가 DUT에 접촉하는 지점(210)까지의 동축 신호 전송 도관을 포함한다. 일부 구현에서, 동축 전송 도관에 갭이 존재하지 않을 수 있다. 다른 구현에서, 갭이 스트립 라인 연결 또는 기타 회로 소자와 같은 다른 유형의 전송 소자에 의해 침해되는(breached) 동축 전송 도관(예를 들면, 상이한 동축 구조 사이) 내에 하나 이상의 갭이 존재할 수 있다. 일부 구현에서, AS 동축 구조(206)는도 1 및 도 2에 대해 기술되고 상호 접속부(105)를 포함하는(그러나, 이에 한정되지 않음) 다른 동축 구조와는 별도로, 그리고 다른 회로에서 사용될 수 있다.
본 예시에서, AS 동축 구조는 PCB(101)를 통해 상호 접속부(105)로 신호를 전송하기 위한 동축 도관을 포함할 수 있다. AS 동축 구조는 또한 상술한 것과 같은 하나 이상의 능동 및/또는 수동 회로 소자를 포함할 수 있다. AS 동축 구조는 집적 구조일 수 있다. 예를 들면, 이는 하나 이상의 추가적인 제조 프로세스 및/또는 하나 이상의 (감산(subtractive))기계가공 프로세스를 사용하여 형성될 수 있다. 예를 들면, 일부 구현에서, AS 동축 구조는 3차원(3D) 인쇄 또는 2와 1/2 차원(2½D) 인쇄를 사용하여 형성될 수 있다. AS 동축 구조를 형성하는데 사용될 수 있는 3D 및 2½D 인쇄 프로세스의 예를 하기에서 설명한다. 그러나, 하기에서 설명된 프로세스에 추가로 또는 그를 대신하여 다른 유형의 추가적인 제조 프로세스가 사용될 수 있다. 또한, 상술한 바와 같이, 기계가공 프로세스는 AS 동축 구조를 생성하기 위해 기존 구조로부터 재료를 제거함으로써 동축 구조(들)를 형성하는데 사용될 수 있다.
일부 구현에서, 신호 전송의 일관성을 증진시키기 위해, 상이한 도관의 전기적 특성이 실질적으로 매칭될 수 있다. 예를 들면, 상이한 도관의 임피던스는 실질적으로 동일하게 되도록 제어될 수 있다. 이러한 맥락에서, 임피던스 제어는 개별 도관의 임피던스를 지정하고 상이한 도관의 임피던스를 매칭하는 기능을 포함한다. 또한, 상이한 도관의 ToF(비행 시간)에 의해 측정된 전기 경로 길이(물리적 경로 길이와 반대)는 실질적으로 동일할 수 있다. 그리고, 상이한 전기 도관에 의해 생성된 신호 감쇠는 실질적으로 동일할 수 있다. 일부 구현에서, AF 동축 구조의 모든 전기 도관은 동일한 임피던스, 전기 경로 길이 및 감쇠를 갖는다. 다른 구현에서는, 이것이 해당되지 않고, 이러한 특성은 다양하다. 예를 들면, 일부 구현에서, 테스트 전자 장치는 이들 파라미터 중 하나 이상의 변이를 설명하고 및/또는 수정할 수 있다.
AS 동축(206) 구조는 완전히 집적된 구조일 수 있고, 여기서 상술한 바와 같은 능동 및/또는 수동 회로 소자(예를 들면, 커패시터, 발룬, 마이크로웨이브 스위치, MIMIC 등)가 AS 동축 구조의 일부로서 형성된다. 예를 들면, 이들 능동 및/또는 수동 회로 소자는 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 있다. 일부 구현에서, 이들 능동 및/또는 수동 회로 소자의 전부는 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 있다. 일부 구현에서, 이들 능동 및/또는 수동 회로 소자 중 일부만이 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 있다. 일부 구현에서, 이러한 능동 및/또는 수동 회로 소자는 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 없다. 대신에, 이러한 능동 및/또는 수동 회로 소자는 미리 형성되어 AS 동축 구조에 연결될 수 있고 동축 신호 전송 도관에 적절히 연결되어 의도된 대로 신호 전송에 영향을 줄 수 있다.
일부 구현에서, PCB(101)는 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 있다. 일부 구현에서, PCB(101)는 추가적인 제조 및/또는 기계 가공 프로세스를 사용하여 구조물을 형성하는 동안 AS 동축 구조의 일부로서 구성될 수 없다. 대신에, PCB(101)는 사전에 형성될 수 있고, AS 동축 구조가 그에 적절하게 연결되거나 내부에 집적될 수 있다.
AS 동축 구조와 PCB가 분리된 구조인 구현에서, 형성되면, AS 동축 구조는 PCB 상에 적절하게 장착될 수 있다. 예를 들면, AS 동축 구조는 PCB 상에 장착되어 적절한 전기 접속이 이루어질 수 있고, 따라서 하나 이상의 동축 전송 도관이 동축 전송 도관을 통해 테스트 전자 장치와 DUT 사이의 경로(들)를 따라서 애플리케이션 공간(PCB를 포함하는)을 통해 신호를 전송하도록 다른 동축 구조 또는 다른 구조에 연결할 수 있도록 한다.
일부 구현에서, AS 동축 구조는 구조 내로 형성된 하나 이상의 냉각 도관을 포함할 수 있다. 냉각 도관은 액체 및/또는 가스를 포함할 수 있는 냉각제 소스에 연결될 수 있다. 예를 들면, 물, HFE(하이드로 플루오로 에테르) 또는 기타 냉각제가 사용될 수 있다. 냉각 도관은 냉각제의 누출을 방지하기 위해 기밀하여 밀봉될 수 있다. 냉각 도관은 AS 동축 구조 내에서만 배치될 수 있거나 또는 다른 동축 구조(하기에 기술되는 상호 접속부를 포함)를 통해 테스트 시스템에서 종단 간(end-to-end)으로 연장될 수 있다. 냉각 도관은 애플리케이션 공간 내에서 또는 테스트 시스템의 임의의 위치 내의 회로 소자의 열 환경 내에 배치될 수 있다. 예를 들면, 테스트 시스템은 DUT로부터의 신호를 검출하기 위한 센서를 포함할 수 있다. 냉각 도관은 적절한 온도 레벨로 센서를 유지하기 위해 센서에 열적으로 영향을 주도록 위치될 수 있다.
상술한 바와 같이, 본 명세서에 기술된 스위칭 매트릭스는 테스트 전자 장치와 웨이퍼 또는 임의의 위치상의 DUT 사이의 시스템의 종단 간 동축 전송을 제공하는데 사용될 수 있다. 이와 관련하여, PCB 상의 전자 장치는 특정한 피치로 배열될 수 있다. 일부 구현에서, 피치는 인접한 전자 장치들의 부분들(예를 들면, 중심들) 사이의 거리를 포함한다. 다른 구현들에서, 피치는 상이하게 정의될 수 있다. PCB 상의 피치는 필수적이지는 않지만 일반적으로 웨이퍼 상에 대응하는 DUT 접촉부의 피치보다 크다. 예를 들면, 일부 예시적 구현에서, PCB 상의 피치는 15mm이고 웨이퍼 상의 피치는 5mm이다. 특히, 본원에서 기술된 시스템은 임의의 피치 값으로 사용될 수 있으며, PCB 및 웨이퍼 상의 피치가 동일한 경우가 있을 수 있다.
도 3은 도 1 및 도 2와 관련하여 기술된 유형의 테스트 시스템(300)의 예를 도시한다. 도 3은 또한 PCB 상의 전자 장치(302)의 피치와 웨이퍼(305) 상의 DUT에 대한 대응 접촉부(306) 간의 비교를 도시한다. 도 3에 도시된 바와 같이, 프로브 카드상의 전자 장치들(302)에 대한 DUT 패턴은 웨이퍼(305)상의 실제 DUT(321, 322)와 피치 차이를 갖는다.
상술한 바와 같이, 일부 구현에서, 본원에 기술된 테스트 시스템은 상술한 바와 같은 AS 동축 구조(206)와 웨이퍼 상의 DUT 접촉부 사이에 신호를 라우팅하기 위한 상호 접속부를 제공한다. 이는 PCB의 피치를 웨이퍼의 피치로 변환시키는 상호 접속부를 사용하여 수행될 수 있다. 이를 위해, 예시적인 구현에서, 전자 장치들 및 연관된 회로들은 예를 들면 장치들 사이에서 인치 단위로, 제1 피치로 PCB 상에 배열된다. 상호 접속부는 PCB 상의 제1 피치 공간으로부터 제1 피치보다 적은 웨이퍼 상의 피치(제2 피치)로 변환하는 데 사용된다. 일부 구현에서, 공기-유전체 동축 라인은 상호 접속부 및 AS 동축 구조에서 사용된다. 공기를 유전체로 사용하면 유전 손실을 줄일 수 있는 반면, 공기의 더 낮은 유전율은 가장 일반적으로 사용되는 유전체와 비교하여 주어진 임피던스에 대해 더 큰 도전체 및 더 낮은 전도 손실을 허용할 수 있다; 그러나, 공기 이외의 유전체가 사용될 수 있다. 동축 구성을 사용하면 또한 표피 깊이의 전도 손실을 감소시킬 수 있다.
일부 구현에서, 다른 유전체가 공기에 추가하여 또는 공기 대신에 사용될 수 있다. 이러한 유전체의 예는 플라스틱, 세라믹 및 유리를 포함하지만 이에 한정되지 않는다. 공기가 사용되는 예에서, 추가적인 유전체 재료는 외부 비-공기 재료와 공기에 인접한 내부 도전성 재료 사이의 간격을 유지 및/또는 지지하는데 사용될 수 있다. 일부 구현에서, 내부 도전성 재료와 공기 사이에 추가적인 유전체 재료가 있을 수 있다. 예를 들면, 적용가능한 경우, 내부에서 외부로, 순서는 내부 도전성 재료, 유전체, 공기, 외부 재료 등으로 진행될 수 있다. 임의의 구현에서의 각 유전체는 다수의 유전체 재료로 구성될 수 있다.
일부 구현에서, 본원에 기술된 테스트 시스템은 웨이퍼-레벨 테스트용 동축 라인을 생성하기 위한 추가적인 제조 프로세스를 이용한다. 예시에서, 2 ½-D 및 3D 인쇄와 같은 추가적인 제조 프로세스가 테스트 PCB 상의 전자 장치와 웨이퍼 레벨 DUT 접촉부 사이에서 인터페이싱할 수 있는 피치로 동축 라인을 생성하는 데 사용될 수 있다. PCB 상의 전자 장치와 웨이퍼 상의 DUT 접촉부 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 사용하면 일부 전자 장치의 병렬 테스트를 개선할 수 있다.
이와 관련하여, 신호 전송의 일관성을 높이기 위해, 상이한 도관의 전기적 특성이 실질적으로 일치해야 한다. 예를 들면, 상이한 도관의 임피던스는 실질적으로 같게 되도록 제어되어야 한다. 이러한 맥락에서, 임피던스 제어는 개별 도관의 임피던스를 지정하고 상이한 도관들의 임피던스를 일치시키는 기능을 포함한다. 또한, 상이한 도관들의 ToF(비행 시간)에 의해 측정된 전기 경로 길이(물리적 경로 길이와 반대)는 실질적으로 동일해야 한다. 그리고, 상이한 전기 도관들에 의해 생성된 신호 감쇠는 실질적으로 동일해야 한다. 일부 구현에서, 상호 접속부의 모든 전기 도관은 동일한 임피던스, 전기 경로 길이 및 감쇠를 가진다. 다른 구현에서, 이것은 반드시 그럴 필요는 없다. 예를 들면, 일부 구현에서, 테스트 전자 장치는 이들 파라미터 중 하나 이상의 변이를 설명하고 및/또는 수정할 수 있다.
예시적인 구현에서, PCB(101)에 포함된 전기 소자는 무선 주파수(RF) 프로브 기능의 일부인 전자 장치를 포함한다. 다른 구현들에서, 본원에 기술된 테스트 시스템들은 상이한 유형의 터치다운 또는 기타 테스트 기능을 위한 상호 접속을 제공하는데 사용될 수 있다.
다시 도 3을 참조하면, 예시적인 테스트 시스템(300)은 전기 소자를 포함하는 도 1에 도시된 유형의 PCB(301)를 포함한다. 본 예시에서, 전기 소자는 DUT에 대해 웨이퍼 레벨 테스트를 수행하기 위해 사용되는 프로브 카드의 일부인 전자 장치(302)를 포함한다. 그러나, 본원에 기술된 시스템은 프로브 카드의 일부인 전자 장치를 포함하는 PCB와의 사용에 한정되지 않는다. 오히려, 전기 소자는 예를 들면, 신호가 그로부터 라우팅 될 수 있거나 신호가 그를 향해 라우팅 될 수 있는 임의의 것을 포함할 수 있다. 예를 들면, 전기 소자는 PCB 상에 종단되는 케이블 또는 기타 유형의 전기 도관을 포함할 수 있다. 본 예시에서, PCB는 또한 구조 보강재(304)를 포함한다. 또한 본 예시에서, 회로(325)는 각각의 대응하는 전자 장치와 연관된다.
전자 장치(302)는 도 3에 도시된 바와 같이 제1 피치로 배열된다. 제1 피치는 전자 장치들 간의 임의의 거리일 수 있다. 도 3의 예시에서, 전자 장치(302)가 배열되는 피치는 웨이퍼(305) 상의 대응하는 DUT 접촉부의 피치보다 크다. 그러나, 상술한 바와 같이, 다른 구현에서, 이는 그렇지 않을 수도 있다. 예를 들면, 다른 구현들에서, 전자 장치들(302)이 배열되는 피치는 웨이퍼(305) 상의 대응하는 DUT 접촉부들의 피치 이하일 수 있다. PCB(301) 상의 전자 장치들(302)은 웨이퍼(305) 상의 대응하는 DUT 접촉부들(306)로 맵핑한다. 즉, 전자 장치(302) 상의 적절한 신호 접촉부와 웨이퍼(305) 상의 대응하는 DUT 접촉부들 사이에 전기 경로가 있다. 따라서, 웨이퍼(305) 상의 DUT의 테스트는 전기 경로를 통해 웨이퍼(305) 상의 DUT로/DUT로부터 신호를 라우팅함으로써 PCB(301) 상의 전자 장치(302)에 의해 가능해질 수 있다.
전자 장치(302)와 웨이퍼(305) 상의 접촉부들(306) 사이의 전기 경로는 상호 접속부(309)를 포함한다. 일부 실시예에서, 상호 접속부(309)는 임피던스-제어되고(예를 들면, 특정 임피던스 또는 임피던스 범위를 얻기 위해 제조 또는 달리 구성되는), 동축 구조를 가지고, 전기적 성능의 측면에서 동축 케이블을 시뮬레이션하는 부가적으로 제조된 전기 도관을 포함한다. 일부 구현에서, 부가적으로 제조된 전기 도관은 공기와 같은 유전체(예를 들면, "공기 유전체")에 바로 인접한(예를 들면, 둘러싸여 있거나 실질적으로 둘러싸여 있는) 전기 도전성 재료(예를 들면, 구리와 같은 금속)를 포함한다. 예를 들면, 내부에서 외부로, 순서는 다음과 같이 진행될 수 있다: 적용 가능하다면, 내부 도전성 재료, 공기, 외부 재료 등.
일부 구현에서, 다른 유전체가 공기에 추가로 또는 공기 대신에 사용될 수 있다. 이러한 유전체의 예는 플라스틱, 세라믹 및 유리를 포함하지만 이에 한정되지 않는다. 공기가 사용되는 예에서, 추가적인 유전체 재료가 외부 비 공기 재료와 공기에 인접한 내부 도전성 재료 사이의 간격을 유지 및/또는 지지하는데 사용될 수 있다. 일부 구현에서, 내부 도전성 재료와 공기 사이에 추가적인 유전체 재료가 있을 수 있다. 예를 들면, 적용 가능하다면, 내부에서 외부로, 순서는 내부 도전성 재료, 유전체, 공기, 외부 재료 등으로 진행될 수 있다. 임의의 구현에서의 각 유전체는 다수의 유전체 재료로 구성될 수 있다.
도 4는 하기에 기술되는 바와 같은 추가적인 제조 프로세스를 통해 생성되고 본원에 기술된 임의의 동축 도관을 구현하는데 사용될 수 있는 부가적으로 제조된 전기 도관(400)의 예를 도시한다. 도관(400)은 적어도 부분적으로 공기(402)에 의해 둘러싸인 구리와 같은 내부 도전성 재료(401)를 포함한다. 공기 주위에서 부가적으로 제조된 전기 도관(400)의 구조를 형성하는 다른 재료(404)가 있다. 다른 재료는 금속일 수 있고, 내부 도전성 재료에 대한 리턴 경로로서 기능할 수 있다. 다른 구현에서, 부가적으로 제조된 전기 도관은 도 4에 도시된 것과 상이한 구조 및/또는 구성 요소를 가질 수 있다. 일부 구현에서, 부가적인 제조 프로세스는 전기 도관 3D 인쇄를 포함하여, 상호 접속부를 생성하기 위해 사용된다. 다른 구현에서, 부가적인 제조 프로세스는 결과적인 3D 구조를 생성하기 위해 층상에 층을 형성하는 단계를 포함하며, 그 예는 전기 주조성(electroforming) 및 상감법(damascene) 구성을 포함하지만 이에 한정되지는 않는다. 때때로, 이러한 기술들을 2½-D 인쇄라고 한다. 일부 정의에서, 인쇄 프로세스는 인쇄물의 다층이 적층되고 층들 사이의 상호 접속을 생성할 때 2½D가 된다. 다른 정의에서, 심지어 단일 인쇄 층을 생성하는 프로세스가, 단층이 반드시 두께를 갖기 때문에 2½D 인쇄 프로세스를 구성한다.
도 5는 도 4에 도시된 것과 같이, 임피던스 제어되고 PCB 상의 전자 장치와 웨이퍼 상의 DUT 접촉부 사이의 전기 경로의 일부분인 부가적으로 제조된 전기 도관(501)을 포함하는 상호 접속부(500)의 예를 도시한다. 본 예시에서, 부가적으로 제조된 전기 도관(501)은 공기 유전체(502)에 인접하고 또다른 재료(503)로 둘러싸인 전기 도전성 재료를 포함한다. 그러나, 상술한 바와 같이, 일부 구현 예에서, 공기 이외의 또는 공기에 추가한 유전체가 사용될 수 있다. 예시적인 상호 접속부(500)는 PCB의 제1 피치(505)에서의 전기적 접속을 웨이퍼의 보다 밀집한(tighter)(예를 들면, 보다 작은) 제2 피치(506)로 변환한다. 여기서, 제1 피치는 PCB 상의 전자 장치의 분리 및 그에 따른 전기 접속에 대응하고, 제2 피치는 웨이퍼 상의 DUT 접촉부의 분리에 대응한다.
도 5에서, 내부 도전성 재료의 상대적 두께는 공기 유전체의 크기와 마찬가지로 상호 접속부 전체에 걸쳐 거의 동일하게 유지된다. 그러나 추가 재료의 양은 PCB에 가장 가까운 지점과 웨이퍼에 가장 가까운 지점 사이에서 변한다. 추가적인 제조 프로세스는 웨이퍼 근처에서 그러한 밀집한 피치의 생성을 가능하게 한다. 상호 접속부의 구조 전체에 걸쳐서, 일부 구현에서, 도관의 외벽과 중심 도체 사이의 물리적 관계가 설계되고 생성되어 둘 사이의 고정된 동조 관계(tuned relation)를 형성하며, 이는 예를 들면 50Ω 전송 도관에서와 같이 임피던스에 의해 측정될 수 있다.
도 6은 임피던스 제어되고 PCB 상의 전자 장치와 웨이퍼 상의 DUT 접촉부 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 포함하는 본원에 기술된 유형의 상호 접속부(600)의 다른 예를 도시한다. 도 6의 예시에서, 상호 접속부(600)는 공간(602)에 의해 분리된 전자 장치의 그룹(601) 사이의 피치를 보다 밀집한 피치(604)로 변환하며, 여기서 웨이퍼 상의 대응하는 그룹에 대한 DUT 접촉부는 더 작은 공간(606)에 의해 분리된다.
일부 구현에서, 도 3에 도시된 바와 유사하게, PCB 상의 전자 장치와 웨이퍼 상의 접촉부 사이의 전기 경로는 상호 접속부(309)에 추가한 구조를 포함한다. 예를 들면, 이러한 구조는 PCB(301) 및 상호 접속부(309)를 전기적 및 물리적으로 접속시키는 인터포저 재료(interposer material)(310)를 포함할 수 있다. 구조는 또한 접촉기 조립체(312)를 포함할 수 있다. 접촉기 조립체(312)는 전기적 및 물리적으로 상호 접속부(309)와 웨이퍼(305) 상의 접촉부들을 접속할 수 있다. 일부 구현에서, 접촉기 조립체(312)는 상호 접속부에서의 전기 도관을 웨이퍼 상의 대응하는 접촉부들로 전기적 및 물리적으로 접속하는 하나 이상의 핀(예를 들면, 스프링 기반 POGO® 핀들과 같은)을 포함할 수 있다. 다른 구현에서, 접촉기 조립체(312)는 상호 접속부의 전기 도관과 웨이퍼 상의 대응 접촉부들 사이에 적절한 전기적 및 물리적 연결을 이루는 하나 이상의 MEMS(Micro Electro-Mechanical Systems) 장치를 포함할 수 있다. 일부 구현에서, 도 3에 도시된 것보다 적은 구조 또는 더 많은 구조가 포함될 수 있다.
일부 구현에서, PCB 상의 전자 장치와 웨이퍼 상의 접촉부들 사이의 전기 경로는 상호 접속부만을 포함한다. 그러한 구현에서, 인터포저 재료(310), 접촉기 조립체(312) 및 임의의 다른 적절한 중간 구조의 구조 및/또는 기능은 상호 접속부를 형성하는 추가적인 제조 프로세스 동안 상호 접속부의 일부로서 구축될 수 있다. 일부 예시적인 구현에서, 이러한 구조는 추가적인 제조 이외의 프로세스를 통해 상호 접속부 내부에 형성되거나 상호 접속부에 통합될 수 있다.
본원에 기술된 시스템에서 사용될 수 있는 추가적인 제조 프로세스의 예는 캘리포니아 밴 누이스의 마이크로패브리카 인코포레이티드(Microfabrica, Inc.)에 의해 개발된 MICA Freeform™ 프로세스 및 노스캐롤리나 더럼의 뉴보트로닉스, 엘엘씨(Nuvotronic, LLC)에 의해 개발된 Polystrata™ 프로세스를 포함하지만 이에 한정되는 것은 아니다.
도 7은 본원에 기술된 유형의 동축 구조(공기와 같은 유전체에 인접한 전기 도전성 재료를 포함하는 부가적으로 제조된 전기 도관을 포함하는)를 생성하는 프로세스에서 사용될 수 있는 동작을 포함하는 추가적인 제조 프로세스(700)의 예를 도시한다. 도 7의 부가적인 제조 프로세스는, 본원에 기술된 임의의 동축 구조를 구현하기 위해 사용될 수 있다. 예시적인 프로세스(700)는 평면 기판(701)을 가지고 시작한다(710). 패턴화된 폴리머(702)가 평면 기판(701)에 추가된다(711). 패턴화된 폴리머(702)의 상부에 금속층(703)이 추가되고(712), 이는 패턴화된 폴리머의 패턴을 채운다(fill-in). 그런 다음, 표면이 평탄화되어(713) 과량의 금속이 제거된다. 동작들(710 내지 713)은 임의의 적절한 횟수만큼 반복되어(714) 매립된 금속을 갖는 폴리머로 구성된 층의 스택(704)을 생성한다. 적절한 수의 층이 적층되면, 용매를 사용하여 폴리머를 제거하여(715), 노출된 금속(706)을 남긴다. 그러나, 동작(710 내지 715)으로 구성된 이 기본 프로세스는 전형적으로 동축 라인(예를 들면, 공기 유전체로 둘러싸인 도전성 재료)의 중심을 지지하도록 강화된다.
예를 들면, 도 8은 프로세스(700)의 동작들과 유사한 동작들 포함하고 공기와 같은 유전체에 의해 둘러싸인 도전성 재료로 구성된 전기 도관을 생성하는데 사용될 수 있는 프로세스(800)의 예를 도시한다. 도 8의 부가적인 제조 프로세스는 또한 본원에 기술된 임의의 동축 구조를 구현하는데 사용될 수 있다. 프로세스(800)에 따르면, 완료될 때까지 층들을 추가함으로써 계층(strata)이 형성된다. 계층은, 예를 들면 리소그래피, 전기 도금 및 평탄화를 통해 상기 동작(710 내지 714)에 따라 형성되어, 매립된 금속층(들)을 갖는 패턴화된 폴리머로 구성된 구조를 생성할 수 있다. 계층의 구축 중 하나 이상의 지점에서, 유전체 스트랩(807)이 금속층에 매립되어(804), 내부 도전성 재료(808)를 지지하도록 할 수 있다. 리소그래피, 전기 도금 및 평탄화를 포함하는 연속적인 동작을 수행함으로써 다중 계층(809)이 구축될 수 있다. 그런 다음, 폴리머(또는 사용되는 레지스트가 무엇이든)가 용해되어(805) 최종 전기 도관(810)을 남길 수 있다.
다른 구현들에서, 본원에 기술된 것과 다른 추가적인 제조 프로세스들이 상호 접속부를 생성하는데 사용될 수 있다. 예를 들면, 실제 3D 인쇄를 사용하여 상호 접속부를 생성할 수 있다.
다시 도 3을 참조하면, 테스트 프로세스의 일부로서, PCB(301), 인터포저 재료(310), 상호 접속부(309), 및 접촉기 조립체(312)로 구성된 구조(320)가 DUT(321)의 블록에 대한 접촉부들과 접촉(예를 들면, 전기 접속)되도록 할 수 있다. 이들 DUT는 예를 동시에 병렬로 테스트될 수 있다. 그런 다음, 구조(320)는 웨이퍼(305) 상의 DUT의 또다른 블록(322)과 접촉하게 될 수 있고, 이들 DUT는 병렬로 테스트될 수 있다. 이 프로세스는 웨이퍼 상의 모든 DUT가 테스트될 때까지 반복될 수 있다. 테스트 프로세스는 컴퓨터로 제어될 수 있다. 예를 들면, 웨이퍼를 가로지르는 이동은 컴퓨터로 제어될 수 있고, 테스트 신호의 애플리케이션 및 분석은 컴퓨터 제어가 되는 등이 있을 수 있다.
도 9는 PCB(1002)상의 테스트 회로 전자 장치들(미도시)과 웨이퍼 상의 DUT 접촉부들(미도시) 사이에서 신호들을 라우팅하기 위해 부가적으로 제조된 전기적 상호 접속부(1001) 및 연관된 구조들의 또 다른 예시적 구현을 도시한다. 도 9의 예시적인 구현에서, 부가적으로 제조된 전기 상호 접속부는 개별 부가적으로 제조된 전기 도관(1003)을 포함한다. 개별 부가적으로 제조된 전기 도관(1003)은 본원에 기술된 유형일 수 있고, 예를 들면, 이들은 소형 동축 구조일 수 있고, 각각의 도관은 공기, 세라믹, 유리, 플라스틱 등과 같은 유전체 재료로 둘러싸인 전기 도전성 코어(중심)를 구비한다. 전기 도전성 코어는 차례로 코어에 대한 전기적 리턴으로서 기능하는 전기 도전성 외부 재료에 의해 둘러싸인다. 전기 도전성 외부 재료는 차례로 절연체에 의해 둘러싸이거나 공기에 의해 다른 도전체로부터 절연되거나, 또는 다른 외부 재료에 전기적으로 연결될 수 있다.
예시적인 상호 접속부(1001)에서, 부가적으로 제조된 전기 도관들 중 적어도 일부(예를 들면, 전부)는 전기 경로 길이/비행시간(ToF), 임피던스 및 신호 감쇠와 같은 실질적으로 일치하는 전기적 특성을 갖도록 구성된다. 이러한 전기적 특성을 실질적으로 매칭시킴으로써, 도관 사이의 신호 전송 시간에 차이가 생길 기회를 감소시킬 수 있고, 이에 따라 상호 접속부를 통한 전송으로 인한 타이밍 오류를 감소시킬 수 있다. 이러한 측면에서, 실질적인 매칭은 하나 이상의 미리정의된 허용 오차와 동일하거나 그 안의 매칭을 포함할 수 있다. 일부 구현에서, 전기 경로 길이, 임피던스 및 신호 감쇠 중 단지 하나 또는 2개만 실질적으로 일치하는 것이 적절할 수 있다.
이러한 구현 예에서, 만곡 또는 사행형(serpentine) 도관 부를 사용함으로써 적어도 부분적으로 일치하는 전기적 특성이 달성된다. 예를 들면, 도 9에 도시된 바와 같이, 개별 도관은 만곡 또는 사행형 도관 부(1004)를 포함한다. 이들 부분은 전기 경로 길이, 임피던스 및 신호 감쇠가 상이한 도관 사이에서 동일하도록 구성된다. 도 9의 예시적인 구현에서, 도관(1003a)은 신호를 도관(1003b)보다 그 원점으로부터 더 멀리 있는 지점으로 라우팅한다. 만곡 또는 사행형 부(1004)가 없으면, 이러한 차이는 도관(1003b)과 상이한 전기적 특성을 갖는 도관(1003a)을 가져올 수 있다. 그 결과, 상이한 도관을 통과하는 신호와 도관(1003a)을 통과하는 신호는 도관(1003b)을 통과하는 신호와는 다른 전기적 특성(예를 들면, 타이밍, 감쇠 등)을 가질 것이다. 그러나, 만곡 또는 사행형 부(1004)의 부가는 도관(1003b)의 신호 전달 경로를 효과적으로 연장시켜, 전기 경로 길이, 임피던스 및 신호 감쇠와 같은 상이한 도관의 전기적 특성을 일치시켜서, 상호 접속부의 다른 도관을 통해 전송되는 상이한 신호들에 대한 상이한 효과의 가능성을 감소시킨다. 사행형 부 또는 만곡부는 원하는 전기 특성을 얻기 위해 도관의 적절한 부분 또는 부분들에 추가될 수 있다.
도 9의 예시적인 구현에서, 웨이퍼 상의 접촉부의 피치는 일 차원(예를 들면, X 차원(1007))으로 유지되지만 다른 차원(예를 들면, Y 차원(1008))으로는 유지되지 않는다. 즉, 도관들 사이의 간격은 웨이퍼 상의 접촉부에 대해 Y 차원(1008)으로 펼쳐진다(spread out). X 방향(1007)에서, 도관들 사이의 간격은 웨이퍼 상의 접촉부들 사이의 간격과 거의 동일하다. 본 예시에서, 도관(1009)의 그룹에 대해, X 방향(1007)에서 12개의 도관이 있고 Y 방향(1008)에서 12개의 도관이 있다. 이것은 도 9에 도시된 도관의 각 그룹에 대한 경우일 수도 있고 아닐 수도 있다. 이러한 유형의 간격은 이점이 있을 수 있다. 예를 들면, 많은 수의 웨이퍼 접촉부들을 수용하기 위해 상호 접속부의 전면 또는 후면에 추가적인 도관 그룹을 추가하는 것이 가능할 수 있다.
상호 접속부(1001)는 또한 DUT(웨이퍼) 상의 대응하는 접촉부들에 전기적 접속을 제공하는 핀(예를 들면, POGO® 핀과 같은 스프링 접촉 핀)을 포함하는 회로 보드와 같은 구조(1010)를 포함할 수 있다. 전기 경로는 구조(1010)를 통과하여 회로 보드(1011)(예를 들면, 인터포저 보드)에 도달한다. 회로 보드(1011)는 웨이퍼와 회로 보드(1002) 사이의 전기 전송 경로에서 인덕턴스를 보상하는데 사용되는 능동 및/또는 수동 전자 구성 요소를 포함한다. 일부 구현에서, 수동 전자 구성요소는 커패시터, 발룬 또는 스위치가 될 수 있지만; 그러나, 다른 능동 및/또는 수동 전자 구성 요소가 사용될 수 있다.
전기 경로는 회로 보드(1011)를 통해 부가적으로 제조된 전기 도관(1003)까지 연장된다. 이로부터, 전기 경로는 상술한 바와 같이 회로 보드(1002) 상의 전기 소자로 연장된다.
상기 예시에서, 평면(핀이 DUT와 접촉하는)이 회로 보드(1002)에 실질적으로 평행하도록 구조(1010)의 각도를 조정하는 메커니즘으로서 3개의 나사(1012)(도 10 참조)가 사용된다. 예를 들면, 하나 이상의 나사(1012)가 평면을 조정하기 위해 조여지거나 느슨해 질 수 있다. 다른 구현 예에서, 상이한 메카니즘이 핀 및 회로 보드를 평행하게 유지하기 위해 기계적 조정을 하도록 사용될 수 있다.
사행형 경로 및 도 9에 도시된 다양한 다른 구조물은 AS 동축 구조(206), 또는 보다 일반적으로는 스위칭 매트릭스(201)를 구현하기 위해 사용될 수 있다. 예를 들면, 스위칭 매트릭스(201)는 또한 그 도관의 신호 전송 경로를 효율적으로 연장하는 만곡 또는 사행형 부를 포함하여, 전기 경로 길이, 임피던스 및 신호 감쇠와 같은 상이한 도관의 전기적 특성이 매칭하도록 하여, 상호 접속부의 상이한 도관들을 통해 전송되는 상이한 신호들에 상이한 영향을 미칠 가능성을 줄인다. 사행형 또는 만곡부는 원하는 전기 특성을 얻기 위해 도관의 적절한 부분 또는 부분들에 추가될 수 있다.
도 10은 마이크로 스트립 구조물, 스트립 라인 구조물 또는 동일 평면 도파관 구조물을 사용하여 상호 접속부를 통해 신호를 전송하기 위한 전기 도관(1015)을 생성하는 대안적인 구현의 예를 도시한다. 이들 각각의 구조물은 에칭을 사용하여 생성되며, 따라서 적절한 전기 및 기계적 연결을 생성하기 위해 재료가 장치로부터 제거된다는 의미로 감산적으로 제조(예를 들면, 기계 가공)된다. 마이크로 스트립 구조물, 스트립 라인 구조물 또는 동일 평면 도파관 구조물은 또한 스위칭 매트릭스(및 그에 따라 PCB)를 통해 상호 접속부로 그리고 상호 접속부로부터 신호를 전송하기 위한 동축 구조(206)를 생성하는데 사용될 수 있다.
이와 관련하여, 임피던스 제어 채널을 생성하기 위해, 힘(흔히 "신호"라고 함) 라인과 리턴(종종 "접지"라고도 함) 라인의 2개의 것이 필요하다. 채널을 만들려면 완전한 회로가 필요하다. 힘과 리턴(신호와 접지)의 조합은 완전한 회로를 기술한다. 힘과 리턴 사이의 기하학적 관계는 임피던스를 생성한다.
도 12a를 참조하면, 스트립 라인 구성에서, 임피던스 제어 신호 라인(1301) (DUT를 향하여 신호를 전송하는 라인)은 2개의 리턴(접지) 평면(1302)(이는 신호가 힘과 리턴을 모두 가져서 완전한 회로를 생성한다는 측면에서 실제로 "리턴"임) 사이에 층을 이룬다. 이러한 힘과 리턴 라인 사이의 기하학적 관계는 회로의 임피던스를 판정하는 인자이다. 수지와 직물(1303)은 도전성 경로 사이에 있을 수 있다. 도 12b를 참조하면, 마이크로 스트립 구성은 접지 평면 중 하나를 제거하고 신호 라인(1304) 및 접지 평면(1305)을 남긴다. 마이크로 스트립의 이점은, 진정한 공기 환경이 신호 라인 주위에 시행될 수 있다면, 신호가 트레이스로 전해질 때 전자기 손실이 적어질 것이라는 점이다. 도 12c를 참조하면, 동일 평면 도파관은 접지 평면(1307)이 신호 라인(1308)과 동일 평면인 마이크로 스트립의 형태이다. 임피던스는 주로 구조의 표면상의 트레이스의 관계로부터 유도된다. 동일 평면 도파관은 신호가 서로 인접할 때 트레이스 사이에 누화 또는 유도 결합을 일으킬 수 있는 좋은 선택이다. 본원에 기술된 임의의 동축 구조는 도 12a, 12b, 및/또는 12c에 도시된 구조를 사용하여 구현될 수 있다.
다시 도 10을 참조하면, 상호 접속부 또는 스위칭 매트릭스의 각 도관은 스트립 라인 구성, 마이크로 스트립 구성 또는 동일 평면 도파관 구성을 가질 수 있다. 그렇지 않으면, 도관의 기능 및 특징은 상술한 부가적으로 제조된 도관과 실질적으로 동일하다. 도 10에서, 상이한 그룹의 도관(1013)은 절연 재료로 덮힌 다. 절연 재료의 부분(1014)이 제거되어 웨이퍼와 프로브 카드 사이에 전기 경로를 생성하는 도관의 사행형 부(1004)가 드러난다. 이것은 도 11에서 클로즈업으로 도시된다.
본원에서 기술된 특징들 중 임의의 특징은 미국 특허 출원 제14/084,414호에 발견된 임의의 적절한 특징과 결합될 수 있고, 그 내용은 본원에 참조로 포함된다. 예를 들면, 본원에 기술된 구조는 제1 피치로 배열된 전기 소자를 포함하는 회로 보드; 제1 피치보다 적은 제2 피치로 배열된 접촉부들을 포함하는 웨이퍼; 및 부가적으로 제조된 전기 도관이 전기적으로 도전성 재료를 포함하는 전기 소자와 접촉부 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 포함하는 상호 접속부;를 포함한다.
본원에 기술된 바와 같이, 테스트는 시스템 처리 장치, 임베디드 처리 장치 및/또는 프로그래밍 가능한 로직의 조합을 이용하여 수행될 수 있다. 예를 들면, 이들 상이한 엘리먼트들 각각은 다수의 장치를 병렬 또는 순차적으로 테스트하기 위해 하나 이상의 테스트 프로그램 상에서 실행될 수 있다. 본원에 기술된 테스트는 RF 테스트에 한정되지 않고 오히려 마이크로프로세서, 프로그래밍 가능한 로직 등을 포함하는 임의의 전자 장치를 테스트하는데 사용될 수 있다.
본 명세서는 "테스트" 및 "테스트 시스템"과 연관된 예시적 구현을 기술하지만, 본원에 기술된 장치 및 방법은 임의의 적절한 시스템에서 사용될 수 있으며 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.
본원에 기술된 바와 같이, 수행된 테스트는 하드웨어 또는 하드웨어 및 소프트웨어의 조합을 이용하여 구현 및/또는 제어될 수 있다. 예를 들면, 본원에 기술된 것들과 같은 테스트 시스템은 다양한 지점에 위치한 다양한 컨트롤러 및/또는 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치 간의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러 및 처리 장치는 테스트 및 교정의 제어 및 조정을 수행하기 위해 다양한 소프트웨어 루틴을 실행할 수 있다.
테스트는, 하나 이상의 데이터 처리 장치, 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터 및/또는 프로그래밍 가능한 논리 구성 요소에 의해 실행하거나, 또는 이들의 동작을 제어하기 위해, 하나 이상의 컴퓨터 프로그램 제품, 예를 들면 하나 이상의 비 일시적 기계 판독 가능 매체와 같은 하나 이상의 정보 매체로 유형으로 구현된 하나 이상의 컴퓨터 프로그램을 사용하여 적어도 부분적으로 제어될 수 있다.
컴퓨터 프로그램은 컴파일 언어 또는 인터 프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 그것은 독립 실행형 프로그램이나 모듈, 구성 요소, 서브 루틴 또는 컴퓨팅 환경에서 사용하기에 적합한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 하나의 컴퓨터 또는 하나의 위치의 여러 대의 컴퓨터 또는 여러 위치에서 분산되어 네트워크로 상호 연결되는 여러 대의 컴퓨터 상에서 실행되도록 컴퓨터 프로그램을 배포할 수 있다.
테스트 및 교정의 전부 또는 일부를 구현하는 것과 연관된 동작은 본 명세서에서 기술된 기능을 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 교정의 전부 또는 일부는 예를 들면 FPGA(필드 프로그래밍 가능한 게이트 어레이) 및/또는 ASIC(주문형 집적 회로)과 같은 전용 논리 회로를 사용하여 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 둘 모두로부터 명령 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함)의 엘리먼트는 명령을 실행하기 위한 하나 이상의 프로세서 및 명령 및 데이터를 저장하기 위한 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 데이터를 저장하기 위한 대량 PCB와 같은 하나 이상의 기계 판독 가능 저장 매체, 예를 들면 자기, 광 자기 디스크, 또는 광 자기 디스크를 포함하거나, 또는 그로부터 데이터를 수신하거나 또는 그로 송신하거나, 또는 송수신하도록 동작가능하게 결합될 것이다. 컴퓨터 프로그램 명령 및 데이터를 구현하기에 적합한 기계 판독 가능 저장 매체는 예를 들면 EPROM, EEPROM 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 내장 하드 디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는 모든 형태의 비 휘발성 저장 영역을 포함한다.
본원에 사용된 모든 "전기적 연결"은 직접적인 물리적 연결 또는 중간에 있는 구성 요소를 포함하지만 연결되어있는 구성 요소 간에 전기 신호가 흐를 수 있는 연결을 의미할 수 있다. 달리 언급되지 않는 한 본원에 언급된 전기 회로를 포함하는 모든 "연결"은 전기적 연결이고 "전기적"이라는 단어가 "연결"을 수정하는 데에 사용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.
본원에 기술된 상이한 구현들의 엘리먼트들은 상기에 구체적으로 설명되지 않은 다른 실시 예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그들의 동작에 악영향을 미치지 않고 본원에 기술된 구조들로부터 생략될 수 있다. 또한, 본원에 기술된 기능을 수행하기 위해 다양한 개별 엘리먼트들이 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

Claims (28)

  1. 테스트 전자 장치와 피시험장치(DUT) 사이의 애플리케이션 공간의 일부인 회로 보드; 및
    상기 테스트 전자 장치와 상기 DUT 사이의 전기 경로를 따라 신호를 통과시키고, 적어도 부분적으로 리턴 라인으로 둘러싸인 신호 라인을 구비하는 동축 구조;
    를 포함하는 것을 특징으로 하는 장치.
  2. 제1 항에 있어서, 상기 동축 구조에서, 상기 신호 라인은 상기 리턴 라인에 의해 완전히 둘러싸인 것을 특징으로 하는 장치.
  3. 제1 항에 있어서, 상기 동축 구조에서, 상기 신호 라인은 적어도 부분적으로 상기 리턴 라인에 의해 둘러싸인 것을 특징으로 하는 장치.
  4. 제1 항에 있어서, 상기 동축 구조는 상기 회로 보드를 관통하는 것을 특징으로 하는 장치.
  5. 제1 항에 있어서, 상기 동축 구조는 부가적으로 제조된 구조를 포함하는 것을 특징으로 하는 장치.
  6. 제5 항에 있어서, 상기 부가적으로 제조된 구조는 3D 인쇄 구조 또는 2½D 인쇄 구조를 포함하는 것을 특징으로 하는 장치.
  7. 제1 항에 있어서, 상기 동축 구조는 제조된 구조를 포함하는 것을 특징으로 하는 장치.
  8. 제1 항에 있어서, 상기 DUT는 트랜시버를 포함하고, 상기 트랜시버들 각각은 신호들을 송신 및 수신하기 위한 장치들을 포함하고;
    상기 동축 구조는 테스트를 위한 트랜시버 채널을 선택하기 위한 스위칭 매트릭스를 포함하는 것을 특징으로 하는 장치.
  9. 제1 항에 있어서, 상기 동축 구조는 능동 소자 또는 수동 소자 중 적어도 하나를 포함하는 것을 특징으로 하는 장치.
  10. 제1 항에 있어서, 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체부인 것을 특징으로하는 장치.
  11. 제1 항에 있어서, 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체부에 부착된 별개의 소자를 포함하는 것을 특징으로하는 장치.
  12. 제1 항에 있어서, 상기 동축 구조는 열 전달 재료를 유지 또는 전달하기 위한 적어도 하나의 채널을 포함하고, 상기 적어도 하나의 채널은 상기 애플리케이션 공간과 연관된 능동 또는 수동 장치에 열적으로 영향을 가하도록 배치되는 것을 특징으로 하는 장치.
  13. 제11 항에 있어서, 상기 채널 또는 채널들을 통과하는 상기 열 전달 재료는 상기 애플리케이션 공간 내의 능동 또는 수동 장치의 온도를 안정화시키도록 구성되고, 안정화는 상기 장치를 냉각 또는 가열하여 목표 온도를 유지하는 것을 포함하는 것을 특징으로 하는 장치.
  14. 피시험장치(DUT);
    상기 DUT를 테스트하기 위한 테스트 전자 장치; 및
    상기 테스트 전자 장치와 상기 DUT 사이의 전기 경로를 따라 신호를 통과시키고, 적어도 부분적으로 리턴 라인으로 둘러싸인 신호 라인을 구비하는 동축 구조;
    를 포함하는 것을 특징으로 시스템.
  15. 제14 항에 있어서, 상기 동축 구조는 제1 동축 구조이고;
    상기 시스템은:
    상기 테스트 전자 장치와 상기 제1 동축 구조 사이에서 신호를 통과시키는 제2 동축 구조; 및
    상기 제1 동축 구조와 상기 DUT 사이에서 신호를 통과시키는 제3 동축 구조;
    를 더 포함하는 것을 특징으로 하는 시스템.
  16. 제15 항에 있어서, 상기 회로 보드는 제1 피치로 배열된 전기 소자를 구비하고;
    상기 DUT는 상기 제1 피치보다 적은 제2 피치로 배열된 접촉부들을 구비하는 웨이퍼 상에 있고;
    상기 제3 동축 구조는 상기 전기 소자와 상기 접촉부들 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 구비하는 상호 접속부를 포함하고, 상기 부가적으로 제조된 전기 도관은 전기 도전성 재료를 포함하는 것을 특징으로 하는 시스템.
  17. 제16 항에 있어서, 상기 부가적으로 제조된 전기 도관 중 적어도 일부는 실질적으로 일치하는 전기 경로 길이, 임피던스 및 신호 감쇠를 갖도록 구성되는 것을 특징으로 하는 시스템.
  18. 제17 항에 있어서, 상기 부가적으로 제조된 전기 도관은 상이한 부가적으로 제조된 전기 도관들 사이에서 실질적으로 일치하는 전기 경로 길이 및 비행 시간, 임피던스 및 신호 감쇠를 달성하도록 구성된 만곡 또는 사행형(serpentine) 부를 포함하는 것을 특징으로 하는 시스템.
  19. 제14 항에 있어서, 상기 동축 구조에서, 상기 신호 라인은 상기 리턴 라인에 의해 완전히 둘러싸인 것을 특징으로 하는 시스템.
  20. 제14 항에 있어서, 상기 동축 구조에서, 상기 신호 라인은 상기 리턴 라인에 의해 완전히 둘러싸이지 않은 것을 특징으로 하는 시스템.
  21. 제14 항에 있어서, 상기 동축 구조는 부가적으로 제조된 구조를 포함하는 것을 특징으로 하는 시스템.
  22. 제14 항에 있어서, 상기 부가적으로 제조된 구조는 3D 인쇄 구조 또는 2½D 인쇄 구조를 포함하는 것을 특징으로 하는 시스템.
  23. 제14 항에 있어서, 상기 동축 구조는 기계 가공된 구조를 포함하는 것을 특징으로 하는 시스템.
  24. 제14 항에 있어서, 상기 DUT는 트랜시버를 포함하고, 상기 트랜시버들 각각은 신호들을 송신 및 수신하기 위한 장치들을 포함하고; 및
    상기 동축 구조는 테스트용 트랜시버 중 선택된 트랜시버에 대한 스위칭 매트릭스를 포함하는 것을 특징으로 하는 시스템.
  25. 제14 항에 있어서, 상기 동축 구조는 능동 소자 또는 수동 소자 중 적어도 하나를 포함하는 것을 특징으로 하는 시스템.
  26. 제14 항에 있어서, 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체부인 것을 특징으로 하는 시스템.
  27. 제14 항에 있어서, 상기 능동 소자 또는 수동 소자는 상기 동축 구조의 일체 부에 부착된 별개의 소자를 포함하는 것을 특징으로 하는 시스템.
  28. 제14 항에 있어서, 상기 동축 구조는 냉각 액체를 유지하기 위한 적어도 하나의 채널을 구비하고, 상기 적어도 하나의 채널은 상기 DUT의 테스트와 연관된 능동 소자 또는 수동 소자에 열적으로 영향을 가하도록 배치되는 것을 특징으로 하는 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200124541A (ko) 2019-04-24 2020-11-03 주식회사 엑시콘 시스템 응용 보드와 사각 형상의 프로브 카드가 결합된 dut 테스트 시스템
WO2021067011A1 (en) * 2019-09-30 2021-04-08 Electro Scientific Industries, Inc. Reduced impedance variation in a modular 2-terminal terminal contacting electrical measurement system

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10451652B2 (en) 2014-07-16 2019-10-22 Teradyne, Inc. Coaxial structure for transmission of signals in test equipment
JP6525831B2 (ja) * 2015-09-15 2019-06-05 株式会社ヨコオ コンタクトユニット及び検査治具
TWI582432B (zh) * 2016-01-20 2017-05-11 中華精測科技股份有限公司 整合電容模組之ｉｃ測試座
US9977052B2 (en) 2016-10-04 2018-05-22 Teradyne, Inc. Test fixture
US10241146B2 (en) * 2017-05-01 2019-03-26 Advantest Corporation Test system and method
KR20190051240A (ko) * 2017-11-06 2019-05-15 삼성전자주식회사 테스트 장치
US10972192B2 (en) 2018-05-11 2021-04-06 Teradyne, Inc. Handler change kit for a test system
US10677815B2 (en) * 2018-06-08 2020-06-09 Teradyne, Inc. Test system having distributed resources
US20200035591A1 (en) * 2018-07-30 2020-01-30 Dyi-chung Hu Interposer and manufacturing method thereof
TWI672506B (zh) * 2018-08-08 2019-09-21 中華精測科技股份有限公司 射頻探針卡裝置及其間距轉換板
US11493551B2 (en) 2020-06-22 2022-11-08 Advantest Test Solutions, Inc. Integrated test cell using active thermal interposer (ATI) with parallel socket actuation
US11549981B2 (en) 2020-10-01 2023-01-10 Advantest Test Solutions, Inc. Thermal solution for massively parallel testing
US11808812B2 (en) 2020-11-02 2023-11-07 Advantest Test Solutions, Inc. Passive carrier-based device delivery for slot-based high-volume semiconductor test system
US11821913B2 (en) 2020-11-02 2023-11-21 Advantest Test Solutions, Inc. Shielded socket and carrier for high-volume test of semiconductor devices
US20220155364A1 (en) 2020-11-19 2022-05-19 Advantest Test Solutions, Inc. Wafer scale active thermal interposer for device testing
US11609266B2 (en) 2020-12-04 2023-03-21 Advantest Test Solutions, Inc. Active thermal interposer device
US11604219B2 (en) 2020-12-15 2023-03-14 Teradyne, Inc. Automatic test equipement having fiber optic connections to remote servers
US11862901B2 (en) 2020-12-15 2024-01-02 Teradyne, Inc. Interposer
TWI752781B (zh) * 2020-12-31 2022-01-11 致茂電子股份有限公司 雷射二極體檢測系統及其檢測方法
US11573262B2 (en) 2020-12-31 2023-02-07 Advantest Test Solutions, Inc. Multi-input multi-zone thermal control for device testing
US11587640B2 (en) 2021-03-08 2023-02-21 Advantest Test Solutions, Inc. Carrier based high volume system level testing of devices with pop structures
US11855376B2 (en) 2021-03-24 2023-12-26 Teradyne, Inc. Coaxial contact having an open-curve shape
US12046787B2 (en) 2021-05-14 2024-07-23 Teradyne, Inc. Waveguide connector for connecting first and second waveguides, where the connector includes a male part, a female part and a self-alignment feature and a test system formed therefrom
US11656273B1 (en) 2021-11-05 2023-05-23 Advantest Test Solutions, Inc. High current device testing apparatus and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007980A1 (en) * 2001-06-20 2007-01-11 Formfactor, Inc. High Density Planar Electrical Interface
US20120094534A1 (en) * 2009-06-30 2012-04-19 Advantest Corporaiton Connector, cable assembly, and semiconductor testing device

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3516077A (en) 1968-05-28 1970-06-02 Bell Telephone Labor Inc Magnetic propagation device wherein pole patterns move along the periphery of magnetic disks
US3577131A (en) 1969-01-30 1971-05-04 Bell Telephone Labor Inc Domain propagation arrangement
CH514251A (de) 1970-08-21 1971-10-15 Siemens Ag Albis Schaltungsanordnung zum wahlweisen Anschalten wenigstens zweier Eingänge an eine wenigstens einen Vorbereitungs- und einen Auslöseeingang aufweisende Zählstufe
US4117543A (en) 1972-08-24 1978-09-26 Monsanto Company Magnetic bubble logic family
US4021790A (en) 1974-01-11 1977-05-03 Monsanto Company Mutually exclusive magnetic bubble propagation circuits
US3934236A (en) 1974-01-11 1976-01-20 Monsanto Company Pulsed field accessed bubble propagation circuits
US4757256A (en) 1985-05-10 1988-07-12 Micro-Probe, Inc. High density probe card
US4692839A (en) 1985-06-24 1987-09-08 Digital Equipment Corporation Multiple chip interconnection system and package
US4954873A (en) 1985-07-22 1990-09-04 Digital Equipment Corporation Electrical connector for surface mounting
US4729166A (en) 1985-07-22 1988-03-08 Digital Equipment Corporation Method of fabricating electrical connector for surface mounting
US4778950A (en) 1985-07-22 1988-10-18 Digital Equipment Corporation Anisotropic elastomeric interconnecting system
US4754546A (en) 1985-07-22 1988-07-05 Digital Equipment Corporation Electrical connector for surface mounting and method of making thereof
US4920574A (en) * 1985-10-04 1990-04-24 Fujitsu Limited Cooling system for an electronic circuit device
US4758785A (en) 1986-09-03 1988-07-19 Tektronix, Inc. Pressure control apparatus for use in an integrated circuit testing station
US4918383A (en) 1987-01-20 1990-04-17 Huff Richard E Membrane probe with automatic contact scrub action
US4783719A (en) 1987-01-20 1988-11-08 Hughes Aircraft Company Test connector for electrical devices
EP0298219A3 (en) 1987-06-08 1990-08-01 Tektronix Inc. Method and apparatus for testing unpackaged integrated circuits in a hybrid circuit environment
US4912399A (en) 1987-06-09 1990-03-27 Tektronix, Inc. Multiple lead probe for integrated circuits in wafer form
US4804132A (en) 1987-08-28 1989-02-14 Difrancesco Louis Method for cold bonding
US4980637A (en) 1988-03-01 1990-12-25 Hewlett-Packard Company Force delivery system for improved precision membrane probe
US5020219A (en) 1988-05-16 1991-06-04 Leedy Glenn J Method of making a flexible tester surface for testing integrated circuits
US5103557A (en) 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US4922192A (en) 1988-09-06 1990-05-01 Unisys Corporation Elastic membrane probe
EP0361779A1 (en) 1988-09-26 1990-04-04 Hewlett-Packard Company Micro-strip architecture for membrane test probe
US4975638A (en) 1989-12-18 1990-12-04 Wentworth Laboratories Test probe assembly for testing integrated circuit devices
US5083697A (en) 1990-02-14 1992-01-28 Difrancesco Louis Particle-enhanced joining of metal surfaces
US5072176A (en) 1990-07-10 1991-12-10 The United States Of America As Represented By The Secretary Of The Army Flexible membrane circuit tester
US5132613A (en) 1990-11-30 1992-07-21 International Business Machines Corporation Low inductance side mount decoupling test structure
US5264787A (en) 1991-08-30 1993-11-23 Hughes Aircraft Company Rigid-flex circuits with raised features as IC test probes
US5180977A (en) 1991-12-02 1993-01-19 Hoya Corporation Usa Membrane probe contact bump compliancy system
US5355079A (en) 1993-01-07 1994-10-11 Wentworth Laboratories, Inc. Probe assembly for testing integrated circuit devices
US5422574A (en) 1993-01-14 1995-06-06 Probe Technology Corporation Large scale protrusion membrane for semiconductor devices under test with very high pin counts
US5378982A (en) 1993-02-25 1995-01-03 Hughes Aircraft Company Test probe for panel having an overlying protective member adjacent panel contacts
US5456404A (en) 1993-10-28 1995-10-10 Digital Equipment Corporation Method of testing semiconductor chips with reusable test package
US5468157A (en) 1993-10-29 1995-11-21 Texas Instruments Incorporated Non-destructive interconnect system for semiconductor devices
US5469072A (en) 1993-11-01 1995-11-21 Motorola, Inc. Integrated circuit test system
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US5416429A (en) 1994-05-23 1995-05-16 Wentworth Laboratories, Inc. Probe assembly for testing integrated circuits
US6499216B1 (en) 1994-07-07 2002-12-31 Tessera, Inc. Methods and structures for electronic probing arrays
US6690186B2 (en) 1994-07-07 2004-02-10 Tessera, Inc. Methods and structures for electronic probing arrays
EP0779989A4 (en) 1994-09-09 1998-01-07 Micromodule Systems Inc SCANING CIRCUITS WITH A MEMBRANE PROBE
US6232789B1 (en) 1997-05-28 2001-05-15 Cascade Microtech, Inc. Probe holder for low current measurements
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5914613A (en) 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US5973405A (en) 1997-07-22 1999-10-26 Dytak Corporation Composite electrical contact structure and method for manufacturing the same
JP3429995B2 (ja) 1997-11-10 2003-07-28 東京エレクトロン株式会社 クリーニング方法
US6246245B1 (en) 1998-02-23 2001-06-12 Micron Technology, Inc. Probe card, test method and test system for semiconductor wafers
JPH11354561A (ja) 1998-06-09 1999-12-24 Advantest Corp バンプ形成方法及びバンプ
US6256882B1 (en) 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6578264B1 (en) 1999-06-04 2003-06-17 Cascade Microtech, Inc. Method for constructing a membrane probe using a depression
US6838890B2 (en) 2000-02-25 2005-01-04 Cascade Microtech, Inc. Membrane probing system
US6566898B2 (en) 2000-03-06 2003-05-20 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
US6927586B2 (en) 2000-03-06 2005-08-09 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
US6661244B2 (en) 2000-03-06 2003-12-09 Wentworth Laboratories, Inc. Nickel alloy probe card frame laminate
US6633175B1 (en) 2000-03-06 2003-10-14 Wenworth Laboratories, Inc. Temperature compensated vertical pin probing device
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
US6515499B1 (en) 2000-09-28 2003-02-04 Teradyne, Inc. Modular semiconductor tester interface assembly for high performance coaxial connections
DE20114544U1 (de) 2000-12-04 2002-02-21 Cascade Microtech, Inc., Beaverton, Oreg. Wafersonde
US6756797B2 (en) 2001-01-31 2004-06-29 Wentworth Laboratories Inc. Planarizing interposer for thermal compensation of a probe card
US7355420B2 (en) 2001-08-21 2008-04-08 Cascade Microtech, Inc. Membrane probing system
US6686732B2 (en) 2001-12-20 2004-02-03 Teradyne, Inc. Low-cost tester interface module
US6911835B2 (en) 2002-05-08 2005-06-28 Formfactor, Inc. High performance probe system
US6965244B2 (en) 2002-05-08 2005-11-15 Formfactor, Inc. High performance probe system
JP2005527823A (ja) 2002-05-23 2005-09-15 カスケード マイクロテック インコーポレイテッド デバイスのテスト用プローブ
US6724205B1 (en) 2002-11-13 2004-04-20 Cascade Microtech, Inc. Probe for combined signals
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
WO2006017078A2 (en) 2004-07-07 2006-02-16 Cascade Microtech, Inc. Probe head having a membrane suspended probe
WO2005065258A2 (en) 2003-12-24 2005-07-21 Cascade Microtech, Inc. Active wafer probe
US7420381B2 (en) 2004-09-13 2008-09-02 Cascade Microtech, Inc. Double sided probing structures
US7535247B2 (en) 2005-01-31 2009-05-19 Cascade Microtech, Inc. Interface for testing semiconductors
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US7449899B2 (en) 2005-06-08 2008-11-11 Cascade Microtech, Inc. Probe for high frequency signals
WO2006137979A2 (en) 2005-06-13 2006-12-28 Cascade Microtech, Inc. Wideband active-passive differential signal probe
US7946853B2 (en) * 2005-07-02 2011-05-24 Teradyne, Inc. Compliant electro-mechanical device
US7405593B2 (en) * 2005-10-28 2008-07-29 Fujitsu Limited Systems and methods for transmitting signals across integrated circuit chips
JP4902248B2 (ja) 2006-04-07 2012-03-21 株式会社日本マイクロニクス 電気的接続装置
JP4841298B2 (ja) 2006-04-14 2011-12-21 株式会社日本マイクロニクス プローブシートの製造方法
JP4884821B2 (ja) 2006-04-14 2012-02-29 株式会社日本マイクロニクス プローブシートおよび電気的接続装置
JP4518041B2 (ja) 2006-05-19 2010-08-04 エルピーダメモリ株式会社 プローブカード
US7405582B2 (en) 2006-06-01 2008-07-29 Advantest Corporation Measurement board for electronic device test apparatus
DE112007001399T5 (de) 2006-06-09 2009-05-07 Cascade Microtech, Inc., Beaverton Messfühler für differentielle Signale mit integrierter Symmetrieschaltung
US7443186B2 (en) 2006-06-12 2008-10-28 Cascade Microtech, Inc. On-wafer test structures for differential signals
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7403028B2 (en) 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
US7876087B2 (en) 2006-09-12 2011-01-25 Innoconnex, Inc. Probe card repair using coupons with spring contacts and separate atachment points
JP2008082912A (ja) 2006-09-28 2008-04-10 Micronics Japan Co Ltd 電気的接続装置
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
US7791361B2 (en) 2007-12-10 2010-09-07 Touchdown Technologies, Inc. Planarizing probe card
US8033012B2 (en) 2008-03-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor test probe card space transformer
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
US8410806B2 (en) 2008-11-21 2013-04-02 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
TWI511217B (zh) 2008-11-25 2015-12-01 Advantest Corp 測試電子電路至受測裝置之介面及利用此介面之方法與裝置
JP5291205B2 (ja) * 2009-02-18 2013-09-18 モレックス インコーポレイテド プリント回路基板用の垂直コネクタ
US8289039B2 (en) * 2009-03-11 2012-10-16 Teradyne, Inc. Pin electronics liquid cooled multi-module for high performance, low cost automated test equipment
US8232115B2 (en) 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
WO2013134568A1 (en) 2012-03-07 2013-09-12 Advantest Corporation Shielded probe array
US9435855B2 (en) * 2013-11-19 2016-09-06 Teradyne, Inc. Interconnect for transmitting signals between a device and a tester

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007980A1 (en) * 2001-06-20 2007-01-11 Formfactor, Inc. High Density Planar Electrical Interface
US20120094534A1 (en) * 2009-06-30 2012-04-19 Advantest Corporaiton Connector, cable assembly, and semiconductor testing device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200124541A (ko) 2019-04-24 2020-11-03 주식회사 엑시콘 시스템 응용 보드와 사각 형상의 프로브 카드가 결합된 dut 테스트 시스템
WO2021067011A1 (en) * 2019-09-30 2021-04-08 Electro Scientific Industries, Inc. Reduced impedance variation in a modular 2-terminal terminal contacting electrical measurement system

Also Published As

Publication number Publication date
US20150377946A1 (en) 2015-12-31
US9594114B2 (en) 2017-03-14
KR102435680B1 (ko) 2022-08-24
CN106561086B (zh) 2019-07-30
CN106561086A (zh) 2017-04-12
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WO2015200066A1 (en) 2015-12-30
TW201600869A (zh) 2016-01-01

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Ong et al. Optimisation of Fine Pitch Contactor and Test Board for QFN Package
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Mojjada et al. Characterization of embedded RF elements on a 3D integrated circuit

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