KR20150134494A - 반도체 장치 및 이의 프로그램 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 프로그램 방법을 제공한다. 이 장치에서는 주변회로부와 제 1 메모리부 상에 제 2 메모리부가 배치된다.

Description

반도체 장치 및 이의 프로그램 방법{Semiconductor Device and program method of the same}
본 발명은 반도체 장치 및 이의 프로그램 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 커플링 효과를 줄일 수 있는 반도체 장치의 프로그램 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 나란히(side by side) 배치되는 주변회로부와 제 1 메모리부; 및 상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함한다.
상기 제 2 메모리부는: 상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 반도체층; 상기 반도체층으로부터 돌출되는 활성 기둥들; 각각의 활성 기둥의 측면에 인접하는 워드라인들; 및 상기 활성 기둥들 상에 배치되는 비트라인들을 포함할 수 있다.
상기 제 1 메모리부는: 상기 기판 상에 배치되는 게이트 전극; 및 상기 기판과 상기 게이트 전극 사이에 차례로 개재되는 터널절연막, 정보저장부, 및 블로킹 절연막을 포함할 수 있다.
일 예에 있어서, 상기 제 1 메모리부는 버퍼 메모리로 사용될 수 있다.
다른 예에 있어서, 상기 제 1 메모리부와 상기 제 2 메모리부는 메인 메모리를 구성할 수 있다.
상기 제 1 메모리부는 에스램(SRAM, Static Random Access Memory), 디램(DRAM, Dynamic Random Access Memory), 엠램(MRAM, Magnetic Random Access Memory), 피램(PRAM, Phase-change Random Access Memory), 에프램(FRAM, Ferroelectric Random Access Memory), 알램(RRAM, Resistive Random Access Memory), 노어(NOR) 타입 플래쉬 메모리 및 낸드(NAND)타입 플래쉬 메모리 중 선택되는 적어도 하나의 메모리 구조를 가질 수 잇다.
상기 제 1 메모리부는 상기 기판 상에서 상기 주변회로부의 한개 이상의 측면들과 접할 수 있다.
상기 제 1 메모리부는 제 1 메모리 셀들을 포함하고, 상기 제 2 메모리부는 제 2 메모리 셀들을 포함하되, 상기 제 1 메모리 셀들의 수는 상기 제 2 메모리 셀들의 수보다 적을 수 있다.
상기 제 1 메모리 셀들 각각에는 하나의 비트의 정보가 저장되고, 상기 제 2 메모리 셀들 각각에는 2개 이상의 비트들의 정보가 저장될 수 있다.
상기 주변회로부는 주변 게이트 전극을 포함하고, 상기 제 1 메모리부는 셀 게이트 전극을 포함하고, 상기 주변 게이트 전극의 폭은 상기 셀 게이트 전극의 폭 보다 넓을 수 있다.
상기 제 1 메모리부는 휘발성 메모리 구조를 가지고 상기 제 2 메모리부는 비휘발성 메모리 구조를 가질 수 있다.
상기 제 1 메모리부는 같은 높이의 서로 평행한 제 1 워드라인들을 포함하며, 상기 제 2 메모리부는 높이가 서로 다른 서로 평행한 제 2 워드라인들을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 프로그램 방법은, 기판 상에 나란히 배치되는 주변회로부와 제 1 메모리부; 및 상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하는 반도체 장치의 프로그램 방법에 있어서, 상기 제 1 메모리부에 데이터를 버퍼 프로그램하는 ㄱ단것과, 상기 버퍼 프로그램된 데이터를 상기 제 2 메모리부로 메인 프로그램하는 것을 포함한다.
상기 제 1 메모리부는 싱글 비트 프로그램 방식으로 프로그램되고, 상기 제 2 메모리부는 멀티 비트 프로그램 방식으로 프로그램될 수 있다.
상기 메인 프로그램하는 것은 재프로그래밍 방식으로 수행될 수 있으며, 상기 재프로그래밍 방식은 저장될 데이터 값에 대응하는 문턱 전압의 산포의 폭을 좁히도록 복수의 프로그래밍을 수행할 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 기판 상에 나란히(side by side) 배치되는 주변회로부와 제 1 메모리부; 및 상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하되, 상기 제 1 메모리부는 버퍼 메모리로 사용될 수 있다.
상기 제 2 메모리부는 3차원 낸드 플래쉬 메모리 셀 구조를 가질 수 있다. 상기 제 1 메모리부는 2차원 낸드 플래쉬 메모리 셀 구조를 가질 수 있다.
상기 제 1 메모리부의 메모리 셀들 각각에는 하나의 비트의 정보가 저장되고, 상기 제 2 메모리부의 메모리 셀들 각각에는 2개 이상의 비트들의 정보가 저장될 수 있다.
본 발명에 따른 반도체 장치에서는 사용자 정보 영역으로 사용되는 제 2 메모리부 아래에 이를 구동시키는 주변회로부가 배치되어 집적도를 향상시킬 수 있다. 또한 상기 제 2 메모리부 아래에서 상기 주변회로부 옆에 버퍼 메모리 영역으로 사용될 수 있는 제 1 메모리부가 배치되어 집적도를 더욱 향상시킬 수 있다. 또한 본 발명에 따른 반도체 장치의 프로그램 방법에서 상기 제 1 메모리부를 이용하여 상기 제 2 메모리부를 재프로그램할 수 있어 제 2 메모리부를 구성하는 메모리 셀들 간의 커플링을 개선할 수 있다. 이로써 성능이 향상된 고집적화된 반도체 메모리 장치를 구현할 수 있다.
도 1은 본 발명의 예들에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 2는 본 발명의 일 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 3은 도 2의 제 1 메모리부에 배치되는 메모리 셀들의 회로도이다.
도 4는 도 2의 제 2 메모리부에 배치되는 메모리 셀들의 회로도이다.
도 5는 본 발명의 일 예에 따른 도 2의 반도체 장치의 단면도이다.
도 6은 도 2 내지 도 5를 참조하여 설명한 반도체 장치의 프로그램 동작을 개념적으로 설명하기 위한 도면이다.
도 7은 도 6의 반도체 장치의 프로그램 동작에 따른 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 10은 본 발명의 또 다른 예에 따른 도 9의 반도체 장치의 단면도이다.
도 11은 본 발명의 또 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 12 내지 도 15는 각각 본 발명의 또 다른 예들에 따라 반도체 장치의 내부의 개략적인 배치 관계를 나타내는 평면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖을 수 있다.
도 1은 본 발명의 예들에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 장치(100)에서는 기판(1) 상에 주변회로부(10)과 제 1 메모리부(20)가 나란히(side by side) 배치된다. 상기 제 1 주변회로부(10)와 상기 제 1 메모리부(20) 상에는 제 2 메모리부(30)이 배치된다. 상기 주변회로부(10)는 상기 제 1 메모리부(20)과 상기 제 2 메모리부(30)를 구동시키기 위한 주변회로들을 포함한다. 적어도 상기 제 2 메모리부(30)는 사용자 데이터 영역일 수 있다.
도 2는 본 발명의 일 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다. 도 3은 도 2의 제 1 메모리부에 배치되는 메모리 셀들의 회로도이다. 도 4는 도 2의 제 2 메모리부에 배치되는 메모리 셀들의 회로도이다. 도 5는 본 발명의 일 예에 따른 도 2의 반도체 장치의 단면도이다.
도 2를 참조하면, 본 예에 따른 반도체 장치에서는 상기 제 1 메모리부(20)는 비휘발성 메모리 장치의 버퍼 영역(20)일 수 있고 상기 제 2 메모리부(30)는 비휘발성 메모리 장치의 사용자 데이터 영역(30)일 수 있다. 상기 제 1 메모리부(즉,버퍼 영역)(20)이라 함은 버퍼 메모리를 의미할 수 있다. 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)이라 함은 메인 메모리를 의미할 수 있다. 상기 주변회로부(10)는 메모리 제어기(10)일 수 있다.
도 2 및 도 5를 참조하면, 기판(1)에 소자분리막(3)이 배치되어 활성 영역들을 정의한다. 상기 주변회로부(10)는 상기 기판(1)에 배치되는 복수개의 주변 트랜지스터들(TR1)과 이에 전기적으로 연결되는 하부 배선들(15) 및 하부 패드들(17)을 포함할 수 있다. 상기 주변회로부(10)과 상기 제 1 메모리부(20)는 복수층의 제 1 내지 제 4 하부 층간절연막들(12, 14, 16, 18)을 포함할 수 있다. 상기 주변 트랜지스터들(TR1)과 상기 하부 배선들(15)과 하부 패드들(17)은 은 상기 제 1 메모리부(또는 버퍼 영역)(20)과 상기 제 2 메모리부(또는 사용자 데이터 영역)(30)의 메모리 셀들을 구동시키기 위한 메모리 제어기를 구성할 수 있다. 상기 메모리 제어기(또는 상기 주변회로부(10))는 행 디코더(Row decoder), 페이지 버퍼(Page buffer), 입출력 버퍼(I/O buffer), 제어 로직, 버퍼 램(Buffer RAM)등을 포함할 수 있다. 상기 버퍼 램(Buffer RAM)은 디램(DRAM)이나 에스램(SRAM)과 같은 휘발성 메모리 장치 또는 휘발성 메모리 셀 회로 구조를 가질 수 있다.
도 2, 도 3 및 도 5를 참조하면, 본 예에서 상기 제 1 메모리부(또는 상기 버퍼 영역)(20)은 2차원 낸드 플래쉬 메모리 셀 구조를 가질 수 있다. 보다 구체적으로, 상기 제 1 메모리부(20)는 적어도 하나의 하부 블록을 포함할 수 있다. 하부 블록은 복수의 하부 메모리 셀 스트링들(CSTR_l)을 포함한다. 각각의 하부 메모리 셀 스트링들(CSTR_l)은, 하부 스트링 선택 라인(string selection line; SSL_l)에 연결되는 하부 스트링 선택 트랜지스터(SST_l), 복수의 하부 워드라인들(WL1_l~WLm_l, m은 자연수)에 연결되는 복수의 하부 메모리 셀 트랜지스터들(MCT_l), 및 하부 접지 선택 라인(ground selection line; GSL_l)에 연결되는 하부 접지 선택 트랜지스터(GST_l)를 포함한다. 여기서 하부 스트링 선택 트랜지스터(SST_l)는 복수의 하부 비트라인들(BL1_1~BLm_1, m은 자연수)에 연결되고, 하부 접지 선택 트랜지스터(GST_l)는 하부 공통 소스 라인(common source line; CSL_l)에 연결된다. 여기서, 하부 공통 소스 라인(GSL_l)은 CSL 드라이버(도시되지 않음)로부터 접지 전압 혹은 CSL 전압(예를 들어, 전원전압)을 입력받을 수 있다. 상기 하부 비트라인들(BL1_1~BLm_1, m은 자연수)은 제 1 방향(D1)으로 연장될 수 있고 상기 하부 스트링 선택 라인(string selection line; SSL_l), 상기 하부 워드라인들(WL1_l~WLm_l, m은 자연수) 및 상기 하부 접지 선택 라인(ground selection line; GSL_l)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장될 수 있다. 상기 하부 워드라인들(WL1_l~WLm_l, m은 자연수) 및 상기 하부 접지 선택 라인(ground selection line; GSL_l)은 상기 기판(1) 상에서 서로 동일한 높이에 배치될 수 있다.
하부 워드라인들(WL1_l~WLm_l) 각각에 연결된 하부 메모리 셀 트랜지스터들(MCT_l)을 페이지(page)라고 부른다. 상기 하부 메모리 셀 트랜지스터들(MCT_l) 각각은 하나의 비트 데이터를 저장할 수 있다.
상기 하부 스트링 선택 트랜지스터(SST_l), 상기 하부 메모리 셀 트랜지스터들(MCT_l) 및 상기 하부 접지 선택 트랜지스터(GST_l)은 상기 기판(1)에 배치될 수 있다. 상기 하부 메모리 셀 트랜지스터들(MCT_l) 각각은 차례로 적층된 하부 터널 절연막(21), 부유 게이트 전극(22), 블로킹 절연막(23) 및 제어 게이트(24)를 포함할 수 있다. 상기 하부 스트링 선택 트랜지스터(SST_l)과 상기 하부 접지 선택 트랜지스터(GST_l)에서는 상기 제어게이트(24)가 상기 블로킹 절연막(23)을 관통하여 상기 부유 게이트 전극(22)과 접할 수 있다. 상기 부유 게이트 전극(22)은 실리콘 질화막과 같은 전하트랩막 또는 전하저장막으로 대체될 수도 있다. 상기 하부 공통 소스 라인(common source line; CSL_l)은 상기 기판(1) 내에 배치되는 불순물 주입 영역일 수 있다.
적어도 하부 워드라인들(WL1_l~WLm_l) 각각의 폭은 상기 주변 트랜지스터들(TR1)을 구성하는 게이트 전극의 폭 보다 좁을 수 있다.
도 2, 도 4 및 도 5를 참조하면, 본 예에서 상기 제 2 메모리부(또는 상기 사용자 데이터 영역)(30)은 3차원 낸드 플래쉬 메모리 셀 구조를 가질 수 있다. 보다 구체적으로, 상기 제 2 메모리부(30)는 제 4 하부 층간절연막(18) 상에 배치되는 반도체 층(50)을 포함한다. 도시하지는 않았지만, 상기 반도체 층(50) 상에는 복수개의 상부 블록들이 제공된다. 상부 블록은 복수의 상부 메모리 셀 스트링들(CSTR_u)을 포함한다.
상기 반도체 층(50)으로부터 활성기둥들(AP)이 돌출된다. 상기 활성 기둥들(AP)은 불순물이 도핑되지 않은 폴리실리콘막 또는 반도체막으로 형성될 수 있다. 상기 활성 기둥들(AP)은 쉘(shell) 형태를 가질 수 있으며 내부는 제 1 매립 절연막(미도시)으로 채워질 수 있다. 상기 활성기둥(AP)의 측면에는 아래로부터 상부 접지 선택 라인들(GSL_u), 상부 워드라인들(WL1_u~WLn_u) 및 상부 스트링 선택 라인들(SSL1_u~SSLn_u)이 적층되어 배치될 수 있다. 상기 상부 접지 선택 라인들(GSL_u), 상기 상부 워드라인들(WL1_u~WLn_u) 및 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u) 사이에는 게이트 층간절연막(54)이 개재되어 이들을 전기적으로 분리할 수 있다. 상기 상부 접지 선택 라인들(GSL_u), 상기 상부 워드라인들(WL1_u~WLn_u) 및 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u) 사이의 단부들은 계단 형태를 이룰 수 있다. 상기 반도체 층(50)으로부터의 상기 상부 워드라인들(WL1_u~WLn_u)의 높이들은 서로 다르다.
상기 활성 기둥들(AP)의 상단은 상부 비트 라인들(BL1_u~BLn_u)과 전기적으로 연결된다. 상기 상부 비트 라인들(BL1_u~BLn_u)은 제 4 방향(D4)으로 연장되며 서로 분리된다. 상기 상부 접지 선택 라인들(GSL_u)은 상기 제 4 방향(D4)과 교차하는 제 3 방향(D3)으로 연장되며 서로 분리된다. 도 5에 도시되지는 않았지만, 상기 상부 접지 선택 라인들(GSL_u)은 사이에는 이들을 서로 분리시키는 제 2 매립 절연막(미도시)이 개재될 수 있다. 상기 활성 기둥들(AP) 아래의 반도체 층(50) 내에는 상기 활성 기둥들(AP)과 인접하도록 상부 공통 소오스 라인(CLS_u)이 배치될 수 있다. 상기 상부 공통 소오스 라인(CSL_u)은 상기 반도체 층(50) 내에 배치되는 불순물 주입 영역일 수 있다. 상기 제 1 내지 제 4 방향들(D1~D4) 중 적어도 일부는 서로 같거나 다를 수 있다.
상기 상부 접지 선택 라인들(GSL_u)과 상기 활성 기둥들(AP) 사이, 상기 상부 워드라인들(WL1_u~WLn_u)과 상기 활성 기둥들(AP) 사이 그리고 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u)과 상기 활성 기둥들(AP) 사이에는 게이트 절연막(61)이 개재될 수 있다. 상기 게이트 절연막(51)은 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 상기 상부 접지 선택 라인(GSL_u)과 활성 기둥들(AP) 사이 및/또는 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u)과 활성 기둥들(AP) 사이에는, 전하 저장막이 없을 수도 있다.
상기 상부 공통 소오스 라인(CSL_u)과 상기 상부 비트라인들(BL1_u~BLn_u) 사이에는 상기 상부 셀 스트링들(CSTR_u)이 배치될 수 있다. 상기 상부 셀 스트링들(CSTR_u) 각각은 상기 상부 공통 소오스 라인(CSL)에 접속하는 상부 접지 선택 트랜지스터(GST_u), 상부 비트라인(BL1_u~BLn_u)에 접속하는 상부 스트링 선택 트랜지스터(SST_u) 및 상부 접지 및 상부 스트링 선택 트랜지스터들(GST_u, SST_u) 사이에 배치되는 복수개의 상부 메모리 셀 트랜지스터들(MCT_u)을 포함할 수 있다. 상부 접지 선택 트랜지스터(GST_u), 상부 스트링 선택 트랜지스터(SST_u) 및 상부 메모리 셀 트랜지스터들(MCT_u)은 직렬로 연결될 수 있다. 상기 상부 메모리 셀 트랜지스터들(MCT_u) 각각은 두개 이상의 비트 데이터를 저장할 수 있다.
상기 상부 접지 선택 라인(GSL_u), 복수개의 상부 워드라인들(WL1_u~WLn_u) 및 복수개의 상부 스트링 선택 라인들(SSL1_u~SSLn_u)이 상부 접지 선택 트랜지스터(GST_u), 상부 메모리 셀 트랜지스터들(MCT_u) 및 상부 스트링 선택 트랜지스터들(SST_u)의 게이트 전극들로서 각각 사용될 수 있다. 상기 상부 접지 및 스트링 선택 트랜지스터들(GST_u, SST_u) 그리고 상부 메모리 셀 트랜지스터들(MCT_u)은 활성 기둥들(AP)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
상기 상부 접지 선택 라인들(GSL_u), 상기 상부 워드라인들(WL1_u~WLn_u) 및 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u)의 단부들은 제 1 상부 층간절연막(51)으로 덮인다.
상기 상부 접지 선택 라인들(GSL_u), 상기 상부 워드라인들(WL1_u~WLn_u) 및 상기 상부 스트링 선택 라인들(SSL1_u~SSLn_u)의 단부들은 상기 제 1 상부 층간절연막(51)을 관통하는 제 1 상부 콘택들(55)에 각각 연결된다. 상기 제 1 상부 층간절연막(51) 상에는 상기 제 1 상부 콘택들(55)과 연결되는 제 1 상부 배선들(56)이 배치된다. 제 2 상부 콘택들(53)은 각각 상기 제 1 상부 층간절연막(51)과 상기 제 4 하부 층간절연막(18)을 관통하여 상기 제 1 상부 배선들(56)과 상기 하부 패드들(17)을 각각 전기적으로 연결시킨다. 상기 제 1 상부 층간절연막(51)과 상기 제 1 상부 배선들(56)은 제 2 상부 층간절연막(52)으로 덮일 수 있다. 상기 제 2 상부 층간절연막(52)은 제 3 상부 층간절연막(57)으로 덮일 수 있다. 상기 제 3 층간절연막(57) 상에 상기 상부 비트라인들(BLn_u)이 배치될 수 있다. 상기 제 3 상부 층간절연막(57) 상에는 상기 상부 비트라인들(BLn_u)과 전기적으로 연결되는 제 2 상부 배선들(58)이 배치될 수 있다. 제 3 상부 콘택들(59)은 상기 제 3, 2 및 1 상부 층간절연막들(57, 52, 51)과 상기 제 4 하부 층간절연막(18)을 관통하여 상기 제 2 상부 배선들(58)과 상기 도전 패드들(17)을 전기적으로 연결시킬 수 있다.
도시하지는 않았지만, 상기 상부 스트링 선택 라인(SSL1_u~SSLn_u), 상기 상부 접지 선택 라인(GSL_u) 및 상기 상부 워드라인들(WL1_u~WLn_u)은 상기 주변회로부(10)에 포함되는 로우 디코더에 전기적으로 연결될 수 있다. 상기 하부 스트링 선택 라인(SSL1_l~SSLn_l), 상기 하부 접지 선택 라인(GSL_l) 및 상기 하부 워드라인들(WL1_l~WLn_l)은 상기 주변회로부(10)에 포함되는 로우 디코더에 전기적으로 연결될 수 있다. 상기 상부 비트라인들(BLn_u)과 상기 하부 비트라인들(BLn_l)은 상기 주변회로부(10)에 포함되는 페이지 버퍼에 전기적으로 연결될 수 있다.
상기 상부 메모리 셀 트랜지스터들(MCT_u)의 전체 수는 상기 하부 메모리 셀 트랜지스터들(MCT_l) 보다 많을 수 있다.
도 6은 도 2 내지 도 5를 참조하여 설명한 반도체 장치의 프로그램 동작을 개념적으로 설명하기 위한 도면이다.
도 6을 참조하면, 상기 주변회로부(즉, 메모리 제어기)(10)는 입출력 버퍼로부터 받은 프로그램 데이터를 우선 버퍼 램에 입력한다. 그리고 버퍼 램에 입력된 데이터를 이용하여 상기 제 1 메모리부(즉,버퍼 영역)(20)의 메모리 셀들을 버퍼 프로그램(Buffer PGM)한다. 그리고 상기 제 1 메모리부(즉,버퍼 영역)(20)에 버퍼링된 데이터(Bufferd data)를 이용하여 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)을 프로그램한다. 즉, 프로그램 동작시, 먼저 데이터는 상기 제 1 메모리부(즉,버퍼 영역)(20)에 기입된 후, 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)에 프로그램될 수 있다. 상기 제 1 메모리부(즉,버퍼 영역)(20)에 데이터를 프로그램하는 동작을 버퍼 프로그램 동작, 그리고 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)에 데이터를 프로그램하는 동작을 메인 프로그램 동작이라 칭하기로 한다. 메인 프로그램 동작은 상기 제 1 메모리부(즉,버퍼 영역)(20)에 저장된 데이터와 관련된 어드레스 정보에 따라 수행될 수 있다.
예시적으로, 상기 제 1 메모리부(즉,버퍼 영역)(20)에 대한 최소 프로그램 단위와 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)에 대한 최소 프로그램 단위는 프로그램 방식, 셀 당 저장되는 데이터 비트 수 등에 따라 다양하게 결정될 수 있다. 상기 제 1 메모리부(즉,버퍼 영역)(20)에 속한 메모리 블록들은 사용자 데이터 영역(30)에 속한 메모리 블록들과 다른 방식으로 프로그램될 수 있다. 예를 들면, 버퍼 영역(20)에 속한 메모리 블록들은 싱글 비트 프로그램 방식(또는 SLC(Single level cell) 프로그램 방식)에 따라 프로그램되고, 사용자 데이터 영역(30)에 속한 메모리 블록들은 멀티 비트 프로그램 방식(또는 MLC(Multi-level cell) 프로그램 방식)에 따라 프로그램될 수 있다. 상기 MLC 프로그램 방식은 TLC(Triple-level cell) 및 QLC(Quad-level cell)을 포함할 수 있다. 이로써, 버퍼 영역(20)에 속한 하부 메모리 셀들(MCT_l) 각각은 1-비트 데이터를 저장하고, 사용자 데이터 영역(30)에 속한 상부 메모리 셀들(MCT_u) 각각은 2개 이상의 비트 데이터를 저장할 수 있다.
상기 메인 프로그램 동작은 재프로그램(Reprogram) 방식으로 수행될 수 있다. 상기 재프로그래밍 방식은 저장될 데이터 값에 대응하는 문턱 전압의 산포의 폭을 좁히도록 복수의 프로그래밍을 수행할 수 있다. 이를 보다 구체적으로 설명하기로 한다.
도 7은 도 6의 반도체 장치의 프로그램 동작에 따른 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 6 및 도 7을 참조하면, 3 단계로 수행되는 재프로그래밍 방식(1st PGM, 2nd PGM, 3rd PGM)에 따라 3-비트 프로그램 동작이 수행된다.
제 1 프로그래밍(1st PGM)은 소거 상태(E)로부터 8개의 상태들(E, P11~P17)중에서 3-비트 데이터에 대응하는 어느 하나의 상태로 프로그램시킨다. 여기서, 8개의 상태들(E, P11~P17)은, 도 7에 도시된 바와 같이, 읽기 마진 없이 서로 인접할 수 있다. 즉, 제 1 프로그래밍(1st PGM)은 3-비트 데이터를 대략(rough) 프로그램한다.
일 실시 예에 있어서, 제 1 프로그래밍(1st PGM)은 ISPP(incremental step programming pulse) 방식으로 수행될 수 있다.
일 실시 예에 있어서, 제 1 프로그래밍(1st PGM)은 검증 동작시 적어도 하나의 프로그램 상태만 검증 동작을 수행할 수 있다. 예를 들어, 제 1 프로그래밍(1st PGM)은 짝수 프로그램 상태들(P12, P14, P16)의 검증 동작을 수행하고, 홀수 프로그램 상태들(P11, P13, P15, P17)의 검증 동작을 수행하지 않을 수 있다. 즉, 짝수 프로그램 상태들(P12, P14, P16)만 검증 패스되면, 제 1 프로그래밍(1st PGM)이 완료된다.
제 2 프로그래밍(2nd PGM)은 제 1 프로그래밍(1st PGM)이 완료된 상태들(P11~P17)을 좀더 세밀한 상태들(P21~P27)로 재프로그램한다. 여기서, 상태들(P21~P27)은, 도 1에 도시된 바와 같이, 소정의 읽기 마진을 갖도록 인접할 수 있다. 즉, 제 2 프로그래밍(2nd PGM)은 제 1 프로그래밍(1st PGM)에서 프로그램된 3-비트 데이터를 재프로그램한다. 예를 들어, 제 1 프로그래밍(1st PGM)의 상태(P11)는 제 2 프로그래밍(P21) 상태로 재프로그램되고, 그 결과로써, 제 2 프로그래밍(2nd PGM)의 상태(P21)에 대응하는 문턱전압 산포는, 제 1 프로그래밍(1st PGM)의 상태(P11)에 대응하는 문턱전압 산포보다 좁혀진다. 다른 말로, 제 2 프로그래밍(2nd PGM)의 상태(P21)를 검증하기 위한 검증 전압(VR21)이 제 1 프로그래밍(1st PGM)의 상태(P11)를 검증하기 위한 검증 전압(VR11)보다 높다.
실시 예에 있어서, 제 2 프로그래밍(2nd PGM)은 ISPP 방식으로 수행된다.
실시 예에 있어서, 제 2 프로그래밍(2nd PGM)은 검증 동작시 모든 프로그램 상태들에 대한 검증 동작을 수행할 수 있다. 모든 프로그램 상태들(P21~P27)의 검증 동작이 검증 패스되면, 제 2 프로그래밍(2nd PGM)이 완료된다.
제 3 프로그램 동작(3rd PGM)은 제 2 프로그래밍(2nd PGM)이 완료된 상태들(P21~P27)을 좀더 세밀한 상태들(P31~P37)로 재프로그램한다. 여기서, 상태들(P31~P37)은, 도 7에 도시된 바와 같이, 제 2 프로그래밍(2nd PGM)의 읽기 마진보다 큰 읽기 마진을 갖도록 인접할 수 있다. 즉, 제 3 프로그래밍(3rd PGM)은 제 2 프로그래밍(2nd PGM)에서 프로그램된 3-비트 데이터를 재프로그램한다. 예를 들어, 제 2 프로그래밍(2nd PGM)의 상태(P21)는 제 3 프로그래밍(3rd PGM)의 상태(P31)로 재프로그램되고, 그 결과로써, 제 3 프로그래밍(3rd PGM)의 상태(P31)에 대응하는 문턱전압 산포는, 제 2 프로그래밍(2nd PGM)의 상태(P21)에 대응하는 문턱전압 산포보다 좁혀진다. 다른 말로, 제 3 프로그래밍(3rd PGM)의 상태(31)를 검증하기 위한 검증 전압(VR31)이 제 2 프로그래밍(2nd PGM)의 상태(P21)를 검증하기 위한 검증 전압(VR21)보다 높다.
실시 예에 있어서, 제 3 프로그래밍(3rd PGM)은 ISPP 방식으로 수행된다.
실시 예에 있어서, 제 3 프로그래밍(3rd PGM)은 검증 동작시 모든 프로그램 상태들에 대한 검증 동작을 수행한다. 모든 프로그램 상태들(P31~P37)의 검증 동작이 검증 패스되면, 제 3 프로그래밍(3rd PGM)이 완료된다. 이로써, 최종적인 3-비트 프로그램 동작이 완료된다.
실시 예에 있어서, 제 2 프로그래밍(2nd PGM)의 검증 전압들에서 제 3 프로그래밍(3rd PGM)의 대응하는 검증 전압들로 증가하는 폭들(예를 들어, 'VR31-VR21')은, 제 1 프로그래밍(1st PGM)의 검증 전압들에서 제 2 프로그래밍(2nd PGM)의 대응하는 검증 전압들로 증가하는 폭들(예를 들어, 'VR21-VR11')보다 좁을 수 있다. 즉, 제 3 프로그래밍(3rd PGM)이 제 2 프로그래밍(2nd PGM) 보다 세밀하게 프로그램될 수 있다.
다른 실시 예에 있어서, 제 2 프로그래밍(2nd PGM)의 검증 전압들에서 제 3 프로그래밍(3rd PGM)의 대응하는 검증 전압들로 증가하는 폭들(예를 들어, 'VR31-VR21')은, 제 1 프로그래밍(1st PGM)의 검증 전압들에서 제 2 프로그래밍(2nd PGM)의 대응하는 검증 전압들로 증가하는 폭들(예를 들어, 'VR21-VR11')보다 넓을 수 있다. 즉, 제 2 프로그래밍(2nd PGM)이 제 3 프로그래밍(3rd PGM) 보다 세밀하게 프로그램될 수 있다.
도 7에 도시된 제 1 프로그래밍(1st PGM)은 3-비트 데이터를 프로그램한다. 하지만, 본 발명의 제 1 프로그래밍(1st PGM이 반드시 3-비트 데이터를 프로그램한다고 제한될 필요는 없다. 본 발명의 제 1 프로그래밍(1st PGM)은 2-비트 데이터를 프로그램할 수도 있다. 이후, 2-비트 데이터의 제 1 프로그래밍(1st PGM)이 완료 된 후, 제 2 프로그래밍(2nd PGM)은 3-비트 데이터를 프로그램할 것이다.
도 7에 도시된 3-비트 프로그램 동작은 3 단계로 수행되는 재프로그래밍 방식(1st PGM, 2nd PGM, 3rd PGM)으로 수행되었다. 하지만, 본 발명의 3-비트 프로그램 동작이 반드시 3 단계로 수행되는 재프로그래밍 방식으로 수행된다고 제한될 필요는 없다. 본 발명의 프로그램 동작은, 적어도 2 단계로 수행되는 재프로그래밍 방식으로 수행될 수 있다. 이러한 재프로그램 방식을 통해서 메모리 셀들 사이의 커플링을 줄이는 것이 가능하다.
본 발명의 일 예에 따른 반도체 장치(100)에서는 사용자 정보 영역으로 사용되는 제 2 메모리부(30) 아래에 이를 구동시키는 주변회로부(10)가 배치되어 집적도를 향상시킬 수 있다. 또한 상기 제 2 메모리부(30) 아래에서 상기 주변회로부(10) 옆에 버퍼 메모리 영역으로 사용될 수 있는 제 1 메모리부(20)가 배치되어 집적도를 더욱 향상시킬 수 있다. 또한 상기 제 1 메모리부(20)를 이용하여 상기 제 2 메모리부(30)를 재프로그램할 수 있어 제 2 메모리부(30)를 구성하는 메모리 셀들 간의 커플링을 개선할 수 있다. 이로써 성능이 향상된 고집적화된 반도체 메모리 장치를 구현할 수 있다.
도 8은 본 발명의 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 8을 참조하면, 본 예에 따른 반도체 장치(101)에서는 제 1 메모리부(20)가 버퍼 램(20a)과 버퍼 영역(20b)으로 구성될 수 있다. 상기 버퍼 램(20a)은 디램(DRAM)이나 에스램(SRAM)과 같은 휘발성 메모리 장치 또는 휘발성 메모리 셀 회로 구조를 가질 수 있다. 상기 버퍼 영역(20b)은 도 3에서 개시한 2차원적인(planar) 낸드 플래쉬 메모리 구조를 가질 수 있다. 본 예에 따른 반도체 장치(101)의 프로그램 동작은 도 6 및 도 7을 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 또 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다. 도 10은 본 발명의 또 다른 예에 따른 도 9의 반도체 장치의 단면도이다.
도 9 및 도 10을 참조하면, 본 예에 따른 반도체 장치(102)에서는 제 2 메모리부(20)는 버퍼 램일 수 있다. 상기 제 1 메모리부(즉, 버퍼 램)(20)은 디램(DRAM)이나 에스램(SRAM)과 같은 휘발성 메모리 장치 또는 휘발성 메모리 셀 회로 구조를 가질 수 있다. 이때 상기 제 2 메모리부(20)에 포함되는 하부 셀 트랜지스터(TR2)는 부유 게이트 전극이나 전하 저장막, 전하 트랩막을 포함하지 않는다. 도시하지는 않았지만, 상기 버퍼 램(20)이 디램 셀 구조를 가질 경우, 상기 셀 트랜지스터(TR2)의 소오스 영역과 전기적으로 연결되는 캐패시터를 포함할 수 있다. 또는, 상기 제 1 메모리부(즉, 버퍼 램)(20)은 피램(PRAM), 에프램(FRAM), 엠렘(MRAM) 및 알램(RRAM)과 같이 비휘발성 메모리 장치 구조를 가질 수도 있다. 또는 상기 제 1 메모리부(즉, 버퍼 램)(20)은 노어(NOR) 타입 플래쉬 메모리 장치 구조를 가질 수도 있다. 그 외의 구조는 도 4 및 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
본 예에 따른 반도체 장치(102)의 프로그램 방식은 상기 주변회로부(즉, 메모리 제어기)(10)는 입출력 버퍼로부터 받은 프로그램 데이터를 우선 제 1 메모리부(즉, 버퍼 램)(20)에 입력한다. 그리고 제 1 메모리부(즉, 버퍼 램)(20)에 입력된 데이터를 이용하여 상기 제 2 메모리부(즉, 사용자 데이터 영역)(30)을 프로그램한다.
도 11은 본 발명의 또 다른 예에 따라 반도체 장치 내부의 개략적인 배치관계를 나타내는 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 장치(103)에서는 주변회로부(10)는 메모리 제어기일 수 있다. 제 1 메모리부(20)가 제 1 사용자 데이터 영역이고 제 2 메모리부(30)가 제 2 사용자 데이터 영역일 수 있다. 즉, 상기 제 1 메모리 부(20)도 메인 메모리(main memory) 영역의 일부로 사용될 수 있다. 상기 제 1 메모리부(20)와 상기 제 2 메모리부(30)가 메인 메모리를 구성할 수 있다. 상기 제 1 메모리부(20)의 회로도는 도 2와 같을 수 있고 상기 제 2 메모리부(30)의 회로도는 도 3과 같을 수 있다. 상기 반도체 장치(103)의 단면도는 도 4와 동일/유사할 수 있다. 상기 제 1 메모리부(20)는 SLC 프로그램 방식으로 프로그램되어 상기 제 1 메모리부(20)의 하부 메모리 셀들 각각은 1 비트 데이터를 저장할 수 있다. 상기 제 2 메모리부(30)는 MLC 프로그램 방식으로 프로그램되어 상기 제 2 메모리부(30)의 상부 메모리 셀들 각각은 2 이상의 비트 데이터를 저장할 수 있다.
도 12 내지 도 15는 각각 본 발명의 또 다른 예들에 따라 반도체 장치의 내부의 개략적인 배치 관계를 나타내는 평면도들이다.
제 1 메모리부(20)는 도 12처럼 주변회로부(10)의 일 측면에만 인접하도록 배치되던가, 또는 도 13처럼 주변회로부(10)의 두 측면들에 인접하도록 배치되던가, 또는 도 14처럼 주변회로부(10)의 세 측면들에 인접하도록 배치되던가, 또는 도 15처럼 주변회로부(10)의 네 측면들을 감싸도록 배치될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 나란히(side by side) 배치되는 주변회로부와 제 1 메모리부; 및
    상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 메모리부는:
    상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 반도체층;
    상기 반도체층으로부터 돌출되는 활성 기둥들;
    각각의 활성 기둥의 측면에 인접하는 워드라인들; 및
    상기 활성 기둥들 상에 배치되는 비트라인들을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리부는:
    상기 기판 상에 배치되는 게이트 전극; 및
    상기 기판과 상기 게이트 전극 사이에 차례로 개재되는 터널절연막, 정보저장부, 및 블로킹 절연막을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리부는 버퍼 메모리로 사용되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 메모리부는 에스램(SRAM), 디램(DRAM), 엠램(MRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM), 노어(NOR) 플래쉬 메모리 및 낸드(NAND) 플래쉬 메모리 중 선택되는 적어도 하나의 메모리 구조를 가지는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 메모리부는 상기 기판 상에서 상기 주변회로부의 한개 이상의 측면들과 접하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 메모리부는 제 1 메모리 셀들을 포함하고,
    상기 제 2 메모리부는 제 2 메모리 셀들을 포함하되,
    상기 제 1 메모리 셀들의 수는 상기 제 2 메모리 셀들의 수보다 적은 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 셀들 각각에는 하나의 비트의 정보가 저장되고,
    상기 제 2 메모리 셀들 각각에는 2개 이상의 비트들의 정보가 저장되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 주변회로부는 주변 게이트 전극을 포함하고,
    상기 제 1 메모리부는 셀 게이트 전극을 포함하고,
    상기 주변 게이트 전극의 폭은 상기 셀 게이트 전극의 폭 보다 넓은 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 메모리부와 상기 제 2 메모리부는 메인 메모리를 구성하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 메모리부는 휘발성 메모리 구조를 가지고 상기 제 2 메모리부는 비휘발성 메모리 구조를 가지는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 메모리부는 같은 높이의 서로 평행한 제 1 워드라인들을 포함하며,
    상기 제 2 메모리부는 높이가 서로 다른 서로 평행한 제 2 워드라인들을 포함하는 반도체 장치.
  13. 기판 상에 나란히 배치되는 주변회로부와 제 1 메모리부; 및 상기 주변회로부와 상기 제 1 메모리부 상에 배치되는 제 2 메모리부를 포함하는 반도체 장치의 프로그램 방법에 있어서,
    상기 제 1 메모리부에 데이터를 버퍼 프로그램하는 것과,
    상기 버퍼 프로그램된 데이터를 상기 제 2 메모리부로 메인 프로그램하는 것을 포함하는 반도체 장치의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 제 1 메모리부는 싱글 비트 프로그램 방식으로 프로그램되고, 상기 제 2 메모리부는 멀티 비트 프로그램 방식으로 프로그램되는 반도체 장치의 프로그램 방법.
  15. 제 13 항에 있어서,
    상기 메인 프로그램하는 것은 재프로그래밍 방식으로 수행되며,
    상기 재프로그래밍 방식은 저장될 데이터 값에 대응하는 문턱 전압의 산포의 폭을 좁히도록 복수의 프로그래밍을 수행하는 반도체 장치의 프로그램 방법.
  16. 기판 상에 나란히(side by side) 배치되는 메모리 제어기와 버퍼메모리; 및
    상기 주변회로부와 상기 버퍼 메모리 상에 배치되는 메인 메모리를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 메인 메모리는 3차원 낸드 플래쉬 메모리 셀 구조를 가지는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 버퍼 메모리는 2차원 낸드 플래쉬 메모리 셀 구조를 가지는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 버퍼 메모리는 에스램(SRAM), 디램(DRAM), 엠램(MRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM), 노어(NOR) 플래쉬 메모리 및 낸드(NAND) 플래쉬 메모리 중 선택되는 적어도 하나의 메모리 구조를 가지는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 버퍼 메모리의 메모리 셀들 각각에는 하나의 비트의 정보가 저장되고,
    상기 메인 메모리의 메모리 셀들 각각에는 2개 이상의 비트들의 정보가 저장되는 반도체 장치.
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