DE102015105858B4 - Halbleitervorrichtungen mit Peripherieschaltungsbereich und einem ersten und einem zweiten Speicherbereich - Google Patents

Halbleitervorrichtungen mit Peripherieschaltungsbereich und einem ersten und einem zweiten Speicherbereich Download PDF

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Abstract

Halbleitervorrichtung (100; 101; 102; 103), die Folgendes aufweist:einen Peripherieschaltungsteil (10) und einen ersten Speicherteil (20) Seite an Seite auf einem Substrat (1); undeinen zweiten Speicherteil (30) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20),wobei der zweite Speicherteil (30) Folgendes aufweist:eine Halbleiterschicht (50) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20);aktive Säulen (AP), welche von der Halbleiterschicht (50) hervorstehen;Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP); undBitleitungen (BL1_u bis BLn_u) auf den aktiven Säulen (AP), undwobei der Peripherieschaltungsteil (10) sich unter den aktiven Säulen (AP) erstreckt, so dass der Peripherieschaltungsteil (10) zwischen den aktiven Säulen (AP) und dem Substrat (1) ist,wobei der erste Speicherteil (20) erste Wortleitungen (WL1_1 bis WLn_1) aufweist, welche parallel zueinander sind und äquidistant von einer Oberfläche des Substrats (1) sind, wobei jede von den ersten Wortleitungen (WL1_1 bis WLn_1) mit jeweiligen ersten Speicherzellen verbunden ist,wobei der zweite Speicherteil (30) zweite Wortleitungen umfassend die Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP) aufweist, welche parallel zueinander sind und in jeweiligen unterschiedlichen Abständen von der Oberfläche des Substrats (1) angeordnet sind, undwobei der erste Speicherteil (20) weiter eine Bitleitung (BL_1) aufweist, die sich unter der Halbleiterschicht (50) des zweiten Speicherteils (30) erstreckt, so dass die Halbleiterschicht (50) des zweiten Speicherteils (30) einen Abschnitt der Bitleitung (BL_1) des ersten Speicherteils (20) überlappt.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf Halbleitervorrichtungen und Verfahren zum Programmieren derselben. Eine Speichertechnik für eine dreidimensionale integrierte Schaltung (3D-IC) wurde entwickelt, um eine Speicherkapazität einer Halbleiterspeichervorrichtung zu erhöhen. Die 3D-IC-Speichertechnik weist eine Mehrzahl von Verfahren zum Anordnen von Speicherzellen dreidimensional auf. Zusätzlich zu der 3D-IC-Speichertechnik können eine Strukturierungstechnik beziehungsweise Musterungstechnik für feine Strukturen beziehungsweise Muster und eine Multi-Level-Zell- beziehungsweise Multi-Zustands-Zell (MLC)-Technik verwendet werden, um die Speicherkapazität der Halbleiterspeichervorrichtung zu erhöhen. Die Strukturierungstechnik für feine Strukturen kann jedoch relativ teuer sein und die MLC-Technik mag nicht geeignet sein, um die Anzahl von Bits pro einer Einheitszelle zu erhöhen. Demnach kann die 3D-IC-Speichertechnik helfen, um die Speicherkapazität zu erhöhen. Zusätzlich kann, wenn die Strukturierungstechnik für die feinen Strukturen und die MLC-Technik mit der 3D-IC-Speichertechnik kombiniert werden, dann die Speicherkapazität weiter erhöht werden. Ebenso können die Strukturierungstechnik für die feinen Strukturen und die MLC-Technik unabhängig von der 3D-IC-Speichertechnik entwickelt werden.
  • US 2009 / 0 121 271 A1 offenbart: In einem Halbleiterbauelement und einem Verfahren zu dessen Herstellung umfasst das Bauelement ein Substrat aus einkristallinem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt, und dielektrische Zwischenschichten auf dem Substrat. Gate-Muster sind vorgesehen, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht liegt. Ein vertikaler Kanal aus einkristallinem Halbleitermaterial erstreckt sich in vertikaler Richtung durch die dielektrischen Zwischenschichten und die Gate-Muster, wobei sich zwischen jedem Gate-Muster und dem vertikalen Kanal eine Gate-Isolierschicht befindet, die das Gate-Muster vom vertikalen Kanal isoliert.
  • US 2012 / 0 327 711 A1 offenbart: Ein Verfahren zum Betreiben einer nichtflüchtigen Speichervorrichtung umfasst das Empfangen eines Lesebefehls von einer Speichersteuerung, das Bestimmen eines Lesemodus der nichtflüchtigen Speichervorrichtung, das Auswählen einer Lesespannung auf der Grundlage des Lesemodus und das Durchführen einer Leseoperation an Speicherzellen einer ausgewählten Seite der nichtflüchtigen Speichervorrichtung unter Verwendung der ausgewählten Lesespannung.
  • US 2009 / 0 168 482 A1 offenbart: Eine dreidimensionale Vorrichtung enthält eine Basisschicht mit einer Speicheranordnung und peripheren Schaltungen, die auf einem Siliziumsubstrat gebildet sind, und N Schichten mit jeweils einer Speicheranordnung, die auf einem silicon-on-insulator (SOI)-Substrat gebildet sind. Die N Schichten sind vertikal übereinander auf der Basisschicht gestapelt und die oberste N-te Schicht enthält zusätzlich passive Elemente.
  • KURZFASSUNG
  • Die vorliegende Erfindung ist definiert durch die beigefügten Ansprüche. Verschiedene Ausführungsformen von vorliegenden erfinderischen Konzepten können Halbleitervorrichtungen vorsehen, welche in der Lage sind, einen Integrationsgrad zu verbessern.
  • Beispielsweise kann gemäß verschiedenen Ausführungsformen von vorliegenden erfinderischen Konzepten eine Halbleitervorrichtung Folgendes aufweisen: Einen Peripherieschaltungsteil und einen ersten Speicherteil Seite an Seite auf einem Substrat; und einen zweiten Speicherteil auf dem Peripherieschaltungsteil und dem ersten Speicherteil. In einigen Ausführungsformen kann der zweite Speicherteil Folgendes aufweisen: eine Halbleiterschicht auf dem Peripherieschaltungsteil und dem ersten Speicherteil; aktive Pfeiler beziehungsweise Säulen, welche von der Halbleiterschicht hervorstehen; Wortleitungen benachbart zu Seitenwänden der aktiven Säulen; und Bitleitungen an beziehungsweise auf den aktiven Säulen.
  • Figurenliste
  • Beispielhafte Ausführungsformen werden deutlicher aus der folgenden kurzen Beschreibung zusammengenommen in Verbindung mit den beigefügten Zeichnungen verstanden werden. Die beigefügten Zeichnungen repräsentieren nicht beschränkende beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
    • 1 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 2 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 3 ist ein Schaltbild von Speicherzellen, welche in einem ersten Speicherteil der 2 angeordnet sind.
    • 4 ist ein Schaltbild von Speicherzellen, welche in einem zweiten Speicherteil der 2 angeordnet sind.
    • 5 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der 2 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 6 ist ein schematisches Strukturbild, welches ein Verfahren zum Programmieren der Halbleitervorrichtung veranschaulicht, welche in den 2 bis 5 veranschaulicht ist.
    • 7 ist ein Diagramm, welches eine Schwellenspannungsverteilung gemäß dem Verfahren zum Programmieren der Halbleitervorrichtung der 6 veranschaulicht.
    • 8 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 9 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 10 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der 9 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 11 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
    • 12 bis 15 sind Draufsichten, welche eine Anordnungsbeziehung von inneren Strukturen von Halbleitervorrichtungen gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte veranschaulichen.
    • 16 ist ein schematisches Strukturbild, welches ein Beispiel eines Speichersystems veranschaulicht, welches eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist.
    • 17 ist ein schematisches Strukturbild, welches ein Beispiel einer Speicherkarte veranschaulicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Beispielhafte Ausführungsformen sind untenstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Viele unterschiedliche Formen und Ausführungsformen sind möglich, ohne von dem Gedanken und den Lehren dieser Offenbarung abzuweichen, und so sollte die Offenbarung nicht als auf die beispielhaften Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. Vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, sodass diese Offenbarung gewissenhaft und vollständig sein wird und den Umfang der Offenbarung Fachleuten übermitteln wird. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zur Klarheit überhöht sein. Gleiche Bezugszahlen beziehungsweise Bezugszeichen beziehen sich auf gleiche Elemente über die Beschreibung hinweg.
  • Die Terminologie, welche hierin verwendet wird, ist für den Zweck des Beschreibens bestimmter Ausführungsformen ausschließlich und ist nicht vorgesehen, um für diese Ausführungsformen beschränkend zu sein. Wenn hierin verwendet sind die Singularformen „einer/eine/eines“ und „der/die/das“ vorgesehen, um die Pluralformen ebenso zu umfassen, solange der Zusammenhang nicht eindeutig anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe „weist auf“, „aufweisend“, „enthält“ und/oder „enthaltend“ beziehungsweise „einschließlich“, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit der genannten Merkmale, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung einer oder mehrerer Merkmale, Schritte, Operationen, Elemente, Komponenten beziehungsweise Bestandteile und/oder Gruppen davon nicht ausschließen.
  • Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „gekoppelt mit“, „verbunden mit“ oder „in Antwort auf“ oder „auf“ einem anderen Element, es direkt gekoppelt mit, verbunden mit oder in Antwort auf oder auf dem anderen Element sein kann, oder zwischenliegende Elemente ebenso gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt gekoppelt mit“, „direkt verbunden mit“ oder „direkt in Antwort auf“, oder „direkt auf“ einem anderen Element, keine zwischenliegende Elemente gegenwärtig. Wenn hierin verwendet, weist der Begriff „und/oder“ eine beliebige und alle Kombinationen von einem oder mehreren der aufgelisteten zugeordneten Gegenstände auf.
  • Räumlich relative Begriffe wie beispielsweise „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert. Demnach kann der Begriff „unter“ sowohl eine Orientierung von über als auch unterhalb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreibungen, welche hierin verwendet werden, können entsprechend interpretiert werden.
  • Beispielhafte Ausführungsformen von vorliegenden erfinderischen Konzepten sind hierin unter Bezugnahme auf Querschnitts-Veranschaulichungen beschrieben, welches schematische Veranschaulichungen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Als solches sind Abweichungen von den Formen der Veranschaulichung als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten beispielhafte Ausführungsformen von vorliegenden erfinderischen Konzepten nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in Formen umfassen, welche beispielsweise von der Herstellung resultieren. Demzufolge sind die Bereiche, welche in den Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen und sind nicht vorgesehen, um den Umfang von beispielhaften Ausführungsformen zu beschränken.
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“ etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Begriffe nicht beschränkt sein sollten. Diese Begriffe sind nur verwendet, um ein Element von einem anderen zu unterscheiden. Demnach könnte ein „erstes“ Element als ein „zweites“ Element bezeichnet werden, ohne von den Lehren der vorliegenden Ausführungsformen abzuweichen.
  • Soweit nicht anders definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann verstanden, zu dem dieses erfinderische Konzept gehört. Es wird weiterhin verstanden werden, dass Begriffe, wie diejenigen, welche in herkömmlich verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollen, welche konsistent mit ihrer Bedeutung im Zusammenhang des relevanten Fachgebiets und/oder der vorliegenden Beschreibung beziehungsweise Spezifikation ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden werden, solang nicht ausdrücklich hierin so definiert.
  • Wie durch die gegenwärtige erfinderische Einheit anerkannt wird, können Vorrichtungen und Verfahren zum Bilden von Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in mikroelektronischen Vorrichtungen, wie beispielsweise integrierten Schaltungen ausgeführt werden, wobei eine Mehrzahl von Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in derselben mikroelektronischen Vorrichtung integriert sind. Demzufolge kann (können) die Querschnittsansicht(en), welche hierin veranschaulicht ist (sind), in zwei unterschiedlichen Richtungen in der mikroelektronischen Vorrichtung reproduziert beziehungsweise nachgebildet werden, welche nicht orthogonal sein müssen. Demnach kann eine Draufsicht auf die mikroelektronische Vorrichtung, welche Vorrichtungen gemäß verschiedenen Ausführungsformen ausführt, welche hierin beschrieben sind, eine Mehrzahl der Vorrichtungen in einer Anordnung beziehungsweise einem Array und/oder in einer zweidimensionalen Struktur aufweisen, welches beziehungsweise welche auf der Funktionalität der mikroelektronischen Vorrichtung basiert ist.
  • Die Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, können unter anderen Vorrichtungen abhängig von der Funktionalität der mikroelektronischen Vorrichtung eingestreut werden. Darüber hinaus mikroelektronische Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in einer dritten Richtung nachgebildet beziehungsweise reproduziert werden, welche zu den zwei unterschiedlichen Richtungen orthogonal sein kann, um dreidimensionale integrierte Schaltungen vorzusehen.
  • Demzufolge sieht (sehen) die Querschnittsansicht(en), die hierin veranschaulicht ist (sind) Unterstützung für eine Mehrzahl von Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, vor, welche sich entlang zwei unterschiedlichen Richtungen in einer Draufsicht und/oder oder in drei unterschiedlichen Richtungen in einer perspektivischen Ansicht erstrecken. Beispielsweise kann, wenn ein einzelner aktiver Bereich in einer Querschnittsansicht einer Vorrichtung/Struktur veranschaulicht ist, die Vorrichtung/Struktur eine Mehrzahl von aktiven Bereichen und Transistorstrukturen (oder Speicherzellstrukturen, Gatestrukturen etc. wie für den Fall angemessen) darauf aufweisen, wie durch eine Draufsicht der Vorrichtung/Struktur veranschaulicht werden würde.
  • Hierin nachstehend werden Ausführungsformen von vorliegenden erfinderischen Konzepten unter Bezugnahme auf die Zeichnungen beschrieben werden. Eine nichtflüchtige Speichervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann eine Struktur einer dreidimensionalen Halbleitervorrichtung haben.
  • 1 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
  • Bezug nehmend auf 1 kann eine Halbleitervorrichtung 100 gemäß vorliegenden erfinderischen Konzepten einen Peripherieschaltungsteil 10 und einen ersten Speicherteil 20 aufweisen, welche Seite an Seite auf einem Substrat 1 angeordnet sind. Ein zweiter Speicherteil 30 ist an beziehungsweise auf dem Peripherieschaltungsteil 10 und dem ersten Speicherteil 20 angeordnet. Der Peripherieschaltungsteil 10 weist Peripherieschaltungen zum Antreiben beziehungsweise Treiben des ersten Speicherteils 20 und des zweiten Speicherteils 30 auf. Wenigstens der zweite Speicherteil 30 kann ein Verwenderdatengebiet sein. Darüber hinaus kann auf einen beliebigen beziehungsweise jeden Halbleitervorrichtungs-„Teil“, welcher hierin beschrieben ist, Bezug genommen werden als ein „Bereich“, ein „Abschnitt“ oder ein „Gebiet“ beziehungsweise „Fläche“. Beispielsweise kann auf den Peripherieschaltungsteil 10 Bezug genommen werden als ein Peripherieschaltungsbereich, ein Peripherieschaltungsabschnitt oder ein Peripherieschaltungsgebiet der Halbleitervorrichtung 100.
  • 2 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. 3 ist ein Schaltbild von Speicherzellen, welche in einem ersten Speicherteil der 2 angeordnet sind. 4 ist ein Schaltbild von Speicherzellen, welche in einem zweiten Speicherteil der 2 angeordnet sind. 5 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der 2 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
  • Bezug nehmend auf 2 kann in einer Halbleitervorrichtung gemäß einigen Ausführungsformen der erste Speicherteil 20 ein Puffergebiet einer nicht-flüchtigen Speicher (NVM)-Vorrichtung sein, und der zweite Speicherteil 30 kann ein Verwenderdatengebiet der nicht flüchtigen Speichervorrichtung sein. Der erste Speicherteil (das heißt das Puffergebiet) 20 kann einen Pufferspeicher vorsehen. Der zweite Speicherteil (das heißt das Verwenderdatengebiet) 30 kann einen Hauptspeicher vorsehen. Der Peripherieschaltungsteil 10 kann ein Speichercontroller beziehungsweise eine Speichersteuerung sein.
  • Bezug nehmend auf die 2 und 5 kann eine Vorrichtungsisolierschicht 3 in einem Substrat 1 angeordnet sein, um aktive Bereiche zu definieren beziehungsweise zu begrenzen. Der Peripherieschaltungsteil 10 kann eine Mehrzahl von Peripherietransistoren TR1, welche auf dem Substrat 1 angeordnet sind, untere Zwischenverbindungen beziehungsweise Verbindungen 15 und untere Kontaktstellen 17 aufweisen. Die unteren Zwischenverbindungen 15 und die unteren Kontaktstellen 17 können elektrisch mit den Peripherietransistoren TR1 verbunden sein. Der Peripherieschaltungsteil 10 und der erste Speicherteil 20 können eine Mehrzahl von unteren Zwischenschichtisolierschichten 12, 14, 16 und 18 aufweisen. Beispielsweise kann die Mehrzahl von unteren Zwischenschichtisolierschichten 12, 14, 16 und 18 eine erste, eine zweite, eine dritte und eine vierte Isolierschicht 12, 14, 16 und 18 sein. Die Peripherietransistoren TR1, die unteren Zwischenverbindungen 15 und die unteren Kontaktstellen 17 können den Speichercontroller zum Treiben von Speicherzellen des ersten Speicherteils (oder des Puffergebiets) 20 und Speicherzellen des zweiten Speicherteils (oder des Verwenderdatengebiets) 30 konstituieren beziehungsweise bilden. Der Speichercontroller (oder der Peripherieschaltungsteil) 10 können einen Zeilendecoder, einen Seitenpuffer, einen Eingabe-/Ausgabepuffer, eine Steuerlogik und/oder einen Pufferdirektzugriffspeicher (RAM = Random Access Memory = Direktzugriffspeicher) aufweisen. Der Puffer-RAM kann eine flüchtige Speichervorrichtung (beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM = Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher) oder einen statischen Direktzugriffsspeicher (SRAM = Static Random Access Memory = statischer Direktzugriffsspeicher) oder eine flüchtige Speicherzellschaltungsstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM) aufweisen.
  • Bezug nehmend auf die 2, 3 und 5 kann in einigen Ausführungsformen der erste Speicherteil (oder das Puffergebiet) 20 eine zweidimensionale (oder planare) NAND-Flashspeicherzellstruktur haben. Detaillierter kann der erste Speicherteil 20 wenigstens einen niedrigen beziehungsweise unteren Block aufweisen. Der untere Block kann eine Mehrzahl von unteren Speicherzellsträngen CSTR_1 aufweisen. Jeder der unteren Speicherzellstränge CSTR_l kann einen unteren Strangauswahltransistor SST_l aufweisen, welcher mit einer unteren Strangauswahlleitung SSL_l verbunden ist, eine Mehrzahl von unteren Speicherzelltransistoren MCT_l, welche mit einer Mehrzahl von unteren Wortleitungen WL1_l bis WLm_l verbunden ist (wobei „m“ eine natürliche Zahl ist), und einen unteren Masseauswahltransistor GST_l, welcher mit einer unteren Masseauswahlleitung GSL_l verbunden ist. Hier kann der untere Strangauswahltransistor SST_l jeweils mit einer Mehrzahl von unteren Bitleitungen BL1_l bis BLm_l verbunden sein (wobei „m“ eine natürliche Zahl ist), und die unteren Masseauswahltransistoren GST_l können mit einer unteren gemeinsamen Sourceleitung CSL_l verbunden sein. Die untere gemeinsame Sourceleitung CSL_l kann eine Massespannung oder eine CSL-Spannung (beispielsweise eine Leistungsspannung) von einem CSL-Treiber aufnehmen. Die unteren Bitleitungen BL1_l bis BLm_l können sich in einer ersten Richtung D1 erstrecken. Die untere Strangauswahlleitung SSL_l, die unteren Wortleitungen WL1_l bis WLm_l und die untere Masseauswahlleitung GSL_l können sich in einer zweiten Richtung D2 erstrecken, welche die erste Richtung D1 schneidet. Die unteren Wortleitungen WL1_l bis WLm_l und die untere Masseauswahlleitung GSL_l kann bei derselben Höhe auf dem Substrat 1 angeordnet sein wie die andere (beispielsweise äquidistant von einer oberen Oberfläche des Substrats 1). In anderen Worten gesagt können jeweilige obere Oberflächen der unteren Wortleitungen WL1_1 bis WLm_l und die untere Masseauswahlleitung GSL_l koplanar sein.
  • Die unteren Speicherzelltransistoren MCT_l, welche mit jeder der unteren Wortleitungen WL1_l bis WLm_l verbunden sind, können als „eine Seite“ definiert sein. Jeder der unteren Speicherzelltransistoren MCT_l kann Einzel-Bit-Daten (das heißt Ein-Bit-Daten) in Ein-Level-Zellen speichern.
  • Der untere Strangauswahltransistor SST_l, die unteren Speicherzelltransistoren MCT_1 und der untere Masseauswahltransistor GST_l können auf dem Substrat 1 angeordnet sein. Jeder der unteren Speicherzelltransistoren MCT_1 kann eine untere dielektrische Tunnelschicht 21, eine Floatinggateelektrode 22, eine dielektrische Sperrschicht 23 und ein Steuergate 24 aufweisen, welche nacheinander folgend geschichtet beziehungsweise gestapelt sind. Die Floatinggateelektrode 22 kann einem Datenspeicherelement entsprechen. In jedem des unteren Strangauswahltransistors SST_l und des unteren Masseauswahltransistors GST_l kann das Steuergate 24 die dielektrische Sperrschicht 23 durchdringen, um mit der Floatinggateelektrode 22 verbunden zu sein. Die Floatinggateelektrode 22 kann durch ein anderes Datenspeicherelement wie beispielsweise eine Ladungsfallenschicht (beispielsweise eine Siliziumnitritschicht) oder eine Ladungsspeicherschicht ersetzt sein. Die untere gemeinsame Sourceleitung CSL_l kann ein Dotierungsmittelinjektionsbereich sein, welcher in dem Substrat 1 angeordnet ist.
  • Eine Breite jeder wenigstens der unteren Wortleitungen WL1_l bis WLm_l kann kleiner sein als diejenigen der Gateelektroden, welche in den Peripherietransistoren TR1 enthalten sind.
  • Bezug nehmend auf die 2, 4 und 5 kann in einigen Ausführungsformen der zweite Speicherteil (oder das Verwenderdatengebiet) 30 eine Zellstruktur einer dreidimensionalen NAND-Flashspeichervorrichtung haben. Detaillierter weist der zweite Speicherteil 30 eine Halbleiterschicht 50 auf, welche auf der vierten unteren Zwischenschichtisolierschicht 18 angeordnet ist. Eine Mehrzahl von oberen Blöcken kann auf der Halbleiterschicht 50 vorgesehen sein. Die oberen Blöcke weisen eine Mehrzahl von oberen Speicherzellsträngen CSTR_u auf.
  • Aktive Säulen AP stehen von der Halbleiterschicht 50 hervor. Die aktiven Säulen AP können aus einer undotierten Polysiliziumschicht oder einer undotierten Halbleiterschicht gebildet sein. Jede der aktiven Säulen AP kann eine Schalenform haben, und eine erste Füllisolierschicht kann einen inneren Raum jeder der aktiven Säulen AP füllen. Eine obere Masseauswahlleitung GSL_u, obere Wortleitungen WL1_u bis WLn_u und eine obere Strangauswahlleitung SSL_u, SSL2_u oder SSLn_u, welche nacheinander folgend gestapelt sind, können angrenzend an einer Seitenwand der aktiven Säule AP sein. Isolierende Zwischengateschichten 54 können zwischen der oberen Masseauswahlleitung GSL_u, den oberen Wortleitungen WL1_u bis WLn_u und der oberen Strangauswahlleitung SSL1_u, SSL2_u oder SSLn_u angeordnet sein, um diese voneinander elektrisch zu isolieren. Endabschnitte der oberen Masseauswahlleitung GSL_u, der oberen Wortleitungen WL1_u bis WLn_u und der oberen Strangauswahlleitung SSL1_u, SSL2_u oder SSLn_u, welche nacheinander folgend gestapelt sind, können eine gestufte Struktur bilden. Höhen/Abstände der oberen Wortleitungen WL1_u bis WLn_u von der Halbleiterschicht 50 sind unterschiedlich voneinander.
  • Obere Enden der aktiven Säulen AP können elektrisch mit oberen Bitleitungen BL1_u bis BLn_u verbunden sein. Die oberen Bitleitungen BL1_u bis BLn_u können sich in einer vierten Richtung D4 erstrecken und können voneinander getrennt sein. Die obere Masseauswahlleitung GSL_u kann in einer Mehrzahl auf der Halbleiterschicht 50 vorgesehen sein, und die Mehrzahl von Masseauswahlleitungen GSL_u kann sich in einer dritten Richtung D3 erstrecken, welche die vierte Richtung D4 schneidet, und kann getrennt voneinander sein. Eine zweite Füllisolierschicht kann zwischen den oberen Masseauswahlleitungen GSL_u angeordnet sein, um sie voneinander zu trennen. Obere gemeinsame Sourceleitungen CSL_u können in der Halbleiterschicht 50 unter den aktiven Säulen AP angeordnet sein. Die oberen gemeinsamen Sourceleitungen CSL_u können angrenzend zu jeweiligen einen der aktiven Säulen AP sein. Jede obere gemeinsame Sourceleitung CSL_u kann ein Dotiermittelinjektionsbereich sein, welcher in der Halbleiterschicht 50 angeordnet ist. Wenigstens einige der ersten bis vierten Richtung D1 bis D4 können dieselbe sein oder unterschiedlich voneinander. Beispielsweise können die zweite und die dritte Richtung D2 und D3 dieselbe Richtung sein.
  • Eine dielektrische Gateschicht 61 kann zwischen den oberen Masseauswahlleitungen GSL_u und den aktiven Säulen AP, zwischen den oberen Wortleitungen WL1_u bis WLn_u und den aktiven Säulen AP und zwischen den oberen Strangauswahlleitungen SSL1_u bis SSLn_u und den aktiven Säulen AP angeordnet sein. Die dielektrische Gateschicht 61 kann eine dielektrische Tunnelschicht, eine Ladungsspeicherschicht und eine dielektrische Sperrschicht aufweisen. Die Ladungsspeicherschicht mag zwischen den oberen Masseauswahlleitungen GSL_u und den aktiven Säulen AP und/oder zwischen den oberen Strangauswahlleitungen SSL1_u bis SSLn_u und den aktiven Säulen AP nicht existieren.
  • Die oberen Zellstränge CSTR_u können zwischen der oberen gemeinsamen Sourceleitung CSL_u und den oberen Bitleitungen BL1_u bis BLn_u angeordnet sein. Jeder der oberen Zellstränge CSTR_u kann einen oberen Masseauswahltransistor GST_u aufweisen, welcher mit der oberen gemeinsamen Sourceleitung CSL_u verbunden ist, einen oberen Strangauswahltransistor SST_u, welcher mit einer der oberen Bitleitungen BL1_u bis BLn_u verbunden ist, und eine Mehrzahl von oberen Speicherzelltransistoren MCT_u, welche zwischen der oberen Masse und oberen Strangauswahltransistoren GST_u und SST_u angeordnet sind. Der obere Masseauswahltransistor GST_u, der obere Speicherzelltransistor MCT_u und der obere Strangauswahltransistor SST_u können in Serie miteinander verbunden sein. Jeder der oberen Speicherzelltransistoren MCT_u kann Multi-Bit-Daten (das heißt wenigsten Zwei-Bit-Daten) in Multi-Level-Zellen speichern.
  • Die obere Masseauswahlleitung GSL_u, die oberen Wortleitungen WL1_u bis WLn_u und die oberen Strangauswahlleitungen SSL1_u bis SSLn_u können jeweils als Gateelektroden des oberen Masseauswahltransistors GST_u, des oberen Speicherzelltransistors MCT_u und des oberen Strangauswahltransistors SST_u verwendet werden. Der obere Masseauswahltransistor GST_u, der obere Speicherzelltransistor MCT_u und der obere Strangauswahltransistor SST_u können Metalloxid-Halbleiterfeldeffekttransistoren (MOSFETS) sein, welche die aktiven Säulen AP als Kanalbereiche verwenden.
  • Endabschnitte der oberen Masseauswahlleitungen GSL_u, der oberen Wortleitungen WL1_u bis WLn_u und der oberen Strangauswahlleitungen SSL1_u bis SSLn_u können mit einer ersten oberen Zwischenschichtisolierschicht 51 bedeckt sein.
  • Die Endabschnitte der oberen Masseauswahlleitungen GSL u, der oberen Wortleitungen WL1_u bis WLn_u und der oberen Strangauswahlleitungen SSL1_u bis SSLn_u können jeweils mit ersten oberen Kontakten 55 verbunden sein, welche die erste obere Zwischenschichtisolierschicht 51 durchdringen. Erste obere Zwischenverbindungen beziehungsweise Verbindungen 56 können auf der ersten oberen Zwischenschichtisolierschicht 51 angeordnet sein, um mit den ersten oberen Kontakten 55 verbunden zu sein. Zweite obere Kontakte 53 können die erste obere Zwischenschichtisolierschicht 51 und die vierte untere Zwischenschichtisolierschicht 18 durchdringen, um elektrisch jeweils die ersten oberen Zwischenverbindungen 56 mit einigen der unteren Kontaktstellen 17 zu verbinden. Eine zweite obere Zwischenschichtisolierschicht 52 kann auf der ersten oberen Zwischenschichtisolierschicht 51 und den ersten oberen Zwischenverbindungen 56 angeordnet sein. Eine dritte obere Zwischenschichtisolierschicht 57 kann auf der zweiten oberen Zwischenschichtisolierschicht 52 angeordnet sein. Die oberen Bitleitungen BL1_u bis BLn_u können auf der dritten Zwischenschichtisolierschicht 57 angeordnet sein. Zusätzlich können zweite obere Zwischenverbindungen 58 auf der dritten oberen Zwischenschichtisolierschicht 57 angeordnet sein, um elektrisch mit den oberen Bitleitungen BL1 u bis BLn_u verbunden zu sein. Dritte obere Kontakte 59 können die dritte, zweite und erste Zwischenschichtisolierschicht 57, 52 und 51 und die vierte untere Zwischenschichtisolierschicht 18 durchdringen, um die zweiten oberen Zwischenverbindungen 58 mit anderen der unteren Kontaktstellen 17 zu verbinden.
  • Die oberen Strangauswahlleitungen SSL1_u bis SSLn_u, die oberen Masseauswahlleitungen GSL_u und die oberen Wortleitungen WL1_u bis WLn_u können elektrisch mit dem Zeilendecoder verbunden sein, welcher in dem Peripherieschaltungsteil 10 enthalten ist. Zusätzlich können die unteren Strangauswahlleitungen SSL1_1 bis SSLn_1, die untere Masseauswahlleitung GSL_1 und die unteren Wortleitungen WL1_1 bis WLm_1 ebenso elektrisch mit dem Zeilendecoder verbunden sein, welcher in dem Peripherieschaltungsteil 10 enthalten ist. Die oberen Bitleitungen BL1_u bis BLn_u und die unteren Bitleitungen BL1_1 bis BLm_1 können elektrisch mit dem Seitenpuffer verbunden sein, welcher in dem Peripherieschaltungsteil 10 enthalten ist.
  • Die Gesamtanzahl der oberen Speicherzelltransistoren MCT_u kann größer sein als diejenige der unteren Speicherzelltransistoren MCT_1.
  • 6 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Verfahren zum Programmieren der Halbleitervorrichtung, welche in den 2 bis 5 veranschaulicht ist, veranschaulicht.
  • Bezug nehmend auf 6 kann zuallererst der Peripherieschaltungsteil (das heißt der Speichercontroller) 10 Programmdaten beziehungsweise Programmierdaten, welche von dem Eingabe-/Ausgabepuffer empfangen werden, zu dem Puffer-RAM zuführen. Die Speicherzellen in dem ersten Speicherteil (das heißt dem Puffergebiet) 20 können unter Verwendung der Daten Puffer-programmiert werden, welche dem Puffer-RAM zugeführt werden. Die Speicherzellen in dem zweiten Speicherteil (das heißt dem Verwenderdatengebiet) 30 können unter Verwendung der Daten programmiert werden, welche in dem ersten Speicherteil (das heißt dem Puffergebiet) 20 gepuffert werden. In anderen Worten gesagt können während der Programmieroperation Daten in den ersten Speicherteil (das heißt das Puffergebiet) 20 geschrieben werden und der zweite Speicherteil (das heißt das Verwenderdatengebiet) 30 kann dann unter Verwendung der ersten Daten, welche in den ersten Speicherteil 20 geschrieben sind, programmiert werden. Die Programmieroperation des Schreibens von Daten in den ersten Speicherteil (das heißt das Puffergebiet) 20 ist definiert als „Puffer-Programmieroperation“, und die Programmieroperation des Schreibens von Daten in den zweiten Speicherteil (das heißt das Verwenderdatengebiet) 30 ist definiert als eine „Haupt-Programmier-Operation“. Die Haupt-Programmier-Operation kann gemäß Adressinformationen durchgeführt werden, welche auf die Daten bezogen sind, welche in dem ersten Speicherteil (das heißt dem Puffergebiet) 20 gespeichert sind.
  • Beispielsweise können eine minimale Programmeinheit beziehungsweise Programmiereinheit des ersten Speicherteils (das heißt des Puffergebiets) 20 und eine minimale Programmeinheit beziehungsweise Programmiereinheit des zweiten Speicherteils (das heißt des Verwenderdatengebiets) 30 verschiedentlich bestimmt werden abhängig von einem Programmierverfahren und/oder der Anzahl von Datenbits, welche in einer Zelle gespeichert werden. Ein Verfahren zum Programmieren der Speicherblöcke, welche in dem Puffergebiet 20 enthalten sind, kann unterschiedlich von einem Verfahren des Programmierens der Speicherblöcke, welche in dem Verwenderdatengebiet 30 enthalten sind, sein. Beispielsweise können die Speicherblöcke des Puffergebiets 20 durch ein Einzel-Bit-Programmierverfahren (oder ein Einzel-Level-Zell (SLC = Single Level Cell)-Programmierverfahren) programmiert werden, und die Speicherblöcke des Verwenderdatengebiets 30 können durch ein Multi-Bit-Programmierverfahren (oder ein Multi-Level-Zell (MLC = Multi-Level-Cell)-Programmierverfahren) programmiert werden. Das MLC-Programmierverfahren kann in einigen Ausführungsformen ein Drei-Level-Zell-(TLC = Triple-Level-Cell)-Programmierverfahren oder ein Vier-Level-Zell(QLC = Quad-Level-Cell)-Programmierverfahren aufweisen. Demnach kann jeder der unteren Speicherzelltransistoren MCT_1, welcher in dem Puffergebiet 20 enthalten ist, Ein-Bit-Daten speichern, und jeder der oberen Speicherzelltransistoren MCT_u kann Multi-Bit-Daten (das heißt Zwei- oder Mehr-Bit-Daten) speichern.
  • Die Haupt-Programmier-Operation kann durch ein Re-Programmierverfahren durchgeführt werden. In dem Re-Programmierverfahren kann eine Mehrzahl von Programmieroperationen durchgeführt werden, um eine Breite einer Verteilung von Schwellenspannungen, welche Daten, welche zu speichern sind, entspricht, zu verringern. Dies wird hierin nachstehend detaillierter beschrieben werden.
  • 7 ist ein Diagramm, welches eine Schwellenspannungsverteilung gemäß dem Programmierverfahren der Halbleitervorrichtung der 6 veranschaulicht.
  • Bezug nehmend auf die 6 und 7 kann eine Drei-Bit-Programmieroperation durchgeführt werden durch das Re-Programmierverfahren, welches drei Programmier (PGM)-Operationen erste PGM, zweite PGM und dritte PGM aufweist.
  • In einer ersten Programmieroperation erste PGM kann die Speicherzelle (das heißt der obere Speicherzelltransistor MCT_u) des Verwenderdatengebiets 30 von einem Löschzustand E zu eins programmiert werden, entsprechend Drei-Bit-Daten von acht Zuständen E und P11 bis P17. Hierin können die acht Zustände E und P11 bis P17 benachbart zueinander ohne eine Lesetoleranz (read margin) sein, wie in 7 veranschaulicht ist. In anderen Worten gesagt, können die Drei-Bit-Daten grob durch die erste Programmieroperation erste PGM programmiert werden.
  • In einigen Ausführungsformen kann die erste Programmieroperation erste PGM durchgeführt werden durch ein Inkrementier-Stufenprogrammierpuls (ISPP)-Verfahren.
  • In einigen Ausführungsformen kann die erste Programmieroperation erste PGM wenigstens eine Verifikationsoperation hinsichtlich Programmierzuständen durchführen. Beispielsweise kann die erste Programmieroperation erste PGM die Verifikationsoperation hinsichtlich geradzahlig nummerierten Programmierzuständen P12, P14 und P16 durchführen, kann jedoch die Verifikationsoperation nicht hinsichtlich ungeradzahlig nummerierten Programmierzuständen P11, P 13, P 15 und P 17 durchführen. In anderen Worten gesagt, kann, wenn die Verifikationsoperationen der geradzahlig nummerierten Programmierzustände P12, P14 und P16 durchgeführt sind, die erste Programmieroperation erste PGM vollendet sein.
  • In einer zweiten Programmieroperation zweite PGM können die Zustände P11 bis P17, welche durch die erste Programmieroperation erste PGM programmiert werden, reprogrammiert werden, um in feine Zustände beziehungsweise Feinzustände P21 bis P27 umgewandelt zu werden. Hier können die Zustände P21 bis P27 voneinander getrennt sein, um eine vorbestimmte Lesetoleranz zu haben, wie in 7 veranschaulicht ist. In anderen Worten gesagt re-programmiert die zweite Programmieroperation zweite PGM die Drei-Bit-Daten, welche durch die erste Programmieroperation erste PGM programmiert werden. Beispielsweise kann der Zustand P11, welcher durch die erste Programmieroperation erste PGM programmiert wird, re-programmiert werden, um durch die zweite Programmieroperation zweite PGM in den Zustand P21 umgewandelt zu werden, und demnach kann eine Schwellenspannungsverteilung, welche dem Zustand P21 entspricht, enger beziehungsweise schmäler sein als eine Schwellenspannungsverteilung, welche dem Zustand P11 entspricht. In anderen Worten gesagt kann eine Verifikationsspannung VR21 zum Verifizieren des Zustandes P21, welcher durch die zweite Programmieroperation zweite PGM re-programmiert wird, höher sein als eine Verifikationsspannung VR11 zum Verifizieren des Zustandes P11, welcher durch die erste Programmieroperation erste PGM programmiert wird.
  • In einigen Ausführungsformen kann die zweite Programmieroperation zweite PGM durch ein ISPP-Verfahren durchgeführt werden.
  • In einigen Ausführungsformen kann die zweite Programmieroperation zweite PGM Verifikationsoperationen hinsichtlich aller Programmierzustände durchführen. Wenn die Verifikationsoperationen all der Programmierzustände P21 bis P27 durchgeführt sind, kann die zweite Programmieroperation zweite PGM vollendet sein.
  • In einer dritten Programmieroperation dritte PGM können die Zustände P21 bis P27, welche durch die zweite Programmieroperation zweite PGM programmiert sind reprogrammiert werden, um in feinere Zustände P31 bis P37 umgewandelt zu werden. Die Zustände P31 bis P37 können voneinander getrennt sein, um eine vorbestimmte Lesetoleranz zu haben, wie in 7 veranschaulicht ist. Hier kann die Lesetoleranz der Zustände P31 bis P37 größer sein als diejenige der Zustände P21 bis P27, welche durch die zweite Programmieroperation zweite PGM gebildet sind. In anderen Worten gesagt re-programmiert die dritte Programmieroperation dritte PGM die Drei-Bit-Daten, welche durch die zweite Programmieroperation zweite PGM programmiert sind. Beispielsweise kann der Zustand P21, welcher durch die zweite Programmieroperation zweite PGM programmiert ist, re-programmiert werden, um durch die dritte Programmieroperation dritte PGM in den Zustand P31 umgewandelt zu werden, und demnach kann eine Schwellenspannungsverteilung, welche dem Zustand P31 entspricht, schmäler sein als die Schwellenspannungsverteilung, welche dem Zustand P21 entspricht. In anderen Worten gesagt kann eine Verifikationsspannung VR31 zum Verifizieren des Zustandes P31, welche durch die dritte Programmieroperation dritte PGM reprogrammiert ist, höher sein als die Verifikationsspannung VR21 zum Verifizieren des Zustandes P21, welche durch die zweite Programmieroperation zweite PGM programmiert ist.
  • In einigen Ausführungsformen kann die dritte Programmieroperation dritte PGM durch ein ISPP-Verfahren durchgeführt werden.
  • In einigen Ausführungsformen kann die dritte Programmieroperation dritte PGM Verifikationsoperationen hinsichtlich all der Programmierzustände durchführen. Wenn die Verifikationsoperationen all der Programmierzustände P31 bis P37 durchgeführt sind, kann die dritte Programmieroperation dritte PGM vollendet sein. Als ein Ergebnis kann die Drei-Bit-Programmieroperation letztendlich vollendet sein.
  • In einigen Ausführungsformen kann eine Zunahme von den Verifikationsspannungen der zweiten Programmieroperation zweite PGM zu den Verifikationsspannungen der dritten Programmieroperation dritte PGM kleiner sein als eine Zunahme von den Verifikationsspannungen der ersten Programmieroperation erste PGM zu den Verifikationsspannungen der zweiten Programmieroperation zweite PGM (beispielsweise (VR31-VR21) < (VR21-VR11)). In anderen Worten gesagt kann die Speicherzelle des Verwenderdatengebiets 30 genauer durch die dritte Programmieroperation dritte PGM programmiert werden als durch die zweite Programmieroperation zweite PGM.
  • Alternativ kann in einigen Ausführungsformen eine Zunahme von den Verifikationsspannungen der zweiten Programmieroperation zweite PGM zu den Verifikationsspannungen der dritten Programmieroperation dritte PGM größer sein als eine Zunahme von den Verifikationsspannungen der ersten Programmieroperation erste PGM zu den Verifikationsspannungen der zweiten Programmieroperation zweite PGM (beispielsweise (VR31-VR21) > (VR21-VR11)). In anderen Worten gesagt kann die Speicherzelle des Verwenderdatengebiets 30 in einigen Ausführungsformen genauer durch die zweite Programmieroperation zweite PGM programmiert werden als durch die dritte Programmieroperation dritte PGM.
  • Die erste Programmieroperation erste PGM, welche in 7 veranschaulicht ist, programmiert Drei-Bit-Daten. Vorliegende erfinderische Konzepte sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann die erste Programmieroperation erste PGM Zwei-Bit-Daten programmieren. Nachdem die erste Programmieroperation erste PGM der Zwei-Bit-Daten vollendet ist, kann die zweite Programmieroperation zweite PGM Drei-Bit-Daten programmieren.
  • Die Drei-Bit-Programmieroperation, welche in 7 veranschaulicht ist, weist die drei Programmieroperationen erste PGM, zweite PGM und dritte PGM auf. Vorliegende erfinderische Konzepte sind jedoch nicht darauf beschränkt. In anderen Worten gesagt kann die Programmieroperation gemäß vorliegenden erfinderischen Konzepten durch das Re-Programmierverfahren durchgeführt werden, welches wenigstens zwei Programmieroperationen aufweist. Ein Kopplungseffekt zwischen Speicherzellen kann durch das Re-Programmierverfahren verringert werden.
  • In der Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann der Peripherieschaltungsteil 10 unter dem zweiten Speicherteil 30, welcher als das Verwenderdatengebiet verwendet wird, angeordnet sein, wodurch ein Integrationsgrad der Halbleitervorrichtung verbessert wird. Zusätzlich kann der erste Speicherteil 20, welcher als das Puffergebiet verwendet wird, ebenso unter dem zweiten Speicherteil 30 und an einer Seite des Peripherieschaltungsteils 10 angeordnet sein, sodass der Integrationsgrad der Halbleitervorrichtung weiter verbessert werden kann. Weiterhin kann der zweite Speicherteil 30 re-programmiert werden unter Verwendung des ersten Speicherteils 20, wodurch der Kopplungseffekt zwischen den Speicherzellen, welche in dem zweiten Speicherteil 30 enthalten sind, verringert wird. In anderen Worten gesagt, kann es möglich sein, die Integrationsdichte und Leistungsfähigkeit der Halbleitervorrichtung zu verbessern.
  • 8 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
  • Bezug nehmend auf 8 kann in einer Halbleitervorrichtung 101 gemäß einigen Ausführungsformen ein erster Speicherteil einen Puffer-RAM 20a und ein Puffergebiet 20b aufweisen. Der Puffer-RAM 20a kann eine flüchtige Speichervorrichtung (beispielsweise einen DRAM oder einen SRAM) haben oder eine flüchtige Speicherzellschaltungsstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM). Das Puffergebiet 20b kann die zweidimensionale (oder planare) NAND-Flashspeicherstruktur haben, welche in 3 veranschaulicht ist. Ein Programmierverfahren der Halbleitervorrichtung 101 der 8 kann dasselbe sein oder ähnlich zu dem Programmierverfahren, welches unter Bezugnahme auf die 6 und 7 beschrieben ist.
  • 9 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. 10 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der 9 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
  • Bezug nehmend auf die 9 und 10 kann ein erster Speicherteil 20 ein Puffer-RAM in einer Halbleitervorrichtung 102 gemäß einigen Ausführungsformen sein. Der erste Speicherteil (das heißt der Puffer-RAM) 20 kann eine flüchtige Speichervorrichtung (beispielsweise einen DRAM oder einen SRAM) haben oder eine flüchtige Speicherzellschaltungstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM). In diesem Fall weist ein unterer Zelltransistor TR2, welcher in dem ersten Speicherteil 20 enthalten ist, eine Floatinggateelektrode, eine Ladungsspeicherschicht und eine Ladungseinfangschicht nicht auf. Wenn der Puffer-RAM 20 die Zellstruktur eines DRAM hat, kann der Puffer-RAM 20 einen Kondensator beziehungsweise eine Kapazität aufweisen, welcher beziehungsweise welche elektrisch mit einem Sourcebereich des unteren Zelltransistors TR2 verbunden ist. Alternativ kann der erste Speicherteil (das heißt der Puffer-RAM) 20 eine Struktur einer nicht flüchtigen Speichervorrichtung wie beispielsweise eines Phasenübergangsdirektzugriffsspeichers (PRAM), eines ferroelektrischen Direktzugriffsspeichers (FRAM), eines magnetischen Direktzugriffsspeichers (MRAM) oder eines resistiven Direktzugriffsspeichers (RRAM) haben. In einigen Ausführungsformen kann der erste Speicherteil (das heißt der Puffer-RAM) 20 eine Struktur einer NOR-Typ-Flashspeichervorrichtung haben. Andere Elemente der Halbleitervorrichtung 102 können dieselben sein wie oder ähnlich zu entsprechenden Elementen der Halbleitervorrichtung, welche unter Bezugnahme auf die 4 und 5 beschrieben ist.
  • In einem Verfahren des Programmierens der Halbleitervorrichtung 102 kann der Peripherieschaltungsteil (das heißt der Speichercontroller) 10 Programmierdaten, welche von dem Eingabe-/Ausgabe-Puffer empfangen werden, in den ersten Speicherteil (das heißt den Puffer-RAM) 20 eingeben beziehungsweise zuführen, und der zweite Speicherteil (das heißt das Verwenderdatengebiet) 30 kann dann unter Verwendung der Daten programmiert werden, welche dem ersten Speicherteil (das heißt dem Puffer-RAM) 20 zugeführt werden.
  • 11 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.
  • Bezug nehmend auf 11 kann eine Halbleitervorrichtung 103 gemäß einigen Ausführungsformen einen Peripherieschaltungsteil 10, einen ersten Speicherteil 20 und einen zweiten Speicherteil 30 aufweisen. Der Peripherieschaltungsteil 10 kann ein Speichercontroller beziehungsweise eine Speichersteuerung sein, der erste Speicherteil 20 kann ein erstes Verwenderdatengebiet sein, und der zweite Speicherteil 30 kann ein zweites Verwenderdatengebiet sein. In anderen Worten gesagt kann der erste Speicherteil 20 auch ein Abschnitt eines Hauptspeichergebiets sein. Das heißt, der erste Speicherteil 20 und der zweite Speicherteil 30 können einen Hauptspeicher bilden beziehungsweise konstituieren. Ein Schaltbild des ersten Speicherteils 20 kann dasselbe sein wie in 3 veranschaulicht ist, und ein Schaltbild des zweiten Speicherteils 30 kann dasselbe sein, wie in 4 veranschaulicht ist. Eine Querschnittsansicht der Halbleitervorrichtung 103 kann dieselbe sein, wie in 5 veranschaulicht ist. Der erste Speicherteil 20 kann durch ein SLC- Programmierverfahren programmiert werden, und so kann jede der unteren Speicherzellen des ersten Speicherteils 20 Ein-Bit-Daten speichern. Der zweite Speicherteil 30 kann durch ein MLC-Programmierverfahren programmiert werden, und so kann jede der oberen Speicherzellen des zweiten Speicherteils 30 Multi-Bit-Daten (das heißt Zwei- oder Mehr-Bit-Daten) speichern.
  • Die 12 bis 15 sind Draufsichten, welche eine Anordnungsbeziehung von inneren Strukturen von Halbleitervorrichtungen gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulichen.
  • Ein erster Speicherteil 20 kann angeordnet sein, um benachbart zu nur einer Seite eines Peripherieschaltungsteils 10 zu sein, wie in 12 veranschaulicht ist. Alternativ kann ein erster Speicherteil 20 angeordnet sein, um benachbart zu zwei Seiten eines Peripherieschaltungsteils 10 zu sein, wie in 13 veranschaulicht ist. In einigen Ausführungsformen kann ein erster Speicherteil 20 angeordnet sein, um benachbart zu drei Seiten eines Peripherieschaltungsteils 10 zu sein, wie in 14 veranschaulicht ist. In einigen Ausführungsformen kann ein erster Speicherteil 20 angeordnet sein, um vier Seiten eines Peripherieschaltungsteils 10 zu umgeben, wie in 15 veranschaulicht ist. In einigen Ausführungsformen kann der erste Speicherteil 20 in Kontakt mit einer oder mehreren Seiten des Peripherieschaltungsteils 10 sein.
  • 16 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Beispiel eines Speichersystems veranschaulicht, welches eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist.
  • Bezug nehmend auf 16 kann ein Speichersystem 1100 in einem persönlichen digitalen Assistenten (PDA), einem tragbaren Computer, einem Web-Tablet, einem drahtlosen Telefon, einem Mobiltelefon, einem digitalen Musikabspielgerät, einer Speicherkarte oder anderen elektronischen Produkten verwendet werden, welche Informationsdaten drahtlos empfangen oder übertragen.
  • Das Speichersystem 1100 kann einen Controller 1110 beziehungsweise eine Steuerung, eine Eingabe-/Ausgabe(I/O)-Einheit 1120, eine Speichervorrichtung 1130, eine Schnittstelleneinheit 1140 und einen Datenbus 1150 aufweisen. Wenigstens zwei des Controllers 1110, der PO-Einheit 1120, der Speichervorrichtung 1130 und der Schnittstelleneinheit 1140 können miteinander über den Datenbus 1150 kommunizieren.
  • Der Controller 1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers oder andere Logikvorrichtungen aufweisen. Funktionen der anderen Logikvorrichtungen können ähnlich zu denjenigen des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers sein. Die Speichervorrichtung 1130 kann Befehle speichern, welche durch den Controller 1110 auszuführen sind. Die I/O-Einheit 1120 kann Daten oder Signale von einem externen System empfangen oder kann Daten oder Signale zu dem externen System ausgeben. Beispielsweise kann die I/O-Einheit 1120 ein Keypad, eine Tastatur und/oder eine Anzeigevorrichtung aufweisen.
  • Die Speichervorrichtung 1130 kann wenigstens eine der nicht flüchtigen Speichervorrichtungen gemäß vorstehend erwähnten Ausführungsformen von vorliegenden erfinderischen Konzepten aufweisen. Die Speichervorrichtung 1130 kann weiterhin wenigstens eine eines anderen Typs von Halbleitervorrichtungen und flüchtigen Direktzugriffspeichervorrichtungen aufweisen.
  • Die Schnittstelleneinheit 1140 kann elektrische Daten zu einem Kommunikationsnetzwerk übertragen und/oder kann elektrische Daten von einem Kommunikationsnetzwerk empfangen.
  • 17 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Beispiel einer Speicherkarte veranschaulicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist.
  • Bezug nehmend auf 17 kann eine Speicherkarte 1200 zum Speichern von Hochkapazitätsdaten eine Flashspeichervorrichtung 1210, welche mit wenigstens einer der Halbleitervorrichtungen gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten implementiert ist, aufweisen. Die Speicherkarte 1200 kann weiterhin einen Speichercontroller 1220 aufweisen, welcher eine Datenkommunikation zwischen einem Host und der Flashspeichervorrichtung 1210 steuert.
  • Eine SRAM-Vorrichtung 1221 kann als ein Arbeitsspeicher einer zentralen Verarbeitungseinheit (CPU) 1222 verwendet werden. Eine Hostschnittstellen (I/F)-Einheit 1223 kann konfiguriert sein, um ein Datenkommunikationsprotokoll zwischen der Speicherkarte 1200 und dem Host vorzusehen. Ein Fehlerüberprüfungs- und Korrektur (ECC)-Block 1224 kann Fehler von Daten erfassen und korrigieren, welche aus der Flashspeichervorrichtung 1210 ausgelesen werden. Eine Speicherschnittstelleneinheit 1225 kann über eine Schnittstelle eine Verbindung mit der Flashspeichervorrichtung 1210 eingehen beziehungsweise an diese ankoppeln. Die CPU 1222 kann den Gesamtbetrieb des Speichercontrollers 1220 zum Austauschen von Daten steuern. Die Speicherkarte 1200 kann weiterhin einen Lesespeicher (ROM) aufweisen, welcher Codedaten für eine Schnittstellenbildung beziehungsweise zum Kommunizieren mit dem Host speichert.
  • Die Halbleitervorrichtungen und/oder das Speichersystem gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann unter Verwendung verschiedener Packtechniken eingekapselt sein. Beispielsweise können die Halbleitervorrichtungen und/oder das Speichersystem gemäß den vorstehend erwähnten Ausführungsformen gekapselt sein unter Verwendung einer beliebigen einen einer package on package (POP)-Technik, einer ball grid arrays (BGAs)-Technik, einer chip scale packages (CSPs)-Technik, einer plastic leaded chip carrier (PLCC)-Technik, einer plastic dual in-line package (PDIP)-Technik, einer die in waffle pack-Technik, einer die in wafer form-Technik, einer chip on board (COB)-Technik, einer ceramic dual in-line package (CERDIP)-Technik, einer plastic metric quad flat package (PMQFP)-Technik, einer plastic quad flat package (PQFP)-Technik, einer small outline package (SOP)-Technik, einer shrink small outline package (SSOP)-Technik, einer thin small outline package (TSOP)-Technik, einer thin quad flat package (TQFP)-Technik, einer system in package (SIP)-Technik, einer multi-chip package (MCP)-Technik, einer wafer-level fabricated package (WFP)-Technik und einer wafer-level processed stack package (WSP)-Technik.
  • Gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann der Peripherieschaltungsteil unter dem zweiten Speicherteil, welcher als das Verwenderdatengebiet verwendet wird, angeordnet sein, wodurch der Integrationsgrad der Halbleitervorrichtung verbessert wird. Zusätzlich kann der erste Speicherteil, welcher als das Pufferspeichergebiet verwendet wird, ebenso unter dem zweiten Speicherteil angeordnet sein. Demnach kann der Integrationsgrad der Halbleiterspeichervorrichtung weiterhin verbessert werden. Darüber hinaus kann bei dem Verfahren zum Programmieren der Halbleitervorrichtung der zweite Speicherteil reprogrammiert werden unter Verwendung des ersten Speicherteils, um den Kopplungseffekt zwischen den Speicherzellen des zweiten Speicherteils zu verringern. In anderen Worten gesagt kann es möglich sein, den Integrationsgrad und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern.

Claims (9)

  1. Halbleitervorrichtung (100; 101; 102; 103), die Folgendes aufweist: einen Peripherieschaltungsteil (10) und einen ersten Speicherteil (20) Seite an Seite auf einem Substrat (1); und einen zweiten Speicherteil (30) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20), wobei der zweite Speicherteil (30) Folgendes aufweist: eine Halbleiterschicht (50) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20); aktive Säulen (AP), welche von der Halbleiterschicht (50) hervorstehen; Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP); und Bitleitungen (BL1_u bis BLn_u) auf den aktiven Säulen (AP), und wobei der Peripherieschaltungsteil (10) sich unter den aktiven Säulen (AP) erstreckt, so dass der Peripherieschaltungsteil (10) zwischen den aktiven Säulen (AP) und dem Substrat (1) ist, wobei der erste Speicherteil (20) erste Wortleitungen (WL1_1 bis WLn_1) aufweist, welche parallel zueinander sind und äquidistant von einer Oberfläche des Substrats (1) sind, wobei jede von den ersten Wortleitungen (WL1_1 bis WLn_1) mit jeweiligen ersten Speicherzellen verbunden ist, wobei der zweite Speicherteil (30) zweite Wortleitungen umfassend die Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP) aufweist, welche parallel zueinander sind und in jeweiligen unterschiedlichen Abständen von der Oberfläche des Substrats (1) angeordnet sind, und wobei der erste Speicherteil (20) weiter eine Bitleitung (BL_1) aufweist, die sich unter der Halbleiterschicht (50) des zweiten Speicherteils (30) erstreckt, so dass die Halbleiterschicht (50) des zweiten Speicherteils (30) einen Abschnitt der Bitleitung (BL_1) des ersten Speicherteils (20) überlappt.
  2. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) Folgendes aufweist: eine Gateelektrode (24) auf dem Substrat (1); und eine dielektrische Tunnelschicht (21), ein Datenspeicherelement (22) und eine dielektrische Sperrschicht (23), welche sequenziell zwischen dem Substrat (1) und der Gateelektrode (24) gestapelt sind.
  3. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) konfiguriert ist, um als ein Pufferspeicher verwendet zu werden.
  4. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) eine Speicherstruktur wenigstens eines von einem statischen Direktzugriffsspeicher (SRAM), einem dynamischen Direktzugriffsspeicher (DRAM), einem magnetischen Direktzugriffsspeicher (MRAM), einem Phasenübergangsdirektzugriffsspeicher (PRAM), einem ferroelektrischen Direktzugriffsspeicher (FRAM), einem resistiven Direktzugriffsspeicher (RRAM), einem NOR-Flashspeicher oder einem NAND-Flashspeicher aufweist.
  5. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) angrenzend an eine oder mehrere Seiten des Peripherieschaltungsteils (10) auf dem Substrat (1) ist.
  6. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) eine erste Mehrzahl von Speicherzellen (MCT_1) umfassend die jeweiligen ersten Speicherzellen aufweist, wobei der zweite Speicherteil (30) eine zweite Mehrzahl von Speicherzellen (MCT_u) aufweist, und wobei eine erste Anzahl der ersten Mehrzahl von Speicherzellen (MCT_1) kleiner ist als eine zweite Anzahl der zweiten Mehrzahl von Speicherzellen (MCT_u), wobei jede von der ersten Mehrzahl von Speicherzellen (MCT_1) konfiguriert ist, um Ein-Bit-Daten zu speichern, und wobei jede von der Mehrzahl von zweiten Speicherzellen (MCT u) konfiguriert ist, um Multi-Bit-Daten zu speichern.
  7. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der Peripherieschaltungsteil (10) eine Peripheriegateelektrode aufweist, wobei der erste Speicherteil (20) eine Zellgateelektrode aufweist, und wobei eine erste Breite der Peripheriegateelektrode breiter ist als eine zweite Breite der Zellgateelektrode.
  8. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) und der zweite Speicherteil (30) einen Hauptspeicher bilden.
  9. Halbleitervorrichtung (100; 101; 102; 103) nach Anspruch 1, wobei der erste Speicherteil (20) eine flüchtige Speicherstruktur aufweist, und wobei der zweite Speicherteil (30) eine nicht flüchtige Speicherstruktur aufweist.
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