DE202015009769U1 - Halbleitervorrichtungen mit Peripherieschaltungsbereich und einem ersten und einem zweiten Speicherbereich - Google Patents
Halbleitervorrichtungen mit Peripherieschaltungsbereich und einem ersten und einem zweiten Speicherbereich Download PDFInfo
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Abstract
Halbleitervorrichtung (100; 101; 102; 103), die Folgendes aufweist:
einen Peripherieschaltungsteil (10) und einen ersten Speicherteil (20) Seite an Seite auf einem Substrat (1); und
einen zweiten Speicherteil (30) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20),
wobei der zweite Speicherteil (30) Folgendes aufweist:
eine Halbleiterschicht (50) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20);
aktive Säulen (AP), welche von der Halbleiterschicht (50) hervorstehen;
Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP); und
Bitleitungen (BL1_u bis BLn_u) auf den aktiven Säulen (AP), und
wobei sich der Peripherieschaltungsteil (10) unter den aktiven Säulen (AP) erstreckt, sodass der Peripherieschaltungsteil (10) zwischen den aktiven Säulen (AP) und dem Substrat (1) ist und sodass die aktiven Säulen (AP) den Peripherieschaltungsteil (10) überlappen,
wobei der erste Speicherteil (20) Folgendes aufweist: erste Wortleitungen (WL1_1 bis WLm_1), welche parallel zueinander sind und äquidistant von einer Oberfläche des Substrats (1) sind, wobei jede der ersten Wortleitungen (WL1_1 bis WLm_1) mit jeweiligen ersten Speicherzellen verbunden ist,
wobei der zweite Speicherteil (30) Folgendes aufweist: zweite Wortleitungen, welche die Wortleitungen (WL1_u bis WLn_u) aufweisen, die angrenzend an die Seitenwände der aktiven Säulen (AP) sind, die parallel zueinander sind und in jeweiligen unterschiedlichen Abständen von der Oberfläche des Substrats (1) angeordnet sind, und
wobei der erste Speicherteil (20) ferner eine Bitleitung (BL1_1) aufweist, die sich unter der Halbleiterschicht (50) des zweiten Speicherteils (30) erstreckt, sodass die Halbleiterschicht (50) des zweiten Speicherteils (30) einen Abschnitt der Bitleitung (BL1_1) des ersten Speicherteils (20) überlappt.
einen Peripherieschaltungsteil (10) und einen ersten Speicherteil (20) Seite an Seite auf einem Substrat (1); und
einen zweiten Speicherteil (30) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20),
wobei der zweite Speicherteil (30) Folgendes aufweist:
eine Halbleiterschicht (50) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20);
aktive Säulen (AP), welche von der Halbleiterschicht (50) hervorstehen;
Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP); und
Bitleitungen (BL1_u bis BLn_u) auf den aktiven Säulen (AP), und
wobei sich der Peripherieschaltungsteil (10) unter den aktiven Säulen (AP) erstreckt, sodass der Peripherieschaltungsteil (10) zwischen den aktiven Säulen (AP) und dem Substrat (1) ist und sodass die aktiven Säulen (AP) den Peripherieschaltungsteil (10) überlappen,
wobei der erste Speicherteil (20) Folgendes aufweist: erste Wortleitungen (WL1_1 bis WLm_1), welche parallel zueinander sind und äquidistant von einer Oberfläche des Substrats (1) sind, wobei jede der ersten Wortleitungen (WL1_1 bis WLm_1) mit jeweiligen ersten Speicherzellen verbunden ist,
wobei der zweite Speicherteil (30) Folgendes aufweist: zweite Wortleitungen, welche die Wortleitungen (WL1_u bis WLn_u) aufweisen, die angrenzend an die Seitenwände der aktiven Säulen (AP) sind, die parallel zueinander sind und in jeweiligen unterschiedlichen Abständen von der Oberfläche des Substrats (1) angeordnet sind, und
wobei der erste Speicherteil (20) ferner eine Bitleitung (BL1_1) aufweist, die sich unter der Halbleiterschicht (50) des zweiten Speicherteils (30) erstreckt, sodass die Halbleiterschicht (50) des zweiten Speicherteils (30) einen Abschnitt der Bitleitung (BL1_1) des ersten Speicherteils (20) überlappt.
Description
- HINTERGRUND
- Die vorliegende Offenbarung bezieht sich auf Halbleitervorrichtungen. Eine Speichertechnik für eine dreidimensionale integrierte Schaltung (3D-IC) wurde entwickelt, um eine Speicherkapazität einer Halbleiterspeichervorrichtung zu erhöhen. Die 3D-IC-Speichertechnik weist eine Mehrzahl von Verfahren zum Anordnen von Speicherzellen dreidimensional auf. Zusätzlich zu der 3D-IC-Speichertechnik können eine Strukturierungstechnik beziehungsweise Musterungstechnik für feine Strukturen beziehungsweise Muster und eine Multi-Level-Zell- beziehungsweise Multi-Zustands-Zell (MLC)-Technik verwendet werden, um die Speicherkapazität der Halbleiterspeichervorrichtung zu erhöhen. Die Strukturierungstechnik für feine Strukturen kann jedoch relativ teuer sein und die MLC-Technik mag nicht geeignet sein, um die Anzahl von Bits pro einer Einheitszelle zu erhöhen. Demnach kann die 3D-IC-Speichertechnik helfen, um die Speicherkapazität zu erhöhen. Zusätzlich kann, wenn die Strukturierungstechnik für die feinen Strukturen und die MLC-Technik mit der 3D-IC-Speichertechnik kombiniert werden, dann die Speicherkapazität weiter erhöht werden. Ebenso können die Strukturierungstechnik für die feinen Strukturen und die MLC-Technik unabhängig von der 3D-IC-Speichertechnik entwickelt werden.
- KURZFASSUNG
- Verschiedene Ausführungsformen von vorliegenden erfinderischen Konzepten können Halbleitervorrichtungen vorsehen, welche in der Lage sind, einen Integrationsgrad zu verbessern. Beispielsweise kann gemäß verschiedenen Ausführungsformen von vorliegenden erfinderischen Konzepten eine Halbleitervorrichtung Folgendes aufweisen: Einen Peripherieschaltungsteil und einen ersten Speicherteil Seite an Seite auf einem Substrat; und einen zweiten Speicherteil auf dem Peripherieschaltungsteil und dem ersten Speicherteil. In einigen Ausführungsformen kann der zweite Speicherteil Folgendes aufweisen: eine Halbleiterschicht auf dem Peripherieschaltungsteil und dem ersten Speicherteil; aktive Pfeiler beziehungsweise Säulen, welche von der Halbleiterschicht hervorstehen; Wortleitungen benachbart zu Seitenwänden der aktiven Säulen; und Bitleitungen an beziehungsweise auf den aktiven Säulen. In einigen Ausführungsformen kann der erste Speicherteil Folgendes aufweisen: eine Gateelektrode auf dem Substrat; und eine dielektrische Tunnelschicht, ein Datenspeicherelement und eine dielektrische Sperrschicht, welche nacheinander folgend beziehungsweise sequenziell zwischen dem Substrat und der Gateelektrode geschichtet beziehungsweise gestapelt sind.
- In verschiedenen Ausführungsformen kann der erste Speicherteil konfiguriert sein, um als ein Pufferspeicher verwendet zu werden. Darüber hinaus kann in einigen Ausführungsformen der erste Speicherteil eine Speicherstruktur von wenigstens einem eines statischen Direktzugriffsspeichers (SRAM), eines dynamischen Direktzugriffsspeichers (DRAM), eines magnetischen Direktzugriffsspeichers (MRAM), eines Phasenübergangsdirektzugriffsspeichers (PRAM), eines ferroelektrischen Direktzugriffsspeichers (FRAM), eines resistiven Direktzugriffsspeichers (RRAM), eines NOR-Flashspeichers oder eines NAND-Flashspeichers haben.
- Gemäß verschiedenen Ausführungsformen kann der erste Speicherteil benachbart zu einer oder mehreren Seiten des Peripherieschaltungsteils auf dem Substrat sein. In einigen Ausführungsformen kann der erste Speicherteil erste Speicherzellen aufweisen, und der zweite Speicherteil kann zweite Speicherzellen aufweisen. Eine erste Menge beziehungsweise Quantität der ersten Speicherzellen kann kleiner sein als eine zweite Menge beziehungsweise Quantität der zweiten Speicherzellen. Darüber hinaus kann in einigen Ausführungsformen jede der ersten Speicherzellen konfiguriert sein, um Einzel-Bit-Daten (das heißt Ein-Bit-Daten) zu speichern, und jede der zweiten Speicherzellen kann konfiguriert sein, um Multi-Bit-Daten (das heißt Zwei-oder-Mehr-Bit-Daten) zu speichern.
- In verschiedenen Ausführungsformen kann der Peripherieschaltungsteil eine Peripheriegateelektrode aufweisen, und der erste Speicherteil kann eine Zellgateeletrode aufweisen. Eine erste Breite der Peripheriegateelektrode kann breiter beziehungsweise weiter sein als eine zweite Breite der Zellgateelektrode. In einigen Ausführungsformen können der erste Speicherteil und der zweite Speicherteil einen Hauptspeicher konstituieren beziehungsweise bilden. In einigen Ausführungsformen kann der erste Speicherteil eine flüchtige Speicherstruktur haben, und der zweite Speicherteil kann eine nicht-flüchtige Speicherstruktur haben.
- In einigen Ausführungsformen kann der erste Speicherteil Folgendes aufweisen: erste Wortleitungen, welche parallel zueinander sind, und äquidistant von einer Oberfläche des Substrats sind, und der zweite Speicherteil kann Folgendes aufweisen: zweite Wortleitungen, welche parallel zueinander sind, und welche jeweils unter unterschiedlichen Abständen von der Oberfläche des Substrats sind.
- Eine Halbleitervorrichtung gemäß verschiedenen Ausführungsformen kann Folgendes aufweisen: Einen Speichercontroller beziehungsweise eine Speichersteuerung und einen Pufferspeicher Seite an Seite auf einem Substrat; und einen Hauptspeicher an beziehungsweise auf dem Speichercontroller und dem Pufferspeicher. In einigen Ausführungsformen kann der Hauptspeicher eine Zellstruktur eines dreidimensionalen NAND-Flashspeichers haben. In einigen Ausführungsformen kann der Pufferspeicher eine Speicherstruktur wenigstens eines eines statischen Direktzugriffsspeichers (SRAM), eines dynamischen Direktzugriffsspeichers (DRAM), eines magnetischen Direktzugriffsspeichers (MRAM), eines Phasenübergangsdirektzugriffsspeichers (PRAM), eines ferroelektrischen Direktzugriffsspeichers (FRAM), eines resistiven Direktzugriffspeichers (RRAM), eines NOR-Flashspeichers oder eines NAND-Flashspeichers haben. Beispielsweise kann der Pufferspeicher eine Zellstruktur eines zweidimensionalen NAND-Flashspeichers haben. Darüber hinaus kann in einigen Ausführungsformen jede einer ersten Mehrzahl von Speicherzellen des Pufferspeichers konfiguriert sein, um Ein-Bit-Daten zu speichen, und jede einer zweiten Mehrzahl von Speicherzellen des Hauptspeichers kann konfiguriert sein, um Multi-Bit-Daten zu speichern.
- Eine Halbleitervorrichtung gemäß verschiedenen Ausführungsformen kann einen Peripherieschaltungsbereich auf einem Substrat aufweisen. Die Halbleitervorrichtung kann einen ersten Speicherbereich neben dem Peripherieschaltungsbereich auf dem Substrat aufweisen. Darüber hinaus kann die Halbleitervorrichtung einen zweiten Speicherbereich aufweisen, welcher den Peripherieschaltungsbereich und den ersten Speicherbereich überlappt, und der zweite Speicherbereich kann eine Mehrzahl von Multi-Level-Zellen beziehungsweise Multi-Zustands-Zellen aufweisen. In einigen Ausführungsformen kann der erste Speicherbereich eine erste Mehrzahl von Wortleitungen aufweisen, welche jeweilige koplanare obere Oberflächen aufweisen, und der zweite Speicherbereich kann eine zweite Mehrzahl von Wortleitungen aufweisen, welche eine gestufte Struktur innerhalb des zweiten Speicherbereichs definieren beziehungsweise begrenzen.
- In verschiedenen Ausführungsformen kann der erste Speicherbereich eine Mehrzahl von Einzel-Level-Zellen beziehungsweise Einzel-Zustands-Zellen aufweisen. In einigen Ausführungsformen kann der zweite Speicherbereich, welcher den Peripherieschaltungsbereich und den ersten Speicherbereich überlappt, ein Hauptspeichergebiet beziehungsweise eine Hauptspeicherfläche sein, und der erste Speicherbereich, welcher unter dem Hauptspeichergebiet liegt, kann ein Pufferspeichergebiet sein. Darüber hinaus kann in einigen Ausführungsformen der Transistor des Peripherieschaltungsbereichs eine erste Breite aufweisen, welche breiter ist als eine zweite Breite von jeder der ersten Mehrzahl von Wortleitungen des Pufferspeichergebiets.
- Figurenliste
- Beispielhafte Ausführungsformen werden deutlicher aus der folgenden kurzen Beschreibung zusammengenommen in Verbindung mit den beigefügten Zeichnungen verstanden werden. Die beigefügten Zeichnungen repräsentieren nicht beschränkende beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
-
1 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
2 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
3 ist ein Schaltbild von Speicherzellen, welche in einem ersten Speicherteil der2 angeordnet sind. -
4 ist ein Schaltbild von Speicherzellen, welche in einem zweiten Speicherteil der2 angeordnet sind. -
5 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der2 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
6 ist ein schematisches Strukturbild, welches ein Verfahren zum Programmieren der Halbleitervorrichtung veranschaulicht, welche in den2 bis5 veranschaulicht ist. -
7 ist ein Diagramm, welches eine Schwellenspannungsverteilung gemäß dem Verfahren zum Programmieren der Halbleitervorrichtung der6 veranschaulicht. -
8 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
9 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
10 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der9 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
11 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. -
12 bis15 sind Draufsichten, welche eine Anordnungsbeziehung von inneren Strukturen von Halbleitervorrichtungen gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte veranschaulichen. -
16 ist ein schematisches Strukturbild, welches ein Beispiel eines Speichersystems veranschaulicht, welches eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist. -
17 ist ein schematisches Strukturbild, welches ein Beispiel einer Speicherkarte veranschaulicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist. - DETAILLIERTE BESCHREIBUNG
- Beispielhafte Ausführungsformen sind untenstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Viele unterschiedliche Formen und Ausführungsformen sind möglich, ohne von dem Gedanken und den Lehren dieser Offenbarung abzuweichen, und so sollte die Offenbarung nicht als auf die beispielhaften Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. Vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, sodass diese Offenbarung gewissenhaft und vollständig sein wird und den Umfang der Offenbarung Fachleuten übermitteln wird. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zur Klarheit überhöht sein. Gleiche Bezugszahlen beziehungsweise Bezugszeichen beziehen sich auf gleiche Elemente über die Beschreibung hinweg.
- Die Terminologie, welche hierin verwendet wird, ist für den Zweck des Beschreibens bestimmter Ausführungsformen ausschließlich und ist nicht vorgesehen, um für diese Ausführungsformen beschränkend zu sein. Wenn hierin verwendet sind die Singularformen „einer/eine/eines“ und „der/die/das“ vorgesehen, um die Pluralformen ebenso zu umfassen, solange der Zusammenhang nicht eindeutig anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe „weist auf“, „aufweisend“, „enthält“ und/oder „enthaltend“ beziehungsweise „einschließlich“, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit der genannten Merkmale, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung einer oder mehrerer Merkmale, Schritte, Operationen, Elemente, Komponenten beziehungsweise Bestandteile und/oder Gruppen davon nicht ausschließen.
- Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „gekoppelt mit“, „verbunden mit“ oder „in Antwort auf“ oder „auf“ einem anderen Element, es direkt gekoppelt mit, verbunden mit oder in Antwort auf oder auf dem anderen Element sein kann, oder zwischenliegende Elemente ebenso gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt gekoppelt mit“, „direkt verbunden mit“ oder „direkt in Antwort auf“, oder „direkt auf“ einem anderen Element, keine zwischenliegende Elemente gegenwärtig. Wenn hierin verwendet, weist der Begriff „und/oder“ eine beliebige und alle Kombinationen von einem oder mehreren der aufgelisteten zugeordneten Gegenstände auf.
- Räumlich relative Begriffe wie beispielsweise „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert. Demnach kann der Begriff „unter“ sowohl eine Orientierung von über als auch unterhalb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreibungen, welche hierin verwendet werden, können entsprechend interpretiert werden.
- Beispielhafte Ausführungsformen von vorliegenden erfinderischen Konzepten sind hierin unter Bezugnahme auf Querschnitts-Veranschaulichungen beschrieben, welches schematische Veranschaulichungen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Als solches sind Abweichungen von den Formen der Veranschaulichung als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten beispielhafte Ausführungsformen von vorliegenden erfinderischen Konzepten nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in Formen umfassen, welche beispielsweise von der Herstellung resultieren. Demzufolge sind die Bereiche, welche in den Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen und sind nicht vorgesehen, um den Umfang von beispielhaften Ausführungsformen zu beschränken.
- Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“ etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Begriffe nicht beschränkt sein sollten. Diese Begriffe sind nur verwendet, um ein Element von einem anderen zu unterscheiden. Demnach könnte ein „erstes“ Element als ein „zweites“ Element bezeichnet werden, ohne von den Lehren der vorliegenden Ausführungsformen abzuweichen.
- Soweit nicht anders definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann verstanden, zu dem dieses erfinderische Konzept gehört. Es wird weiterhin verstanden werden, dass Begriffe, wie diejenigen, welche in herkömmlich verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollen, welche konsistent mit ihrer Bedeutung im Zusammenhang des relevanten Fachgebiets und/oder der vorliegenden Beschreibung beziehungsweise Spezifikation ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden werden, solang nicht ausdrücklich hierin so definiert.
- Wie durch die gegenwärtige erfinderische Einheit anerkannt wird, können Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in mikroelektronischen Vorrichtungen, wie beispielsweise integrierten Schaltungen ausgeführt werden, wobei eine Mehrzahl von Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in derselben mikroelektronischen Vorrichtung integriert sind. Demzufolge kann (können) die Querschnittsansicht(en), welche hierin veranschaulicht ist (sind), in zwei unterschiedlichen Richtungen in der mikroelektronischen Vorrichtung reproduziert beziehungsweise nachgebildet werden, welche nicht orthogonal sein müssen. Demnach kann eine Draufsicht auf die mikroelektronische Vorrichtung, welche Vorrichtungen gemäß verschiedenen Ausführungsformen ausführt, welche hierin beschrieben sind, eine Mehrzahl der Vorrichtungen in einer Anordnung beziehungsweise einem Array und/oder in einer zweidimensionalen Struktur aufweisen, welches beziehungsweise welche auf der Funktionalität der mikroelektronischen Vorrichtung basiert ist.
- Die Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, können unter anderen Vorrichtungen abhängig von der Funktionalität der mikroelektronischen Vorrichtung eingestreut werden. Darüber hinaus mikroelektronische Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, in einer dritten Richtung nachgebildet beziehungsweise reproduziert werden, welche zu den zwei unterschiedlichen Richtungen orthogonal sein kann, um dreidimensionale integrierte Schaltungen vorzusehen.
- Demzufolge sieht (sehen) die Querschnittsansicht(en), die hierin veranschaulicht ist (sind) Unterstützung für eine Mehrzahl von Vorrichtungen gemäß verschiedenen Ausführungsformen, welche hierin beschrieben sind, vor, welche sich entlang zwei unterschiedlichen Richtungen in einer Draufsicht und/oder oder in drei unterschiedlichen Richtungen in einer perspektivischen Ansicht erstrecken. Beispielsweise kann, wenn ein einzelner aktiver Bereich in einer Querschnittsansicht einer Vorrichtung/Struktur veranschaulicht ist, die Vorrichtung/Struktur eine Mehrzahl von aktiven Bereichen und Transistorstrukturen (oder Speicherzellstrukturen, Gatestrukturen etc. wie für den Fall angemessen) darauf aufweisen, wie durch eine Draufsicht der Vorrichtung/Struktur veranschaulicht werden würde.
- Hierin nachstehend werden Ausführungsformen von vorliegenden erfinderischen Konzepten unter Bezugnahme auf die Zeichnungen beschrieben werden. Eine nicht-flüchtige Speichervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann eine Struktur einer dreidimensionalen Halbleitervorrichtung haben.
-
1 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. - Bezug nehmend auf
1 kann eine Halbleitervorrichtung100 gemäß vorliegenden erfinderischen Konzepten einen Peripherieschaltungsteil10 und einen ersten Schaltungsteil20 aufweisen, welche Seite an Seite auf einem Substrat1 angeordnet sind. Ein zweiter Speicherteil30 ist an beziehungsweise auf dem Peripherieschaltungsteil10 und dem ersten Speicherteil20 angeordnet. Der Peripherieschaltungsteil10 weist Peripherieschaltungen zum Antreiben beziehungsweise Treiben des ersten Speicherteils20 und des zweiten Speicherteils30 auf. Wenigstens der zweite Speicherteil30 kann ein Verwenderdatengebiet sein. Darüber hinaus kann auf einen beliebigen beziehungsweise jeden Halbleitervorrichtungs-„Teil“, welcher hierin beschrieben ist, Bezug genommen werden als ein „Bereich“, ein „Abschnitt“ oder ein „Gebiet“ beziehungsweise „Fläche“. Beispielsweise kann auf den Peripherieschaltungsteil10 Bezug genommen werden als ein Peripherieschaltungsbereich, ein Peripherieschaltungsabschnitt oder ein Peripherieschaltungsgebiet der Halbleitervorrichtung100 . -
2 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.3 ist ein Schaltbild von Speicherzellen, welche in einem ersten Speicherteil der2 angeordnet sind.4 ist ein Schaltbild von Speicherzellen, welche in einem zweiten Speicherteil der2 angeordnet sind.5 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der2 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. - Bezug nehmend auf
2 kann in einer Halbleitervorrichtung gemäß einigen Ausführungsformen der erste Speicherteil20 ein Puffergebiet einer nicht-flüchtigen Speicher (NVM)-Vorrichtung sein, und der zweite Speicherteil30 kann ein Verwenderdatengebiet der nicht flüchtigen Speichervorrichtung sein. Der erste Speicherteil (das heißt das Puffergebiet)20 kann einen Pufferspeicher vorsehen. Der zweite Speicherteil (das heißt das Verwenderdatengebiet)30 kann einen Hauptspeicher vorsehen. Der Peripherieschaltungsteil10 kann ein Speichercontroller beziehungsweise eine Speichersteuerung sein. - Bezug nehmend auf die
2 und5 kann eine Vorrichtungsisolierschicht3 in einem Substrat1 angeordnet sein, um aktive Bereiche zu definieren beziehungsweise zu begrenzen. Der Peripherieschaltungsteil10 kann eine Mehrzahl von PeripherietransistorenTR1 , welche auf dem Substrat1 angeordnet sind, untere Zwischenverbindungen beziehungsweise Verbindungen15 und untere Kontaktstellen17 aufweisen. Die unteren Zwischenverbindungen15 und die unteren Kontaktstellen17 können elektrisch mit den PeripherietransistorenTR1 verbunden sein. Der Peripherieschaltungsteil10 und der erste Speicherteil20 können eine Mehrzahl von unteren Zwischenschichtisolierschichten12 ,14 ,16 und18 aufweisen. Beispielsweise kann die Mehrzahl von unteren Zwischenschichtisolierschichten12 ,14 ,16 und18 eine erste, eine zweite, eine dritte und eine vierte Isolierschicht12 ,14 ,16 und18 sein. Die PeripherietransistorenTR1 , die unteren Zwischenverbindungen15 und die unteren Kontaktstellen17 können den Speichercontroller zum Treiben von Speicherzellen des ersten Speicherteils (oder des Puffergebiets) 20 und Speicherzellen des zweiten Speicherteils (oder des Verwenderdatengebiets) 30 konstituieren beziehungsweise bilden. Der Speichercontroller (oder der Peripherieschaltungsteil) 10 können einen Zeilendecoder, einen Seitenpuffer, einen Eingabe-/Ausgabepuffer, eine Steuerlogik und/oder einen Pufferdirektzugriffspeicher (RAM = Random Access Memory = Direktzugriffspeicher) aufweisen. Der Puffer-RAM kann eine flüchtige Speichervorrichtung (beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM = Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher) oder einen statischen Direktzugriffsspeicher (SRAM = Static Random Access Memory = statischer Direktzugriffsspeicher) oder eine flüchtige Speicherzellschaltungsstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM) aufweisen. - Bezug nehmend auf die
2 ,3 und5 kann in einigen Ausführungsformen der erste Speicherteil (oder das Puffergebiet)20 eine zweidimensionale (oder planare) NAND-Flashspeicherzellstruktur haben. Detaillierter kann der erste Speicherteil20 wenigstens einen niedrigen beziehungsweise unteren Block aufweisen. Der untere Block kann eine Mehrzahl von unteren SpeicherzellsträngenCSTR_1 aufweisen. Jeder der unteren SpeicherzellsträngeCSTR_1 kann einen unteren StrangauswahltransistorSST_1 aufweisen, welcher mit einer unteren StrangauswahlleitungSSL_1 verbunden ist, eine Mehrzahl von unteren SpeicherzelltransistorenMCT_1 , welche mit einer Mehrzahl von unteren WortleitungenWL1_1 bisWLm_1 verbunden ist (wobei „m“ eine natürliche Zahl ist), und einen unteren MasseauswahltransistorGST_1 , welcher mit einer unteren MasseauswahlleitungGSL_1 verbunden ist. Hier kann der untere StrangauswahltransistorSST_1 jeweils mit einer Mehrzahl von unteren BitleitungenBL1_1 bisBLm_1 verbunden sein (wobei „m“ eine natürliche Zahl ist), und die unteren MasseauswahltransistorenGST_1 können mit einer unteren gemeinsamen SourceleitungCSL_1 verbunden sein. Die untere gemeinsame SourceleitungCSL_1 kann eine Massespannung oder eine CSL-Spannung (beispielsweise eine Leistungsspannung) von einem CSL-Treiber aufnehmen. Die unteren BitleitungenBL1_1 bisBLm_1 können sich in einer ersten RichtungD1 erstrecken. Die untere StrangauswahlleitungSSL_1 , die unteren WortleitungenWL1_1 bisWLm_1 und die untere MasseauswahlleitungGSL_1 können sich in einer zweiten RichtungD2 erstrecken, welche die erste RichtungD1 schneidet. Die unteren WortleitungenWL1_1 bisWLm_1 und die untere MasseauswahlleitungGSL_1 kann bei derselben Höhe auf dem Substrat1 angeordnet sein wie die andere (beispielsweise äquidistant von einer oberen Oberfläche des Substrats1 ). In anderen Worten gesagt können jeweilige obere Oberflächen der unteren WortleitungenWL1_1 bisWLm_1 und die untere MasseauswahlleitungGSL_1 koplanar sein. - Die unteren Speicherzelltransistoren
MCT_1 , welche mit jeder der unteren WortleitungenWL1_1 bisWLm_1 verbunden sind, können als „eine Seite“ definiert sein. Jeder der unteren SpeicherzelltransistorenMCT_1 kann Einzel-Bit-Daten (das heißt Ein-Bit-Daten) in Ein-Level-Zellen speichern. - Der untere Strangauswahltransistor
SST_1 , die unteren SpeicherzelltransistorenMCT_1 und der untere MasseauswahltransistorGST_1 können auf dem Substrat1 angeordnet sein. Jeder der unteren SpeicherzelltransistorenMCT_1 kann eine untere dielektrische Tunnelschicht21 , eine Floatinggateelektrode22 , eine dielektrische Sperrschicht23 und ein Steuergate24 aufweisen, welche nacheinander folgend geschichtet beziehungsweise gestapelt sind. Die Floatinggateelektrode22 kann einem Datenspeicherelement entsprechen. In jedem des unteren StrangauswahltransistorsSST_1 und des unteren MasseauswahltransistorsGST_1 kann das Steuergate24 die dielektrische Sperrschicht23 durchdringen, um mit der Floatinggateelektrode22 verbunden zu sein. Die Floatinggateelektrode22 kann durch ein anderes Datenspeicherelement wie beispielsweise eine Ladungsfallenschicht (beispielsweise eine Siliziumnitritschicht) oder eine Ladungsspeicherschicht ersetzt sein. Die untere gemeinsame SourceleitungCSL_1 kann ein Dotierungsmittelinjektionsbereich sein, welcher in dem Substrat1 angeordnet ist. - Eine Breite jeder wenigstens der unteren Wortleitungen
WL1_1 bisWLm_1 kann kleiner sein als diejenigen der Gateelektroden, welche in den PeripherietransistorenTR1 enthalten sind. - Bezug nehmend auf die
2 ,4 und5 kann in einigen Ausführungsformen der zweite Speicherteil (oder das Verwenderdatengebiet)30 eine Zellstruktur einer dreidimensionalen NAND-Flashspeichervorrichtung haben. Detaillierter weist der zweite Speicherteil30 eine Halbleiterschicht50 auf, welche auf der vierten unteren Zwischenschichtisolierschicht18 angeordnet ist. Eine Mehrzahl von oberen Blöcken kann auf der Halbleiterschicht50 vorgesehen sein. Die oberen Blöcke weisen eine Mehrzahl von oberen SpeicherzellsträngenCSTR_u auf. - Aktive Säulen AP stehen von der Halbleiterschicht
50 hervor. Die aktiven Säulen AP können aus einer undotierten Polysiliziumschicht oder einer undotierten Halbleiterschicht gebildet sein. Jede der aktiven SäulenAP kann eine Schalenform haben, und eine erste Füllisolierschicht kann einen inneren Raum jeder der aktiven SäulenAP füllen. Eine obere MasseauswahlleitungGSL_u , obere WortleitungenWL1_u bisWLn_u und eine obere StrangauswahlleitungSSL_u ,SSL2_u oderSSLn_u , welche nacheinander folgend gestapelt sind, können angrenzend an einer Seitenwand der aktiven SäuleAP sein. Isolierende Zwischengateschichten54 können zwischen der oberen MasseauswahlleitungGSL_u , den oberen WortleitungenWL1_u bisWLn_u und der oberen StrangauswahlleitungSSL1_u ,SSL2_u oderSSLn_u angeordnet sein, um diese voneinander elektrisch zu isolieren. Endabschnitte der oberen MasseauswahlleitungGSL_u , der oberen WortleitungenWL1_u bisWLn_u und der oberen StrangauswahlleitungSSL1_u ,SSL2_u oderSSLn_u , welche nacheinander folgend gestapelt sind, können eine gestufte Struktur bilden. Höhen/Abstände der oberen WortleitungenWL1_u bisWLn_u von der Halbleiterschicht50 sind unterschiedlich voneinander. - Obere Enden der aktiven Säulen
AP können elektrisch mit oberen BitleitungenBL1_u bisBLn_u verbunden sein. Die oberen BitleitungenBL1_u bisBLn_u können sich in einer vierten RichtungD4 erstrecken und können voneinander getrennt sein. Die obere MasseauswahlleitungGSL_u kann in einer Mehrzahl auf der Halbleiterschicht50 vorgesehen sein, und die Mehrzahl von MasseauswahlleitungenGSL_u kann sich in einer dritten RichtungD3 erstrecken, welche die vierte RichtungD4 schneidet, und kann getrennt voneinander sein. Eine zweite Füllisolierschicht kann zwischen den oberen MasseauswahlleitungenGSL_u angeordnet sein, um sie voneinander zu trennen. Obere gemeinsame SourceleitungenCSL_u können in der Halbleiterschicht50 unter den aktiven SäulenAP angeordnet sein. Die oberen gemeinsamen SourceleitungenCSL_u können angrenzend zu jeweiligen einen der aktiven SäulenAP sein. Jede obere gemeinsame SourceleitungCSL_u kann ein Dotiermittelinjektionsbereich sein, welcher in der Halbleiterschicht50 angeordnet ist. Wenigstens einige der ersten bis vierten RichtungD1 bisD4 können dieselbe sein oder unterschiedlich voneinander. Beispielsweise können die zweite und die dritte RichtungD2 undD3 dieselbe Richtung sein. - Eine dielektrische Gateschicht
61 kann zwischen den oberen MasseauswahlleitungenGSL_u und den aktiven SäulenAP , zwischen den oberen WortleitungenWL1_u bisWLn_u und den aktiven SäulenAP und zwischen den oberen StrangauswahlleitungenSSL1_u bisSSLn_u und den aktiven SäulenAP angeordnet sein. Die dielektrische Gateschicht61 kann eine dielektrische Tunnelschicht, eine Ladungsspeicherschicht und eine dielektrische Sperrschicht aufweisen. Die Ladungsspeicherschicht mag zwischen den oberen MasseauswahlleitungenGSL_u und den aktiven SäulenAP und/oder zwischen den oberen StrangauswahlleitungenSSL1_u bisSSLn_u und den aktiven SäulenAP nicht existieren. - Die oberen Zellstränge
CSTR_u können zwischen der oberen gemeinsamen SourceleitungCSL_u und den oberen BitleitungenBL1_u bisBLn_u angeordnet sein. Jeder der oberen ZellsträngeCSTR_u kann einen oberen MasseauswahltransistorGST_u aufweisen, welcher mit der oberen gemeinsamen SourceleitungCSL_u verbunden ist, einen oberen StrangauswahltransistorSST_u , welcher mit einer der oberen BitleitungenBL1_u bisBLn_u verbunden ist, und eine Mehrzahl von oberen SpeicherzelltransistorenMCT_u , welche zwischen der oberen Masse und oberen StrangauswahltransistorenGST_u undSST_u angeordnet sind. Der obere MasseauswahltransistorGST_u , der obere SpeicherzelltransistorMCT_u und der obere StrangauswahltransistorSST_u können in Serie miteinander verbunden sein. Jeder der oberen SpeicherzelltransistorenMCT_u kann Multi-Bit-Daten (das heißt wenigsten Zwei-Bit-Daten) in Multi-Level-Zellen speichern. - Die obere Masseauswahlleitung
GSL_u , die oberen WortleitungenWL1_u bisWLn_u und die oberen StrangauswahlleitungenSSL1_u bisSSLn_u können jeweils als Gateelektroden des oberen MasseauswahltransistorsGST_u , des oberen SpeicherzelltransistorsMCT_u und des oberen StrangauswahltransistorsSST_u verwendet werden. Der obere MasseauswahltransistorGST_u , der obere SpeicherzelltransistorMCT_u und der obere StrangauswahltransistorSST_u können Metalloxid-Halbleiterfeldeffekttransistoren (MOSFETS) sein, welche die aktiven SäulenAP als Kanalbereiche verwenden. - Endabschnitte der oberen Masseauswahlleitungen
GSL_u , der oberen WortleitungenWL1_u bisWLn_u und der oberen StrangauswahlleitungenSSL1_u bisSSLn_u können mit einer ersten oberen Zwischenschichtisolierschicht51 bedeckt sein. - Die Endabschnitte der oberen Masseauswahlleitungen
GSL_u , der oberen WortleitungenWL1_u bisWLn_u und der oberen StrangauswahlleitungenSSL1_u bisSSLn_u können jeweils mit ersten oberen Kontakten55 verbunden sein, welche die erste obere Zwischenschichtisolierschicht51 durchdringen. Erste obere Zwischenverbindungen beziehungsweise Verbindungen56 können auf der ersten oberen Zwischenschichtisolierschicht51 angeordnet sein, um mit den ersten oberen Kontakten55 verbunden zu sein. Zweite obere Kontakte53 können die erste obere Zwischenschichtisolierschicht51 und die vierte untere Zwischenschichtisolierschicht18 durchdringen, um elektrisch jeweils die ersten oberen Zwischenverbindungen56 mit einigen der unteren Kontaktstellen17 zu verbinden. Eine zweite obere Zwischenschichtisolierschicht52 kann auf der ersten oberen Zwischenschichtisolierschicht51 und den ersten oberen Zwischenverbindungen56 angeordnet sein. Eine dritte obere Zwischenschichtisolierschicht57 kann auf der zweiten oberen Zwischenschichtisolierschicht52 angeordnet sein. Die oberen BitleitungenBL1_u bisBLn_u können auf der dritten Zwischenschichtisolierschicht57 angeordnet sein. Zusätzlich können zweite obere Zwischenverbindungen58 auf der dritten oberen Zwischenschichtisolierschicht57 angeordnet sein, um elektrisch mit den oberen BitleitungenBL1_u bisBLn_u verbunden zu sein. Dritte obere Kontakte59 können die dritte, zweite und erste Zwischenschichtisolierschicht57 ,52 und51 und die vierte untere Zwischenschichtisolierschicht18 durchdringen, um die zweiten oberen Zwischenverbindungen58 mit anderen der unteren Kontaktstellen17 zu verbinden. - Die oberen Strangauswahlleitungen
SSL1_u bisSSLn_u , die oberen MasseauswahlleitungenGSL_u und die oberen WortleitungenWL1_u bisWLn_u können elektrisch mit dem Zeilendecoder verbunden sein, welcher in dem Peripherieschaltungsteil10 enthalten ist. Zusätzlich können die unteren StrangauswahlleitungenSSL1_1 bisSSLn_1 , die untere MasseauswahlleitungGSL_1 und die unteren WortleitungenWL1_1 bisWLm_1 ebenso elektrisch mit dem Zeilendecoder verbunden sein, welcher in dem Peripherieschaltungsteil10 enthalten ist. Die oberen BitleitungenBL1_u bisBLn_u und die unteren BitleitungenBL1_1 bisBLm_1 können elektrisch mit dem Seitenpuffer verbunden sein, welcher in dem Peripherieschaltungsteil10 enthalten ist. - Die Gesamtanzahl der oberen Speicherzelltransistoren
MCT_u kann größer sein als diejenige der unteren SpeicherzelltransistorenMCT_1 . -
6 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Verfahren zum Programmieren der Halbleitervorrichtung, welche in den2 bis5 veranschaulicht ist, veranschaulicht. - Bezug nehmend auf
6 kann zuallererst der Peripherieschaltungsteil (das heißt der Speichercontroller)10 Programmdaten beziehungsweise Programmierdaten, welche von dem Eingabe-/Ausgabepuffer empfangen werden, zu dem Puffer-RAM zuführen. Die Speicherzellen in dem ersten Speicherteil (das heißt dem Puffergebiet)20 können unter Verwendung der Daten Puffer-programmiert werden, welche dem Puffer-RAM zugeführt werden. Die Speicherzellen in dem zweiten Speicherteil (das heißt dem Verwenderdatengebiet)30 können unter Verwendung der Daten programmiert werden, welche in dem ersten Speicherteil (das heißt dem Puffergebiet)20 gepuffert werden. In anderen Worten gesagt können während der Programmieroperation Daten in den ersten Speicherteil (das heißt das Puffergebiet)20 geschrieben werden und der zweite Speicherteil (das heißt das Verwenderdatengebiet)30 kann dann unter Verwendung der ersten Daten, welche in den ersten Speicherteil20 geschrieben sind, programmiert werden. Die Programmieroperation des Schreibens von Daten in den ersten Speicherteil (das heißt das Puffergebiet)20 ist definiert als „Puffer-Programmieroperation“, und die Programmieroperation des Schreibens von Daten in den zweiten Speicherteil (das heißt das Verwenderdatengebiet)30 ist definiert als eine „Haupt-Programmier-Operation“. Die Haupt-Programmier-Operation kann gemäß Adressinformationen durchgeführt werden, welche auf die Daten bezogen sind, welche in dem ersten Speicherteil (das heißt dem Puffergebiet)20 gespeichert sind. - Beispielsweise können eine minimale Programmeinheit beziehungsweise Programmiereinheit des ersten Speicherteils (das heißt des Puffergebiets)
20 und eine minimale Programmeinheit beziehungsweise Programmiereinheit des zweiten Speicherteils (das heißt des Verwenderdatengebiets)30 verschiedentlich bestimmt werden abhängig von einem Programmierverfahren und/oder der Anzahl von Datenbits, welche in einer Zelle gespeichert werden. Ein Verfahren zum Programmieren der Speicherblöcke, welche in dem Puffergebiet20 enthalten sind, kann unterschiedlich von einem Verfahren des Programmierens der Speicherblöcke, welche in dem Verwenderdatengebiet30 enthalten sind, sein. Beispielsweise können die Speicherblöcke des Puffergebiets20 durch ein Einzel-Bit-Programmierverfahren (oder ein Einzel-Level-Zell (SLC = Single Level Cell)-Programmierverfahren) programmiert werden, und die Speicherblöcke des Verwenderdatengebiets30 können durch ein Multi-Bit-Programmierverfahren (oder ein Multi-Level-Zell (MLC = Multi-Level-Cell)-Programmierverfahren) programmiert werden. Das MLC-Programmierverfahren kann in einigen Ausführungsformen ein Drei-Level-Zell-(TLC = Triple-Level-Cell)-Programmierverfahren oder ein Vier-Level-Zell(QLC = Quad-Level-Cell)-Programmierverfahren aufweisen. Demnach kann jeder der unteren SpeicherzelltransistorenMCT_1 , welcher in dem Puffergebiet20 enthalten ist, Ein-Bit-Daten speichern, und jeder der oberen SpeicherzelltransistorenMCT_u kann Multi-Bit-Daten (das heißt Zwei- oder Mehr-Bit-Daten) speichern. - Die Haupt-Programmier-Operation kann durch ein Re-Programmierverfahren durchgeführt werden. In dem Re-Programmierverfahren kann eine Mehrzahl von Programmieroperationen durchgeführt werden, um eine Breite einer Verteilung von Schwellenspannungen, welche Daten, welche zu speichern sind, entspricht, zu verringern. Dies wird hierin nachstehend detaillierter beschrieben werden.
-
7 ist ein Diagramm, welches eine Schwellenspannungsverteilung gemäß dem Programmierverfahren der Halbleitervorrichtung der6 veranschaulicht. - Bezug nehmend auf die
6 und7 kann eine Drei-Bit-Programmieroperation durchgeführt werden durch das Re-Programmierverfahren, welches drei Programmier (PGM)-Operationen erstePGM , zweitePGM und drittePGM aufweist. - In einer ersten Programmieroperation erste PGM kann die Speicherzelle (das heißt der obere Speicherzelltransistor
MCT_u ) des Verwenderdatengebiets30 von einem LöschzustandE zu eins programmiert werden, entsprechend Drei-Bit-Daten von acht ZuständenE undP11 bisP17 . Hierin können die acht ZuständeE undP11 bisP17 benachbart zueinander ohne eine Lesetoleranz (read margin) sein, wie in7 veranschaulicht ist. In anderen Worten gesagt, können die Drei-Bit-Daten grob durch die erste Programmieroperation erstePGM programmiert werden. - In einigen Ausführungsformen kann die erste Programmieroperation erste PGM durchgeführt werden durch ein Inkrementier-Stufenprogrammierpuls (ISPP)-Verfahren.
- In einigen Ausführungsformen kann die erste Programmieroperation erste
PGM wenigstens eine Verifikationsoperation hinsichtlich Programmierzuständen durchführen. Beispielsweise kann die erste Programmieroperation erstePGM die Verifikationsoperation hinsichtlich geradzahlig nummerierten ProgrammierzuständenP12 ,P14 undP16 durchführen, kann jedoch die Verifikationsoperation nicht hinsichtlich ungeradzahlig nummerierten ProgrammierzuständenP11 ,P13 ,P15 und P 17 durchführen. In anderen Worten gesagt, kann, wenn die Verifikationsoperationen der geradzahlig nummerierten ProgrammierzuständeP12 ,P14 undP16 durchgeführt sind, die erste Programmieroperation erste PGM vollendet sein. - In einer zweiten Programmieroperation zweite PGM können die Zustände
P11 bisP17 , welche durch die erste Programmieroperation erstePGM programmiert werden, reprogrammiert werden, um in feine Zustände beziehungsweise FeinzuständeP21 bisP27 umgewandelt zu werden. Hier können die ZuständeP21 bisP27 voneinander getrennt sein, um eine vorbestimmte Lesetoleranz zu haben, wie in7 veranschaulicht ist. In anderen Worten gesagt re-programmiert die zweite Programmieroperation zweitePGM die Drei-Bit-Daten, welche durch die erste Programmieroperation erstePGM programmiert werden. Beispielsweise kann der ZustandP11 , welcher durch die erste Programmieroperation erstePGM programmiert wird, re-programmiert werden, um durch die zweite Programmieroperation zweitePGM in den ZustandP21 umgewandelt zu werden, und demnach kann eine Schwellenspannungsverteilung, welche dem ZustandP21 entspricht, enger beziehungsweise schmäler sein als eine Schwellenspannungsverteilung, welche dem ZustandP11 entspricht. In anderen Worten gesagt kann eine VerifikationsspannungVR21 zum Verifizieren des ZustandesP21 , welcher durch die zweite Programmieroperation zweite PGM re-programmiert wird, höher sein als eine VerifikationsspannungVR11 zum Verifizieren des ZustandesP11 , welcher durch die erste Programmieroperation erstePGM programmiert wird. - In einigen Ausführungsformen kann die zweite Programmieroperation zweite PGM durch ein ISPP-Verfahren durchgeführt werden.
- In einigen Ausführungsformen kann die zweite Programmieroperation zweite
PGM Verifikationsoperationen hinsichtlich aller Programmierzustände durchführen. Wenn die Verifikationsoperationen all der ProgrammierzuständeP21 bisP27 durchgeführt sind, kann die zweite Programmieroperation zweite PGM vollendet sein. - In einer dritten Programmieroperation dritte PGM können die Zustände
P21 bisP27 , welche durch die zweite Programmieroperation zweite PGM programmiert sind reprogrammiert werden, um in feinere ZuständeP31 bisP37 umgewandelt zu werden. Die ZuständeP31 bisP37 können voneinander getrennt sein, um eine vorbestimmte Lesetoleranz zu haben, wie in7 veranschaulicht ist. Hier kann die Lesetoleranz der ZuständeP31 bisP37 größer sein als diejenige der ZuständeP21 bisP27 , welche durch die zweite Programmieroperation zweitePGM gebildet sind. In anderen Worten gesagt re-programmiert die dritte Programmieroperation drittePGM die Drei-Bit-Daten, welche durch die zweite Programmieroperation zweitePGM programmiert sind. Beispielsweise kann der ZustandP21 , welcher durch die zweite Programmieroperation zweitePGM programmiert ist, re-programmiert werden, um durch die dritte Programmieroperation drittePGM in den ZustandP31 umgewandelt zu werden, und demnach kann eine Schwellenspannungsverteilung, welche dem ZustandP31 entspricht, schmäler sein als die Schwellenspannungsverteilung, welche dem ZustandP21 entspricht. In anderen Worten gesagt kann eine VerifikationsspannungVR31 zum Verifizieren des ZustandesP31 , welche durch die dritte Programmieroperation drittePGM reprogrammiert ist, höher sein als die VerifikationsspannungVR21 zum Verifizieren des ZustandesP21 , welche durch die zweite Programmieroperation zweitePGM programmiert ist. - In einigen Ausführungsformen kann die dritte Programmieroperation dritte
PGM durch ein ISPP-Verfahren durchgeführt werden. - In einigen Ausführungsformen kann die dritte Programmieroperation dritte
PGM Verifikationsoperationen hinsichtlich all der Programmierzustände durchführen. Wenn die Verifikationsoperationen all der ProgrammierzuständeP31 bisP37 durchgeführt sind, kann die dritte Programmieroperation drittePGM vollendet sein. Als ein Ergebnis kann die Drei-Bit-Programmieroperation letztendlich vollendet sein. - In einigen Ausführungsformen kann eine Zunahme von den Verifikationsspannungen der zweiten Programmieroperation zweite
PGM zu den Verifikationsspannungen der dritten Programmieroperation drittePGM kleiner sein als eine Zunahme von den Verifikationsspannungen der ersten Programmieroperation erstePGM zu den Verifikationsspannungen der zweiten Programmieroperation zweitePGM (beispielsweise (VR31-VR21) < (VR21-VR11)). In anderen Worten gesagt kann die Speicherzelle des Verwenderdatengebiets30 genauer durch die dritte Programmieroperation dritte PGM programmiert werden als durch die zweite Programmieroperation zweitePGM . - Alternativ kann in einigen Ausführungsformen eine Zunahme von den Verifikationsspannungen der zweiten Programmieroperation zweite
PGM zu den Verifikationsspannungen der dritten Programmieroperation drittePGM größer sein als eine Zunahme von den Verifikationsspannungen der ersten Programmieroperation erstePGM zu den Verifikationsspannungen der zweiten Programmieroperation zweitePGM (beispielsweise (VR31-VR21) > (VR21-VR11)). In anderen Worten gesagt kann die Speicherzelle des Verwenderdatengebiets30 in einigen Ausführungsformen genauer durch die zweite Programmieroperation zweitePGM programmiert werden als durch die dritte Programmieroperation drittePGM . - Die erste Programmieroperation erste
PGM , welche in7 veranschaulicht ist, programmiert Drei-Bit-Daten. Vorliegende erfinderische Konzepte sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann die erste Programmieroperation erstePGM Zwei-Bit-Daten programmieren. Nachdem die erste Programmieroperation erstePGM der Zwei-Bit-Daten vollendet ist, kann die zweite Programmieroperation zweitePGM Drei-Bit-Daten programmieren. - Die Drei-Bit-Programmieroperation, welche in
7 veranschaulicht ist, weist die drei Programmieroperationen erstePGM , zweitePGM und drittePGM auf. Vorliegende erfinderische Konzepte sind jedoch nicht darauf beschränkt. In anderen Worten gesagt kann die Programmieroperation gemäß vorliegenden erfinderischen Konzepten durch das Re-Programmierverfahren durchgeführt werden, welches wenigstens zwei Programmieroperationen aufweist. Ein Kopplungseffekt zwischen Speicherzellen kann durch das Re-Programmierverfahren verringert werden. - In der Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann der Peripherieschaltungsteil
10 unter dem zweiten Speicherteil30 , welcher als das Verwenderdatengebiet verwendet wird, angeordnet sein, wodurch ein Integrationsgrad der Halbleitervorrichtung verbessert wird. Zusätzlich kann der erste Speicherteil20 , welcher als das Puffergebiet verwendet wird, ebenso unter dem zweiten Speicherteil30 und an einer Seite des Peripherieschaltungsteils10 angeordnet sein, sodass der Integrationsgrad der Halbleitervorrichtung weiter verbessert werden kann. Weiterhin kann der zweite Speicherteil30 re-programmiert werden unter Verwendung des ersten Speicherteils20 , wodurch der Kopplungseffekt zwischen den Speicherzellen, welche in dem zweiten Speicherteil30 enthalten sind, verringert wird. In anderen Worten gesagt, kann es möglich sein, die Integrationsdichte und Leistungsfähigkeit der Halbleitervorrichtung zu verbessern. -
8 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. - Bezug nehmend auf
8 kann in einer Halbleitervorrichtung101 gemäß einigen Ausführungsformen ein erster Speicherteil einen Puffer-RAM20a und ein Puffergebiet20b aufweisen. Der Puffer-RAM20a kann eine flüchtige Speichervorrichtung (beispielsweise einen DRAM oder einen SRAM) haben oder eine flüchtige Speicherzellschaltungsstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM). Das Puffergebiet20b kann die zweidimensionale (oder planare) NAND-Flashspeicherstruktur haben, welche in3 veranschaulicht ist. Ein Programmierverfahren der Halbleitervorrichtung101 der8 kann dasselbe sein oder ähnlich zu dem Programmierverfahren, welches unter Bezugnahme auf die6 und7 beschrieben ist. -
9 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht.10 ist eine Querschnittsansicht, welche die Halbleitervorrichtung der9 gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. - Bezug nehmend auf die
9 und10 kann ein erster Speicherteil20 ein Puffer-RAM in einer Halbleitervorrichtung102 gemäß einigen Ausführungsformen sein. Der erste Speicherteil (das heißt der Puffer-RAM) 20 kann eine flüchtige Speichervorrichtung (beispielsweise einen DRAM oder einen SRAM) haben oder eine flüchtige Speicherzellschaltungstruktur (beispielsweise eine Speicherzellschaltungsstruktur eines DRAM oder eines SRAM). In diesem Fall weist ein unterer ZelltransistorTR2 , welcher in dem ersten Speicherteil20 enthalten ist, eine Floatinggateelektrode, eine Ladungsspeicherschicht und eine Ladungseinfangschicht nicht auf. Wenn der Puffer-RAM20 die Zellstruktur eines DRAM hat, kann der Puffer-RAM20 einen Kondensator beziehungsweise eine Kapazität aufweisen, welcher beziehungsweise welche elektrisch mit einem Sourcebereich des unteren ZelltransistorsTR2 verbunden ist. Alternativ kann der erste Speicherteil (das heißt der Puffer-RAM)20 eine Struktur einer nicht flüchtigen Speichervorrichtung wie beispielsweise eines Phasenübergangsdirektzugriffsspeichers (PRAM), eines ferroelektrischen Direktzugriffsspeichers (FRAM), eines magnetischen Direktzugriffsspeichers (MRAM) oder eines resistiven Direktzugriffsspeichers (RRAM) haben. In einigen Ausführungsformen kann der erste Speicherteil (das heißt der Puffer-RAM)20 eine Struktur einer NOR-Typ-Flashspeichervorrichtung haben. Andere Elemente der Halbleitervorrichtung102 können dieselben sein wie oder ähnlich zu entsprechenden Elementen der Halbleitervorrichtung, welche unter Bezugnahme auf die4 und5 beschrieben ist. - In einem Verfahren des Programmierens der Halbleitervorrichtung
102 kann der Peripherieschaltungsteil (das heißt der Speichercontroller)10 Programmierdaten, welche von dem Eingabe-/Ausgabe-Puffer empfangen werden, in den ersten Speicherteil (das heißt den Puffer-RAM)20 eingeben beziehungsweise zuführen, und der zweite Speicherteil (das heißt das Verwenderdatengebiet)30 kann dann unter Verwendung der Daten programmiert werden, welche dem ersten Speicherteil (das heißt dem Puffer-RAM) 20 zugeführt werden. -
11 ist ein Querschnitts-Strukturbild, welches eine Anordnungsbeziehung von inneren Strukturen einer Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulicht. - Bezug nehmend auf
11 kann eine Halbleitervorrichtung103 gemäß einigen Ausführungsformen einen Peripherieschaltungsteil10 , einen ersten Speicherteil20 und einen zweiten Speicherteil30 aufweisen. Der Peripherieschaltungsteil10 kann ein Speichercontroller beziehungsweise eine Speichersteuerung sein, der erste Speicherteil20 kann ein erstes Verwenderdatengebiet sein, und der zweite Speicherteil30 kann ein zweites Verwenderdatengebiet sein. In anderen Worten gesagt kann der erste Speicherteil20 auch ein Abschnitt eines Hauptspeichergebiets sein. Das heißt, der erste Speicherteil20 und der zweite Speicherteil30 können einen Hauptspeicher bilden beziehungsweise konstituieren. Ein Schaltbild des ersten Speicherteils20 kann dasselbe sein wie in3 veranschaulicht ist, und ein Schaltbild des zweiten Speicherteils30 kann dasselbe sein, wie in4 veranschaulicht ist. Eine Querschnittsansicht der Halbleitervorrichtung103 kann dieselbe sein, wie in5 veranschaulicht ist. Der erste Speicherteil20 kann durch ein SLC- Programmierverfahren programmiert werden, und so kann jede der unteren Speicherzellen des ersten Speicherteils20 Ein-Bit-Daten speichern. Der zweite Speicherteil30 kann durch ein MLC-Programmierverfahren programmiert werden, und so kann jede der oberen Speicherzellen des zweiten Speicherteils30 Multi-Bit-Daten (das heißt Zwei- oder Mehr-Bit-Daten) speichern. - Die
12 bis15 sind Draufsichten, welche eine Anordnungsbeziehung von inneren Strukturen von Halbleitervorrichtungen gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten veranschaulichen. - Ein erster Speicherteil
20 kann angeordnet sein, um benachbart zu nur einer Seite eines Peripherieschaltungsteils10 zu sein, wie in12 veranschaulicht ist. Alternativ kann ein erster Speicherteil20 angeordnet sein, um benachbart zu zwei Seiten eines Peripherieschaltungsteils10 zu sein, wie in13 veranschaulicht ist. In einigen Ausführungsformen kann ein erster Speicherteil20 angeordnet sein, um benachbart zu drei Seiten eines Peripherieschaltungsteils10 zu sein, wie in14 veranschaulicht ist. In einigen Ausführungsformen kann ein erster Speicherteil20 angeordnet sein, um vier Seiten eines Peripherieschaltungsteils10 zu umgeben, wie in15 veranschaulicht ist. In einigen Ausführungsformen kann der erste Speicherteil20 in Kontakt mit einer oder mehreren Seiten des Peripherieschaltungsteils10 sein. -
16 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Beispiel eines Speichersystems veranschaulicht, welches eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist. - Bezug nehmend auf
16 kann ein Speichersystem1100 in einem persönlichen digitalen Assistenten (PDA), einem tragbaren Computer, einem Web-Tablet, einem drahtlosen Telefon, einem Mobiltelefon, einem digitalen Musikabspielgerät, einer Speicherkarte oder anderen elektronischen Produkten verwendet werden, welche Informationsdaten drahtlos empfangen oder übertragen. - Das Speichersystem
1100 kann einen Controller beziehungsweise eine Steuerung1110 , eine Eingabe-/Ausgabe(I/O)-Einheit1120 , eine Speichervorrichtung1130 , eine Schnittstelleneinheit1140 und einen Datenbus1150 aufweisen. Wenigstens zwei des Controllers1110 , der I/O-Einheit1120 , der Speichervorrichtung1130 und der Schnittstelleneinheit1140 können miteinander über den Datenbus1150 kommunizieren. - Der Controller
1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers oder andere Logikvorrichtungen aufweisen. Funktionen der anderen Logikvorrichtungen können ähnlich zu denjenigen des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers sein. Die Speichervorrichtung1130 kann Befehle speichern, welche durch den Controller1110 auszuführen sind. Die I/O-Einheit1120 kann Daten oder Signale von einem externen System empfangen oder kann Daten oder Signale zu dem externen System ausgeben. Beispielsweise kann die I/O-Einheit1120 ein Keypad, eine Tastatur und/oder eine Anzeigevorrichtung aufweisen. - Die Speichervorrichtung
1130 kann wenigstens eine der nicht flüchtigen Speichervorrichtungen gemäß vorstehend erwähnten Ausführungsformen von vorliegenden erfinderischen Konzepten aufweisen. Die Speichervorrichtung1130 kann weiterhin wenigstens eine eines anderen Typs von Halbleitervorrichtungen und flüchtigen Direktzugriffspeichervorrichtungen aufweisen. - Die Schnittstelleneinheit
1140 kann elektrische Daten zu einem Kommunikationsnetzwerk übertragen und/oder kann elektrische Daten von einem Kommunikationsnetzwerk empfangen. -
17 ist ein schematisches Strukturbild beziehungsweise Blockschaltbild, welches ein Beispiel einer Speicherkarte veranschaulicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten aufweist. - Bezug nehmend auf
17 kann eine Speicherkarte1200 zum Speichern von Hochkapazitätsdaten eine Flashspeichervorrichtung1210 , welche mit wenigstens einer der Halbleitervorrichtungen gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten implementiert ist, aufweisen. Die Speicherkarte1200 kann weiterhin einen Speichercontroller1220 aufweisen, welcher eine Datenkommunikation zwischen einem Host und der Flashspeichervorrichtung1210 steuert. - Eine SRAM-Vorrichtung
1221 kann als ein Arbeitsspeicher einer zentralen Verarbeitungseinheit (CPU)1222 verwendet werden. Eine Hostschnittstellen (I/F)-Einheit 1223 kann konfiguriert sein, um ein Datenkommunikationsprotokoll zwischen der Speicherkarte1200 und dem Host vorzusehen. Ein Fehlerüberprüfungs- und Korrektur (ECC)-Block1224 kann Fehler von Daten erfassen und korrigieren, welche aus der Flashspeichervorrichtung1210 ausgelesen werden. Eine Speicherschnittstelleneinheit1225 kann über eine Schnittstelle eine Verbindung mit der Flashspeichervorrichtung1210 eingehen beziehungsweise an diese ankoppeln. Die CPU1222 kann den Gesamtbetrieb des Speichercontrollers1220 zum Austauschen von Daten steuern. Die Speicherkarte1200 kann weiterhin einen Lesespeicher (ROM) aufweisen, welcher Codedaten für eine Schnittstellenbildung beziehungsweise zum Kommunizieren mit dem Host speichert. - Die Halbleitervorrichtungen und/oder das Speichersystem gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann unter Verwendung verschiedener Packtechniken eingekapselt sein. Beispielsweise können die Halbleitervorrichtungen und/oder das Speichersystem gemäß den vorstehend erwähnten Ausführungsformen gekapselt sein unter Verwendung einer beliebigen einen einer package on package (POP)-Technik, einer ball grid arrays (BGAs)-Technik, einer chip scale packages (CSPs)-Technik, einer plastic leaded chip carrier (PLCC)-Technik, einer plastic dual in-line package (PDIP)-Technik, einer die in waffle pack-Technik, einer die in wafer form-Technik, einer chip on board (COB)-Technik, einer ceramic dual in-line package (CERDIP)-Technik, einer plastic metric quad flat package (PMQFP)-Technik, einer plastic quad flat package (PQFP)-Technik, einer small outline package (SOP)-Technik, einer shrink small outline package (SSOP)-Technik, einer thin small outline package (TSOP)-Technik, einer thin quad flat package (TQFP)-Technik, einer system in package (SIP)-Technik, einer multi-chip package (MCP)-Technik, einer wafer-level fabricated package (WFP)-Technik und einer wafer-level processed stack package (WSP)-Technik.
- Gemäß einigen Ausführungsformen von vorliegenden erfinderischen Konzepten kann der Peripherieschaltungsteil unter dem zweiten Speicherteil, welcher als das Verwenderdatengebiet verwendet wird, angeordnet sein, wodurch der Integrationsgrad der Halbleitervorrichtung verbessert wird. Zusätzlich kann der erste Speicherteil, welcher als das Pufferspeichergebiet verwendet wird, ebenso unter dem zweiten Speicherteil angeordnet sein. Demnach kann der Integrationsgrad der Halbleiterspeichervorrichtung weiterhin verbessert werden. Darüber hinaus kann bei dem Verfahren zum Programmieren der Halbleitervorrichtung der zweite Speicherteil reprogrammiert werden unter Verwendung des ersten Speicherteils, um den Kopplungseffekt zwischen den Speicherzellen des zweiten Speicherteils zu verringern. In anderen Worten gesagt kann es möglich sein, den Integrationsgrad und die Leistungsfähigkeit der Halbleitervorrichtung zu verbessern.
Claims (10)
- Halbleitervorrichtung (100; 101; 102; 103), die Folgendes aufweist: einen Peripherieschaltungsteil (10) und einen ersten Speicherteil (20) Seite an Seite auf einem Substrat (1); und einen zweiten Speicherteil (30) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20), wobei der zweite Speicherteil (30) Folgendes aufweist: eine Halbleiterschicht (50) auf dem Peripherieschaltungsteil (10) und dem ersten Speicherteil (20); aktive Säulen (AP), welche von der Halbleiterschicht (50) hervorstehen; Wortleitungen (WL1_u bis WLn_u) angrenzend an Seitenwände der aktiven Säulen (AP); und Bitleitungen (BL1_u bis BLn_u) auf den aktiven Säulen (AP), und wobei sich der Peripherieschaltungsteil (10) unter den aktiven Säulen (AP) erstreckt, sodass der Peripherieschaltungsteil (10) zwischen den aktiven Säulen (AP) und dem Substrat (1) ist und sodass die aktiven Säulen (AP) den Peripherieschaltungsteil (10) überlappen, wobei der erste Speicherteil (20) Folgendes aufweist: erste Wortleitungen (WL1_1 bis WLm_1), welche parallel zueinander sind und äquidistant von einer Oberfläche des Substrats (1) sind, wobei jede der ersten Wortleitungen (WL1_1 bis WLm_1) mit jeweiligen ersten Speicherzellen verbunden ist, wobei der zweite Speicherteil (30) Folgendes aufweist: zweite Wortleitungen, welche die Wortleitungen (WL1_u bis WLn_u) aufweisen, die angrenzend an die Seitenwände der aktiven Säulen (AP) sind, die parallel zueinander sind und in jeweiligen unterschiedlichen Abständen von der Oberfläche des Substrats (1) angeordnet sind, und wobei der erste Speicherteil (20) ferner eine Bitleitung (BL1_1) aufweist, die sich unter der Halbleiterschicht (50) des zweiten Speicherteils (30) erstreckt, sodass die Halbleiterschicht (50) des zweiten Speicherteils (30) einen Abschnitt der Bitleitung (BL1_1) des ersten Speicherteils (20) überlappt.
- Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) Folgendes aufweist: eine Gateelektrode (24) auf dem Substrat (1); und eine dielektrische Tunnelschicht (21), ein Datenspeicherelement (22) und eine dielektrische Sperrschicht (23), welche sequenziell zwischen dem Substrat (1) und der Gateelektrode (24) gestapelt sind. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) konfiguriert ist, um als ein Pufferspeicher verwendet zu werden. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) eine Speicherstruktur wenigstens eines von einem statischen Direktzugriffsspeicher (SRAM), einem dynamischen Direktzugriffsspeicher (DRAM), einem magnetischen Direktzugriffsspeicher (MRAM), einem Phasenübergangsdirektzugriffsspeicher (PRAM), einem ferroelektrischen Direktzugriffsspeicher (FRAM), einem resistiven Direktzugriffsspeicher (RRAM), einem NOR-Flashspeicher oder einem NAND-Flashspeicher aufweist. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) angrenzend an eine oder mehrere Seiten des Peripherieschaltungsteils (10) auf dem Substrat (1) ist. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) eine erste Mehrzahl an Speicherzellen aufweist, welche die jeweiligen ersten Speicherzellen (MCT_1) enthalten, wobei der zweite Speicherteil (30) eine zweite Mehrzahl an Speicherzellen aufweist, wobei eine erste Menge der ersten Mehrzahl an Speicherzellen kleiner ist als eine zweite Menge der zweiten Mehrzahl an Speicherzellen, wobei jede der ersten Mehrzahl an Speicherzellen konfiguriert ist, Ein-Bit-Daten zu speichern, und wobei jede der zweiten Mehrzahl an Speicherzellen konfiguriert ist, acht Zustände vorzusehen. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der Peripherieschaltungsteil (10) eine Peripheriegateelektrode aufweist, wobei der erste Speicherteil (20) eine Zellgateelektrode aufweist, und wobei eine erste Breite der Peripheriegateelektrode breiter ist als eine zweite Breite der Zellgateelektrode. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) und der zweite Speicherteil (30) einen Hauptspeicher bilden. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei der erste Speicherteil (20) eine flüchtige Speicherstruktur aufweist, und wobei der zweite Speicherteil (30) eine nicht-flüchtige Speicherstruktur aufweist. - Halbleitervorrichtung (100; 101; 102; 103) nach
Anspruch 1 , wobei mindestens eine der Wortleitung (WL1_u bis WLn_u) einen ersten Abschnitt, der den Peripherieschaltungsteil (10) überlappt, und einen zweiten Abschnitt, der den ersten Speicherteil (20) überlappt, aufweist, und wobei der erste Abschnitt länger ist als der zweite Abschnitt.
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