CN105097019B - 半导体装置以及相关的编程方法 - Google Patents

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Abstract

提供了一种半导体装置以及相关的编程方法。所述半导体装置包括并排在基板上的外围电路区和第一存储区。此外，所述半导体装置包括在外围电路区和第一存储区上的第二存储区。

Description

半导体装置以及相关的编程方法
本专利申请要求于2014年5月21日在韩国知识产权局提交的第10-2014-0061018号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及半导体装置以及对所述半导体装置进行编程的方法。
背景技术
三维集成电路(3D-IC)存储技术已经被开发以增大半导体存储装置的存储容量。3D-IC存储技术包括用于三维地排列存储单元的各种方法。除了3D-IC存储技术，用于精细图案的图案化技术和多层单元(MLC)技术可被使用以增大半导体存储装置的存储容量。然而，用于精细图案的图案化技术会相对昂贵，且MLC技术会不适于增大每个单位单元的位数。因此，3D-IC存储技术可有助于增大存储容量。另外，如果将用于精细图案的图案化技术和MLC技术与3D-IC存储技术结合，则可进一步增大存储容量。另外，用于精细图案的图案化技术和MLC技术可独立于3D-IC存储技术之外来开发。
发明内容
本发明构思的各种实施例可提供能够提高集成度的半导体装置。此外，本发明构思的各种实施例可提供能够减小耦合效应的对半导体存储装置进行编程的方法。例如，根据本发明构思的各种实施例，半导体装置可包括：外围电路部和第一存储部，并排在基板上；以及第二存储部，在外围电路部和第一存储部上。在一些实施例中，第二存储部可包括：半导体层，在外围电路部和第一存储部上；有源柱，从半导体层突出；字线，与有源柱的侧壁相邻；以及位线，在有源柱上。在一些实施例中，第一存储部可包括：栅电极，在基板上；以及穿隧介电层、数据存储元件和阻挡介电层，在基板与栅电极之间顺序地堆叠。
在各种实施例中，第一存储部可构造成被用作缓冲存储器。此外，在一些实施例中，第一存储部可具有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(PRAM)、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。
根据各种实施例，第一存储部可在基板上与外围电路部的一个或更多个侧相邻。在一些实施例中，第一存储部可包括第一存储单元，第二存储部可包括第二存储单元。第一存储单元的第一数量可小于第二存储单元的第二数量。此外，在一些实施例中，每个第一存储单元可构造成存储单一位数据(即，一位数据)，每个第二存储单元可构造成存储多位数据(即，两位或更多位数据)。
在各种实施例中，外围电路部可包括外围栅电极，第一存储部可包括单元栅电极。外围栅电极的第一宽度可比单元栅电极的第二宽度宽。在一些实施例中，第一存储部和第二存储部可组成主存储器。在一些实施例中，第一存储部可具有易失性存储器结构，第二存储部可具有非易失性存储器结构。
在一些实施例中，第一存储部可包括：彼此平行且与基板的表面等距的第一字线，第二存储部可包括：彼此平行且在距基板的表面不同的各个距离处的第二字线。
根据各种实施例的对包括并排在基板上的外围电路部和第一存储部以及在外围电路部和第一存储部上的第二存储部的半导体装置进行编程的方法可包括下述步骤：将数据缓冲编程到第一存储部中；以及将缓冲编程的数据主编程到第二存储部中。在一些实施例中，第一存储部可通过单一位编程方法进行缓冲编程，第二存储部可通过多位编程方法进行主编程。此外，在一些实施例中，将缓冲编程的数据主编程到第二存储部中的步骤可通过再编程方法来执行。再编程方法可包括下述步骤：执行多个编程操作以减小与将存储的数据对应的阈值电压的分布的宽度。
根据各种实施例的一种半导体装置可包括：并排在基板上的存储控制器和缓冲存储器；以及在存储控制器和缓冲存储器上的主存储器。在一些实施例中，主存储器可具有三维NAND闪速存储器的存储单元结构。在一些实施例中，缓冲存储器可具有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(PRAM)、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。例如，缓冲存储器可具有二维NAND闪速存储器的存储单元结构。此外，在一些实施例中，缓冲存储器的第一多个存储单元中的每个可构造成存储一位数据，主存储器的第二多个存储单元中的每个可构造成存储多位数据。
根据各种实施例的一种半导体装置可包括在基板上的外围电路区。半导体装置可包括在基板上的外围电路区旁边的第一存储区。此外，半导体装置可包括与外围电路区和第一存储区叠置的第二存储区，第二存储区可包括多个多层存储单元。在一些实施例中，第一存储区可包括第一多条字线，所述第一多条字线包括共面的各个顶表面，第二存储区可包括第二多条字线，所述第二多条字线在第二存储区中限定阶梯结构。
在各种实施例中，第一存储区可包括多个单层存储单元。在一些实施例中，与外围电路区和第一存储区叠置的第二存储区可为主存储区域，位于主存储区域下面的第一存储区可为缓冲存储区域。此外，在一些实施例中，外围电路区的晶体管可包括比缓冲存储区域的第一多条字线中的每条的第二宽度宽的第一宽度。
附图说明
通过下面结合附图进行的简要的描述，将更清楚地理解示例实施例。附图代表如在这里描述的非限制性的示例实施例。
图1是示出根据本发明构思的示例实施例的半导体装置的内部结构的布置关系的剖视框图。
图2是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
图3是设置在图2的第一存储部中的存储单元的电路图。
图4是设置在图2的第二存储部中的存储单元的电路图。
图5是示出根据本发明构思的一些实施例的图2的半导体装置的剖视图。
图6是示出对在图2至图5中示出的半导体装置进行编程的方法的示意框图。
图7是示出根据对图6的半导体装置进行编程的方法的阈值电压分布的图。
图8是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
图9是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
图10是示出根据本发明构思的一些实施例的图9的半导体装置的剖视图。
图11是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
图12至图15是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的平面图。
图16是示出根据本发明构思的一些实施例的包括半导体装置的存储系统的示例的示意框图。
图17是示出根据本发明构思的一些实施例的包括半导体装置的存储卡的示例的示意框图。
具体实施方式
下面参照附图来描述示例实施例。在不脱离本公开的精神和教导的情况下，能够有许多不同的形式和实施例，因此本公开不应该被解释为局限于在这里阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底的和完整的，并且将向本领域的技术人员传达本公开的范围。在附图中，为了清楚起见，可夸大层与区域的尺寸和相对尺寸。同样的附图标记在整个描述中表示同样的元件。
在这里使用的术语仅出于描述具体实施例的目的，而不意图限制实施例。除非上下文另外清楚地指示，否则如在这里使用的单数形式“一个”、“一种”和“这个”意图也包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包含有”、“包括”和/或“包括有”时，说明存在所述的特征、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其他特征、步骤、操作、元件、组件和/或它们的组。
将理解的是，当元件被称为“结合到”、“连接到”或“响应于”另一元件，或者“在”另一元件“上”时，它可直接结合到、连接到或响应于所述另一元件，或者直接在所述另一元件上，或者还可存在中间元件。相反地，当元件被称为“直接结合到”、“直接连接到”或“直接响应于”另一元件，或者“直接在”另一元件“上”时，不存在中间元件。如在这里使用的术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
为了便于描述，可在这里使用诸如“在……之下”、“在……下面”、“下面的”、“在……之上”、“上面的”等的空间相对术语以描述如在附图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了在附图中描绘的方位以外，空间相对术语意图包括在使用或操作中的装置的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“之下”或“下面”的元件将接着被定位“在”所述其他元件或特征“之上”。因此，术语“在……下面”可包括在……之上和在……下面两个方位。装置可被另外定位(旋转90度或在其他方位)并且可相应地解释在这里使用的空间相对描述符。
在这里参照作为示例实施例的理想实施例(以及中间结构)的示意图的剖视图来描述本发明构思的示例实施例。如此，预计会出现由于例如制造技术和/或容差而致的示出的形状的变化。因此，本发明构思的示例实施例不应该被解释为局限于在这里示出的区域的具体形状，而是包括例如由制造导致的形状的偏差。因此，在附图中示出的区域本质上是示意性的，它们的形状不意图示出装置的区域的实际形状且不意图限制示例实施例的范围。
将理解的是，尽管可在这里使用术语“第一”、“第二”等以描述各种元件，但这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本实施例的教导的情况下，“第一”元件可被称为“第二”元件。
除非另外定义，否则在这里使用的所有术语(包括技术术语和科学术语)具有与由本发明构思所属的本领域普通技术人员所通常理解的意思相同的意思。还将理解的是，除非如在这里清楚地定义，否则术语(例如在通用辞典中定义的术语)应被解释为具有与在相关技术和/或本说明书的上下文中的他们的意思一致的意思，并且将不以理想的或过度正式的意义来解释。
如通过本发明实体所领会的，根据在这里描述的各种实施例的装置和形成装置的方法可以以诸如集成电路的微电子装置来实施，其中，根据在这里描述的各种实施例的多个装置被集成在同一个微电子装置中。因此，在这里示出的剖视图可在微电子装置中沿不必正交的两个不同的方向重复。因此，实施根据在这里描述的各种实施例的装置的微电子装置的平面图可包括处在基于微电子装置的功能的二维图案和/或阵列中的多个装置。
根据在这里描述的各种实施例的装置可根据微电子装置的功能而穿插在其他装置中间。此外，根据在这里描述的各种实施例的微电子装置可沿可与所述两个不同的方向正交的第三方向重复以提供三维的集成电路。
因此，在这里示出的剖视图对沿在平面图中的两个不同方向延伸和/或在透视图中的三个不同方向延伸的根据在这里描述的各种实施例的多个装置提供支持。例如，当单个有源区示出在装置/结构的剖视图中时，装置/结构可包括如将通过装置/结构的平面图示出的多个有源区和在它们上面的晶体管结构(或存储单元结构、栅极结构等，视情况而定)。
以下，将参照附图来描述本发明构思的实施例。根据本发明构思的一些实施例的非易失性存储装置可具有三维的半导体装置的结构。
图1是示出根据本发明构思的示例实施例的半导体装置的内部结构的布置关系的剖视框图。
参照图1，根据本发明构思的半导体装置100可包括并排设置在基板1上的外围电路部10和第一存储部20。第二存储部30设置在外围电路部10和第一存储部20上。外围电路部10包括用于驱动第一存储部20和第二存储部30的外围电路。至少第二存储部30可为用户数据区域。此外，在这里描述的任何半导体装置“部”可被称为“区”、“部分”或“区域”。例如，外围电路部10可被称为半导体装置100的外围电路区、外围电路部分或外围电路区域。
图2是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图3是设置在图2的第一存储部中的存储单元的电路图。图4是设置在图2的第二存储部中的存储单元的电路图。图5是示出根据本发明构思的一些实施例的图2的半导体装置的剖视图。
参照图2，在根据一些实施例的半导体装置中，第一存储部20可为非易失性存储(NVM)装置的缓冲区域，第二存储部30可为非易失性存储装置的用户数据区域。第一存储部(即，缓冲区域)20可提供缓冲存储器。第二存储部(即，用户数据区域)30可提供主存储器。外围电路部10可为存储控制器。
参照图2和图5，装置绝缘层3可设置在基板1中以定义有源区。外围电路部10可包括设置在基板1上的多个外围晶体管TR1、下互连15和下焊盘17。下互连15和下焊盘17可电连接到外围晶体管TR1。外围电路部10和第一存储部20可包括多个下层间绝缘层12、14、16和18。例如，所述多个下层间绝缘层12、14、16和18可为第一绝缘层12、第二绝缘层14、第三绝缘层16和第四绝缘层18。外围晶体管TR1、下互连15和下焊盘17可组成用于驱动第一存储部(或缓冲区域)20的存储单元以及第二存储部(或用户数据区域)30的存储单元的存储控制器。存储控制器(或外围电路部)10可包括行解码器、页缓冲器、输入/输出缓冲器、控制逻辑电路和/或缓冲随机存取存储器(RAM)。缓冲RAM可具有易失性存储装置(例如，动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))或易失性存储单元电路结构(例如，DRAM或SRAM的存储单元电路结构)。
参照图2、图3和图5，在一些实施例中，第一存储部(或缓冲区域)20可具有二维的(或平面的)NAND闪速存储单元结构。更详细地，第一存储部20可包括至少一个下区块。下区块可包括多个下存储单元串CSTR_l。每个下存储单元串CSTR_l可包括连接到下串选择线SSL_l的下串选择晶体管SST_l、连接到多条下字线WL1_l至WLm_l(其中，“m”是自然数)的多个下存储单元晶体管MCT_l以及连接到下地选择线GSL_l的下地选择晶体管GST_l。这里，下串选择晶体管SST_l可分别连接到多条下位线BL1_l至BLm_l(其中，“m”是自然数)，下地选择晶体管GST_l可连接到下共源线CSL_l。下共源线CSL_l可接收地电压或来自CSL驱动器的CSL电压(例如，电源电压)。下位线BL1_l至BLm_l可在第一方向D1上延伸。下串选择线SSL_l、下字线WL1_l至WLm_1以及下地选择线GSL_l可在与第一方向D1交叉的第二方向D2上延伸。下字线WL1_l至WLm_1与下地选择线GSL_l可设置在基板1上的彼此相同的高度处(例如，与基板1的顶表面等距)。即，下字线WL1_l至WLm_1与下地选择线GSL_l的各个顶表面可共面。
连接到每条下字线WL1_l至WLm_1的下存储单元晶体管MCT_l可被定义为“页”。每个下存储单元晶体管MCT_l可在单层单元中存储单一位数据(即，一位数据)。
下串选择晶体管SST_l、下存储单元晶体管MCT_l和下地选择晶体管GST_l可设置在基板1上。每个下存储单元晶体管MCT_l可包括顺序堆叠的下穿隧介电层(lower tunneldielectric layer)21、浮置栅电极22、阻挡介电层23和控制栅极24。浮置栅电极22可对应于数据存储元件。在下串选择晶体管SST_1和下地选择晶体管GST_1的每个中，控制栅极24可穿透阻挡介电层23以连接到浮置栅电极22。浮置栅电极22可用诸如电荷阱层(例如，氮化硅层)或电荷存储层的另一数据存储元件代替。下共源线CSL_l可为设置在基板1中的掺杂剂注入区。
至少下字线WL1_l至WLm_l中的每条的宽度可小于包括在外围晶体管TR1中的栅电极的宽度。
参照图2、图4和图5，在一些实施例中，第二存储部(或用户数据区域)30可具有三维NAND闪速存储装置的单元结构。更详细地，第二存储部30包括设置在第四下层间绝缘层18上的半导体层50。多个上区块可设置在半导体层50上。上区块包括多个上存储单元串CSTR_u。
有源柱AP从半导体层50突出。有源柱AP可由无掺杂的多晶硅层或无掺杂的半导体层形成。每根有源柱AP可具有壳状形状，第一填充绝缘层可填充每根有源柱AP的内部空间。顺序堆叠的上地选择线GSL_u、上字线WL1_u至WLn_u和上串选择线SSL1_u,SSL2_u或SSLn_u可与有源柱AP的侧壁相邻。内栅绝缘层54可设置在上地选择线GSL_u、上字线WL1_u至WLn_u与上串选择线SSL1_u、SSL2_u或SSLn_u之间以与它们彼此电绝缘。顺序堆叠的上地选择线GSL_u、上字线WL1_u至WLn_u和上串选择线SSL1_u、SSL2_u或SSLn_u的端部可组成阶梯式结构。上字线WL1_u至WLn_u距半导体层50的高度/距离彼此不同。
有源柱AP的顶端可电连接到上位线BL1_u至BLn_u。上位线BL1_u至BLn_u可在第四方向D4上延伸且可彼此分离。上地选择线GSL_u可在半导体层50上被设置为多个，多条上地选择线GSL_u可在与第四方向D4交叉的第三方向D3上延伸且可彼此分离。第二填充绝缘层可设置在上地选择线GSL_u之间以使它们彼此分离。上共源线CSL_u可设置在有源柱AP下面的半导体层50中。上共源线CSL_u可与有源柱AP中的对应的一根相邻。每条上共源线CSL_u可为设置在半导体层50中的掺杂剂注入区。第一方向D1至第四方向D4中的至少一些可为彼此相同或彼此不同。例如，第二方向D2和第三方向D3可为相同的方向。
栅极介电层61可设置在上地选择线GSL_u与有源柱AP之间、上字线WLl_u至WLn_u与有源柱AP之间以及上串选择线SSL1_u至SSLn_u与有源柱AP之间。栅极介电层61可包括穿隧介电层、电荷存储层和阻挡介电层。电荷存储层可不存在于上地选择线GSL_u与有源柱AP之间和/或上串选择线SSL1_u至SSLn_u与有源柱AP之间。
上存储单元串CSTR_u可设置在上共源线CSL_u与上位线BL1_u至BLn_u之间。每个上存储单元串CSTR_u可包括连接到上共源线CSL_u的上地选择晶体管GST_u、连接到上位线BL1_u至BLn_u中的一条的上串选择晶体管SST_u以及设置在上地选择晶体管GST_u与上串选择晶体管SST_u之间的多个上存储单元晶体管MCT_u。上地选择晶体管GST_u、上存储单元晶体管MCT_u和上串选择晶体管SST_u可彼此串联连接。每个上存储单元晶体管MCT_u可在多层单元中存储多位数据(即，至少两位数据)。
上地选择线GSL_u、上字线WL1_u至WLn_u和上串选择线SSL1_u至SSLn_u可分别用作上地选择晶体管GST_u、上存储单元晶体管MCT_u和上串选择晶体管SST_u的栅电极。上地选择晶体管GST_u、上存储单元晶体管MCT_u和上串选择晶体管SST_u可为使用有源柱AP作为沟道区的金属-氧化物-半导体场效应晶体管(MOSFET)。
上地选择线GSL_u、上字线WL1_u至WLn_u和上串选择线SSL1_u至SSLn_u的端部可被第一上层间绝缘层51覆盖。
上地选择线GSL_u、上字线WL1_u至WLn_u和上串选择线SSL1_u至SSLn_u的端部可分别连接到穿透第一上层间绝缘层51的第一上接触55。第一上互连56可设置在第一上层间绝缘层51上以连接到第一上接触55。第二上接触53可穿透第一上层间绝缘层51和第四下层间绝缘层18以将第一上互连56分别电连接到下焊盘17中的一些下焊盘。第二上层间绝缘层52可设置在第一上层间绝缘层51与第一上互连56之间。第三上层间绝缘层57可设置在第二上层间绝缘层52上。上位线BL1_u至BLn_u可设置在第三上层间绝缘层57上。另外，第二上互连58可设置在第三上层间绝缘层57上以电连接到上位线BL1_u至BLn_u。第三上接触59可穿透第三上层间绝缘层57、第二上层间绝缘层52和第一上层间绝缘层51以及第四下层间绝缘层18以将第二上互连58电连接到下焊盘17中的其他下焊盘。
上串选择线SSL1_u至SSLn_u、上地选择线GSL_u和上字线WL1_u至WLn_u可电连接到包括在外围电路部10中的行解码器。另外，下串选择线SSL1_1至SSLn_l、下地选择线GSL_l和下字线WL1_l至WLm_l也可电连接到包括在外围电路部10中的行解码器。上位线BL1_u至BLn_u和下位线BL1_l至BLm_l可电连接到包括在外围电路部10中的页缓冲器。
上存储单元晶体管MCT_u的总数可大于下存储单元晶体管MCT_l的总数。
图6是示出对在图2至图5中示出的半导体装置进行编程的方法的示意框图。
参照图6，首先，外围电路部(即，存储控制器)10可将从输入/输出缓冲器接收的编程数据输入到缓冲RAM。第一存储部(即，缓冲区域)20中的存储单元可以利用输入到缓冲RAM中的数据而被缓冲编程。在第二存储部(即，用户数据区域)30中的存储单元可使用在第一存储部(即，缓冲区域)20中缓冲的数据而被编程。即，在编程操作期间，数据可在第一存储部(即，缓冲区域)20中写入，然后第二存储部(即，用户数据区域)30可使用在第一存储部20中写入的数据而被编程。将数据写入到第一存储部(即，缓冲区域)20中的编程操作被称为“缓冲编程操作”，将数据写入到第二存储部(即，用户数据区域)30的编程操作被称为“主编程操作”。主编程操作可根据与存储在第一存储部(即，缓冲区域)20中的数据有关的地址信息来执行。
例如，第一存储部(即，缓冲区域)20的最小编程单元和第二存储部(即，用户数据区域)30的最小编程单元可根据编程方法和/或存储在一个单元中的数据位的数量来不同地确定。对包括在缓冲区域20中的存储区块进行编程的方法可与对包括在用户数据区域30中的存储区块进行编程的方法不同。例如，缓冲区域20的存储区块可通过单一位编程方法(或单层单元(SLC)编程方法)来被编程，用户数据区域30的存储区块可通过多位编程方法(或多层单元(MLC)编程方法)来被编程。在一些实施例中，MLC编程方法可包括三层单元(TLC)编程方法或四层单元(QLC)编程方法。因此，包括在缓冲区域20中的每个下存储单元晶体管MCT_l可存储一位数据，包括在用户数据区域30中的每个上存储单元晶体管MCT_u可存储多位数据(即，两位或更多位数据)。
主编程操作可通过再编程方法来执行。在再编程方法中，可执行多个编程操作以减小与将存储的数据对应的阈值电压的分布的宽度。在下文中，将在这里更详细地进行描述。
图7是示出根据对图6的半导体装置进行编程的方法的阈值电压分布的图。
参照图6和图7，三位编程操作可通过包括三个编程(PGM)操作1stPGM、2ndPGM和3rdPGM的再编程方法来执行。
在第一编程操作1stPGM中，用户数据区域30的存储单元(即，上存储单元晶体管MCT_u)可从擦除状态E编程为与三位数据对应的八个状态E与P11至P17中的一个。在这里，如图7所示，八个状态E与P11至P17可以彼此相邻而没有读裕度(read margin)。即，三位数据可通过第一编程操作1stPGM来被粗略地编程。
在一些实施例中，第一编程操作1stPGM可通过增量步进脉冲编程(ISPP)方法来执行。
在一些实施例中，第一编程操作1stPGM可关于编程状态而执行至少一个校验操作。例如，第一编程操作1stPGM可执行关于偶数编程状态P12、P14和P16的校验操作，然而可以不执行关于奇数编程状态P11、P13、P15和P17的校验操作。即，如果偶数编程状态P12、P14和P16的校验操作通过，则可完成第一编程操作1stPGM。
在第二编程操作2ndPGM中，通过第一编程操作1stPGM进行编程的状态P11至P17可被再编程以转换成精细状态P21至P27。这里，如图7所示，状态P21至P27可彼此分离以具有预定的读裕度。即，第二编程操作2ndPGM对通过第一编程操作1stPGM编程的三位数据进行再编程。例如，通过第一编程操作1stPGM编程的状态P11可通过第二编程操作2ndPGM来被再编程以转换成状态P21，因此，与状态P21对应的阈值电压分布可比与状态P11对应的阈值电压分布窄。即，用于校验通过第二编程操作2ndPGM再编程的状态P21的校验电压VR21可比用于校验通过第一编程操作1stPGM编程的状态P11的校验电压VR11高。
在一些实施例中，第二编程操作2ndPGM可通过ISPP方法来执行。
在一些实施例中，第二编程操作2ndPGM可执行关于所有编程状态的校验操作。如果所有编程状态P21至P27的校验操作通过，则可完成第二编程操作2ndPGM。
在第三编程操作3rdPGM中，通过第二编程操作2ndPGM编程的状态P21至P27可被再编程以转换成更精细的状态P31至P37。如图7所示，状态P31至P37可彼此分离以具有预定的读裕度。这里，状态P31至P37的读裕度可大于通过第二编程操作2ndPGM形成的状态P21至P27的读裕度。即，第三编程操作3rdPGM对通过第二编程操作2ndPGM编程的三位数据进行再编程。例如，通过第二编程操作2ndPGM编程的状态P21可通过第三编程操作3rdPGM来被再编程以转换成状态P31，因此，与状态P31对应的阈值电压分布可比与状态P21对应的阈值电压分布窄。即，用于校验通过第三编程操作3rdPGM再编程的状态P31的校验电压VR31可高于用于校验通过第二编程操作2ndPGM编程的状态P21的校验电压VR21。
在一些实施例中，第三编程操作3rdPGM可通过ISPP方法来执行。
在一些实施例中，第三编程操作3rdPGM可执行关于所有编程状态的校验操作。如果所有的编程状态P31至P37的校验操作通过，则可完成第三编程操作3rdPGM。结果，可最终完成三位编程操作。
在一些实施例中，从第二编程操作2ndPGM的校验电压到第三编程操作3rdPGM的校验电压的增加量可小于从第一编程操作1stPGM的校验电压到第二编程操作2ndPGM的校验电压的增加量(例如，(VR31-VR21)<(VR21-VR11))。即，相比于通过第二编程操作2ndPGM来进行编程，用户数据区域30的存储单元可通过第三编程操作3rdPGM来更精确地被编程。
可选择地，在一些实施例中，从第二编程操作2ndPGM的校验电压到第三编程操作3rdPGM的校验电压的增加量可大于从第一编程操作1stPGM的校验电压到第二编程操作2ndPGM的校验电压的增加量(例如，(VR31-VR21)>(VR21-VR11))。即，在一些实施例中，相比于通过第三编程操作3rdPGM来进行编程，用户数据区域30的存储单元可通过第二编程操作2ndPGM来更精确地被编程。
在图7中示出的第一编程操作1stPGM对三位数据进行编程。然而，本发明构思不限于此。在一些实施例中，第一编程操作1stPGM可对二位数据进行编程。在完成二位数据的第一编程操作1stPGM之后，第二编程操作2ndPGM可对三位数据进行编程。
在图7中示出的三位编程操作包括三个编程操作1stPGM、2ndPGM和3rdPGM。然而，本发明构思不限于此。即，根据本发明构思的编程操作可通过包括至少两个编程操作的再编程方法来执行。存储单元之间的耦合效应可通过再编程方法来降低。
在根据本发明构思的一些实施例的半导体装置中，外围电路部10可设置在用作用户数据区域的第二存储部30下面，由此提高了半导体装置的集成度。另外，用作缓冲区域的第一存储部20也可设置在第二存储部30下面并且设置在外围电路部10的一侧处，从而可进一步提高半导体装置的集成度。此外，第二存储部30可使用第一存储部20而被再编程，由此降低了包括在第二存储部30中的存储单元之间的耦合效应。即，能够提高半导体装置的集成度和性能。
图8是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
参照图8，在根据一些实施例的半导体装置101中，第一存储部可包括缓冲RAM 20a和缓冲区域20b。缓冲RAM 20a可具有易失性存储装置(例如，DRAM或SRAM)或易失性存储单元电路结构(例如，DRAM或SRAM的存储单元电路结构)。缓冲区域20b可具有在图3中示出的二维的(或平面的)NAND闪速存储器结构。图8的半导体装置101的编程方法可与参照图6和图7描述的编程方法相同或相似。
图9是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。图10是示出根据本发明构思的一些实施例的图9的半导体装置的剖视图。
参照图9和图10，在根据一些实施例的半导体装置102中，第一存储部20可为缓冲RAM。第一存储部(即，缓冲RAM)20可具有易失性存储装置(例如，DRAM或SRAM)或易失性存储单元电路结构(例如，DRAM或SRAM的存储单元电路结构)。在这种情况下，包括在第一存储部20中的下单元晶体管TR2不包括浮置栅电极、电荷存储层和电荷阱层。如果缓冲RAM 20具有DRAM的单元结构，则缓冲RAM 20可包括电连接到下单元晶体管TR2的源极区的电容器。可选择地，第一存储部(即，缓冲RAM)20可具有诸如相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)或电阻随机存取存储器(RRAM)的非易失性存储装置的结构。在一些实施例中，第一存储部(即，缓冲RAM)20可具有NOR型闪速存储装置的结构。半导体装置102的其他元件可与参照图4和图5描述的半导体装置的相应的元件相同或相似。
在对半导体装置102进行编程的方法中，外围电路部(即，存储控制器)10可将从输入/输出缓冲器接收的编程数据输入到第一存储部(即，缓冲RAM)20中，然后，第二存储部(即，用户数据区域)30可使用在第一存储部(即，缓冲RAM)20中输入的数据进行编程。
图11是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的剖视框图。
参照图11，根据一些实施例的半导体装置103可包括外围电路部10、第一存储部20和第二存储部30。外围电路部10可为存储控制器，第一存储部20可为第一用户数据区域，第二存储部30可为第二用户数据区域。即，第一存储部20也可为主存储区域的一部分。即，第一存储部20和第二存储部30可组成主存储器。第一存储部20的电路图可与在图3中示出的相同，第二存储部30的电路图可与在图4中示出的相同。半导体装置103的剖视图可与在图5中示出的相同。第一存储部20可通过SLC编程方法来进行编程，因此第一存储部20的每个下存储单元可存储一位数据。第二存储部30可通过MLC编程方法来进行编程，因此第二存储部30的每个上存储单元可存储多位数据(即，两位或更多位数据)。
图12至图15是示出根据本发明构思的一些实施例的半导体装置的内部结构的布置关系的平面图。
如图12中所示，第一存储部20可设置成仅与外围电路部10的一个侧相邻。可选择地，如图13中所示，第一存储部20可设置成与外围电路部10的两个侧相邻。在一些实施例中，如图14中所示，第一存储部20可设置成与外围电路部10的三个侧相邻。在一些实施例中，如图15中所示，第一存储部20可设置成围绕外围电路部10的四个侧。在一些实施例中，第一存储部20可与外围电路部10的一个或更多个侧接触。
图16是示出根据本发明构思的一些实施例的包括半导体装置的存储系统的一个示例的示意框图。
参照图16，存储系统1100可在个人数字助理(PDA)、便携式计算机、上网平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或无线地接收或传输信息数据的其他电子产品中使用。
存储系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。
控制器1110可包括微处理器、数字信号处理器、微控制器和其他逻辑装置中的至少一种。所述其他逻辑装置的功能可与微处理器、数字信号处理器和微控制器的功能相似。存储装置1130可存储将通过控制器1110执行的指令。I/O单元1120可接收来自外部系统的数据或信号或者可将数据或信号输出到外部系统。例如，I/O单元1120可包括按键、键盘和/或显示装置。
存储装置1130可包括根据本发明构思的上述实施例的非易失性存储装置中的至少一种。存储装置1130还可包括其他类型的半导体存储装置以及易失性随机存取存储装置中的至少一种。
接口单元1140可将电数据传输至通信网络和/或可接收来自通信网络的电数据。
图17是示出根据本发明构思的一些实施例的包括半导体装置的存储卡的一个示例的示意框图。
参照图17，用于存储高容量数据的存储卡1200可包括用根据本发明构思的一些实施例的半导体装置中的至少一种来实施的闪速存储装置1210。存储卡1200还可包括控制主机与闪速存储装置1210之间的数据通信的存储控制器1220。
SRAM装置1221可用作中央处理单元(CPU)1222的工作存储器。主机接口(I/F)单元1223可构造成提供存储卡1200与主机之间的数据通信协议。错误检查和纠正(ECC)区块1224可检查并纠正从闪速存储装置1210读出的数据的错误。存储器接口单元1225可与闪速存储装置1210连接。CPU1222可控制存储控制器1220的全部操作以用于交换数据。存储卡1200还可包括用于与主机连接的存储编码数据的只读存储器(ROM)。
根据本发明构思的一些实施例的半导体装置和/或存储系统可使用各种封装技术来包封。例如，根据上述实施例的半导体装置和/或存储系统可使用层叠封装(POP)技术、球栅阵列封装(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫包装式晶片(die in waffle pack)技术、晶圆式晶片(diein wafer form)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形封装(SOP)技术、缩小型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术和晶圆级处理堆叠封装(WSP)技术中的任意一种来包封。
根据本发明构思的一些实施例，外围电路部可设置在用作用户数据区域的第二存储部下面，由此提高了半导体装置的集成度。另外，用作缓冲存储区域的第一存储部也可设置在第二存储部下面。因此，可进一步提高半导体存储装置的集成度。此外，在对半导体装置进行编程的方法中，第二存储部可使用第一存储部进行再编程以降低第二存储部的存储单元之间的耦合效应。即，能够提高半导体装置的集成度和性能。
上面公开的主题将视为说明性的而非限制性的，且权利要求意图覆盖落入真实精神和范围内的所有这些修改、改进和其他实施例。因此，为了使法律允许的程度最大化，该范围将通过权利要求和它们的等同物的最广泛的可允许的解释来确定，并且不应被上述的详细的描述约束或限制。

Claims (22)

1.一种半导体装置，所述半导体装置包括：
外围电路部和第一存储部，并排在基板上；以及
第二存储部，在外围电路部和第一存储部上，
其中，第二存储部包括：半导体层，在外围电路部和第一存储部上；以及有源柱，从半导体层突出；
其中，外围电路部在有源柱下面延伸，使得外围电路部位于有源柱与基板之间，并且使得有源柱与外围电路部叠置，
其中，第一存储部还包括在第二存储部的半导体层下面延伸的位线，使得第二存储部的半导体层与第一存储部的位线的一部分叠置。
2.如权利要求1所述的半导体装置，其中，第二存储部还包括：
字线，与有源柱的侧壁相邻；以及
位线，在有源柱上。
3.如权利要求1所述的半导体装置，其中，第一存储部包括：
栅电极，在基板上；以及
穿隧介电层、数据存储元件和阻挡介电层，在基板与栅电极之间顺序地堆叠。
4.如权利要求1所述的半导体装置，其中，第一存储部构造成被用作缓冲存储器。
5.如权利要求1所述的半导体装置，其中，第一存储部包括静态随机存取存储器、动态随机存取存储器、磁随机存取存储器、相变随机存取存储器、铁电随机存取存储器、电阻随机存取存储器、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。
6.如权利要求1所述的半导体装置，其中，第一存储部在基板上与外围电路部的一个或更多个侧相邻。
7.如权利要求1所述的半导体装置，
其中，第一存储部包括第一存储单元，
其中，第二存储部包括第二存储单元，
其中，第一存储单元的第一数量小于第二存储单元的第二数量。
8.如权利要求7所述的半导体装置，
其中，每个第一存储单元构造成存储一位数据，
其中，每个第二存储单元构造成存储多位数据。
9.如权利要求1所述的半导体装置，
其中，外围电路部包括外围栅电极，
其中，第一存储部包括单元栅电极，
其中，外围栅电极的第一宽度比单元栅电极的第二宽度宽。
10.如权利要求1所述的半导体装置，其中，第一存储部和第二存储部组成主存储器。
11.如权利要求1所述的半导体装置，
其中，第一存储部包括易失性存储器结构，
其中，第二存储部包括非易失性存储器结构。
12.如权利要求1所述的半导体装置，
其中，第一存储部包括：彼此平行且与基板的表面等距的第一字线，
其中，第二存储部包括：彼此平行且在距基板的表面不同的各个距离处的第二字线。
13.一种半导体装置，所述半导体装置包括：
存储控制器和缓冲存储器，并排在基板上；以及
主存储器，在存储控制器和缓冲存储器上并包括半导体层，
其中，存储控制器和缓冲存储器在主存储器下面延伸使得主存储器与存储控制器和缓冲存储器两者竖直地叠置，
其中，缓冲存储器还包括在主存储器的半导体层下面延伸的位线，使得主存储器的半导体层与缓冲存储器的位线的一部分叠置。
14.如权利要求13所述的半导体装置，其中，主存储器包括三维NAND闪速存储器的存储单元结构。
15.如权利要求13所述的半导体装置，其中，缓冲存储器包括二维NAND闪速存储器的存储单元结构。
16.如权利要求13所述的半导体装置，其中，缓冲存储器包括静态随机存取存储器、动态随机存取存储器、磁随机存取存储器、相变随机存取存储器、铁电随机存取存储器、电阻随机存取存储器、NOR闪速存储器和NAND闪速存储器中的至少一种的存储器结构。
17.如权利要求13所述的半导体装置，
其中，缓冲存储器的第一多个存储单元中的每个构造成在其中存储一位数据，
其中，主存储器的第二多个存储单元中的每个构造成在其中存储多位数据。
18.一种半导体装置，所述半导体装置包括：
外围电路区，在基板上；
第一存储区，在基板上的外围电路区旁边；以及
第二存储区，包括半导体层，其中，外围电路区和第一存储区在半导体层下面延伸使得半导体层与外围电路区和第一存储区两者叠置，第二存储区包括多个多层存储单元，
其中，第一存储区还包括在第二存储区的半导体层下面延伸的位线，使得第二存储区的半导体层与第一存储区的位线的一部分叠置。
19.如权利要求18所述的半导体装置，
其中，第一存储区包括第一多条字线，所述第一多条字线包括共面的各个顶表面，
其中，第二存储区包括第二多条字线，所述第二多条字线在第二存储区中限定阶梯结构。
20.如权利要求19所述的半导体装置，其中，第一存储区包括多个单层存储单元。
21.如权利要求20所述的半导体装置，
其中，与外围电路区和第一存储区叠置的第二存储区包括主存储区域，
其中，位于主存储区域下面的第一存储区包括缓冲存储区域。
22.如权利要求21所述的半导体装置，
其中，外围电路区的晶体管包括比缓冲存储区域的第一多条字线中的每条的第二宽度宽的第一宽度。
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