KR20130118719A - 솔더 연결들을 위한 방법 및 장치 - Google Patents

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첸-화 유
하오-이 챠이
치엔-시은 리
충-쉬 류
시엔-웨이 첸
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
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    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

솔더 연결들을 위한 방법들 및 장치가 개시된다. 장치는 표면 상에 도전성 단자를 갖는 기판; 기판의 표면 및 도전성 단자 위에 놓이는 패시베이션 층; 도전성 단자의 일부를 노출시키는 상기 패시베이션 층 내의 개구; 개구내의 도전성 단자에 본딩되고 기판의 표면에 수직인 방향으로 연장하는 적어도 하나의 스터드 범프(stud bump); 및 개구내의 도전성 단자 상에 형성되고 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결(solder connection)을 포함한다. 솔더 연결을 형성하기 위한 방법들이 개시된다.

Description

솔더 연결들을 위한 방법 및 장치{METHODS AND APPARATUS FOR SOLDER CONNECTIONS}
본 발명은 솔더 연결들을 위한 방법 및 장치에 대한 것이다.
패키징 및 집적 회로 프로세스들에서의 최근의 진보들은 시스템들을 완성하기 위해 인쇄 회로 보드들("PCB들")에 장착되는 모듈들을 형성하기 위해 인터포저들(interposers) 또는 기판들 상에 장착되는 패키지들의 이용을 증가시킨다. 휴대용 디바이스들과 같이 더 작고 조밀한 디바이스들에서 점점 진보하는 집적 회로들의 이용이 증가함에 따라 집적 회로 디바이스들에 PCB들을 결합하기 위한 더 작고 더 얇으며 더 고가의 기법들에 대한 요구가 계속 증가한다.
디바이스들을 연결하기 위해 솔더 범프들(solder bumps) 및 솔더 볼들의 이용이 또한 보다 유력해지고 있다. 통상적인 배열에서, 솔더 범핑된 집적 회로 다이(solder bumped intergrated circuit die)는 라미네이트(laminate) 재료, 실리콘, 세라믹, 막들 등으로 형성된 인터포저의 최상부 표면 상에 장착될 수 있다. 인터포저의 하위 표면은 PCB 상의 랜드(land) 또는 패드 패턴에 대응하는 패턴으로 배열되는 솔더 볼들을 가질 수 있다. 이는 집적 회로가 인터포저로 상에 "뒤집혀서(face down)", 또는 플립(flip)되어 장착되기 때문에 "플립 칩(filp chip)"으로서 지칭될 수 있다. 집적 회로가 인터포저 상에 장착된 이후, 어셈블리는 PCB 상에 장착될 수 있다. 인터포저를 포함하는 패키지 배열 상의 패키지 또는 적층된 다이의 이용이 알려져 있다.
비용들 및 제조 단계들을 수반하는 인터포저의 이용은 비용을 증가시키고 완성된 시스템의 제조에 대한 쓰루풋을 낮춘다. 대안으로서는 솔더 커넥터들, 통상적으로 솔더 볼들을 반도체 웨이퍼의 표면(face) 상에 직접 형성하기 위한 웨이퍼 레벨 프로세싱("WLP")을 이용하는 것이다. 이 단계들은 한번 전체 웨이퍼 상에서 수행될 수 있고, 규모의 경제 및 비용들의 감소를 달성한다. 또한, 이 접근법은 그것을 생성하기 위해 필요한 고가의 인터포저 및 수반되는 제조 및 테스트 프로세스들에 대한 필요성을 제거한다.
WLP 패키징의 이용에 있어서, 솔더 볼들이 집적 회로 다이 또는 웨이퍼 상의 포스트 패시베이션 상호연결(post passivation interconnect; PPI) 커넥터에 그리고 PCB 표면에 부착된다. PCB 재료 및 반도체 웨이퍼 간의 열 팽창 계수들의 차이로 인해 시스템 동작 동안 어셈블리 상에 열 응력이 존재할 수 있기 때문에, 솔더 볼들은 이제 응력(stress)을 증가시킨다. 솔더 커넥터들을 이용하여 PCB로의 다이의 직접 장착은 인터포저들을 구비한 "플립 칩" 패키지들에 비해 솔더 커넥터들 상에 부가적인 응력을 발생시킨다.
테스트에 있어서, 솔더 커넥터들은 열 사이클 테스트들의 응력으로 인한 "개방(open)" 장애들로서 장애가 있는 것으로 도시된다. 솔더 볼들은 특히 PPC 연결들에 근접하면 깨질 수 있다. 그러므로 개선된 솔더 커넥터들이 필요하다.
본 발명은 표면 상에 도전성 단자를 갖는 기판; 상기 기판의 표면 및 상기 도전성 단자 위에 놓이는 패시베이션 층; 상기 도전성 단자의 일부를 노출시키는 상기 패시베이션 층 내의 개구; 상기 개구내의 도전성 단자에 본딩되고 상기 기판의 표면에 수직인 방향으로 연장하는 적어도 하나의 스터드 범프(stud bump); 및 상기 개구내의 도전성 단자 상에 형성되고 상기 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결(solder connection)을 포함하는 장치를 제공한다.
또한, 본 발명은 복수의 집적 회로들이 형성되어 있는 반도체 기판; 상기 반도체 기판의 표면 상에 형성되고 상기 반도체 기판 내의 회로에 결합되는 복수의 도전성 단자들; 상기 반도체 기판의 표면 위에 형성되는 적어도 하나의 패시베이션 층; 상기 복수의 도전성 단자들의 상위 표면의 일부를 노출시키는, 상기 패시베이션 층에 제공되는 개구들; 상기 개구들 내의 도전성 단자들 중 적어도 일부 상에 형성되는 적어도 하나의 스터드 범프로서, 상기 적어도 하나의 스터드 범프는 상기 도전성 단자들에 본딩되고 상기 반도체 기판의 표면에 수직인 방향으로 연장하는, 상기 적어도 하나의 스터드 범프; 및 상기 도전성 단자들 각각 위에 형성되고 상기 도전성 단자들 중 적어도 일부 상의 상기 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결을 포함하는 장치를 제공한다.
또한, 본 발명은 복수의 도전성 단자들이 형성된 표면을 갖는 기판을 제공하는 단계; 상기 표면 위에 패시베이션 층을 형성하는 단계; 상기 패시베이션 층에 상기 도전성 단자들을 노출시키는 개구들을 형성하는 단계; 상기 복수의 도전성 단자들 중 적어도 일부에 대해서, 상기 도전성 단자들에 본딩되고 상기 기판의 표면에 수직인 방향으로 상기 도전성 단자로부터 연장하는 적어도 하나의 스터드 범프를 형성하는 단계; 및 상기 도전성 단자들 위에 솔더 연결들을 형성하는 단계를 포함하고, 상기 솔더 연결들은 상기 복수의 도전성 단자들 중 적어도 일부 각각 상의 적어도 하나의 스터드 범프를 둘러싸는 것인 방법을 제공한다.
예시적인 실시예들 및 그의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 이하의 설명들을 참조한다.
도 1은 실시예들을 예시하는데 이용하기 위한 구조의 단면도를 도시하는 도면.
도 2는 실시예 구조의 단면도를 도시하는 도면.
도 3은 중간 프로세스 단계의 실시예 구조의 단면도를 도시하는 도면.
도 4는 부가적인 프로세싱이 이어지는 도 3의 구조의 단면도를 도시하는 도면.
도 5는 부가적인 프로세싱이 이어지는 도 4의 구조의 단면도를 도시하는 도면.
도 6은 부가적인 프로세싱이 이어지는 도 5의 구조의 단면도를 도시하는 도면.
도 7은 중간 프로세스 단계에서 대안적인 실시예를 예시하는 구조의 단면도를 도시하는 도면.
도 8은 부가적인 프로세싱이 이어지는 도 7의 구조의 단면도를 도시하는 도면.
도 9는 부가적인 프로세싱이 이어지는 도 8의 구조의 단면도를 도시하는 도면.
도 10은 또 다른 대안적인 구조의 단면도를 도시하는 도면.
도 11은 실시예 구조의 상면도를 도시하는 도면.
도 12는 실시예에 이용하기 위한 구조의 평면도를 도시하는 도면.
도 13a는 도 12의 구조에서 이용하기 위한 실시예의 단면도를 도시하고; 도 13b는 도 12의 구조에서 이용하기 위한 다른 실시예의 단면도를 도시하고; 도 13c는 도 12의 구조에서 이용하기 위한 다른 실시예의 단면도를 도시하는 도면.
도 14는 방법 실시예의 흐름도를 도시하는 도면.
도 15는 대안적인 방법 실시예의 흐름도를 도시하는 도면.
도 16은 다른 방법 실시예의 다른 흐름도를 도시하는 도면.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로 달리 표시가 없는 한 대응하는 부분들을 지칭한다. 도면들은 바람직한 실시예의 적절한 양상을 명확히 예시하도록 크기조정되었으며 반드시 제 크기대로 그려진 것은 아니다.
현재 바람직한 실시예들의 제조 및 이용이 아래에서 상세히 논의된다. 그러나 예시적인 실시예들은 매우 다양한 특정한 맥락들에서 실현될 수 있는 다수의 응용 가능한 독창적인 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특정한 실시예들은 실시예들을 제조 및 이용하기 위한 특정한 방식들을 단순히 예시하며, 이 예들은 이 설명의 범위를 제한하지 않고 첨부된 청구항들의 범위를 제한하지 않는다.
여기서의 실시예들은 예시적인 예들이며, 본 개시의 범위를 제한하지 않고 첨부된 청구항들의 범위를 제한하지 않는다. 본 개시의 실시예들은 패드(pad) 또는 랜드(land)와 같은 전기적 단자들로의 솔더 연결을 형성하기 위한 방법을 포함한다. 솔더 연결은 전기적 단자로부터 수직 방향으로 연장하는 적어도 하나의 스터드(stud) 범프 및 솔더 범프들 주위에 형성되고 솔더 범프를 둘러싸는 솔더 볼과 같은 솔더 커넥터를 포함한다. 스터드 범프들은 세기(strength)를 부가하고 고체 솔더 커넥터보다 양호한 전기적 단자의 표면 상의 재료들에 부착되기 때문에, 결과적인 솔더 연결은 예를 들어, 열 응력으로 인한 더 적은 장애들을 갖는다. 스터드 범프 및 솔더 볼은 웨이퍼 레벨 프로세스에서 형성되고 디바이스들은 후속적으로 싱귤레이트(singulate)될 수 있고, 시스템 보드 또는 PCB에 장착된다. 솔더 연결들은 랜드들 또는 패드들과 같은 전기적 단자들을 갖는 기판, 다이 또는 웨이퍼 상에 형성될 수 있다. 솔더 연결들은 포스트 패시베이션 상호 연결 방식으로 재분배층("RDL")의 일부인 패드 상에 또는 웨이퍼를 위한 본드 패드 상에 직접 형성될 수 있다.
도 1은 실시예들의 이용을 나타내기 위한 예시적인 예시 구조(11)의 단면도를 도시한다. 반도체 웨이퍼 또는 다른 기판일 수 있는 기판(13)은 능동 표면 상에 배치되는 솔더 커넥터들(15)과 더불어 도시된다. 솔더 커넥터들(15)은 솔더 범프들 또는 솔더 볼들일 수 있다. 이 명세서에서 용어 "솔더"의 이용은 제한 없이, 유연(lead-based) 솔더를 위한 Pb-Sn 조성물 및 구리 및 은 또는 "SAC" 조성물을 포함하는 무연(lead-free) 솔더들과 같이 무연 솔더들 및 무연 솔더들 둘 다 및 전기적 응용들에서 도전성 솔더 연결들을 형성하고 공통 융점을 갖는 다른 공용 혼합물을 포함한다. 무연 솔더에 있어서, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, SAC 405 등과 같이 다양한 조성물들의 SAC 솔더들이 이용될 수 있다. 솔더 볼들과 같은 무연 솔더 커넥터들이 은(Ag)의 이용 없이 SnCu 조성물로부터 또한 형성될 수 있다. 대안적으로, 무연 솔더 커넥터들은 임의의 구리와 더불어 주석 및 은(Sn-Ag)을 포함할 수 있다.
기판(13)은 실리콘, 게르마늄, 갈륨 비소, 및 다른 반도체 재료들과 같은 반도체 기판일 수 있다. 기판은 실리콘, 라미네이트, 세라믹, 막, FR4, 또는 다른 회로 보드 재료와 같은 인터포저일 수 있고, 실시예들이 이러한 기판들에 또한 적용될 수 있다. 몇몇 실시예들에서, 기판은 시스템 보드로의 연결들을 형성하기 위해 여기서 실시예들의 이용 이전에 제조되는 다수의 집적 회로들을 포함하는 실리콘 웨이퍼이다.
도 1의 단면도는 솔더 커넥터(통상적으로 솔더 커넥터들은 솔더 볼임)의 단일 로우(row)를 도시하지만, 기둥(pillar)들, 큐브들, 사각형들과 같은 다른 형상들 및 컬럼들이 이용될 수 있다. 솔더 볼들의 어레이가 그리드 상에 형성될 때, 집적 회로에 대한 결과적인 패키지는 "볼 그리드 어레이" 또는 "BGA"로서 지칭될 수 있고; 볼들은 "BGA 볼들"로서 지칭될 수 있지만, 여기서 기술되는 실시예들은 BGA 패키지들 또는 BGA 볼들로 제한되지 않는다. 실시예들은 솔더 커넥터들에 대해 구형(spherical) 또는 볼 형상들로 제한되지 않는다. 실제 응용에서, 수백 또는 심지어 수천 개의 이러한 솔더 커넥터들(15)이 집적 회로에 제공될 수 있다. 반도체 웨이퍼는 또한 자신 상에 형성되는 다수의 이러한 집적 회로들을 가질 수 있다.
시스템의 이용에 있어서, 예를 들어, 기판(13)은 열 재유동(thermal reflow)을 이용하여 시스템 PCB 보드(도시되지 않음)와 같은 다른 보드 또는 어셈블리에 장착될 것이다. 솔더 커넥터들(15)은 시스템 PCB 상의 도전성 패드들 또는 랜드들과 정렬된 채로 배치될 것이고, 솔더 커넥터들(15)은 그 후 패드들 또는 랜드들과 물리적으로 접촉하여 배치될 것이다. 자동화된 또는 수동으로 동작되는 로봇 암들과 같은 픽 앤 플레이스 앤 자동 정렬 툴들(pick and place and auto alignment tools)이 이용될 수 있다. 열 재유동 프로세스는 이어서 PCB 보드 또는 어셈블리로의 물리적 및 전기적 솔더 연결들을 형성하기 위해 솔더 커넥터들(15)이 용해되고 냉각되게 한다. 따라서 솔더 커넥터들(15)은 시스템 보드로의 물리적 및 전기적 연결들이 된다. 어셈블리 이후, 테스트 동안, 그리고 사용중에 기판(13) 및 솔더 커넥터들(15)은 열 응력들에 노출된다. 후속 열 사이클에 의해 야기되는 기계적인 응력들 동안, 솔더 커넥터들(15)은 열 사이클 동안 열 팽창 계수의 오정합에 의해 야기되는 것과 같이 기계적 이동 및 기계적 힘의 응력을 견뎌내야 한다. 솔더 커넥터들(15)이 응력을 견딜 수 없는 경우, 솔더 파괴가 발생할 수 있다. 파괴가 일어나게 되면, 전기적 개방(open)이 일어나서 테스트 시에, 또는 현장에서 디바이스 장애를 야기할 수 있다.
도 2는 솔더 연결 실시예(12)의 단면도를 도시한다. 도 2에서, 기판(13)은 기판의 회로(도시되지 않음)에 전기적 연결을 제공하는 도전성 단자(17)를 갖는다. 도전성 단자(17)는 예를 들어, 집적 회로에 대한 본드 패드일 수 있다. 대안적으로, 단자(17)는 다중-층 기판의 트레이스(trace)일 수 있다. 층(19)은 예를 들어, 기판(13)의 회로를 보호하도록 형성되는 패시베이션 층일 수 있다. 이는 폴리이미드 층, 실리콘 질화물, 폴리머 또는 다른 보호성 유전체 재료일 수 있다. 이 실시예(12)에서, 재분배 층("RDL")이 형성되고 단자(17)를 솔더 커넥터(15)에 연결시킨다. RDL을 위한 절연 층을 형성하는 제 1 폴리머 층(21)이 도시된다. 구리, 알루미늄, 금 등과 같은 도전체인 PPI 트레이스(23)는 폴리머 층(21) 위에 형성되고 한 단부에서 단자(17)로의 전기적 및 물리적 연결을 형성하기 위해 개구를 통해 연장한다. 트레이스(23) 위에 배치된 제 2 폴리머 층(25), 다른 유전체 또는 절연체가 도시된다. 패드 또는 볼 랜드를 형성하는 솔더 커넥터(15)는 트레이스(23)의 일부를 노출시키는 제 2 폴리머 층(25)의 개구에 형성된다. 언더 범프 금속화("UBM") 층(27)이 제 2 폴리머 층(25) 위에 형성되고 개구 내로 연장하여 트레이스(23)의 상위 표면을 덮는다. UBM 재료는 솔더의 부착성을 증가시키고 트레이스(23)의 볼 랜드 부분과 솔더 간의 연결에 있어 일부 응력 경감을 제공하기 위해 이용된다. UBM 층(27)을 위해 이용되는 금속들은 구리, 알루미늄, 니켈, 티타늄, 및 크롬 중 하나 이상을 포함하지만, 이것으로 한정되지 않는다. UBM의 핵심적인 특성들은 도전체의 재료; 여기서 트레이스(23)에 부착되어, 솔더 확산 배리어를 제공하고, 솔더 커넥터의 장착을 위한 솔더성(solderability) 및 습윤성(wettability) 및 솔더 연결을 형성하기 위한 프로세스들과의 호환성을 제공하고, 도전체(23)로의 접촉에 있어 낮은 저항을 제공하는 것이다.
스터드 범프(29)는 UBM 층(27) 상에 형성되고 기판(13)의 수평 상위 표면으로부터 멀어지게 수직 방향으로 연장한다. 이 스터드 범프(29)는 예를 들어, 열 압착 본드("TCB")를 형성하기 위해 모세관 배선 본딩 장비를 이용하여 생성될 수 있다. 볼 및 스티치(stitch) 동작은 배선 볼을 UBM 층(27)에 기계적으로 본딩하기 위해 이용되고, 이어서 배선 본딩 동작은 볼 본드 모세관 툴이 UBM 표면으로부터 멀어지게 상향 방향으로 이동함에 따라 본드 배선의 수직 부분을 커팅함으로써 스터드를 형성한다. 이 스터드 범프는 구리, 금, 또는 다른 배선 본딩 재료들로 형성될 수 있다. 이하에서 추가로 기술되는 바와 같이, 솔더 커넥터(15)에 대해 2개 이상의 스터드 범프(29)가 형성될 수 있다. 2개, 3개, 4개 또는 더 많은 스터드 범프들(29)이 이용될 수 있다. 스터드 범프는 예를 들어, 직경이 50 내지 80 미크론일 수 있다. 스터드 범프 높이는 80 내지 160 미크론일 수 있다. 스터드 범프는 볼 및 스티치 동작에서 형성되기 때문에 넓은 토대 그리고 좁거나 뾰족한 최상부를 갖는다. 단면도에서, 스터드 범프는 일반적으로 좁은 최상부를 갖는 기둥 형상으로 보여진다.
솔더 볼일 수 있는 솔더 커넥터(15)는 이어서 UBM 층(27) 상에 형성되고 스터드 범프(29)를 감싸고 둘러싼다. 솔더 볼은 UBM 층(27)의 위치들에서 제 2 폴리머 층(25) 상에 선택된 솔더 재료를 볼 랜드로 등사(stencil)하고, 이어서 솔더 재료를 솔더 열 재유동 프로세스에 진입시킴으로써 형성될 수 있다. 용해된 솔더의 표면 장력(tension)은 구형 솔더 볼들이 도 2에서 도시된 바와 같이 스터드 범프(29) 주위에 형성되게 할 것이다. 실시예들의 스터드 범프들은 기계적인 세기를 부가하고 솔더 커넥터(15)가 UBM 층(27)과 접하는 임계 영역에서 볼 파괴들을 방지한다. 또한, 몇몇 솔더 파괴들이 솔더-UBM 경계 근처에서 형성되는 경우조차도, 스터드 범프는 부가적인 전기적 도전성 연결을 잔여 솔더 볼들에 제공하여, 어떠한 전기적 장애도 발생하지 않도록 전기적 "개방"이 형성되는 것을 방지한다.
도 3은 부가적인 방법 실시예들의 설명을 위해 중간 프로세스 단계에서의 부가적인 대안적 실시예(10)의 단면도를 도시한다. 도 3에서, 도전성 단자(17)를 가지며 집적 회로 본드 패드일 수 있는 기판(13)이 도시된다. 대안적으로, 도전성 단자(17)는 다른 상호연결 단자일 수 있다. 기판(13) 및 단자(17) 위에 놓이는 패시베이션 층(19)이 도시된다. 이는 예를 들어, 폴리이미드 층일 수 있고; 다른 패시베이션 재료들은 예를 들어, 실리콘 질화물과 같은 유전체들을 포함한다. 단자(17) 위에 배치되고 단자(17)와 접촉하며 상위 표면을 덮으며 부분적으로는 패시베이션 층(19)의 일부 위에 놓이는 UBM 층(27)이 도시된다. 이 실시예에서, UBM 층(27)은 단자(17) 바로 위에 있다는 것, 다시 말해 어떠한 재분배 층(RDL)도 이 예에서 이용되지 않는다는 것에 주의한다.
도 4는 부가적인 프로세스 단계들이 이어지는 실시예(10)의 단면도를 도시한다. 도 4에서, 기판(13), 단자(17), 패시베이션 층(19), UBM 층(27)이 이전과 같이 배열되며 여기서 추가로 기술되지 않는다. 표면 마무리는 층(31)으로서 제공된다. 이 표면 마무리는 니켈(Ni), 금(Au), 니켈 및 금, 팔라듐, 백금, 또는 솔더 연결을 위해 이용되는 다른 표면 마무리들과 같은 무전해 도금일 수 있다. "ENIG"(electroless nickle-immersion gold), 또는 "ENEPIG"(electroless nickle, electroless palladium-immersion gold)과 같은 조합 도금 마무리들이 이용될 수 있다. 이 마무리 층들은 예를 들어, 솔더성 및 구리 스터드 범프들의 본딩에 도움을 준다.
도 5는 부가적인 프로세싱 단계들이 이어지는 도 4의 구조(10)의 단면도를 도시한다. 도 4로부터 도 5로의 천이에 있어서, 기판(13), 단자(17), 패시베이션 층(19), UBM 층(27), 마무리 층(31) 모두가 이전과 같이 배열된 것으로 도시된다. 스터드 범프(29)는 이어서 마무리 층(31) 위에 형성된다. 이 스터드 범프(29)는 예를 들어, 볼 본드를 수행하도록 모세관 볼 본딩 툴을 이용하고 스터드 부분을 형성하기 위해 이 툴이 수직으로 이동함에 따라 본드 배선을 컷팅함으로써 형성된다. 스터드 범프는 마무리 층(31)의 표면에 대한 기계적 본드를 가지며, 기판(13)의 수평 상위 표면에 수직인 방향으로 연장한다. 스터드 범프는 구리, 금, 또는 볼 본딩 장비에서 이용되는 본드 배선들로서 이용되는 다른 재료들로 이루어질 수 있다. 열 압착 본딩이 이용될 수 있다. 스터드 범프를 형성하고 이를 마무리 층(31)에 더 양호하게 본딩하기 위해 초음파 에너지가 이용될 수 있다. 다수의 스터드 범프들(29)이 각 커넥터에 형성될 수 있고; 또는 도 5의 실시예에서 도시된 바와 같이 단지 하나만이 형성될 수 있다.
도 6은 부가적인 프로세스 단계들이 이어지는 도 5의 구조(10)의 단면도를 도시한다. 기판(13), 단자(17), 패시베이션 층(19), UBM 층(27), 마무리 층(31) 및 스터드 범프(29) 모두가 도 5에서 도시된 바와 같이 배열된다. 솔더 커넥터(15)는 이 예시적인 실시예에서 형성되고; 이는 솔더 볼이지만, 다른 형상들이 이용될 수 있다. 솔더 커넥터(15)를 형성하기 위해, 예를 들어, 등사를 통해 솔더 페이스트(solder paste)의 스크리닝(screening)에 의해 기판 상에 솔더가 배치된다. 솔더는 열 재유동을 이용하여 재유동되고 그의 용해된 상태에서 솔더의 표면 장력 특성들로 인해, 그것이 냉각될 때, 구형 볼은 도시된 바와 같이 스터드 범프(29) 주위에 그리고 스터드 범프(29)를 둘러싸고 마무리 층(31) 위에 형성된다. 일 실시예에서, 마무리 층 및 UBM은 직경이 약 200 내지 240 미크론일 수 있고, 마무리 층(31) 상에 형성된 솔더 볼은 이에 따라 예를 들어, 220 내지 280 미크론과 같이 직경이 다소 더 클 수 있다. 솔더 볼들 간의 피치(pitch)는 예를 들어, 300 내지 400 미크론일 수 있다. 스터드 범프는 예를 들어, 직경이 50 내지 80 미크론일 수 있다. 스터드 범프 높이는 80 내지 160 미크론일 수 있다.
스터드 범프(29)가 마무리 층(31)에 잘 본딩되고 스터드 범프가 솔더 커넥터(15) 중앙에서 기판(13)으로부터 멀어지게 수직 방향으로 연장하기 때문에, 부가적인 세기가 스터드 범프들의 이용에 의해 제공된다. 특히, 스터드 범프는 솔더 커넥터(15)와 마무리 층(31) 간의 재료 경계에 근접한 영역에 부가된 세기를 제공한다. 이곳은 볼 파괴가 이전의 솔더 볼들의 열 사이클링 테스트들에서 관찰된 영역이다. 볼 파괴가 진행되는 경우조차도, 구리 또는 금, 또는 다른 도전성 재료로 이루어지는 스터드 범프(29)는 솔더 볼(15)의 중심 주위로부터 도전성 단자(17)로의 부가적인 전기적 경로를 부가하고, 이에 따라 "개방" 전기적 연결이 볼 파괴에 의해 야기되는 것을 방지한다.
위에서 제시된 실시예들은 스터드 범프들을 이용한 UBM 층들의 이용을 도시한다. 도 7은 위에서 기술된 실시예들과 유사한 실시예(14)의 단면도를 도시하지만, UBM은 이 실시예에서 이용되지 않는다.
도 7에서, 실시예(14)는 중간 프로세스 단계로 도시된다. 기판(13)은 예를 들어, 기판의 다른 회로에 전기적으로 연결되는 포스트 패시베이션 중간 단자 또는 집적 회로 본드 패드일 수 있는 도전성 단자(17)를 갖는다. 표면 마무리 층(31)이 단자 상에 형성된다. 일 실시예에서, 무전해막이 이용될 수 있다. 이 표면 마무리층(31)은 예로서, 니켈, 금, 팔라듐, ENIG, 또는 ENEPIG일 수 있다.
도 8은 몇몇의 부가적인 프로세싱이 이어지는 도 7로부터의 실시예(14)를 도시한다. 도 8에서, 폴리이미드, 폴리머, 질화물 또는 다른 유전체일 수 있는 패시베이션 층(19)이 형성되고 기판(13) 및 마무리 층(31)의 일부 위에 놓인다. 층(19)의 개구는 솔더 연결을 수용하기 위한 볼 랜드로서 제공된다. 스터드 범프들(29)의 쌍이 개구 내의 마무리 층(31) 상에 형성되고 상향의 수직 방향으로 연장하는 것으로 도시된다(물론, 이 임의의 배향에서, 기판(13)은 뒤집히고(turn over), 이어서 스터드 범프들(29)은 도면에서 하향으로 연장할 것이고, 이 배향은 단지 예를 위한 것이고 제한적이지 않음). 이 실시예에서, 위에서 기술된 실시예들에서 도시된 UBM 재료는 이용되지 않는다. 또한, 스터드 범프들이 금이고 도전성 단자(17)가 구리인 예시적인 실시예에서, 마무리 층(31)이 전체적으로 생략될 수 있고, 금 스터드 범프들이 구리 단자에 대한 뛰어난 기계적 본딩을 형성하기 때문에 양호한 결과가 여전히 획득된다.
도 9는 도 8로부터의 부가적인 프로세싱이 이어지는 완성된 구조(14)의 단면도를 도시한다. 통상적으로 솔더 볼이지만, 솔더 볼로 제한되지 않는 솔더 커넥터(15)는 패시베이션 층(19)의 개구 내의 마무리 층(31) 위에 형성된다. 솔더 커넥터는 스터드 범프들(29)의 쌍을 감싸고 둘러싼다. 앞서와 같이, 스터드 범프들은 부가적인 세기 및 부가적인 전기적 경로를 제공하여, 재료들의 열 오정합과 연관된 열 사이클링 및 기계적 응력에 의해 야기될 수 있는 솔더 파괴로 인한 "개방" 결함들을 방지한다.
도 10은 대안적인 실시예인 실시예(18)의 단면도를 도시한다. 실시예(18)에서, 스터드 범프들 각각은 스터드 범프 스택(39)을 형성하도록 추가로 적층된다. 적층된 스터드 범프들의 이용은 스터드 범프들의 높이를 증가시키고 또한 솔더 볼의 재료를 증가시킴으로써 솔더 볼 크기 역시 증가시킨다. 또한, 적층된 스터드 범프들의 이용은 솔더 커넥터(15)내로 스터드 범프들을 더 멀리 연장하여, 기판(13)과 최상부 패키지(41) 상의 패드(38) 간의 부가적인 전기적 경로들을 제공하여서, 기판(13) 근처에서 파괴가 발생하는 경우 전기적 연결이 두절되지 않게 될 것이다. 적층된 스터드 범프들(39)은 또한 모세관을 갖는 배선 보드 본딩 툴을 이용하고 최초 스터드 범프 상에 하나의 스터드 범프를 적층함으로써 형성될 수 있다. 이 실시예(18)의 적층된 스터드 범프들(39)은 또한 도 2의 실시예에서, 그리고 도 6의 실시예(UBM을 포함함) 및 도 9의 실시예(UBM이 없음)에서 이용될 수 있고, 이들 대안들 각각은 첨부된 청구항들의 범위 내의 실시예들로서 간주되는 부가적인 실시예들을 생성한다.
도 11은 실시예들의 솔더 커넥터의 상면도를 도시한다. 도 11에서, 예를 들어, 240 미크론을 초과하는 직경을 갖는 커넥터(15)가 도시된다. 예시되는 스터드 범프들의 수는 4개이며, 부가적인 예시 실시예에서, 1, 2 및 3개의 스터드 범프들이 이용되었다. 몇몇 실시예들에서, 3개 이상의 스터드 범프들의 이용은 뛰어난 결과들을 달성하지만, 실시예들은 스터드 범프들의 임의의 특정 수로 제한되지 않는다. 예에서, 솔더 커넥터들 아래의 UBM 또는 마무리 층의 직경(D1)은 약 240 미크론이고, 스터드 범프들은 50 내지 80의 직경을 갖고, 기판으로부터 솔더 커넥터 내로 연장하는 약 80 내지 160 미크론의 높이를 갖는다. 그러나 이 크기들 중 어느것도 제한적이지 않고, 실시예들은 더 큰 또는 더 작은 직경들, 또는 더 큰 또는 더 작은 높이들을 갖는 스터드 범프들을 포함할 수 있다. 솔더 커넥터들은 또한 더 크거나 더 작게 형성될 수 있다.
도 12는 솔더 커넥터들의 실시예들을 포함하는 기판(43)의 평면도를 도시한다. 이 비-제한적인 예에서, 13 x 13인 솔더 커넥터들의 어레이(총 169개의 솔더 커넥터들(15))가 도시된다. 솔더 볼 커넥터들을 갖는 기판들의 열 사이클 테스트들에서, 솔더 볼들이 경험하는 응력들이 관찰되었다. 솔더 볼들에 의해 경험되는 응력은 균일하지 않으며, 최저 응력들은 중앙의 "중립 지점", 또는 솔더 커넥터들의 어레이의 중앙 근처의 볼들에서 관찰되었다. 볼들 각각에 대한 중립 지점에 대한 거리("DNP")를 점을 이어 선을 형성하고 열 사이클에서 응력을 관찰함으로써, 가장 강한 응력은 도면에서 영역(45)과 같은 4개의 모서리들에 존재한다고 결정되었으며, 이들은 여기서 DNP 1로서 라벨링되고 중앙 볼로부터의 반경으로서 도시되는 최대 DNP를 갖는 솔더 볼들이다. 중립 지점에 더 근접하지만 여전히 상당한 응력을 경험하는 볼들은 어레이의 외측 로우 근처의 볼들이며, 이들은 또 다른 거리 이상이지만 DNP 1 미만의 DNP(DNP 2로서 도시됨)에 있다고 말할 수 있다. 반경(DNP 2) 내에 있고 중앙에 더 근접한 볼들은 열 효과들로 인한 응력을 더 적게 경험한다.
도 13a, 13b 및 13c는 도 12의 배열에 이용하기 위한 3개의 솔더 커넥터들(49, 51 및 53)의 단면도를 도시한다. 도 13a에서, 솔더 커넥터(49)는 단면도에서 볼 수 있는 2개의 스터드 범프들을 갖고; 부가적인 대안적 실시예들에서, 솔더 커넥터(49)는 3개, 4개 또는 그 이상의 스터드 범프들을 포함할 수 있다. 방법 실시예에서, 중립 지점으로부터 가장 멀리 있는(거리 DNP 1) 집적 회로 패턴 또는 어레이에 대해 식별된 솔더 커넥터들은 이 접근법을 이용하여 구현될 수 있다. 도 13b에서, 단면도로 또한 도시되는 솔더 커넥터(51)는 단일의 스터드 범프를 갖는다. 방법 실시예에서, 중립 지점으로부터 거리(DNP 1) 미만이지만 더 적은 거리(DNP2) 이상인 커넥터들은 커넥터(51)에서와 같이 단일의 스터드 범프를 이용하여 구현될 수 있다. 도 13C에서, 솔더 커넥터(53)는 스터드 범프들을 갖지 않는 종래의 솔더 커넥터의 이용을 예시한다. 중립 지점에 가장 근접한, 즉 DNP 2 미만의 중립 지점으로의 거리를 갖는 솔더 커넥터들에 대해서, 이 솔더 커넥터들은, 이 위치들에서 관찰되는 기계적인 응력이 중립 지점으로부터 최대 거리(DNP1), 또는 제 2의 더 적은 거리(DNP2)의 응력보다 적기 때문에 어떠한 스터드 범프들도 제공되지 않을 수 있다. 어레이 또는 디바이스에 대한 솔더 커넥터들의 (전부가 아닌) 일부에서만 실시예들의 스터드 범프를 이용함으로써 시스템 비용을 낮추고 쓰루풋을 증가시키면서 실시예들의 이점은 여전히 달성된다.
도 14는 방법 실시예를 흐름도로 도시한다. 단계(61)에서, 기판이 도전성 단자에 제공된다. 단계(63)에서, 패시베이션 층이 기판 위에 형성되고, 도전성 단자의 일부를 노출시키는 개구가 패시베이션 층에 제공된다. 단계(65)에서, UBM 층을 형성하는 선택적인 단계가 수행된다. 단계(67)에서, 마무리 층이 도전성 단자 위에 제공된다. 단계(69)에서, 하나 이상의 스터드 범프들이 도전성 단자 상에 형성되고 스터드 범프들은 기판의 표면으로부터 멀어지게 수직 방향으로 연장한다. 단계(71)에서 솔더 커넥터가 도전성 단자 위에 형성된다. 이 실시예는 예를 들어, 도 6의 실시예를 형성하기 위한 방법들에 대응한다.
도 15는 대안적인 방법 실시예를 도시한다. 도 15에서, 방법은 단계(73)에서 기판 위에 도전성 단자를 증착함으로써 시작한다. 단계(75)에서, 마무리 층이 도전성 단자 위에 증착된다. 단계(77)에서, 패시베이션 층이 기판 위에 형성되고 도전성 단자 및 마무리 층을 노출시키기 위해 개구가 형성된다. 단계(79)에서, 하나 이상의 스터드 범프들은 마무리 층 상에 형성되고 도전성 단자에 전기적으로 결합된다. 단계(81)에서, 솔더 커넥터는 스터드 범프 위에 형성되고 스터드 범프를 둘러싼다. 이 방법 실시예는 예를 들어, 도 9의 실시예를 형성하기 위한 방법에 대응한다.
도 16은 다른 방법 실시예의 흐름도를 도시한다. 단계(83)에서, 도전성 단자들의 어레이가 기판 상에 형성된다. 단계(85)에서, 어레이의 중심인 중립 지점으로부터의 거리가 도전성 단자들 각각에 대해 결정된다. 단계(87)에서, 중립 지점으로부터 최대 거리를 갖는 도전성 단자들에 대해서, 2개의 스터드 범프들보다 많은 복수의 스터드 범프들이 도전성 단자들 각각에 대해 형성된다.
단계(89)에서, 중립 지점으로부터 더 가까운 다른 거리보다 크지만 중립 지점으로부터 최대 거리보다 작은 도전성 단자들이 식별된다. 이 도전성 단자들 각각에 대해, 적어도 하나의 스터드 범프가 이 도전성 단자들 각각 상에 형성된다. 어레이 내의 잔여 도전성 단자들에는 어떠한 스터드 범프들도 형성되지 않는다.
단계(91)에서, 솔더 커넥터들이 도전성 단자들 위에 형성된다. 도전성 단자들 중 일부는 스터드 범프들을 갖지 않으며, 중립 지점으로부터 더 작은 거리 이상의 거리에 있는 도전성 단자들은 적어도 하나의 스터드 범프를 갖고, 중립 지점으로부터 최대 거리 또는 최대 거리와 동등한 거리에 있는 도전성 단자들은 3개 이상의 스터드 범프들을 갖는다는 것에 주의한다. 대안들은 최대 거리에 있는 커넥터들에 대해 2개의 스터드 범프들을 이용하고, 중간 거리에 있는 커넥터들에 대해 적어도 하나의 스터드 범프를 이용하고, 그리고 중간 지점에 더 근접한 커넥터들에 대해 스터드 범프를 이용하지 않는 것을 포함한다.
위에서 기술된 스터드 범프들의 수들은 예시들이다. 대안적인 실시예들은 범프 당 더 많은, 또는 더 적은 스터드 범프들을 이용할 수 있다. 관심이 있는 관계는 중립 지점에 대한 거리(DNP) 및 스터드 범프들의 수이다. DNP가 더 커지면, 그 거리에, 또는 더 멀리 있는 볼들은 더 큰 기계적인 응력을 경험할 것이다. 그러면 이용되는 스터드 범프들의 수는 특정한 DNP, 또는 더 멀리 있는 솔더 볼들에 대해 증가될 수 있다.
몇몇 응용들에서, 최대 DNP는 솔더 볼 배열로 인해 비교적 낮을 수 있다. 이러한 경우에, 가장 큰 응력을 경험하는 솔더 볼들에만 스터드 범프들이 이용되는, 즉 가장 바깥쪽 모서리 볼들이 단일의 스터드 범프를 갖는 대안적인 실시예가 이용될 수 있다. 솔더 볼들의 어레이가 상당히 큰 다른 경우들에서, 매우 큰 DNP에 몇 개의 솔더 볼들, 중간 DNP에 몇 개의 솔더 볼들, 대응되게 낮은 DNP를 갖는 중립 지점에 근접한 몇 개의 솔더 볼들이 존재할 수 있다. 이러한 예에서, 다른 대안적인 실시예로서, 제 1 미리 결정된 임계치 이상의 중립 지점에 대한 거리를 갖는 솔더 볼들은 볼 당 4개 이상의 스터드 범프들만큼 많은 스터드 범프를 가질 수 있고, 제 2 미리 결정된 임계치보다 크지만 제 1 미리 결정된 임계치보다 적은 중립 지점에 대한 거리를 갖는 솔더 볼들은 예를 들어, 볼 당 하나 또는 2개의 스터드 범프들을 가질 수 있고, 제 1 및 제 2 임계치 둘 다보다 적은 중립 지점에 대한 거리를 갖는 솔더 볼들은 각각의 솔더 볼에 어떠한 스터드 범프들도 갖지 않을 수 있다. 원형(prototype)들에 대한 열 사이클 테스트 및 드롭 테스트(drop test)들은 특정 디바이스의 솔더 볼들이 얼마나 많은 스터드 범프들을 요구하는지, 그리고 어떤 미리 결정된 DNP 임계치들이 신뢰성있는 디바이스를 보장할 수 있는지를 결정하는데 이용될 수 있다. 다이 크기, 솔더 볼 크기, 및 볼 밀도 및 볼 피치는 응용들마다 변하는 이러한 결정에 있어서 모든 인자들이며, 다수의 대안들이 가능하다.
실시예들의 이용은 중간 인터포저들의 이용 없이, 시스템 보드 상에 "플립-칩" 배열(PCB 보드와 마주하는 능동 표면)의 집적 회로들을 장착하는데 이용하기 위해 개선된 웨이퍼 레벨 프로세스 호환 가능 솔더 연결을 제공한다. 실시예들의 이용은 유리하게는, 더 얇은 어셈블리들, 및 더 적은 부품들을 제공하여 더 단순한 배열들로 인해 비용들을 낮추고 가능한 장애 매커니즘들을 감소시킨다. 실시예들의 솔더 볼 커넥터들 내부에 배치된 스터드 범프들의 이용은 볼 파괴 장애들을 감소시키고 이전의 접근법들을 이용하여 형성된, 솔더 볼과 같은 솔더 연결들에서 경험되는 전기적 개방들(opens)을 감소 또는 제거한다. 실시예들을 포함하는 솔더 커넥터들은 플립 칩 인터포저 없이, 집적 회로들을 PCB 보드에 직접 장착하는데 신뢰할 수 있게 이용될 수 있다. 웨이퍼 스케일 집적이 또한 기도된다. 이 접근법에서, 다수의 집적 회로들은 웨이퍼 스테이지에서 함께 완성될 수 있고, 몇 개의 집적 회로들은 단일의 솔더 재유동 동작에서 시스템 보드에 하나의 어셈블리로서 함께 장착될 수 있다. 디바이스들은 "패지기 온 패키지(package on package)" 또는 적층된 다이 배열로 웨이퍼의 최상부 상에 수직으로 적층될 수 있고 이어서, 실시예들에서, 스터드 범프들을 갖는 솔더 연결들이 적층된 디바이스들을 시스템 보드에 장착하는데 이용될 수 있다.
일 실시예에서, 장치는 표면 상에 도전성 단자를 갖는 기판; 기판의 표면 및 도전성 단자 위에 놓이는 패시베이션 층; 도전성 단자의 일부를 노출시키는, 패시베이션 층 내의 개구; 개구내의 도전성 단자에 본딩되고 기판의 표면에 수직인 방향으로 연장하는 적어도 하나의 스터드 범프(stud bump); 및 개구내의 도전성 단자 상에 형성되고 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결(solder connection)을 포함한다. 다른 실시예에서, 위의 장치는 본질적으로 구리 및 금으로 구성된 적어도 하나의 스터드 범프를 포함한다. 또 다른 실시예에서, 위의 장치에서, 도전성 단자는 패시베이션 층 내의 개구 위에 놓이고 적어도 하나의 스터드 범프 아래 있는 언더 범프 금속화(under bump metallization; UBM) 층을 더 포함한다.
또 다른 실시예에서, 장치가 위에서 기술된 바와 같이 제공되고, 도전성 단자는 UBM 층 위에 놓이고 상기 적어도 하나의 스터드 범프 아래 있는 마무리 층(finish layer)을 더 포함한다. 또 다른 대안적인 실시예에서, 위에서 기술된 장치가 제공되고, 도전성 단자는 도전성 단자 위에 놓이고 적어도 하나의 스터드 범프 아래 있는 마무리 층을 더 포함한다. 또 다른 실시예에서, 마무리 층은 금, 니켈, 팔라듐, 무전해 니켈-담금 금(electoless nickel-immersion gold) "ENIG" 및 무전해 니켈-무전해 팔라듐-담금 금 "ENEPIG"으로 구성된 그룹으로부터 선택된다.
부가적인 실시예들에서, 위의 장치에서, 적어도 하나의 스터드 범프는 적어도 2개의 스터드 범프들을 더 포함한다. 또 다른 실시예들에서, 위의 장치에서, 적어도 하나의 스터드 범프는 3개 이상의 스터드 범프들을 더 포함한다. 또 다른 실시예들에서, 위의 장치에서, 솔더 연결은 솔더 볼을 포함한다. 또 다른 실시예에서, 위의 장치에서, 기판은 반도체 웨이퍼를 포함한다.
다른 실시예에서, 장치는 복수의 집적 회로들이 내부에 형성되어 있는 반도체 웨이퍼; 반도체 웨이퍼의 표면 상에 형성되고 반도체 웨이퍼 내의 회로에 결합되는 복수의 도전성 단자들; 반도체 웨이퍼의 표면 위에 형성되는 적어도 하나의 패시베이션 층; 복수의 도전성 단자들의 상위 표면의 일부를 노출시키는, 패시베이션 층에 제공되는 개구들; 개구들 내의 도전성 단자들 중 적어도 일부 상에 형성되는 적어도 하나의 스터드 범프로서, 상기 적어도 하나의 스터드 범프는 도전성 단자들에 본딩되고 반도체 웨이퍼의 표면에 수직인 방향으로 연장하는, 상기 적어도 하나의 스터드 범프; 및 도전성 단자들 각각 위에 형성되고 도전성 단자들 중 적어도 일부 상의 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결을 포함한다.
또 다른 실시예에서, 장치는 패시베이션 층 위에 형성되고 개구들 내로 연장하며 도전성 단자들을 덮고, 도전성 단자들 중 적어도 일부 상의 적어도 하나의 스터드 범프 아래 놓이는 언더 범프 금속화(under bump metallization; UBM) 층을 포함한다. 다른 실시예에서, 장치는 도전성 단자들 위에 형성되고 도전성 단자들 중 적어도 일부 상의 적어도 하나의 스터드 범프 아래 놓이는 마무리 층을 포함한다. 또 다른 대안적인 실시예에서, 적어도 하나의 스터드 범프는 구리 및 금으로부터 선택된다. 다른 실시예에서, 도전성 단자들 중 적어도 일부의 적어도 하나의 서브셋(subset)에 대해서, 적어도 하나의 스터드 범프는 개구들 내의 도전성 단자들 상에 형성된 2개 이상의 스터드 범프들을 더 포함한다.
다른 실시예에서, 방법은 위에 복수의 도전성 단자들이 형성된 표면을 갖는 기판을 제공하는 단계; 표면 위에 패시베이션 층을 형성하는 단계; 패시베이션 층에 상기 도전성 단자들을 노출시키는 개구들을 형성하는 단계; 복수의 도전성 단자들 중 적어도 일부에 대해서, 도전성 단자들에 본딩되고 기판의 표면에 수직인 방향으로 도전성 단자로부터 연장하는 적어도 하나의 스터드 범프를 형성하는 단계; 및 도전성 단자들 위에 솔더 연결들을 형성하는 단계를 포함하고, 솔더 연결은 복수의 도전성 단자들 중 적어도 일부 각각 상의 적어도 하나의 스터드 범프를 둘러싼다.
또 다른 실시예에서, 방법이 수행되며, 여기서 기판을 제공하는 단계는 집적 회로가 위에 제조되어 있는 반도체 웨이퍼를 제공하는 단계를 포함한다. 다른 실시예에서, 위의 방법이 수행되고, 여기서 적어도 하나의 스터드 범프를 형성하는 단계는 스터드 범프들의 스택(stack)을 형성하는 단계를 더 포함한다. 또 다른 실시예에서, 위의 방법은 복수의 도전성 단자들 중 적어도 일부의 도전성 단자들에 본딩된 적어도 하나의 스터드 범프를 형성하는 단계 이후에, 복수의 도전성 단자들 중 나머지 도전성 단자들은 스터드 범프들이 없는 것을 또한 포함한다. 또 다른 대안적인 실시예에서, 위의 방법이 수행되고 여기서 적어도 하나의 스터드 범프를 형성하는 단계는 2개 이상의 다수의 스터드 범프들을 형성하는 단계를 포함한다.
예시적인 실시예들 및 그들의 이점이 상세히 기술되었을지라도, 다양한 변경들, 대체들, 및 변형들이 첨부된 청구항들에 의해 정의되는 본 발명의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 대안적인 재료들, 주입량들(inplant doses) 및 온도들이 구현될 수 있다.
또한, 본 출원의 범위는 또한 본 출원에서 기술된 프로세스, 기계, 제조, 성분의 합성, 수단, 방법들, 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자는 본 발명의 개시로부터 쉽게 인지하는 바와 같이, 현재 존재하거나 추후에 개발되고 실질적으로 여기서 기술된 대응하는 실시예들과 동일한 결과를 달성하고 동일한 기능을 수행하는 프로세스들, 기계들, 제조, 성분의 합성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 기계들, 제조, 성분의 합성, 수단, 방법들 또는 단계들을 그들의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 표면 상에 도전성 단자를 갖는 기판;
    상기 기판의 표면 및 상기 도전성 단자 위에 놓이는 패시베이션 층;
    상기 도전성 단자의 일부를 노출시키는 상기 패시베이션 층 내의 개구;
    상기 개구내의 도전성 단자에 본딩되고 상기 기판의 표면에 수직인 방향으로 연장하는 적어도 하나의 스터드 범프(stud bump); 및
    상기 개구내의 도전성 단자 상에 형성되고 상기 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결(solder connection)을
    포함하는 장치.
  2. 제1항에 있어서, 상기 도전성 단자는 상기 패시베이션 층 내의 개구 위에 놓이고 상기 적어도 하나의 스터드 범프 아래 있는 언더 범프 금속화 층(under bump metallization layer)을 더 포함하는 것인 장치.
  3. 제2항에 있어서, 상기 도전성 단자는 상기 언더 범프 금속화 층 위에 놓이고 상기 적어도 하나의 스터드 범프 아래 있는 마무리 층(finish layer)을 더 포함하는 것인 장치.
  4. 제1항에 있어서, 상기 도전성 단자는 상기 도전성 단자 위에 놓이고 상기 적어도 하나의 스터드 범프 아래 있는 마무리 층을 더 포함하는 것인 장치.
  5. 제1항에 있어서, 상기 적어도 하나의 스터드 범프는 적어도 2개의 스터드 범프들을 더 포함하는 것인 장치.
  6. 복수의 집적 회로들이 형성되어 있는 반도체 기판;
    상기 반도체 기판의 표면 상에 형성되고 상기 반도체 기판 내의 회로에 결합되는 복수의 도전성 단자들;
    상기 반도체 기판의 표면 위에 형성되는 적어도 하나의 패시베이션 층;
    상기 복수의 도전성 단자들의 상위 표면의 일부를 노출시키는, 상기 패시베이션 층에 제공되는 개구들;
    상기 개구들 내의 도전성 단자들 중 적어도 일부 상에 형성되는 적어도 하나의 스터드 범프로서, 상기 적어도 하나의 스터드 범프는 상기 도전성 단자들에 본딩되고 상기 반도체 기판의 표면에 수직인 방향으로 연장하는, 상기 적어도 하나의 스터드 범프; 및
    상기 도전성 단자들 각각 위에 형성되고 상기 도전성 단자들 중 적어도 일부 상의 상기 적어도 하나의 스터드 범프를 둘러싸는 솔더 연결을
    포함하는 장치.
  7. 제6항에 있어서, 상기 패시베이션 층 위에 형성되고 상기 개구들 내로 연장하며 상기 도전성 단자들을 덮고, 상기 도전성 단자들 중 적어도 일부 상의 상기 적어도 하나의 스터드 범프 아래 놓이는 언더 범프 금속화 층(under bump metallization layer)을 더 포함하는 장치.
  8. 제6항에 있어서, 상기 도전성 단자들 위에 형성되고 상기 도전성 단자들 중 적어도 일부 상의 상기 적어도 하나의 스터드 범프 아래 놓이는 마무리 층을 더 포함하는 장치.
  9. 복수의 도전성 단자들이 형성된 표면을 갖는 기판을 제공하는 단계;
    상기 표면 위에 패시베이션 층을 형성하는 단계;
    상기 패시베이션 층에 상기 도전성 단자들을 노출시키는 개구들을 형성하는 단계;
    상기 복수의 도전성 단자들 중 적어도 일부에 대해서, 상기 도전성 단자들에 본딩되고 상기 기판의 표면에 수직인 방향으로 상기 도전성 단자로부터 연장하는 적어도 하나의 스터드 범프를 형성하는 단계; 및
    상기 도전성 단자들 위에 솔더 연결들을 형성하는 단계를
    포함하고,
    상기 솔더 연결들은 상기 복수의 도전성 단자들 중 적어도 일부 각각 상의 적어도 하나의 스터드 범프를 둘러싸는 것인 방법.
  10. 제9항에 있어서, 상기 복수의 도전성 단자들 중 적어도 일부의 도전성 단자들에 본딩된 적어도 하나의 스터드 범프를 형성하는 단계 이후에, 상기 복수의 도전성 단자들 중 나머지 도전성 단자들은 스터드 범프들이 없는 것인 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728180B2 (en) 2020-04-01 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive adhesive layer

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI449141B (zh) * 2011-10-19 2014-08-11 Richtek Technology Corp 晶圓級晶片尺度封裝元件以及其製造方法
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
US9165875B2 (en) * 2012-04-25 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Low profile interposer with stud structure
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US9368461B2 (en) * 2014-05-16 2016-06-14 Intel Corporation Contact pads for integrated circuit packages
US9543259B2 (en) * 2014-10-01 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with oval shaped conductor
US9786631B2 (en) 2014-11-26 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device package with reduced thickness and method for forming same
US20160343646A1 (en) * 2015-05-21 2016-11-24 Qualcomm Incorporated High aspect ratio interconnect for wafer level package (wlp) and integrated circuit (ic) package
US20170063005A1 (en) * 2015-08-27 2017-03-02 Tyco Electronics Corporation Array connector and method of manufacturing the same
US9627299B1 (en) * 2016-02-11 2017-04-18 Texas Instruments Incorporated Structure and method for diminishing delamination of packaged semiconductor devices
KR102462505B1 (ko) 2016-04-22 2022-11-02 삼성전자주식회사 인쇄회로기판 및 반도체 패키지
US9984987B2 (en) * 2016-08-05 2018-05-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11646286B2 (en) * 2019-12-18 2023-05-09 Micron Technology, Inc. Processes for forming self-healing solder joints and repair of same, related solder joints, and microelectronic components, assemblies and electronic systems incorporating such solder joints
US11211320B2 (en) 2019-12-31 2021-12-28 Texas Instruments Incorporated Package with shifted lead neck
CN117374041A (zh) * 2023-12-08 2024-01-09 英诺赛科(苏州)半导体有限公司 封装基板和制备方法、封装组件、微电子组件及电子设备

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US4990462A (en) 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
KR940001149B1 (ko) 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5466635A (en) 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US5736456A (en) 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5759910A (en) 1996-12-23 1998-06-02 Motorola, Inc. Process for fabricating a solder bump for a flip chip integrated circuit
US5962921A (en) 1997-03-31 1999-10-05 Micron Technology, Inc. Interconnect having recessed contact members with penetrating blades for testing semiconductor dice and packages with contact bumps
US6175161B1 (en) 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
US6107180A (en) 1998-01-30 2000-08-22 Motorola, Inc. Method for forming interconnect bumps on a semiconductor die
KR100352865B1 (ko) * 1998-04-07 2002-09-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조방법
JPH11297873A (ja) 1998-04-13 1999-10-29 Seiko Epson Corp 半導体装置およびその製造方法
US6213376B1 (en) 1998-06-17 2001-04-10 International Business Machines Corp. Stacked chip process carrier
JP3516592B2 (ja) 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
JP2000091371A (ja) 1998-09-11 2000-03-31 Seiko Epson Corp 半導体装置およびその製造方法
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
TW442873B (en) 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
JP3346320B2 (ja) 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
US6243272B1 (en) 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
JP3239335B2 (ja) 1999-08-18 2001-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 電気的接続用構造体の形成方法およびはんだ転写用基板
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP3767398B2 (ja) 2001-03-19 2006-04-19 カシオ計算機株式会社 半導体装置およびその製造方法
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US20030107137A1 (en) 2001-09-24 2003-06-12 Stierman Roger J. Micromechanical device contact terminals free of particle generation
US6762122B2 (en) 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6756294B1 (en) 2002-01-30 2004-06-29 Taiwan Semiconductor Manufacturing Company Method for improving bump reliability for flip chip devices
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
EP1351298B1 (de) 2002-03-28 2007-12-26 Infineon Technologies AG Method for producing a semiconductor wafer
US6803303B1 (en) 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6987031B2 (en) 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US6908565B2 (en) 2002-12-24 2005-06-21 Intel Corporation Etch thinning techniques for wafer-to-wafer vertical stacks
US7015590B2 (en) 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
KR100553562B1 (ko) 2003-09-23 2006-02-22 삼성전자주식회사 솔더 범프 구조 및 그 제조 방법
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6946384B2 (en) 2003-06-06 2005-09-20 Intel Corporation Stacked device underfill and a method of fabrication
US7320928B2 (en) 2003-06-20 2008-01-22 Intel Corporation Method of forming a stacked device filler
US20050026416A1 (en) 2003-07-31 2005-02-03 International Business Machines Corporation Encapsulated pin structure for improved reliability of wafer
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP3757971B2 (ja) 2003-10-15 2006-03-22 カシオ計算機株式会社 半導体装置の製造方法
KR100541396B1 (ko) * 2003-10-22 2006-01-11 삼성전자주식회사 3차원 ｕｂｍ을 포함하는 솔더 범프 구조의 형성 방법
KR100576156B1 (ko) * 2003-10-22 2006-05-03 삼성전자주식회사 댐이 형성된 반도체 장치 및 그 반도체 장치의 실장 구조
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP3929966B2 (ja) 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7307005B2 (en) 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7087538B2 (en) 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US20060055032A1 (en) 2004-09-14 2006-03-16 Kuo-Chin Chang Packaging with metal studs formed on solder pads
TWI252546B (en) 2004-11-03 2006-04-01 Advanced Semiconductor Eng Bumping process and structure thereof
JP4843214B2 (ja) 2004-11-16 2011-12-21 株式会社東芝 モジュール基板およびディスク装置
TWI263856B (en) 2004-11-22 2006-10-11 Au Optronics Corp IC chip, IC assembly and flat display
JP2006228837A (ja) 2005-02-15 2006-08-31 Sharp Corp 半導体装置及びその製造方法
JP4526983B2 (ja) 2005-03-15 2010-08-18 新光電気工業株式会社 配線基板の製造方法
US20060211233A1 (en) 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
JP2006287048A (ja) 2005-04-01 2006-10-19 Rohm Co Ltd 半導体装置
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7402515B2 (en) 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
JP4817892B2 (ja) 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
JP4889974B2 (ja) 2005-08-01 2012-03-07 新光電気工業株式会社 電子部品実装構造体及びその製造方法
TWI273667B (en) 2005-08-30 2007-02-11 Via Tech Inc Chip package and bump connecting structure thereof
US20070045840A1 (en) 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
US7432592B2 (en) 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
KR100660893B1 (ko) 2005-11-22 2006-12-26 삼성전자주식회사 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법
JP4458029B2 (ja) 2005-11-30 2010-04-28 カシオ計算機株式会社 半導体装置の製造方法
JP4251458B2 (ja) 2005-12-21 2009-04-08 Ｔｄｋ株式会社 チップ部品の実装方法及び回路基板
US7402442B2 (en) 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US20080185705A1 (en) * 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
TWI325619B (en) 2006-09-26 2010-06-01 Powertech Technology Inc Multi-chip package to optimize mold-flow balance
US20080079150A1 (en) * 2006-09-28 2008-04-03 Juergen Simon Die arrangement and method for producing a die arrangement
TW200820406A (en) 2006-10-19 2008-05-01 Novatek Microelectronics Corp Chip structure and wafer structure
JP4922891B2 (ja) 2006-11-08 2012-04-25 株式会社テラミクロス 半導体装置およびその製造方法
US20090197114A1 (en) 2007-01-30 2009-08-06 Da-Yuan Shih Modification of pb-free solder alloy compositions to improve interlayer dielectric delamination in silicon devices and electromigration resistance in solder joints
US7576435B2 (en) 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
CN101320696A (zh) * 2007-06-04 2008-12-10 矽品精密工业股份有限公司 堆叠式封装结构及其制法
US20090020869A1 (en) 2007-07-17 2009-01-22 Qing Xue Interconnect joint
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP5058714B2 (ja) * 2007-08-21 2012-10-24 スパンション エルエルシー 半導体装置及びその製造方法
US7667335B2 (en) 2007-09-20 2010-02-23 Stats Chippac, Ltd. Semiconductor package with passivation island for reducing stress on solder bumps
US8269345B2 (en) 2007-10-11 2012-09-18 Maxim Integrated Products, Inc. Bump I/O contact for semiconductor device
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
US20090174069A1 (en) 2008-01-04 2009-07-09 National Semiconductor Corporation I/o pad structure for enhancing solder joint reliability in integrated circuit devices
US20090206480A1 (en) 2008-02-20 2009-08-20 Atmel Corporation Fabricating low cost solder bumps on integrated circuit wafers
MY149251A (en) * 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
US20120153444A1 (en) * 2009-06-18 2012-06-21 Rohm Co., Ltd Semiconductor device
JP2013030498A (ja) 2009-11-12 2013-02-07 Panasonic Corp 半導体装置
US8299616B2 (en) 2010-01-29 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. T-shaped post for semiconductor devices
KR101176348B1 (ko) 2010-02-05 2012-08-24 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US20110227216A1 (en) 2010-03-16 2011-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Under-Bump Metallization Structure for Semiconductor Devices
US8492891B2 (en) 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8456945B2 (en) 2010-04-23 2013-06-04 Advanced Micro Devices, Inc. 10T SRAM for graphics processing
US8288849B2 (en) 2010-05-07 2012-10-16 Texas Instruments Incorporated Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint
US8241963B2 (en) 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
JP6081044B2 (ja) 2010-09-16 2017-02-15 富士通株式会社 パッケージ基板ユニットの製造方法
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate
US8535983B2 (en) 2011-06-02 2013-09-17 Infineon Technologies Ag Method of manufacturing a semiconductor device
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728180B2 (en) 2020-04-01 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive adhesive layer

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