KR20120098760A - 반도체 장치 - Google Patents

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준 고야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

목적은 신규한 구조를 갖는 반도체 장치를 제공하는 것이다. 제1 배선; 제2 배선; 제3 배선; 제4 배선; 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터가 포함된다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되며, 상기 제2 트랜지스터는 산화물 반도체층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자를 이용한 메모리 장치는, 전력 공급이 중단되면 그 저장된 내용을 잃어버리는 휘발성 메모리 장치와, 전력 공급이 중단되더라도 그 저장된 내용을 유지할 수 있는 비휘발성 메모리 장치로 대략 분류된다.
휘발성 메모리 장치의 통상적인 예로서는, 다이내믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)가 있다. DRAM에서, 메모리 소자에 포함된 트랜지스터가 선택되고 용량 소자에 전하가 축적되어, 데이터가 저장된다.
전술된 원리로부터, DRAM에서는 데이터가 판독될 때 용량 소자의 전하는 소실된다; 따라서, 데이터의 판독 후 데이터가 다시 저장되도록 기입을 재차 행하는 것이 필요하다. 또한, 메모리 소자에 포함된 트랜지스터에는 리크 전류(leak current)가 존재하고 트랜지스터가 선택되지 않아도 용량 소자에 저장된 전하가 흐르거나 용량 소자 내로 전하가 흘러, 데이터 유지 기간이 짧다. 따라서, 미리결정된 주기로 다시 기입(리프레시 동작)을 행하는 것이 필요하고 전력 소비를 충분히 저감하는 것은 어렵다. 또한, DRAM에 전력이 공급되지 않으면 메모리 내용이 소실되기 때문에, 저장된 메모리를 장기간 유지하기 위해서는 자성 재료나 광학 재료를 이용한 또 다른 메모리 장치가 필요하다.
휘발성 메모리 장치의 또 다른 예로서는, 스태틱 랜덤 액세스 메모리(SRAM; static random access memory)가 있다. SRAM에서, 플립플롭 등의 회로를 이용해서 저장된 내용이 유지되므로, 리프레시 동작이 필요하지 않다. 이 점에 비추어, SRAM이 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로가 이용되기 때문에 저장 용량당 비용이 높아진다는 문제가 있다. 또한, 전력이 공급되지 않으면 저장된 내용이 소실된다는 점에 비추어, SRAM은 DRAM보다 우월하지 않다.
비휘발성 메모리 장치의 통상적인 예로서는, 플래시 메모리(flash memory)가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함한다. 플래시 메모리는 전하를 플로팅 게이트에 유지함으로써 메모리를 저장하므로, 데이터 유지 기간은 극히 길고(반 영구적), 그에 따라, 휘발성 메모리 장치에서 필요한 리프레시 동작이 필요하지 않다는 이점을 가진다(예를 들어, 특허문헌 1 참조).
그러나, 플래시 메모리에서는, 기입을 행할 때 발생하는 터널 전류 때문에 메모리 소자에 포함된 게이트 절연층이 열화되기 때문에, 기입을 미리결정된 횟수 행한 후에는 메모리 소자가 기능하지 않게 되는 문제가 있다. 이 문제의 영향을 경감하기 위하여, 예를 들어, 메모리 소자에 대한 기입 동작의 횟수를 균일화하는 방법이 이용된다. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 이러한 방법을 이용하더라도, 근본적인 수명 문제는 해결되지 않는다. 즉, 플래시 메모리는 데이터를 높은 빈도로 재기입하는 응용에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 보유하거나 플로팅 게이트에서 전하를 제거하기 위해서는 높은 전압이 요구된다. 또한, 전하의 보유 또는 제거를 위해서는 비교적 긴 시간이 요구되고, 기입 및 소거의 속도가 쉽게 증가될 수 없다.
일본 공개 특허 출원 제S57-105889호
전술된 문제에 비추어, 본 발명의 실시 형태의 목적은 전력이 공급되지 않는 상태에서 저장된 내용을 유지할 수 있고 기입 횟수에 제한을 갖지 않는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 실시 형태는, 산화물 반도체를 이용한 트랜지스터와 산화물 반도체 이외의 재료를 이용한 트랜지스터를 포함하는 적층을 갖는 반도체 장치이다. 예를 들어, 반도체 장치는 다음과 같은 구조를 이용할 수 있다.
본 발명의 실시 형태는, 소스선; 비트선; 제1 신호선; 복수의 제2 신호선; 복수의 워드선; 상기 소스선과 상기 비트선 사이에 병렬로 접속된 복수의 메모리 셀; 어드레스 신호를 입력받고, 상기 어드레스 신호에 의해 지정된 메모리 셀이 상기 복수의 메모리 셀로부터 선택되도록 상기 복수의 제2 신호선 및 상기 복수의 워드선을 구동하는 제2 신호선 및 워드선의 구동 회로; 복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제1 신호선의 구동 회로; 상기 비트선의 전위와 복수의 참조 전위를 입력받고, 상기 비트선의 전위와 상기 복수의 참조 전위를 비교하여 데이터를 판독하는 판독 회로; 및 상기 복수의 기입 전위 및 복수의 참조 전위를 생성하여 상기 제1 신호선의 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로를 포함하는 반도체 장치이다. 복수의 메모리 셀 중 하나는, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하는 제3 트랜지스터를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공된다. 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나는 서로 전기적으로 접속된다. 소스선 및 제1 소스 전극은 서로 전기적으로 접속된다. 제1 드레인 전극 및 제3 소스 전극은 서로 전기적으로 접속된다. 비트선 및 제3 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 복수의 제2 신호선 중 하나와 제2 게이트 전극은 서로 전기적으로 접속된다. 복수의 워드선 중 하나와 제3 게이트 전극은 서로 전기적으로 접속된다.
또한, 상기 구조에서, 상기 반도체 장치는, 제1 게이트 전극과 제2 소스 전극 및 제2 드레인 전극 중 하나에 전기적으로 접속된 용량 소자를 더 포함한다.
본 발명의 실시 형태는, 소스선; 비트선; 제1 신호선; 복수의 제2 신호선; 복수의 워드선; 상기 소스선과 상기 비트선 사이에 병렬로 접속된 복수의 메모리 셀; 어드레스 신호를 입력받고, 상기 어드레스 신호에 의해 지정된 메모리 셀이 상기 복수의 메모리 셀로부터 선택되도록 상기 복수의 제2 신호선 및 상기 복수의 워드선을 구동하는 제2 신호선 및 워드선의 구동 회로; 복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제1 신호선의 구동 회로; 참조 메모리 셀을 포함하고, 상기 비트선의 전위와 복수의 참조 전위를 입력받아, 지정된 메모리 셀의 컨덕턴스와 참조 메모리 셀의 컨덕턴스를 비교하여 데이터를 판독하는 판독 회로; 및 상기 복수의 기입 전위 및 복수의 참조 전위를 생성하여 상기 제1 신호선의 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로를 포함하는 반도체 장치이다. 복수의 메모리 셀 중 하나는, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하는 제3 트랜지스터를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공된다. 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나는 서로 전기적으로 접속된다. 소스선 및 제1 소스 전극은 서로 전기적으로 접속된다. 제1 드레인 전극 및 제3 소스 전극은 서로 전기적으로 접속된다. 비트선 및 제3 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 복수의 제2 신호선 중 하나와 제2 게이트 전극은 서로 전기적으로 접속된다. 복수의 워드선 중 하나와 제3 게이트 전극은 서로 전기적으로 접속된다.
본 발명의 실시 형태는, 소스선; 비트선; 제1 신호선; 복수의 제2 신호선; 복수의 워드선; 상기 소스선과 상기 비트선 사이에 병렬로 접속된 복수의 메모리 셀; 어드레스 신호와 복수의 참조 전위를 입력받고, 상기 어드레스 신호에 의해 지정된 메모리 셀이 상기 복수의 메모리 셀로부터 선택되도록 상기 복수의 제2 신호선 및 상기 복수의 워드선을 구동하고, 상기 복수의 참조 전위 중 임의의 전위를 선택하여 상기 워드선들 중 선택된 하나에 출력하는 제2 신호선 및 워드선의 구동 회로; 복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제1 신호선의 구동 회로; 상기 비트 라인에 접속되어 지정된 메모리 셀의 컨덕턴스를 판독함으로써 데이터를 판독하는 판독 회로; 및 복수의 기입 전위 및 복수의 참조 전위를 생성하여 상기 제1 신호선의 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로를 포함하는 반도체 장치이다. 복수의 메모리 셀 중 하나는, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및 용량 소자를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공된다. 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 한 전극은 서로 전기적으로 접속된다. 소스선 및 제1 소스 전극은 서로 전기적으로 접속된다. 비트선 및 제1 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 복수의 제2 신호선 중 하나와 제2 게이트 전극은 서로 전기적으로 접속된다. 복수의 워드선 중 하나와 용량 소자의 다른 전극은 서로 전기적으로 접속된다.
상기 구조에서, 제1 트랜지스터는, 반도체 재료를 포함하는 기판 위에 제공된 채널 형성 영역과, 채널 형성 영역을 사이에 개재시킨 불순물 영역들과, 채널 형성 영역 위의 제1 게이트 절연층과, 제1 게이트 절연층 위의 제1 게이트 전극과, 불순물 영역에 각각 전기적으로 접속된 제1 소스 전극 및 제1 드레인 전극을 포함한다.
또한, 상기 구조에서, 제2 트랜지스터는, 반도체 재료를 포함하는 기판 위의 제2 게이트 전극과, 제2 게이트 전극 위의 제2 게이트 절연층과, 제2 게이트 절연층 위의 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속된 제2 소스 전극 및 제2 드레인 전극을 포함한다.
또한, 상기 구조에서, 제3 트랜지스터는, 반도체 재료를 포함하는 기판 위에 제공된 채널 형성 영역과, 채널 형성 영역을 사이에 개재시킨 불순물 영역과, 채널 형성 영역 위의 제3 게이트 절연층과, 제3 게이트 절연층 위의 제3 게이트 전극과, 불순물 영역에 각각 전기적으로 접속된 제3 소스 전극 및 제3 드레인 전극을 포함한다.
또한, 상기 구조에서, 반도체 재료를 포함한 기판으로서는, 단결정 반도체 기판을 이용하는 것이 바람직하다. 특히, 반도체 재료는 실리콘인 것이 바람직하다. 또한, 반도체 재료를 포함하는 기판으로서 SOI 기판이 이용될 수도 있다.
또한, 상기 구조에서, 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함하는 것이 바람직하다. 특히, 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는 것이 바람직하다. 또한, 산화물 반도체층의 수소 농도는 5×1019 atoms/cm3 이하인 것이 바람직하다. 또한, 제2 트랜지스터의 오프 전류는 1×10-13 A 이하인 것이 바람직하다.
또한, 상기 구조에서, 제2 트랜지스터는 제1 트랜지스터와 중첩하는 영역에 제공될 수 있다.
본 명세서 등에서 "위" 및 "아래"는, 구성요소들 간의 물리적 관계의 설명에서, 반드시, 각각 "바로 위" 및 "바로 아래"를 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 제1 게이트 전극"이라는 표현은, 게이트 절연층과 제1 게이트 전극 사이에 또 다른 구성 요소가 개재되는 경우를 가리킬 수도 있다. 또한, 용어 "위" 및 "아래"는 단지 설명의 편의상 이용되는 것이며 달리 명시되지 않는 한 이들은 교환될 수 있다.
본 명세서 등에서, 용어 "전극" 또는 "배선"은 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용될 수 있고, "배선"은 "전극"의 일부로서 사용될 수 있다. 또한, 용어 "전극" 또는 "배선"은 또한, 예를 들어, 복수의 "전극" 및 "배선"의 조합을 의미할 수 있다.
또한, 예를 들어, 상이한 극성을 갖는 트랜지스터들이 이용되거나 회로 동작에서 전류의 방향이 변하는 일부 경우에 "소스" 및 "드레인"의 기능이 뒤바뀔 수 있다. 따라서, 본 명세서에서 용어 "소스" 및 "드레인"은 뒤바뀔 수 있다.
또한, 본 명세서에서, 표현 "전기적으로 접속된"은, "임의의 전기적 기능을 갖는 물체"를 통한 전기적 접속의 경우를 포함한다는 점에 유의한다. 여기서, "임의의 전기적 기능을 갖는 물체"에 관해서는, 그 물체가, 그 물체에 의해 접속된 컴포넌트들 사이의 전기 신호의 송신 및 수신을 가능케 하는 한, 특별한 제한은 없다.
예를 들어, "임의의 전기적 기능을 갖는 물체"에는, 전극 및 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 용량 소자 등의 여러 기능을 갖는 소자가 포함된다.
일반적으로, "SOI 기판"이란 절연면 위에 실리콘 반도체층을 갖는 기판을 의미한다. 본 명세서 등에서, 용어 "SOI 기판"은 또한, 절연면 위에 실리콘 이외의 재료를 이용한 반도체층을 갖는 기판을 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. 또한, "SOI 기판"에서의 기판은, 실리콘 웨이퍼 등의 반도체 기판으로 한정되지 않으며, 유리 기판, 석영 기판, 사파이어 기판, 및 금속 기판 등의 비반도체 기판일 수도 있다. 즉, "SOI 기판"은 또한, 도전성 기판, 및 반도체 재료를 이용하여 층이 형성되어 있는 절연 기판을 포함한다. 또한, 본 명세서 등에서, "반도체 기판"은, 반도체 재료만으로 이루어진 기판, 및 반도체 재료를 포함하는 재료로 이루어진 일반적인 기판을 의미한다. 즉, 본 명세서 등에서, "SOI 기판"은 넓은 범주의 "반도체 기판"에도 역시 포함된다.
본 발명의 한 실시 형태는, 하부에는 산화물 반도체 이외의 재료를 이용한 트랜지스터와 상부에는 산화물 반도체를 이용한 트랜지스터를 포함하는 반도체 장치를 제공한다.
산화물 반도체를 이용한 트랜지스터는 극히 작은 오프 전류를 갖는다; 따라서, 이 트랜지스터를 이용함으로써, 저장된 내용이 극히 장기간 동안 보유될 수 있다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도가 상당히 저감될 수 있어서, 전력 소비가 충분히 저감될 수 있다. 또한, 전력이 공급되지 않는 경우에도, 저장된 내용이 장시간 동안 보유될 수 있다.
또한, 데이터 기입에 대해 높은 전압이 필요하지 않고, 소자 열화의 문제도 없다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 데이터의 기입을 행하므로, 고속 동작이 용이하게 실현될 수 있다. 또한, 데이터의 재기입을 행할 때 이전 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분한 고속으로 동작할 수 있고, 이로써 저장된 내용이 고속으로 판독될 수 있다.
따라서, 산화물 반도체 재료 이외의 재료를 이용한 트랜지스터와 산화물 반도체를 이용한 트랜지스터의 조합을 갖춤으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
첨부된 도면에서:
도 1은 반도체 장치를 설명하는 회로도이다;
도 2a 및 도 2b는 각각 반도체 장치를 설명하는 단면도 및 평면도이다;
도 3a 내지 도 3h는 반도체 장치를 설명하는 단면도이다;
도 4의 (a) 내지 (g)는 반도체 장치의 제조 단계를 설명하는 단면도이다;
도 5의 (a) 내지 (d)는 반도체 장치의 제조 단계를 설명하는 단면도이다;
도 6은 반도체 장치를 설명하는 단면도이다;
도 7의 (a) 및 (b)는 반도체 장치를 설명하는 단면도이다;
도 8의 (a) 및 (b)는 반도체 장치를 설명하는 단면도이다;
도 9의 (a) 및 (b)는 반도체 장치를 설명하는 단면도이다;
도 10은 메모리 소자를 설명하는 회로도이다;
도 11은 반도체 장치를 설명하는 회로도이다;
도 12는 구동 회로를 설명하는 회로도이다;
도 13은 구동 회로를 설명하는 회로도이다;
도 14는 구동 회로를 설명하는 회로도이다;
도 15는 구동 회로를 설명하는 회로도이다;
도 16a 및 도 16b는 동작을 설명하는 타이밍도이다;
도 17은 반도체 장치를 설명하는 회로도이다;
도 18은 반도체 장치를 설명하는 회로도이다;
도 19는 반도체 장치를 설명하는 회로도이다;
도 20은 구동 회로를 설명하는 회로도이다;
도 21은 동작을 설명하는 타이밍도이다;
도 22는 메모리 소자를 설명하는 회로도이다;
도 23은 반도체 장치를 설명하는 회로도이다;
도 24는 구동 회로를 설명하는 회로도이다;
도 25는 구동 회로를 설명하는 회로도이다;
도 26은 동작을 설명하는 타이밍도이다;
도 27은 노드 A의 전위와 워드선의 전위 사이의 관계를 나타내는 그래프이다;
도 28은 구동 회로를 설명하는 회로도이다;
도 29는 동작을 설명하는 타이밍도이다;
도 30a 내지 도 30f는 전자 기기를 나타낸다;
도 31은 산화물 반도체를 포함하는 트랜지스터의 단면도이다;
도 32는 도 31의 라인 A-A'를 따라 취해진 에너지 밴드도(개략도)이다;
도 33a는 게이트(GE1)에 양의 전압(+VG>0)이 인가된 상태를 나타내는 도면이고, 도 33b는 게이트(GE1)에 음의 전압(-VG<0)이 인가된 상태를 나타내는 도면이다;
도 34는 진공 준위와 금속의 일함수(φM) 사이의 관계, 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타낸다.
이하에서부터, 도면들을 참조하여 본 발명의 실시 형태를 설명한다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 명세서의 사상과 범위로부터 벗어나지 않고 형태 및 세부사항이 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 이하의 실시 형태들의 설명으로 한정되는 것으로 해석되어서는 안 된다.
이해를 쉽게 하기 위하여, 도면에 나타내는 각 구성요소의, 위치, 크기, 범위 등은, 일부 경우에는 실제의 위치, 크기, 범위 등을 나타내지 않는다는 점에 유의한다. 따라서, 본 발명은 도면 등에 개시된 위치, 크기, 및 범위 등으로 한정되지 않는다.
또한, 본 명세서 등에서, "제1", "제2", 및 "제3" 등의 서수는, 구성요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성요소들을 수치상으로 한정하는 것은 아니라는 점에 유의한다.
[실시 형태 1]
본 실시 형태에서는, 도 1, 도 2a 및 도 2b, 도 3a 내지 도 3h, 도 4의 (a) 내지 (g), 도 5의 (a) 내지 (d), 도 6, 도 7의 (a) 및 (b), 도 8의 (a) 및 (b), 도 9의 (a) 및 (b)를 참조하여, 개시된 발명의 한 실시 형태에 따른 반도체 장치의 구조 및 제조 방법을 설명한다.
<반도체 장치의 회로 구조>
도 1은 반도체 장치의 회로 구성의 예를 나타낸다. 이 반도체 장치는, 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터(160)와 산화물 반도체를 이용하여 형성된 트랜지스터(162)를 포함한다. 트랜지스터(162)가 산화물 반도체(OS)를 이용하여 형성된다는 것을 나타내기 위해 도 1의 트랜지스터(162)에 마크 "OS"를 부기하고 있다는 점에 유의한다.
여기서, 트랜지스터(160)의 게이트 전극은, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된다. 제1 배선("제1 라인"이라고 표기되며 소스선이라고도 함)과 제2 배선("제2 라인"이라고 표기되며 비트선이라고도 함)은, 각각, 트랜지스터(160)의 소스 전극 및 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 또한, 제3 배선("제3 라인"이라고 표기되며 제1 신호선이라고도 함)과 제4 배선("제4 라인"이라고 표기되며 제2 신호선이라고도 함)은, 각각, 트랜지스터(162)의 소스 전극 및 드레인 중 전극 중 다른 하나, 및 트랜지스터(162)의 게이트 전극에 전기적으로 접속된다.
산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터(160)는 고속으로 동작할 수 있다. 따라서, 트랜지스터(160)를 이용하여, 저장된 내용의 고속 판독 등이 가능하다. 또한, 산화물 반도체를 이용하여 형성된 트랜지스터(162)에서는, 오프 전류가 극히 작다. 따라서, 트랜지스터(162)가 오프될 때, 트랜지스터(160)의 게이트 전극의 전위는 극히 장시간 동안 유지될 수 있다. 또한, 산화물 반도체를 이용하여 형성된 트랜지스터(162)에서는, 단채널 효과(short channel effect)가 야기되기 어려우며, 이것은 이점이 된다.
게이트 전극의 전위가 극히 장시간 동안 유지될 수 있다는 이점은, 데이터의 기입, 유지, 및 판독이 이하에 설명되는 바와 같이 행해질 수 있도록 한다.
먼저, 데이터의 기입 및 유지에 관해 설명한다. 우선, 제4 배선의 전위는 트랜지스터(162)가 온으로 되는 전위로 설정되어, 트랜지스터(162)가 온 상태에 있게 된다. 따라서, 제3 배선의 전위가 트랜지스터(160)의 게이트 전극에 인가된다(데이터의 기입). 그 후, 제4 배선의 전위는 트랜지스터(162)가 오프로 되는 전위로 설정되고, 이로써 트랜지스터(162)가 오프 상태에 있게 된다; 따라서, 트랜지스터(160)의 게이트 전극의 전위가 유지된다(데이터의 유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전위는 장시간 동안 유지된다. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 온으로 되는 전위이면, 트랜지스터(160)의 온 상태가 장시간 동안 유지된다. 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 오프로 되는 전위이면, 트랜지스터(160)의 오프 상태가 장시간 동안 유지된다.
그 다음, 데이터의 판독에 관해 설명한다. 전술된 바와 같이, 트랜지스터(160)의 온 상태 또는 오프 상태가 유지되고 소정의 전위(저전위)가 제1 배선에 공급되면, 제2 배선의 전위의 값은 온 상태 또는 오프 상태인 트랜지스터(160)의 상태에 따라 달라진다. 예를 들어, 트랜지스터(160)가 온 상태인 때에는, 제2 배선의 전위는 제1 배선의 전위로 인한 영향을 받아 저하된다. 반면, 트랜지스터(160)가 오프 상태인 때에는, 제2 배선의 전위는 변하지 않는다.
이런 방식으로, 데이터가 유지된 상태에서 제1 배선의 전위를 제2 배선의 전위와 비교함으로써, 데이터가 판독될 수 있다.
그 다음, 데이터의 재기입에 관해 설명한다. 데이터의 재기입은 전술된 데이터의 기입 및 유지와 유사한 방식으로 실시된다. 즉, 제4 배선의 전위는 트랜지스터(162)가 온으로 되는 전위로 설정되어, 트랜지스터(162)가 온 상태에 있게 된다. 따라서, 제3 배선의 전위(새로운 데이터에 관련된 전위)가 트랜지스터(160)의 게이트 전극에 인가된다. 그 후, 제4 배선의 전위는 트랜지스터(162)가 오프로 되는 전위로 설정되어, 트랜지스터(162)가 오프 상태에 있게 된다; 따라서, 새로운 데이터가 유지된다.
전술된 바와 같이, 개시된 발명의 한 실시 형태에 따른 반도체 장치에서, 데이터의 기입을 다시 행함으로써 직접적으로 데이터가 재기입될 수 있다. 따라서 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않다; 따라서, 소거 동작에 기인한 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
상기 설명에서, 캐리어로서 전자를 이용하는 n형 트랜지스터(n채널 트랜지스터)가 이용된다; 그러나, n채널 트랜지스터 대신에, 캐리어로서 정공을 이용하는 p채널 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다는 점에 유의한다.
<반도체 장치의 평면 구조 및 단면 구조>
상기 반도체 장치의 구조의 예가 도 2a 및 도 2b에 나타나 있다. 도 2a 및 도 2b는 각각 반도체 장치의 단면도, 및 그 평면도이다. 여기서, 도 2a는 도 2b의 라인 A1-A2 및 라인 B1-B2를 따라 취해진 단면에 해당한다. 도 2a 및 도 2b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터(160)와 상부에는 산화물 반도체를 이용하여 형성된 트랜지스터(162)를 포함한다. 트랜지스터(160) 및 트랜지스터(162)로서 n채널 트랜지스터가 설명되지만, p채널 트랜지스터가 이용될 수도 있다는 점에 유의한다. 특히, 트랜지스터(160)로서 p 채널 트랜지스터가 이용될 수 있다.
트랜지스터(160)는, 반도체 재료를 포함하는 기판(100)에 제공된 채널 형성 영역(116); 사이에 채널 형성 영역(116)을 끼운 불순물 영역(114) 및 사이에 채널 형성 영역(116)을 끼운 고농도 불순물 영역(120)(이들을 집합적으로 불순물 영역이라고도 함); 채널 형성 영역(116) 위에 제공된 게이트 절연층(108a); 게이트 절연층(108a) 위에 제공된 게이트 전극(110a); 및 불순물 영역(114)에 전기적으로 접속된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다.
여기서, 게이트 전극(110a)의 측면에는 측벽 절연층(118)이 제공된다. 또한, 평면도로 볼 때 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에는, 고농도 불순물 영역(120)이 제공되고, 고농도 불순물 영역(120) 위에는 추가의 금속 화합물 영역(124)이 제공된다. 기판(100) 위에는, 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되고, 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은, 층간 절연층(126 및 128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 또한, 게이트 전극(110a)은, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)과 유사한 방식으로 제공된 전극(130c)에 전기적으로 접속된다.
트랜지스터(162)는, 층간 절연층(128) 위에 제공된 게이트 전극(136d); 게이트 전극(136d) 위에 제공된 게이트 절연층(138); 게이트 절연층(138) 위에 제공된 산화물 반도체층(140); 산화물 반도체층(140) 위에 제공되고, 산화물 반도체층(140)에 전기적으로 접속된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
여기서, 게이트 전극(136d)은 층간 절연층(128) 위에 형성된 절연층(132)에 매립되도록 제공된다. 또한, 게이트 전극(136d)과 마찬가지로, 전극(136a), 전극(136b), 및 전극(136c)은, 각각, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)과 접하여 형성된다.
트랜지스터(162) 위에는, 산화물 반도체층(140)의 일부와 접하여 보호 절연층(144)이 제공된다. 보호 절연층(144) 위에는 층간 절연층(146)이 제공된다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에는, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 도달하는 개구가 형성된다. 이 개구에서, 전극(150d) 및 전극(150e)이, 각각, 소스 또는 드레인 전극층(142a) 및 소스 또는 드레인 전극(142b)과 접하도록 형성된다. 전극(150d) 및 전극(150e)과 마찬가지로, 게이트 절연층(138), 보호 절연층(144), 및 층간 절연층(146)에 제공된 개구에서, 각각, 전극(136a), 전극(136b), 및 전극(136c)과 접하도록 전극(150a), 전극(150b), 및 전극(150c)이 형성된다.
여기서, 산화물 반도체층(140)은, 수소 등의 불순물을 제거함으로써 고순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로는, 산화물 반도체층(140)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는, 5×1018 atoms/cm3 이하, 더욱 바람직하게는, 5×1017 atoms/cm3 이하이다. 수소 농도를 충분히 저감시킴으로써 고순도화된 산화물 반도체층(140)에서, 캐리어 농도는 5×1014/cm3 이하, 바람직하게는, 5×1012/cm3 이하이다. 이런 방식으로, 수소 농도를 충분히 저감시킴으로써 고순도화되어 i형 산화물 반도체 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다. 예를 들어, 드레인 전압(Vd)이 +1 V 또는 +10 V이고 게이트 전압(Vg)이 -5 V 내지 -20 V의 범위에 있을 때, 오프 전류는 1×10-13 A 이하이다. 수소 농도를 충분히 저감시킴으로써 고순도화된 산화물 반도체층(140)이 이용되고 트랜지스터(162)의 오프 전류가 저감되면, 신규한 구조를 갖는 반도체 장치가 실현될 수 있다. 산화물 반도체층(140) 내의 수소 농도는 2차 이온 질량분석법(SIMS; secondary ion mass spectroscopy)에 의해 측정되었다는 점에 유의한다.
또한, 층간 절연층(146) 위에는 절연층(152)이 제공된다. 절연층(152)에 매립되도록 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)이 제공된다. 여기서, 전극(154a)은 전극(150a)과 접하고; 전극(154b)은 전극(150b)과 접하며; 전극(154c)은 전극(150c) 및 전극(150d)과 접하고; 전극(154d)은 전극(150e)과 접한다.
즉, 도 2a 및 도 2b에 나타낸 반도체 장치에서는, 트랜지스터(160)의 게이트 전극(110a)은 전극(130c, 136c, 150c, 154c, 및 150d)을 통해 트랜지스터(162)의 소스 또는 드레인 전극(142a)에 전기적으로 접속된다.
<반도체 장치 제조 방법>
그 다음, 전술된 반도체 장치 제조 방법의 예를 설명한다. 우선, 도 3a 내지 도 3h를 참조하여 하부의 트랜지스터(160)의 제조 방법을 설명한 다음, 도 4의 (a) 내지 (g)와 도 5의 (a) 내지 (d)를 참조하여 상부의 트랜지스터(162)의 제조 방법을 설명한다.
<하부의 트랜지스터 제조 방법>
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 3a 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등을 포함하는 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등을 포함하는 화합물 반도체 기판, SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판이 이용되는 예를 설명한다. 일반적으로, "SOI 기판"이란 절연면 위에 실리콘 반도체층을 갖는 반도체 기판을 의미한다는 점에 유의한다. 본 명세서에서는, 용어 "SOI 기판"은 또한, 절연면 위에 실리콘 이외의 재료를 이용한 반도체층을 갖는 기판도 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 한정되지 않는다. SOI 기판의 예로서는, 유리 기판 등의 절연 기판 위에 반도체층을 가지며 반도체층과 절연 기판 사이에 절연층이 개재되어 있는 기판이 포함된다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크로서 기능하는 보호층(102)이 형성된다(도 3a 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 이용하여 형성된 절연층이 이용될 수 있다. 트랜지스터의 임계 전압을 제어하기 위해 상기 단계의 이전 또는 이후에 n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 점에 유의한다. 기판(100)에 포함된 반도체 재료가 실리콘일 때, n형의 도전성을 부여하는 불순물로서, 인, 비소 등이 이용될 수 있다. p형의 도전성을 부여하는 불순물로서, 예를 들어, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
그 다음, 상기의 보호층(102)을 마스크로서 이용하여, 보호층(102)으로 덮이지 않은 영역(노출 영역)의 기판(100)의 일부가 에칭에 의해 제거된다. 따라서, 분리된 반도체 영역(104)이 형성된다(도 3b 참조). 에칭에 대해, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액(etchant)은 에칭되는 대상의 재료에 따라 적절히 선택될 수 있다.
그 다음, 반도체 영역(104)을 피복하도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서 선택적으로 제거됨으로써, 소자 분리 절연층(106)이 형성된다(도 3b 참조). 절연층은, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 이용하여 형성된다. 절연층을 제거하기 위한 방법으로서, CMP 등의 연마 처리와 에칭이 있으며, 이들 중 어느 것이라도 이용될 수 있다. 반도체 영역(104)이 형성된 후 또는 소자 분리 절연층(106)이 형성된 후에, 보호층(102)이 제거된다는 점에 유의한다.
그 다음, 반도체 영역(104) 위에 절연층이 형성되고, 절연층 위에 도전 재료를 포함하는 층이 형성된다.
절연층은 이후의 게이트 절연층으로서 역할하며, 바람직하게는, CVD법, 스퍼터링법 등에 의해 얻어진 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막을 이용한 단층 구조 또는 적층 구조를 가진다. 대안으로서, 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화시킴으로써, 상기 절연층이 얻어질 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 수소 등과의 혼합 가스를 이용하여 실시될 수 있다. 절연층의 두께에는 특별한 제한이 없지만, 두께는, 예를 들어, 1 nm 이상 100 nm 이하일 수 있다.
도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 대안으로서, 도전 재료를 포함하는 층은, 도전 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 역시 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 다양한 성막 방법들 중 임의의 방법이 적용될 수 있다. 본 실시 형태에서는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예를 설명한다는 점에 유의한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭함으로써, 게이트 절연층(108a) 및 게이트 전극(110a)이 형성된다(도 3c 참조).
그 다음, 게이트 전극(110a)을 덮는 절연층(112)이 형성된다(도 3c 참조). 반도체 영역(104)에 인(P), 비소(As) 등이 첨가됨으로써, 얕은 접합 깊이를 갖는 불순물 영역(114)이 형성된다(도 3c 참조). n채널 트랜지스터가 형성되도록 여기서는 인 또는 비소가 첨가되지만, p형 트랜지스터를 형성하는 경우에는, 붕소(B) 또는 알루미늄(Al) 등의 불순물 원소를 첨가될 수도 있다는 점에 유의한다. 또한, 불순물 영역(114)의 형성에 의해 반도체 영역(104)에는 게이트 절연층(108a) 아래에 채널 형성 영역(116)이 형성된다는 점에도 유의한다(도 3c 참조). 여기서, 첨가된 불순물의 농도는 적절히 설정될 수 있다; 반도체 소자가 고도로 미세화될 경우에는, 그 농도가 높게 설정되는 것이 바람직하다. 또한, 절연층(112)의 형성 후 불순물 영역(114)이 형성되는 여기서 이용되는 공정 대신에, 불순물 영역(114)의 형성 후에 절연층(112)이 형성되는 공정이 이용될 수도 있다.
그 다음, 측벽 절연층(118)이 형성된다(도 3d 참조). 절연층(112)을 피복하도록 절연층이 형성된 다음, 고도의 이방성 에칭을 실시함으로써, 측벽 절연층(118)이 자기 정합적으로 형성될 수 있다. 이때 절연층(112)이 부분적으로 에칭되어 게이트 전극(110a)의 상면과 불순물 영역(114)의 상면이 노출되는 것이 바람직하다.
그 후, 게이트 전극(110a), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 절연층이 형성된다. 절연층과 접하는 불순물 영역(114)의 영역에 인(P), 비소(As) 등이 첨가됨으로써, 고농도 불순물 영역(120)이 형성된다(도 3e 참조). 그 다음, 절연층이 제거되고, 게이트 전극(110a), 측벽 절연층(118), 고농도 불순물 영역(120) 등을 덮도록 금속층(122)이 형성된다(도 3e 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 방법들 중 임의의 방법이 금속층(122)의 형성에 적용될 수 있다. 낮은 저항을 갖는 금속 화합물을 형성하도록 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 포함된다.
그 다음, 열 처리가 실시됨으로써, 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 3f 참조). 게이트 전극(110a)에 대해 다결정 실리콘을 이용하는 경우, 금속층(122)과 접하는 게이트 전극(110a)의 부분도 금속 화합물 영역을 가진다는 점에 유의한다.
열 처리로서, 예를 들어, 플래시 램프(flash lamp)를 이용한 조사가 이용될 수 있다. 물론 또 다른 열 처리 방법이 이용될 수도 있지만, 금속 화합물의 형성시에 화학 반응의 제어성을 향상시키기 위하여 극히 짧은 시간 동안 열 처리를 실현할 수 있는 방법이 이용되는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료의 반응을 통해 형성되며, 충분히 증가된 도전성을 가진다는 점에 유의한다. 금속 화합물 영역의 형성에 의해, 전기 저항이 충분히 저감되고 소자 특성이 향상될 수 있다. 금속 화합물 영역(124)의 형성 후에, 금속층(122)이 제거된다.
상기 단계들에서 형성된 구성요소들을 덮도록 층간 절연층(126 및 128)이 형성된다(도 3g 참조). 층간 절연층(126 및 128)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 대안으로서, 폴리이미드 또는 아크릴 등의 유기 절연 재료가 이용될 수 있다. 여기서는, 층간 절연층(126)과 층간 절연층(128)이 2층 구조를 형성하지만, 층간 절연층의 구조는 이것으로 한정되지 않는다는 점에 유의한다. 층간 절연층(128)이 형성된 후 평탄화되도록 층간 절연층(128)의 표면에는 CMP 처리, 에칭 등이 실시되는 것이 바람직하다는 점에 유의한다.
그 후, 금속 화합물 영역(124)까지 도달하는 개구가 층간 절연층에 형성된 다음, 그 개구에 소스 또는 드레인 전극(130a), 및 소스 또는 드레인 전극(130b)이 형성된다(도 3h 참조). 예를 들어, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 다음과 같이 형성될 수 있다: PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된다; 그 다음, 에칭, CMP 처리 등에 의해 도전층의 일부가 제거된다.
또한, 도전층의 일부를 제거함으로써 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 형성하는 경우, 그 표면이 평탄화되도록 가공되는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구를 포함하는 영역에 얇은 두께를 갖도록 티타늄 막, 질화 티타늄 막 등이 형성된 다음, 개구에 매립되도록 텅스텐 막이 형성되는 경우, 그 후에 행하는 CMP는 텅스텐 막, 티타늄 막, 질화 티타늄 막 등의 불필요한 부분을 제거하고, 표면의 평탄성을 향상시킬 수 있다. 전술된 바와 같이 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)의 표면을 포함하는 표면을 평탄화함으로써, 이후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등이 형성될 수 있다.
금속 화합물 영역(124)과 접촉하는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)만을 설명하지만, 바로 이 단계에서, 게이트 전극(110a)과 접촉하는 전극(예를 들어, 도 2a의 전극(130c)) 등이 형성될 수 있다는 점에 유의한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)에 대해 이용되는 재료에 관해서는 특별히 제한은 없고, 다양한 도전 재료들 중 임의의 재료가 이용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 도전성 재료가 이용될 수 있다.
상기 공정을 통해, 반도체 재료를 포함하는 기판(100)을 이용하여 형성된 트랜지스터(160)가 형성된다. 상기 공정이 실시된 후에, 추가적인 전극, 배선, 절연층 등이 형성될 수도 있다는 점에 유의한다. 층간 절연층 및 도전층이 적층된 다층 배선 구조가 배선 구조로서 이용될 때, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부의 트랜지스터 제조 방법>
그 다음, 도 4의 (a) 내지 (g)와 도 5의 (a) 내지 (d)를 참조하여, 층간 절연층(128) 위에 트랜지스터(162)가 제조되는 공정을 설명한다. 층간 절연층(128) 위에 각종 전극, 트랜지스터(162) 등을 제조하는 공정을 나타내는 도 4의 (a) 내지 (g)와 도 5의 (a) 내지 (d)에서는, 트랜지스터(162) 아래의 트랜지스터(160) 등은 생략된다는 점에 유의한다.
우선, 층간 절연층(128), 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c) 위에 절연층(132)이 형성된다(도 4의 (a) 참조). 절연층(132)은 PVD법, CVD법 등에 의해 형성될 수 있다. 절연층(132)에 대해, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료가 이용될 수 있다.
그 다음, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)까지 도달하는 개구가 절연층(132)에 형성된다. 이때, 게이트 전극(136d)이 형성되는 영역에 또 다른 개구가 형성된다. 개구에 매립되도록 도전층(134)이 형성된다(도 4의 (b) 참조). 예를 들어, 상기 개구는 마스크를 이용한 에칭에 의해 형성될 수 있다. 마스크는, 예를 들어, 포토마스크를 이용한 노광에 의해 형성될 수 있다. 에칭에 대해, 습식 에칭 또는 건식 에칭이 실시될 수 있지만, 미세 패터닝의 관점에서 건식 에칭이 바람직하다. 도전층(134)은 PVD법, CVD법 등의 성막 방법에 의해 형성될 수 있다. 도전층(134)에 대한 재료의 예로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료, 이들의 합금, 및 이들 중 임의의 것을 포함하는 화합물(예를 들어, 이들 중 임의의 것의 질화물)이 포함된다.
구체적으로는, 예를 들어, 도전층(134)은 다음과 같이 형성될 수 있다: 개구를 포함하는 영역에 PVD법에 의해 얇은 두께를 갖도록 티타늄 막이 형성된 다음, CVD법에 의해 얇은 두께를 갖도록 질화 티타늄 막이 형성된다; 그 다음, 개구에 매립되도록 텅스텐 막이 형성된다. 여기서, PVD법에 의해 형성되는 티타늄 막은, 계면의 산화막을 환원하고, 하부 전극(여기서는, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 전극(130c) 등)과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 후속하여 형성되는 질화 티타늄 막은 도전성 재료의 확산을 방지하는 배리어 특성(barrier property)을 가진다. 대안으로서, 티타늄, 질화 티타늄 등을 이용하여 형성된 배리어 막이 형성된 후에, 도금법에 의해 구리막이 형성될 수도 있다.
도전층(134)이 형성된 후에는, 에칭, CMP 처리 등에 의해 도전층(134)의 일부가 제거되어, 절연층(132)이 노출되고, 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)이 형성된다(도 4의 (c) 참조). 상기 도전층(134)의 일부를 제거함으로써 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)이 형성될 때, 평탄화된 표면이 얻어지도록 가공하는 것이 바람직하다는 점에 유의한다. 절연층(132), 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)의 표면을 평탄화함으로써, 이후의 단계에서 양호한 전극, 배선, 절연층, 반도체층 등이 형성될 수 있다.
그 후, 절연층(132), 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)을 덮도록 게이트 절연층(138)이 형성된다(도 4의 (d) 참조). 게이트 절연층(138)은 스퍼터링법, CVD법 등에 의해 형성될 수 있다. 또한, 게이트 절연층(138)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(silicon oxynitride), 질화 산화 실리콘(silicon nitride oxide), 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하는 것이 바람직하다. 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수도 있다는 점에 유의한다. 예를 들어, 원료 가스(source gas)로서, 실란(SiH4), 산소, 및 질소를 이용한 플라즈마 CVD법에 의해 산화 질화 실리콘의 게이트 절연층(138)이 형성될 수 있다. 게이트 절연층(138)의 두께에는 특별한 제한이 없지만, 두께는, 예를 들어, 10 nm 이상 500 nm 이하일 수 있다. 적층 구조가 이용될 때, 예를 들어, 50 nm 이상 200 nm 이하의 두께를 갖는 제1 게이트 절연층과, 제1 게이트 절연층 위에 5 nm 이상 300 nm 이하의 두께를 갖는 제2 게이트 절연층을 적층함으로써 게이트 절연층(138)이 형성되는 것이 바람직하다.
불순물을 제거함으로써 i형 산화물 반도체 또는 실질적으로 i형의 산화물 반도체(고순도화된 산화물 반도체)가 되도록 한 산화물 반도체는, 계면 준위(interface state)나 계면 전하에 매우 민감하다; 따라서, 이러한 산화물 반도체가 산화물 반도체층에 대해 이용될 때, 산화물 반도체층과 게이트 절연층 사이의 계면이 중요하다는 점에 유의한다. 즉, 고순도화된 산화물 반도체층에 접하는 게이트 절연층(138)은 높은 품질을 가질 필요가 있다.
예를 들어, 마이크로파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD법은, 치밀하고 절연 내압이 높은 고품질의 게이트 절연층(138)을 형성할 수 있기 때문에 바람직하다. 이것은, 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 서로 접할 때, 계면 준위가 저감될 수 있고 계면 특성이 양호해질 수 있기 때문이다.
물론, 게이트 절연층으로서 양호한 품질을 갖는 절연층이 형성될 수 있는 것이라면, 이러한 고순도화된 산화물 반도체층이 이용되는 경우에도, 스퍼터링법이나 플라즈마 CVD법 등의 또 다른 방법이 이용될 수 있다. 대안으로서, 형성된 이후의 열 처리에 의해 막 품질 및 계면 특성이 개질(modify)되는 절연층이 적용될 수도 있다. 어쨌든, 게이트 절연층(138)으로서의 품질이 양호하고, 게이트 절연층과 산화물 반도체층 사이의 계면 준위 밀도를 저감시켜 양호한 계면을 형성할 수 있는 층이 적당하다.
게다가, 불순물이 산화물 반도체에 포함되면, 85℃, 2x106 V/cm, 12시간 동안의 게이트 바이어스 온도 스트레스 시험(BT 시험)에서, 불순물과 산화물 반도체의 주성분 사이의 결합이, 강한 전계(B: 바이어스)와 고온(T: 온도)에 의해 절단되어, 생성된 불포화 결합(dangling bond)이 임계 전압(Vth)의 드리프트를 초래한다.
반면, 개시된 발명의 한 실시 형태에 따르면, 산화물 반도체의 불순물, 특히 수소나 물을 제거하고, 전술된 바와 같이 게이트 절연층과 산화물 반도체층 사이의 양호한 계면 특성을 달성함으로써, BT 시험에서도 안정된 트랜지스터가 제공될 수 있다.
그 다음, 게이트 절연층(138) 위에 산화물 반도체층이 형성되고, 마스크를 이용한 에칭 등의 방법에 의해 가공되어, 섬 형상을 갖는 산화물 반도체층(140)이 형성된다(도 4의 (e) 참조).
산화물 반도체층으로서, 다음과 같은 재료들 중 임의의 재료를 이용하여 형성된 산화물 반도체층이 적용될 수 있다: In-Sn-Ga-Zn-O 등의 4원계 금속 산화물; In-Ga-Zn-O, In-Sn-Zn-O, In-Al-ZnO, Sn-Ga-Zn-O, Al-Ga-Zn-O, 및 Sn-Al-Zn-O 등의 3원계 금속 산화물; In-Zn-O, Sn-Zn-O, Al-Zn-O, Zn-Mg-O, Sn-Mg-O, 및 In-Mg-O 등의 2원계 금속 산화물; In-O, Sn-O, Zn-O 등의 단원계 금속 산화물 등. 또한, 상기 산화물 반도체층은 SiO2를 포함할 수도 있다.
산화물 반도체층으로서, InMO3(ZnO)m (m>0)로 표현되는 박막이 이용될 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. M으로서 Ga를 포함하는 InMO3(ZnO)m (m>0)로 표기되는 산화물 반도체막을 In-Ga-Zn-O계 산화물 반도체라 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 산화물 반도체막(In-Ga-Zn-O계 아몰퍼스막)이라 부른다.
본 실시 형태에서는, 산화물 반도체층으로서, In-Ga-Zn-O계의 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 아몰퍼스 산화물 반도체층이 형성된다. 또한, 아몰퍼스 산화물 반도체층에 실리콘을 첨가함으로써, 결정화가 억제될 수 있다; 따라서, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 산화물 반도체층이 형성될 수도 있다는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층을 형성하기 위한 타겟으로서, 예를 들어, 산화 아연을 주성분으로서 포함하는 금속 산화물 타겟이 이용될 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟(조성비로서 In2O3:Ga2O3:ZnO = 1:1:1 [몰비]) 등을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟(조성비로서, In2O3:Ga2O3:ZnO = 1:1:2 [몰비] 또는 In2O3:Ga2O3:ZnO = 1:1:4 [몰비])이 이용될 수도 있다. 산화물 반도체 성막용 타겟의 충전율은, 90% 내지 100%, 바람직하게는 95%이상(예를 들어, 99.9%)이다. 높은 충전율을 갖는 산화물 반도체 성막용 타겟을 이용하여 치밀한 산화물 반도체층이 형성된다.
산화물 반도체층의 형성 분위기는, 희가스(통상적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다. 구체적으로는, 수소, 물, 수산기, 및 수소화물 등의 불순물의 농도가 수 ppm(parts per million) 정도(바람직하게는 수 ppb(parts per billion))로 저감된 고순도 가스가 바람직하다.
산화물 반도체층의 형성시, 감압 상태로 유지된 처리 챔버에 기판이 고정되고, 기판 온도는 100℃ 이상 600℃ 이하, 바람직하게는, 200℃ 이상 400℃ 이하이다. 기판이 가열되면서 산화물 반도체층이 형성되면, 산화물 반도체층에 포함되는 불순물의 농도가 저감될 수 있다. 또한, 스퍼터링에 기인한 손상이 저감된다. 처리 챔버 내의 잔류 수분이 제거되면서 수소 및 물이 제거된 스퍼터링 가스가 도입되고, 타겟으로서 금속 산화물을 이용하여 산화물 반도체층이 형성된다. 처리 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump)가 이용될 수 있다. 배기 수단은 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)일 수도 있다. 크라이오펌프를 이용하여 배기된 성막 챔버로부터, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물, (바람직하게는, 탄소 원자를 포함하는 화합물) 등을 제거함으로써, 성막 챔버에서 형성된 산화물 반도체층에 포함되는 불순물의 농도를 저감한다.
예를 들어, 성막 조건은 다음과 같이 설정될 수 있다: 기판과 타겟 사이의 거리는 100 mm; 압력은 0.6 Pa; 직류 (DC) 전력이 0.5 kW; 분위기는 산소 분위기(산소 유량 비율이 100%). 펄스 직류 (DC) 전원을 이용하면, 분말 물질(입자 또는 먼지라고도 함)이 저감될 수 있고 막 두께가 균일해질 수 있기 때문에 바람직하다. 산화물 반도체층의 두께는, 2 nm 이상 200 nm 이하, 바람직하게는, 5 nm 이상 30 nm 이하이다. 적절한 두께는 적용되는 산화물 반도체 재료에 의존하고, 산화물 반도체층의 두께는 재료에 따라 적절히 선택될 수도 있다는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층이 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(138) 표면에 부착된 먼지가 제거되는 것이 바람직하다는 점에 유의한다. 여기서, 역 스퍼터링이란, 통상적 스퍼터링법이 스퍼터링 타겟에 이온을 충돌시킴으로써 이루어지는데 반해, 표면에 이온을 충돌시킴으로써 피처리물의 표면의 품질을 향상시키기 위한 방법을 의미한다. 피처리물의 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기에서 표면측에 고주파 전압을 인가하고 기판 부근에 플라즈마를 생성하는 방법이 포함된다. 아르곤 분위기에 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등이 이용될 수도 있다는 점에 유의한다.
산화물 반도체층의 에칭에 대해, 건식 에칭 또는 습식 에칭이 이용될 수도 있다. 물론, 건식 에칭과 습식 에칭의 조합이 이용될 수도 있다. 산화물 반도체층이 희망하는 형상으로 에칭될 수 있도록, 재료에 따라 에칭 조건(에칭 가스, 에칭액, 에칭 시간, 온도 등)이 적절하게 설정된다.
건식 에칭을 위한 에칭 가스의 예는, 염소를 포함하는 가스(염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 또는 사염화탄소(CCl4) 등의 염소계 가스) 등이다. 대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 또는 3 불화 메탄(CHF3) 등의 불소계 가스); 브로민화 수소(HBr); 산소(O2); 이들 가스들 중 임의의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등이 이용될 수도 있다.
건식 에칭법으로서, 평행 평판형 반응성 이온 에칭(RIE; reactive ion etching)법이나, ICP(inductively coupled plasma：유도 결합형 플라즈마) 에칭법이 이용될 수 있다. 희망하는 형상으로 층을 에칭하기 위하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)이 적절하게 설정된다.
습식 에칭에 이용하는 에칭액으로서는, 인산, 아세트산, 및 질산의 혼합 용액, 암모니아 과산화수소 혼합물(31 중량%의 과산화수소수:28 중량%의 암모니아수:물=5:2:2) 등이 이용될 수 있다. 대안으로서, ITO07N(Kanto Chemical Co., Inc 제조) 등의 에칭액이 이용될 수도 있다.
그 다음, 산화물 반도체층에 제1 열 처리를 실시하는 것이 바람직하다. 이 제1 열 처리에 의해, 산화물 반도체층이 탈수화 또는 탈수소화될 수 있다. 제1 열 처리는, 300℃ 이상 750℃ 이하의 온도, 바람직하게는, 400℃ 이상 기판의 변형점 미만의 온도에서 실시된다. 예를 들어, 저항 발열 소자 등을 이용하는 전기로(electric furnace)에 기판이 도입되고, 산화물 반도체층(140)에 대하여 질소 분위기하에서 450℃의 온도로 1시간 동안의 열 처리가 실시된다. 이때, 산화물 반도체층(140)이 대기에 접촉하지 않도록 하여, 물이나 수소의 혼입을 방지한다.
열 처리 장치는 전기로에 한정되지 않으며, 가열된 가스 등의 매체에 의한 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 포함할 수도 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치, LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. GRTA 장치는 고온의 가스를 이용한 열 처리를 위한 장치이다. 가스로서는, 아르곤 등의 희가스나 질소 등의, 열 처리로 인해 피처리물과 반응하지 않는 불활성 가스가 이용된다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다.
예를 들어, 제1 열 처리로서, GRTA는 다음과 같이 실시될 수도 있다. 650℃ 내지 700℃의 고온으로 가열된 불활성 가스에 기판이 놓여지고, 수분 간 가열된 다음, 불활성 가스로부터 꺼내진다. GRTA는 단시간 동안 고온 열 처리를 가능하게 한다. 또한, 이러한 열 처리는 짧은 시간만 소요하기 때문에 온도가 기판의 변형점을 초과하더라도 이러한 열 처리가 적용될 수 있다.
제1 열 처리는, 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 주성분으로서 포함하고, 물, 수소 등을 포함하지 않는 분위기에서 실시되는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치 내에 도입되는 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)의 순도는, 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
일부 경우, 제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층이 결정화되어 미정질층 또는 다결정층이 될 수도 있다. 예를 들어, 산화물 반도체층은 결정화되어 결정화 정도가 90% 이상 또는 80% 이상인 미정질 산화물 반도체층이 될 수도 있다. 또한, 제1 열 처리의 조건 및 산화물 반도체층의 재료에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 아몰퍼스 산화물 반도체층이 될 수도 있다.
산화물 반도체층은, 아몰퍼스 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에 미결정(결정 입자 직경 1 nm 이상 20 nm 이하, 통상적으로는, 2 nm 이상 4 nm 이하의 입자 직경)이 혼재하는 산화물 반도체층이 될 수도 있다.
또한, 산화물 반도체층의 전기 특성은 아몰퍼스 산화물 반도체에 미결정을 배열함으로써 변경될 수 있다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 성막용 타겟을 이용하여 산화물 반도체층을 형성하는 경우, 전기적 이방성을 갖는 In2Ga2ZnO7로 표현되는 결정립(crystal grain)이 배향되어 있는 미결정부(microcrystal portion)를 형성함으로써, 산화물 반도체층의 전기적 특성이 변화될 수 있다.
더 구체적으로는, 예를 들어, In2Ga2ZnO7의 c축을 산화물 반도체층의 표면에 수직한 방향으로 배향시킴으로써, 산화물 반도체층의 표면에 평행한 방향의 도전성이 향상되고, 이로써 산화물 반도체층의 표면에 수직한 방향의 절연성이 증가될 수 있다. 또한, 이러한 미결정부는, 산화물 반도체층으로의 물이나 수소 등의 불순물의 혼입을 억제하는 기능을 가진다.
미결정부를 포함하는 상기 산화물 반도체층은, GRTA에 의해 산화물 반도체층의 표면을 가열함으로써 형성될 수 있다는 점에 유의한다. 또한, Zn의 양이 In 또는 Ga의 양보다 작은 스퍼터링 타겟을 이용하면, 더욱 양호한 형성이 달성될 수 있다.
산화물 반도체층(140)에 실시되는 제1 열 처리는, 섬 형상의 층으로 아직 가공되지 않은 산화물 반도체층(140)에 대해 실시될 수 있다. 그 경우에는, 제1 열 처리 후에, 가열 장치로부터 기판을 꺼내어 포토리소그래피 단계를 실시한다.
상기 열 처리는 산화물 반도체층(140)을 탈수화 또는 탈수소화할 수 있기 때문에, 탈수화 처리 또는 탈수소화 처리라고 부를 수 있다는 점에 유의한다. 이러한 탈수화 처리 또는 탈수소화 처리는, 임의의 타이밍, 예를 들어, 산화물 반도체층을 형성한 후, 산화물 반도체층(140) 위에 소스 또는 드레인 전극을 적층한 후, 또는 소스 또는 드레인 전극 위에 보호 절연층을 형성한 후에 실시될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는, 일회 보다 많이 실시할 수도 있다.
그 다음, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)에 접하여 형성된다(도 4의 (f) 참조). 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)은, 산화물 반도체층(140)을 덮도록 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다.
도전층은 스퍼터링법 등의 PVD법, 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 전술된 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 원소를 포함하는 재료가 이용될 수도 있다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소와 알루미늄을 조합한 재료도 역시 도전층의 재료에 적용될 수 있다.
대안으로서, 도전성 금속 산화물을 이용하여 도전층이 형성될 수도 있다. 도전성 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 - 산화 주석 합금(일부 경우에는 ITO로 약기되는, In2O3-SnO2), 산화 인듐 - 산화 아연 합금(In2O3-ZnO), 또는 이들 금속 산화물 재료들 중 임의의 재료에 실리콘 또는 산화 실리콘을 포함시킨 것이 이용될 수 있다.
도전층은 단층 구조를 갖거나 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층된 2층 구조, 티타늄 막과 알루미늄 막과 티타늄 막이 이 순서로 적층된 3층 구조 등을 들 수 있다.
여기서, 에칭 마스크 형성을 위한 노광을 위해, 자외선, KrF 레이저광, 또는 ArF 레이저광을 이용하는 것이 바람직하다.
트랜지스터의 채널 길이(L)는, 소스 또는 드레인 전극(142a)의 하단부와, 소스 또는 드레인 전극(142b)의 하단부 사이의 간격에 의해 결정된다. 채널 길이(L)가 25 nm 미만인 패턴에 대한 노광이 실시되는 경우, 마스크 형성을 위한 노광은, 수 nm 내지 수십 nm의 극히 짧은 파장의 초자외선(extreme ultraviolet) 영역에서 실시된다. 초자외선을 이용한 노광에서는, 해상도가 높고 초점 심도가 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)가 10 nm 이상 1000 nm 이하가 될 수 있어서, 회로의 동작 속도가 증가될 수 있다. 또한, 트랜지스터의 오프 전류값이 극히 작고, 이것은 전력 소비 전력 증가를 방지한다.
도전층의 에칭시에 산화물 반도체층(140)이 제거되지 않도록 층들의 재료 및 에칭 조건이 적절히 조절된다. 재료 및 에칭 조건에 따라 일부 경우에는, 홈(오목부)을 갖는 산화물 반도체층이 되도록 이 단계에서 산화물 반도체층(140)이 부분적으로 에칭된다.
산화물 반도체층(140)과 소스 또는 드레인 전극층(142a) 사이, 및 산화물 반도체층(140)과 소스 또는 드레인 전극층(142b) 사이에는 산화물 도전층이 형성될 수도 있다. 산화물 도전층과, 소스 또는 드레인 전극층(142a) 및 소스 또는 드레인 전극(142b)을 형성하기 위한 도전층은, 연속하여 형성(연속 성막)될 수 있다. 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층을 제공함으로써, 소스 및 드레인 영역의 저항이 저감될 수 있고 트랜지스터의 고속 동작이 실현될 수 있다.
마스크 및 단계 수를 줄이기 위하여, 투과된 광이 복수의 강도를 갖도록 하는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 형성된 레지스트 마스크를 이용하여 에칭이 실시될 수도 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 갖는 형상(계단 형상)을 가지며, 애싱(ashing)에 의해 형상이 더욱 변형될 수 있다; 따라서, 이 레지스트 마스크는 상이한 패턴으로 가공하는 복수의 에칭 단계에 이용될 수 있다. 즉, 하나의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크가 형성될 수 있다. 따라서, 노광 마스크의 수가 저감될 수 있고, 대응하는 포토리소그래피 단계수도 저감될 수 있어서, 공정의 간략화가 실현될 수 있다.
상기 단계 후에는, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 실시하는 것이 바람직하다는 점에 유의한다. 이 플라즈마 처리에 의해, 노출된 산화물 반도체층의 표면에 부착된 물이 제거된다. 대안으로서, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리가 실시될 수도 있다.
그 후, 대기에 노출되지 않고 산화물 반도체층(140)의 일부에 접하는 보호 절연층(144)이 형성된다(도 4의 (g) 참조).
보호 절연층(144)은, 물이나 수소 등의 불순물이 보호 절연층(144)에 혼입되는 것을 방지하는, 스퍼터링법 등의 방법을 적절히 이용하여 형성될 수 있다. 보호 절연층(144)은 1 nm 이상의 두께로 형성된다. 보호 절연층(144)에 대해 이용될 수 있는 재료로서는, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등이 있다. 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수도 있다. 보호 절연층(144) 형성을 위한 기판 온도는 실온 이상 300℃ 이하인 것이 바람직하다. 보호 절연층(144)의 형성 분위기는, 희가스(통상적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다.
보호 절연층(144)에 수소가 포함되면, 산화물 반도체층으로의 수소의 혼입, 수소에 의한 산화물 반도체층 내의 산소의 추출 등이 야기되고, 산화물 반도체층의 백채널(backchannel) 측의 저항이 낮아져, 기생 채널이 형성될 수도 있다. 따라서, 보호 절연층(144)이 가능한 한 수소를 적게 포함하도록, 수소가 가능한 적게 이용되는 형성 방법을 이용하는 것이 중요하다.
또한, 처리 챔버 내의 잔류 수분을 제거하면서 보호 절연층(144)을 형성하는 것이 바람직하다. 이것은, 산화물 반도체층(140) 및 보호 절연층(144)에 수소, 수산기 또는 물이 포함되는 것을 방지하기 위한 것이다.
처리 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프를 이용하는 것이 바람직하다. 배기 수단은 콜드 트랩을 갖춘 터보 펌프일 수도 있다. 크라이오펌프를 이용하여 배기된 성막 챔버로부터, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물 등을 제거함으로써, 성막 챔버에서 형성된 보호 절연층(144)에 포함되는 불순물의 농도를 저감한다.
보호 절연층(144)의 형성시에 이용되는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 수 ppm 정도로 (바람직하게는, 수 ppb 정도로) 저감된 고순도 가스를 이용하는 것이 바람직하다.
그 다음, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 열 처리(바람직하게는, 200℃ 이상 400℃ 이하의 온도, 예를 들어, 250℃ 이상 350℃ 이하의 온도)를 행하는 것이 바람직하다. 예를 들어, 제2 열 처리는 질소 분위기에서 250℃, 1시간 동안 실시된다. 제2 열 처리는 박막 트랜지스터의 전기적 특성의 변동을 저감할 수 있다.
또한, 열 처리는, 대기 중에서 100℃ 이상 200℃ 이하의 온도에서 1시간 이상 30시간 이하 동안 실시될 수도 있다. 이 열 처리는 일정한 가열 온도에서 실시될 수도 있다. 대안으로서, 다음과 같은 온도 사이클을 복수 회 반복적으로 적용할 수도 있다: 온도가 실온으로부터 100℃ 이상 200℃ 이하의 온도로 상승된 다음, 실온으로 감소된다. 또한, 보호 절연층의 형성 전에 감압 하에서 이 열 처리를 실시할 수도 있다. 감소된 압력은 열 처리 시간을 단축할 수 있게 한다. 이 열 처리는, 제2 열 처리 대신에 실시될 수도 있다; 대안으로서, 이 열 처리는 제2 열 처리의 이전 또는 이후에 추가로 실시될 수도 있다는 점에 유의한다.
그 다음, 보호 절연층(144) 위에 층간 절연층(146)이 형성된다(도 5의 (a) 참조). 층간 절연층(146)은 PVD법, CVD법 등에 의해 형성될 수 있다. 층간 절연층(146)에 대해, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료가 이용될 수 있다. 또한, 층간 절연층(146)이 형성된 후 층간 절연층(146)의 표면은 CMP 처리, 에칭 처리 등을 거쳐 평탄화되는 것이 바람직하다.
그 다음, 전극(136a, 136b, 및 136c), 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)까지 도달하는 개구가 층간 절연층(146), 보호 절연층(144), 및 게이트 절연층(138)에 형성된다; 그 다음, 개구에 매립되도록 도전층(148)이 형성된다(도 5의 (b) 참조). 예를 들어, 상기 개구는 마스크를 이용한 에칭에 의해 형성될 수 있다. 마스크는, 예를 들어, 포토마스크를 이용한 노광에 의해 형성될 수 있다. 에칭에 대해, 습식 에칭 또는 건식 에칭이 실시될 수 있지만, 미세 패터닝의 관점에서 건식 에칭이 바람직하다. 도전층(148)은 PVD법, CVD법 등의 성막 방법에 의해 형성될 수 있다. 도전층(148)에 대한 재료의 예로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료, 이들의 합금, 및 이들 중 임의의 것을 포함하는 화합물(예를 들어, 이들 중 임의의 것의 질화물)이 포함된다.
구체적으로는, 예를 들어, 도전층(148)은 다음과 같이 형성될 수 있다: 개구를 포함하는 영역에 PVD법에 의해 얇은 두께를 갖도록 티타늄 막이 형성된 다음, CVD법에 의해 얇은 두께를 갖도록 질화 티타늄 막이 형성된다; 그 다음, 개구에 매립되도록 텅스텐 막이 형성된다. 여기서, PVD법에 의해 형성되는 티타늄 막은, 계면의 산화막을 환원하고, 하부 전극(여기서는 전극(136a, 136b, 및 136c), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b) 등)과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 후속하여 형성되는 질화 티타늄은 도전성 재료의 확산이 방지되도록 하는 배리어 특성(barrier property)을 가진다. 대안으로서, 티타늄, 질화 티타늄 등을 이용하여 형성된 배리어 막이 형성된 후에, 도금법에 의해 구리막이 형성될 수도 있다.
도전층(148)이 형성된 후에는, 에칭 처리, CMP 처리 등에 의해 도전층(148)의 일부가 제거되어, 층간 절연층(146)이 노출되고, 전극들(150a, 150b, 150c, 150d, 및 150e)이 형성된다(도 5의 (c) 참조). 상기 도전층(148)의 일부를 제거함으로써 전극들(150a, 150b, 150c, 150d, 및 150e)이 형성될 때, 평탄화된 표면이 얻어지도록 가공하는 것이 바람직하다는 점에 유의한다. 층간 절연층(146) 및 전극들(150a, 150b, 150c, 150d, 및 150e)의 표면을 평탄화함으로써, 이후의 단계에서 양호한 전극, 배선, 절연층 등이 형성될 수 있다.
또한, 절연층(152)이 형성되고, 전극들(150a, 150b, 150c, 150d, 및 150e)까지 도달하는 개구가 절연층(152)에 형성된다; 그 다음, 개구에 매립되도록 도전층이 형성된다. 그 후, 에칭, CMP 등에 의해 도전층의 일부가 제거되어, 절연층(152)이 노출되고, 전극들(154a, 154b, 154c, 및 154d)이 형성된다(도 5의 (d) 참조). 이 단계는 전극(150a) 등을 형성하는 단계와 유사하다; 따라서, 여기서는 상세한 설명을 생략한다.
전술된 바와 같이 트랜지스터(162)가 제조될 때, 산화물 반도체층(140)의 수소 농도는 5×1019 atoms/cm3 이하이고, 트랜지스터(162)의 오프 전류는 1×10-13 A 이하이다. 따라서, 수소 농도가 충분히 저감되고 산소 결핍에 기인하는 결함이 저감된 고순도화된 산화물 반도체층(140)을 이용함으로써, 우수한 특성을 갖는 트랜지스터(162)가 얻어질 수 있다. 또한, 하부에는 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터(160)를 포함하고, 상부에는 산화물 반도체를 이용하여 형성된 트랜지스터(162)를 포함하는 우수한 특성을 갖는 반도체 장치가 제조될 수 있다.
탄화 실리콘(예를 들면, 4H-SiC)은 산화물 반도체와 필적하는 반도체 재료라는 점에 유의한다. 산화물 반도체와 4H-SiC는 공통된 몇 가지를 가진다. 한 예가 캐리어 밀도이다. 실온에서의 페르미-디락 분포(Fermi-Dirac distribution)를 이용하면, 산화물 반도체의 소수 캐리어의 밀도는 약 10-7/cm3로 추정되며, 이것은 4H-SiC의 6.7x10-11/cm3와 같이 극히 낮다. 산화물 반도체의 소수 캐리어 밀도를 실리콘의 진성 캐리어 밀도(약 1.4x1010/cm3)와 비교하면, 산화물 반도체의 소수 캐리어 밀도가 상당히 낮다는 것을 쉽게 이해할 수 있다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0 eV 내지 3.5 eV이며, 4H-SiC의 에너지 밴드 갭은 3.26 eV이고, 이것은, 산화물 반도체 및 탄화 실리콘 양쪽 모두가 와이드 갭 반도체라는 것을 의미한다.
대조적으로, 산화물 반도체와 탄화 실리콘 사이에는 큰 차이점, 즉, 공정 온도가 존재한다. 탄화 실리콘을 이용하는 반도체 공정에서는 대개 1500℃ 내지 2000℃의 활성화를 위한 열 처리를 필요로 하기 때문에, 탄화 실리콘 이외의 반도체 재료를 이용하여 형성되는 반도체 소자와 탄화 실리콘의 적층을 형성하는 것은 어렵다. 이것은, 이러한 높은 온도에 의해 반도체 기판, 반도체 소자 등이 손상되기 때문이다. 반면, 산화물 반도체는 300℃ 내지 500℃(유리 전이 온도 이하의 온도, 최대 약 700℃)의 열 처리에 의해 형성된다; 따라서, 다른 반도체 재료를 이용하여 집적 회로를 형성한 후, 산화물 반도체를 이용하여 반도체 소자를 형성할 수 있다.
산화물 반도체는, 유리 기판 등의 낮은 내열성의 기판을 이용할 수 있다는 점에는 탄화 실리콘에 비해 이점을 가진다. 게다가, 산화물 반도체는 또한, 고온에서의 열 처리가 필요하지 않기 때문에 탄화 실리콘에 비해 에너지 비용이 충분히 저감될 수 있다는 점에서 이점을 가진다.
산화물 반도체의 상태의 밀도(DOS; density of state) 등의 물성에 관한 많은 연구가 이루어졌지만, 이 연구들은 에너지 갭 내의 국부화된 준위들을 충분히 줄이는 사상을 암시하지는 않는다는 점에 유의한다. 개시된 발명의 한 실시 형태에서는, 국부화된 준위들을 포함할 수 있는 물이나 수소를 산화물 반도체로부터 제거함으로써, 고순도화한 산화물 반도체가 제조된다. 이것은, 국부화된 준위들을 충분히 줄이는 사상에 기초하고 있으며, 우수한 산업 제품의 제조를 실현한다.
수소, 물 등이 제거될 때, 일부 경우에는 산소도 제거된다는 점에 유의한다. 따라서, 산소 결핍에 의해 발생되는 금속의 불포화 결합(dangling bonds)에 산소를 공급하여 산소 결핍에 기인하는 국부화된 준위들을 감소시킴으로써, 산화물 반도체를 더욱 고순도화(i형 산화물 반도체)하는 것이 바람직하다. 예를 들어, 산소 결핍에 기인하는 국부화된 준위들이 다음과 같은 방식으로 저감될 수 있다: 채널 형성 영역에 접하여 과잉 산소를 갖는 산화막이 형성된다; 그리고, 200℃ 내지 400℃, 통상적으로는, 약 250℃에서의 열 처리가 실시되어, 산화막으로부터 산화물 반도체에 산소가 공급된다.
또한, 제2 열 처리에 이어, 수소나 물을 충분히 제거한 분위기 또는 산소 분위기에서 실시되는 강온 단계에서 산화물 반도체에 산소를 공급할 수 있다.
산화물 반도체의 결함 요인은, 과잉 수소에 의한 전도 대역 아래의 0.1 eV 내지 0.2 eV의 얕은 준위, 산소 결핍에 기인하는 깊은 준위 등이라고 생각될 수 있다. 이들 결함을 제거하기 위하여 수소를 철저히 제거하고 산소를 충분히 공급한다는 기술 사상이 유효할 것이다.
또한, 산화물 반도체는 일반적으로 n형 도전성을 갖지만, 개시된 발명의 한 실시 형태에서는, 물이나 수소 등의 불순물을 제거하고 산화물 반도체의 구성 원소인 산소를 공급함으로써 산화물 반도체가 i형 산화물 반도체로 된다는 점에 유의한다. 이 점에서, 불순물을 첨가함으로써 i형 실리콘이 되는 실리콘의 경우와 달리, 개시된 발명의 한 실시 형태는 신규한 기술 사상을 포함한다.
본 실시 형태에서 산화물 반도체를 이용하여 형성된 트랜지스터(162)는 보텀-게이트 트랜지스터이다; 그러나, 본 발명의 실시 형태는 이것으로 한정되지 않는다는 점에 유의한다. 트랜지스터(162)는 보텀-게이트 트랜지스터, 탑-게이트 트랜지스터, 또는 듀얼-게이트 트랜지스터일 수도 있다. 듀얼-게이트 트랜지스터란, 게이트 절연층이 사이에 제공된 채, 채널 영역의 위에 및 아래에 2개의 게이트 전극층이 제공되는 트랜지스터를 말한다.
<산화물 반도체를 이용한 트랜지스터의 전기 전도 메커니즘>
도 31, 도 32, 도 33a 및 도 33b, 및 도 34를 참조하여, 산화물 반도체를 포함하는 트랜지스터의 전기 전도 메커니즘을 설명한다. 이하의 설명은 용이한 이해를 위해 이상적 상황에 기초하고 있으며 반드시 실제 상황을 반영하는 것은 아니라는 점에 유의한다. 또한, 이하의 설명은 단지 고찰에 불과하며, 본 발명의 유효성에 영향을 미치지 않다는 점에 유의한다.
도 31은 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 단면도이다. 사이에 게이트 절연층(GI)이 개재된 채 게이트 전극(GE1) 위에 산화물 반도체층(OS)이 제공되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 제공된다. 소스 전극(S) 및 드레인 전극(D)을 덮도록 절연층이 제공된다.
도 32는 도 31의 A-A' 단면의 에너지 밴드도(개략도)이다. 도 32에서, 검정색 원(●)과 흰색 원(○)은 각각 전자와 정공을 나타내며 전하(-q, +q)를 각각 갖고 있다. 드레인 전극에 양의 전압(VD > 0)이 인가될 때, 점선은 게이트 전극에 전압이 인가되지 않는 경우(VG = 0)를 나타내고, 실선은 게이트 전극에 양의 전압(VG > 0)이 인가되는 경우를 나타낸다. 게이트 전극에 전압이 인가되지 않는 경우, 높은 전위 장벽 때문에 전극으로부터 산화물 반도체측으로 캐리어(전자)가 주입되지 않아 전류가 흐르지 않고, 이것은 오프 상태를 의미한다. 한편, 게이트 전극에 양의 전압이 인가되면, 전위 장벽이 낮아져 전류가 흐르며, 이것은 온 상태를 의미한다.
도 33a 및 도 33b는 도 31의 B-B' 단면의 에너지 밴드도(개략도)이다. 도 33a는, 게이트 전극(GE1)에 양의 전압(VG>0)이 인가되고 소스 전극과 드레인 전극 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 도 33b는, 게이트 전극(GE1)에 음의 전압(VG<0)이 인가되고 소수 캐리어는 흐르지 않는 오프 상태를 나타낸다.
도 34는 진공 준위와 금속의 일함수(φM) 사이의 관계, 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타낸다.
상온에서, 금속 내의 전자는 축퇴(degenerate)되고, 페르미 준위는 전도 대역에 위치한다. 한편, 종래의 산화물 반도체는, 페르미 준위(EF)가 밴드갭의 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져 전도 대역에 더 가깝게 위치하고 있는 n형 반도체이다. 산화물 반도체에서 수소의 일부는 도너(donor)이고 산화물 반도체가 n형 반도체가 되도록 야기하는 요인의 하나인 것으로 알려져 있다는 점에 유의한다.
한편, 개시된 발명의 한 실시 형태에 따른 산화물 반도체는, 산화물 반도체가 n형 도전성을 갖게 하는 한 요인인 수소를 제거하여 산화물 반도체의 주성분이 아닌 원소(불순물 원소)가 가능한 한 적게 포함되도록 하는 방식으로 고순도화되도록 함으로써, 진성(i형) 또는 실질적으로 진성의 산화물 반도체층이 되게끔 만들어진다. 즉, 개시된 발명의 한 실시 형태에 따른 산화물 반도체는, 불순물 원소를 첨가함으로써 i형 산화물 반도체가 되는 산화물 반도체가 아니라, 수소나 물 등의 불순물을 가능한 한 많이 제거함으로써 고순도화되는 i형(진성 반도체) 또는 거의 i형인 산화물 반도체이다. 이런 방식으로, 페르미 준위(EF)는 진성 페르미 준위(Ei)에 극히 근접할 수 있다.
산화물 반도체의 밴드갭(Eg)은 3.15 eV이고 전자 친화력(χ)은 4.3 V라고 일컬어진다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우, 금속과 산화물 반도체 사이의 계면에, 전자에 대한 쇼트키 장벽(Schottky barrier)은 형성되지 않는다.
이때, 전자는, 도 33a에 나타낸 바와 같이 게이트 절연층과 고순도화된 산화물 반도체 사이의 계면 부근(에너지 관점에서 안정된 산화물 반도체의 최저부)으로 이동한다.
또한, 도 33b에 나타낸 바와 같이, 게이트 전극(GE1)에 음의 전위가 인가되면, 소수 캐리어인 정공은 실질적으로 제로이므로 전류값은 제로에 극히 가깝다.
이런 방식으로, 주성분 이외의 원소(즉, 불순물 원소)가 가능한 한 적게 포함되도록 고순도화됨으로써, 진성(i형) 또는 실질적으로 진성의 산화물 반도체가 얻어진다. 따라서, 산화물 반도체와 게이트 절연층 사이의 계면의 특성이 분명해진다. 그 때문에, 게이트 절연층이 산화물 반도체와 양호한 계면을 형성할 수 있을 것이 필요하다. 구체적으로는, 예를 들어, VHF 대역 내지 마이크로파 대역 범위의 전원 주파수로 생성되는 고밀도 플라즈마를 이용한 CVD법에 의해 형성되는 절연층, 스퍼터링법에 의해 형성되는 절연층 등을 이용하는 것이 바람직하다.
산화물 반도체를 고순도화하고 산화물 반도체와 게이트 절연층 사이의 계면을 양호하게 하면, 예를 들어, 트랜지스터가 1×104 μm의 채널 폭(W)과 3 μm의 채널 길이(L)를 갖는 경우에는, 10-13 A 이하의 오프 전류, 0.1 V/dec의 임계이하 스윙(subthreshold swing)(S 값)(100 nm 두께의 게이트 절연층)을 실현할 수 있다.
전술된 바와 같이 주성분 이외의 원소(불순물 원소)를 가능한 한 적게 포함하도록 산화물 반도체를 고순도화하여, 박막 트랜지스터가 양호한 방식으로 동작할 수 있다.
<변형예>
도 6, 도 7의 (a) 및 (b), 도 8의 (a) 및 (b), 및 도 9의 (a) 및 (b)를 참조하여, 반도체 장치의 구조의 변형예를 설명한다. 이하의 변형예에서는, 트랜지스터(162)의 구조가 앞서 설명된 것과는 상이하다는 점에 유의한다. 즉, 트랜지스터(160)의 구조는 앞서 설명된 것과 유사하다.
도 6에 나타낸 예에서는, 트랜지스터(162)는 산화물 반도체층(140) 아래에 게이트 전극(136d)을 포함하고, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)은 산화물 반도체층(140)의 하측 표면에서 산화물 반도체층(140)과 접한다. 평면 구조는 단면 구조에 대응하여 적절히 변경될 수도 있기 때문에, 여기서는, 단면 구조만을 설명한다.
도 6에 나타낸 구조와 도 2a 및 도 2b에 나타낸 구조 사이의 큰 차이점으로서, 소스 또는 드레인 전극(142a)과 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)에 접속되어 있는 접속 위치가 있다. 즉, 도 2a 및 도 2b에 나타낸 구조에서는, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)은 산화물 반도체층(140)의 상측 표면에서 산화물 반도체층(140)에 접한다; 반면, 도 6에 나타낸 구조에서는, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 하측 표면에서 산화물 반도체층(140)에 접한다. 또한, 접촉에서의 이러한 차이점에 기인하여, 또 다른 전극, 또 다른 절연층 등의 위치가 변한다. 각 구성 요소의 상세사항에 관하여, 도 2a 및 도 2b를 참조할 수 있다.
구체적으로는, 반도체 장치는, 층간 절연층(128) 위에 제공된 게이트 전극(136d); 게이트 전극(136d) 위에 제공된 게이트 절연층(138); 게이트 절연층(138) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 포함한다.
여기서, 게이트 전극(136d)은 층간 절연층(128) 위에 형성된 절연층(132)에 매립되도록 제공된다. 또한, 게이트 전극(136d)과 마찬가지로, 전극(136a), 전극(136b), 및 전극(136c)은, 각각, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)과 접하여 형성된다.
트랜지스터(162) 위에는, 산화물 반도체층(140)의 일부와 접하여 보호 절연층(144)이 제공된다. 보호 절연층(144) 위에는 층간 절연층(146)이 제공된다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에는, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)에 도달하는 개구가 형성된다. 이 개구에서, 전극(150d) 및 전극(150e)이, 각각, 소스 또는 드레인 전극층(142a), 및 소스 또는 드레인 전극(142b)과 접하도록 형성된다. 전극(150d) 및 전극(150e)과 마찬가지로, 게이트 절연층(138), 보호 절연층(144), 및 층간 절연층(146)에 제공된 개구에서, 각각, 전극(136a), 전극(136b), 및 전극(136c)과 접하도록 전극(150a), 전극(150b), 및 전극(150c)이 형성된다.
또한, 층간 절연층(146) 위에는 절연층(152)이 제공된다. 절연층(152)에 매립되도록 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)이 제공된다. 여기서, 전극(154a)은 전극(150a)과 접하고; 전극(154b)은 전극(150b)과 접하며; 전극(154c)은 전극(150c) 및 전극(150d)과 접하고; 전극(154d)은 전극(150e)과 접한다.
도 7의 (a) 및 (b) 각각은, 산화물 반도체층(140) 위에 게이트 전극(136d)이 제공된 예를 나타낸다. 여기서, 도 7의 (a)는, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 하측 표면에서 산화물 반도체층(140)에 접하는 예를 나타낸다; 도 7의 (b)는, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 상측 표면에서 산화물 반도체층(140)에 접하는 예를 나타낸다.
도 7의 (a) 및 (b)의 구조는, 산화물 반도체층(140) 위에 게이트 전극(136d)이 제공된다는 점에서 도 2a 및 도 2b와 도 6의 구조와는 크게 다르다. 또한, 도 7의 (a)에 나타낸 구조와 도 7의 (b)에 나타낸 구조 사이의 큰 차이점은, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)과 접하는 면이며, 이것은 산화물 반도체층(140)의 상측 표면 또는 하측 표면 중 어느 하나이다. 또한, 이러한 차이점에 기인하여, 또 다른 전극, 또 다른 절연층 등의 위치가 변한다. 각 구성요소의 상세사항에 관하여, 도 2a 및 도 2b 또는 다른 도면에 나타낸 구조를 참조할 수 있다.
구체적으로는, 도 7의 (a)에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140); 산화물 반도체층(140) 위에 제공된 게이트 절연층(138); 및 산화물 반도체층(140)과 중첩하는 영역에 있는 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 7의 (b)에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 산화물 반도체층(140); 산화물 반도체층(140)의 상측 표면에 접하여 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 산화물 반도체층(140), 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b) 위에 제공된 게이트 절연층(138); 및 산화물 반도체층(140)과 중첩하는 영역에 제공된 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 7의 (a) 및 (b)에 나타낸 구조에서는, 도 2a 및 도 2b에 나타낸 구조 등이 가질 수 있는 구성요소(예를 들어, 전극(150a), 전극(154a) 등)가 일부 경우에는 생략될 수 있다는 점에 유의한다. 이러한 경우, 제조 공정의 간략화가 부차적으로 달성될 수 있다. 물론, 도 2a 및 도 2b 등에 나타낸 구조에서도, 필수적이지 않은 구성요소는 생략될 수 있다.
도 8의 (a) 및 (b) 각각은, 소자가 비교적 큰 크기를 가지며 산화물 반도체층(140) 아래에 게이트 전극(136d)이 제공되는 구조의 예를 나타낸다. 이 경우, 표면의 평탄성이나 피복성이 극히 높을 필요가 없기 때문에, 배선, 전극 등이 절연층에 매립되도록 형성될 필요가 없다. 예를 들어, 도전층이 형성된 다음 패터닝되는 방식으로 게이트 전극(136d) 등이 형성될 수 있다. 도시되지는 않지만, 트랜지스터(160)가 마찬가지로 제조될 수 있다는 점에 유의한다.
도 8의 (a)에 나타낸 구조와 도 8의 (b)에 나타낸 구조 사이의 큰 차이점은, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)과 접하는 면이며, 이것은 산화물 반도체층(140)의 상측 표면 또는 하측 표면 중 어느 하나이다. 또한, 이러한 차이점에 기인하여, 또 다른 전극, 또 다른 절연층 등의 위치가 변한다. 각 구성요소의 상세사항에 관하여, 도 2a 및 도 2b 또는 다른 도면에 나타낸 구조를 참조할 수 있다.
구체적으로는, 도 8의 (a)에 나타낸 구조에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 게이트 전극(136d); 게이트 전극(136d) 위에 제공된 게이트 절연층(138); 게이트 절연층(138) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 포함한다.
도 8의 (b)에 나타낸 구조에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 게이트 전극(136d); 게이트 전극(136d) 위에 제공된 게이트 절연층(138); 게이트 전극(136d)과 중첩하도록 게이트 절연층(138) 위에 제공된 산화물 반도체층(140); 및 산화물 반도체층(140)의 상측 표면에 접하도록 제공된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
도 2a 및 도 2b에 나타낸 구조 등이 갖는 구성요소는 일부 경우에 도 8의 (a) 및 (b)에 나타낸 구조에서도 역시 생략될 수 있다는 점에 유의한다. 이 경우에도, 제조 공정의 간략화가 달성될 수 있다.
도 9의 (a) 및 (b) 각각은, 소자가 비교적 큰 크기를 가지며 산화물 반도체층(140) 위에 게이트 전극(136d)이 제공되는 구조의 예를 나타낸다. 이 경우에도, 표면의 평탄성이나 피복성이 극히 높을 필요가 없기 때문에, 배선, 전극 등이 절연층에 매립되도록 형성될 필요가 없다. 예를 들어, 도전층이 형성된 다음 패터닝되는 방식으로 게이트 전극(136d) 등이 형성될 수 있다. 도시되지는 않지만, 트랜지스터(160)가 마찬가지로 제조될 수 있다는 점에 유의한다.
또한, 도 9의 (a)에 나타낸 구조와 도 9의 (b)에 나타낸 구조 사이의 큰 차이점은, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)과 접하는 면이며, 이것은 산화물 반도체층(140)의 상측 표면 또는 하측 표면 중 어느 하나이다. 또한, 이러한 차이점에 기인하여, 또 다른 전극, 또 다른 절연층 등의 위치가 변한다. 각 구성요소의 상세사항에 관하여, 도 2a 및 도 2b 또는 다른 도면에 나타낸 구조를 참조할 수 있다.
구체적으로는, 도 9의 (a)에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 산화물 반도체층(140) 위에 제공된 게이트 절연층(138); 산화물 반도체층(140)과 중첩하는 영역에 제공된 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 9의 (b)에서, 반도체 장치는, 층간 절연층(128) 위에 제공된 산화물 반도체층(140); 산화물 반도체층(140)의 상측 표면에 접하여 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극층(142a), 소스 또는 드레인 전극층(142b), 및 산화물 반도체층(140) 위에 제공된 게이트 절연층(138); 산화물 반도체층(140)과 중첩하는 영역에 제공된 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 2a 및 도 2b에 나타낸 구조 등이 갖는 구성요소는 일부 경우에 도 9의 (a) 및 (b)에 나타낸 구조에서도 역시 생략될 수 있다는 점에 유의한다. 이 경우에도, 제조 공정의 간략화가 달성될 수 있다.
전술된 바와 같이, 개시된 발명의 한 실시 형태에 따르면, 신규한 구조를 갖는 반도체 장치가 실현된다. 본 실시 형태에서는, 트랜지스터(160)와 트랜지스터(162)가 적층되지만, 반도체 장치의 구조는 이것으로 한정되지 않는다. 또한, 트랜지스터(160)와 트랜지스터(162)의 채널 길이 방향이 서로 수직하는 예를 설명했지만, 트랜지스터(160)와 트랜지스터(162)의 위치는 이것으로 한정되는 것은 아니다. 또한, 트랜지스터들(160, 162)은 서로 중첩하도록 제공될 수도 있다.
본 실시 형태에서는 용이한 이해를 위해 최소 저장 단위(1비트)의 반도체 장치에 대해서 설명했지만, 반도체 장치의 구조는 이것으로 한정되는 것은 아님에 유의한다. 복수의 반도체 장치를 적절히 접속함으로써 더 고도의 반도체 장치를 형성할 수 있다. 예를 들어, 복수의 반도체 장치를 이용함으로써 NAND형 또는 NOR형의 반도체 장치를 만드는 것이 가능하다. 배선의 구조는 도 1에 나타낸 것으로 한정되지 않고 적절히 변경될 수 있다.
본 실시 형태에 따른 반도체 장치에서, 트랜지스터(162)의 작은 오프 전류 특성은 극히 장시간 동안에 데이터를 유지할 수 있게 한다. 즉, DRAM 등에서 필요한 리프레시 동작이 불필요하다; 따라서, 전력 소비가 억제될 수 있다. 또한, 이 반도체 장치는 실질적으로 비휘발성 반도체 장치로서 이용될 수 있다.
트랜지스터(162)의 스위칭 동작에 의해 데이터가 기입되므로, 반도체 장치에서 높은 전압이 필요하지 않고 소자가 열화되지 않는다. 또한, 트랜지스터를 온 또는 오프시킴으로써 데이터가 기입 또는 소거되기 때문에 반도체 장치가 용이하게 고속으로 동작할 수 있다. 또한, 플래시 메모리 등에서 필요한 동작인, 데이터를 소거하는 소거 동작이 필요하지 않다는 이점이 있다.
또한, 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터는 산화물 반도체를 이용하여 형성된 트랜지스터보다 훨씬 높은 속도로 동작할 수 있고, 그에 따라, 저장된 내용의 고속 판독을 실현한다.
본 실시 형태에서 설명된 구조, 방법 등은 임의의 다른 실시 형태와 적절하게 조합될 수 있다.
[실시 형태 2]
본 실시 형태에서는, 본 발명의 실시 형태에 따른 반도체 장치의 회로 구성 및 동작을 설명한다.
반도체 장치에 포함된 메모리 소자(이하에서는 메모리 셀이라고도 함)의 회로도의 예를 도 10에 나타낸다. 도 10에 나타낸 메모리 셀(200)은 다중값형 메모리 셀이며, 소스선(SL), 비트선(BL), 제1 신호선(S1), 제2 신호선(S2), 워드선(WL), 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 및 용량 소자(205)를 포함한다. 트랜지스터(201 및 203)는 산화물 반도체 이외의 재료를 이용하여 형성되고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성된다.
여기서, 트랜지스터(201)의 게이트 전극은, 트랜지스터(202)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된다. 또한, 소스선(SL)은 트랜지스터(201)의 소스 전극에 전기적으로 접속되고, 트랜지스터(203)의 소스 전극은 트랜지스터(201)의 드레인 전극에 전기적으로 접속된다. 비트선(BL)은 트랜지스터(203)의 드레인 전극에 전기적으로 접속되고, 제1 신호선(S1)은 트랜지스터(202)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다. 제2 신호선(S2)은 트랜지스터(202)의 게이트 전극에 전기적으로 접속되고, 워드선(WL)은 트랜지스터(203)의 게이트 전극에 전기적으로 접속된다. 또한, 용량 소자(205)의 한 전극은, 트랜지스터(201)의 게이트 전극과, 트랜지스터(202)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된다. 용량 소자(205)의 다른 전극에는 미리결정된 전위, 예를 들어, GND가 공급된다.
그 다음, 도 10에 나타낸 메모리 셀(200)의 동작을 설명한다. 메모리 셀(200)이 4값형 메모리 셀인 경우를 설명한다. 메모리 셀(200)의 4개 상태는 데이터 "00b", "01b", "10b", 및 "11b"이고, 4개 상태에서 노드 A의 전위는 각각 V00, V01, V10, 및 V11 (V00 < V01 < V10 < V11)이다.
메모리 셀(200)에 기입을 행하는 경우, 소스선(SL)은 0 [V]로 설정되고, 워드선(WL)은 0 [V]로 설정되며, 비트선(BL)은 0 [V]로 설정되고, 제2 신호선(S2)은 2 [V]로 설정된다. 데이터 "00b"의 기입을 행할 때, 제1 신호선(S1)은 V00 [V]로 설정된다. 데이터 "01b"의 기입을 행할 때, 제1 신호선(S1)은 V01 [V]로 설정된다. 데이터 "10b"의 기입을 행할 때, 제1 신호선(S1)은 V10 [V]로 설정된다. 데이터 "11b"의 기입을 행할 때, 제1 신호선(S1)은 V11 [V]로 설정된다. 이때, 트랜지스터(203)는 오프 상태이고 트랜지스터(202)는 온 상태이다. 기입의 끝에서, 제1 신호선(S1)의 전위가 변하기 전에 제2 신호선(S2)이 0 [V]로 설정되어, 트랜지스터(202)가 오프로 된다는 점에 유의한다.
그 결과, 데이터 "00b", "01b", "10b", 또는 "11b"의 기입 후에, 트랜지스터(201)의 게이트 전극에 접속된 노드(이하, 노드 A라고 함)의 전위는, 각각, 약 V00 [V], V01 [V], V10 [V], 또는 V11 [V]이다. 제1 신호선(S1)의 전위에 따라 노드 A에 전하가 축적되고, 트랜지스터(202)의 오프 전류가 극히 작거나 실질적으로 0이기 때문에, 트랜지스터(201)의 게이트 전극의 전위는 장시간 동안 유지된다.
메모리 셀(200)의 판독을 행하는 경우, 우선, 비트선(BL)이 Vpc [V]로 프리차지된다. 그 다음, 소스선(SL)은 Vs _ read [V]로 설정되고, 워드선(WL)은 2 V로 설정되며, 제2 신호선(S2)은 0 V로 설정되고, 제1 신호선(S1)은 0 [V]로 설정된다. 이때, 트랜지스터(203)는 온 상태이고 트랜지스터(202)는 오프 상태이다.
그 결과, 소스선(SL)으로부터 비트선(BL)으로 전류가 흐르고, 비트선은 ((노드 A의 전위) - (트랜지스터(201)의 임계 전압 Vth))로 표현되는 전위로 충전된다. 결과적으로, 비트선(BL)의 전위는 데이터 "00b", "01b", "10b", 및 "11b"에 각각 대응하는 V00 - Vth, V01 - Vth, V10 - Vth, 및 V11 - Vth가 된다. 데이터에 대응하는 비트선들의 전위는 서로 상이하기 때문에, 비트선(BL)에 접속된 판독 회로는 데이터 "00b", "01b", "10b", 및 "11b"를 판독할 수 있다.
m×n 비트의 저장 용량을 포함하는 본 발명의 실시 형태에 따른 반도체 장치의 블록 회로도가 도 11에 나타나 있다.
본 발명의 실시 형태에 따른 반도체 장치는, m개의 워드선(WL), m개의 제2 신호선(S2), n개의 비트선(BL), n개의 제1 신호선(S1), n개의 소스선(SL), 및 m개 셀(행) × n개 셀(열) (m,n은 자연수)의 매트릭스로 배치된 복수의 메모리 셀 200(1,1) 내지 200(m,n)을 포함하는 메모리 셀 어레이(210), 및 판독 회로(211), 제1 신호선 구동 회로(212), 제2 신호선 및 워드선 구동 회로(213), 및 전위 생성 회로(214) 등의 주변 회로를 포함한다. 또 다른 주변 회로로서, 리프레시 회로 등이 제공될 수도 있다.
메모리 셀들 각각, 예를 들어, 메모리 셀 200(i, j)이 고려된다(여기서, i는 1이상 m이하의 정수이고, j는 1이상 n이하의 정수임). 메모리 셀 200(i, j)은 비트선(BL)(j), 제1 신호선(S1)(j), 소스선(SL)(j), 워드선(WL)(i), 및 제2 신호선(S2)(i)에 접속된다. 또한, 비트선 BL(1) 내지 BL(n)과 소스선 SL(1) 내지 SL(n)은 판독 회로(211)에 접속된다. 제1 신호선 S1(1) 내지 S1(n)은 제1 신호선 구동 회로(212)에 접속된다. 워드선 WL(1) 내지 WL(m)과 제2 신호선 S2(1) 내지 S2(m)은 제2 신호선 및 워드선의 구동 회로(213)에 접속된다.
제2 신호선 및 워드선의 구동 회로(213)의 예가 도 12에 나타나 있다. 제2 신호선 및 워드선의 구동 회로(213)는 디코더(215)를 포함한다. 디코더(215)는 스위치를 통해 제2 신호선(S2) 및 워드선(WL)에 접속된다. 또한, 제2 신호선(S2) 및 워드선(WL)은 스위치를 통해 GND(접지 전위)에 접속된다. 스위치들은 판독 인에이블 신호(RE 신호) 또는 기입 인에이블 신호(WE 신호)에 의해 제어된다. 디코더(215)에는 외부로부터 어드레스 신호(ADR)가 입력된다.
제2 신호선 및 워드선의 구동 회로(213)에 어드레스 신호(ADR)가 입력되면, 어드레스에 의해 지정된 행(이하, 선택행이라고 함)이 어서트(assert, 유효화)되고, 그 외의 행(이하, 비선택행이라고 함)은 디어서트(deassert, 비유효화)된다. 또한, RE 신호가 어서트되면, 워드선(WL)은 디코더(215)의 출력에 접속되고, RE 신호가 디어서트되면, 워드선(WL)은 GND에 접속된다. WE 신호가 어서트되면, 제2 신호선(S2)은 디코더(215)의 출력에 접속되고, WE 신호가 디어서트되면, 제2 신호선(S2)은 GND에 접속된다.
제1 신호선 구동 회로(212)의 예를 도 13에 나타낸다. 제1 신호선 구동 회로(212)는 멀티플렉서(MUX1)를 포함한다. 멀티플렉서(MUX1)에는 DI, 및 기입 전위(V00, V01, V10, 및 V11)가 입력된다. 멀티플렉서의 출력 단자는 스위치를 통해 제1 신호선(S1)에 접속된다. 또한, 제1 신호선(S1)은 스위치를 통해 GND에 접속된다. 스위치는 기입 인에이블 신호(WE 신호)에 의해 제어된다.
제1 신호선 구동 회로(212)에 DI가 입력되면, 멀티플렉서(MUX1)는, DI의 값에 따라 기입 전위(V00, V01, V10, 및 V11)로부터 기입 전위(Vw)를 선택한다. 멀티플렉서(MUX1)의 행동이 표 1에 도시되어 있다. WE 신호가 어서트되면, 제1 신호선(S1)에는 선택된 기입 전위(Vw)가 인가된다. WE가 디어서트되면, 제1 신호선(S1)에는 0 V가 인가된다(제1 신호선 S1은 GND에 접속된다).
Figure pct00001
판독 회로(211)의 예를 도 14에 나타낸다. 판독 회로(211)는 복수의 감지 증폭기 회로, 논리 회로(219) 등을 포함한다. 각 감지 증폭기 회로의 한 입력 단자는 스위치를 통해 비트선(BL) 또는 배선(Vpc)에 접속된다. 참조 전위들(Vref0, Vref1, 및 Vref2) 중 임의의 하나가 각각의 감지 증폭기 회로의 다른 입력 단자에 입력된다. 각각의 감지 증폭기 회로의 출력 단자는 논리 회로(219)의 입력 단자에 접속된다. 스위치들은 판독 인에이블 신호(RE 신호)에 의해 제어된다는 점에 유의한다.
각 참조 전위(Vref0, Vref1, 및 Vref2)의 값을, V00-Vth < Vref0 < V01-Vth < Vref1 < V10-Vth < Vref2 < V11-Vth를 충족하도록 설정함으로써, 메모리 셀의 상태가 3비트의 디지털 신호로서 판독될 수 있다. 예를 들어, 데이터 "00b"의 경우에는, 비트선(BL)의 전위는 (V00-Vth)이다. 여기서, 비트선의 전위는 참조 전위들(Vref0, Vref1, 및 Vref2) 중 임의의 것보다도 작기 때문에, 감지 증폭기 회로의 출력들(SA_OUT0, SA_OUT1, 및 SA_OUT2) 각각은 "0"이 된다. 마찬가지로, 데이터 "01b"의 경우, 비트선(BL)의 전위는 V01-Vth이므로, 감지 증폭기 회로의 출력(SA_OUT0, SA_OUT1, 및 SA_OUT2)은, 각각 "1", "0" , 및 "0"이 된다. 데이터 "10b"의 경우, 비트선(BL)의 전위는 V10-Vth이므로, 감지 증폭기 회로의 출력(SA_OUT0, SA_OUT1, 및 SA_OUT2)은, 각각 "1", "1" , 및 "0"이 된다. 데이터 "11b"의 경우, 비트선(BL)의 전위는 V11-Vth이므로, 감지 증폭기 회로의 출력(SA_OUT0, SA_OUT1, 및 SA_OUT2)은, 각각 "1", "1" , 및 "1"이 된다. 그 후, 표 2의 논리값표에 도시된 논리 회로(219)를 이용하여, 2비트의 데이터(DO)가 생성되고 판독 회로(211)로부터 출력된다.
Figure pct00002
여기서 나타낸 판독 회로(211)에서는, RE 신호가 디어서트되면, 소스선(SL)은 GND에 접속되고, 소스선(SL)에는 0 V가 인가된다는 점에 유의한다. 동시에, 비트선(BL) 및 비트선(BL)에 접속된 감지 증폭기 회로의 단자에는 전위 Vpc [V]가 인가된다. RE 신호가 어서트되면, 소스선(SL)에는 Vs _ read [V]가 인가되어, 비트선(BL)에는 데이터를 반영하는 전위가 충전된다. 그 다음, 판독을 행한다. 전위(Vpc)는 (V00-Vth)보다 낮게 설정된다는 점에 유의한다. 또한, Vs _ read는 V11-Vth보다 높게 설정된다.
판독에서 비교되는 "비트선(BL)의 전위"는, 스위치를 통해 비트선(BL)에 접속된 감지 증폭기 회로의 입력 단자의 노드의 전위를 포함한다는 점에 유의한다. 즉, 판독 회로에서 비교되는 전위는 비트선(BL)의 전위와 반드시 정확하게 동일하지는 않다.
전위 생성 회로(214)의 예를 도 15에 나타낸다. 전위 생성 회로(214)에서는, 저항에 의해 Vdd와 GND 사이에서 전위가 분할됨으로써, 원하는 전위를 얻을 수 있다. 그 다음, 생성된 전위는 아날로그 버퍼(220)를 통해 출력된다. 이러한 방식으로, 기입 전위(V00, V01, V10, 및 V11)와 참조 전위(Vref0, Vref1, 및 Vref2)가 생성된다. V00 < Vref0 < V01 < Vref1 < V10 < Vref2 < V11인 구성을 도 21에 나타낸다; 그러나, 전위 관계는 이것으로 한정되지 않는다는 점에 유의한다. 저항과, 참조 전위들이 접속된 노드들을 조정함으로써, 필요한 전위가 적절히 생성될 수 있다. 또한, V00, V01, V10, 및 V11은, (Vref0, Vref1, 및 Vref2)와는 상이한 전위 생성 회로를 이용하여 생성될 수도 있다.
도 17은 감지 증폭기 회로의 예로서 차동형 감지 증폭기를 나타낸다. 차동형 감지 증폭기는, 입력 단자 Vin(+) 및 Vin(-)와 출력 단자(Vout)를 포함하고, Vin(+)의 전위와 Vin(-)의 전위 사이의 차를 증폭한다. Vout은 Vin(+) > Vin(-)일 때 대략 하이(high)이고, Vin(+) < Vin(-)일 때 대략 로우(low)이다.
도 18은 감지 증폭기 회로의 예로서 래치형 감지 증폭기(latch sense amplifier)를 나타낸다. 래치형 감지 증폭기는 입출력 단자(V1 및 V2)와, 제어용 신호(Sp 및 Sn)의 입력 단자를 포함한다. 우선, 신호(Sp)를 하이(High)로 설정하고 신호(Sn)를 로우(Low)로 설정함으로써 전원을 중단시킨다. 그 다음, 비교될 전위들을 V1 및 V2에 인가한다. 그 후, 신호(Sp)를 로우로 설정하고 신호(Sn)을 하이로 설정함으로써 전력을 공급하면, 전력 공급 이전의 전위가 V1 > V2인 경우 V1은 하이 출력이 되고 V2는 로우 출력이 된다. 전력 공급 이전의 전위가 V1 < V2인 경우 V1은 로우 출력이 되고 V2는 하이 출력이 된다. 이런 방식으로, V1과 V2 사이의 전위차가 증폭된다.
도 16a는 기입 동작의 타이밍도의 예를 나타낸다. 메모리 셀에 데이터 "10b"를 기입하는 경우가 도 16a의 타이밍도에 나타나 있다. 선택된 제2 신호선(S2)은 제1 신호선(S1)보다 먼저 0 V가 된다. 기입 기간 동안에, 제1 신호선(S1)의 전위는 V10이 된다. 워드선(WL), 비트선(BL), 및 소스선(SL)은 0 V를 갖는다는 점에 유의한다. 또한, 도 16b는 판독 동작의 타이밍도의 예를 나타낸다. 메모리 셀로부터 데이터 "10b"를 판독하는 경우가 도 16b의 타이밍도에 나타나 있다. 선택된 워드선(WL)이 어서트되고 소스선(SL)이 Vs _ read [V]를 가지면, 비트선(BL)은 메모리 셀의 데이터 "10b"에 대응하는 V10 -Vth [V]로 충전된다. 그 결과, SA_OUT0, SA_OUT1, 및 SA_OUT2는 각각 "1", "1", 및 "0"이 된다. 제1 신호선(S1) 및 제2 신호선(S2)은 0 V를 가진다는 점에 유의한다.
여기서, 구체적인 동작 전위(전압)의 예를 설명한다. 예를 들어, 다음과 같이 된다: 트랜지스터(201)의 임계 전압이 약 0.3 V이고, 전원 전압(VDD)이 2V이며, V11은 1.6 V, V10은 1.2 V, V01은 0.8 V; V00은 0 V, Vref0은 0.3 V, Vref1은 0.7 V, 및 Vref2는 1.1 V. 전위(Vpc)는 예를 들어, 0 V인 것이 바람직하다.
또한, 본 실시 형태에서는, 제1 신호선(S1)은 비트선(BL) 방향(열 방향)으로 배치되고 제2 신호선(S2)은 워드선(WL) 방향(행 방향)으로 배치된다; 그러나, 본 발명의 한 실시 형태는 이것으로 한정되는 것은 아니다. 예를 들어, 제1 신호선(S1)은 워드선(WL) 방향(행 방향)으로 배치되고, 제2 신호선(S2)은 비트선(BL) 방향(열 방향)으로 배치될 수도 있다. 이러한 경우, 제1 신호선(S1)이 접속되는 구동 회로 및 제2 신호선(S2)이 접속되는 구동 회로는 적절히 배치될 수도 있다.
본 실시 형태에서는, 4값형 메모리 셀의 동작, 즉, 1개의 메모리 셀에서 4개의 상이한 상태 중 임의 상태의 기입 및 판독이 행해지는 경우를 설명한다. 그러나, 회로 구성을 적절히 변경함으로써, n값형 메모리 셀의 동작, 즉, n개(n은 2이상의 정수)의 상이한 상태 중 임의 상태의 기입 및 판독이 행해질 수 있다.
예를 들어, 8값형 메모리 셀에서, 저장 용량은 2값형 메모리 셀의 3배가 된다. 기입을 행할 때, 노드 A의 전위를 결정하는 8종류의 기입 전위가 준비되고, 8개의 상태가 생성된다. 판독을 행할 때, 8개의 상태를 구별할 수 있는 7종류의 참조 전위가 준비된다. 1개의 감지 증폭기가 제공되고 비교가 7회 실시되어, 데이터가 판독될 수 있다. 또한, 비교의 결과를 피드백함으로써 비교 횟수를 3회로 줄일 수도 있다.
일반적으로, 2k값형 메모리 셀(k는 1 이상의 정수)에서, 저장 용량은 2값형 메모리 셀의 k배이다. 기입을 행할 때, 노드 A의 전위를 결정하는 2k종류의 기입 전위가 준비되고, 2k개의 상태가 생성된다. 판독을 행할 때, 2k개의 상태를 구별할 수 있는 2k-1 종류의 참조 전위가 준비될 수 있다. 1개의 감지 증폭기가 제공되고 비교가 (2k-1)회 실시되어, 데이터가 판독될 수 있다. 또한, 비교의 결과를 피드백함으로써 비교 횟수를 k회로 줄일 수도 있다. 소스선(SL)을 구동하는 판독 방법에서, 2k-1개의 감지 증폭기를 제공함으로써 1회의 비교로 데이터가 판독될 수 있다. 또한, 복수의 감지 증폭기가 제공될 수 있고 비교가 복수 회 실시된다.
본 실시 형태에 따른 반도체 장치는, 트랜지스터(202)의 낮은 오프 전류 특성 때문에 상당히 장시간 동안 데이터를 유지할 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 필요하지 않으며, 전력 소비가 억제될 수 있다. 또한, 본 실시 형태의 반도체 장치는 실질적으로 비휘발성 메모리 장치로서 이용될 수 있다.
트랜지스터(202)의 스위칭 동작에 의해 데이터의 기입 등이 행해지기 때문에, 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 또한, 트랜지스터를 온 또는 오프함으로써 데이터의 기입 및 데이터의 소거가 행해지기 때문에, 고속 동작이 용이하게 실현될 수 있다. 또한, 트랜지스터에 입력되는 전위를 제어함으로써 데이터의 직접적인 재기입이 행해질 수 있다. 따라서 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않고, 소거 동작에 기인한 동작 속도의 저하가 방지될 수 있다.
게다가, 산화물 반도체 재료 이외의 재료를 이용한 트랜지스터는 충분한 고속으로 동작할 수 있다; 따라서, 이 트랜지스터를 이용함으로써, 메모리 내용이 고속으로 판독될 수 있다.
본 실시 형태에 따른 반도체 장치는 다중값형 반도체 장치이므로, 면적당 저장 용량이 증가될 수 있다. 따라서, 반도체 장치의 크기가 줄어들 수 있고, 반도체 장치가 고도로 집적될 수 있다. 추가적으로, 기입 동작이 행해질 때 플로팅 상태가 되는 노드의 전위가 직접 제어될 수 있다; 따라서, 다중값형의 메모리 소자에 요구되는 고정밀도로 임계 전압이 용이하게 제어될 수 있다. 따라서, 다중값형 메모리 소자에 요구되는 데이터 기입 후의 상태 확인이 생략될 수 있고, 이러한 경우, 데이터 기입에 요구되는 시간이 단축될 수 있다.
[실시 형태 3]
본 실시 형태에서는, 본 발명의 실시 형태에 따른 반도체 장치의 회로 구성 및 동작을 설명한다.
본 실시 형태에서는, 도 10에 나타낸 메모리 소자의 회로 구성을 이용하여 실시 형태 2와는 상이한 판독 동작을 행하는 경우를 설명한다. 용량 소자(205)는 일부 경우에 도 10에 포함되지 않는다는 점에 유의한다. 메모리 소자는 다중값형 메모리 소자이고, 본 실시 형태에서는 4값형 메모리 셀을 설명한다. 메모리 셀(200)의 4개 상태는 데이터 "00b", "01b", "10b", 및 "11b"이고, 4개 상태에서 노드 A의 전위는 각각 V00, V01, V10, 및 V11 (V00 < V01 < V10 < V11)이다.
메모리 셀(200)에 기입을 행하는 경우, 소스선(SL)은 0 [V]로 설정되고, 워드선(WL)은 0 [V]로 설정되며, 비트선(BL)은 0 [V]로 설정되고, 제2 신호선(S2)은 2 [V]로 설정된다. 데이터 "00b"를 기입하는 경우, 제1 신호선(S1)은 V00 [V]로 설정된다. 데이터 "01b"를 기입하는 경우, 제1 신호선(S1)은 V01 [V]로 설정된다. 데이터 "10b"를 기입하는 경우, 제1 신호선(S1)은 V10 [V]로 설정된다. 데이터 "11b"를 기입하는 경우, 제1 신호선(S1)은 V11 [V]로 설정된다. 이때, 트랜지스터(203)는 오프 상태이고 트랜지스터(202)는 온 상태이다. 기입의 끝에서, 제1 신호선(S1)의 전위가 변하기 전에 제2 신호선(S2)이 0 [V]로 설정되어, 트랜지스터(202)가 오프로 된다는 점에 유의한다는 점에 유의한다.
그 결과, 데이터 "00b", "01b", "10b", 또는 "11b"의 기입 후에, 트랜지스터(201)의 게이트 전극에 접속된 노드(이하, 노드 A라고 함)의 전위는, 각각, 약 V00 [V], V01 [V], V10 [V], 또는 V11 [V]이다. 제1 신호선(S1)의 전위에 따라 노드 A에 전하가 축적되고, 트랜지스터(202)의 오프 전류가 극히 작거나 실질적으로 0이기 때문에, 트랜지스터(201)의 게이트 전극의 전위는 장시간 동안 유지된다.
그 다음, 메모리 셀(200)의 판독을 행하는 경우는, 소스선(SL)은 0 V로 설정되고, 워드선(WL)은 VDD로 설정되며, 제2 신호선(S2)은 0 V로 설정되고, 제1 신호선(S1)은 0 V로 설정되며, 비트선(BL)에 접속된 판독 회로(211)는 동작 상태에 있다. 이때, 트랜지스터(203)는 온 상태이고 트랜지스터(202)는 오프 상태이다.
그 결과, 메모리 셀(200)의 상태에 따라 메모리 셀(200)의 실효 저항값이 결정된다. 노드 A의 전위가 증가될수록, 실효 저항값은 저감된다. 판독 회로는, 저항값들 간의 차이로부터 데이터 "00b", "01b", "10b", 및 "11b"를 판독할 수 있다. 노드 A의 전위가 가장 낮은 값인 데이터 "00b" 이외의 데이터의 경우에는, 트랜지스터(201)는 온 상태에 있는 것이 바람직하다는 점에 유의한다.
도 19는, m×n 비트의 메모리 용량을 포함하는 본 발명의 실시 형태에 따른 반도체 장치의 또 다른 예의 블록 회로도를 나타낸다.
도 19에 나타낸 반도체 장치는, m개의 워드선(WL), m개의 제2 신호선(S2), n개의 비트선(BL), n개의 제1 신호선(S1), 복수의 메모리 셀 200(1,1) 내지 200(m,n)이 m개 셀(행) × n개 셀(열) (m,n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이(210), 및 판독 회로(221), 제1 신호선 구동 회로(212), 제2 신호선 및 워드선 구동 회로(213), 및 전위 생성 회로(214) 등의 주변 회로를 포함한다. 또 다른 주변 회로로서 리프레시 회로 등이 제공될 수도 있다.
각 메모리 셀, 예를 들어, 메모리 셀 200(i, j)을 고려한다(여기서, i는 1이상 m이하의 정수이고, j는 1이상 n이하의 정수이다). 메모리 셀 200(i, j)은, 비트선 BL(j), 제1 신호선 S1(j), 워드선 WL(i), 제2 신호선 S2(i), 및 소스 배선에 접속된다. 또한, 비트선 BL(1) 내지 BL(n)은 판독 회로(221)에 접속되고, 제1 신호선 S1(1) 내지 S1(n)은 제1 신호선 구동 회로(212)에 접속되며, 워드선 WL(1) 내지 WL(m) 및 제2 신호선 S2(1) 내지 S2(m)은 제2 신호선 및 워드선의 구동 회로(213)에 접속된다.
전위 생성 회로(214), 제2 신호선 및 워드선의 구동 회로(213), 및 제1 신호선 구동 회로(212)의 구성은, 예를 들어, 도 15, 도 12, 및 도 13의 구성과 동일한 구성일 수도 있다는 점에 유의한다.
도 20은 판독 회로(221)의 예를 나타낸다. 판독 회로(221)는, 감지 증폭기 회로, 참조 셀(225), 논리 회로(219), 멀티플렉서(MUX2), 플립플롭 회로(FF0, FF1, 및 FF2), 바이어스 회로(223) 등을 포함한다. 참조 셀(225)은, 트랜지스터(216), 트랜지스터(217), 및 트랜지스터(218)를 포함한다. 참조 셀(225)에 포함된 트랜지스터(216), 트랜지스터(217), 및 트랜지스터(218)는 메모리 셀에 포함된 트랜지스터(201), 트랜지스터(202), 및 트랜지스터(203)에 각각 대응하며, 메모리 셀과 동일한 회로 구성을 형성한다. 트랜지스터(216 및 218)는 산화물 반도체 이외의 재료를 이용하여 형성되고, 트랜지스터(217)는 산화물 반도체를 이용하여 형성되는 것이 바람직하다. 또한, 메모리 셀이 용량 소자(205)를 포함하는 경우, 참조 셀(225)도 용량 소자를 포함한다. 바이어스 회로(223)의 2개의 출력 단자는 각각 스위치를 통해 비트선(BL) 및 참조 셀(225)에 포함된 트랜지스터(218)의 드레인 전극에 접속된다. 또한, 바이어스 회로(223)의 출력 단자는 감지 증폭기 회로의 입력 단자에 접속된다. 감지 증폭기 회로의 출력 단자는 플립플롭 회로(FF0, FF1, 및 FF2)에 접속된다. 플립플롭 회로(FF0, FF1, 및 FF2)의 출력 단자는 논리 회로(219)의 입력 단자에 접속된다. 멀티플렉서(MUX2)에는 신호(RE0, RE1, 및 RE2)와 참조 전위(Vref0, Vref1, 및 Vref2)와 GND가 입력된다. 멀티플렉서(MUX2)의 출력 단자는 참조 셀(225)에 포함된 트랜지스터(217)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 비트선(BL) 및 참조 셀(225)에 포함된 트랜지스터(218)의 드레인 전극은 스위치를 통해 배선(Vpc)에 접속된다. 스위치는 신호 FA에 의해 제어된다.
판독 회로(221)는, 메모리 셀의 컨덕턴스와 참조 셀(225)의 컨덕턴스의 비교가 실시되는 구조를 가진다. 이 구조는 하나의 감지 증폭기 회로를 포함한다. 이 구조에서, 4개 상태를 판독하기 위하여 비교가 3회 실시된다. 즉, 3종류의 참조 전위 각각의 경우에 메모리 셀의 컨덕턴스와 참조 셀(225)의 컨덕턴스의 비교가 실시된다. 3회의 비교는, 신호 RE0, RE1, RE2, 및 FA에 의해 제어된다. 멀티플렉서(MUX2)는, 신호(RE0, RE1, 및 RE2)의 값에 따라 3종류의 참조 전위(Vref0, Vref1, 및 Vref2)와 GND 중에서 임의의 것을 선택한다. 멀티플렉서(MUX2)의 수행이 표 3에 나타나 있다. 플립플롭 회로(FF0, FF1, 및 FF2)는 각각 신호(RE0, RE1, 및 RE2)에 의해 제어되고, 감지 증폭기 회로의 출력 신호(SA_OUT)의 값을 저장한다.
Figure pct00003
참조 전위의 값은 V00 < Vref0 < V01 < Vref1 < V10 < Vref2 < V11이 되도록 결정된다. 따라서, 3회의 비교 결과로부터 4개 상태가 판독될 수 있다. 데이터 "00b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "0", "0", "0"이다. 데이터 "01b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "0", "0"이다. 데이터 "10b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", "0"이다. 데이터 "11b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", "1"이다. 이러한 방식으로, 메모리 셀 상태가 3비트 디지털 신호로서 판독될 수 있다. 그 후, 표 2의 논리값표에 나타낸 논리 회로(219)를 이용하여, 2비트의 데이터(DO)가 생성되고 판독 회로로부터 출력된다.
도 20에 나타낸 판독 회로에서는, 신호(RE)가 디어서트되면, 비트선(BL) 및 참조 셀(225)이 배선(Vpc)에 접속되어 프리차지가 실시된다는 점에 유의한다. 신호(RE)가 어서트되면, 비트선(BL)과 바이어스 회로(223) 사이, 및 참조 셀(225)과 바이어스 회로(223) 사이의 전기적 연속성이 확립된다.
프리차지는 반드시 실시될 필요는 없다는 점에 유의한다. 이 회로에서는, 감지 증폭기 회로에 입력되는 2개의 신호를 생성하는 회로가 거의 동일한 구조를 갖는 것이 바람직하다. 예를 들어, 참조 셀(225)의 트랜지스터의 구조는 메모리 셀의 대응하는 트랜지스터의 구조와 동일한 것이 바람직하다. 바이어스 회로(223) 내의 대응하는 트랜지스터와 스위치도 동일한 구조를 갖는 것이 바람직하다.
기입 동작의 타이밍도는 도 16a와 동일하다. 판독 동작의 타이밍도의 예가 도 21에 도시되어 있다. 도 21은 메모리 셀로부터 데이터 "10b"가 판독되는 경우의 타이밍도를 나타낸다. 신호(RE0, RE1, 및 RE2)가 어서트되는 각 기간에서 멀티플렉서(MUX2)의 출력(MUX2_0UT)에는 Vref0, Vref1, 및 Vref2가 입력된다. 각 기간의 전반부(first half)에서, 신호 FA가 어서트되고 참조 셀(225)에 포함된 트랜지스터의 노드 B에는 미리결정된 전위가 인가된다. 각 기간의 후반부(latter half)에서는, 신호 FA가 디어서트되고, 참조 셀(225)에 포함된 트랜지스터의 노드 B에는 미리결정된 전위가 유지되고, 참조 셀(225)에 포함된 트랜지스터(218)의 드레인 전극은 바이어스 회로(223)에 접속된다. 그 다음, 감지 증폭기 회로에서의 비교 결과가 플립플롭 회로(FF0, FF1, 및 FF2) 각각에 저장된다. 메모리 셀의 데이터가 "10b"인 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", 및 "0"이다. 제1 신호선(S1) 및 제2 신호선(S2)은 0 V를 가진다는 점에 유의한다.
그 다음, 도 20에 나타낸 것과는 상이한 판독 회로와 판독 방법을 설명한다.
도 28은 예로서 판독 회로(222)를 나타낸다. 판독 회로(222)는, 감지 증폭기 회로, 복수의 참조 셀(참조 셀 225a, 참조 셀 225b, 및 참조 셀 225c), 논리 회로(219), 플립플롭 회로(FF0, FF1, 및 FF2), 바이어스 회로(223) 등을 포함한다.
참조 셀(225a, 225b, 및 225c) 각각은 트랜지스터(216), 트랜지스터(217), 및 트랜지스터(218)를 포함한다. 트랜지스터(216, 217, 및 218)는 각각 트랜지스터(201, 202, 및 203)에 대응하고 메모리 셀(200)과 동일한 회로 구성을 형성한다. 트랜지스터(216) 및 트랜지스터(218)는 산화물 반도체 이외의 재료를 이용하여 형성되고, 트랜지스터(217)는 산화물 반도체를 이용하여 형성되는 것이 바람직하다. 또한, 메모리 셀이 용량 소자(205)를 포함하는 경우, 참조 셀들 각각도 용량 소자를 포함하는 것이 바람직하다. 바이어스 회로(223)의 2개의 출력 단자는 각각 스위치를 통해 비트선(BL) 및 복수의 참조 셀에 포함된 트랜지스터(218)의 드레인 전극에 접속된다. 또한, 바이어스 회로(223)의 출력 단자는 감지 증폭기 회로의 입력 단자에 접속된다. 감지 증폭기 회로의 출력 단자는 플립플롭 회로(FF0, FF1, 및 FF2)에 접속된다. 플립플롭 회로(FF0, FF1, 및 FF2)의 출력 단자는 논리 회로(219)의 입력 단자에 접속된다. 비트선(BL) 및 복수의 참조 셀에 포함된 트랜지스터(218)의 드레인 전극은 스위치를 통해 배선(Vpc)에 접속된다. 스위치들은 판독 인에이블 신호(RE 신호)에 의해 제어된다는 점에 유의한다.
판독 회로(222)는, 메모리 셀의 컨덕턴스와 복수의 참조 셀의 컨덕턴스의 비교가 실시되는 구성을 가진다. 이 구성은 하나의 감지 증폭기 회로를 포함한다. 이 구조에서, 4개 상태를 판독하기 위하여 비교가 3회 실시된다. 즉, 판독 회로(222)는, 메모리 셀의 컨덕턴스와 3개의 참조 셀들 각각의 컨덕턴스의 비교가 실시되는 구조를 가진다. 3회의 비교는 신호(RE0, RE1, 및 RE2)에 의해 제어된다. 3개 각각의 참조 셀의 트랜지스터(216)의 게이트 전극에는, Vref0, Vref1, 및 Vref2가 입력된다. 판독 전에, 신호(FA)가 어서트되고, 모든 트랜지스터(217)가 온으로 되며, 참조 셀로의 기입이 실시된다. 참조 셀로의 기입은 판독 동작 이전에 한번 실시될 수도 있다. 물론, 기입은, 판독이 복수회 실시될 때 한번 실시되거나, 판독이 실시될 때마다 실시될 수도 있다. 또한, 플립플롭 회로(FF0, FF1, 및 FF2)는 신호(RE0, RE1, 및 RE2)에 의해 제어되고, 감지 증폭기 회로의 출력 신호(SA_OUT)의 값을 저장한다.
참조 전위의 값은 V00 < Vref0 < V01 < Vref1 < V10 < Vref2 < V11이 되도록 결정된다. 따라서, 3회의 비교 결과로부터 4개 상태가 판독될 수 있다. 데이터 "00b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "0", "0", "0"이다. 데이터 "01b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "0", "0"이다. 데이터 "10b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", "0"이다. 데이터 "11b"의 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", "1"이다. 이러한 방식으로, 메모리 셀의 상태가 3비트 디지털 신호로서 판독될 수 있다. 그 후, 표 2의 논리값표에 나타낸 논리 회로(219)를 이용하여, 2비트의 데이터(DO)가 생성되고 판독 회로로부터 출력된다.
도 28에 나타낸 판독 회로에서는, RE 신호가 디어서트될 때, 비트선(BL)과 참조 셀(225)이 배선(Vpc)에 접속되어 프리차지가 행해진다는 점에 유의한다. 신호(RE)가 어서트되면, 비트선(BL)과 바이어스 회로(223) 사이, 및 복수의 참조 셀(225)과 바이어스 회로(223) 사이의 전기적 연속성이 확립된다.
프리차지는 반드시 실시될 필요는 없다는 점에 유의한다. 이 회로에서는, 감지 증폭기에 입력되는 신호를 생성하는 회로가 거의 동일한 구조를 갖는 것이 바람직하다. 예를 들어, 참조 셀의 트랜지스터의 구조는 메모리 셀의 대응하는 트랜지스터의 구조와 동일한 것이 바람직하다. 바이어스 회로(223) 내의 대응하는 트랜지스터와 스위치도 동일한 구조를 갖는 것이 바람직하다.
기입 동작의 타이밍도는 도 16a와 동일하다. 판독 동작의 타이밍도의 예가 도 29에 도시되어 있다. 도 29는 메모리 셀로부터 데이터 "10b"가 판독되는 경우의 타이밍도를 나타낸다. 신호(RE0, RE1, 및 RE2)가 어서트되는 각 기간에, 참조 셀(225a), 참조 셀(225b), 및 참조 셀(225c)이 선택되고 바이어스 회로(223)에 접속된다. 그 다음, 감지 증폭기 회로에서의 비교 결과가 플립플롭 회로(FF0, FF1, 및 FF2) 각각에 저장된다. 메모리 셀의 데이터가 "10b"인 경우에는, 플립플롭 회로(FF0, FF1, 및 FF2)의 값은 "1", "1", 및 "0"이다. 제1 신호선(S1) 및 제2 신호선(S2)은 0 V를 가진다는 점에 유의한다.
구체적인 동작 전위(전압)의 예를 설명한다. 예를 들어, 다음과 같이 된다: 트랜지스터(201)의 임계 전압이 약 0.3 V이고, 전원 전압(VDD)이 2 V이며, V11은 1.6 V, V10은 1.2 V, V01은 0.8 V; V00은 0 V, Vref0은 0.6 V, Vref1은 1.0 V, 및 Vref2는 1.4 V. 전위(Vpc)는, 예를 들어, 바람직하게 0 V이다.
제1 신호선(S1)은 비트선(BL) 방향(열 방향)으로 제공되고 제2 신호선(S2)은 워드선(WL) 방향(행 방향)으로 제공되지만, 본 발명의 실시 형태는 이것으로 한정되는 것은 아니다. 예를 들어, 제1 신호선(S1)은 워드선(WL) 방향(행 방향)으로 제공되고, 제2 신호선(S2)은 비트선(BL) 방향(열 방향)으로 제공될 수도 있다. 이 경우, 제1 신호선(S1)이 접속되는 구동 회로 및 제2 신호선(S2)이 접속되는 구동 회로는 적절히 배치될 수도 있다.
본 실시 형태에서는, 4값형 메모리 셀의 동작, 즉, 1개의 메모리 셀에서 4개의 상이한 상태들 중 임의 상태의 기입 및 판독이 행해지는 경우를 설명한다. 그러나, 회로 구성을 적절히 변경함으로써, n값형 메모리 셀, 즉, 임의의 n개(n은 2이상의 정수)의 상이한 상태들 중 임의 상태의 기입 및 판독을 행할 수 있다.
예를 들어, 8값형 메모리 셀의 메모리 용량은, 2값형 메모리 셀의 용량의 3배이다. 기입을 행할 때, 노드 A의 전위를 결정하는 8종류의 기입 전위가 준비되고, 8개의 상태가 생성된다. 판독을 행할 때, 8개의 상태를 구별할 수 있는 7종류의 참조 전위가 준비된다. 판독을 행할 때, 1개의 감지 증폭기가 제공되고 비교가 7회 실시되어, 데이터가 판독될 수 있다. 또한, 비교 결과의 피드백에 의해, 비교 횟수가 3회로 저감될 수 있다. 소스선(SL)이 구동되는 판독 방법에서, 7개의 감지 증폭기가 제공되면, 1회의 비교를 행함으로써 데이터가 판독될 수 있다. 또한, 복수의 감지 증폭기가 제공되고 비교가 복수회 실시되는 구성이 이용될 수 있다.
일반적으로, 2k값형 메모리 셀(k는 1이상의 정수)의 메모리 용량은 2값형 메모리 셀의 용량의 k배이다. 기입을 행할 때, 노드 A의 전위를 결정하는 2k개 종류의 기입 전위가 준비되고, 2k개의 상태가 생성된다. 판독을 행할 때, 2k개의 상태를 구별할 수 있는 2k-1개 종류의 참조 전위가 준비되는 것이 바람직하다. 1개의 감지 증폭기가 제공되고, 비교를 2k-1회 행함으로써 데이터가 판독될 수 있다. 또한, 비교 결과의 피드백에 의해, 비교 횟수가 k회로 저감될 수 있다. 소스선(SL)이 구동되는 판독 방법에서, 2k-1개의 감지 증폭기를 제공함으로써, 비교를 1회 행하여 판독을 행할 수 있다. 또한, 복수의 감지 증폭기가 제공되고 비교가 복수회 실시되는 구조가 이용될 수 있다.
본 실시 형태에 따른 반도체 장치에서, 데이터는 트랜지스터(202)의 낮은 오프 전류 특성 때문에 극히 장시간 동안 유지될 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 요구되지 않아서, 전력 소비가 억제될 수 있다. 또한, 본 실시 형태에 따른 반도체 장치는 실질적 비휘발성 메모리 장치로서 이용될 수 있다.
또한, 트랜지스터(202)의 스위칭 동작에 의해 데이터의 기입 등이 행해진다; 따라서, 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 또한, 트랜지스터를 온 또는 오프함으로써 데이터의 기입 및 소거가 행해진다; 따라서, 고속 동작이 용이하게 얻어질 수 있다. 트랜지스터에 입력되는 전위를 제어함으로써 데이터의 직접적인 재기입이 행해질 수 있다. 따라서, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않아, 소거 동작에 기인한 동작 속도의 저하가 억제될 수 있다.
또한, 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터는 충분한 고속으로 동작할 수 있다; 따라서, 이 트랜지스터를 이용함으로써, 저장된 내용이 고속으로 판독될 수 있다.
본 실시 형태에 따른 반도체 장치는 다중값형 반도체이므로, 단위 면적당 메모리 용량이 증가될 수 있다. 따라서, 반도체 장치의 소형화 및 그 고집적화가 달성될 수 있다. 또한, 기입을 행할 때, 플로팅 상태가 되는 노드의 전위가 직접 제어될 수 있다; 따라서, 다중값형 메모리 소자에 요구되는 고정밀도의 임계 전압의 제어가 용이하게 실시될 수 있다. 따라서, 다중값형 메모리 소자에 요구되는 기입 후의 상태 확인이 생략될 수 있다; 따라서, 이러한 경우, 기입에 필요한 시간이 단축될 수 있다.
[실시 형태 4]
본 실시 형태에서는, 실시 형태 2 및 실시 형태 3과는 상이한 반도체 장치의 회로 구성 및 동작을 예로서 설명한다.
도 22는 반도체 장치에 포함되는 메모리 셀의 회로도의 예를 나타낸다. 도 22에 나타낸 메모리 셀(240)은, 소스선(SL), 비트선(BL), 제1 신호선(S1), 제2 신호선(S2), 워드선(WL), 트랜지스터(201), 트랜지스터(202), 및 용량 소자(204)를 포함한다. 트랜지스터(201)는 산화물 반도체 이외의 재료를 이용하여 형성되고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성된다.
여기서, 트랜지스터(201)의 게이트 전극, 트랜지스터(202)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(204)의 전극들 중 하나는 서로 전기적으로 접속된다. 또한, 소스선(SL)과 트랜지스터(201)의 소스 전극은 서로 전기적으로 접속된다. 비트선(BL)과 트랜지스터(201)의 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선(S1)과, 트랜지스터(202)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제2 신호선(S2)과 트랜지스터(202)의 게이트 전극은 서로 접속된다. 워드선(WL)과 용량 소자(204)의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
그 다음, 도 22에 나타낸 메모리 셀(240)의 동작을 설명한다. 여기서는, 4값형 메모리 셀이 이용된다. 메모리 셀(240)의 4개 상태는 데이터 "00b", "01b", "10b", 및 "11b"이고, 4개 상태에서 노드 A의 전위는 각각 V00, V01, V10, 및 V11 (V00 < V01 < V10 < V11)이다.
메모리 셀(240)에 기입을 행하는 경우, 소스선(SL)은 0 [V]로 설정되고, 워드선(WL)은 0 [V]로 설정되며, 비트선(BL)은 0 [V]로 설정되고, 제2 신호선(S2)은 VDD로 설정된다. 데이터 "00b"를 기입하는 경우, 제1 신호선(S1)은 V00 [V]로 설정된다. 데이터 "01b"를 기입하는 경우, 제1 신호선(S1)은 V01 [V]로 설정된다. 데이터 "10b"를 기입하는 경우, 제1 신호선(S1)은 V10 [V]로 설정된다. 데이터 "11b"를 기입하는 경우, 제1 신호선(S1)은 V11 [V]로 설정된다. 이때, 트랜지스터(201)는 오프 상태이고 트랜지스터(202)는 온 상태이다. 기입의 끝에서, 제1 신호선(S1)의 전위가 변하기 전에 제2 신호선(S2)이 0 [V]로 설정되어, 트랜지스터(202)가 오프로 된다는 점에 유의한다는 점에 유의한다.
그 결과, 데이터 "00b", "01b", "10b", 또는 "11b"의 기입 후에(워드선 WL의 전위는 0 V로 설정됨), 트랜지스터(201)의 게이트 전극에 접속된 노드(이하, 노드 A라고 함)의 전위는, 각각, 약 V00 [V], V01 [V], V10 [V], 또는 V11 [V]이다. 제1 신호선(S1)의 전위에 따라 노드 A에 전하가 축적되고, 트랜지스터(202)의 오프 전류가 극히 작거나 약 0이기 때문에, 트랜지스터(201)의 게이트 전극의 전위는 장시간 동안 유지된다.
그 다음, 메모리 셀(240)의 판독을 행하는 경우는, 소스선(SL)은 0 V로 설정되고, 제2 신호선(S2)은 0 V로 설정되며, 제1 신호선(S1)은 0 V로 설정되고, 비트선(BL)에 접속된 판독 회로는 동작 상태에 있다. 이때, 트랜지스터(202)는 오프 상태에 있다.
워드선(WL)은 V_ WL [V]로 설정된다. 메모리 셀(240)의 노드 A의 전위는 워드선(WL)의 전위에 의존한다. 워드선(WL)의 전위가 증가됨에 따라, 메모리 셀(240)의 노드 A의 전위가 증가된다. 예를 들어, 상이한 4개 상태의 메모리 셀에 인가되는 워드선(WL)의 전위가 저전위로부터 고전위로 변화되고, 데이터 "11b"의 메모리 셀의 트랜지스터(201)가 먼저 온으로 되고, 그 다음, 데이터 "10b"의 메모리 셀, 데이터 "01b"의 메모리 셀, 및 데이터 "00b"의 메모리 셀이 이 순서로 온으로 된다. 즉, 워드선(WL)의 전위를 적절히 선택함으로써, 메모리 셀의 상태(즉, 메모리 셀에 포함된 데이터)가 구별될 수 있다. 워드선(WL)의 전위를 적절히 선택함으로써, 트랜지스터(201)가 온 상태인 메모리 셀은 저저항 상태로 되고, 트랜지스터(201)가 오프 상태인 메모리 셀은 고저항 상태로 된다; 따라서, 판독 회로에 의해 저항 상태를 구별하면, 데이터 "00b", "01b", "10b", 및 "11b"가 판독될 수 있다.
도 23은, m×n 비트의 메모리 용량을 포함하는 본 발명의 실시 형태에 따른 반도체 장치의 또 다른 예의 블록 회로도를 나타낸다.
도 23에 나타낸 반도체 장치는, m개의 워드선(WL), m개의 제2 신호선(S2), n개의 비트선(BL), n개의 제1 신호선(S1), 복수의 메모리 셀 240(1,1) 내지 240(m,n)이 m개 셀(행) × n개 셀(열) (m,n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이(210), 및 판독 회로(231), 제1 신호선 구동 회로(212), 제2 신호선 및 워드선 구동 회로(233), 및 전위 생성 회로(214) 등의 주변 회로를 포함한다. 또 다른 주변 회로로서 리프레시 회로 등이 제공될 수도 있다.
각 메모리 셀, 예를 들어, 메모리 셀 240(i, j)을 고려한다(여기서, i는 1이상 m이하의 정수이고, j는 1이상 n이하의 정수이다). 메모리 셀 240(i, j)은, 비트선 BL(j), 제1 신호선 S1(j), 워드선 WL(i), 제2 신호선 S2(i), 및 소스선(SL)에 접속된다. 또한, 비트선 BL(1) 내지 BL(n)은 판독 회로(231)에 접속되고, 제1 신호선 S1(1) 내지 S1(n)은 제1 신호선 구동 회로(212)에 접속되며, 워드선 WL(1) 내지 WL(m) 및 제2 신호선 S2(1) 내지 S2(m)은 제2 신호선(S2) 및 워드선(WL)의 구동 회로(233)에 접속된다.
도 13 및 도 15에 나타낸 구성은 각각 제1 신호선 구동 회로(212) 및 전위 생성 회로(214)의 구조에 대해 이용될 수 있다는 점에 유의한다.
도 24는 판독 회로의 예를 나타낸다. 판독 회로는, 감지 증폭기 회로, 플립플롭 회로, 바이어스 회로(224) 등을 포함한다. 바이어스 회로(224)는 스위치를 통해서 비트선(BL)에 접속된다. 또한, 바이어스 회로(224)는 감지 증폭기 회로의 입력 단자에 접속된다. 감지 증폭기 회로의 다른 입력 단자에는 참조 전위(Vr)가 입력된다. 감지 증폭기 회로의 출력 단자는 플립플롭 회로(FF0 및 FF1)의 입력 단자에 접속된다. 스위치는 판독 인에이블 신호(RE 신호)에 의해 제어된다는 점에 유의한다. 판독 회로는 비트선(BL)에 접속된 지정된 메모리 셀의 컨덕턴스를 판독함으로써 데이터를 판독할 수 있다. 메모리 셀의 컨덕턴스의 판독이란, 메모리 셀에 포함된 트랜지스터(201)의 온 상태 또는 오프 상태의 판독을 말한다는 점에 유의한다.
도 24에 나타낸 판독 회로는 1개의 감지 증폭기 회로를 포함하며, 4개의 상이한 상태를 구별하기 위하여 2회의 비교를 실시한다. 2회의 비교는 신호(RE0 및 RE1)에 의해 제어된다. 플립플롭 회로(FF0 및 FF1)는 각각 신호(RE0 및 RE1)에 의해 제어되고, 감지 증폭기 회로의 출력 신호의 값을 저장한다. 플립플롭 회로(FF0)의 출력 DO[1]와 플립플롭 회로(FF1)의 출력 DO[0]는 판독 회로로부터 출력된다.
도시된 판독 회로에서는, RE 신호가 디어서트될 때, 비트선(BL)이 배선(Vpc)에 접속되고 프리차지가 실시된다는 점에 유의한다. RE 신호가 어서트될 때, 비트선(BL)과 바이어스 회로(224) 사이에 전기적 연속성이 확립된다. 프리차지는 반드시 실시될 필요는 없다는 점에 유의한다.
도 25는 또 다른 예로서 제2 신호선(S2) 및 워드선(WL)의 구동 회로(233)를 나타낸다.
도 25에 나타낸 제2 신호선 및 워드선의 구동 회로(233)에서, 어드레스 신호(ADR)가 입력되면, 이 어드레스에 의해 지정된 행이 어서트되고, 다른 행(비선택 행)은 디어서트된다. 제2 신호선(S2)은, WE 신호가 어서트될 때는 디코더 출력에 접속되고, WE 신호가 디어서트될 때는 GND에 접속된다. 선택행의 워드선(WL)은 멀티플렉서(MUX3)의 출력(V_WL)에 접속되고, 비선택행의 워드선(WL)은 GND에 접속된다. 멀티플렉서(MUX3)는, 신호(RE0, RE1, 및 DO)의 값에 응답하여 3종류의 참조 전위(Vref0, Vref1, 및 Vref2) 또는 GND 중에서 임의의 것을 선택한다. 멀티플렉서(MUX3)의 행동이 표 4에 도시되어 있다.
Figure pct00004
3종류의 참조 전위, Vref0, Vref1, 및 Vref2(Vref0 < Vref1 < Vref2)를 설명한다. 워드선(WL)의 전위로서 Vref0이 선택된 경우, 데이터 "00b"의 메모리 셀의 트랜지스터(201)를 오프로 하고 데이터 "01b"의 메모리 셀의 트랜지스터(201)를 온으로 하는 전위를 Vref0로서 선택한다. 또한, 워드선(WL)의 전위로서 Vref1이 선택된 경우, 데이터 "01b"의 메모리 셀의 트랜지스터(201)를 오프로 하고 데이터 "10b"의 메모리 셀의 트랜지스터(201)를 온으로 하는 전위를 Vref1로서 선택한다. 또한, 워드선(WL)의 전위로서 Vref2가 선택된 경우, 데이터 "10b"의 메모리 셀의 트랜지스터(201)를 오프로 하고 데이터 "11b"의 메모리 셀의 트랜지스터(201)를 온으로 하는 전위를 Vref2로서 선택한다.
판독 회로에서, 2회의 비교에 의해 판독을 행한다. 첫 번째 비교는 Vref1을 이용하여 실시된다. 두 번째 비교는, 플립플롭(FF0)의 값이 Vref1을 이용한 비교 결과인 "0"이면 Vref0을 이용하고, 플립플롭(FF0)의 값이 Vref1을 이용한 비교 결과인 "1"이면 Vref2를 이용하여 실시된다. 상기의 방식으로, 4개의 상태가 2회의 비교에 의해 판독될 수 있다.
기입 동작의 타이밍도는 도 16a와 동일하다. 판독 동작의 타이밍도의 예가 도 26에 도시되어 있다. 도 26은 메모리 셀로부터 데이터 "10b"가 판독되는 경우의 타이밍도를 도시한다. 신호(RE0 및 RE1)가 어서트되는 각 기간에 각각의 선택된 워드선(WL)에는 참조 전위(Vref1 및 Vref2)가 입력되고, 감지 증폭기 회로에서의 비교 결과가 플립플롭 회로(FF0 및 FF1)에 저장된다. 메모리 셀의 데이터가 "10b"인 경우에는, 플립플롭 회로(FF0 및 FF1)의 값은 "1" 및 "0"이다. 제1 신호선(S1) 및 제2 신호선(S2)은 0 V를 가진다는 점에 유의한다.
구체적인 동작 전위(전압)의 예를 설명한다. 예를 들어, 트랜지스터(201)의 임계 전압(Vth)은 2.2 V이다. 노드 A의 전위는, 워드선(WL)과 노드 A 사이의 용량(C1)과 트랜지스터(202)의 게이트 용량(C2)에 의존하고, 여기서는, 예를 들어, 트랜지스터(202)가 오프 상태일 때는 C1/C2 >>1이고, 트랜지스터(202)가 온 상태일 때는 C1/C2=1이다. 도 27은 소스선(SL)이 0 V를 갖는 경우 노드 A의 전위와 워드선(WL)의 전위 사이의 관계를 나타낸다. 도 27로부터, 기입을 행할 때 데이터 "00b"의 노드 A의 전위는 0 V, 데이터 "01b"의 노드 A의 전위는 0.8 V, 데이터 "10b"의 노드 A의 전위는 1.2 V, 데이터 "11b"의 노드 A의 전위는 1.6 V인 경우, 참조 전위들(Vref0, Vref1, 및 Vref2)은 바람직하게는 각각 0.8 V, 1.2 V, 및 2.0 V인 것을 알 수 있다.
또한, 기입 후의 트랜지스터(201)의 노드 A의 전위(워드선(WL)의 전위는 0 V임)는 트랜지스터(201)의 임계 전압 이하인 것이 바람직하다는 점에 유의한다.
본 실시 형태는, 제1 신호선(S1)은 비트선(BL) 방향(열 방향)으로 제공되고 제2 신호선(S2)은 워드선(WL) 방향(행 방향)으로 제공되는 구성을 이용하지만, 실시 형태는 이것으로 한정되지 않는다. 예를 들어, 제1 신호선(S1)은 워드선(WL) 방향(행 방향)으로 제공되고, 제2 신호선(S2)은 비트선(BL) 방향(열 방향)으로 제공될 수도 있다. 이러한 경우, 제1 신호선(S1)이 접속되는 구동 회로 및 제2 신호선(S2)이 접속되는 구동 회로는 적절히 배치될 수도 있다.
본 실시 형태에서는, 4값형 메모리 셀의 동작, 즉, 1개의 메모리 셀에서 4개의 상이한 상태들 중 임의 상태의 기입 및 판독이 행해지는 경우를 설명한다. 회로 구성을 적절히 변경함으로써, n값형 메모리 셀, 즉, 임의의 n개(n은 2이상의 정수)의 상이한 상태들 중 임의 상태의 기입 및 판독이 행해질 수 있다.
예를 들어, 8값형 메모리 셀의 메모리 용량은, 2값형 메모리 셀의 용량의 3배이다. 기입을 행할 때, 노드 A의 전위를 결정하는 8종류의 기입 전위가 준비되고, 8개의 상태가 생성된다. 판독을 행할 때, 8개의 상태를 구별할 수 있는 7종류의 참조 전위가 준비된다. 판독을 행할 때, 1개의 감지 증폭기가 제공되고 비교가 7회 실시되어, 데이터가 판독될 수 있다. 또한, 비교 결과의 피드백에 의해, 비교 횟수가 3회로 저감될 수 있다. 소스선(SL)이 구동되는 판독 방법에서, 7개의 감지 증폭기가 제공되면, 비교를 1회 실시함으로써 데이터가 판독될 수 있다. 또한, 복수의 감지 증폭기가 제공되고 비교가 복수회 실시되는 구성이 이용될 수 있다.
일반적으로, 2k값형 메모리 셀(k는 1이상의 정수)의 메모리 용량은 2값형 메모리 셀의 용량의 k배이다. 기입을 행할 때, 노드 A의 전위를 결정하는 2k개 종류의 기입 전위가 준비되고, 2k개의 상태가 생성된다. 판독을 행할 때, 2k개의 상태를 구별할 수 있는 2k-1개 종류의 참조 전위가 준비되는 것이 바람직하다. 1개의 감지 증폭기가 제공되고, 비교를 2k-1회 실시함으로써 데이터가 판독될 수 있다. 또한, 비교 결과의 피드백에 의해, 비교 횟수가 k회로 저감될 수 있다. 소스선(SL)이 구동되는 판독 방법에서, 2k-1개의 감지 증폭기를 제공함으로써, 비교를 1회 실시하여 판독을 행할 수 있다. 또한, 복수의 감지 증폭기가 제공되고 비교가 복수회 실시되는 구조가 이용될 수 있다.
본 실시 형태에 따른 반도체 장치에서, 트랜지스터(202)의 낮은 오프 전류 특성 때문에 데이터가 극히 장시간 동안 유지될 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 요구되지 않아서, 전력 소비가 억제될 수 있다. 또한, 본 실시 형태에 따른 반도체 장치는 실질적 비휘발성 메모리 장치로서 이용될 수 있다.
또한, 트랜지스터(202)의 스위칭 동작에 의해 데이터의 기입 등이 행해진다; 따라서, 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 또한, 트랜지스터를 온 또는 오프함으로써 데이터의 기입 및 소거가 행해진다; 따라서, 고속 동작이 용이하게 얻어질 수 있다. 트랜지스터에 입력되는 전위를 제어함으로써 데이터의 직접적인 재기입이 행해질 수 있다. 따라서, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않아, 소거 동작에 기인한 동작 속도의 저하가 억제될 수 있다.
또한, 산화물 반도체 이외의 재료를 이용하여 형성된 트랜지스터는 충분한 고속으로 동작할 수 있다; 따라서, 이 트랜지스터를 이용함으로써, 저장된 내용이 고속으로 판독될 수 있다.
본 실시 형태에 따른 반도체 장치는 다중값형 반도체이므로, 단위 면적당 메모리 용량이 증가될 수 있다. 따라서, 반도체 장치의 소형화 및 그 고집적화가 달성될 수 있다. 또한, 기입을 행할 때, 플로팅 상태가 되는 노드의 전위가 직접 제어될 수 있다; 따라서, 다중값형 메모리 소자에 요구되는 고정밀도의 임계 전압의 제어를 용이하게 실시할 수 있다. 따라서, 다중값형 메모리 소자에 요구되는 기입 후의 상태 확인이 생략될 수 있다; 따라서, 이러한 경우, 기입에 필요한 시간이 단축될 수 있다.
[실시 형태 5]
본 실시 형태에서는, 상기 실시 형태에 따라 얻어진 반도체 장치가 탑재된 전자 기기의 예를 도 30a 내지 도 30f를 참조하여 설명한다. 상기 실시 형태에 따라 얻어진 반도체 장치는 전력의 공급이 없더라도 데이터를 유지할 수 있다. 기입 및 소거에 수반되는 열화가 야기되지 않는다. 따라서, 그 동작 속도가 높다. 따라서, 이 반도체 장치를 이용하면, 신규한 구조를 갖는 전자 기기가 제공될 수 있다. 상기 실시 형태에 따른 반도체 장치는 집적되고, 회로 기판 등에 실장되어, 전자 기기에 탑재된다는 점에 유의한다.
도 30a는, 상기 실시 형태에 따른 반도체 장치를 포함하고, 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함하는, 랩톱 퍼스널 컴퓨터를 나타낸다. 본 발명의 실시 형태에 따른 반도체 장치가 랩톱 퍼스널 컴퓨터에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 랩톱 퍼스널 컴퓨터에 적용하는 것은 바람직하다.
도 30b는 상기 실시 형태에 따른 반도체 장치를 포함하고 표시부(313)와, 외부 인터페이스(315)와, 조작 버튼(314) 등을 포함한 본체(311)를 갖춘 휴대형 정보 단말기(PDA)를 나타낸다. 또한, 조작용의 부속품으로서 스타일러스(312)가 포함된다. 본 발명의 실시 형태에 따른 반도체 장치가 PDA에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 PDA에 적용하는 것은 바람직하다.
도 30c는 상기 실시 형태에 따른 반도체 장치를 포함하는 전자 페이퍼의 예로서의 전자서적 리더(320)를 나타낸다. 전자서적 리더(320)는, 2개의 하우징, 즉, 하우징(321) 및 하우징(323)을 포함한다. 하우징(321) 및 하우징(323)은 경첩(337)에 의해 결합되어, 전자 서적 리더(320)가 경첩(337)을 축으로 하여 개방 및 폐쇄될 수 있다. 이러한 구조에 의해, 전자서적 리더(320)가 종이 서적처럼 이용될 수 있다. 본 발명의 실시 형태에 따른 반도체 장치가 전자 페이퍼에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 전자 페이퍼에 적용하는 것은 바람직하다.
표시부(325)는 하우징(321)에 통합되고, 표시부(327)는 하우징(323)에 통합된다. 표시부(325) 및 표시부(327)는 하나의 화상을 표시하거나, 상이한 화상들을 표시할 수도 있다. 표시부들(325 및 327)이 상이한 화상을 표시하는 경우, 예를 들어, 우측의 표시부(도 30c에서는 표시부(325))는 텍스트를 표시하고, 좌측의 표시부(도 30c에서는 표시부(327))는 그래픽을 표시할 수 있다.
도 30c는 하우징(321)에 조작부 등이 제공되어 있는 예를 나타내고 있다. 예를 들어, 하우징(321)에는 전원 버튼(331), 조작 키(333), 스피커(335) 등이 제공된다. 페이지는 조작 키(333)를 이용하여 넘길 수 있다. 표시부가 제공되어 있는 하우징의 면에는, 키보드, 포인팅 장치 등도 제공될 수 있다는 점에 유의한다. 또한, 하우징의 이면이나 측면에는, 외부 접속용 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다. 또한, 전자서적 리더(320)는 전자 사전의 기능을 가질 수도 있다.
전자서적 리더(320)는 무선으로 데이터를 송신 및 수신할 수도 있다. 무선 통신을 통해, 전자서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운로드할 수 있다.
전자 페이퍼는, 데이터를 표시할 수 있는 임의 분야의 전자 기기에 적용될 수 있다는 점에 유의한다. 예를 들어, 전자 페이퍼는, 전자서적 외에도, 포스터, 전철 등의 운송 수단의 차내광고, 크레딧 카드 등의 각종 카드에서의 표시 등에 이용될 수 있다.
도 30d는 상기 실시 형태에 따른 반도체 장치를 포함하는 휴대 전화기를 나타낸다. 휴대 전화기는, 2개의 하우징, 즉, 하우징(340) 및 하우징(341)을 포함한다. 하우징(341)은, 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라용 렌즈(347), 외부 접속 단자(348) 등을 포함한다. 하우징(341)은 휴대 전화기를 충전하기 위한 태양전지 셀(solar cell, 349), 외부 메모리 슬롯(350) 등을 포함한다. 또한, 안테나가 하우징(341) 내에 통합된다. 본 발명의 실시 형태에 따른 반도체 장치가 휴대 전화기에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 휴대 전화기에 적용하는 것은 바람직하다.
표시 패널(342)에는 터치 패널 기능이 제공된다. 화상으로서 표시되는 복수의 조작 키(345)가 도 30d에서 점선으로 나타나 있다. 휴대 전화기는, 태양전지 셀(349)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 포함한다는 점에 유의한다. 또한, 상기 구조 외에도, 비접촉 IC 칩, 소형 기록 장치 등이 통합된 구조가 이용될 수도 있다.
표시 패널(342)의 표시 방향은 사용 모드(usage mode)에 따라 적절히 변한다. 또한, 표시 패널(342)과 동일 면에 카메라용 렌즈(347)가 제공되기 때문에, 화상 전화로서 이용될 수 있다. 스피커(343) 및 마이크로폰(344)은 음성 통화로 제한되지 않고, 화상 전화, 녹음, 재생 등에 이용될 수 있다. 게다가, 도 30d에 도시된 바와 같이 전개된 상태의 하우징(340 및 341)은, 하나가 다른 하나 위에 겹치도록 슬라이딩될 수 있다; 따라서, 휴대 전화기의 크기가 줄어들 수 있고, 이것은 휴대 전화기를 휴대에 적합하게 한다.
외부 접속 단자(348)는 AC 어댑터나 USB 케이블 등의 다양한 종류의 케이블에 접속될 수 있으며, 이것은 충전 및 데이터 통신을 가능하게 된다. 게다가, 외부 메모리 슬롯(350)에 기록 매체를 삽입함으로써, 휴대 전화기는 많은 양의 데이터의 저장 및 이동을 처리할 수 있다. 또한, 상기 기능 외에도, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수도 있다.
도 30e는 상기 실시 형태에 따른 반도체 장치를 포함하는 디지털 카메라를 나타낸다. 디지털 카메라는, 본체(361), 표시부(A)(367), 접안부(363), 조작 스위치(364), 표시부(B)(365), 배터리(366) 등을 포함한다. 본 발명의 실시 형태에 따른 반도체 장치가 휴대 전화기에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 디지털 카메라에 적용하는 것은 바람직하다.
도 30f는 상기 실시 형태에 따른 반도체 장치를 포함하는 텔레비전 세트를 나타낸다. 텔레비전 세트(370)에서, 표시부(373)는 하우징(371) 내에 통합된다. 표시부(373)는 화상을 표시할 수 있다. 여기서, 하우징(371)은 스탠드(375)에 의해 지지된다.
텔레비전 세트(370)는, 하우징(371)의 조작 스위치 또는 별개의 리모콘(380)에 의해 작동될 수 있다. 리모콘(380)의 조작 키(379)에 의해 채널이나 음량을 제어하여 표시부(373)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘(380)에는, 리모콘(380)으로부터 출력되는 데이터를 표시하기 위한 표시부(377)가 제공될 수도 있다. 본 발명의 실시 형태에 따른 반도체 장치가 텔레비전 세트에 적용될 때, 전력의 공급이 없더라도 데이터가 유지될 수 있다. 또한, 기입 및 소거에 수반되는 열화가 야기되지 않는다. 또한, 그 동작 속도가 높다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치를 텔레비전 세트에 적용하는 것은 바람직하다.
텔레비전 세트(370)에는, 수신기, 모뎀 등이 제공되는 것이 바람직하다는 점에 유의한다. 수신기에 의해, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 세트(370)가 모뎀을 통해 유선 또는 무선 접속에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간 등)의 데이터 통신이 실시될 수 있다.
본 실시 형태에서 설명된 방법 및 구조는 다른 실시 형태들에서 설명된 임의의 방법 및 구조와 적절히 조합될 수 있다.
본 출원은 2009년 11월 6일 일본 특허청에 출원된 출원번호 제2009-255448호에 기초하고 있으며, 그 전체 내용을 참조용으로 본 명세서에서 원용한다.
100: 기판; 102: 보호층; 104: 반도체 영역; 106: 소자 분리 절연층; 108a: 게이트 절연층; 110a: 게이트 전극; 112: 절연층; 114: 불순물 영역; 116: 채널 형성 영역; 118: 측벽 절연층; 120: 고농도 불순물 영역; 122: 금속층; 124: 금속 화합물 영역; 126: 층간 절연층; 128: 층간 절연층; 130a: 소스 또는 드레인 전극; 130b: 소스 또는 드레인 전극; 130c: 전극; 132: 절연층; 134: 도전층; 136a: 전극; 136b: 전극; 136c: 전극; 136d: 게이트 전극; 138: 게이트 절연층; 140: 산화물 반도체층; 142a: 소스 또는 드레인 전극; 142b: 소스 또는 드레인 전극; 144: 보호 절연층; 146: 층간 절연층; 148: 도전층; 150a: 전극; 150b: 전극; 150c: 전극; 150d: 전극; 150e: 전극; 152: 절연층; 154a: 전극; 154b: 전극; 154c: 전극; 154d: 전극; 160: 트랜지스터; 162: 트랜지스터; 200: 메모리 셀; 201: 트랜지스터; 202: 트랜지스터; 203: 트랜지스터; 204: 용량 소자; 205: 용량 소자; 210: 메모리 셀 어레이; 211: 판독 회로; 212: 신호선 구동 회로; 213: 구동 회로; 214: 전위 생성 회로; 215: 디코더; 216: 트랜지스터; 217: 트랜지스터; 218: 트랜지스터; 219: 논리 회로; 220: 아날로그 버퍼; 221: 판독 회로; 222: 판독 회로; 223: 바이어스 회로; 224: 바이어스 회로; 225: 참조 셀; 225a: 참조 셀; 225b: 참조 셀; 225c: 참조 셀; 231: 판독 회로; 232: 판독 회로; 233: 구동 회로; 240: 메모리 셀; 301: 몸체; 302: 하우징; 303: 표시부; 304: 키보드; 311: 몸체; 312: 스타일러스; 313: 표시부; 314: 조작 버튼; 315: 외부 인터페이스; 320: 전자 서적 리더; 321: 하우징; 323: 하우징; 325: 표시부; 327: 표시부; 331: 전원 버튼; 333: 조작 키; 335: 스피커; 337: 경첩 유닛; 340: 하우징; 341: 하우징; 342: 표시 패널; 343: 스피커; 344: 마이크로폰; 345: 조작 키; 346: 포인팅 장치; 347: 카메라 렌즈; 348: 외부 접속 단자; 349: 태양전지 셀; 350: 외부 메모리 슬롯; 361: 몸체; 363: 접안부, 364: 조작 스위치; 365: 표시부 B; 366: 배터리 367: 표시부 A; 370: 텔레비전 세트; 371: 하우징; 373: 표시부; 375: 스탠드 377: 표시부; 379: 조작 키; 및 380: 리모콘.

Claims (28)

  1. 반도체 장치로서,
    소스선;
    비트선;
    제1 신호선;
    복수의 제2 신호선;
    복수의 워드선;
    상기 소스선과 상기 비트선 사이에서 병렬로 서로 접속된 복수의 메모리 셀;
    입력되는 어드레스 신호에 의해 상기 복수의 메모리 셀로부터 지정된 메모리 셀이 선택되도록 상기 복수의 제2 신호선과 상기 복수의 워드선을 구동하는 제1 구동 회로;
    복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제2 구동 회로;
    상기 비트선의 전위와 복수의 참조 전위를 비교하여 데이터를 판독하는 판독 회로; 및
    상기 복수의 기입 전위와 상기 복수의 참조 전위를 생성하여 상기 제2 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로
    를 포함하고,
    상기 복수의 메모리 셀 중 하나는,
    제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
    제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및
    제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하는 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되며,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 서로 전기적으로 접속되며,
    상기 소스선 및 상기 제1 소스 전극은 서로 전기적으로 접속되고,
    상기 제1 드레인 전극 및 상기 제3 소스 전극은 서로 전기적으로 접속되며,
    상기 비트선 및 상기 제3 드레인 전극은 서로 전기적으로 접속되고,
    상기 제1 신호선과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되며,
    상기 복수의 제2 신호선 중 하나와 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 워드선 중 하나와 상기 제3 게이트 전극은 서로 전기적으로 접속되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극에 전기적으로 접속된 용량 소자를 더 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위에 제공된 채널 형성 영역과, 상기 채널 형성 영역을 사이에 개재시킨 불순물 영역들과, 상기 채널 형성 영역 위의 제1 게이트 절연층과, 상기 제1 게이트 절연층 위의 상기 제1 게이트 전극과, 상기 제1 소스 전극 및 상기 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 불순물 영역들 중 하나에 전기적으로 접속되며,
    상기 제2 소스 전극은 상기 불순물 영역들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위의 상기 제2 게이트 전극과, 상기 제2 게이트 전극 위의 제2 게이트 절연층과, 상기 제2 게이트 절연층 위의 상기 산화물 반도체층과, 상기 산화물 반도체층에 전기적으로 접속된 상기 제2 소스 전극 및 상기 제2 드레인 전극을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판(single crystal semiconductor substrate)인, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  7. 제1항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5x1019 atoms/cm3 이하인, 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1x10-13 A 이하인, 반도체 장치.
  11. 반도체 장치로서,
    소스선;
    비트선;
    제1 신호선;
    복수의 제2 신호선;
    복수의 워드선;
    상기 소스선과 상기 비트선 사이에서 병렬로 서로 접속된 복수의 메모리 셀;
    입력되는 어드레스 신호에 의해 상기 복수의 메모리 셀로부터 지정된 메모리 셀이 선택되도록 상기 복수의 제2 신호선과 상기 복수의 워드선을 구동하는 제1 구동 회로;
    복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제2 구동 회로;
    참조 메모리 셀을 포함하고, 상기 지정된 메모리 셀의 컨덕턴스(conductance)와 상기 참조 메모리 셀의 컨덕턴스를 비교하여 데이터를 판독하는 판독 회로; 및
    상기 복수의 기입 전위와 복수의 참조 전위를 생성하여 상기 제2 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로
    를 포함하고,
    상기 복수의 메모리 셀 중 하나는,
    제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
    제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및
    제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하는 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되며,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나는 서로 전기적으로 접속되며,
    상기 소스선 및 상기 제1 소스 전극은 서로 전기적으로 접속되고,
    상기 제1 드레인 전극 및 상기 제3 소스 전극은 서로 전기적으로 접속되며,
    상기 비트선 및 상기 제3 드레인 전극은 서로 전기적으로 접속되고,
    상기 제1 신호선과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되며,
    상기 복수의 제2 신호선 중 하나와 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 워드선 중 하나와 상기 제3 게이트 전극은 서로 전기적으로 접속되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위에 제공된 채널 형성 영역과, 상기 채널 형성 영역을 사이에 개재시킨 불순물 영역들과, 상기 채널 형성 영역 위의 제1 게이트 절연층과, 상기 제1 게이트 절연층 위의 상기 제1 게이트 전극과, 상기 제1 소스 전극 및 상기 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 불순물 영역들 중 하나에 전기적으로 접속되며,
    상기 제2 소스 전극은 상기 불순물 영역들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  13. 제11항에 있어서,
    상기 제2 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위의 상기 제2 게이트 전극과, 상기 제2 게이트 전극 위의 제2 게이트 절연층과, 상기 제2 게이트 절연층 위의 상기 산화물 반도체층과, 상기 산화물 반도체층에 전기적으로 접속된 상기 제2 소스 전극 및 상기 제2 드레인 전극을 포함하는, 반도체 장치.
  14. 제11항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판인, 반도체 장치.
  15. 제11항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  16. 제11항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  17. 제11항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  18. 제11항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5x1019 atoms/cm3 이하인, 반도체 장치.
  19. 제11항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1x10-13 A 이하인, 반도체 장치.
  20. 반도체 장치로서,
    소스선;
    비트선;
    제1 신호선;
    복수의 제2 신호선;
    복수의 워드선;
    상기 소스선과 상기 비트선 사이에서 병렬로 서로 접속된 복수의 메모리 셀;
    입력되는 어드레스 신호에 의해 상기 복수의 메모리 셀로부터 지정된 메모리 셀이 선택되도록 상기 복수의 제2 신호선과 상기 복수의 워드선을 구동하고, 입력되는 복수의 참조 전위 중 임의의 전위를 선택하여 상기 복수의 워드선 중 선택된 하나에 출력하는 제1 구동 회로;
    복수의 기입 전위 중 임의의 전위를 선택하여 상기 제1 신호선에 출력하는 제2 구동 회로;
    상기 비트선에 전기적으로 접속되고, 상기 지정된 메모리 셀의 컨덕턴스를 판독함으로써 데이터를 판독하는 판독 회로; 및
    상기 복수의 기입 전위와 상기 복수의 참조 전위를 생성하여 상기 제2 구동 회로 및 상기 판독 회로에 공급하는 전위 생성 회로
    를 포함하고,
    상기 복수의 메모리 셀 중 하나는,
    제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
    제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되며,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나와, 상기 용량 소자의 하나의 전극은 서로 전기적으로 접속되고,
    상기 소스선 및 상기 제1 소스 전극은 서로 전기적으로 접속되며,
    상기 비트선 및 상기 제1 드레인 전극은 서로 전기적으로 접속되고,
    상기 제1 신호선과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되며,
    상기 복수의 제2 신호선 중 하나와 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 워드선 중 하나와 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위에 제공된 채널 형성 영역과, 상기 채널 형성 영역을 사이에 개재시킨 불순물 영역들과, 상기 채널 형성 영역 위의 제1 게이트 절연층과, 상기 제1 게이트 절연층 위의 상기 제1 게이트 전극과, 상기 제1 소스 전극 및 상기 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 불순물 영역들 중 하나에 전기적으로 접속되며,
    상기 제2 소스 전극은 상기 불순물 영역들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  22. 제20항에 있어서,
    상기 제2 트랜지스터는, 상기 반도체 재료를 포함하는 기판 위의 상기 제2 게이트 전극과, 상기 제2 게이트 전극 위의 제2 게이트 절연층과, 상기 제2 게이트 절연층 위의 상기 산화물 반도체층과, 상기 산화물 반도체층에 전기적으로 접속된 상기 제2 소스 전극 및 상기 제2 드레인 전극을 포함하는, 반도체 장치.
  23. 제20항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판인, 반도체 장치.
  24. 제20항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  25. 제20항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  26. 제20항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  27. 제20항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5x1019 atoms/cm3 이하인, 반도체 장치.
  28. 제20항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1x10-13 A 이하인, 반도체 장치.
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