KR20120024923A - 반도체 장치 및 그 제조 방법 - Google Patents

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히로시 아까호리
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고에키자이단호진 고쿠사이카가쿠 신고우자이단
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Abstract

실질적인 (110) 결정면 방위를 갖는 실리콘 표면 상에 형성된 반도체 장치에서, 실리콘 표면은 표면 산술평균편차가 0.15 nm 이하, 바람직하게는 0.09 nm 이하이도록 평탄화되어, 높은 이동도의 n-MOS 트랜지스터의 제조를 가능하게 한다. 이러한 평탄화된 실리콘 표면은, 산소 라디칼 분위기에서의 자기희생 산화막의 증착 공정 및 자기희생 산화막의 제거 공정을 반복하거나, 탈기된 H2O 또는 낮은 OH 밀도 분위기에서 실리콘 표면을 세정하거나, 또는 수소 또는 중수소에 의해 실리콘 표면을 강하게 종단시킴으로써 획득된다. 자기희생 산화막의 증착 공정은 등방성 산화에 의해 수행될 수도 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본원은, 본원에 그 개시하는 바가 참고로 통합된 일본 특허 출원 JP 2002-350177호, JP 2003-283560호, 및 JP 2003-322170호에 대한 우선권을 주장한다.
본 발명은 반도체 장치, 그 제조 방법, 및 반도체 표면을 처리하는 방법에 관한 것이다.
다양한 반도체 장치 중에서, 본원에서 주로 MIS (metal-insulator-semiconductor) 트랜지스터 또는 MOS (metal-oxide-semiconductor) 로서 고려되고, 반도체 표면을 따라 소오스 영역, 드레인 영역, 및 채널 영역을 갖는 전계 효과 트랜지스터가 존재한다. 이와 관련하여, 이하, MIS 트랜지스터를 포함하는 MOS 트랜지스터에 대한 설명이 주로 이루어질 것이다. 본 분야에서 잘 알려져 있는 바와 같이, 그러한 MOS 트랜지스터는, n-형 전계 효과 트랜지스터 (간단하게, n-형 트랜지스터) 와 p-형 전계 효과 트랜지스터 (간단하게, p-현 트랜지스터) 로 분류된다.
종종, LSI (large scale integrated) 회로로서 단일 칩에 n-형 트랜지스터와 p-형 트랜지스터가 집적되는 경우가 존재한다. 이러한 경우에, 각각의 트랜지스터는 실리콘 기판과 같은 실리콘 재료 상에 형성되며, 통상적으로 실리콘 막 및 실리콘 재료는 (100) 결정면 방위를 갖는 표면을 갖는다. (110) 결정면 방위를 갖는 실리콘 재료 및 그 표면은 각각 (100) 실리콘 재료 (또는 간단하게, (110) 실리콘) 및 (100) 면이라 지칭될 수도 있다.
본원 전반에서, (100) 결정면 방위를 갖는 (100) 면은 (100) 면 뿐만 아니라 (010) 면, (001) 면 등과 같은 그 등가면들도 포괄적으로 의미한다는 것을 주의해야 한다.
여기서, n-형 트랜지스터 및 p-형 트랜지스트가 (100) 실리콘 재료를 사용하여 제조될 때, p-형 트랜지스터는 이동도와 같은 성능 (또는, 구동성) 이 n-형 트랜지스터의 약 30 %로 낮다. 이를 고려하여, p-형 트랜지스터는 n-형 트랜지스터와 비교하여 크기가 더 크게 되도록 설계된다. 그러나, 이러한 설계는 반도체 장치의 소형화에 방해가 된다.
도 1을 참조하여, 본 발명의 보다 나은 이해를 위해, 반도체 장치를 제조하는 종래의 방법에 대한 설명이 이루어질 것이다. 예시된 예에서, 반도체 영역에 LDD (lightly doped drain) 구조의 n-형 트랜지스터가 형성된다.
도 1의 (a)에서, p-형 (100) 실리콘 재료라 간단하게 호칭될 수도 있고, (100) 결정면 방위를 갖는 (100) 면을 갖는 p-형 실리콘 재료 (101) 가 준비된다. 도 1의 (a)에 도시된 바와 같이, 쉘로우 트렌치 분리 (shallow trench isolation; STI) 방법이 p-형 (100) 실리콘 재료에 대해 행해져서, 소자 또는 장치 영역들을 다른 것들로부터 분리시킨다. 결과로서, p-형 (100) 실리콘 재료의 (100) 면으로 장치 영역이 정의되거나 또는 분할된다. 예컨대, 실리콘 재료는 상술된 바와 같이 반도체 기판, 반도체 기판 상의 반도체 층 또는 막일 수도 있다.
다음으로, 도 1의 (b)에 도시된 바와 같이, NH4OH-H2O2-H2O (SC1) 및 HCl-H2O2-H2O (SC2) 를 사용하여 RCA 세정이 p-형 (100) 실리콘 재료의 (100) 면, 특히 장치 영역 (102) 에 대해 행해진다. RCA 세정의 결과로서, 표면 전체로부터 유기물, 입자, 및 불순물 금속이 제거된다. 이어서, 표면 상에 게이트 절연막 (SiO2)(103) 이 형성된다 (도 1의 (c)).
도 1의 (d)에 도시된 바와 같이, 실리콘 재료 (101) 의 표면 전체 상에 붕소 (B) 가 이온 주입되고, 이온 주입된 붕소는 임계 전압을 제어하도록 역할한다. 이온 주입 후, 도 1의 (e)에 예시된 바와 같이, 실리콘 재료 (101) 의 표면 전체 상에 다결정 실리콘 (폴리실리콘) 막이 증착되고, 패터닝되어 장치 영역 (102) 의 게이트 절연막 (103) 상에 다결정 실리콘 전극 (105) 을 남긴다.
이어서, 도 1의 (f)에 도시된 바와 같이, 저밀도의 인이 이온 주입되어, 양자 모두가 높은 전기장을 완화시키는데 효과적인, n-형의 소오스 및 드레인 영역들 (106) 을 형성한다. 그 후, 도 1의 (g)에 예시된 바와 같이, 실리콘 재료 (101) 의 표면과 게이트 전극 (105) 양자 모두 상에 실리콘 산화막 (SiO2) 이 CVD 방법 등에 의해 증착되고, 이방성 에칭에 의해 선택적으로 에칭되어, 게이트 전극 (105) 의 측벽 상에 측벽 절연막 (107) 을 남긴다.
이러한 상황 하에서, 도 1의 (h)에 도시된 바와 같이, 비소와 같은 n-형 불순물의 이온 주입이 고밀도로 수행되어, n+형의 소오스 및 드레인 영역들 (108) 을 형성한다. 따라서, p-형 (100) 실리콘 재료를 사용하여 n-형 트랜지스터가 제조된다.
도 1에는 도시되어 있지 않지만, (100) 실리콘 재료를 사용하여, n-형 트랜지스터와 유사한 방법으로 p-형 트랜지스터가 제조될 수 있다. 그러나, (100) 실리콘 재료를 사용하여 n-형 트랜지스터 및 p-형 트랜지스터가 제조될 때, p-형 트랜지스터는 n-형 트랜지스터보다 이동도가 열등하다.
p-형 트랜지스터의 이동도를 향상시키기 위해, (110) 결정면 방위를 갖는 (110) 면을 갖는 (110) 실리콘 재료를 사용하는 방법에 관한 제안이 이루어져 왔다. 실제로, (110) 실리콘 재료를 사용하는 경우, (100) 실리콘 재료가 사용되는 경우와 비교하여, p-형 트랜지스터의 이동도를 약 2.5 배 상승시키는 것을 가능하게 한다는 것이 보고되어 왔다. 그러나, (110) 실리콘 재료를 사용하는 경우, (100) 실리콘 재료가 사용되는 경우와 비교하여, n-형 트랜지스터의 이동도를 약 0.6 배 감소시키는 것을 초래한다는 것이 또한 지적되어 왔다.
이러한 상황 하에서, n-형 트랜지스터의 이동도의 감소를 억제하는 것이 가능한 경우에, (110) 실리콘 재료가 매우 효율적인 재료가 된다고 고려되어 왔다.
현재, (110) 실리콘 재료에 의해 형성된 n-형 트랜지스터의 이동도의 감소를 회피하는 방법에 대한 어떠한 제안 또는 착상도 전혀 이루어지지 않고 있다.
(110) 실리콘 재료에 적용될 수도 있는 다양한 장치 및 방법들이 국제 특허 공보 제 WO98/33362 호 (이하 참조 문헌 1) 및 일본 공개 공보 제 평11-57636 호 (이하 참조 문헌 2) 에서 개시된다. 그러나, 참조 문헌 1의 실험들은 (100) 실리콘 재료에 대해서만 이루어졌고, (110) 실리콘 재료에 대해서는 전혀 이루어지지 않았다. 마찬가지로, 참조 문헌 2는 (100) 실리콘 재료만을 연구하였고, (110) 실리콘 재료를 전혀 고려하지 않았다.
한편, 일본 특허 공개 공보 제 평9-51097 호 (참조 문헌 3) 에서 전계 효과 트랜지스터의 제조 방법이 개시된다. 이 방법은, 실리콘 표면과 산화막 사이의 계면 상의 전자 산란으로 인해 유발될 수도 있는, 경계 또는 계면 이동도의 열화를 회피하는데 효과적이다. 그러나, 참조 문헌 3이 (100) 실리콘 재료에서의 전자 이동 방향을 단차의 방향과 평행하게 하는 방법에 대해 교시하고 있지만, 참조 문헌 3에서 (110) 실리콘 재료에 대한 연구는 전혀 이루어지지 않는다.
본원의 발명자들의 연구에 따르면, 도 1에 예시된 방법에 의해 전계 효과 트랜지스터가 제조될 때, RCA 세정에서의 알칼리 처리 단계, 순수에 의한 린스 단계 등 동안 장치 영역의 표면은 불가피하게 거칠게 된다는 것이 발견되었다.
여기서, 전계 효과 트랜지스터의 캐리어의 이동도는 트랜지스터의 구동성을 나타내는 인자들 중 하나이다. 본 분야에서 잘 알려져 있는 바와 같이, 홀은 p-형 전계 효과 트랜지스터의 캐리어이고, 전자는 n-형 전계 효과 트랜지스터의 캐리어이다. 일반적으로, 전계 효과 트랜지스터의 구동성을 향상시키기 위해서는, 소자 영역의 표면 거칠기를 저감시킴으로써 캐리어의 이동도를 상승시킬 필요가 있다.
구체적으로, 통상의 RCA 세정을 사용하는 경우, 실리콘 재료의 소자 영역을 Ra = 0.5 nm 내지 Ra = 1.5 nm의 표면 거칠기로 거칠게 하고, 그러한 거칠게 된 표면 상에 게이트 절연막이 증착된다는 것이 본 발명자들에 의해 발견되었고, 여기서 Ra는 표면 산술평균편차 (즉, 센터 라인 평균 거칠기) 를 표현한다.
또한, 종종 게이트 절연막은 건조 O2를 사용하여 증착되는 실리콘 이산화막이다. 이러한 경우에, 실리콘 표면과 SiO2의 게이트 절연막 사이의 경계가 더 거칠게 되는 것이 관찰되었다. 이는, 산화를 위해 건조 O2가 사용될 때, 산화를 위한 종 또는 시드가 (111) 면들로부터 침투되어, 그 면들을 따라 산화가 우선적으로 진행하는 사실로부터 초래할 수도 있다.
또한, RCA 세정에 의해 거칠게 된 실리콘 재료를 사용하여 전계 효과 트랜지스터가 제조될 때, 전계 효과 트랜지스터의 구동성이 감소된다. 또한, 게이트 전극에 전압이 인가될 때, 미세한 돌출부들에 전계가 편심 집중되고, 그러한 전계 집중은 게이트 절연막의 파괴를 초래하기 쉽다.
특히, (110) 결정면 방위를 갖는 (110) 표면을 갖는 실리콘 재료 또는 그 등가물이 RCA 세정에 의해 세정될 때, (110) 면이 크게 거칠게 되어, 전계 효과 트랜지스터가 제조될 때 이동도의 감소를 초래한다는 것이 발견되었다. 상술된 설명이 n-형 트랜지스터로 한정되었지만, 이는 TFT, CCD, IGBT 등과 같은 임의의 다른 반도체 장치들에도 적용된다.
본 발명의 목적은, 개선된 특성 또는 성능을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은, 실리콘 재료의 표면을 평탄화함으로써 특성을 개선할 수 있는 타입의 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 실질적인 (110) 결정면 방위 및 개선된 특성을 갖는 (110) 표면을 갖는 실리콘 재료에 의해 구성된 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 실질적인 (110) 결정면 방위를 갖는 (110) 표면을 갖는 실리콘 재료를 사용함으로써, 높은 구동성을 갖는 반도체 장치 (특히, n-형 트랜지스터) 를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 반도체 영역의 표면 거칠기를 평탄하게 할 수 있는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 세정이 행해진 반도체 표면의 표면 거칠기를 평탄하게 하거나 유지할 수 있는 방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체 장치는 소정의 결정면 방위의 실리콘 표면을 갖는다. 이 실리콘 표면은 0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는다. 이러한 경우에, 소정의 결정면 방위는 실질적인 (100) 결정면 방위를 포함할 수도 있다.
본 발명의 다른 양태에 따르면, 소정의 결정면 방위는 실질적인 (110) 결정면 방위를 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 장치는 실질적인 (110) 결정면 방위를 갖는 실리콘 표면을 갖는다. 이 실리콘 표면은 0.15 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는다.
바람직하게는, 실리콘 표면 거칠기의 소정의 표면 산술평균편차 (Ra) 는 0.11 nm 이하이고, 보다 바람직하게는 0.09 nm 이하이다.
보다 바람직하게는, 소정의 표면 산술평균편차 (Ra) 는 0.07 nm 이하이거나 또는 0.02 nm 이하이다.
여하튼, 실질적인 (110) 결정면 방위는 (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위로 이루어진 그룹으로부터 선택된다.
바람직하게는, 실질적인 (110) 결정면 방위의 표면은 (110) 또는 (551) 결정면 방위에 의해 특정된다.
본 발명의 또 다른 양태에 따르면, 반도체 장치는, 소오스 영역, 드레인 영역, 채널 영역, 채널 영역 상의 게이트 절연막, 및 게이트 절연막 상의 게이트 전극을 갖는 전계 효과 트랜지스터를 포함한다. 채널 영역은 소정의 결정면 방위를 갖는 반도체 실리콘 표면에 형성된다. 이 실리콘 표면은 0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는다.
소정의 결정면 방위는 실질적인 (100) 결정면 방위를 포함할 수도 있다.
본 발명의 또 다른 양태에 따르면, 반도체 장치는, 소오스 영역, 드레인 영역, 채널 영역, 채널 영역 상의 게이트 절연막, 및 게이트 절연막 상의 게이트 전극을 갖는 전계 효과 트랜지스터를 포함한다. 이 채널 영역은 실질적인 (110) 결정면 방위를 갖는 반도체 실리콘 표면에 형성된다. 이 실리콘 표면은 0.15 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는다.
실리콘 표면 거칠기의 소정의 표면 산술평균편차 (Ra) 는 0.11 nm 이하가 아닐 수도 있다. 바람직하게는, 소정의 표면 산술평균편차 (Ra) 는 0.07 nm 이하이다.
구체적으로, 실질적인 (110) 결정면 방위는 (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위로 이루어진 그룹으로부터 선택된다. 바람직하게는, 실리콘 표면은 (110) 또는 (551) 결정면 방위를 갖는다.
이러한 경우에, 게이트 절연막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막으로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함할 수도 있다.
게이트 절연막은 내부에 희가스 (rare gas) 원소를 포함할 수도 있다.
구체적으로, 전계 효과 트랜지스터의 게이트 절연막은, 높은 비유전율의 유전막을 포함하고, 및/또는 그 유전막은 금속 실리케이트, 금속 산화물, 및 금속 질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수도 있다. 금속 실리케이트는, Hf, Zr, Ta, Ti, La, Co, Y, 및 Al로 이루어진 그룹으로부터 선택되는 적어도 하나와 Si로 이루어진다. 한편, 금속 산화물은, Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr, 및 Ba의 산화물들로 이루어진 그룹으로부터 선택되는 적어도 하나로 이루어진다.
상술된 금속 질화물은, Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr, 및 Ba로 이루어진 그룹으로부터 선택되는 적어도 하나와 N으로 이루어진다.
다른 방법으로, 게이트 절연막은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 높은 비유전율의 유전막으로부터 선택되는 막들의 조합을 포함할 수도 있다.
본 발명의 특정의 양태에 따르면, 반도체 장치를 제조하는데 사용하는 방법이 제공된다. 이 방법은, 소정의 결정면 방위를 갖는 실리콘 반도체 표면을 준비하는 단계, 및 0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 달성하기 위해, 반도체 표면을 평탄화하는 단계를 포함한다.
소정의 결정면 방위는 실질적인 (100) 결정면 방위를 포함할 수도 있다.
본 발명의 다른 특정 양태에 따르면, 반도체 장치를 제조하는데 사용하는 방법이 제공된다. 이 방법은, 실질적인 (110) 결정면 방위를 갖는 실리콘 반도체 표면을 준비하는 단계, 및 0.15 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 달성하기 위해, 실리콘 표면을 평탄화하는 단계를 포함한다.
구체적으로, 평탄화 단계는, OH 농도가 감소된 RCA SC-1 세정액으로 실리콘 표면을 세정하는 단계, 및 산소 라디칼들을 함유하는 분위기에서 세정된 실리콘 표면을 산화시킴으로써 세정된 표면 상에 산화막을 형성하는 단계를 포함한다.
다른 방법으로, 평탄화 단계는, 실리콘 표면을 소정의 표면 산술평균편차 (Ra) 로 평탄화하기 위해, 실리콘 표면 상에 제 1 산화막을 형성하도록 실리콘 표면을 등방성 산화시키는 단계, 및 제 1 산화막을 제거하는 단계를 포함할 수도 있다. 이러한 경우에, 등방성 산화 단계 및 제거 단계는, 소정의 표면 산술평균편차 (Ra) 가 달성될 때까지 복수회 반복된다.
본 발명의 다른 양태에 따르면, 산화막은 게이트 절연층 또는 게이트 절연층의 일부분으로서 사용된다. 이 방법은 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 더 포함한다.
상술된 방법은, 평탄화된 실리콘 표면 상에 게이트 절연층을 형성하는 단계, 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 더 포함할 수도 있다.
상술된 등방성 산화 단계는, 550 ℃ 이하의 온도에서 실리콘 표면의 라디칼 산화를 수행하는 단계를 포함할 수도 있다.
다른 방법으로, 등방성 산화 단계는 실리콘 표면을 오존수 (ozone water) 와 접촉시킴으로써 수행된다. 이 경우, 오존수는 내부에 0.001 ppm 내지 100 ppm의 오존이 용해되어 있는 초순수 (ultra-pure water) 이다. 오존은 초순수에 1 ppm 내지 30 ppm의 범위 내에서 포함될 수도 있다.
또한, 등방성 산화 단계는, 실리콘 표면을 과산화 수소 용액과 접촉시킴으로써 수행될 수도 있다. 과산화 수소 용액은 30 내지 100 중량%의 과산화 수소를 포함한다.
또한, 등방성 산화 단계는, 10 ℃ 내지 30 ℃의 온도에서 10초를 초과하는 시간 동안 수행될 수도 있다.
상술된 제거 단계는 플루오르화 수소 (HF) 를 포함하는 용액을 사용하여 수행될 수도 있다. 이 용액은 HF와 HCl의 혼합 용액인 것이 바람직하다.
용액은 100 ppb 미만의 용해 산소를 갖는 H2O 및 HF를 포함할 수도 있다.
여하튼, 상술된 실질적인 (110) 결정면 방위는 (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위를 포함한다.
상술된 평탄화 단계는 실리콘 표면을 공기에 노출시키지 않고 수행되는 것이 바람직하다.
본 발명의 또 다른 특정 양태에 따르면, 산화막 형성 단계는, 마이크로파 여기에 의해, 아르곤, 크립톤, 및 크세논 중 적어도 하나로부터 선택되는 희가스와 산소 가스의 혼합 가스에서 생성되는 가스 플라즈마를 사용하여 수행된다.
본 발명의 또 다른 특정 양태에 따르면, 라디칼 산화를 수행하는 단계는, 마이크로파 여기에 의해, 아르곤, 크립톤, 및 크세논 중 적어도 하나로부터 선택되는 희가스와 산소 가스의 혼합 가스에서 생성되는 가스 플라즈마를 사용하여 수행된다.
본 발명의 또 다른 양태에 따르면, 평탄화 단계는, 마이크로파 여기에 의해, 아르곤, 크립톤, 및 크세논 중 적어도 하나로부터 선택되는 희가스와 산소 가스의 혼합 가스에서 생성되는 가스 플라즈마를 사용하여 실리콘 표면을 산화시키는 단계를 포함한다.
소정의 표면 산술평균편차는 0.09 nm 이하인 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, 방법은, 실리콘 표면 상에 절연막을 형성하는 단계를 더 포함할 수도 있다. 절연막 형성 단계는,
라디칼 산소를 포함하는 분위기에서 실리콘 표면의 산화 처리를 수행하는 단계;
라디칼 질소 또는 라디칼 NH를 포함하는 분위기에서 실리콘 표면을 처리하는 단계;
라디칼 질소와 라디칼 NH 중 적어도 하나 및 라디칼 산소를 포함하는 분위기에서 실리콘 표면을 처리하는 단계
중 선택되는 하나의 단계를 포함한다.
절연막 형성 단계는,
아르곤, 크립톤, 및 크세논 중 적어도 하나로부터 선택되는 희가스와, 암모니아, 산소, 질소, NO 및 N2O 중 적어도 하나로부터 선택되는 절연막 형성 가스의 혼합 가스를 준비하는 단계; 및
절연막을 형성하기 위하여, 마이크로파 여기에 의해 혼합 가스에서 플라즈마를 생성하는 단계를 포함할 수도 있다.
본 발명의 또 다른 양태에 따르면, 평탄화 단계는, H2O 증기를 사용하여 산화 처리를 수행함으로써, 실리콘 표면 상에 산화막을 형성하는 제 1 단계, 실리콘 표면 상에 산화막의 10 Å 내지 1000 Å의 두께를 남기도록, 산화막의 두께 전체 중 일부분을 제거하는 제 2 단계, 및 HF를 포함하는 수용액에 의해 산화막을 완전히 제거하는 제 3 단계를 포함하고, 제 1 및 제 2 단계들은 각각 적어도 1회 수행된다.
본 발명의 또 다른 양태에 따르면, 평탄화 단계는, 실리콘 표면을 세정하는 단계를 더 포함한다. 이 경우, 세정 단계는, OH 농도가 감소된 RCA 세정 절차에 따라 실리콘 표면을 세정하는 단계를 포함한다.
다른 방법으로, 세정 단계는, 7 이하인 pH 값을 갖는 세정액으로 실리콘 표면을 세정하는 단계를 포함한다.
또한, 세정 단계는, 오존을 포함하는 순수를 사용하여 실리콘 표면을 린스하는 제 1 단계, 500 kHz 이상의 주파수의 진동을 제공하면서, 용해 산소가 감소된 H2O, HF, 및 표면 활성제를 포함하는 세정액을 사용하여 실리콘 표면을 세정하는 제 2 단계, 오존을 포함하는 H2O를 사용하여 실리콘 표면을 린스하는 제 3 단계, 산화막을 제거하기 위해, 용해 산소가 감소된 H2O 및 HF를 포함하는 세정액을 사용하여 실리콘 표면을 세정하는 제 4 단계, 및 수소가 첨가된 H2O를 사용하여 실리콘 표면을 린스하는 제 5 단계를 포함할 수도 있다.
이 경우, 제 2 및 제 4 단계 중 적어도 하나의 단계의 세정액에 수소가 첨가될 수도 있다.
본 발명의 다른 양태에 따르면, 세정 단계는, 100 ppb 미만의 용해 산소를 갖는 H2O 및 HF를 함유하는 세정액을 사용하여 실리콘 표면을 처리하는 단계를 포함할 수도 있다.
이 세정 단계는, 0.1 ppm 내지 1.6 ppm의 수소, 100 ppb 미만의 용해 산소를 갖는 H2O, 및 HF를 포함하는 세정액을 준비하는 단계, 및 500 kHz 이상의 주파수의 진동을 세정액에 제공하는 단계를 또한 포함할 수도 있다.
이 세정 단계는 실리콘 표면을 공기에 노출시키지 않고 수행될 수도 있다.
이 세정 단계는, 세정액에서 OH의 생성이 억제되는 동안, 세정액에 초음파 진동을 인가하면서, 실리콘 표면을 세정액과 접촉시킴으로써 또한 수행될 수도 있다.
본 발명의 일 양태에 따르면, 반도체 장치를 제조하는데 사용하는 방법이 제공되며, 그 방법은, 소정의 결정면 방위를 갖는 실리콘 반도체 표면을 준비하는 단계, 및 수소 또는 이중수소 (deuterium) 각각에 의해 실리콘 표면에서 실리콘을 종단시키기 (terminate) 위해, 수소 또는 이중수소가 첨가된 H2O를 사용하고, 상기 H2O 에 고주파수 진동을 인가함으로써, 실리콘 표면을 린스하는 단계를 포함한다. 이 고주파수는 500 kHz 이상이고, 상기 H2O의 수소 또는 이중수소의 농도는 0.1 ppm 내지 1.6 ppm이다.
평탄화 단계는, 수소 또는 이중수소 각각에 의해 실리콘 표면에서 실리콘을 종단시키기 위해, 수소 또는 이중수소가 첨가된 H2O를 사용하고, 상기 H2O에 고주파수 진동을 인가함으로써, 실리콘 표면을 린스하는 단계를 포함한다. 이 린스 단계는, 수소 또는 이중수소가 첨가된 H2O에 실리콘 표면을 디핑 (dipping) 또는 침지 (immersing) 하는 단계, 및 실리콘 표면 상에, 수소 또는 이중수소가 첨가된 H2O를 스프레이 (spray) 하는 단계 중 하나의 단계를 포함할 수도 있다. 이러한 경우에, 고주파수는 500 kHz 이상이고, 상기 H2O의 상기 수소 또는 이중수소의 농도는 0.1 ppm 내지 1.6 ppm이다.
상술된 평탄화 단계는, 오존을 포함하는 H2O를 사용하여 실리콘 표면을 세정하는 제 1 단계, 500 kHz 이상의 주파수의 진동을 제공하면서, HF, H2O, 및 표면 활성제를 포함하는 세정액에 의해 세정을 수행하는 제 2 단계, 오존을 포함하는 H2O에 의해 세정을 수행하는 제 3 단계, 산화막을 제거하기 위해, HF 및 H2O를 포함하는 세정액을 사용하여 세정을 수행하는 제 4 단계, 및 수소 또는 이중수소 각각에 의해 실리콘 표면을 종단시키기 위해, 500 kHz 이상의 주파수의 진동을 제공하면서, 수소 또는 이중수소가 첨가된 H2O를 사용하여 세정을 수행하는 제 5 단계를 포함할 수도 있다.
상기 제 2 및 제 4 단계들에서 H2O로부터 산소가 제거되고 수소가 첨가된다.
린스 단계는 공기로부터 분리되어 유지되는 실리콘 표면에 대해 수행될 수도 있다.
또한, 제 1 내지 제 5 단계들은, 공기에 노출되지 않게 유지되는 실리콘 표면에 대해 수행될 수도 있다.
한편, 린스 단계는 질소, 수소, 이중수소, 또는, 수소 및 이중수소의 혼합물의 분위기에서 수행될 수도 있다.
실리콘 표면은 실질적인 (110) 결정면 방위를 갖는 것이 바람직하다.
본 발명에 따르면, 개선된 특성 또는 성능을 갖는 반도체 장치를 제공할 수 있다.
또한, 실리콘 재료의 표면을 평탄화함으로써 특성을 개선할 수 있는 타입의 반도체 장치를 제공할 수 있다.
또한, 실질적인 (110) 결정면 방위 및 개선된 특성을 갖는 (110) 표면을 갖는 실리콘 재료에 의해 구성된 반도체 장치를 제공할 수 있다.
또한, 실질적인 (110) 결정면 방위를 갖는 (110) 표면을 갖는 실리콘 재료를 사용함으로써, 높은 구동성을 갖는 반도체 장치 (특히, n-형 트랜지스터) 를 제조하는 방법을 제공할 수 있다.
또한, 반도체 영역의 표면 거칠기를 평탄하게 할 수 있는 방법을 제공할 수 있다.
도 1은 반도체 장치를 제조하는 종래의 방법을 공정 순서로 도시하는 도면.
도 2는 반도체 표면과 절연막 사이의 경계 상의 거칠기 및 거칠기 스펙트럼을 설명하기 위한 그래프.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순서로 도시하는 도면.
도 4는 도 3에 예시된 방법에서 사용하기 위한 장치를 설명하기 위한 단면도.
도 5는 도 3에 예시된 방법의 효과를 설명하기 위한 그래프.
도 6은 거칠기와 이동도 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면.
도 8은 도 7에 예시된 방법에서 사용될 때의 (551) 면의 상태를 도시하는 도면.
도 9는 에치백 공정에 의해 남겨진 잔류막과 거칠기 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 10은 제 1 단계와 제 2 단계의 반복 회수와 거칠기 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 11은 다양한 세정 공정들과 거칠기 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 12는 산화막 두께 및 산화 분위기의 변화를 설명하는데 사용하기 위한 그래프.
도 13a 및 도 13b는 각각 등방성 산화 공정 및 이방성 산화 공정을 설명하는데 사용하기 위한 개략도.
도 14는 등방성 산화 공정의 처리 시간과 산화막의 두께 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 15는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면.
도 16은 제 1 공정과 제 2 공정의 반복 회수와 두께 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 17은 처리 시간과 두께 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 18은 제 1 공정과 제 2 공정의 반복 회수와 거칠기 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 19는 산화도와 수적의 접촉각 사이의 관계를 설명하는데 사용하기 위한 그래프.
도 20은 진동 효과를 설명하기 위한 그래프.
도 21a 및 도 21b는 각각 본 발명에 따른 p-MOS 및 n-MOS의 홀 이동도 및 전자 이동도를 설명하는데 사용하기 위한 그래프.
도 22는 본 발명에 따른 p-MOS 및 n-MOS의 노이즈 특성을 설명하는데 사용하기 위한 그래프.
* 도면의 주요 부분에 대한 부호 설명*
301, 701 : 실리콘 재료
302, 702 : 소자 영역
303, 703 : 자기희생 산화막
304, 704 : 게이트 절연막
305, 705 : 게이트 전극
306, 706 : n-소오스, n-드레인
307, 707 : 측벽절연막
308, 708 : n+소오스, n+드레인
제 1 실시예
도 3을 참조하여, 본 발명의 제 1 실시예에 따른 방법이 설명될 것이고, 반도체 장치를 제조하기 위해 사용될 것이다. 먼저, 도 3의 (a)에 도시된 바와 같이, 소자 영역 또는 장치 영역 (302) 을 정의하기 위해 분리가 행해지고, (110) 결정면 방위를 갖는 (110) 면을 갖는 p-형 (110) 실리콘 재료 (간단하게, 실리콘 재료)(301) 가 준비된다. 장치 영역은 소오스, 드레인, 및 채널 영역들을 형성하도록 역할한다.
이어서, 도 3의 (b)에 예시된 바와 같이, RCA 세정 절차가 실리콘 재료에 대해 행해져서, 장치 영역 (302) 으로부터 유기물, 입자, 및 금속을 제거한다. 본 분야에 알려져 있는 바와 같이, RCA 세정 절차는, RCA Standard-Clean-1 (SC1) 절차 및 RCA Standard-Clean-2 (SC2) 절차를 포함할 수도 있다. 구체적으로, SC1 절차는 약 70 ℃의 온도로 가열된 물, 과산화 수소, 및 수산화 암모늄의 혼합물을 사용하고, SC2 절차는 약 70 ℃의 온도로 가열된 물, 과산화 수소, 및 염화 수소산의 혼합물을 사용한다. SC1 절차는 막을 용해하고 그룹 I (입자) 및 그룹 Ⅱ (유기 재료) 를 제거하는데 효과적이고, SC2 절차는 SC1 절차에서 제거되지 않은 금속을 제거하는데 효과적이다.
도 3의 (b)에서, 실리콘 재료 (301) 를 세정하기 위해 SC1이 사용된다. 이 경우, SC1 절차 동안 실리콘 재료 (301) 가 미세하게 거칠게 된다는 것이 발견되었다. 즉, 실리콘 재료 (301) 의 표면을 세정하기 위한 SC1 절차에 의해서도, 실리콘 재료 (301) 의 표면 거칠기가 미세하게 증가된다. 실제로, SC1 절차 동안 OH 농도에 따라 실리콘 재료 (301) 의 표면이 에칭되어, 결과로서, 증가된 거칠기를 나타낸다는 것이 확인되었다.
이러한 상황 하에서, OH의 농도를 낮추고 SC1 처리가 수행된다. 종래의 SC1 절차에서 통상적으로, NH4OH : H2O2 : H2O의 혼합비가 1 : 1 : 5와 동일하도록 혼합 용액이 사용되지만, 도 3의 (b)에 예시된 SC1 절차에서는 NH4OH : H2O2 : H2O의 혼합비가 0.05 : 1 : 5가 되도록 혼합 용액이 사용된다. 이는, 도 3의 (b)의 혼합 용액이 종래의 SC1 절차에서 사용되는 혼합 용액과 비교하여, OH의 농도가 낮춰진 것을 나타낸다.
실리콘 재료가 COP (crystal originated particle) 와 같은 결함을 고밀도로 가질 때, SC1 절차 동안 표면 거칠기가 급격하게 증가되는 것이 관찰되었다. 또한, SC1 절차 이후, 게이트 절연막, 즉 산화막에서 유전 파괴 전압이 감소되는 것이 확인되었다. 결함들로 인해 표면 상에 유발되는 마이크로 피트 (micro pit) 로부터 이러한 유전 파괴 전압의 감소가 초래된다. 구체적으로, CZ 웨이퍼에서 COP의 밀도가 높게 되는 것이 본 분야에 알려져 있다.
여하튼, 상술된 바와 같이, SC1 절차 동안 표면 거칠기의 증가가 억제되어야 한다. 이를 위해, 수소 어닐링, 아르곤 어닐링 등이 행해지고, 잔존 산소를 5×1016/cm3 정도로 감소시키는 실리콘 재료를 사용하거나, 또는 에피택셜막 (epitaxial film) 을 갖는 실리콘 웨이퍼라 지칭될 수도 있고, 에피택셜 성장에 의해 실리콘막이 증착된 실리콘 웨이퍼를 사용하는 것이 바람직하다. 구체적으로, 예시된 예에서, 에피택셜막을 갖는 실리콘 웨이퍼가 사용된다.
상술된 바와 같이, OH 농도가 감소된 SC1 절차에 의해 처리된 실리콘 표면이 Ra가 0.15 nm인 표면 거칠기를 갖는다는 것이 확인되었고, 여기서 Ra는 표면 산술평균편차를 표현한다. 결과로서, n-형 트랜지스터의 이동도가 종래의 n-형 트랜지스터의 이동도와 비교하여 개선될 수 있다는 것이 발견되었다.
실제로, 상술된 SC1 절차가 (110) 결정면 방위를 갖는 실리콘 표면에 대해 행해졌고, Ra가 0.15 nm인 표면 산술평균편차를 가졌다. 이러한 상황 하에서, (100) 실리콘 표면과 유사한 방법으로 (110) 실리콘 표면 상에 n-형 트랜지스터가 제조되었다.
이러한 경우에, (110) 실리콘 표면에 의해 형성된 n-형 트랜지스터의 이동도가 표면 산술평균편차 (Ra) 의 증가에 따라 감소되며, Ra가 0.15 nm 미만, 바람직하게는 0.11 nm 미만이도록 제한되어야 한다는 것이 발견되었다. 그렇지 않으면, (100) 실리콘의 이동도와 유사한 이동도를 갖는, (110) 실리콘을 사용하여 형성된 바람직한 n-형 트랜지스터를 획득하는 것은 어렵다.
이러한 사실로부터, (100) 실리콘 표면과 유사한 특성 또는 이동도를 실현하기 위해서는, (110) 실리콘 표면이 더욱 더 평탄화되어야 한다는 것이 쉽게 이해된다.
도 3의 (c)에서, 먼저 산소 라디칼을 포함하는 분위기 내에서 장치 영역의 표면을 산화시킴으로써 자기희생막 (303) 이 형성된다. 산소 라디칼 분위기 내에서 자기희생 산화막 (303) 이 형성될 때, 자기희생 산화막 (303) 은 자기희생 산화막 (303) 의 형성 이전의 사전-표면과 비교하여, 평탄화된 표면을 갖는 것이 확인되었다.
여기서, 도 4를 참조하여, 도 3의 (c)에서 사용된 라디칼 산화에 대한 설명이 이루어질 것이다.
도 4에서, 본 발명에 따른 라디칼 산화 공정에서 사용되는, 방사선 슬롯 안테나를 사용하는 장치가 예시된다. 예시된 장치는, 일본 특허 공개 공보 제 평10-33362 호 (즉, 33362/1998) 에서 언급된 플라즈마 장치와 구조가 유사하다. 본 발명에서, 예시된 장치는 실리콘 산화막을 형성하기 위해 사용된다.
구체적으로, 도 4에 예시된 장치는, 내부의 공동 (hollow) 공간을 둘러싸는 진공 챔버 (401), 진공 챔버 (401) 상에 배치되고 공동 공간을 면하는 샤워판 (402), 및 지지 또는 받침 부재 (404) 를 갖는다. 샤워판 (402) 상에는, 동축 도파관 (405), 방사선 슬롯 안테나 (406), 및 유전판 (407) 이 배열된다. 이러한 구조와 함께, 실리콘 재료 (403) 가 지지 부재 (404) 상에 배치되고 샤워판 (402) 을 면한다.
예시된 지지 부재 (404) 는 히터 메커니즘 (미도시) 을 가지고, 실리콘 재료 (403) 는 (110) 결정면 방위의 (110) 면을 갖고 지지 부재 (404) 상에 시료로서 배치되는 것으로 가정된다.
이러한 상황 하에서, 히터 메커니즘에 의해 실리콘 재료 (403) 가 약 400 ℃ 로 가열되고, 진공 챔버 (401) 는 진공 상태로 진공 배기 (evacuate) 된다. 실험들에 따르면, 실리콘 재료 (403) 가 200 ℃ 내지 550 ℃의 온도에서 유지될 때, 유사한 결과들이 획득되었다.
이어서, 샤워판 (402) 을 통해 공동 공간으로 약 1 Torr의 압력까지 Kr 가스 및 O2 가스가 도입된다. 동축 도파관 (405), 방사선 슬롯 안테나 (406), 및 유전판 (407) 을 통해 진공 챔버 (401) 에 2.45 GHz의 마이크로파가 공급되어, 진공 챔버 (401) 내에서 고밀도 플라즈마를 생성한다. 예시된 예에서 2.45 GHz의 주파수를 갖는 마이크로파가 사용되지만, 마이크로파가 900 MHz 내지 10 GHz의 범위 내에 속할 때 유사한 결과들이 획득될 수 있다.
예시된 예에서 샤워판 (402) 과 실리콘 재료 (403) 사이의 간격은 6 cm이다. 샤워판 (402) 과 실리콘 재료 (403) 사이의 간격이 좁아지게 됨에 따라 고속 산화가 달성될 수 있다. 방사선 슬롯 안테나 대신, 진공 챔버 (401) 에 마이크로파를 도입하기 위해 임의의 다른 방법들이 사용될 수도 있다.
산소 라디칼을 포함하는 분위기 내에서 실리콘 표면을 산화시키는 경우에, 실리콘 표면 상의 거칠기로 인해 유발된 돌출부들에 산화를 위한 시드 또는 종이 접착되기 쉽다. 또한, 돌출부들 상에 라디칼들이 충돌할 때, 돌출부들은 음전기로 하전되고 O+, O2 +와 같은 산소 이온들을 끌어당기기 쉽다. 이는, 돌출부들의 우선적인 산화를 초래한다. 결과로서, 실리콘 표면 상에 평탄화된 실리콘 산화막이 형성된다고 추측된다.
도 5를 참조하여, 산화 전후의 표면 거칠기 Ra를 비교함으로써 평탄성 상태가 예시된다. 도 5에는 초기 상태의 점들로서 산화 이전의 표면 거칠기 Ra가 도시되고, 산화 이후의 표면 거칠기 Ra가 건조 O2 산화 이후 및 라디칼 산화 이후에 측정되면서, 3개의 점들의 2개의 세트들에 의해 도시된다. 여기서, 도 5에서, 상술된 바와 같이, 초기 상태는 낮은 OH 농도의 SC1 절차 이후의 상태이고, 표면 거칠기는 표면 산술평균편차 (Ra) 에 의해 표현된다.
도 5로부터 쉽게 이해되는 바와 같이, 산화 이전 (즉, 초기 상태) 의 표면 거칠기 Ra는 0.14 nm와 0.16 nm 사이에 속하고, O2 건조 산화 이후의 표면 거칠기 Ra는 0.16 nm를 초과하고 0.17 nm와 0.19 nm 사이에 속한다. 반면에, 라디칼 산화 이후의 표면 거칠기 Ra는 0.08 nm 미만으로 크게 감소되고, 0.06 nm와 0.07 nm 사이에 속한다. 이는, 건조 산화 이후 표면 거칠기 Ra가 거칠게 되는 사실과 반대로, 라디칼 산화는 (110) 면 방위의 실리콘 표면의 평탄성을 개선하는데 유익하다는 것을 나타낸다.
따라서, OH 농도가 감소된 RCA SC-1 세정액에 의해 세정된 실리콘 표면 상에 라디칼 산화에 의해 산화막이 형성되고, 이 산화막의 형성 결과, 실리콘 표면이 0.06 nm 등의 표면 거칠기 Ra로 평탄화된다. 따라서, 이 산화막은 제거되지 않을 수도 있고, MOS 트랜지스터의 경우에서의 게이트 절연막과 같이, 평탄화된 실리콘 표면을 커버링하는 절연막으로서 사용될 수 있다. 산화막은 그 자체로 그러한 절연막으로서 사용될 수도 있거나, 또는 추가적인 절연막과 조합될 수도 있다.
HF와 HCl의 혼합 용액 (HF : HCl 의 부피비=1 : 19) 내에서 1분 동안 실리콘 산화막을 디핑함으로써 실리콘 산화막이 제거된 후에, 산화 이후의 표면 거칠기 Ra가 측정된다. 그러한 HF와 HCl의 혼합 용액을 사용하는 것은, OH 이온들을 가능한 낮게 감소시켜, 실리콘 산화막을 제거할 때 실리콘 표면이 에칭되는 것을 방지하기 위한 것이다. 이는, 실리콘과 게이트 절연막 사이의 계면 또는 경계를 정교하게 연구하는 것을 가능하게 한다.
HF와 HCl의 혼합 용액의 영향을 관찰하기 위해, HF와 HCl의 혼합 용액에 (110) 실리콘 재료가 침지되거나 또는 디핑되기 전에 (110) 실리콘 재료의 표면의 거칠기 Ra가 측정되고, 또한 10분 동안 혼합 용액에 디핑된 후 측정된다. 결과로서, 디핑 전후에 (110) 실리콘 재료 상에서 표면 거칠기 Ra의 변화가 관찰되지 않는다는 것이 발견되었다. 이는, HF와 HCl의 혼합 용액으로 인해 (110) 실리콘 상에 에칭이 유발되지 않았다는 것을 나타낸다. 따라서, 상술된 방법은 실리콘 표면을 평가하는데 적절하다.
여하튼, 상술된 바와 같이, 절연막 아래에 놓인 실리콘 표면의 표면 거칠기 Ra는, 1분 동안 HF와 HCl의 혼합 용액에 디핑하여 절연막이 제거된 후에 측정된 값에 의해 정의된다.
따라서, 라디칼 산화 절차에 의해 표면 평탄성이 개선될 수 있다. 라디칼 산화 절차를 사용하는 이러한 평탄화 기술은, (110) 결정면 방위 및 (110) 실리콘 재료를 사용하는 반도체 장치에 한정되지 않고, 임의의 다른 반도체 소자들에도 적용될 수 있다.
이제 도 3의 (d)를 다시 참조하여, 실리콘 재료 (301) 로부터 도 3의 (c)에서 형성된 자기희생 산화막 (303) 이 제거된다. 예시된 예에서, 1 : 19 의 부피비로 혼합된 HF와 HCl의 혼합 용액을 사용하여 자기희생 산화막 (303) 이 제거된다. 혼합 용액은 pH가 1 이하이다.
도 3의 (e)에 도시된 바와 같이, 산소 라디칼 분위기 내에서 장치 영역의 실리콘 표면이 산화되어 5 nm 두께를 갖는 게이트 절연막 (SiO2)(304) 을 형성한다.
이러한 상황에서, 게이트 절연막 (304) 을 갖는 실리콘 재료 (301) 가 제거되어, 실리콘 표면과 게이트 절연막 사이의 계면 또는 경계 거칠기를 평가한다. 이를 위해, HF와 HCl을 1 : 19의 부피비로 혼합하고, pH가 1 이하인 혼합 용액이 사용된다. 혼합 용액 내에서 1분 동안 게이트 절연막 (304) 이 디핑되어, 게이트 절연막 (304) 을 제거한다. 결과로서, 실리콘 표면이 0.06 nm의 표면 산술평균편차 (Ra) 를 갖는다는 것이 확인되었다.
여기서, 실리콘 산화막 (SiO2) 은 적어도 실리콘 표면과 접촉된 부분에 형성될 수도 있고, 그 실리콘 산화막 상에 추가적인 절연막이 증착될 수도 있다. 그러한 추가적인 절연막은 실리콘 산화물과 상이한 재료들에 의해 형성될 수도 있고, 예컨대 알칼리 토류 금속, 희토류 금속, 및 전이 금속의 산화막, 질화막, 산질화막, 또는 실리케이트막일 수도 있다. 추가적인 절연막은 단일막 또는 복수의 막들에 의해 구성될 수도 있다. 다른 방법으로, 추가적인 절연막은, 실리콘 산화막 또는 실리콘 산화막들, 실리콘 질화막 또는 실리콘 질화막들, 및 실리콘 산질화막 또는 실리콘 산질화막들 중 적어도 하나를 포함할 수도 있다.
바람직하게는, 높은 유전율의 막에 의해 게이트 절연막이 형성될 수도 있다. 높은 유전율의 막으로서 사용되는 재료들이 예시되고, 예컨대 Hf, Zr, Ta, Ti, La, Co, Y 및 Al로부터 선택되는 하나 이상의 원소들에 의해 형성된 금속 실리케이트; Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr 및 Ba로부터 선택되는 하나 이상의 원소들에 의해 형성된 금속 산화물; Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr 및 Ba로부터 선택되는 하나 이상의 원소들에 의해 형성된 금속 질화물; 또는 Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr 및 Ba로부터 선택되는 하나 이상의 원소들에 의해 형성된 금속 산질화물일 수도 있다.
도 3의 (f)를 다시 참조하면, 임계 전압을 제어하기 위해, 실리콘 재료 (301) 전체 상에 붕소 (B) 가 이온 주입된다. 붕소의 이온 주입 이후, 실리콘 재료 (301) 전체 상에 폴리실리콘막이 증착되고, 그 후 패터닝되어 장치 또는 소자 영역들 (302) 상에 위치된 게이트 절연막 (304) 상에 폴리실리콘 전극 (즉, 게이트 전극)(305) 을 남긴다.
다음으로, 저밀도의 인이 이온 주입되어, n-소오스 영역 및 n-드레인 영역을 형성한다 (도 3의 (h)에서 포괄적으로 참조번호 306으로 표시됨). 이러한 n-소오스 및 n-드레인 영역들 (306) 은 높은 전기장을 완화시키도록 역할한다.
도 3의 (h)에 도시된 공정 이후 도 3의 (i)에 도시된 공정이 뒤따른다. 이 공정에서, CVD 방법에 의해 실리콘 산화막 (SiO2) 이 증착되어, 게이트 전극 (305) 이 실리콘 산화막으로 커버되도록 한다. 그 후, 이방성 에칭이 실리콘 산화막에 대해 행해져서, 게이트 전극 (305) 의 측벽 상에 측벽 절연막 (307) 을 남긴다.
이어서, 도 3의 (j) 에 도시된 바와 같이, 비소와 같은 n-형 불순물이 고밀도로 이온 주입되어, n+소오스 영역 및 n+드레인 영역 (308) 을 형성한다. 따라서, 상술된 공정들을 통해 n-형 트랜지스터가 제조될 수 있다.
이제, RCA 세정 이후의 표면 거칠기 Ra (도 3의 (b)에 도시) 와 이동도 사이의 관계에 대한 연구가 이루어진다. 구체적으로, 이동도와 표면 거칠기 Ra 사이의 관계를 연구하기 위해, 수성 암모니아 (NH4OH) 의 농도를 변화시킴으로써, 표면 산술평균편차 (Ra) 가 0.05 nm 내지 0.18 nm에서 변화되었고, 이동도가 측정되었다. 이러한 연구는, 표면 거칠기에 의해 발생하고 이동도에 영향을 주는 캐리어의 산란 성분을 알기 위해 역할한다.
도 6을 참조하여, 상술된 연구의 결과를 표현하는, 이동도와 표면 거칠기 Ra 사이의 관계가 예시된다. 도 6에서, 표면 거칠기 Ra 및 이동도가 각각 가로 좌표 및 세로 좌표를 따라 취해지고, 선들 L1 및 L2는 각각 (100) 및 (110) 실리콘 재료들과 관련하여 상술된 관계들을 도시한다. 선 L1으로부터 쉽게 이해되는 바와 같이, 표면 거칠기가 크게 될 때에도 이동도는 실질적으로 변화되지 않고 유지된다.
반면에, 선 L2에 의해 나타낸 바와 같이, 표면 거칠기 Ra가 작게 될 때, 이동도가 크게 된다. 더 구체적으로, 상술된 RCA 세정 절차에 의해 획득된 표면 거칠기 Ra가 0.16 nm로 크게 될 때, (110) 실리콘 재료는 3.0×102 (cm2/Vsec)의 이동도를 나타낸다. 선 L2에 의해 나타낸 바와 같이, 표면 거칠기 Ra가 0.09 nm 미만일 때, (110) 실리콘 재료의 이동도가 급격하게 증가된다. 또한, 표면 거칠기 Ra가 0.07 nm일 때, (110) 실리콘 재료의 이동도는 (100) 실리콘 재료의 이동도와 실질적으로 동일하다.
이러한 사실로부터, 표면 산술평균편차 (Ra) 가 0.05 nm로 감소될 때, (110) 실리콘 재료의 이동도가 크게 개선된다는 것이 쉽게 이해된다. 이러한 표면 거칠기 Ra는, 라디칼 산화에 의해 자기희생 산화막을 형성하고, 자기희생 산화막을 제거함으로써 달성될 수 있다. 이러한 경우에, 자기희생 산화막은 항상 제거되지 않을 수도 있고, 게이트 절연막 또는 게이트 절연막의 일부분으로서 사용될 수 있다.
상술된 바와 같이, 제 1 실시예에서, 0.05 nm의 표면 거칠기 Ra가 달성되었다. 이는, n-형 트랜지스터의 이동도가 종래의 방법과 비교하여 1.6 배 만큼 개선될 수 있다는 것을 나타낸다. 또한, 실리콘 표면과 게이트 절연막 사이의 계면이 평탄할 때, 게이트 절연막의 신뢰성을 개선하는 것이 가능하다. (100) 실리콘 재료 상의 캐리어 이동도의 개선은, 전계 효과 트랜지스터에 이용될 수 있을 뿐만 아니라 TFT (Thin Film Transistor), CCD (Charged Coupled Device), 및 IGBT (Insulated Gate Bipolar Transistor) 등과 같은 임의의 다른 반도체 장치들에도 이용 가능하다.
제 2 실시예
도 7을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법에 대한 설명이 이루어질 것이다. 제 1 실시예에서 사용된, 에피택셜 성장에 의해 형성된 (110) 실리콘 표면 대신, <100> 방향으로 8°만큼 (110) 실리콘 표면을 기울여 획득된 실리콘 표면이 제 2 실시예에서 사용되고, (551) 실리콘 표면이라 호칭될 수도 있다. 또한, 제 2 실시예에서, 게이트 절연막으로서 실리콘 산질화막이 사용된다는 것을 주의한다.
도 7의 (a)에 도시된 바와 같이, 간단하게 (551) 실리콘 재료라 호칭되는, (551) 결정면 방위를 갖는 (551) 표면을 갖는 p-형의 실리콘 재료 (701) 가 준비된다. 이와 관련하여, (551) 면 방위의 표면이 (551) 실리콘 표면이라 지칭될 수도 있다. 예컨대, 쉘로우 트렌치 분리 (STI) 기술에 의해, (551) 실리콘 표면 상에 트렌치 분리 영역이 형성되고, 결과로서, (551) 실리콘 표면 상에 트렌치 분리 영역에 의해 분리된 장치 영역 (702) 이 남겨지고, 전계 효과 트랜지스터의 채널 영역과 함께 소오스 및 드레인 영역들을 형성하도록 역할한다.
다음으로, 제 1 실시예와 관련하여 언급된 방법으로 RCA 세정이 장치 영역 (702) 에 대해 행해져서 (도 7의 (b)), 유기물, 입자, 및 금속으로 인한 오염물을 제거한다. 제 1 실시예에서와 마찬가지로, 혼합 용액은 OH의 감소된 농도를 가지며, NH4OH : H2O2 : H2O의 비가 0.05 : 1 : 5이다. 따라서, 이러한 혼합 용액은, SC1 절차 동안 표면 거칠기의 증가를 억제하는데 효과적이다.
이어서, 도 7의 (c)에 도시된 바와 같이, 산소 라디칼 분위기에서 300 ℃ 내지 500 ℃의 온도에서 (551) 실리콘 표면의 장치 영역 (702) 상에 자기희생 산화막 (703) 이 형성된다. 도 7의 (d)에 도시된 공정에서, 자기희생 산화막 (703) 이 제거된다. 도 7의 (c) 및 도 7의 (d)에 예시된 공정들 양자 모두는 포괄적으로 장치 영역의 실리콘 표면을 평탄화하는 평탄화 공정이라 호칭될 수도 있다.
HF와 HCl이 1 : 19 의 부피비로 혼합되고, pH가 1 이하인 혼합 용액을 사용하여 자기희생 산화막 (703) 의 제거가 행해진다.
도 8을 잠시 참조하면, 자기희생 산화막 (703) 이 제거된 후, 실리콘 표면의 표면 상태가 관찰되었다. 도 8에 도시된 바와 같이, (110) 면들은 테라스 형상으로 나타나고, 단차식 구성이 자기 정렬 방식으로 <-110> 방향을 따라 나타난다. 바람직하게는, 표면 산술평균편차 (Ra) 에 의해 표면 거칠기가 표현될 때 표면 거칠기가 약 0.04 nm이고, 각각의 단차의 높이는 0.17 nm 내지 0.35 nm의 범위 내에 속한다.
도 7의 (e)를 참조하여, 본 실시예에서 상술된 바와 같이, 산소 라디칼 분위기 내에서 장치 영역 상의 (551) 실리콘 표면이 산화되어, 산질화물로 구성된 게이트 절연막 (704) 을 형성한다.
이러한 상황에서, 제 1 실시예에서와 마찬가지로, (551) 실리콘 표면과 게이트 절연막 사이의 계면 거칠기가 평가되었다. 이를 위해, 1 : 19의 부피비로 HF와 HCl을 혼합하고, pH가 1 이하인 혼합 용액 내에 디핑하여 게이트 절연막 (704) 이 제거되었다. 결과로서, 계면 거칠기가 표면 산술평균편차 (Ra) 로 0.05 nm 로 낮다는 것이 확인되었다. 비교를 위해, 어떠한 자기희생 산화막의 형성도 행해지지 않은 (551) 실리콘 표면이 연구되었고, 0.15 nm의 표면 산술평균편차 (Ra) 를 가졌다.
도 4에 예시된 마이크로파 여기 플라즈마 장치를 사용하여 실리콘 산질화물의 게이트 절연막이 형성될 수 있다. 구체적으로, 그러한 실리콘 산질화막은 아래에 언급되는 방법으로 형성될 수 있다. 먼저, 도 4에 예시된 진공 챔버 (401) 가 진공 배기되고, 샤워판 (402) 을 통해 진공 챔버 (401) 에 1 Torr의 압력까지 Kr 가스, O2 가스, 및 NH3 가스가 충진된다. 가열 부재를 갖는 지지 부재 (404) 상에, (551) 실리콘 재료가 위치되고, 400 ℃온도로 가열된다. 온도는 200 ℃ 내지 550 ℃의 범위 내에 속할 수도 있다.
이러한 상황 하에서, 동축 도파관 (405) 으로부터 방사선 슬롯 안테나 (406) 및 유전판 (407) 을 통해 진공 챔버 (401) 에 2.45 GHz의 마이크로파가 공급된다. 결과로서, 진공 챔버 (401) 내에서 고밀도 플라즈마가 생성된다. 예시된 예에서, 샤워판 (402) 과 실리콘 재료 (403) 사이의 간격은 6 cm로 설정된다. 예시된 방법과 상이한 임의의 다른 방법들에 의해서도 진공 챔버 (401) 에 그러한 마이크로파가 도입될 수 있다.
여기서, 본 발명에 따른 실리콘 산질화물을 형성할 때, 수소의 존재는 매우 중요한 인자라는 것을 주의해야 한다. 더 구체적으로, 플라즈마에 수소가 존재할 때, 실리콘 산질화막과 계면에서의 댕글링 결합 (dangling bond) 은, Si-H 결합 및 N-H 결합을 형성하고 실리콘 산질화막과 계면에서의 전자 트랩의 소멸을 초래함으로써 종결된다. Si-H 결합 및 N-H 결합의 존재 또는 실재는 F11R 및 XPS를 측정함으로써 확인되었다. 또한, 수소의 존재는, CV 특성의 히스테리시스를 제거하고, 실리콘 재료와 실리콘 산질화막 사이의 계면 밀도를 3×1010 com-2로 감소시키도록 역할한다.
또한, 희가스 (Ar 또는 Kr), O2, N2, 및 H2 의 혼합 가스를 사용하여 실리콘 산질화막이 형성될 때, 수소 분압을 0.5 % 이상으로 설정함으로써 막들에서의 전자와 홀의 트랩들이 철저하게 감소될 수 있다는 것이 발견되었다.
또한, 도 4에 예시된 장치에서, 진공 챔버에 도입되는 가스를, 예컨대 Kr 가스 및 NH3 가스로 변경함으로써 실리콘 질화막을 형성하는 것이 가능하다.
실리콘 산질화막 또는 실리콘 질화막은 실리콘 표면에 접촉된 일부분 상에만 형성될 수도 있다. 제 1 실시예와 관련하여 언급된 바와 같이, 실리콘 산질화막 또는 실리콘 질화막 상의 상부막은, 알칼리 토류 금속, 희토류 금속, 또는 전이 금속으로 구성된 산화물, 질화물, 산질화물, 실리케이트에 의해 형성된 단일 또는 복수의 절연막들일 수도 있다.
도 7을 다시 참조하여, 제 1 실시예에서와 마찬가지로, 게이트 절연막 (704) 이 형성된 후, 도 7의 (f)에 도시된 바와 같이, (551) 실리콘 표면 (701) 전체 상에 붕소 (B) 가 이온 주입된다.
이어서, 도 7의 (g)에 도시된 바와 같이, (551) 실리콘 표면 (701) 전체 상에 폴리실리콘막이 증착되어, 장치 영역 (702) 의 게이트 절연막 상에 남겨지며 게이트 전극으로서 동작 가능한 폴리실리콘 전극 (705) 으로 패터닝된다.
도 7의 (h)에 예시된 바와 같이, 저밀도의 인이 이온 주입되어, n-소오스 영역 및 n-드레인 영역 (706) 을 형성하여, 높은 전기장을 완화시킨다.
도 7의 (i)에 도시된 바와 같이, (551) 실리콘 표면 (701) 전체 상에 실리콘 산화막 (SiO2) 이 증착되고 이방성 에칭되어, 게이트 전극 (705) 의 측벽 상에 측벽 절연막 (707) 을 남긴다. 그 후, 비소와 같은 n-형 불순물이 고밀도로 이온 주입되어 n+소오스 영역 및 n+드레인 영역을 형성한다. 따라서, n-형 트랜지스터가 획득된다 (도 7의 (j)).
캐리어 이동도가 평가되었을 때, 전계 효과 트랜지스터는 종래의 트랜지스터와 비교하여 1.6 배의 이동도를 가지고, 제 2 실시예는 제 1 실시예와 유사한 이점을 갖는 것이 확인되었다.
제 3 실시예
제 3 실시예로서 평탄성을 개선하는 방법이 설명될 것이고, 이는 습식 산화를 사용하여 설명된다. 먼저, 비교적 큰 거칠기의 실리콘 표면을 갖는 (110) 실리콘 재료가 준비된다. 제 1 단계에서, 1000 ℃의 온도, 및 H2 = 1 slm 및 O2 = 1 slm의 유량의 조건 하에서 실리콘 재료에 대해 습식 산화가 행해지고, 결과로서, 실리콘 표면 상에 실리콘 산화막이 3000 Å의 두께로 증착된다. 제 2 단계에서, HF를 포함하는 H2O 용액을 사용하여 실리콘 산화막이 0 Å 내지 2500 Å의 두께로 에치백 (etch back) 된다. 그 후, 제 1 및 제 2 단계들이 2회 반복되며, 마지막으로 1 : 19의 혼합비로 혼합되고, pH가 1 이하인 HF와 HCl의 혼합 용액에 의해 실리콘 산화막이 완전히 제거된다.
도 9를 참조하여, 상술된 방법의 결과가 도시되고, 여기서 가로 좌표는 제 2 단계 이후의 실리콘 산화막의 잔류 두께 (Å) 를 표현하고, 세로 좌표는 표면 산술평균편차 (Ra) 를 표현한다. 참고로, 실리콘 산화막이 9000 Å의 두께로 1회 증착되며, 1 : 19의 비로 혼합되고, pH가 1 이하인 HF와 HCl의 혼합 용액에 의해 제거되는 예가 또한 예시된다.
결과로서, 제 2 단계에서 에치백된 잔류 두께가 얇게 됨에 따라 표면 산술평균편차 (Ra) 가 감소되고, 잔류 두께가 1000 Å에 도달할 때, 표면 산술평균편차 (Ra) 는 실질적으로 포화된다 (saturate). 그러나, 실리콘 산화막이 완전히 제거되고, 잔류막이 0으로 렌더링되면, 평탄성이 불량하게 된다.
이는, 용액 공정에 의해 실리콘 표면이 노출될 때, 용액이 실리콘 표면을 공격하고 금속 또는 오염물 등의 접착을 초래하기 때문에, 용액 자체에 의해 실리콘 표면이 거칠게 된다는 사실로 인해 예측될 수도 있다. 또한, 제 2 단계의 잔류 두께가 예컨대 100 Å의 두께에 적응될 때 제 1 및 제 2 단계들을 반복함으로써, 실리콘 산화막이 1회에 9000 Å으로 증착되고 제거되는 경우와 비교하여 평탄성 효과가 개선된다.
산화 및 에치백 공정으로 인한 평탄성 효과의 개선 메커니즘에 대한 증명은 현재 이루어지지 않았다. 에치백 공정으로 인해 잔류막이 얇게 됨에 따라, 산화를 위한 종 또는 시드가 실리콘 재료와 실리콘 산화막 사이의 계면에 인접한 영역들에 불균일하게 도달되기 쉬울 수도 있다.
도 10을 참조하여, 제 1 및 제 2 단계들의 반복 회수와 평탄성 사이의 관계가 연구되고 예시된다. 도 10에서, 가로 좌표 및 세로 좌표는 각각, 반복 회수 및 표면 산술평균편차 (Ra) 를 표현한다. 도 10에 도시된 바와 같이, 반복 회수가 3회를 초과할 때, 표면 산술평균편차 (Ra) 는 포화되려는 경향을 갖는다. 이 사실로부터, 반복 회수가 최적화되어야 한다는 것이 확인되었다.
따라서, 습식 가스에 의해 산화를 수행하고 (제 1 단계), 제 2 단계에서 산화막을 제거하지 않고 10 Å 내지 1000 Å의 두께로 산화막을 에치백하고, 제 1 및 제 2 단계들을 소정의 회수 반복하며, 마지막으로 HF를 포함하는 수용액을 사용하여 산화막을 부분적으로 또는 완전히 제거함으로써, 실리콘 표면은 초기 실리콘 표면과 비교하여 평탄화될 수 있다.
제 4 실시예
다음으로, 본 발명의 제 4 실시예로서 메디컬 용액 또는 유체를 사용하여 평탄성을 유지 및 개선하는 방법이 설명될 것이다. 상술된 바와 같이, RCA 세정은 실리콘 표면을 세정하기 위해 종종 사용되어 왔다. 또한, RCA 세정의 SC1 절차 동안 실리콘 표면이 거칠게 된다는 것이 발견되었다. 이는, SC1 절차가 약 80 ℃의 온도로 가열된 물, 과산화 수소, 및 수산화 암모늄의 혼합물에 의해 수행되고, 결과로서 SC1 절차 동안 OH 이온들에 의해 Si-Si 결합이 공격받고 약한 부분들이 분리되기 때문이다. 구체적으로, SC1 절차에서, 과산화 수소로 인한 실리콘 표면의 산화는, OH 이온들로 인한 Si-O 에칭 및 Si-Si 에칭으로 인한 에치백과 동시에 진행한다. 이는, SC1 절차가 입자 및 유기 오염물을 제거하는데 효과적이지만 부작용으로 실리콘 산화물을 거칠게 한다는 것을 의미한다. SC1 절차로 인한 실리콘 표면의 거칠기를 감소시키기 위해서는, 알칼리 세정을 하지 않는 것이 바람직하다.
상술된 바를 고려하여, 일본 특허 공개 공보 제 평11-057636 호 (즉, 057636/1999) 에 세정 방법이 개시되어 있으며, 알칼리 세정을 포함하지 않는다. 개시된 세정 방법은 5개의 스테이지들을 포함하고, 입자, 유기 오염물, 및 금속 오염물을 제거하는 능력이 RCA 세정보다 나쁘지 않다는 것을 주의해야 한다.
구체적으로, 상술된 공보에서 개시된 세정 방법은, 오존을 포함하는 순수를 사용하여 세정하는 제 1 단계, 500 kHz 이상의 주파수의 진동을 제공하면서 HF, H2O, 및 표면 활성제를 포함하는 세정액에 의해 세정하는 제 2 단계, 오존을 포함하는 순수에 의해 세정하는 제 3 단계, 실리콘 산화막을 제거하는데 효과적인 HF 및 H2O를 포함하는 세정액에 의해 세정하는 제 4 단계, 및 순수에 의해 세정하는 제 5 단계를 갖는다.
상술된 바와 같이, 일본 특허 공개 공보 제 057636/1999 호에서 설명된 세정 방법은 알칼리 공정을 포함하지 않는다. 그러나, 상술된 공보는, 세정으로 인해 실리콘 표면이 거칠게 된다는 것을 교시하지 않는다. 실제로, 세정 방법 전후에 표면 산술평균편차 (Ra) 가 변화되지 않고 유지되는 예가 보여진다. 이는, 상기 참조 공보에서, 세정 전후에 실리콘 표면이 변화되는 사실에 대해 전혀 고려하지 않았음을 의미한다. 또한, 상기 공보에서 언급된 실험들이 본원의 발명자들에 의해 이루어졌고, 표면 산술평균편차가 0.11 nm인 (100) 실리콘 재료로 제한되었다. 즉, 실험들이 (110) 실리콘 재료와 관련하여 전혀 행해지지 않았다. 따라서, 0.15 nm 이하의 표면 산술평균편차 (Ra) 를 갖는 (110) 실리콘 재료에 대해 개시되지 않았다.
상술된 방법은 표면 산술평균편차가 0.15 nm 이하인 (110) 실리콘 재료를 획득할 수 없다는 것이 발견되었다.
이러한 상황 하에서, 본 발명자들은, H2O로부터 탈기를 수행하여, 제 2 및 제 4 단계들에서, 용해 산소의 양을 감소시킴으로써, (110) 실리콘 재료의 실리콘 표면이 평탄하게 유지되는 것을 발견하였다.
본 발명의 제 4 실시예에 따른 방법에서, 제 2 단계가 수행되어 제 1 단계에서 형성된 실리콘 산화막을 제거하여 입자를 제거하고, 제 4 단계가 수행되어 제 3 단계에서 형성된 실리콘 산화막을 제거하여 금속 오염물을 제거한다. 더 구체적으로, 제 2 및 제 4 단계들에서 사용되는 메디컬 용액에 용해 산소가 존재할 때, HF에 의해 제거된 실리콘 표면은 Si-Si 결합들의 약한 부분들에서 선택적으로 재산화 (re-oxidize) 된다. 이러한 상황에서, HF로 인한 실리콘의 제거가 동시에 진행할 때 표면 거칠기가 크게 된다. 이를 고려하여, 제 2 및 제 4 단계들에서 용해 산소는 ppm 오더로부터 100 ppb 미만 (바람직하게는, 10 ppb 미만) 으로 감소된다. 탈기된 메디컬 용액을 사용하여 (110) 실리콘 재료가 처리되고, 결과로서 표면 거칠기가 유지될 수 있다는 것이 발견되었다.
더 구체적으로, 본 발명의 제 4 실시예에 따른 방법은, 5 ppm의 오존을 포함하는 순수에서 5분 동안 (110) 실리콘 재료를 세정하는 제 1 단계, 및 탈기된 0.5 % HF 용액, 탈기된 H2O, 및 50 ppm의 표면 활성제를 포함하는 세정액을 사용하여 5분 동안 세정하는 제 2 단계를 갖는다. 제 2 단계에서, 950 kHz의 주파수의 진동을 제공하면서 세정이 행해진다. 제 2 단계 이후, 제 3 단계에서, 5 ppm의 오존을 포함하는 순수를 사용하여 5분 동안 세정이 행해진다. 그 후, 0.5 % HF 및 탈기된 H2O를 포함하는 세정액에 의해 1분 동안 제 4 단계의 세정이 수행되어 산화막을 제거하며, 탈기된 H2O에 0.1 ppm 내지 50 ppm의 H가 첨가된 초순수에서 10분 동안 제 5 단계의 세정이 수행된다.
또한, 세정액에 실리콘 재료를 디핑 또는 침지하여 세정이 수행되었다. 세정이 완료된 후, (110) 표면의 표면 거칠기가 측정되었다. 측정 결과들이 종래의 RCA 세정의 결과들과 비교하여 도 11에 도시된다. 도 11에 도시된 바와 같이, 세정 이전에 0.08 nm의 표면 산술평균편차 (Ra) 를 갖는 실리콘 표면에 대해 종래의 RCA 세정이 행해질 때, 표면 산술평균편차 (Ra) 는 0.13 nm로 거칠게 된다. 반면에, 점들에 의해 지시된 바와 같이, 상술된 세정이 행해진 실리콘 표면은 거칠기 Ra를 약 0.10 nm로 완화시킬 수 있다.
100 ppb 미만의 용해 산소로 탈기된 H2O 및 HF의 세정액을 사용하여 (110) 실리콘 표면의 표면 거칠기를 완화시키는 상술된 방법 또는 기술은, (110) 실리콘 재료에 적용될 수 있을 뿐만 아니라 다양한 면 방위를 갖는 표면들에도 적용될 수 있다. 또한, 본 발명은 실리콘 질화막 및/또는 실리콘 산질화막 중 어느 하나를 제거하기 위해 사용될 수 있다.
상술된 설명은 주로 제 2 및 제 4 단계들에서의 H2O의 탈기를 수행하는 것에 대해 이루어졌다. 또한, 용해 산소를 감소시키고 OH 이온들의 밀도를 낮추기 위해 0.5 ppm 내지 50 ppm의 수소를 첨가하는 시도들이 이루어졌다.
도 11에서, 수소를 첨가한 결과들이 RCA 세정의 결과들과 비교하여 점들에 의해 또한 예시된다. 이러한 수소가 첨가된 H2O를 사용하는 경우, 0.08 nm의 초기 표면을 약 0.01 nm 만큼 다소 거칠게 하지만 RCA 세정과 비교하여 거칠기를 완화시키는데 효과적이다. 특히, 제 2 단계에서 500 kHZ 보다 높은 진동이 제공될 때, H2O가 H와 OH로 해리되고, 결과로서 OH의 밀도가 증가되는 것이 관찰되었다. 상술된 바와 같이, 용해 산소를 100 ppb 미만으로 감소시킨 후 수소가 50 ppm 만큼 첨가된 H2O, 표면 활성제, 및 HF를 포함하는 세정액을 사용하여 세정함으로써, 표면 산술평균편차 (Ra) 가 실질적으로 변화되지 않고 유지된다. 이는, 제 2 단계에서 OH의 발생이 억제되며 초음파 세정이 수행된다는 것을 나타낸다. 이러한 경우에, 용해 산소는 10 ppb 미만인 것이 바람직하다.
다른 방법으로, 제 1 내지 제 5 단계들이 실리콘 표면 및 세정액을 대기에 노출시키지 않고 장치 내에서 이루어졌다. 이러한 경우에, 제 2 및 제 4 단계들에서, 0.1 ppm 내지 50 ppm의 첨가된 수소와 함께 탈기된 H2O를 포함하는 메디컬 용액이 사용되었다. 이 방법은 대기로부터 산소가 용해되는 것을 방지하도록 역할한다. 상술된 세정 방법의 결과들은 도 11에서 가장 오른쪽 점들에 의해 예시된다. 도 11에 도시된 바와 같이, 상술된 세정 이후에 초기 표면의 표면 거칠기 (Ra=0.08 nm) 가 실질적으로 변화되지 않고 유지된다.
반도체의 상술된 처리 및 세정은, pH가 7 미만인 비알칼리 용액만을 사용하여 행해질 수도 있다. 이러한 경우, H2를 첨가하여 OH의 발생을 억제하면서 초음파 세정이 수행될 수도 있다.
본 발명에 따르면, 실리콘 표면의 표면 산술평균편차 (Ra) 를 0.05 nm 미만으로 감소시키고, 결과로서 0.02 nm를 달성하는 것이 가능하다. 따라서, (110) 결정면 방위를 갖는 실리콘 재료가 사용되어 전계 효과 트랜지스터를 제조할 때, 전계 효과 트랜지스터는 종래의 트랜지스터의 캐리어 이동도의 1.6 배의 캐리어 이동도를 가지며 (100)의 캐리어 이동도와 동일하다. 또한, 실리콘 표면과 게이트 절연막 사이의 계면이 원자적으로 평탄하기 때문에, 게이트 절연막의 신뢰성을 개선하는 것이 가능하다.
상기 실시예들에서, 라디칼 산화에 의해 자기희생 산화막이 형성될 때, 자기희생 산화막이 (100), (110), (111)과 같은 실리콘 표면을 평탄화하는데 효과적이라는 것이 지적되었다. 그러나, 상기 설명에서 그 이유가 명확하게 되지 않았다. 본 발명자의 연구는, 평탄성의 개선이 등방성 산화가 수행되는지 여부로부터 초래한다는 것을 발견하였다. 이를 위해, 도 12를 참조하여 설명이 이루어질 것이다. 도 12에서, 가로 좌표 및 세로 좌표를 따라 각각 산화 시간 및 막두께가 도시되고, 그룹 A의 커브들로 표시된 바와 같이 (100), (110), 및 (111) 실리콘 표면들과 관련하여 건조 산화가 수행되고, 그룹 B의 커브들로 나타낸 바와 같이 (100), (110), 및 (111) 실리콘 표면들과 관련하여 라디칼 산화가 또한 수행된다. 그룹 A의 커브들은 면 방위 (110), (111), 및 (100)에 따라 크게 변화되고, 그룹 B의 커브들은 면 방위 (100), (110), 및 (111)에 상관없이 산화 레이트가 실질적으로 일정하게 유지된다.
이러한 사실로부터, 라디칼 산화는 등방성 방법으로 진척되고 등방성 산화라 지칭될 수도 있으며, 건조 산화는 이방성 방법으로 진행되고 이방성 산화라 지칭될 수도 있다.
도 13a 및 도 13b를 참조하여, 등방성 산화 및 이방성 산화에 대한 면 방위와 평탄성 사이의 관계가 각각 예시된다. 도 13a에서, 실선으로 표시된 불규칙성을 갖는 표면 상에서 등방성 산화가 수행되는 것이 가정된다. 이러한 경우, 등방성 산화는 불규칙성이 존재하더라도 등방성으로 진척되고, 그러한 미세한 불규칙성은 도 13a의 점선을 따라 효율적으로 제거되어 평탄화된다. 한편, BMD (bulk micro defect) 및 원자 단차를 갖는 (110) 면 방위의 표면 상에서 이방성 산화가 수행된다. 이러한 경우, BMD 및 원자 단차에 의해 트리거된 특정한 면 상에서만 이방성 산화가 선택적으로 진행한다. 결과로서, 실리콘 표면은 도 13b의 하부에 도시된 바와 같이 거칠게 된다.
이러한 사실로부터, 면 방위에 상관없이 산화에 의해 실리콘과 같은 결정의 표면을 평탄화하기 위해서 등방성 산화가 매우 중요하다는 것이 이해된다.
본 발명자의 실험 연구에 따르면, 오존 용액 (오존수) 및 과산화 수소를 사용하여 등방성 산화가 실현될 수 있다는 것이 발견되었다. 이러한 경우에, 오존수에 실리콘 표면을 디핑하거나, 또는 실리콘 표면 상에 오존 용액이 흐르도록 하거나 또는 스프레이되도록 함으로써, 실리콘 표면이 오존수와 접촉하게 한다.
도 14를 참조하여, 산화막의 처리 시간 (분) 및 두께 (Å) 를 각각 가로 좌표 및 세로 좌표를 따라 취하여, 실리콘 표면이 오존 용액과 접촉되는 경우의 처리 시간 및 두께 사이의 관계를 도시한다.
본 실험에서, 도 12에서와 마찬가지로, 오존수로서 초순수에 5 ppm 만큼 용해된 오존이 사용되었고, (100), (110), 및 (111) 실리콘 재료와 관련하여 실온 (23 ℃) 에서 처리가 수행되었다. (100), (110), 및 (111) 실리콘 재료들을 처리한 결과들이 각각, 회색점, 흑색점, 및 백색점으로 표시된다. 도 14로부터 명백한 바와 같이, 면 방위들 (100), (110), 및 (111)에 상관없이 산화가 착수되었고, 이는 상술된 오존을 사용하여 등방성 산화가 행해졌다는 것을 나타낸다. 또한, 도 14로부터, 오존 처리가 30초 동안만 수행된 후에, 각각의 산화막의 두께가 실질적으로 약 18 Å에 포화되거나 또는 도달되었다는 것이 쉽게 이해된다. 그 후, 각각의 산화막의 두께는 변화되지 않고 유지된다.
이는, 자기희생막의 처리 시간이 30초 등으로 짧을 수도 있고, 평탄화 처리가 매우 짧은 시간 내에 완료될 수 있다는 것을 의미한다. 또한, 상술된 방법은, 각각의 실리콘 재료를 하나씩 처리하는 것을 가능하게 한다.
이후 상세히 설명될 바와 같이, 과산화 수소 용액을 사용하여 유사한 처리가 가능하다.
여기서, 예로서 (110) 실리콘 재료에 대한 설명이 이루어질 것이다. 먼저, (110) 실리콘 재료에 대해 이방성 산화가 행해지도록 한다. 이러한 경우에, (111) 면이 우선적으로 산화되고, 결과로서 <-110> 의 방향을 따라 홈 (groove) 들이 발생하기 쉽다.
한편, 상술된 바와 같이, 등방성 산화에 의해 그러한 홈들의 발생이 회피될 수 있다. 구체적으로, 평탄화 방법은, 라디칼 산화, 오존수, 과산화 수소 용액을 사용하는 등방성 산화에 의해 자기희생 산화막을 형성하고, 자기희생 산화막을 제거함으로써 수행된다. 이 평탄화 방법은, 실질적인 (110) 면 방위를 갖는 실리콘 표면을 평탄화하는데 매우 효과적이다. 이러한 실질적인 (110) 면 방위는 결정학적으로 (110) 면 방위와 등가인 방위들을 향하는 면들을 포함할 수도 있고, (551), (311), (221), (553), (335), (112), (113), (115), 및 (117) 등의 결정면 방위들을 포함할 수도 있다.
("Sensors and Actuators 73 (1999)" (122 내지 130쪽) 에서 설명된) Kazuo Sato 등의 보고서에 따르면, 도 2에서 (110) 결정면 방위를 갖는 표면에 대해 알칼리 에칭이 행해질 때, 표면 구성 상에 <-110> 방향을 따라 스트라이 (striae) 가 나타난다고 지적된다. 또한, (110)으로부터 <110> 방향으로 0°내지 12°의 범위 만큼 경사진 면 방위들의 표면들, 예컨대 8°만큼 경사진 (551)일 수도 있는 면 방위들의 표면들 상에 (110) 면 방위와 유사한 표면 구성들이 나타난다. 이러한 표면 구성들은, (110)으로부터 <-110> 방향으로 1°만큼 떨어진 면 방위 상에 나타난다. 또한, 도 2에 예시된 (110)과 유사한 표면 거칠기 거동을 나타내는 결정면 방위들을 선택하는 것이 가능하다.
Phys. Rev., B4, 1950 (1971) 에 기고된 T. Sato 등의 보고서에 따르면, (110) 면과 유사한 캐리어 전자 이동도를 갖는 면에 대해 아는 것이 가능하다. 따라서, 전자가 <-110> 방향으로 흐르게 될 때, <-110> 방향으로 0°내지 35°의 각도 만큼 벗어난 (331), (221), (332), (111) 면들과 같은 면들을 사용하여도 유사한 전자 이동도 거동이 획득될 수 있다. 또한, <-110> 방향으로 0° 내지 12°의 각도 만큼 벗어난 (320) 면과 같은 면들을 사용하여도 (110) 면과 유사한 거동이 달성될 수 있다. 따라서, (110) 면 대신 상술된 면들 및 그들의 이웃하는 면들이 선택될 때, 유사한 캐리어 이동도가 획득될 수 있다.
여하튼, 본 발명은 상기 열거된 면들에 적용될 수 있고, 오존수, 과산화 수소 용액, 또는 라디칼 산화로 인한 등방성 산화에 의해 자기희생 산화막을 형성하고, 그 자기희생 산화막을 제거함으로써, 각각의 면들의 각각의 표면을 평탄화할 수 있다. 결과의 실리콘 표면은 Ra = 0.05 nm로 낮은 평탄성을 갖는 것이 확인되었다. 상술된 기술은 처리 시간이 짧고 생산성이 높다. 실리콘 표면과 게이트 절연막 사이의 계면은 원자적으로 평탄하고, 따라서 캐리어 이동도 및 게이트 절연막의 신뢰성을 개선하는 것이 가능하다.
상기된 바를 고려하여, 제 5 실시예로서 본 발명에 따른 방법이 도 15를 참조하여 설명될 것이다.
제 5 실시예
먼저, 도 15의 (a)에 예시된 바와 같이, (110) 면 방위의 표면을 갖는 p-형 실리콘 재료 (501) 가 준비되고, 쉘로우 트렌치 분리 (STI) 가 행해져서, 트렌치 분리 영역에 의해 분리된 장치 분리 영역 (502) 을 정의한다.
도 15의 (b)에서, RCA 세정 기술에 의해 장치 분리 영역 (502) 이 세정되어, 유기물, 입자, 및 금속의 오염물을 제거한다. 예시된 예에서, RCA 세정으로서 SC1 절차가 사용된다. OH의 밀도를 감소시키기 위해 NH4OH : H2O2 : H2O가 0.05 : 1 : 5로 혼합된 메디컬 용액을 사용하여, 예시된 SC1 절차가 행해진다. 상술된 바와 같이, 결함 밀도, COP 밀도 등이 높을 때, SC1 절차가 표면을 매우 거칠게 한다. 따라서, 실리콘 재료 (501) 가 수소 어닐링 또는 아르곤 어닐링에 의해 5×1016/cm3 으로 감소된 잔여 산소 레벨을 갖거나, 또는 표면 상에 실리콘 에피택셜 성장막을 갖는 실리콘 웨이퍼가 사용되는 것이 바람직하다. 예시된 예에서, 실리콘 에피택셜 성장이 행해진 실리콘 웨이퍼가 사용되고, 낮은 OH 밀도로 SC1 절차가 행해지는 사실에도 불구하고, 0.15 nm의 표면 산술평균편차 (Ra) 를 갖는다.
이어서, 도 15의 (c)에 도시된 바와 같이, 제 1 단계에서, 오존수에 실리콘 표면을 디핑함으로써, 장치 영역의 실리콘 표면을 평탄화하는 공정이 수행되어, 자기희생 산화막 (503) 을 형성한다. 그 후, 도 15의 (d)에 예시된 바와 같이, 제 2 단계에서, 수소가 첨가된 물에 의해 희석된 0.5 % HF 용액을 사용하여, 자기희생 산화막 (503) 이 제거된다. 제 1 및 제 2 단계들은 5회 반복된다. 제 1 단계는 오존수에 실리콘 표면을 30초 동안만 디핑함으로써 수행되고, 제 2 단계는 30초 동안 수행된다. 제 1 및 제 2 단계들을 5회 반복하는데 5분만이 필요하다. 결과로서, 실리콘 표면의 표면 산술평균편차 (Ra) 는 0.05 nm로 감소된다. 이러한 사실로부터, 상술된 평탄화 공정은 매우 짧은 시간 내에 완료될 수 있다.
도 16을 참조하여, 제 1 및 제 2 단계들의 반복 회수와 평탄성 사이의 관계가 연구되었다. 도 16에서, 가로 좌표 및 세로 좌표는 각각 반복 회수 및 표면 산술평균편차 (Ra) 를 표현한다. 반복 회수가 3회를 초과할 때, Ra는 실질적으로 변화되지 않고 유지된다. 따라서, 반복 회수는 최적의 값으로 설정되는 것이 바람직하다.
본 발명자의 실험들에 따르면, SPM으로 나타낼 수도 있는, 황산과 과산화 수소의 혼합 용액을 사용하여, 등방성 산화가 또한 달성될 수 있다는 것이 발견되었다.
도 17을 참조하여, 1 : 4의 비로 혼합된 황산과 과산화 수소를 사용하여 등방성 산화가 이루어졌다. 도 17에서, 가로 좌표 및 세로 좌표를 따라 등방성 산화의 처리 시간 및 두께가 각각 취해진다. 도 12와 마찬가지로, (100), (110), 및 (111) 실리콘 표면들 상에 자기희생 산화막이 형성되었다.
도 17에 도시된 바와 같이, 약 30초 동안 SPM에서 실리콘 표면을 처리하여, 약 13 Å의 두께로 자기희생 산화막이 형성 또는 증착되었다. 그 후, 자기희생 산화막의 두께는 실질적으로 변화되지 않고 유지되었다. 이는, 자기희생 산화막을 형성하는 처리 시간이 30초 만큼 걸리고, 표면 평탄화가 매우 단시간 내에 달성될 수 있다는 것을 나타낸다. 또한, 등방성 산화는 실리콘 표면을 하나씩 처리하는 장치를 실현하는 것을 가능하게 한다.
도 18을 참조하여, 반복 회수와 평탄성 사이의 관계가 예시되며, 여기서 제 1 단계는 SPM 용액을 사용하여 수행되고 제 2 단계는 희석된 0.5 % HF 용액을 사용하여 수행된다. 도 18에서, 가로 좌표 및 세로 좌표는 각각 반복 회수 및 표면 산술평균편차 (Ra) 를 표현한다. 도 16에서와 마찬가지로, 반복 회수는 최적의 값으로 설정되는 것이 바람직하다.
자기희생 산화막을 제거하는 제 2 단계에서, OH로 인한 표면 에칭이 억제되기 때문에, 예컨대, HF와 HCl의 혼합 용액과 같은 낮은 OH 밀도의 용액을 사용함으로써 평탄화 효과가 개선될 수도 있다. 등방성 산화 기술에 기초한 상술된 평탄화 공정은 면 방위 및 특정 반도체 장치에 적용될 뿐만 아니라 임의의 다른 공정들 및 장치들에도 적용될 수 있다.
이제 도 15를 다시 참조하여, 장치 영역의 실리콘 표면이 산화되어, 게이트 절연막 (SiO2)(504) 을 5 nm의 두께로 형성한다 (도 15의 (e)). 상술된 SiO2 막은 실리콘 표면과 접촉될 수도 있고, 예컨대 산화물, 질화물, 산질화물, 실리케이트와 같은 임의의 다른 절연막들로 커버될 수도 있다.
다음으로, 도 15의 (f)에 도시된 바와 같이, 실리콘 재료 (501) 의 표면 전체 상에 붕소가 이온 주입된다. 도 15의 (g)에 예시된 바와 같이, 실리콘 재료 (501) 의 표면 전체 상에, 폴리실리콘막이 증착되고 장치 영역 (502) 의 게이트 절연막 (504) 상에 남겨지는 폴리실리콘 전극 (505) 으로 패터닝된다.
또한, 도 15의 (h)에 도시된 바와 같이, 저밀도의 인이 이온 주입되어, 높은 전기장을 완화시키도록 역할하는 n-소오스 및 n-드레인 영역들 (506) 을 형성한다. 그 후, 실리콘 산화막이 증착되어, 게이트 전극 (505) 을 커버하고 이방성 에칭에 의해 제거되어, 게이트 전극 (505) 의 측벽 상에 측벽 절연막 (507) 을 남긴다 (도 15의 (i)). 마지막으로, 도 15의 (j)에 도시된 바와 같이, 비소와 같은 n-형 불순물이 고밀도로 이온 주입되어 n+소오스 및 n+드레인 영역 (508) 을 형성한다.
상기 설명에서, 제 1 내지 제 5 단계들을 통해 세정이 수행되었을 때, H2O 내의 용해 산소를 감소시킴으로써, 즉 탈기된 물에 의해, 평탄성이 개선되었다는 것이 지적되었다. 이는, 용해 산소의 감소에 의해 약한 Si-Si 결합들의 재산화가 회피될 수 있기 때문이다.
한편, 실리콘 표면의 평탄성과 표면 종단 사이의 관계에 대한 고려가 여태 전혀 이루어지지 않았다.
일반적으로, 이중수소 (deuterium), 삼중수소 (tritium) 와 같은 중수소 (heavy hydrogen) 에 의해 실리콘 표면을 종단시킴으로써 자연 산화막의 성장이 억제될 수 있다는 것이 알려져 있다. 일본 특허 공개 공보 제 평10-335289 호 (즉, 335289/1998) 에 따르면, 이중수소, 삼중수소와 같은 중수소에 의해 실리콘 표면이 종단될 때, 실리콘 원자들과 중수소 사이의 결합 강도는, 실리콘 원자들과 수소 원자들 사이의 결합 강도보다 더 세고, 따라서 중수소에 의해 종단된 실리콘 표면에 의해 우수한 종단 효과가 달성되고, 장기간 존속한다는 것이 지적된다.
그러나, 상기 참조된 공보에서는 중수소로 인한 종단 효과에 대해서만 교시할 뿐, 중수소에 의해 종단된 실리콘 표면과 표면 거칠기 또는 평탄성 사이의 관계에 대해 전혀 고찰되지 않았다.
본 발명자들은 표면 종단이 표면 거칠기와 밀접하게 관여된다는 것을 발견하였다. 구체적으로, 실리콘 표면이 거칠게 될 때, 수소 또는 중수소에 의해 실리콘 표면이 종단될 때에도, 실리콘 표면 상에 자연 산화막이 빠르게 성장한다. 이러한 사실로부터, 표면 종단을 안정화하기 위해, 실리콘 표면이 평탄화되어야 하고, 그렇지 않다면 실리콘 표면 상에 자연 산화막이 바람직하지 않게 성장된다는 것이 이해된다.
즉, 실리콘 표면이 바람직하게 평탄화될 때, 표면 종단이 안정화될 수 있다. 또한, 시간이 흐름에 따른 표면 거칠기의 변화를 모니터링함으로써, 자연 산화막의 성장을 평가하는 것이 가능하다.
또한, 이후 설명될 바와 같이, 수소, 이중수소, 또는 삼중수소에 의해 실리콘 표면을 바람직하게 종단시키는 것은 표면 거칠기를 감소시키는데 효과적이다.
이제, 상기된 바를 고려하여, 본 발명의 다른 실시예에 따라, 실리콘 표면을 처리하는 방법에 대한 설명이 이루어질 것이다. 여기서, 이전에 언급된 다른 실시예들에서와 마찬가지로, 본 실시예에 따른 프로세싱 방법이 또한 실리콘 표면, 특히 (110) 실리콘 표면의 표면 거칠기를 감소시키도록 역할한다.
본 실시예에 따른 처리 방법은, 제 5 실시예에서와 마찬가지로, 제 1 내지 제 5 단계들을 통해 (110) 실리콘 표면이 세정되는 점에서 세정 방법과 유사하다. 구체적으로, 본 실시예에 따른 처리 방법은, 오존을 포함하는 H2O를 사용하여 (110) 실리콘 표면을 세정하는 제 1 단계를 갖는다. 제 1 단계는 유기물의 오염물을 효과적으로 제거하고 (110) 실리콘 표면 상에 화학적 산화막을 형성하도록 역할한다.
본 실시예에 따른 제 2 단계는, HF, 탈기되고 수소가 첨가된 H2O, 및 표면 활성제를 포함하는 세정액에서 500 kHz 이상의 주파수의 진동을 제공함으로써 수행된다. 제 2 단계 동안, 화학적 산화막 내에 또는 상의 입자, 금속과 같은 오염물과 함께 화학적 산화막이 제거된다. 표면 활성제는 이러한 오염물의 재부착을 회피하도록 역할한다. 세정액에 사용된 상술된 H2O에 대해, 수소를 제외하고 이중수소가 첨가될 수도 있다. 다른 방법으로, 수소 및 이중수소 양자 모두가 탈기된 H2O에 첨가되지 않을 수도 있다. 여하튼, H2O 내의 용해 산소의 양을 100 ppb 이하로 억제하는 것이 중요하다. 그렇지 않으면, 상술된 바와 같이, 표면 거칠기가 바람직하지 않게 크게 된다.
상술된 제 2 단계 이후, 500 kHz 이상의 주파수의 진동을 제공하면서, 오존을 포함하는 H2O에 의한 세정을 수행하는 제 3 단계가 이어진다. 제 3 단계는, 제 2 단계에서 사용된 표면 활성제로부터 초래된 유기 오염물을 제거하고, 깨끗한 화학적 산화막을 형성하기 위한 것이다. 오염물 제거 효율을 증가시키기 위해, 500 kHz 이상의 진동이 제공되지만, 항상 제공되지 않을 수도 있다.
이어서, 제 4 단계가 수행되어, 탈기되고 수소가 첨가된 H2O를 포함하는 세정액을 사용하여 화학적 산화막을 제거한다. H2O 내의 용해 산소가 예컨대 100 ppb 이하로 감소될 수 있는 경우에, H2O는 이중수소를 또한 포함할 수도 있거나, 또는 수소 및 이중수소를 포함하지 않을 수도 있다. 어느 경우에도, 제 4 단계는 (110) 실리콘 표면의 표면 평탄성을 유지하도록 역할한다.
마지막으로, 제 5 단계는 린스 공정으로서 역할하고, 500 kHz 이상의 주파수의 진동을 제공하면서, 수소가 첨가된 H2O에서 수행된다. 본 실시예에서, 상술된 H2O 내에서 (110) 실리콘 표면이 디핑되고 세정된다. 따라서, 본 실시예에 따른 제 5 단계는 탈기되고 수소가 첨가된 H2O에서 (110) 실리콘 표면을 린스하고, 그 H2O에 고주파수 진동이 제공된다.
본 발명자의 실험들에 따르면, 탈기되고 수소가 첨가된 H2O의 고주파수 진동이 수소 종단 특성을 개선하고 또한 표면 산술평균편차 (Ra) 를 낮추는데 매우 효과적이라는 것이 발견되었다.
이를 위해, 실리콘 표면 상에 수적 (water drop) 을 떨어뜨리고, 대기중에 방치한다. 이러한 경우에, 수소 또는 이중수소에 의해 실리콘 표면이 종단될 때, 실리콘 표면의 표면 거칠기에 따라, 실리콘 표면 상에서 시간이 흐름에 따라 수적이 확산된다는 것이 확인되었다. 구체적으로, 실리콘 표면이 거칠게 될 때, 거칠게 된 실리콘 표면이 우수한 친수성을 갖기 때문에, 실리콘 표면 상에서 수적이 빠르게 확산된다. 이는, 실리콘 표면 상에서 종단된 수소가 대기 중의 수적에 포함된 산소로 교환되고, 결과로서 실리콘 표면 상에서 수적에 의해 자연 산화막이 성장되는 것을 나타낸다. 반면에, 실리콘 표면이 평탄하고 바람직하게 수소 및/또는 이중수소에 의해 종단될 때, 수적의 형태는 실리콘 표면 상에서 장시간 동안 변화되지 않고 유지된다. 실제로, H2O 내의 수소 또는 이중수소의 농도는 0.1 ppm 내지 1.6 ppm의 범위, 더 바람직하게는, 1.2 ppm 내지 1.4 ppm의 범위 내에 속한다.
이러한 상황 하에서, 시간이 흐름에 따라 실리콘 표면 상에 떨어진 수적의 각도의 변화를 측정함으로써 표면 거칠기가 평가될 수 있다. 수적의 각도는 수적과 실리콘 표면 사이의 접촉각일 수도 있다. 또한, 접촉각의 변화를 관찰함으로써 종단 특성이 평가될 수 있다.
본 실시예에 따르면, 상술된 제 5 단계를 평가하기 위해, 500 kHz 이상의 진동을 제공하면서 (110) 실리콘 표면을 린스하는 제 5 단계 전후에 수적의 접촉각이 측정되었다.
제 6 실시예
도 19를 참조하여, 표면 거칠기와 표면 수소 종단 특성 사이의 관계가 예시된다. 도 19에서, 가로 좌표 및 세로 좌표는 각각 제 5 단계 전후에 청정룸 (clean room; CR) 에서 측정된 노출 시간 (분) 및 접촉각 (도) 을 표현한다. 제 5 단계가 수행되기 전에, 실리콘 표면은 표면 산술평균편차가 0.15 nm이다. 이러한 경우, 도 19의 커브 CV1에 의해 표시된 바와 같이, 접촉각은 시간이 흐름에 따라 점차 감소된다.
반면에, 제 5 단계가 수행된 후, 실리콘 표면의 표면 거칠기는 표면 산술평균편차가 0.12 nm로 감소된다. 결과로서, 도 19의 커브 CV2 에 의해 나타낸 바와 같이, 수적의 접촉각은 시간이 흐름에 따라 실질적으로 변화되지 않고 유지된다. 이러한 사실로부터, 상술된 제 5 단계는 평탄성 (또는, 거칠기) 및 수소 종단 양자 모두의 개선을 초래한다고 쉽게 이해된다.
도 20을 참조하여, 고주파수 진동의 부재 또는 존재와 Si-H 결합의 상태 사이의 관계가 FTIR-ATR에 의해 연구되었고 그 결과들이 예시되었다. 도 20에서, 수소가 첨가된 H2O의 결과가 점선 피크에 의해 표시되고, 수소가 첨가된 H2O 및 고주파수 진동을 사용하는 결과가 실선 피크에 의해 표시된다. 이러한 사실로부터, Si-H 결합들의 피크는 고주파수 진동을 제공함으로써 뾰족하게 된다는 것이 이해된다. 이는, 이러한 고주파수 진동이 수소가 첨가된 H2O에서 H 라디칼들이 발생하게 하고, H 라디칼들이 수소에 의해 실리콘 표면을 효과적으로 종단시키도록 역할한다.
또한, 제 5 단계에서 수소가 첨가된 H2O 및 고주파수 진동을 사용하는 것은, 수소가 첨가된 H2O만을 사용하는 경우와 비교하여, 표면 거칠기의 감소를 초래한다는 것이 확인되었다. 구체적으로, 고주파수 진동이 제공되지 않을 때 표면 산술평균편차 (Ra) 는 0.15 nm이고, 고주파수 진동을 부여함으로써, 표면 산술평균편차 (Ra) 는 0.12 nm 또는 0.13 nm로 감소된다. 따라서, 고주파수 진동을 제공하는 제 5 단계는 또한 표면 거칠기를 감소시키는데 유용하다. 이는, H 라디칼들이 고주파수 진동으로 인해 H2O에서 H 라디칼들이 유발되고 강한 수소 종단을 제공한다는 것을 의미한다. 강한 수소 종단은 실리콘 표면이 H2O 내의 OH 이온들에 의해 에칭되는 것을 효과적으로 방지하도록 역할한다.
상술된 실시예에서, 고주파수 진동을 사용하는 것으로 제 5 단계를 한정하여 설명하였다. 그러나, 고주파수 진동 및 수소가 첨가된 H2O를 사용하는 상술된 기술은 RCA 세정 및 산화막 제거후의 실리콘 표면의 처리에 적용될 수 있다.
상술된 제 5 단계는, 탈기되고 수소가 첨가된 H2O에 고주파수 진동을 제공하고, 진동된 H2O 내에 실리콘 표면을 침지함으로써 수행된다. 그러나, 실리콘 표면 상에 이러한 H2O가 스프레이될 수도 있다.
다른 방법으로, 수소 대신, 1.2 ppm 내지 1.4 ppm의 이중수소와 같은 중수소가 탈기된 H2O에 첨가되고, 이중수소가 첨가되고 탈기된 H2O에 고주파수 진동이 제공될 수도 있다. 이러한 경우에, 고주파수 진동을 제공함으로써, 이중수소가 첨가된 H2O에서 중수소 라디칼들이 유발되고, 이중수소에 의해 실리콘 표면을 효과적으로 종단시키도록 역할한다. 바람직하게는, 이중수소의 농도는 0.1 ppm 내지 1.6 ppm의 범위 내에 속한다. 이 방법은, 일본 특허 공개 공보 제 평10-335289 호 (즉, 335289/1998) 와 달리, 탈기된 H2O에 이중수소가 쉽게 첨가될 수 있고, 특정 용액이 필요하지 않다는 점에서 유익하다. 여기서, 참조된 공보에서는, 이중수소 물 또는 삼중수소 물에 용해된 이중수소 플루오라이드 또는 삼중수소 플루오라이드를 포함하는 특정 용액을 필요로 한다는 것을 주의한다.
이러한 상황 하에서, 본 발명에 따른 방법은 특정 용액이 필요하지 않기 때문에 대량 생산에 적합하다는 것이 쉽게 이해된다.
여하튼, 상술된 제 5 단계는, 제 4 단계의 완료 시 실리콘 표면에 접착된 F와 같은 불순물을 제거 및 린스하는데 유용하다.
제 1 내지 제 5 단계들이 제 5 단계에서 고주파수 진동이 제공되지 않고 완료되었을 때, 실리콘 표면 상에 수적을 떨어뜨림으로써 접촉각이 측정되었고, 76.4°였었다. 그러나, 제 1 내지 제 5 단계들이 제 5 단계에서 고주파수 진동이 제공되어 완료되었을 때, 접촉각은 85.0°였었다. 그 결과들은, 고주파수 진동이 실리콘 표면으로부터 불순물을 제거하고, 수소 또는 이중수소에 의해 실리콘 표면을 종단시키는데 효과적이라는 것을 나타낸다.
또한, 제 1 내지 제 5 단계로부터의 상술된 세정 공정은 질소 분위기에서 연속으로 수행되었다. 또한, 하나의 단계에서 다른 단계로의 이송 공정도 질소 분위기에서 수행되었다. 즉, 세정 공정은, 메디컬 용액 처리, 및 대기에 노출되지 않은 반도체 표면과 함께 수행되었다. 이러한 세정 공정은 H2O 내의 용해 산소를 억제하도록 역할한다. 메디컬 용액 및 반도체 표면이 공기와 접촉되는 것을 방지하거나 또는 중수소 분위기 내에서 공정을 수행함으로써, 유사한 결과들이 달성될 수도 있다.
제 1 내지 제 5 단계들이 완료된 후, 실리콘 표면이 건조되고, 그 후 건조 산소를 포함하는 분위기 내에서 장치 영역 상의 실리콘 표면을 산화시킴으로써 게이트 절연막이 형성된다.
상기 설명은, (110) 실리콘 표면에만 관련하여 설명되었으나, 본 발명은, (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 실리콘 표면에도 적용될 수도 있다. 또한, 본 발명은 (100) 실리콘 표면, 폴리실리콘 표면, 및 비정질 실리콘 표면에도 적용될 수 있고, 실리콘 표면을 제외한, SiGe, SiC와 같은 임의의 다른 반도체 표면에도 적용될 수도 있다.
실제로, 본 발명을 사용하여 평탄화된 (110) 실리콘 표면들 상에 p-MOS 및 n-MOS의 형태로 MOS FET들이 제조되었고, 이동도가 평가되었다. 본 분야에 잘 알려져 있는 바와 같이, p-MOS의 이동도는 홀 이동도에 의해 특정되고, n-MOS의 이동도는 전자 이동도에 의해 특정된다. 도 21a에서, 본 발명에 따른 p-MOS의 홀 이동도가 커브 (110) 에 의해 도시되고, (100) 실리콘 표면 상에 제조된 종래의 p-MOS의 홀 이동도가 커브 (100) 에 의해 도시된다. 본 발명에 따른 p-MOS는 종래의 p-MOS와 비교하여 현저하게 개선된 홀 이동도를 갖는다. 마찬가지로, 본 발명에 따른 n-MOS의 전자 이동도가 도 21b에서 커브 (110) 에 의해 예시되고, (100) 실리콘 표면 상에 제조된 종래의 n-MOS의 전자 이동도가 도 21b에서 커브 (100) 에 의해 예시된다. 본 발명에 따른 n-MOS는 평탄화되지 않은 (110) 실리콘 표면 상에 제조된 종래의 n-MOS와 비교하여 개선된 전자 이동도를 보인다.
여하튼, 본 발명에 따른 p-MOS와 n-MOS 양자 모두는 각각 평탄화되지 않은 (110) 실리콘 표면들 상에 제조된 종래의 p-MOS 및 n-MOS와 비교하여 약 20% 만큼 개선된 홀 및 전자 이동도를 갖는다는 것이 발견되었다.
도 22에서, (100) 실리콘 표면 상에 제조된 종래의 n-MOS, 및 본 발명에 따른 p-MOS 및 n-MOS와 관련하여 (1/f) 노이즈가 측정되었다. p-MOS 및 n-MOS 는, 본 발명에 따라 평탄화된 (110) 실리콘 표면들 상에 제조되었다. 도 22로부터 쉽게 이해되는 바와 같이, (100) 실리콘 표면 상에 제조된 종래의 n-MOS와 비교하여, 본 발명에 따른 p-MOS 및 n-MOS는 (1/f) 노이즈를 약 한자릿수 아래로 감소시킬 수 있다.
본 발명이 바람직한 실시예들과 관련하여 보여지고 설명되었지만, 본 발명이 전술한 설명에 한정되지 않으며, 첨부된 청구의 범위에 기술된 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 다른 방법들로 변경 및 변형될 수도 있음을 당업자는 이해해야 한다.

Claims (20)

  1. 실질적인 (110) 결정면 방위를 가진 실리콘 표면을 갖는 반도체 장치로서,
    상기 실리콘 표면은 0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소정의 표면 산술평균편차 (Ra) 는 0.07 nm 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소정의 표면 산술평균편차 (Ra) 는 0.02 nm 이상인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 실질적인 (110) 결정면 방위는, (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위로 이루어진 그룹으로부터 선택되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 실리콘 표면은 (110) 또는 (551) 결정면 방위를 갖는, 반도체 장치.
  6. 소오스 영역, 드레인 영역, 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치로서,
    상기 채널 영역은 실질적인 (110) 결정면 방위를 갖는 반도체 실리콘 표면에 형성되며;
    상기 반도체 실리콘 표면은 0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 갖는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 소정의 표면 산술평균편차 (Ra) 는 0.07 nm 이하인, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 실질적인 (110) 결정면 방위는, (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위로 이루어진 그룹으로부터 선택되는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 반도체 실리콘 표면은 (110) 또는 (551) 결정면 방위를 갖는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 게이트 절연막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막으로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 게이트 절연막은 내부에 희가스 (rare gas) 원소를 포함하는, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 전계 효과 트랜지스터의 상기 게이트 절연막은 유전막을 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 유전막은 금속 실리케이트, 금속 산화물, 및 금속 질화물로 이루어진 그룹으로부터 선택되는 적어도 하나의 재료를 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 금속 실리케이트는, Hf, Zr, Ta, Ti, La, Co, Y, 및 Al로 이루어진 그룹으로부터 선택되는 적어도 하나와 Si로 이루어진, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 금속 산화물은, Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr, 및 Ba의 산화물들로 이루어진 그룹으로부터 선택되는 적어도 하나로 이루어진, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 금속 질화물은, Si, Hf, Zr, Ta, Ti, Y, Nb, Na, Co, Al, Zn, Pb, Mg, Bi, La, Ce, Pr, Sm, Eu, Gd, Dy, Er, Sr, 및 Ba로 이루어진 그룹으로부터 선택되는 적어도 하나와 N으로 이루어진, 반도체 장치.
  17. 제 6 항에 있어서,
    상기 게이트 절연막은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 유전막으로부터 선택되는 막들의 조합을 포함하는, 반도체 장치.
  18. 실질적인 (110) 결정면 방위를 갖는 실리콘 반도체 표면을 준비하는 단계; 및
    0.09 nm 이하인 소정의 표면 산술평균편차 (Ra) 를 달성하기 위해, 상기 실리콘 반도체 표면을 평탄화하는 단계를 포함하는, 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 실질적인 (110) 결정면 방위는, (110), (551), (311), (221), (553), (335), (112), (113), (115), (117), (331), (221), (332), (111), 및 (320) 결정면 방위를 포함하는, 반도체 장치의 제조 방법.
  20. 제 18 항에 있어서,
    상기 실리콘 반도체 표면을 세정하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
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