KR20110129446A - 반도체 소자용 기판의 제조 방법 및 반도체 장치 - Google Patents

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KR20110129446A
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야스히로 사까이
다께히또 쯔까모또
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Abstract

금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과, 금속판의 제2 면에 제2 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1 면에, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과, 상기 금속판의 상기 제2 면에, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것과, 상기 제1 면측부터 상기 금속판의 중도까지 상기 금속판의 상기 제1 면의 에칭을 행하여, 상기 접속용 포스트를 형성하는 것과, 프리몰드용의 액상 수지를 상기 에칭된 상기 금속판의 상기 제1 면에 도포하는 것과, 상기 도포된 프리몰드용의 액상 수지를 경화시켜 프리몰드 수지층을 형성하는 것과, 상기 제2 면측으로부터 상기 금속판의 상기 제2 면의 에칭을 행하여, 배선 패턴을 형성하는 것을 포함하는 반도체 소자용 기판의 제조 방법이다.

Description

반도체 소자용 기판의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SUBSTRATE FOR SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자를 실장하기 위한 반도체 소자용 기판에 관한 것이다. 특히 리드 프레임 형상의 기판의 제조 방법과 그것을 이용한 반도체 장치에 관한 것이다.
본원은, 2009년 3월 17일에, 일본에 출원된 일본 특원 2009-064231호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
웨이퍼 프로세스에서 제조되는 각종 메모리, CMOS, CPU 등의 반도체 소자는, 전기적 접속용의 단자를 갖는다. 그 전기적 접속용 단자의 피치와, 반도체 소자가 장착되는 프린트 기판측의 접속부의 피치는, 그 스케일이 수배 내지 수백배 정도 상이하다. 그 때문에, 반도체 소자와 프린트 기판을 접속하고자 하는 경우, 「인터포저」라고 불리는 피치 변환을 위한 중개용 기판(반도체 소자 실장용 기판)이 사용된다.
이 인터포저의 한쪽의 면에, 반도체 소자를 실장하고, 다른 쪽의 면 혹은 기판의 주변에서 프린트 기판과의 접속이 이루어진다. 인터포저는 내부 혹은 표면에 금속 리드 프레임을 갖고 있고, 리드 프레임에 의해 전기적 접속 경로를 라우팅하여, 프린트 기판과의 접속을 행하는 외부 접속 단자의 피치를 확장하고 있다.
도 2a-도 2c는 종래 기술의 인터포저의 일례인 QFN(Quad Flat Non-lead)식 리드 프레임을 이용한 인터포저의 구조를 모식적으로 도시한 도면이다.
도 2a에 도시한 바와 같이, 재질이 주로 알루미늄 또는 구리 중 어느 하나로 된 리드 프레임의 중앙부에 반도체 소자(16)를 탑재하는 리드 프레임의 평탄 부분(15)을 형성한다. 리드 프레임의 외주부에는 피치가 넓은 리드(17)를 배설한다. 리드(17)와 반도체 소자(16)의 전기적 접속용 단자와의 접속은, 금선 등의 메탈 와이어(18)를 사용한 와이어 본딩법에 의해 행해진다. 도 2b에 도시한 바와 같이, 최종적으로는 전체를 몰드용 수지(19)로 몰드하여 일체화한다.
또한, 도 2a와 도 2b 중에 도시된 보유 지지재(21)는 리드 프레임을 보유 지지하는 것으로, 몰드용 수지(19)로 몰드한 후에 도 2c에 도시한 바와 같이 제거된다.
그러나, 도 2a-도 2c에 도시한 인터포저에서는, 전기적 접속을 반도체 소자(16)의 외주부와 리드 프레임의 외주부에서만 행할 수 있기 때문에, 단자 수가 많은 반도체 소자에는 부적합하다고 하는 문제가 있었다.
프린트 기판과 인터포저의 접속은, 반도체 소자의 단자 수가 적은 경우에는, 인터포저의 외주부의 취출 전극(20)에 금속 핀을 장착하여 행해진다. 또한, 반도체 소자의 단자 수가 많은 경우에는, 땜납 볼을 인터포저의 외주부의 외부 접속 단자에 어레이 형상으로 배치하는 BGA(Ball Grid Array)가 알려져 있다.
면적이 좁고 단자 수가 많은 반도체 소자에서는, 배선층이 한 층만인 인터포저에서는 피치의 변환이 곤란하다. 그 때문에, 인터포저의 배선층을 다층화하여 적층하는 방법이 자주 채용되고 있다.
면적이 좁고 단자 수가 많은 반도체 소자의 접속 단자는, 반도체 소자의 저면에 어레이 형상으로 배치하여 형성되는 경우가 많다. 그 때문에, 인터포저측의 외부 접속 단자를 반도체 소자의 접속 단자와 동일한 어레이 형상의 배치로 하고, 인터포저와 프린트 기판과의 접속에는 미소한 땜납 볼을 이용하는 플립 칩 접속 방식이 자주 채용된다. 인터포저 내의 배선은, 상부로부터 수직 방향으로 드릴 혹은 레이저 등으로 천공하고, 그 구멍 내에 금속 도금을 행함으로써, 상하의 층간의 전기적인 도통이 행해진다. 이 방식에 의한 인터포저에서는, 외부 접속 단자의 피치는 대략 150∼200㎛ 정도까지 미세화할 수 있기 때문에, 접속 단자 수를 늘릴 수는 있다.
단, 접합의 신뢰성이나 안정성은 저하되어, 높은 신뢰성이 요구되는 차재용 등에는 적합하지 않다.
이러한 인터포저는 사용하는 재료나 구조에 의해, 리드 프레임 부분을 보유 지지하는 부분의 구조가 세라믹인 것이나, P-BGA(Plastic Ball Grid Array), CSP(Chip Size Package), 또는 LGA(Land Drid Array)와 같이 기재가 유기물인 것 등, 수종류가 생각되고 있으며, 실제의 용도나 요구 사양에 따라서 적절히 구분하여 사용되고 있다.
상기의 어느 인터포저에서도, 반도체 소자의 소형화, 다핀화, 또는 고속화에 대응하여, 인터포저측에서도, 반도체 소자와의 접속 부분의 피치의 미세화 즉 파인 피치화나 고속 신호에의 적합화가 진행되고 있다. 미세화의 진전을 고려하면, 최근의 인터포저의 단자 부분의 피치는 대략 80∼100㎛가 필요하다.
그런데, 도통부 겸 지지 부재의 역할을 하는 리드 프레임은, 대표예로서는 얇은 금속판을 에칭 가공함으로써 형성된다. 그리고, 안정된 에칭 처리와, 그 후의 가공 공정에서의 적절한 핸들링을 위해서는, 금속판의 두께는 대략 120㎛ 정도인 것이 바람직하다. 또한 와이어 본딩 시에 충분한 접합 강도를 얻기 위해서는, 어느 정도의 금속층의 두께와 랜드 면적이 필요로 된다.
상기의 조건을 고려하면, 리드 프레임용의 금속판의 두께로서는 최저 대략 100∼120㎛ 정도가 필요하다고 할 수 있다.
또한, 그 경우에는, 금속판의 양측으로부터 에칭 가공을 행하는 것으로 하여, 리드의 피치로 120㎛ 정도까지, 리드 선폭은 60㎛ 정도까지의 미세화가 한계로 되어 있다.
또한 다른 문제로서, 인터포저의 제조 프로세스에서, 도 2c에 도시된 바와 같이, 보유 지지재를 폐기할 필요성이 있고, 이것은 재료비나 가공비의 관점에서는 낭비의 일종으로서 평가할 수 있어, 결과적으로 비용 증가로 이어진다고 생각된다. 이 점에 관하여, 또한 도 2a-도 2c를 이용하여 설명한다.
리드 프레임은 폴리이미드 테이프로 이루어지는 보유 지지재(21)에 접착되고, 리드 프레임의 평탄 부분(15)에 반도체 소자(16)를 고정용 수지 혹은 고정용 테이프(22)로 고정한다.
그 후, 와이어 본딩을 행하고, 트랜스퍼 몰드법에 의해 복수의 칩 즉 반도체 소자(16)를 몰드용 수지(19)로 일괄하여 몰드한다.
그러한 후에, 외장 가공을 실시하고, 인터포저가 1개 1개로 되도록 재단하게 된다.
리드 프레임의 이면이 프린트 기판과의 접속면으로 되는 경우, 몰드 시에 몰드용 수지(19)가 리드 프레임의 이면의 접속 단자면까지 연장되어, 접속 단자에 부착되지 않도록 하는 것이 불가결하다. 그 때문에, 인터포저의 제조 프로세스에서, 보유 지지재(21)가 필요하였다.
그러나, 최종적으로는 보유 지지재(21)는 불필요하기 때문에, 몰드 가공을 한 후에, 보유 지지재(21)를 제거하여 버릴 필요가 있어, 비용 상승으로 이어지게 된다.
이들 문제를 해결하고, 초파인 피치의 배선 즉 피치가 매우 작은 배선을 형성할 수 있어, 안정된 와이어 본딩 가공이 가능하고, 또한, 경제성도 우수한 유형의 반도체 소자용 기판을 제공하는 방법으로서, 예를 들면 프리몰드용 수지를 배선의 지지체로 한 구조의 리드 프레임 형상의 반도체 소자용 기판이 특허 문헌 1에 기재되어 있다.
특허 문헌 1에 기재된 리드 프레임 형상의 반도체 소자용 기판의 제조 방법에 대하여 이하에 설명한다.
예를 들면 구리제의 금속판의 제1 면에는 접속용 포스트 형성용의 레지스트 패턴을, 또한 제2 면에는 배선 패턴 형성용의 레지스트 패턴을 각각 형성하고, 제1 면 상으로부터, 금속판을 원하는 두께까지 에칭한 후, 제1 면에 프리몰드용 수지를 도포하여, 프리몰드층을 형성하고, 그 후에, 제2 면으로부터 에칭을 행하여, 배선을 형성하고, 마지막으로 양면의 레지스트를 박리하고 있다.
이와 같이 하여 제조한 리드 프레임 형상의 반도체 소자용 기판은, 금속의 두께를 파인 에칭이 가능한 레벨까지 얇게 해도, 프리몰드용 수지가 지지체로 되어 있기 때문에, 안정된 에칭이 가능하다. 또한 초음파 에너지의 확산이 작기 때문에, 와이어 본딩성도 우수하다. 또한, 폴리이미드 테이프 등의 보유 지지재를 사용하지 않기 때문에, 그것에 든 비용도 삭감할 수 있다.
특허 문헌 1 : 일본 특개평 10-223828호 공보
그러나, 특허 문헌 1의 기술에도 문제점이 보인다. 즉, 특허 문헌 1의 기술에서는, 금속판을 두께 방향의 도중까지 에칭한 면에 액상 프리몰드용 수지를 포팅법에 의해 도포하고 있지만, 이것은 기술적으로는 곤란하다. 즉, 도포하는 막의 두께는, 리드 프레임에 필요한 강성을 주기에 충분한 정도로 필요하고, 또한, 접속용 포스트의 저면은, 완전하게 노출되어 있어야만 한다.
이와 같은 두께를 제어하여 도포하기 위한 구체적인 안으로서는, 예를 들면, 실린지 등을 이용하여 도포면의 바닥의 일점으로부터 수지를 유입시켜, 그것이 도포면 전체까지 번지는 것을 기다리는 방법이 생각된다. 그러나, 프리몰드용 수지는 어느 정도의 점성을 갖고 있기 때문에, 프리몰드용 수지가 도포면의 전체에 번지는 데에 너무나 긴 시간을 요하게 되므로, 이것은 생산성의 면에서는 문제로 되게 된다.
또한, 프리몰드용 수지가, 그 표면 장력의 작용 때문에 구형으로 되게 되어, 좁은 범위에 있게 되는 경우도 있고, 그 경우에는, 주입한 프리몰드용 수지가 소량이었다고 해도 높이가 높게 형성되게 되는 불량이나, 또한 접속용 포스트의 높이 이상으로 도포되게 되는 것에 의한 불량의 발생도 우려된다.
또한, 디스펜서 등의 장치를 이용하여, 도포면의 바닥에 복수의 주입 개소를 형성하는 대책안도 생각되지만, 역시 프리몰드용 수지의 점성이 크기 때문에, 프리몰드용 수지가, 어느 주입 개소로부터 다른 개소로 이동해 가는 동안에, 이 프리몰드용 수지가 실처럼 늘어져, 실이 접속용 포스트의 저면에 부착된다고 하는 불량이나, 도포면을 프리몰드용 수지가 이동함으로써 기포를 포함하게 된다고 하는 불량도 발생하기 쉽다고 생각된다.
상기 종래 기술이 안고 있는 문제점을 감안하여, 본 발명은, 액상 수지를 이용한 프리몰드된 리드 프레임 형상의 반도체 소자용 기판을 제조하는 과정에서, 프리몰드용 수지를 적절한 두께로 용이하게 형성할 수 있는 반도체 소자용 기판의 제조 방법이나 반도체 장치를 제공한다.
본 발명의 제1 양태는, 마스크 공정과, 몰드 공정과, 배선 패턴 형성 공정을 포함하는 반도체 소자용 기판의 제조 방법으로서, 상기 마스크 공정은, 금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1 면과는 상이한 제2 면에 제2 감광성 수지층을 형성하는 것과, 상기 제1 감광성 수지층에 대하여 제1 패턴에 따라서 선택적으로 노광을 행하고, 상기 제1 감광성 수지층을 현상함으로써, 상기 금속판의 상기 제1 면에, 상기 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과, 상기 제2 감광성 수지층에 대하여 제2 패턴에 따라서 선택적으로 노광을 행하고, 상기 제2 감광성 수지층을 현상함으로써, 상기 금속판의 상기 제2 면에, 상기 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것을 포함하고, 상기 몰드 공정은, 상기 마스크 공정 후에, 상기 제1 면측부터 상기 금속판의 중도까지 상기 금속판의 상기 제1 면의 에칭을 행하여, 상기 접속용 포스트를 형성하는 것과, 프리몰드용의 액상 수지를 상기 에칭된 상기 금속판의 상기 제1 면에 도포하는 것과, 상기 도포된 프리몰드용의 액상 수지를 경화시켜 프리몰드 수지층을 형성하는 것을 포함하고, 상기 배선 패턴 형성 공정은, 상기 제2 면측으로부터 상기 금속판의 상기 제2 면의 에칭을 행하여, 배선 패턴을 형성하는 것을 포함하는 반도체 소자용 기판의 제조 방법이다.
본 발명의 제2 양태는, 상기 프리몰드용의 액상 수지의 도포를 진공 챔버 내에서 행하는 것을 특징으로 하는 본 발명의 제1 양태에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제3 양태는, 상기 프리몰드용의 액상 수지를 도포하는 두께를 상기 접속용 포스트의 높이보다도 높게 하지 않는 것을 특징으로 하는 본 발명의 제1 양태 또는 본 발명의 제2 양태 중 어느 하나에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제4 양태는, 상기 몰드 공정, 및 상기 배선 패턴 형성 공정이 종료된 후에, 상기 제1 및 제2 에칭용 마스크를 박리하는 것을 특징으로 하는 본 발명의 제1 양태 내지 본 발명의 제2 양태 중 어느 하나에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제5 양태는, 상기 몰드 공정, 및 상기 배선 패턴 형성 공정이 종료된 후에, 상기 제1 및 제2 에칭용 마스크를 박리하는 것을 특징으로 하는 본 발명의 제3 양태에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제6 양태는, 제1 면 및 상기 제1 면과는 상이한 제2 면을 갖는 금속판과, 상기 금속판의 상기 제1 면에 배치된 접속용 포스트와, 상기 금속판의 상기 제2 면에 배치된 배선 패턴과, 상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 프리몰드용 수지가 충전된 프리몰드 수지층을 포함하는 반도체 소자용 기판이다.
본 발명의 제7 양태는, 본 발명의 제6 양태에 기재된 반도체 소자용 기판에, 반도체 소자가 실장되어 있고, 상기 반도체 소자용 기판과 상기 반도체 소자가 와이어 본딩에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기판이다.
본 발명의 제8 양태는, 상기 프리몰드 수지층의 높이가 상기 접속용 포스트의 높이보다도 높지 않은 것을 특징으로 하는 본 발명의 제6 양태에 기재된 반도체 소자용 기판이다.
본 발명의 제9 양태는, 상기 프리몰드 수지층의 높이가 상기 접속용 포스트의 높이보다도 높지 않은 것을 특징으로 하는 본 발명의 제7 양태에 기재된 반도체 기판이다.
본 발명에 따르면, 프리몰드된 리드 프레임 형상형(型) 기판을 제조할 때에, 기포를 포함하지 않고 또한 간편하게, 액상 프리몰드 수지의 높이를 접속용 포스트보다 높아지지 않도록 할 수 있다.
프리몰드 수지의 이 높이는, 리드 프레임 형상형 기판의 지지체로서, 충분한 강성을 갖고, 또한, 접속용 포스트가 노출되기 쉽다고 하는 장점을 나타낸다. 그 때문에, 충분한 기계적 강도를 갖고, 또한, 전기적인 접속을 행하는 것에 대해서도 높은 신뢰성과 높은 접합 강도를 얻을 수 있다.
도 1a는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1b는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1c는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1d는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1e는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1f는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1g는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 1h는 본 발명의 실시예에 관한 리드 프레임 형상의 반도체 소자용 기판의 제조 공정을 모식적으로 도시하는 설명도.
도 2a는 종래 기술의 인터포저의 일례인 QFN(Quad Flat Non-lead)식 리드 프레임을 이용한 인터포저의 구조를 모식적으로 도시한 도면.
도 2b는 종래 기술의 인터포저의 일례인 QFN(Quad Flat Non-lead)식 리드 프레임을 이용한 인터포저의 구조를 모식적으로 도시한 도면.
도 2c는 종래 기술의 인터포저의 일례인 QFN(Quad Flat Non-lead)식 리드 프레임을 이용한 인터포저의 구조를 모식적으로 도시한 도면.
이하, 본 발명에 따른 리드 프레임 형상 기판의 제조 방법의 일 실시예로서, LGA 타입의 반도체 소자용 기판을 대상으로 들어 도 1a-도 1h를 참조하면서 설명한다.
[실시예]
제조한 개개의 단위의 LGA의 사이즈는 10㎜×10㎜이고, 168핀의 평면에서 보아 어레이 형상의 외부 접속부를 갖는 것으로 한다. 이 LGA를 기판에 다면취하여, 이하의 제조 공정을 거친 후에 절단, 재단을 행하여, 개개의 LGA 타입의 리드 프레임 형상형 기판을 얻었다.
우선, 도 1a에 도시한 바와 같이, 폭이 150㎜, 두께가 150㎛의 긴 띠 형상의 구리 기판(1)을 준비하였다. 다음으로, 도 1b에 도시한 바와 같이, 구리 기판(1)의 양면을 롤 코터로 감광성 레지스트(2)(도쿄오우카(주)제, OFPR4000)를 5㎛의 두께로 되도록 코팅한 후, 90℃에서 프리베이크를 하였다.
다음으로, 원하는 패턴을 갖는 패턴 노광용 포토마스크를 개재하여, 양면으로부터 패턴 노광하고, 그 후 1％ 수산화나트륨 용액으로 현상 처리를 행한 후에, 수세 및 포스트 베이크를 행하여, 도 1c에 도시한 바와 같이 제1 레지스트 패턴(3) 및 제2 레지스트 패턴(7)을 얻었다.
또한, 구리 기판(1)의 한쪽의 면측(반도체 소자(10)가 탑재되는 면과는 반대측의 면이며, 본 실시예에서는 이하, 제1 면측으로 기재함)에는, 접속용 포스트(5)를 형성하기 위한 제1 레지스트 패턴(3)을 형성한다. 구리 기판(1)의 다른 쪽의 면측(반도체 소자(10)가 탑재되는 면이며, 본 실시예에서는 이하, 제2 면측으로 기재함)에는, 배선 패턴을 형성하기 위한 제2 레지스트 패턴(7)을 형성하였다.
또한, 도 1h에 도시한 바와 같이, 반도체 소자(10)는 구리 기판(1)의 중앙부의 리드 프레임 상면에 탑재된다. 본 실시예의 배선 패턴에 관해서는, 반도체 소자(10)의 외주 부근의 리드 프레임의 외주의 상면에 와이어 본딩용의 랜드(4)가 형성되어 있다. 반도체 소자(10)의 외주와 랜드(4)는, 금 세선(8)으로 접속된다. 리드 프레임의 이면에는, 상부 배선으로부터의 전기 신호를 이면으로 유도하기 위한 접속용 포스트(5)가, 예를 들면 평면에서 보아 어레이 형상으로 배치된다.
또한, 랜드(4) 중 몇 개를, 접속용 포스트(5)에 전기적으로 접속시킬 필요가 있다. 그를 위해서, 랜드(4)의 몇 개와 각각 접속한 배선 패턴(6)을 접속용 포스트(5)와 접속하도록 기판의 외주로부터 중심 방향을 향하여, 예를 들면 방사 형상으로 형성하고 있다(도시 생략).
다음으로, 구리 기판의 제2 면측을 백시트로 덮어 보호한 후, 염화제2철 용액을 이용하여, 구리 기재의 제1 면측으로부터, 제1회째의 에칭 처리를 행하여, 도 1d에 도시한 바와 같이, 제1 면측의 제1 레지스트 패턴(3)으로부터 노출된 구리 기판(1) 부위의 두께를 30㎛까지 얇게 하였다.
염화제2철 용액의 비중은 1.38, 액체 온도 50℃로 하였다. 제1회째의 에칭 시, 접속용 포스트(5) 형성용의 제1 레지스트 패턴(3)이 형성된 부위의 구리 기판(1)에는, 에칭 처리가 행해지지 않는다. 그 때문에, 구리 기판(1)의 두께 방향으로, 제1회째의 에칭 처리에 의해 형성된 에칭면부터 구리 기판(1) 하측면까지의 높이를 갖고 연장되는, 프린트 기판과의 외부 접속을 가능하게 한 접속용 포스트(5)를 형성할 수 있다.
또한, 제1회째의 에칭에서는, 에칭 처리를 행하는 부위의 구리 기판(1)을 에칭 처리에 의해 완전하게 용해 제거하는 것이 아니라, 소정 두께의 구리 기판(1)으로 된 단계에서 에칭 처리를 종료하도록, 중도까지 에칭 처리를 행한다.
다음으로, 도 1e에 도시한 바와 같이, 제1 면에 관하여, 20％ 수산화나트륨 수용액에 의해, 레지스트 패턴(3)의 박리를 행한, 박리액의 온도는 100℃로 하였다.
다음으로, 도 1f에 도시한 바와 같이, 제1회째의 에칭에 의해 형성된 제1 면의 하면에, 포팅법에 의해 프리몰드용 액상 수지를 도포하였다. 프리몰드용 액상 수지로서는, 액상의 열경화성 수지(신에츠카가꾸주식회사제 「SMC-376KF1」)를 이용하였다. 도포한 프리몰드용 액상 수지 상에 탄성율이 5∼0.01㎬로 낮은 이형 필름(14)을 덮고, 진공 챔버 내에서 프레스 가공하여, 프리몰드 수지층(11)을 형성하였다. 이형 필름(14)의 두께에 대해서는, 프리몰드용 액상 수지가 접속용 포스트의 저면에 덮이지 않는 높이까지 충전되도록 조정하고, 130㎛로 하였다.
상기 프레스 가공 시에는, 진공 가압식 라미네이트 장치를 이용하였다. 프레스부의 온도는 100℃, 진공 챔버 내의 진공도는 0.2torr, 프레스 시간은 30초로 프리몰드용 액상 수지의 프레스 가공을 행하였다.
이와 같이, 프리몰드용 액상 수지 상에, 탄성율이 낮은 이형 필름(14)을 덮어 진공 프레스 가공하는 것은, 액상 수지를 이용한 포팅법에 의한 가공을 간편하게 할 뿐만 아니라, 프리몰드용 액상 수지의 도포량을 조정함으로써, 접속용 포스트(5) 상에 수지가 덮어지게 되는 불량을 없앤다고 하는 점에서, 또한, 접속용 포스트를 수지면보다 높게 할 수 있어, 프린트 기판과 안정적으로 접속할 수 있는 점에서 효과적이다.
또한, 진공 챔버 내에서의 프레스 가공을 행함으로써, 수지 내에 생긴 공극을 해소하는 효과가 있어, 수지 내의 보이드의 발생을 억제할 수 있다.
그리고, 액상 수지를 프레스 가공한 후에는, 포스트 베이크로서, 180℃에서 60분간의 가열을 행하였다. 프리몰드 수지의 포스트 베이크 후에는, 이형 필름을 떼어내고, 제2 면의 백시트를 제거한 후, 제2 면의 에칭을 행하였다. 에칭액으로서는, 염화제2철 용액을 이용하고, 액의 비중은 1.32, 액체 온도는 50℃로 하였다. 에칭은, 제2 면에 배선 패턴(6)을 형성하는 것을 목적으로 하고 있어, 제2 면 상의 제2 레지스트 패턴(7)으로부터 노출된 구리를 용해 제거하였다. 다음으로, 도 1g에 도시한 바와 같이, 제2 면의 제2 레지스트 패턴(7) 및 이형 필름(14)의 박리를 행하여, 원하는 리드 프레임 형상 LGA 기판을 얻었다.
다음으로, 노출된 제1 면의 금속면에 대하여, 무전해 니켈/팔라듐/금 도금 형성법에 의한 표면 처리를 실시하여, 도금층(12)을 형성하였다.
여기서, 리드 프레임에의 도금층(12)의 형성에는 그 밖에, 전해 도금법도 적용 가능하다. 그러나, 전해 도금법에 의하면, 도금 전류를 공급하기 위한 도금 전극의 형성이 필요로 되므로, 도금 전극을 형성하는 만큼, 배선 영역이 좁아지게 되기 때문에, 배선의 라우팅이 곤란하게 되기 쉬운 결점도 우려된다.
이 관점에서, 공급용 전극이 불필요한, 무전해 니켈/팔라듐/금 도금 형성법 쪽이 일반적으로 바람직하다.
이 실시예에서는, 금속면에 산성 탈지, 소프트 에칭, 산세정, 백금 촉매 활성 처리, 프리딥, 무전해 백금 도금, 무전해 금 도금의 수순에 의해 도금층(12)을 형성하였다.
도금 두께는 니켈이 3㎛, 팔라듐이 0.2㎛, 금이 0.03㎛로 하였다. 사용한 도금액은, 니켈이 엔플레이트 NI(메르텍스사제), 팔라듐이 파우로본드 EP(롬 앤드 하스사제), 금이 파우로본드 IG(롬 앤드 하스사제)이다.
다음으로, 리드 프레임 상에 반도체 소자(10)를 고정용 접착제 혹은 고정용 테이프(13)로 접착, 탑재하였다. 그 후, 반도체 소자(10)의 전기적 접속용 단자와 배선 패턴의 와이어 본딩용 랜드(4)를 금 세선(8)을 이용하여 와이어 본딩을 행하였다. 그 후, 리드 프레임과 반도체 소자(10)를 피복하도록 몰딩을 행하였다. 그 후, 면취된 반도체 기판에 재단을 행하여, 개개의 반도체 기판을 얻었다.
본 실시예의 반도체 소자용 기판의 제조 방법 및 반도체 장치는, 액상 수지를 이용한 프리몰드된 리드 프레임 형상의 반도체 소자용 기판을 제조하는 과정에서, 프리몰드 수지를 적절한 두께로 용이하게 형성할 수 있는 것이었다.
이상, 본 발명의 바람직한 실시예에 대하여 설명하고 예증하였지만, 이들은 어디까지나 발명의 예시로서 한정적으로 고려되어야 할 것은 아니고, 추가, 삭제, 치환 및 다른 변경은 본 발명의 범위를 일탈하지 않는 범위에서 가능하다. 즉, 본 발명은 전술한 실시예에 의해 한정되는 것이 아니라, 청구의 범위에 의해 한정되는 것이다.
본 발명에 따르면, 프리몰드된 리드 프레임 형상 기판을 제조할 때에, 기포를 포함하지 않고 또한 간편하게, 액상 프리몰드 수지의 높이를 접속용 포스트보다 높아지지 않도록 할 수 있다.
프리몰드 수지의 이 높이는, 리드 프레임형 기판의 지지체로서, 충분한 강성을 갖고, 또한, 접속용 포스트가 노출되기 쉽다고 하는 장점을 나타낸다. 그 때문에, 충분한 기계적 강도를 갖고, 또한, 전기적인 접속을 행하는 것에 대해서도 높은 신뢰성과 높은 접합 강도를 얻을 수 있다.
1 : 구리 기판
2 : 감광성 레지스트
3 : 제1 레지스트 패턴
4 : 와이어 본딩용 랜드
5 : 접속용 포스트
6 : 배선 패턴
7 : 제2 레지스트 패턴
8 : 금 세선
10 : 반도체 소자
11 : 프리몰드 수지층
12 : 도금층
13 : 고정용 접착제 혹은 고정용 테이프
14 : 이형 필름
15 : 리드 프레임의 평탄 부분
16 : 반도체 소자
17 : 리드
18 : 메탈 와이어
19 : 몰드용 수지
20 : 취출 전극
21 : 보유 지지재
22 : 고정용 수지 혹은 고정용 테이프

Claims (9)

  1. 마스크 공정과, 몰드 공정과, 배선 패턴 형성 공정을 포함하는 반도체 소자용 기판의 제조 방법으로서,
    상기 마스크 공정은,
    금속판의 제1 면에 제1 감광성 수지층을 형성하는 것과,
    상기 금속판의 상기 제1 면과는 상이한 제2 면에 제2 감광성 수지층을 형성하는 것과,
    상기 제1 감광성 수지층에 대하여 제1 패턴에 따라서 선택적으로 노광을 행하고, 상기 제1 감광성 수지층을 현상함으로써, 상기 금속판의 상기 제1 면에, 상기 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 에칭용 마스크를 형성하는 것과,
    상기 제2 감광성 수지층에 대하여 제2 패턴에 따라서 선택적으로 노광을 행하고, 상기 제2 감광성 수지층을 현상함으로써, 상기 금속판의 상기 제2 면에, 상기 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 에칭용 마스크를 형성하는 것을 포함하고,
    상기 몰드 공정은,
    상기 마스크 공정 후에, 상기 제1 면측부터 상기 금속판의 중도까지 상기 금속판의 상기 제1 면의 에칭을 행하여, 상기 접속용 포스트를 형성하는 것과,
    프리몰드용의 액상 수지를 상기 에칭된 상기 금속판의 상기 제1 면에 도포하는 것과,
    상기 도포된 프리몰드용의 액상 수지를 경화시켜 프리몰드 수지층을 형성하는 것을 포함하고,
    상기 배선 패턴 형성 공정은,
    상기 제2 면측으로부터 상기 금속판의 상기 제2 면의 에칭을 행하여, 배선 패턴을 형성하는 것을 포함하는
    반도체 소자용 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 프리몰드용의 액상 수지의 도포를 진공 챔버 내에서 행하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 프리몰드용의 액상 수지를 도포하는 두께를 상기 접속용 포스트의 높이보다도 높게 하지 않는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 몰드 공정, 및 상기 배선 패턴 형성 공정이 종료된 후에, 상기 제1 및 제2 에칭용 마스크를 박리하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  5. 제3항에 있어서,
    상기 몰드 공정, 및 상기 배선 패턴 형성 공정이 종료된 후에, 상기 제1 및 제2 에칭용 마스크를 박리하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법.
  6. 제1 면 및 상기 제1 면과는 상이한 제2 면을 갖는 금속판과,
    상기 금속판의 상기 제1 면에 배치된 접속용 포스트와,
    상기 금속판의 상기 제2 면에 배치된 배선 패턴과,
    상기 제1 면의 상기 접속용 포스트가 존재하지 않는 부분에 프리몰드용 수지가 충전된 프리몰드 수지층
    을 포함하는 반도체 소자용 기판.
  7. 제6항에 기재된 반도체 소자용 기판에, 반도체 소자가 실장되어 있고, 상기 반도체 소자용 기판과 상기 반도체 소자가 와이어 본딩에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기판.
  8. 제6항에 있어서,
    상기 프리몰드 수지층의 높이가 상기 접속용 포스트의 높이보다도 높지 않은 것을 특징으로 하는 반도체 소자용 기판.
  9. 제7항에 있어서,
    상기 프리몰드 수지층의 높이가 상기 접속용 포스트의 높이보다도 높지 않은 것을 특징으로 하는 반도체 기판.
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* Cited by examiner, † Cited by third party
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CN102747366A (zh) * 2012-06-26 2012-10-24 昆山世铭金属塑料制品有限公司 一种金属标牌的蚀刻方法
TWM539698U (zh) * 2016-12-29 2017-04-11 Chang Wah Technology Co Ltd 具改良式引腳的導線架預成形體
CN107507780B (zh) * 2017-08-09 2020-05-12 杰群电子科技（东莞）有限公司 一种半导体封装方法及半导体结构
KR20200087137A (ko) * 2017-11-16 2020-07-20 미츠비시 가스 가가쿠 가부시키가이샤 패터닝된 금속박 부착 적층체의 제조 방법 및 패터닝된 금속박 부착 적층체
US20210376563A1 (en) * 2020-05-26 2021-12-02 Excelitas Canada, Inc. Semiconductor Side Emitting Laser Leadframe Package and Method of Producing Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022440A (ja) * 1996-05-01 1998-01-23 Toyo Seimitsu Kogyo Kk 半導体装置及びその製造方法
JPH10223828A (ja) 1997-02-05 1998-08-21 Dainippon Printing Co Ltd リードフレーム部材とその製造方法
KR20060135308A (ko) * 2005-06-24 2006-12-29 엘지.필립스 엘시디 주식회사 소프트 몰드를 이용한 미세패턴 형성방법
KR20070118873A (ko) * 2006-06-13 2007-12-18 엘지.필립스 엘시디 주식회사 박막트랜지스터 제조용 몰드의 제조방법 및 그 제조장비

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5123985A (en) * 1986-09-02 1992-06-23 Patricia Evans Vacuum bagging apparatus and method including a thermoplastic elastomer film vacuum bag
IT1274181B (it) * 1994-05-18 1997-07-15 Amedeo Candore Laminazione di pellicole fotosensibili per formare una maschera di saldatura su schede di circuito stampato
US6048483A (en) * 1996-07-23 2000-04-11 Apic Yamada Corporation Resin sealing method for chip-size packages
JP3282988B2 (ja) * 1997-05-01 2002-05-20 アピックヤマダ株式会社 樹脂モールド方法及び樹脂モールド装置
JP4058182B2 (ja) * 1998-12-09 2008-03-05 アピックヤマダ株式会社 樹脂封止方法
JP3494586B2 (ja) * 1999-03-26 2004-02-09 アピックヤマダ株式会社 樹脂封止装置及び樹脂封止方法
TW460717B (en) * 1999-03-30 2001-10-21 Toppan Printing Co Ltd Optical wiring layer, optoelectric wiring substrate mounted substrate, and methods for manufacturing the same
JP2000299334A (ja) * 1999-04-14 2000-10-24 Apic Yamada Corp 樹脂封止装置
JP4077118B2 (ja) * 1999-06-25 2008-04-16 富士通株式会社 半導体装置の製造方法および半導体装置製造用金型
JP2001127228A (ja) * 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2001168117A (ja) * 1999-12-06 2001-06-22 Idemitsu Petrochem Co Ltd 半導体素子の封止用離型フィルム及びそれを用いる半導体素子の封止方法
JP2001176902A (ja) * 1999-12-16 2001-06-29 Apic Yamada Corp 樹脂封止方法
JP3971541B2 (ja) * 1999-12-24 2007-09-05 富士通株式会社 半導体装置の製造方法及びこの方法に用いる分割金型
JP2001310348A (ja) * 2000-04-27 2001-11-06 Apic Yamada Corp リリースフィルム使用樹脂成形用モールド金型装置
JP2002026047A (ja) * 2000-07-04 2002-01-25 Apic Yamada Corp チップサイズパッケージの樹脂封止方法及び樹脂封止装置
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4607429B2 (ja) * 2003-03-25 2011-01-05 東レ・ダウコーニング株式会社 半導体装置の製造方法および半導体装置
JP3859654B2 (ja) * 2003-07-31 2006-12-20 沖電気工業株式会社 半導体装置の製造方法
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP5004410B2 (ja) * 2004-04-26 2012-08-22 Ｔｏｗａ株式会社 光素子の樹脂封止成形方法および樹脂封止成形装置
JP4443334B2 (ja) * 2004-07-16 2010-03-31 Ｔｏｗａ株式会社 半導体素子の樹脂封止成形方法
US7520052B2 (en) * 2005-06-27 2009-04-21 Texas Instruments Incorporated Method of manufacturing a semiconductor device
US7147447B1 (en) * 2005-07-27 2006-12-12 Texas Instruments Incorporated Plastic semiconductor package having improved control of dimensions
US20070063393A1 (en) * 2005-09-22 2007-03-22 Nicolas Vernin Vacuum assisted resin transfer molding techniques with flow flooding chamber
JP2007227503A (ja) * 2006-02-22 2007-09-06 Sanyo Electric Co Ltd 板状体およびそれを用いた回路装置の製造方法
JP4668096B2 (ja) * 2006-03-09 2011-04-13 芝浦メカトロニクス株式会社 樹脂層形成装置及び樹脂層形成方法
JP2007251094A (ja) * 2006-03-20 2007-09-27 Towa Corp 半導体チップの樹脂封止成形装置
US20070243667A1 (en) * 2006-04-18 2007-10-18 Texas Instruments Incorporated POP Semiconductor Device Manufacturing Method
JP2008021904A (ja) * 2006-07-14 2008-01-31 Apic Yamada Corp コーティング装置及びコーティング方法
US7833456B2 (en) * 2007-02-23 2010-11-16 Micron Technology, Inc. Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
JP4857175B2 (ja) * 2007-04-26 2012-01-18 芝浦メカトロニクス株式会社 樹脂層形成方法及び樹脂層形成装置
JP2008293575A (ja) * 2007-05-23 2008-12-04 Shibaura Mechatronics Corp 樹脂層形成装置及び樹脂層形成方法
US8134085B2 (en) * 2007-10-29 2012-03-13 Mitsubishi Electric Corporation Printed interconnection board having a core including carbon fiber reinforced plastic
US8906743B2 (en) * 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022440A (ja) * 1996-05-01 1998-01-23 Toyo Seimitsu Kogyo Kk 半導体装置及びその製造方法
JPH10223828A (ja) 1997-02-05 1998-08-21 Dainippon Printing Co Ltd リードフレーム部材とその製造方法
KR20060135308A (ko) * 2005-06-24 2006-12-29 엘지.필립스 엘시디 주식회사 소프트 몰드를 이용한 미세패턴 형성방법
KR20070118873A (ko) * 2006-06-13 2007-12-18 엘지.필립스 엘시디 주식회사 박막트랜지스터 제조용 몰드의 제조방법 및 그 제조장비

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