KR20100094577A - 박막 트랜지스터 기판 및 표시 디바이스 - Google Patents

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Abstract

본 발명은, 소스 전극과 드레인 전극의 드라이 에칭률의 저하나, 에칭 잔사를 야기시키는 일이 없고, 반도체층과, 소스 전극이나 드레인 전극 등의 배선 금속 사이로부터 배리어 메탈을 생략할 수 있는 박막 트랜지스터 기판 및 표시 디바이스를 제공한다. 본 발명은, 반도체층(1), 소스 전극(2), 드레인 전극(3), 투명 도전막(4)을 갖는 박막 트랜지스터 기판에 있어서, 소스 전극(2)과 드레인 전극(3)은, 드라이 에칭법에 의한 패터닝으로 형성된 Si 및/또는 Ge:0.1 내지 1.5 원자％, Ni 및/또는 Co:0.1 내지 3.0 원자％, La 및/또는 Nd:0.1 내지 0.5 원자％를 함유하는 Al 합금 박막으로 이루어지고, 반도체층(1)과 직접 접속하고 있는 박막 트랜지스터에 관한 것이다.

Description

박막 트랜지스터 기판 및 표시 디바이스 {THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 기판 및 표시 디바이스에 관한 기술 분야에 속하는 것이다.
액정 디스플레이 등의 액티브 매트릭스형의 액정 표시 장치에 있어서는, 박막 트랜지스터 : Thin Film Transistor(이후, TFT라고도 함)가 스위칭 소자로서 사용되고 있다. 그 TFT 소자의 개략 종단면도를 도 1에 도시한다. TFT 소자는, 글래스 기판(5) 상에 형성된 게이트 전극(6)과, 그 게이트 전극(6) 상에 게이트 절연막(7)을 개재하여 형성된 논 도프 반도체 실리콘층(1a), 그리고 그 논 도프 반도체 실리콘층(1a)에 접촉하는 불순물 도프된 반도체 실리콘층(1b)으로 이루어진다. 논 도프 반도체 실리콘층(1a)과 불순물 도프된 반도체 실리콘층(1b)을 통합하여 반도체층(1)이라 한다. 이 불순물 도프된 반도체 실리콘층(1b)은, 각각 Al 합금 등의 배선 금속에 의해 전기적으로 접속되어 있다. 이들 배선 금속을 소스 전극(2), 드레인 전극(3)이라 한다. 드레인 전극(3)에는, 또한 액정 표시부에 사용되는 투명 도전막(4)이 접속되어 있다.
이들 소스 전극이나 드레인 전극에 사용되는 소재로서, 특허문헌 1, 특허문헌 2 등으로서 종래부터 여러가지 Al 합금이 제안되어 있다. 이들 선행 기술 문헌에 기재된 소스 전극이나 드레인 전극은, 반도체층이나 액정 표시부에 사용되는 투명 도전막(이하, ITO막이라 함)에 직접 접촉하지 않도록 그들 사이에 배리어 메탈로서 Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 적층막이 개재 장착되어 있다.
지금까지, 드레인 전극과 투명 도전막(ITO막) 사이에 존재하는 배리어 메탈을 생략하는 기술에 대해서는, 예를 들어 특허문헌 3, 특허문헌 4, 특허문헌 5 등으로서 다양한 제안이 이루어져 있지만, 소스 전극이나 드레인 전극과, 박막 트랜지스터의 반도체층 사이에 설치되는 배리어 메탈을 생략하는 기술에 대해서는, 아직 검토가 충분히 이루어져 있지 않은 상황이었다. 또한, 액티브 매트릭스형 액정 표시 장치에 대해서는, 모바일 용도를 중심으로 고정세화(高精細化)의 요구가 높아, 소스 전극이나 드레인 전극 등의 배선 금속의 미세 가공(특히 드라이 에칭)의 요구가 높아지고 있지만, 이 면에서도 아직 검토가 충분히 이루어져 있지 않은 상황이었다.
특허문헌 1 : 일본공개특허 평7-45555호 공보 특허문헌 2 : 일본공개특허 제2005-171378호 공보 특허문헌 3 : 일본공개특허 제2004-214606호 공보 특허문헌 4 : 일본공개특허 제2005-303003호 공보 특허문헌 5 : 일본공개특허 제2006-23388호 공보
최근, 액정 디스플레이(LCD)에 있어서 패널의 대형화가 진행되는 한편, 고정세화의 요구도 높아지고 있고, LCD의 고정세화, 즉 소스 전극이나 드레인 전극 등의 Al 합금 박막의 배선폭의 미세화가 요구되고 있다. 현재, Al 합금 박막의 배선폭은, 최소 3.0㎛ 정도까지 미세화되어 왔지만, 수년 후에는 1.5㎛ 정도까지 더욱 미세화될 것이 예측된다. 이 Al 합금 박막의 배선폭의 미세화에는, CD(Critical Dimension) 제어라 불리는 배선폭의 서브 마이크론 제어를 채용하는 것이 중요하고, 지금까지의 웨트 에칭에 의한 배선 패터닝 대신에, 플라즈마를 사용한 드라이 에칭을 행함으로써, 마스크에서 설정된 배선폭대로 에칭하는 기술이 필수가 된다.
Al 합금의 드라이 에칭에 사용하는 할로겐 가스로서는, Al과 F(불소)의 화합물이 비휘발성이므로 불소를 사용할 수는 없고, 염소(Cl2), 3염화붕소(BCl3), 브롬화수소(HBr) 중 적어도 1종을 포함하는 에천트 가스가 사용된다.
플라즈마에 의해 해리된 Cl 등의 할로겐 래디컬은, 피에칭물인 Al 합금 표면의 Al과 반응하여 AlClX 등의 염기물을 형성한다. 이들 AlClX 등의 염기물은, 기판 바이어스 인가에 의한 이온 봄바드 어시스트 효과에 의해 기상(氣相) 중에 증발하여, 기판이 적재되어 있는 진공 용기 밖으로 배기된다. 생성된 염기물의 증기압이 낮은 경우, 에칭률의 저하를 초래하여 처리량의 저하를 야기시킨다. 또한, Al 합금 표면에 염기물을 형성한 상태에서 증발하지 않고 잔류하므로, 에칭 잔사(드라이 에칭 중에 발생하는 에칭의 나머지)가 발생한다. 또한, 이들 알루미늄 에칭에서는 레지스트와의 선택비가 작으므로, 에칭률의 저하는 레지스트의 막 두께를 두껍게 할 수밖에 없어, 리소그래피에 의한 해상력을 떨어뜨리므로, 미세한 패턴의 해상을 곤란하게 한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 상기한 바와 같이, 모바일 용도를 중심으로 고정세화의 요구가 높아, 소스 전극이나 드레인 전극 등의 배선 금속의 미세 가공(특히 드라이 에칭)의 요구가 높아지고 있지만, 아직도 검토가 충분히 이루어져 있지 않은 상황이었다. 또한, 모바일 용도로서, 최근 다결정 폴리실리콘 TFT가 주목받고 있지만, 박막 트랜지스터의 반도체층으로서의 다결정 폴리실리콘과, 소스 전극이나 드레인 전극 등의 배선 금속의 사이로부터 배리어 메탈을 생략하는 기술 등에 대해서는, 아직 검토가 불충분한 상황이다.
본 발명은 상기 종래의 상황에 비추어 이루어진 것으로, 소스 전극 및 드레인 전극의 드라이 에칭률의 저하나, 에칭 잔사를 야기시키는 일이 없고, 박막 트랜지스터의 반도체층과, 소스 전극이나 드레인 전극 등의 배선 금속 사이로부터 배리어 메탈을 생략할 수 있는 박막 트랜지스터 기판 및 표시 디바이스를 제공하는 것, 나아가서는 드레인 전극과 투명 도전막 사이에 존재하는 배리어 메탈도 생략할 수 있는 박막 트랜지스터 기판 및 표시 디바이스를 제공하는 것을 과제로 하는 것이다.
[1] 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 1.5 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 3.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.5 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
[2] 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 1.5 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 6.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.35 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
[3] 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 2.0 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 2.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.25 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
[4] 또한, 상기 드레인 전극이, 상기 투명 도전막과 직접 접속하고 있는 [1] 내지 [3] 중 어느 하나에 기재된 박막 트랜지스터 기판.
[5] 상기 소스 전극 및 드레인 전극이, 스퍼터링법에 의해 형성되는 [1] 내지 [4] 중 어느 하나에 기재된 박막 트랜지스터 기판.
[6] 상기 소스 전극 및 드레인 전극이, 염소(Cl2), 3염화붕소(BCl3), 브롬화수소(HBr)로부터 선택되는 적어도 1종의 가스를 포함하는 에천트 가스를 사용한 드라이 에칭법으로 형성되는 [1] 내지 [5] 중 어느 하나에 기재된 박막 트랜지스터 기판.
[7] 상기 소스 전극 및 드레인 전극이, 드라이 에칭 전의 포토리소그래피 현상시에, 상기 소스 전극 및 드레인 전극의 표면이, 수산화테트라메틸암모늄 수용액에 노출되어 형성되는 [6]에 기재된 박막 트랜지스터 기판.
[8] [1] 내지 [7] 중 어느 하나에 기재된 박막 트랜지스터 기판을 구비하는 표시 디바이스.
본 발명에 따르면, 소스 전극 및 드레인 전극의 드라이 에칭률의 저하나, 에칭 잔사를 야기시키는 일이 없고, 박막 트랜지스터의 반도체층과, 소스 전극이나 드레인 전극 등의 배선 금속 사이로부터 배리어 메탈을 생략하는 것이 가능해진다. 또한, 드레인 전극과 투명 도전막 사이에 존재하는 배리어 메탈도 생략하는 것도 가능해진다.
도 1은 액정 표시 장치에 사용되는 TFT 소자를 도시하는 종단면도이다.
도 2는 제1 실시예에 관한 에칭률 평가의 프로세스 흐름을 도시하는 것으로, (a)는 실리콘 기판 상에 산화막과 Al 합금 박막을 형성한 상태를 도시하는 측면도, (b)는 포토리소그래피에 의해 레지스트의 도포, 노광, 현상을 행하여 레지스트 패턴을 형성한 상태를 도시하는 측면도, (c)는 레지스트 패턴을 마스크로 하여 Al 합금 박막의 드라이 에칭을 행하는 상태를 도시하는 측면도, (d)는 레지스트 제거를 행한 후의 상태를 도시하는 측면도이다.
도 3은 제2 실시예에 관한 평가용 소자(pn 접합 소자)의 제작 프로세스를 도시하는 것으로, (a)는 p형 저저항 Si 기판 상에 다결정 실리콘막을 형성한 상태를 도시하는 측면도, (b)는 다결정 실리콘막에 BF2 ＋ 이온을 주입하는 상태를 도시하는 측면도, (c)는 BF2 ＋ 이온 주입 후에 열처리에 의해 다결정 실리콘막을 p형 다결정 실리콘막으로 한 상태를 도시하는 측면도, (d)는 p형 다결정 실리콘막 상에 n형 다결정 실리콘막을 형성한 상태를 도시하는 측면도, (e)는 n형 다결정 실리콘막 상에 Al 합금막을 형성한 후에 에칭을 하여 제작한 평가용 소자(pn 접합 소자)를 도시하는 측면도이다.
이하, 본 발명을 첨부 도면에 도시하는 실시 형태에 기초하여 더욱 상세하게 설명한다.
우선, 본 발명의 박막 트랜지스터 기판의 구조를, 도 1에 기초하여 설명한다. 상기한 바와 같이, 액정 디스플레이 등의 액티브 매트릭스형 액정 표시 장치에 있어서는, 박막 트랜지스터가 스위칭 소자로서 사용되고 있다. 이 TFT 소자는, 글래스 기판(5) 상에 형성된 게이트 전극(6)과, 그 게이트 전극(6) 상에 게이트 절연막(7)을 개재하여 형성된 논 도프 반도체 실리콘층(1a), 그리고 그 논 도프 반도체 실리콘층(1a)에 접촉하는 불순물 도프된 반도체 실리콘층(1b)으로 구성되어 있다. 이 논 도프 반도체 실리콘층(1a)과 불순물 도프된 반도체 실리콘층(1b)을 통합하여 반도체층(1)이라 한다. 이 불순물 도프된 반도체 실리콘(1b)층은, 각각 Al 합금 등의 배선 금속에 의해 전기적으로 접속되어 있다. 이들 배선 금속을 소스 전극(2), 드레인 전극(3)이라 한다. 드레인 전극(3)에는, 또한 액정 표시부에 사용되는 투명 도전막(4)이 접속되어 있다.
본 발명자들은, Al에 각종 원소를 첨가한 박막을 사용하여 평가용 소자를 형성하고, Al/Si의 상호 확산(Al 원자와 Si 원자의 상호 확산), 전기 저항률, 내힐록성을 조사하였다. 그 결과, Al에, Si 및/또는 Ge를 첨가하고, Ni 및/또는 Co를 더 첨가하고, 그 위에 La 및/또는 Nd를 더 첨가하는 것이, 상기 특성에 대해 유효한 것을 발견하였다.
Al에 Si를 첨가하면, Si의 첨가량의 증가와 함께 Al 원자와 Si 원자의 상호 확산을 억제하는 효과가 향상되는 것이 알려져 있다. 한편, 이들을 단독으로 사용한 경우(Al에 Si만을 첨가한 경우)에는, Al/Si의 상호 확산을 억제할 수 있는 온도의 상한은 250℃ 정도이다. 그러나 Al-Si 합금에 Ni를 더 첨가(Al에 Si를 첨가하고, Ni를 더 첨가)하여, Si와 Ni를 함유하는 Al 합금으로 하면, Al/Si의 상호 확산을 보다 고온까지 억제할 수 있는 것을 발견하였다.
상호 확산을 억제하는 메카니즘은, 다음과 같이 고찰된다. 우선 Si를 함유시키는 효과로서는, Si를 주 성분으로 하는 반도체층으로부터, 소스 전극이나 드레인 전극 등의 Al 박막 중으로 Si 원자가 확산되는 것을 방지하는 효과를 갖는다. 즉, 미리 Al 박막 중에 Si 원자와 동종의 원자를 첨가해 둠으로써, 확산 드라이빙 포스인 농도차를 저감할 수 있다. 또한, Ni를 함유시키는 효과로서는, Al 합금 박막과 Si 반도체층의 계면(Al 합금 박막/Si 반도체층 계면)에 확산 방지층을 형성하기 때문이라 생각된다. 즉, Ni는 저온에서 용이하게 Si와 반응하여 실리사이드를 형성한다. 일단, 실리사이드가 생성되면, 실리사이드층이 배리어로서 작용하여, 그 이상 상호 확산이 진행되지 않는 것이라 생각된다. 이들 상승 효과(multiplier effect)에 의해 비약적으로 개선되어, Al/Si의 상호 확산을 보다 고온까지 억제할 수 있는 것이라 생각된다.
또한, Si 대신에 또는 아울러 동효 원소인 Ge를, Ni 대신에 또는 아울러 동효 원소인 Co를 첨가한 경우도, 상기와 동등한 작용 효과를 얻을 수 있다.
Al/Si의 상호 확산을 보다 고온까지 억제할 수 있는 한편, Al-Si(Ge)-Ni(Co) 합금으로 이루어지는 박막에서는, 내힐록성이 충분하지 않다. 그러나 Al-Si(Ge)-Ni(Co) 합금에 La 및/또는 Nd를 더 첨가함으로써, 내힐록성이 향상되는 것을 알 수 있었다.
드레인 전극은, 이상과 같은 성분 조성의 Al 합금으로 이루어지므로, 박막 트랜지스터의 반도체층 외에, 투명 도전막과도 배리어 메탈을 개재하지 않고 직접 접속시킬 수 있다. 이것은, 주로 Al 합금이 Ni 또는 Co를 함유하는 것에 의한다. 즉, 가열에 의해 Ni 또는 Co의 금속간 화합물이 입계 및 입내에 석출됨으로써, 투명 도전막과의 계면에 도전 패스가 형성되기 때문이라고 생각된다.
소스 전극 및 드레인 전극은, Al 합금을 포토리소그래피, 드라이 에칭에 의한 패터닝으로 형성할 필요가 있다. 상기한 바와 같은 성분 조성의 Al 합금의 경우, 생성된 Si(및/또는 Ge), Ni(및/또는 Co), La(및/또는 Nd)의 염화물은, AlClX에 비해 증기압이 낮으므로, Si(및/또는 Ge), Ni(및/또는 Co), La(및/또는 Nd) 등의 첨가 원소의 함유량은 가능한 한 적게 할 필요가 있다.
따라서, 본 발명에 따르면, 소스 전극 및 드레인 전극의 드라이 에칭률의 저하를 야기시키는 일이 없고, 박막 트랜지스터의 반도체층과, 소스 전극이나 드레인 전극 등의 Al 합금 사이로부터 배리어 메탈을 생략하는 것이 가능해지는, 즉 반도체층과 소스 전극이나 드레인 전극을 직접 접속시킬 수 있게 된다. 또한, 드레인 전극과 투명 도전막 사이에 존재하는 배리어 메탈도 생략이 가능한, 즉 드레인 전극과 투명 도전막을 직접 접속시킬 수 있게 된다. 즉, 이들 사이에 배리어 메탈을 형성할 필요가 없어, 미세한 배선 패터닝의 처리량을 저하시키는 일 없이 형성할 수 있다.
본 발명의 박막 트랜지스터 기판에 있어서, 소스 전극 및 드레인 전극을 형성하는 Al 합금 박막에 첨가하는 Si 및/또는 Ge, Ni 및/또는 Co, La 및/또는 Nd 등의 첨가 원소의 함유량은, Si 및/또는 Ge:0.1 내지 1.5 원자％, Ni 및/또는 Co:0.1 내지 3.0 원자％, La 및/또는 Nd:0.1 내지 0.5 원자％로 하고 있다. 그 이유를 이하에 설명한다.
Si 및/또는 Ge:0.1 내지 1.5 원자％로 하고 있는 것은, Si 및/또는 Ge:0.1 원자％ 미만에서는, Al/Si의 상호 확산의 억제 효과가 저하되어 Al/Si의 상호 확산의 억제가 불충분해지고, Si 및/또는 Ge:1.5 원자％ 초과에서는, 드라이 에칭률이 대폭으로 저하되기 때문이다. Si 및/또는 Ge의 함유량의 바람직한 하한은 0.2 원자％ 이상, 보다 바람직하게는 0.3 원자％ 이상, 또한 바람직한 상한은 0.8 원자％ 이하, 보다 바람직하게는 0.5 원자％ 이하이다. 또한, Ni 및/또는 Co:0.1 내지 3.0 원자％로 하고 있는 것은, Ni 및/또는 Co:0.1 원자％ 미만에서는, Al/Si의 상호 확산의 억제 효과가 저하되어 Al/Si의 상호 확산의 억제가 불충분해지고, Ni 및/또는 Co:3.0 원자％ 초과에서는 드라이 에칭률이 대폭으로 저하되기 때문이다. Ni 및/또는 Co의 함유량의 바람직한 하한은 0.2 원자％ 이상, 또한 바람직한 상한은 2.0 원자％ 이하, 보다 바람직하게는 0.6 원자％ 이하이다. 또한, La 및/또는 Nd:0.1 내지 0.5 원자％로 하고 있는 것은, La 및/또는 Nd:0.1 원자％ 미만에서는, 내힐록성의 향상 효과가 저하되어 내힐록성이 불충분해지고, La 및/또는 Nd:0.5 원자％ 초과에서는, 드라이 에칭률이 대폭으로 저하되기 때문이다. La 및/또는 Nd의 함유량의 바람직한 상한은 0.35 원자％ 이하, 보다 바람직하게는 0.2 원자％ 이하이다.
단, La 및/또는 Nd의 함유량이 0.1 내지 0.35 원자％인 경우에, Ni 및/또는 Co의 함유량을 6.0 원자％, 바람직하게는 2.0 원자％, 보다 바람직하게는 1.0 원자％까지 증가시켜도, 드라이 에칭률의 저하는 일어나지 않는다. 또한, 드라이 에칭 후에 잔사도 발생하지 않는다. 또한, La 및/또는 Nd의 함유량이 0.1 내지 0.25 원자％이고, Ni 및/또는 Co의 함유량이 0.1 내지 2.0 원자％인 경우에, Si 및/또는 Ge의 함유량을 2.0 원자％, 바람직하게는 1.5 원자％, 보다 바람직하게는 1.0 원자％까지 증가시켜도, 드라이 에칭률의 저하는 일어나지 않는다. 또한, 드라이 에칭 후에 잔사도 발생하지 않는다.
Al/Si의 상호 확산이 개시되는 온도는, 반도체층이 다결정 실리콘인 경우에는 한층 높아지므로, 반도체층이 다결정 폴리실리콘인 것이 권장된다. 또한, 다결정 실리콘과 마찬가지로, 연속 입계 결정 폴리실리콘에도 본 발명은 적용할 수 있다.
또한, 소스 전극 및 드레인 전극을 형성하는 Al 합금 박막은 스퍼터링법에 의해 형성되어 있는 것이 바람직하다. 즉, 소스 전극 및 드레인 전극의 Al 합금 박막의 형성시에, 그 형성 방법은 특별히 한정되지는 않지만, 스퍼터링법을 적용하는 것이 바람직하다. 스퍼터링법에 따르면, 사용하는 타깃의 조성을 조정함으로써 용이하게 원하는 성분 조성을 얻을 수 있기 때문이다.
본 발명에 관한 박막 트랜지스터 기판은, 각종 전자 기기에 사용할 수 있다. 예를 들어, 액정 디스플레이나 유기 EL 디스크 등의 표시 디바이스의 박막 트랜지스터 기판으로서 사용할 수 있다.
실시예
이하, 본 발명의 실시예 및 비교예에 대해 설명한다. 또한, 본 발명은 이하의 실시예에 한정되는 것이 아니라, 본 발명의 취지에 적합할 수 있는 범위에서 적당히 변경을 가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술 범위에 포함된다.
(제1 실시예)
본 발명의 실시예 및 비교예에 관한 에칭률 평가의 프로세스 흐름을 도 2에 도시한다. 우선, 실리콘 기판 상에 열산화법에 의해 막 두께 100㎚의 산화막(SiO2)을 형성하였다. 계속해서, 그 산화막 상에 막 두께 300㎚의 Al 합금 박막을 스퍼터링법에 의해 성막하였다[이상, 도 2의 (a)에 도시함]. 다음에, 포토리소그래피에 의해 레지스트의 도포, 노광, 현상을 행하여, 레지스트 패턴(PR)을 형성하였다. 그 레지스트 패턴의 형성시, 현상액은 수산화테트라메틸암모늄 수용액(TMAH)을 사용하고 있다[이상, 도 2의 (b)에 도시함].
다음에, 레지스트 패턴을 마스크로 하여 Al 합금 박막의 드라이 에칭을 행하였다. 드라이 에칭에는, 일본공개특허 제2004-55842호 공보에 기재된 ICP(유도 결합 플라즈마)식 드라이 에칭 장치를 사용하였다. 이 일본공개특허 제2004-55842호 공보에 기재된 플라즈마 발생 장치는, 유도창이 평판 타입인 이른바 TCP(Transfer-Coupled Plasma) 타입의 플라즈마 처리 장치(에쳐)이다. 평판의 석영 유도창 상에 1턴의 13.56㎒의 RF 안테나가 정합기를 통해 설치되고, 석영 유도창 바로 아래에 유도 결합에 의해 고밀도 플라즈마가 생성된다. 기판을 적재하는 기판 서셉터에는 400㎑의 기판 바이어스용 저주파를 인가한 것을 사용하였다. 이 장치를 사용하여 에칭을 행하였다. 에칭 조건은, 가스 유량:Ar/Cl2/BCl3＝300/200/60sccm, 가스압:1.9㎩, 안테나에 인가한 전력(소스 RF):500W, 기판 바이어스:60W, 기판 온도(서셉터 온도):20℃로 하였다[이상, 도 2의 (c)에 도시함].
에칭 후에는, 레지스트나 Al 배선 패턴에 부착된 반응 생성물과 공기 중의 수분이 반응하여, 염산(HCl)을 발생시킴으로써 Al 합금 배선이 부식되는 애프터 코로젼을 방지하기 위해, 챔버로부터 대기 개방하지 않고 진공 일관에 있어서, 산소 플라즈마에 의한 회화 처리(애쉬)에 의한 레지스트 제거를 행하였다[이상, 도 2의 (d)에 도시함]. 에칭 시간을 인자(因子)로 하여, 이러한 에칭 및 후처리를 실시하여 에칭률을 산출하였다.
이와 같이 하여 얻어진 결과를 표 1 및 표 2에 나타낸다. 에칭률은, 순(純)Al 박막(No.1)에 대한 비율을 나타내고, 0.3 이상을 합격(○)으로 하였다. 잔사는, Al 합금 박막을 에칭한 후에, 다시 오버 에칭을 실시한 후의 산화막 표면의 복수 개소를 주사형 전자 현미경(SEM)을 사용하여 관찰하고, 직경 0.3㎛ 이상의 잔사의 유무를 조사하여, 측정한 어느 개소에도 잔사가 관찰되지 않은 것을 합격(○)으로 하였다. 또한, 에칭률과 잔사의 양 항목 모두 합격(○)인 것을 종합 판정에서 합격(○)으로 하였다. 또한, 표 1 및 표 2에 나타내는 at％라 함은, 원자％를 말한다(표 3 및 표 4에서도 동일).
(제1 실시예에서 얻어진 결과의 정리)
표 1에는, Si, Ni, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예를 기재하고 있다. 표 1에 따르면, Al 합금 박막(소스-드레인 전극)의 성분 조성이 본 발명의 요건 [1]을 만족시키는 No.2 내지 7, 9 내지 11, 14, 15, 17, 18, 20, 21, 28 내지 31, 37, 39, 41과, Al 합금 박막의 성분 조성이 본 발명의 요건 [2]를 만족시키는 No.12, 13, 23, 24, 32 내지 34 및 Al 합금 박막의 성분 조성이 본 발명의 요건 [3]을 만족시키는 No.8, 16, 19는, 에칭률과 잔사의 양 항목에서 합격(○)이고, 종합 판정은 합격(○)이었다. 이에 대해, Al 합금 박막의 성분 조성이 본 발명의 요건 [1] 내지 [3] 모두 만족시키지 않는 No.22, 25 내지 27, 35, 36, 38, 40, 42 내지 45는, 에칭률과 잔사 중 적어도 한쪽의 항목에서 불합격(×)이고, 종합 판정은 불합격(×)이었다. 또한, 소스-드레인 전극을 순Al 박막으로 한 No.1의 경우도 잔사는 관찰되지 않고, 종합 판정은 합격(○)이었다.
또한, 표 2에는, Ge, Co, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예를 기재하고 있다. 표 2에 기재된 No.46 내지 65는, 본 발명의 요건 [1] 내지 [3]을 모두 만족시키므로, 에칭률과 잔사의 양 항목에서 합격(○)이고, 종합 판정은 합격(○)이었다.
또한, Si, Co, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예 및 Ge, Ni, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예의 예시는 하고 있지 않지만, 표 1 및 표 2와 동등한 시험 결과가 얻어지는 것은 물론이다.
Figure pct00001
Figure pct00002
(제2-1 실시예)
본 발명의 실시예 및 비교예에 관한 평가용 소자(pn 접합 소자)를 제작하였다. 이 프로세스 흐름을 도 3에 도시한다. 우선, p형 저저항 실리콘 기판 상에 LPCVD법에 의해 막 두께 200㎚의 다결정 실리콘막을 형성하였다[이상, 도 3의 (a)에 도시함]. 이때, 원료 가스에는, SiH4를 사용하였다. 계속해서, BF2 ＋ 이온을 10keV, 3e15/㎠의 조건으로 이온 주입하였다[이상, 도 3의 (b)에 도시함]. 다음에, 이 이온 주입 후에, 800℃, 30분의 열처리를 행하여, p형으로 도핑된 다결정 실리콘막으로 하였다[이상, 도 3의 (c)에 도시함]. 또한, 이 p형 다결정 실리콘막 상에 막 두께 약 40㎚의 n형으로 도핑된 다결정 실리콘막을 형성하였다[이상, 도 3의 (d)에 도시함]. 이때, 성막에는, SiH4와 도핑 가스로서 PH3을 사용하였다. 이에 의해, 다결정 실리콘의 pn 접합이 형성되었다.
그리고 이 다결정 실리콘막 상에 막 두께 약 300㎚의 Al 합금 박막을 스퍼터링법에 의해 성막하였다. 다음에, 포토리소그래피에 의해 레지스트 패턴을 형성한 후, 레지스트를 마스크로 하여 Al 합금 박막의 에칭을 행함으로써, 도 3의 (e)에 도시하는 평가용 소자를 형성하였다[이상, 도 3의 (e)에 도시함]. 또한, 이 Al 합금 박막의 조성은, 표 3 및 표 4의 소스-드레인 전극의 란에 나타내는 바와 같다. 이 도 3의 (e)에 도시하는 평가용 소자에 있어서, Al 합금 박막이 소스-드레인 전극에 상당하고, 그 하방의 n형 다결정 실리콘막 및 p형 다결정 실리콘막이 박막 트랜지스터의 반도체층에 상당한다. 소스-드레인 전극(Al 합금 박막)과 박막 트랜지스터의 반도체층은, 배리어 메탈을 개재시키지 않고 직접 접속한 구조를 갖고 있다.
이와 같이 하여 제작된 평가용 소자(pn 접합 소자)에 대해, 250 내지 400℃의 온도에서, 30분간의 열처리를 실시하였다. 그리고 열처리 후의 pn 접합 소자에 대해 전류 전압 특성을 측정함으로써, Al 원자와 Si 원자의 상호 확산 정도를 조사하였다. 즉, 다결정 실리콘(반도체층) 중의 Si 원자와 Al 합금막(소스-드레인 전극) 중의 Al 원자의 확산 현상은, pn 접합 소자의 전류 전압 특성을 측정함으로써 평가할 수 있다. 정상인 pn 접합을 갖는 소자는, n형 영역에 부(負)의 전압, p형 영역에 정(正)의 전압(정바이어스)을 인가함으로써 전류를 흘리고, 반대로 n형 영역에 정의 전압, p형 영역에 부의 전압(역바이어스)을 인가함으로써 전류를 차단한다고 하는 정류성을 갖는다. 그러나 Al 합금 박막(소스-드레인 전극)으로부터 Al 원자가 pn 접합 영역으로 확산되어 버리면, 정상인 정류성이 얻어지지 않게 된다. 즉, 역바이어스를 인가한 경우라도 전류를 차단할 수 없게 되어 버린다. 따라서, 역바이어스시에 흐르는 전류(누설 전류)의 대소를 평가함으로써 Al 원자와 Si 원자의 상호 확산의 영향을 파악할 수 있다. 따라서, 이 누설 전류의 값을 측정하여, 이 누설 전류의 측정치로부터 Al 원자와 Si 원자의 상호 확산 정도를 평가하였다. 평가한 소자의 사이즈는, 30㎛×30㎛의 pn 접합 면적을 갖고 있고, 이것에 역바이어스로서 ＋1V를 인가하였을 때의 전류치를 누설 전류라 정의하였다.
이 결과를 표 3 및 표 4의 상호 확산의 란에 나타낸다. 소스-드레인 전극(Al 합금 박막)과 박막 트랜지스터의 반도체층 사이에 배리어 메탈로서 Cr을 개재시킨 것에 대한 누설 전류는 4.0×10-9A이고, 그 10배의 값(4.0×10-8A)과 비교하여, 누설 전류가 작은 것을 ○, 누설 전류가 큰 것을 ×로 하여 나타냈다. 즉, 누설 전류가 4.0×10-8A 이하인 것을 양호, 누설 전류가 4.0×10-8A 초과인 것을 부적합으로 하였다.
또한, 열처리에 의한 힐록의 발생에 대해, 다음과 같이 하여 평가하였다. 상기 pn 접합 소자 시료에 대해, 10㎛ 폭의 라인 앤드 스페이스 패턴의 배선을 형성하고, 350℃에서 30분의 진공 열처리를 행하였다. 그 후, 전자 현미경에 의해 배선 표면을 관찰하여, 직경 0.1㎛ 이상의 힐록의 개수를 카운트하였다. 힐록 밀도가, 1×109개/㎡ 이하인 것을 양호(○), 1×109개/㎡ 초과인 것을 불량(×)으로 하였다. 이 결과를 표 3 및 표 4의 힐록 내성의 란에 나타낸다.
(제2-2 실시예)
글래스 기판 상에 막 두께 300㎚의 Al 합금 박막을, 스퍼터링법에 의해 성막하였다. 다음에, 포토리소그래피에 의해 레지스트 패턴을 형성한 후, 레지스트를 마스크로 하여 Al 합금 박막의 에칭을 행하고, 폭 100㎛, 길이 10㎜의 스트라이프 패턴 형상으로 가공하였다. 또한, 이 Al 합금 박막의 조성도, 표 2의 소스-드레인 전극의 란에 나타내는 바와 같다.
상기 에칭 후의 Al 합금막에 대해, 250 내지 400℃의 온도에서 30분간의 열처리를 실시하였다. 그리고 이 열처리 후의 Al 합금 박막에 대해, 4단자법에 의해 전기 저항률을 측정하였다. 이 결과를 표 3 및 표 4의 전기 저항률의 란에 나타낸다. 또한, 순Al 박막의 전기 저항률(3.3μΩ㎝)의 약 1.3배인 전기 저항률(4.3μΩ㎝)을 기준치로 하여, 이 기준치 이하인 것을 양호로 하고, 기준치를 초과하는 것을 불량으로 하였다.
(제2-3 실시예)
Al 합금 전극과 투명 도전막을 직접 접속하였을 때의 접촉성(콘택트 저항)을 조사하였다. 표 3 및 표 4에 나타내는 각종 Al 합금 전극 상에 ITO막이 형성된 시료를 Ar 가스 분위기하, 압력 0.4㎩, 온도 200℃의 조건으로 형성하였다. ITO막은, 산화 인듐에 10질량％의 산화 주석을 가한 것을 사용하였다.
콘택트 저항률은, 한 변이 10㎛인 콘택트 홀을 갖는 켈빈 패턴을 제작하여, 4단자법으로 측정하였다. Cr 박막과 ITO의 콘택트 저항률 2×10-4Ω㎠을 기준치로 하여, 이 기준치 이하인 것을 양호(○), 기준치를 초과하는 것을 불량(×)으로 하였다. 평가 결과를 표 3 및 표 4에 나타낸다.
또한, 표 3 및 표 4에 나타내는 실시예 및 비교예의 No.는, 표 1 및 표 2에 나타내는 실시예 및 비교예의 No.와, 소스-드레인 전극의 성분 조성이 일치하지 않지만, 표 3 및 표 4에 대응 No.로서 표 1 및 표 2의 No.에 해당되는 No.를 나타낸다. 표 1 및 표 2에 해당되는 실시예 및 비교예가 없는 경우는,「－」로 기재하고 있다.
(제2-1 내지 제2-3 실시예에서 얻어진 결과의 정리)
표 3에는, Si, Ni, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예를 기재하고 있다. 표 3에 따르면, 제2 실시예 중, No.3 내지 8, 10, 11, 13 내지 22는, Al 합금 박막(소스-드레인 전극)의 성분 조성이 본 발명의 요건 [1]을 만족시키는 실시예, 나머지 No.9, 12는 Al 합금 박막의 성분 조성이 본 발명의 요건 [3]을 만족시키는 실시예이다(또한, No.15 내지 18, 20은 본 발명의 요건 [2]도 만족시키고 있음). 그 결과, 본 발명의 실시예인 No.3 내지 22에서는, 누설 전류, 힐록 내성, 전기 저항률, 콘택트 저항의 모든 항목에서 양호하고, 종합 판정은 합격(○)이었다. 이에 대해, 소스-드레인 전극을 순Al 박막으로 한 No.1의 경우, 누설 전류, 힐록 내성, 콘택트 저항에서 양호한 결과를 얻을 수 없고, 또한 소스-드레인 전극(Al 합금 박막)과 박막 트랜지스터의 반도체층 사이에 배리어 메탈로서 Cr을 개재시킨 No.2의 경우도 전기 저항률에서 불량으로, 그 전부가 종합 판정은 불합격(×)이었다.
또한, 표 4에는, Ge, Co, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예를 기재하고 있다. 표 4에 기재된 No.23 내지 37은, 본 발명의 요건 [1] 내지 [3]을 모두 만족시키므로, 누설 전류, 힐록 내성, 전기 저항률, 콘택트 저항의 모든 항목에서 양호하고, 종합 판정은 합격(○)이었다.
또한, Si, Co, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예 및 Ge, Ni, La를 함유하는 Al 합금 박막을 소스-드레인 전극으로 한 실시예의 예시는 하고 있지 않지만, 표 3 및 표 4와 동등한 시험 결과가 얻어지는 것은 물론이다.
Figure pct00003
Figure pct00004
(제1, 제2 실시예의 종합 평가)
Al 합금 박막(소스-드레인 전극)의 성분 조성이, 본 발명의 요건 [1] 내지 [3] 중 어느 하나를 만족시키는 경우는, 제1 실시예와 제2 실시예 중 어느 것이든 종합 판정은 합격(○)으로, 소스 전극 및 드레인 전극의 드라이 에칭률의 저하나, 에칭 잔사를 야기시키는 일이 없고, 또한 충분히 기본적인 성능을 갖춘 소스 전극이나 드레인 전극으로서 사용할 수 있다. 이에 대해, Al 합금 박막(소스-드레인 전극)의 성분 조성이, 본 발명의 요건 [1] 내지 [3] 모두 만족시키지 않는 경우나, 소스-드레인 전극에 순Al 박막을 사용한 경우, 소스-드레인 전극(Al 합금 박막)과 박막 트랜지스터의 반도체층 사이에 배리어 메탈로서 Cr을 개재시킨 경우는, 적어도 제1 실시예와 제2 실시예 중 어느 하나에서 종합 판정은 불합격(×)이 되어, 본 발명의 과제를 해결할 수는 없다.
본 발명을 상세하게 또한 특정 실시 형태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하는 일 없이 다양한 변경이나 수정을 가할 수 있는 것은 당업자에게 있어서 명백하다.
본 출원은, 2008년 1월 16일에 출원된 일본특허출원(일본특허출원 제2008-007221호), 2009년 1월 9일에 출원된 일본특허출원(일본특허출원 제2009-003732호)에 기초하는 것이며, 그 내용은 여기에 참조로서 포함된다.
본 발명은, 박막 트랜지스터 기판 및 표시 디바이스에 관한 기술 분야에 속하는 것이며, 본 발명에 따르면, 소스 전극 및 드레인 전극의 드라이 에칭률의 저하나, 에칭 잔사를 야기시키는 일이 없고, 박막 트랜지스터의 반도체층과, 소스 전극이나 드레인 전극 등의 배선 금속 사이로부터 배리어 메탈을 생략하는 것이 가능해진다. 또한, 드레인 전극과 투명 도전막 사이에 존재하는 배리어 메탈도 생략하는 것도 가능해진다.
1 : 반도체층
2 : 소스 전극
3 : 드레인 전극
4 : 투명 도전막
5 : 글래스 기판
6 : 게이트 전극
7 : 게이트 절연막

Claims (8)

  1. 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
    상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 1.5 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 3.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.5 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
    상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
    상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 1.5 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 6.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.35 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
    상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 박막 트랜지스터의 반도체층과, 소스 전극, 드레인 전극 및 투명 도전막을 갖는 박막 트랜지스터 기판이며,
    상기 소스 전극 및 드레인 전극은, 드라이 에칭법에 의한 패터닝으로 형성된, Si 및 Ge로부터 선택되는 적어도 하나:0.1 내지 2.0 원자％, Ni 및 Co로부터 선택되는 적어도 하나:0.1 내지 2.0 원자％, La 및 Nd로부터 선택되는 적어도 하나:0.1 내지 0.25 원자％를 함유하는 Al 합금 박막으로 이루어지는 것이며,
    상기 소스 전극 및 드레인 전극은, 다결정 폴리실리콘 혹은 연속 입계 결정 폴리실리콘으로 이루어지는 반도체층과 직접 접속하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 또한, 상기 드레인 전극이, 상기 투명 도전막과 직접 접속하고 있는, 박막 트랜지스터 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 소스 전극 및 드레인 전극이, 스퍼터링법에 의해 형성되는, 박막 트랜지스터 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 소스 전극 및 드레인 전극이, 염소(Cl2), 3염화붕소(BCl3), 브롬화수소(HBr)로부터 선택되는 적어도 1종의 가스를 포함하는 에천트 가스를 사용한 드라이 에칭법으로 형성되는, 박막 트랜지스터 기판.
  7. 제6항에 있어서, 상기 소스 전극 및 드레인 전극이, 드라이 에칭 전의 포토리소그래피 현상시에, 상기 소스 전극 및 드레인 전극의 표면이, 수산화테트라메틸암모늄 수용액에 노출되어 형성되는, 박막 트랜지스터 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 박막 트랜지스터 기판을 구비하는, 표시 디바이스.
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