JP2004151598A

JP2004151598A - トランジスタアレイおよびその製造方法、並びにトランジスタアレイを用いた液晶表示装置

Info

Publication number: JP2004151598A
Application number: JP2002318990A
Authority: JP
Inventors: Shunei Tsubata; 俊英津幡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2004-05-27

Abstract

【課題】品質および歩留まりを向上させるトランジスタアレイおよびその製造方法、並びにトランジスタアレイを用いた液晶表示装置を提供する。
【解決手段】透明絶縁性基板上にゲートバスライン１およびソースバスライン２を形成し、該ゲートバスライン１とソースバスライン２との交差部に画素電極３を形成する。そして、上記画素電極３を形成する画素領域上に、該画素領域をさらに小さい領域に分割するダミーラインパターン１２をさらに形成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタアレイおよびその製造方法、並びにトランジスタアレイを用いた液晶表示装置に関するものである。より詳しくは、品質および歩留まりを向上させたトランジスタアレイおよびその製造方法、並びにトランジスタアレイを用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】
近年、液晶表示装置は小型、薄型、低消費電力、軽量といった特徴を持ち各種電子機器に広く用いられるようになっている。特にスイッチング素子を能動素子として有するアクティブマトリクス型液晶表示パネルはＣＲＴ（ＣａｔｈｏｄｅＲａｙＴｕｂｅ）と同等の表示特性が得られるため、パソコン等のＯＡ（ｏｆｆｉｃｅａｕｔｏｍａｔｉｏｎ）機器、テレビ等のＡＶ（ａｕｄｉｏｖｉｓｕａｌ）機器や携帯電話などに広く応用されている。
【０００３】
上記アクティブマトリクス型液晶表示装置について図４を参照しながら説明する。
【０００４】
薄膜トランジスタ（ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ））基板である透明絶縁性基板２１上にゲート電極２２、ソースバスライン（図示せず）、画素電極２３を設ける。さらにその表面を覆うように配向膜２４を設け、配向膜をラビング処理することにより液晶基板２８を生成する。一方、対向透明絶縁性基板２５のカラーフィルタ（図示せず）上に透明電極２６および配向膜２７を設け、配向膜２７をラビング処理することにより対向基板２９を生成する。そして、液晶３０を上記２枚の基板２８・２９間に封入する。
【０００５】
上記アクティブマトリクス型液晶表示装置に用いられる薄膜トランジスタアレイの製造方法について、図５および図６に基づいて説明する。図５は従来の薄膜トランジスタアレイの１画素を示す平面図であり、図６は、図５に示す薄膜トランジスタアレイの１画素のＡ−Ａ’線矢視断面図である。
【０００６】
透明絶縁性基板２１上にゲートバスライン３１およびソースバスライン３２を形成する。また、ゲートバスライン３１にゲート電極３３を形成し、その上にゲート絶縁膜３４を製膜する。ゲート絶縁膜３４上に不純物を含まない非晶質シリコン層（以下、第１半導体層という）３５および不純物を含む非晶質シリコン層（以下、第２半導体層という）３６を一括でパターニングし、ゲート電極３３上にソース電極３７およびドレイン電極３８を形成する。その後第２半導体層３６をエッチングすることによりソース電極３７とドレイン電極３８とをソース・ドレイン分離エッチングする。そして、透明画素電極３９を形成した後に、保護膜４０を全面に被覆する。これにより、薄膜トランジスタアレイが製造される。
【０００７】
【特許文献１】
特開平２−９４５９４号公報（公開日：平成２年４月５日）
【０００８】
【特許文献２】
特開平７−２０２４３０号公報（公開日：平成７年８月４日）
【０００９】
【特許文献３】
特開平７−３３６０２４号公報（公開日：平成７年１２月２２日）
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のアクティブマトリクス型液晶表示装置に用いられる薄膜トランジスタアレイの製造方法は、第１半導体層および第２半導体層を、フォトリソグラフィック工程により一括でパターニングする際に、パターン欠陥が発生し、歩留まりが低下するという問題点を有している。
【００１１】
すなわち、上記方法では、第１半導体層および第２半導体層をフォトリソグラフィック工程によりパターニングする際に、難溶解性のレジスト成分が残留してしまい、いわゆる難溶解性レジスト成分残りが発生してしまう。そして、難溶解性レジスト成分残りが、次工程のエッチング工程においてマスクとなるため、本来除去されるべき、第１半導体層および第２半導体層が除去されず、例えばデータ信号線用ソース電極と画素電極とを短絡するように残り、画素欠陥が発生し、品質および歩留まりを低下させるという問題点を有している。
【００１２】
なお、従来のフォトリソグラフィック工程に起因するパターン欠陥（欠損や余剰）を修正する方法としては、フォトリソグラフィック工程後の検査にて合格か不合格かを判定し、不合格の基板に対してはレジストパターンをレジスト剥離液などで剥離させた後に、再度フォトリソグラフィック工程を実施する方法がある。しかし、従来の方法では、この方法を何度用いてパターン欠陥をなくそうとしてもなくならず、無限ループに陥ってしまうため、上記特許文献１から３には、個々のパターン欠陥を検出し、レーザ等で修正する技術が開示されている。
【００１３】
しかしながら、上記特許文献１から３に開示されている技術は、検査および修正という工程が増加するため、製造コストが増加してしまう。また、難溶解性レジスト成分残りは、非常に膜厚が薄いため光の透過率が高く、フォトリソグラフィック工程後の検査工程で検出するのが困難であるという問題点も有る。
【００１４】
本発明は、上記問題点を解決するために提案されたものであり、フォトリソグラフィック工程のパターニングにおいて難溶解性レジスト成分残りを減少させ、品質および歩留まりを向上させることを可能とするトランジスタアレイおよびその製造方法、並びにトランジスタアレイを用いた液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明にかかるトランジスタアレイの製造方法は、上記課題を解決するために、基板上に走査信号線およびデータ信号線を形成する信号線形成工程と、該走査信号線とデータ信号線との交差部に画素電極を形成する画素電極形成工程とを含むトランジスタアレイの製造方法において、上記画素電極を形成する画素領域上に、該画素領域をさらに小さい領域に分割するパターンを形成するパターン形成工程をさらに含むことを特徴としている。
【００１６】
上記方法によれば、基板上に形成された走査信号線とデータ信号線との交差部に設けられた画素電極を形成する画素領域上に、画素領域をさらに小さい領域に分割するように、パターンを形成する。
【００１７】
従来のトランジスタアレイの製造方法では、トランジスタ基板上の画素領域は平坦であるため、第１半導体層および第２半導体層等をフォトリソグラフィック工程にてパターニングした後の現像工程において使用する現像液を、画素領域上に十分ためておくことができず、難溶解性のレジスト成分が残留してしまい、いわゆる難溶解性レジスト成分残りが発生してしまう。これに対して、本発明のトランジスタアレイの製造方法では、画素領域をさらに小さい領域に分割するパターンを形成させることによって、例えば、パターニング後の現像工程において使用する現像液を、この分割された小さい領域に十分ためておくことが可能となり、難溶解性レジスト成分残りの発生を防止することができる。
【００１８】
すなわち、例えば、現像工程において使用するフォトレジストを確実に除去することが可能となり、結果として画素領域上に難溶解性レジスト成分残りが発生することを防止することができるため、画素欠陥の発生を防止することができる。これにより、品質および歩留まりを向上させることができるトランジスタアレイの製造方法を提供することができる。
【００１９】
また、本発明を採用することにより、パターンを新たに設置することで難溶解性レジスト成分残りを低減することが可能であり、検査修正にかかるコストを低減することができる。また、フォトリソグラフィック工程後の検査工程で検出できないパターン欠陥を見逃すことで歩留まりを低下させてしまうという特許文献１から３に開示された技術における問題点をも解決することができる。
【００２０】
本発明にかかるトランジスタアレイの製造方法は、上記構成に加え、上記分割された各領域の面積は、１００００μｍ^２以下であることを特徴としている。
【００２１】
上記方法によれば、画素領域上に、パターンを形成することによって分割された画素領域が十分小さくなるため、難溶解性レジスト成分残りの発生の防止をより効果的に行うことができる。従って、品質および歩留まりをより向上させることができる。
【００２２】
本発明にかかるトランジスタアレイの製造方法は、上記構成に加え、上記信号線形成工程において走査信号線にゲート電極を形成するとともに、該ゲート電極上に半導体層を形成する半導体層形成工程をさらに含み、上記パターン形成工程と、上記半導体層形成工程とが同時に行われることを特徴としている。
【００２３】
上記方法によれば、パターンを形成する工程と、走査信号線に形成されたゲート電極上に半導体層を形成する工程とを同時に行うことができるので、工程を簡略化することが可能となり、トランジスタアレイを効率的に製造することができる。
【００２４】
本発明にかかるトランジスタアレイの製造方法は、上記構成に加え、上記パターンは、上記半導体層からなっていることを特徴としている。
【００２５】
上記方法によれば、パターンの形成を、半導体層の形成と同時に行うことができるので、工程を簡略化することが可能となり、トランジスタアレイの製造を効率的に行うことができる。
【００２６】
本発明にかかるトランジスタアレイは、上記課題を解決するために、上記いずれかに記載の製造方法により製造されることを特徴としている。
【００２７】
上記構成によれば、品質を向上させたトランジスタアレイを得ることができる。
【００２８】
本発明にかかる液晶表示装置は、上記課題を解決するために、上記記載のトランジスタアレイを用いてなることを特徴としている。
【００２９】
上記構成によれば、品質を向上させた液晶表示装置を得ることができる。
【００３０】
【発明の実施の形態】
本発明の実施の形態について図１ないし図３に基づいて以下に説明する。
【００３１】
図１は、本実施の形態にかかる薄膜トランジスタアレイ（トランジスタアレイ）の１画素を示す平面図である。
【００３２】
図１に示すように、本実施の形態にかかる薄膜トランジスタアレイの１画素は、ゲートバスライン（走査信号線）１とソースバスライン（データ信号線）２とが互いに交差するように配置されており、この交差部に画素電極３が配置されている。また、ゲートバスライン１にはゲート電極４が、ソースバスライン２にはソース電極５が形成されており、画素電極３にはドレイン電極６が接続されている。
【００３３】
ゲートバスライン１が選択されることによってゲート電極４に電圧が印加され、ソース電極５およびドレイン電極６間を流れる電流が制御される。ソースバスライン２から伝送された信号に基づいて、ソース電極５からドレイン電極６、画素電極３へと電流が流されることによって、画素電極３は、所定の表示を行うようになっている。
【００３４】
次に、上記薄膜トランジスタアレイの製造方法について図２に基づいて説明する。
【００３５】
図２は、薄膜トランジスタアレイの製造工程を示すものであり、図１に示す薄膜トランジスタアレイの１画素のＢ−Ｂ’線矢視断面図である。
【００３６】
まず、ガラス等からなる透明絶縁性基板（基板）７上にゲート電極用金属膜としてのアルミニウム膜を製膜する。製膜されたアルミニウム膜上に感光剤としてのフォトレジストを塗布し、フォトレジストの上にゲート電極の形状に形成された所定のパターンを有するマスクを載せ、紫外線等の光照射によりマスクに形成したパターンをフォトレジストに露光する。すなわち、フォトリソグラフィック工程を行う。
【００３７】
次に、現像液を塗布することにより現像を行い、露光されていないフォトレジストを除去した後に、ドライエッチング等のエッチングを行うことによってゲート電極を形成するために必要なアルミニウム膜以外の、不要なアルミニウム膜を除去する。そして、ゲート電極上に残っている露光されたフォトレジストを除去することによって、ゲート電極４が形成される（図２（ａ）参照）。
【００３８】
なお、上記ゲート電極４を形成する工程において、ゲート電極４と同様の方法でゲートバスライン１が形成され、ゲートバスライン１が形成された後に、ゲートバスライン１と交差するようにソースバスライン２が形成される。すなわち、透明絶縁性基板７上にゲートバスライン１およびソースバスライン２を形成する工程（信号線形成工程）が行われる。
【００３９】
次に、ダミーラインパターン（パターン）１２を形成する工程（パターン形成工程）を説明する。
【００４０】
上記ゲート電極４を形成した透明絶縁性基板７の表面全体に、窒化シリコン（ＳｉＮ）等からなるゲート絶縁膜８、不純物を含まない非晶質シリコン膜（半導体層）（以下、第１半導体層という）および不純物を含む非晶質シリコン膜（半導体層）（以下、第２半導体層という）を、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により連続してこの順に製膜する。
【００４１】
そして、フォトリソグラフィック工程を行う。すなわち、製膜したゲート絶縁膜８、第１半導体層および第２半導体層上に感光体としてのフォトレジストを塗布し、フォトレジストの上に所定のパターンを有するマスクを載せ、紫外線等の光照射によりマスクに形成したパターンを露光する。
【００４２】
上記マスクは、ゲート電極４上に、第１半導体層および第２半導体層を島状（図１参照）に形成することができるパターンを有しているとともに、画素領域上の第１半導体層および第２半導体層を、画素領域を分割する形状に形成することができるパターンを有している。
【００４３】
なお、画素領域とは、ゲートバスライン１とソースバスライン２との交差部の、画素電極３が形成される領域のことである。また、画素領域を分割する形状とは、例えば、図１に示すように、画素領域の周囲を取り囲み、囲まれた部分を格子状に区切るような形状のことである。さらに、画素領域を分割する形状は、分割された各領域がダミーラインパターンによって完全に取り囲まれた、いわゆる閉状態であることに限定されず、画素領域をある一定面積以下に分割し、現像液をためておくことのできるようなほぼ閉じた形状であればよい。例えば、格子状を形成するダミーラインパターンの交差する部分が欠落しているダミーラインパターンによって分割された形状や、交差する部分のみが形成されているダミーラインパターンによって分割された形状、迷路状のダミーラインパターンによって分割された形状であってもよい。
【００４４】
その後、現像液を塗布することにより現像を行い、露光されていないフォトレジストを除去した後に、ドライエッチング等のエッチングを行うことによって、不要な第１半導体層と第２半導体層とを除去する。
【００４５】
これにより、ゲート電極４が形成された透明絶縁性基板７全面にゲート絶縁膜８が形成されるとともに、ゲート電極４上に第１半導体層９および第２半導体層１０が島状に形成され、画素領域上に画素領域を分割する形状の第１半導体層９および第２半導体層１０、いわゆるダミーラインパターン１２が形成される（図１および図２（ｂ）参照）。すなわち、画素領域にダミーラインパターン１２を形成する工程（パターン形成工程）と、ゲート電極４上に第１半導体層９および第２半導体層１０を形成する工程（半導体層形成工程）とが同時に行われる。
【００４６】
上記の形状を有するダミーラインパターン１２を形成することにより、現像を行う際に使用する現像液を、ダミーラインパターン１２にて分割した領域内にたまり易くすることができるため、従来の平坦な画素領域にたまる現像液の量と比較して、より多くの現像液を画素領域にためることができる。これにより、画素領域上のフォトレジストを十分に除去することが可能となり、画素領域の各画素内において発生していた難溶解性レジスト成分残りを減少させることができ、その結果、品質および歩留まりを向上させることができる。
【００４７】
なお、第１半導体層９および第２半導体層１０を形成する際に行われる現像は、例えば、現像液として２．５％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を使用し、６０ｓｅｃパドル現像処理後に純水リンス処理を回転数２００ｒｐｍにて２０ｓｅｃ行い、回転数７００ｒｐｍにてスピン乾燥することによって行うことができる。
【００４８】
ここで、第１半導体層９と第２半導体層１０とからなるダミーラインパターン１２によって分割された分割領域面積の大きさと難溶解性レジスト成分残りによるマザーガラスあたりの欠陥発生数との相関データを図３に示す。なお、マザーガラスとは、薄膜トランジスタアレイを製造するためのガラス基板であり、１枚のマザーガラスに複数の薄膜トランジスタアレイを製造し、各薄膜トランジスタアレイを切り取ることによって、個々の薄膜トランジスタアレイを得ることができるものである。
【００４９】
図３に示すように、ダミーラインパターン１２によって分割された面積がより小さくなるにつれて、マザーガラスあたりの欠陥発生数が少なくなることが分かる。例えば、分割領域面積を１００００μｍ^２程度とすればマザーガラスに発生する欠陥を著しく減少させることが可能となることが分かる。従って、ダミーラインパターン１２によって分割される面積はより小さい方が好ましく、少なくとも１００００μｍ^２以下であることが望ましい。
【００５０】
次に、ソース電極５およびドレイン電極６を形成する工程を行う。第１半導体層および第２半導体層が島状に形成された透明絶縁性基板７上にアルミニウム膜を形成し、アルミニウム膜上に感光体としてのフォトレジストを塗布する。フォトレジストの上にマスクを載せ、紫外線等の光照射によりマスクに形成したパターンをフォトレジストに露光する。マスクは、アルミニウム膜が島状に形成された第１半導体層９および第２半導体層１０を完全に覆うことができるパターンを有している。
【００５１】
そして現像液を塗布することにより現像を行い、露光されていないフォトレジストを除去した後に、ドライエッチング等のエッチングを行うことによって不要なアルミニウム膜と、その下地の第２半導体層１０とを除去することにより、ソース電極５とドレイン電極６とが形成される。これにより、第１半導体層９、第２半導体層１０、ソース電極５およびドレイン電極６が完成し、薄膜トランジスタ基板が得られる（図２（ｃ）参照）。
【００５２】
なお、上記ソース電極５およびドレイン電極６を形成する工程においても、画素領域上に形成されたダミーラインパターン１２によって画素領域が分割されているため、現像の際の現像液を十分ためておくことができ、フォトレジストを確実に除去することができる。
【００５３】
そして、画素電極３を画素領域上にドレイン電極６と接続するように形成する。すなわち、ゲートバスライン１とソースバスライン２との交差部に画素電極３を形成する工程（画素電極形成工程）を行う。その後、保護膜１３としてのＳｉＮ等を、ＣＶＤ法を用いて薄膜トランジスタ基板全面に被覆する（図２（ｄ）参照）。
【００５４】
以上により、本発明にかかる薄膜トランジスタアレイが製造される。
【００５５】
また、上記製造方法にて製造された薄膜トランジスタアレイを用いることによって、品質の高い液晶表示装置を得ることができる。薄膜トランジスタアレイを用いた液晶表示装置は、例えば、本発明にかかる薄膜トランジスタアレイ、偏光板、配向膜等を備えた液晶基板と、カラーフィルタ、透明電極、偏光板、配向膜等を備えた対向基板との間に液晶を封入し、駆動用電子回路、バックライト等の液晶表示装置として駆動させるために必要な部品を取り付けることによって製造することができる。
【００５６】
なお、本実施の形態においては、ゲート電極４、ソース電極５およびドレイン電極６の材料としてアルミニウムを使用しているが、本発明はこれに限定されるものではなく、所望のバスライン抵抗が得られる金属であればよい。例えば、タンタル（Ｔａ）、チタン（Ｔｉ）およびクロム（Ｃｒ）等の金属並びにこれらの合金などを使用することが可能である。また、ＴａＮ／Ｔａ／ＴａＮやＴｉ／Ａｌ／Ｔｉなどの積層構造からなる膜を用いることも可能である。
【００５７】
また、ソース電極５およびドレイン電極６は、一般的な金属膜だけに限定されることはなく、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）等の透明導電性膜を使用することも可能である。
【００５８】
また、本実施の形態においては、半導体層として非晶質シリコンを用いているが、本発明はこれに限定されるものではなく、例えばマイクロクリスタルシリコンまたはポリシリコンでも同様に実施可能である。
【００５９】
また、本実施の形態においては、ダミーラインパターン１２の形状を格子状としているが、本発明はこれに限定されることはなく、上述のとおり画素領域をある一定面積以下に分割することのできる形状であればよい。
【００６０】
また、本実施の形態における第１半導体層９および第２半導体層１０の現像条件は、一例を示したにすぎず、本発明は、当然にこの数値に限定されるものではない。
【００６１】
【発明の効果】
以上のように、本発明にかかるトランジスタアレイの製造方法は、画素電極を形成する画素領域上に、該画素領域をさらに小さい領域に分割するパターンを形成するパターン形成工程をさらに含む構成である。
【００６２】
上記構成によれば、基板上に形成された走査信号線とデータ信号線との交差部に設けられた画素電極を形成する画素領域上に、画素領域をさらに小さい領域に分割するように、パターンを形成する。
【００６３】
すなわち、例えば、現像工程において使用するフォトレジストを確実に除去することが可能となり、結果として画素領域上に難溶解性レジスト成分残りが発生することを防止することができるため、画素欠陥の発生を防止することができる。これにより、品質および歩留まりを向上させることができるトランジスタアレイの製造方法を提供することができるという効果を奏する。
【００６４】
上記のトランジスタアレイの製造方法において、上記分割された各領域の面積は、１００００μｍ^２以下である構成としてもよい。
【００６５】
上記構成によれば、画素領域上に、画素領域上に、パターンを形成することによって分割された画素領域が十分小さくなるため、難溶解性レジスト成分残りの発生の防止をより効果的に行うことができる。従って、品質および歩留まりをより向上させることができるという効果を奏する。
【００６６】
上記のトランジスタアレイの製造方法において、上記信号線形成工程において走査信号線にゲート電極を形成するとともに、該ゲート電極上に半導体層を形成する半導体層形成工程をさらに含み、上記パターン形成工程と、上記半導体層形成工程とが同時に行われる構成としてもよい。
【００６７】
上記構成によれば、パターンを形成する工程と、走査信号線に形成されたゲート電極上に半導体層を形成する工程とを同時に行うことができるので、工程を簡略化することが可能となり、トランジスタアレイを効率的に製造することができるという効果を奏する。
【００６８】
上記のトランジスタアレイの製造方法において、上記パターンは、上記半導体層からなっている構成としてもよい。
【００６９】
上記構成によれば、パターンの形成を、半導体層の形成と同時に行うことができるので、工程を簡略化することが可能となり、トランジスタアレイの製造を効率的に行うことができるという効果を奏する。
【００７０】
以上のように、本発明にかかるトランジスタアレイは、上記いずれかに記載の製造方法により製造される構成である。
【００７１】
上記構成によれば、品質を向上させたトランジスタアレイを得ることができるという効果を奏する。
【００７２】
以上のように、本発明にかかる液晶表示装置は、上記記載のトランジスタアレイを用いてなる構成である。
【００７３】
上記構成によれば、品質を向上させた液晶表示装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態における、薄膜トランジスタアレイの１画素あたりの平面図である。
【図２】図２は、薄膜トランジスタアレイの製造工程を示すものであり、（ａ）〜（ｄ）は、図１に示す薄膜トランジスタアレイの１画素のＢ−Ｂ’線矢視断面図である。
【図３】本発明の実施の形態における、分割領域面積とマザーガラスあたりの欠陥発生数との相関データを示すグラフである。
【図４】従来の液晶表示装置の製造方法により製造された液晶表示装置の断面図である。
【図５】従来の薄膜トランジスタアレイの製造方法により製造された薄膜トランジスタアレイの１画素あたりの平面図である。
【図６】図５に示す薄膜トランジスタアレイのＡ−Ａ’線矢視断面図である。
【符号の説明】
１ゲートバスライン（走査信号線）
２ソースバスライン（データ信号線）
３画素電極
４ゲート電極
５ソース電極
６ドレイン電極
７透明絶縁性基板（基板）
８ゲート絶縁膜
９不純物を含まない非晶質シリコン膜（半導体層）
１０不純物を含む非晶質シリコン膜（半導体層）
１２ダミーラインパターン（パターン）
１３保護膜

Claims

基板上に走査信号線およびデータ信号線を形成する信号線形成工程と、該走査信号線とデータ信号線との交差部に画素電極を形成する画素電極形成工程とを含むトランジスタアレイの製造方法において、
上記画素電極を形成する画素領域上に、該画素領域をさらに小さい領域に分割するパターンを形成するパターン形成工程をさらに含むことを特徴とするトランジスタアレイの製造方法。
上記分割された各領域の面積は、１００００μｍ^２以下であることを特徴とする請求項１に記載のトランジスタアレイの製造方法。
上記信号線形成工程において走査信号線にゲート電極を形成するとともに、該ゲート電極上に半導体層を形成する半導体層形成工程をさらに含み、
上記パターン形成工程と、上記半導体層形成工程とが同時に行われることを特徴とする請求項１または２に記載のトランジスタアレイの製造方法。
上記パターンは、上記半導体層からなっていることを特徴とする請求項３に記載のトランジスタアレイの製造方法。
請求項１ないし４のいずれか１項に記載の製造方法により製造されることを特徴とするトランジスタアレイ。
請求項５に記載のトランジスタアレイを用いてなることを特徴とする液晶表示装置。