KR20100093568A - Ａ/ｄ 변환 회로 및 고체 촬상 장치 - Google Patents

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Abstract

특성의 불균일에 기인하는 변환 정밀도의 저하 방지와 회로 규모의 증대 방지의 양쪽을 효과적으로 실현할 수 있는 서브레인징 방식의 Ａ/D 변환 회로 및 고체 촬상 장치를 제공한다. 직렬 접속된 용량 소자(C1∼C3)와, 용량 소자(C1)의 출력값과 역치 전압값(Vth)을 비교하는 전압 비교 회로(CMP)와, 용량 소자(C1)와 용량 소자(C2) 사이의 노드에 피변환 아날로그 전압신호(Vpix)를 입력하는 제 1 입력 회로와, 용량 소자(C2)와 용량 소자(C3) 사이의 노드에 상위 비트의 값을 구하는 제 1 변환 처리의 실행 기간 중에 전압값이 단조 변화하는 제 1 참조 전압을 입력하는 제 2 입력 회로와, 용량 소자(C3)의 입력단에 제 1 변환 처리 종료 후에 미변환 비트의 값을 구하는 제 2 변환 처리의 실행 기간 중에 전압값이 단조 변화하는 제 2 참조 전압을 입력하는 제 3 입력 회로와, 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화시에 용량 소자(C3)에 제 1 참조 전압을 유지하는 제어신호(Vctl)를 생성하는 제어 회로(12)를 구비한다.

Description

Ａ/Ｄ 변환 회로 및 고체 촬상 장치{A/D CONVERTER CIRCUIT AND SOLID-STATE IMAGE PICKUP DEVICE}
본 발명은 아날로그 신호를 디지털 신호로 변환하는 A/D 변환 회로, 특히, 광신호를 전기신호로 변환하는 고체 촬상 소자의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 장치에 있어서, 고체 촬상 소자와 동일 칩 상에 탑재되는 열병렬형 A/D 변환 회로에 관한 것이다.
CMOS 이미지 센서나 CCD 센서, 근적외 이미지 센서, 원적외 이미지 센서 등, 광전 변환 등에 의해 광신호를 전기신호로 변환하는 고체 촬상 소자(단위화소)의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군을 구비하는 고체 촬상 장치에는, 동일 칩 상에 아날로그 회로나 디지털 회로 등을 탑재한 것이 있다.
고체 촬상 소자군과 동일 칩 상에 탑재되는 회로로서는, 예를 들면 고체 촬상 소자군의 열마다 A/D 변환부가 설치되고, 1행 단위로 화소의 판독 처리를 행하는 열병렬형 A/D 변환 회로가 있다. 열병렬형 A/D 변환 회로는 1행 단위로 판독이 가능하기 때문에 열병렬형이 아닌 종래의 A/D 변환기와 비교해서 판독 속도를 고속화하거나, 또는 낮은 동작 주파수에서 열병렬형이 아닌 종래의 A/D 변환 회로와 같은 정도의 판독 속도를 유지할 수 있어 소비전력을 저감할 수 있다.
일반적인 열병렬형 A/D 변환 회로로서는, 예를 들면 고체 촬상 소자로부터 출력되는 아날로그 전압신호를 디지털 데이터로 변환하는 변환 처리시에 전압값이 단조 증가하는 기준 전압(램프전압)을 생성하는 램프전압 생성회로와, 램프전압의 전압 변화에 따라 계수한 디지털값을 출력하는 카운터 회로를 구비하고, 카운터 회로의 카운트 동작과 동기해서 아날로그 전압신호를 기준 전압신호와 비교하고, 비교 결과가 반전했을 때의 카운터값을 화소 데이터로서 기억하는 열병렬형 A/D 변환 회로가 있다(예를 들면 특허문헌 1 참조).
특허문헌 1에 기재된 열병렬형 A/D 변환 회로를 구비한 고체 촬상 장치의 구성에 대해서, 도 10을 기초로 간단하게 설명한다. 여기에서, 도 10은 특허문헌 1에 기재된 열병렬형 A/D 변환 회로를 구비한 고체 촬상 장치의 부분적인 개략 구성예를 나타내고 있다. 또한, 도 10에 나타내는 열병렬형 A/D 변환 회로에서는, 분해능(비트수로 규정)이 10비트일 경우를 상정하고 있다.
보다 구체적으로는, 특허문헌 1에 기재된 고체 촬상 장치(1000)는, 도 10에 나타내는 바와 같이, 광신호를 아날로그 전압신호(Vpix)로 변환하는 고체 촬상 소자(PIXij)(i=1∼m, j=1∼n)의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군(IPD)과, 판독 처리시에 판독 대상 행을 선택하는 수직 디코더(VD)와, 아날로그 전압신호(Vpix)를 디지털 데이터로 변환하는 변환 처리시에 후술하는 카운터 회로(1040)의 카운터값에 따라 전압값이 단계적으로 증가하는 램프전압(Vr)을 생성하는 램프전압 생성회로(1020)와, 램프전압(Vr)의 전압값의 증가 개시시로부터 카운트 동작을 개시하는 카운터 회로(1040)와, 판독 처리시에 판독 대상 열을 선택하는 수평 디코더(HD)와, 아날로그 전압신호(Vpix)와 램프전압(Vr)의 대소를 비교하고, 비교 결과를 나타내는 신호(Vcp')를 출력하는 변환 회로(1101)가 고체 촬상 소자군(IPD)의 열마다 각각 설치된 변환 회로군(1100)과, 고체 촬상 소자군(IPD)의 열마다 각각 기억 회로(1051)가 설치된 디지털 메모리(1050)를 구비하고 있다. 또한, 열병렬형 A/D 변환 회로(ADC)는 램프전압 생성회로(1020), 카운터 회로(1040), 변환 회로군(1100), 및 디지털 메모리(1050)로 구성되어 있다.
변환 회로(1101)는 입력단에 스위치 회로(1102)를 통해서 아날로그 전기신호(Vpix)가 입력되는 용량 소자(1105)와, 스위치 회로(1102)와 용량 소자(1105)를 접속하는 중간 노드에 출력단이 접속되고, 입력단에 스위치 회로(1103)를 통해서 램프전압(Vr)이 입력되는 용량 소자(1104)와, 입력단자에 용량 소자(1105)의 출력단이 접속되고, 입력단자의 전압값과 소정의 역치 전압값을 비교하는 인버터 회로로 구성되는 전압 비교 회로(1106)와, 전압 비교 회로(1106)의 입력단자와 출력단자를 단락하는 스위치 회로(1107)를 구비해서 구성되어 있다.
이하, 고체 촬상 장치(1000)에 있어서의 열병렬형 A/D 변환 회로(ADC)의 동작에 대해서 도 11 및 도 12를 기초로 설명한다.
여기에서, 도 11은 도 10에 나타내는 고체 촬상 장치(1000)의 열병렬형 A/D 변환 회로(ADC)를 구성하는 변환 회로(1101)의 입출력 전압신호의 파형 및 각 스위치 회로(SW1'∼SW3')의 동작 상태를 나타내고 있다. 또한, 도 12는 변환 처리의 실행시에 있어서의 램프전압(Vr) 및 아날로그 전압신호(Vpix), 카운터 회로(1040)의 각각의 값의 관계를 나타내고 있다. 또한, 도 12는 열병렬형 A/D 변환 회로(ADC)의 분해능이 4비트이며, 카운터 회로(1040)가 기간(Trc)에 24=16회의 카운트 업 동작을 행하고, 카운터 업 동작에 따라 램프전압(Vr)의 전압값이 단위증가량씩 단계적으로 증가하도록 구성되어 있을 경우에 대해서 나타내고 있다. 또한, 도 12에 있어서 SW1'는 스위치 회로(1102)의 상태를, SW2'는 스위치 회로(1103)의 상태를, SW3'은 스위치 회로(1107)의 상태를 나타내고 있다.
시간 t0에 있어서 촬상 처리가 개시되면, 우선, 시간 t1에 있어서 초기화 처리가 개시된다. 초기화 처리에서는 고체 촬상 소자(PIXij)의 리셋 레벨의 전압(Vrst)의 샘플링을 행한다.
구체적으로는, 시간 t1에서는, 도 11에 나타내는 바와 같이, 고체 촬상 소자(PIXij)로부터 출력되는 피변환 아날로그 전압신호(Vpix)의 전압값은 리셋 레벨의 전압(Vrst)으로 되어 있고, 램프전압(Vr)의 전압값은 초기 레벨의 전압(Vr0)으로 되어 있다. 시간 t1에 있어서 초기화 처리가 개시되면 열병렬형 A/D 변환 회로(ADC)의 변환 회로(1101)는 스위치 회로(1102) 및 스위치 회로(1107)를 온 상태로 하고, 스위치 회로(1103)를 오프 상태로 한다. 이것에 의해, 용량 소자(1105)(C1')의 입력단에 고체 촬상 소자(PIXij)의 리셋 레벨의 전압(Vrst)이 입력되고, 전압 비교 회로(1106)의 입력단자와 출력단자가 단락되어서 용량 소자(1105)(C1')의 출력단에 전압 비교 회로(1106)의 반전 레벨(Vth)이 입력된다. 이것에 의해, 전압 비교 회로(1106)의 반전 레벨의 특성 불균일이 캔슬된다(오토 제로 기술). 그 후, 시간 t2에 있어서 스위치 회로(1107)를 오프 상태로 하면, 고체 촬상 소자(PIXij)의 리셋 레벨의 전압(Vrst)과 전압 비교 회로(1106)의 반전 레벨(Vth)의 차분 전압이 용량 소자(1105)(C1')에 유지되어 초기화 처리가 종료된다.
시간 t3에서는 화상 도입 처리에 있어서의 고체 촬상 소자(PIXij)의 시그널 레벨(Vsig)의 샘플링 처리를 개시한다.
구체적으로는, 시간 t3에서는 고체 촬상 소자(PIXij)로부터 전압값이 전압(Vsig)의 피변환 아날로그 전압신호(Vpix)가 출력되어 용량 소자(1105)(C1')의 입력단에 입력된다. 또한, 시간 t3에 있어서 스위치 회로(1103)(SW2')를 온 상태로 하고, 초기 레벨(Vr0)의 램프전압(Vr)을 용량 소자(1104)(C2')의 입력단에 입력한다. 시간 t4에서는 고체 촬상 소자(PIXij)의 시그널 레벨(Vsig)의 샘플링 처리를 종료한다. 시간 t4에 있어서, 스위치 회로(1102)(SW1')를 오프 상태로 하면 피변환 아날로그 전압신호(Vpix)의 시그널 레벨(Vsig)과 램프전압(Vr)의 초기 레벨(Vr0)의 차분 전압이 용량 소자(1104)(C2')에 유지된다.
시간 t5에서는 차분 전압(Va)을 디지털 데이터로 변환하는 변환 처리를 개시하고, 램프전압(Vr)을 클럭신호(CLK)에 동기해서 단계적으로 증가시킴과 아울러 램프전압(Vr)의 증가에 따라 카운터 회로(1040)의 카운터값을 1씩 증가시킨다.
보다 상세하게는, 도 12에 나타내는 바와 같이, 차분 전압(Va)의 전압값은 카운터값 "1000"에 대응하는 램프전압(Vr)의 전압값과 카운터값 "1001"에 대응하는 램프전압(Vr)의 전압값 사이로 되어 있다. 카운터 회로(1040)는 "0000"으로부터 순차적으로 1씩 카운트 업되고, 시간 t6에 있어서 카운터값이 "1000"으로부터 "1001"로 되었을 때에 전압 비교 회로(1106)로부터 출력되는 신호(Vcp')의 값이 H레벨로부터 L레벨로 변화(반전)된다. 신호(Vcp')의 값이 반전되면 기억 회로(1051)는 카운터 회로(1040)의 카운터값, 도 12에서는 "1001"을 기억한다. 그 후에 시간 t7에 있어서 변환 처리를 종료한다.
이하, 수식 1 및 수식 2는 상기 특허문헌 1에 기재된 열병렬형 A/D 변환 회로(ADC)에 있어서, 전압 비교 회로(1106)의 입력 전압(Vin)에 대해서 비교 회로(1106)의 반전 레벨(Vth), 고체 촬상 소자(PIXij)의 초기 레벨(Vrst), 촬상 동작시의 고체 촬상 소자(PIXij)의 신호레벨(Vsig), 램프전압(Vr)의 초기 레벨(Vr0)을 이용하여 나타내고 있다.
[수식 1]
Vin=Vr+(Vsig-Vr0)+(Vth-Vrst)
[수식 2]
Vin-Vth
=Vr-{Vr0+(Vrst-Vsig)}
따라서, 수식 1, 수식 2 및 도 11로부터, 전압 비교 회로(1106)의 출력 변화시, 즉 Vin-Vth=0이 될 때의 램프전압(Vr)은 이하의 수식 3으로 나타내어진다.
[수식 3]
Vr=Vr0+(Vrst-Vsig)=Vr0+Va
(단, Vin-Vth=0)
또한, 상기 특허문헌 1에 기재된 열병렬형 A/D 변환 회로(ADC)의 경우, 피변환 아날로그 전압신호(Vpix)를 디지털 데이터 D[(z-1):0](z는 디지털 데이터의 비트수)로 변환하는 변환 처리에는, 2z스텝, 즉 일반적으로 1스텝이 1클럭이기 때문에 2z 클럭분의 시간이 필요하게 된다. 구체적으로는, 디지털 데이터의 비트수 z=10인 경우, 210=1024 클럭분의 시간이 필요하게 된다.
그런데, 최근, 예를 들면 열병렬형 A/D 변환 회로가 탑재되는 고체 촬상 장치에는 고해상도화나 분해능의 고정밀도화가 요구되고 있고, 열병렬형 A/D 변환 회로의 처리 시간을 단축하기 위한 여러가지 기술이 제안되어 있다.
열병렬형 A/D 변환 회로의 처리 시간을 단축하기 위한 기술로서는, 예를 들면 디지털 데이터를 상위 비트와 하위 비트로 분할하고, 피변환 아날로그 전압신호를 상위 비트의 비트수에 따른 상위 비트 변환용 분해능에 의해 디지털 데이터로 변환하는 제 1 변환 처리와, 제 1 변환 처리의 변환 결과에 상당하는 전압값과 피변환 아날로그 전압신호의 전압값의 차분 전압값을 하위 비트의 비트수에 따른 하위 비트 변환용 분해능에 의해 디지털 데이터로 변환하는 제 2 변환 처리의 2단계의 변환 처리에 의해 디지털 데이터로 변환하는 서브레인징(subranging) 방식이 있다.
이하, 종래의 일반적인 서브레인징 방식의 A/D 변환 회로의 동작의 개념에 대해서, 도 8 및 도 9를 이용하여 설명한다. 여기에서, 도 8은 일반적인 서브레인징 방식의 A/D 변환 회로에 있어서의 피변환 아날로그 전압신호(Vpix)와, 제 1 변환 처리에서 구한 상위 비트에 대응하는 전압값과, 차분 전압값(Vdif)과, 디지털 데이터에 대응하는 전압값의 관계를 나타내고 있다. 도 9는 제 1 변환 처리에서 사용하는 제 1 램프전압(Vrc)과 제 2 변환 처리에서 사용하는 제 2 램프전압(Vrf)의 구성을 나타내고 있다. 또한, 도 8 및 도 9에서는, 설명을 위해서 디지털 데이터를 4비트 구성으로 하고, 상위 2비트를 구하는 제 1 변환 처리와 하위 2비트를 구하는 제 2 변환 처리를 실행할 경우에 대해서 나타내고 있다. 또한 도 8에 나타내는 전압(Ver)은 A/D 변환 처리시의 양자화 오차이다.
도 8 및 도 9에 나타내는 바와 같이, 제 1 변환 처리에서는 상위 2비트를 구하기 위해서 2비트의 분해능에 따른 분할수식 4로 피변환 아날로그 전압신호(Vpix)의 전압폭(Vfs)을 분할한 제 1 변화량(ΔV1)씩 단조 증가하는 램프전압(Vrc)을 사용한다. 도 8 및 도 9에서는, 피변환 아날로그 전압신호(Vpix)가 카운터 회로의 디지털값 "01"과 "10"의 사이이며, 카운터 회로[도 10에서는 카운터 회로(1040)에 상당]의 디지털값이 "10"으로 바뀔 때에 전압 비교 회로[도 10에서는 전압 비교 회로(1106)에 상당]의 출력값이 반전한다. 이 때의 카운터값 "10"이 상위 비트의 값이 되고, 이 때의 차분 전압값(Vdif)이 제 2 변환 처리의 처리 대상으로서 유지된다.
도 8 및 도 9에 나타내는 바와 같이, 제 2 변환 처리에서는 하위 2비트를 구하기 위해서 2비트의 분해능에 따른 분할수식 4로 제 1 변화량(ΔV1)을 분할한 제 2 변화량(ΔV2)씩 단조 감소하는 램프전압(Vrf)을 사용한다. 도 8 및 도 9에서는, 차분 전압값(Vdif)이 카운터 회로의 디지털값 "10"과 "01" 사이이며, 카운터 회로의 카운터값이 "01"로 바뀔 때에 전압 비교 회로의 출력값이 반전한다. 이 때의 카운터값 "01"이 하위 비트의 값이 되고, 이것에 의해 디지털 데이터 D[(z-1):0]= "1001"이 구해진다.
서브레인징 방식의 열병렬형 A/D 변환 회로로서는, 예를 들면 도 13에 나타내는 바와 같이, 피변환 아날로그 전압신호(Vpix)를 유지하는 샘플링 홀드 회로(이하, 적당하게 「S/H 회로」라고 약칭함)(2001), 피변환 아날로그 전압신호(Vpix)와 램프전압(Vr)(=상위 비트 변환용 램프전압(Vrc))을 비교하는 콤퍼레이터(2002), 피변환 아날로그 전압신호(Vpix)와 램프전압(Vrc)의 차분 전압값을 출력하는 차분 검출 회로(2004), 차분 검출 회로(2004)로부터 출력되는 전압값을 유지하는 S/H 회로(2005), 콤퍼레이터(2002)의 출력 변화시에 S/H 회로(2005)를 제어해서 차분 전압값을 유지시키는 기능을 구비하는 논리 회로(2003), 램프전압(Vrc)의 전압폭을 1/K로 조정한 램프전압(Vrf)을 생성하는 감쇠 회로(2006), 램프전압(Vrf)과 S/H 회로(2005)에 유지된 전압을 비교하는 콤퍼레이터(2007), 및 콤퍼레이터(2007)의 출력신호에 의거하여 상위 비트의 값에 상당하는 카운터 회로의 값을 유지하는 타이밍을 규정하는 신호(Vcp_l')를 생성하는 논리 회로(2008)를 갖는 변환 회로(2000)를 구비한 차분 검출 회로 내장형의 열병렬형 A/D 변환 회로가 있다(예를 들면 특허문헌 2 참조).
또한, 상기 특허문헌 2에 기재된 열병렬형 A/D 변환 회로의 경우, 예를 들면 디지털 데이터의 비트수를 10, 상위 비트의 비트수를 5, 하위 비트의 비트수를 5 라고 하면, 제 1 변환 처리에 25=32 클럭분의 시간이 필요하게 되고, 제 2 변환 처리에 25=32클럭분의 시간이 필요하게 되기 때문에 32+32=64클럭분의 시간이 필요하게 된다. 따라서, 상술한 바와 같이 피변환 아날로그 전압신호를 1단계의 변환 처리에서 디지털 데이터로 변환하는 특허문헌 1에 기재된 열병렬형 A/D 변환 회로가 1024클럭분의 시간을 필요로 하는 것에 대해, 서브레인징 방식을 채용한 특허문헌 2에 기재된 열병렬형 A/D 변환 회로에서는 변환 처리에 64클럭분의 시간밖에 필요로 하지 않아 처리 시간을 대폭 단축할 수 있다.
다른 서브레인징 방식의 열병렬형 A/D 변환 회로로서는, 도 14에 나타내는 바와 같이, 피변환 아날로그 전압신호(Vpix)를 유지하는 S/H 회로(3001)와, 피변환 아날로그 전압신호(Vpix)를 참조 전압과 비교하는 비교 회로(3005)와, 변환 후의 디지털 데이터의 상위 비트를 구하는 제 1 변환 처리의 실행시에 램프전압(Vrc)을 비교 회로(3005)에 입력하는 스위치 회로(3002)와, 제 1 변환 처리 후에 미변환 비트를 구하는 제 2 변환 처리의 실행시에 램프전압(Vrf)을 참조 전압으로서 비교 회로(3005)에 입력하는 용량 소자(3003)와, 제 1 변환 처리에 있어서의 비교 회로(3005)의 출력 변화시에 참조 전압의 전압값을 유지하기 위한 용량 소자(3004) 및 용량 소자(3003)와, 제 1 변환 처리에 있어서의 비교 회로(3005)의 출력 변화시에 용량 소자(3004)에 램프전압(Vrc)을 유지하기 위한 제어신호를 생성하는 논리 회로(3006)를 구비해서 구성된 용량비 사용형의 열병렬형 A/D 변환 회로가 있다(예를 들면 특허문헌 3 참조).
상기 특허문헌 3에 기재된 열병렬형 A/D 변환 회로는, 제 1 변환 처리시에 S/H 회로(3001)를 통해서 비교 회로(3005)에 피변환 아날로그 전압신호(Vpix)를 입력하고, 스위치 회로(3002)를 온 상태로 해서 램프전압(Vrc)을 입력한다. 또한, 램프전압(Vrc)의 구성은, 도 8 및 도 9에 나타내는 램프전압(Vrc)과 같다. 램프전압(Vrc)이 단계적으로 단조 증가하여 비교 회로(3005)의 출력이 반전되면, 논리 회로(3006)로부터의 제어신호에 의해 스위치 회로(3002)가 오프 상태로 되고, 용량 소자(3004)에 램프전압(Vrc)이 유지된다. 이 때, 도시하지 않지만, 카운터 회로의 디지털값이 디지털 데이터의 상위 비트의 값으로서 기억 회로에 기억된다. 제 2 변환 처리에서는 단계적으로 단조 감소하는 램프전압(Vrf)을 입력한다. 비교 회로(3005)의 출력이 반전되면, 도시하지 않지만, 카운터 회로의 디지털값이 디지털 데이터의 하위 비트의 값으로서 기억 회로에 기억된다. 또한, 램프전압(Vrf)의 구성은, 도 8 및 도 9에 나타내는 램프전압(Vrf)과 같다.
상기 특허문헌 3에 기재된 열병렬형 A/D 변환 회로는, 도 14에 나타내는 바와 같이, 하나의 S/H 회로, 2개의 용량 소자, 및 스위치 회로로 구성되기 때문에 회로 규모를 작게 할 수 있다.
또 다른 서브레인징 방식의 열병렬형 A/D 변환 회로로서는, 도 15에 나타내는 바와 같이, 피변환 아날로그 전압신호(Vpix) 및 참조 전압(VDE1, VDE2)의 입력을 접수하는 입력 회로(4010)와, 제 1 변환 처리시에 입력 회로(4010)로부터 출력되는 참조 전압(VDE1)을 적분하고 제 2 변환 처리시에 입력 회로(4010)로부터 출력되는 참조 전압(VDE2)을 적분하는 적분 회로(4020)와, 적분 회로(4020)의 출력 전압과 참조 전압(Vref)을 비교하는 비교 회로(4030)와, 제 1 변환 처리에 있어서의 비교 회로(4030)의 출력 변화시에 적분 회로(4020)의 전압 레벨을 유지하기 위한 제어신호를 생성하는 논리 회로(4040)를 구비해서 구성된 적분 회로 내장형의 열병렬형 A/D 변환 회로가 있다(예를 들면 특허문헌 4 참조). 또한, 도 16은 상기 특허문헌 4에 기재된 적분 회로 내장형의 열병렬형 A/D 변환 회로의 변형예를 나타내고 있고, 동작 원리는 도 15에 나타내는 적분 회로 내장형의 열병렬형 A/D 변환 회로와 같다.
상기 특허문헌 4에 기재된 열병렬형 A/D 변환 회로는, 특허문헌 2 및 특허문헌 3과 같이 단조 증가하는 램프전압(Vrc) 및 단조 감소하는 램프전압(Vrf)을 사용하지 않고, 참조 전압(VDE1)[특허문헌 2 및 특허문헌 3의 제 1 변화량(ΔV1)에 상당] 및 참조 전압(VDE2)[특허문헌 2 및 특허문헌 3의 제 2 변화량(ΔV2)에 상당]을 적분 회로(4020)에 의해 적분함으로써 피변환 아날로그 전압신호(Vpix)와 비교하기 위한 각 상위 비트에 대응하는 전압 및 각 하위 비트에 대응하는 전압을 생성하는 구성으로 되어 있다.
상기 특허문헌 4에 기재된 열병렬형 A/D 변환 회로는, 제 1 변환 처리의 실행 전에 스위치 회로(4012)를 온 상태로, 스위치 회로(4014)를 오프 상태로 해서 적분 회로(4020)에 피변환 아날로그 전압신호(Vpix)를 도입한다. 제 1 변환 처리에서는 스위치 회로(4012)를 오프 상태로 하고, 스위치 회로(4013)를 참조 전압(VDE1)측에 접속한 후에 스위치 회로(4014)를 온 상태로 함으로써 참조 전압(VDE1)을 적분한다[경사가 비교적 큰 제 1 램프전압(Vrc)에 상당]. 비교 회로(4030)의 출력값이 반전하면, 이 때의 카운터 회로(도시 생략)의 디지털값을 상위 비트의 값으로서 기억하고, 논리 회로(4040)로부터 출력되는 제어신호에 의해 스위치 회로(4014)가 오프 상태가 된다. 이것에 의해, 적분 회로(4020)에 차분 전압값(Vdif)이 유지된다. 제 2 변환 처리에서는 스위치 회로(4013)를 참조 전압(VDE12)측에 접속한 후에 스위치 회로(4014)를 온 상태로 함으로써 참조 전압(VDE2)을 적분한다[경사가 제 1 램프전압(Vrc)보다 완만한 제 2 램프전압(Vrf)에 상당]. 비교 회로(4030)의 출력값이 반전하면, 이 때의 카운터 회로(도시 생략)의 디지털값을 하위 비트의 값으로서 기억하고 제 2 변환 처리를 종료한다.
상술한 바와 같이, 특허문헌 2 내지 특허문헌 4에 기재된 서브레인징 방식을 채용한 열병렬형 A/D 변환 회로에서는, 피변환 아날로그 전압신호를 2단계의 변환 처리에 의해 디지털 데이터로 변환하기 때문에 변환 처리에 소요되는 스텝수를 대폭 저감할 수 있어, 변환 처리의 고속화를 꾀할 수 있다.
일본 특허 공개 2000-286706호 공보 일본 특허 공개 평11-168383호 공보 일본 특허 공개 2002-232291호 공보 일본 특허 공개 2005-348325호 공보
그러나, 특허문헌 2에 기재된 열병렬형 A/D 변환 회로에서는 비교적 회로 면적이 큰 비교 회로를 2개 사용하고 있기 때문에 변환 회로의 회로 규모가 커진다. 또한, 특허문헌 4에 기재된 열병렬형 A/D 변환 회로에서는 비교적 회로 면적이 큰 적분 회로를 이용하고 있기 때문에 변환 회로의 회로 규모가 커진다. 특히, 고체 촬상 장치에 탑재되는 열병렬형 A/D 변환 회로의 경우, 최근의 고체 촬상 장치의 고해상도화에 의해 화소수(고체 촬상 소자수)가 매우 커져 있고, 이것에 따라, 고체 촬상 장치에 구축되는 변환 회로의 수가 매우 많아져서 회로 규모가 상당히 증대하게 된다고 하는 문제가 있었다. 또한, 최근 고체 촬상 장치를 구성하는 고체 촬상 소자의 유닛 면적이 축소화되어 화소 피치가 작아지고 있어, A/D 변환 회로에 대해서도 작은 화소 피치에 맞춰서 배치하기 위해서 회로 규모를 작게 하는 것이 요구되고 있다.
이에 대하여, 특허문헌 3에 기재된 열병렬형 A/D 변환 회로에서는 비교적 회로 면적이 작은 1개의 S/H 회로와 2개의 용량 소자를 이용하여 구성되어 있기 때문에 변환 회로의 회로 규모의 증대를 억제할 수 있다. 그러나, 특허문헌 3에 기재된 열병렬형 A/D 변환 회로에서는 2개의 용량 소자의 특성(용량비)이 흩어졌을 경우, 용량 소자를 통하지 않고 콤퍼레이터(3005)에 입력되는 제 1 램프전압(Vrc)과, 용량 소자를 통해서 콤퍼레이터(3005)에 입력되는 제 2 램프전압(Vrf) 사이에서 불균일이 생길 가능성이 매우 높다고 하는 문제가 있었다. 열병렬형 A/D 변환 회로가 고체 촬상 장치에 탑재되어 있을 경우, 제 1 램프전압(Vrc)과 제 2 램프전압(Vrf) 사이의 불균일은 노이즈가 되어 화질을 저하시킬 가능성이 있다. 구체적으로는, 고체 촬상 소자에 의해 촬상된 화상 상에서는 세로선 상의 열간 불균일이 된다. 또한, 화질의 저하를 방지하는 관점으로부터 용량비의 불균일을 억제하기 위해서 2개의 용량 소자의 용량을 크게 하면 회로 규모가 증대한다고 하는 문제가 있다.
또한, 특허문헌 2에 기재된 열병렬형 A/D 변환 회로에서는 차분 검출 회로나 감쇠 회로 등의 특성이 흩어졌을 경우, 상위 비트를 구하는 제 1 변환 처리에 사용하는 제 1 램프전압(Vrc)과, 하위 비트를 구하는 제 2 변환 처리에 사용하는 제 2 램프전압(Vrf) 사이에서 불균일이 생길 경우가 있다고 하는 문제가 있었다. 열병렬형 A/D 변환 회로가 고체 촬상 장치에 탑재되어 있을 경우, 제 1 램프전압(Vrc)과 제 2 램프전압(Vrf) 사이의 불균일은 노이즈가 되어 화질을 저하시킬 가능성이 있다. 구체적으로는, 고체 촬상 소자에 의해 촬상된 화상 상에서는 세로선 상의 열간 불균일이 된다.
또한, 도 15에 나타내는 특허문헌 4에 기재된 열병렬형 A/D 변환 회로에서는, 피변환 아날로그 전압신호(Vpix)가 S/H 회로(4011) 및 스위치 회로(4012)를 통해서 적분 회로(4020)의 출력 노드에 직접 입력되는 구성이기 때문에, 적분 회로(4020)를 구성하는 저항 소자(4021), 증폭 회로(4022) 및 용량 소자(4023)의 불균일의 영향을 받아 화질을 저하시킬 가능성이 있다고 하는 문제가 있다. 또한, 도 16에 나타내는 특허문헌 4에 기재된 열병렬형 A/D 변환 회로에서는, 피변환 아날로그 전압신호(Vpix)가 S/H 회로(5011) 및 스위치 회로(5013)를 통해서 적분 회로(5020)의 입력 노드에 입력되는 구성으로 되어 있기 때문에, 적분 회로(5020)를 구성하는 저항 소자(5021), 증폭 회로(5022) 및 용량 소자(5023)의 불균일을 효과적으로 캔슬할 수 있다. 단, 도 16의 경우, 적분 회로(5020)에 있어서 피변환 아날로그 전압신호(Vpix)를 적분하는 시간이 새롭게 필요하게 되기 때문에, 고속화를 충분히 꾀할 수 없다고 하는 문제가 있었다.
최근, 고체 촬상 장치에는 A/D 변환 회로의 변환 처리 속도의 향상과 아울러, 특성 불균일에 기인하는 화질 저하의 방지(변환 정밀도의 저하 방지), 및 회로 규모의 저감이 요구되고 있다. 그러나, 상술한 바와 같이, 특허문헌 2∼특허문헌 4에 기재된 열병렬형 A/D 변환 회로는 어느 것이나 변환 정밀도의 저하 방지와 회로 규모 저감의 양쪽을 실현하는 것은 곤란하게 되어 있다.
본 발명은 상기 문제를 고려하여 이루어진 것으로서, 그 목적은 특성의 불균일에 기인하는 변환 정밀도의 저하 방지, 및 회로 규모의 증대 방지의 양쪽을 보다 효과적으로 실현할 수 있는 서브레인징 방식의 A/D 변환 회로를 제공하는 점에 있다. 또한, 특성의 불균일에 기인하는 변환 정밀도의 저하 방지, 및 회로 규모의 증대 방지의 양쪽을 보다 효과적으로 실현할 수 있는 서브레인징 방식의 A/D 변환 회로를 구비한 고체 촬상 장치를 제공한다.
상기 목적을 달성하기 위한 본 발명에 의한 A/D 변환 회로는, 제 1 용량 소자와, 출력단이 상기 제 1 용량 소자의 입력단에 접속된 제 2 용량 소자와, 출력단이 상기 제 2 용량 소자의 입력단에 접속된 제 3 용량 소자와, 입력단자에 상기 제 1 용량 소자의 출력단이 접속되고 상기 입력단자의 전압값과 소정의 역치 전압값을 비교하는 전압 비교 회로와, 상기 제 1 용량 소자와 상기 제 2 용량 소자 사이의 제 1 중간 노드에 외부 입력된 피변환 아날로그 전압신호를 입력하는 제 1 입력 회로와, 상기 제 2 용량 소자와 상기 제 3 용량 소자 사이의 제 2 중간 노드에 상기 피변환 아날로그 전압신호를 변환한 후의 디지털 데이터 중 최상위 비트를 포함하는 연속된 일부 비트의 값을 구하는 제 1 변환 처리를 위한 제 1 참조 전압을 입력하는 제 2 입력 회로와, 상기 제 3 용량 소자의 입력단에 상기 제 1 변환 처리 종료 후에 상기 디지털 데이터의 미변환 비트의 값을 구하는 제 2 변환 처리를 위한 제 2 참조 전압을 입력하는 제 3 입력 회로와, 상기 제 1 변환 처리에 있어서의 상기 전압 비교 회로의 출력 변화시에 상기 제 3 용량 소자에 상기 제 1 참조 전압의 전압값을 유지하기 위한 제어신호를 생성하는 제어 회로와, 적어도 상기 제 1 변환 처리의 실행 기간에 전압값이 단계적으로 단조 변화하는 제 1 램프전압을 생성하여 상기 제 1 참조 전압으로서 출력하는 제 1 램프전압 생성회로와, 적어도 상기 제 2 변환 처리의 실행 기간에 전압값이 단계적 또는 연속적으로 단조 변화하는 제 2 램프전압을 생성하여 상기 제 2 참조 전압으로서 출력하는 제 2 램프전압 생성회로와, 상기 제 1 램프전압의 전압 변화 및 상기 제 2 램프전압의 전압 변화에 따라 계수한 디지털값을 출력하는 카운터 회로와, 상기 디지털값을 상기 전압 비교 회로의 출력 변화시에 기억하는 기억 회로를 구비하는 것을 제 1 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 1 입력 회로가 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 여부를 설정하기 위한 제 1 스위치 회로를 구비하고, 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수개시 전의 소정 기간에 상기 제 1 스위치 회로를 온 상태로 하고, 상기 제 2 입력 회로가 상기 제 1 참조 전압의 상기 제 2 중간 노드로의 입력 여부를 설정하기 위한 제 2 스위치 회로를 구비하고, 상기 제 1 변환 처리시에 상기 제 2 스위치 회로를 온 상태로 하며, 상기 제 3 입력 회로가 상기 제 2 참조 전압의 상기 제 3 용량 소자로의 입력 여부를 설정하기 위한 제 3 스위치 회로를 구비하고, 상기 제어신호 에 의거하여 상기 전압 비교 회로의 출력 변화시부터 상기 제 2 변환 처리의 개시 시까지의 동안에 상기 제 3 스위치 회로를 오프 상태로 하도록 구성되어 있는 것을 제 2 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 1 입력 회로가 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 여부를 설정하기 위한 제 1 스위치 회로를 구비하고, 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수개시 전의 소정 기간에 상기 제 1 스위치 회로를 온 상태로 하고, 상기 제 2 입력 회로가 상기 제 2 용량 소자와 상기 제 3 용량 소자 사이의 전기적 접속을 제어하기 위해서 상기 제 2 중간 노드를 상기 제 2 용량 소자측의 제 1 분할 노드와 상기 제 3 용량 소자측의 제 2 분할 노드로 분할하는 제 4 스위치 회로와, 상기 제 1 참조 전압의 상기 제 1 분할 노드로의 입력 여부를 설정하기 위한 제 2 스위치 회로와, 상기 제 1 참조 전압 또는 상기 제 1 참조 전압에 상당하는 전압을 제 3 참조 전압으로 하고, 상기 제 3 참조 전압의 상기 제 2 분할 노드로의 입력 여부를 설정하기 위한 제 5 스위치 회로를 구비하고, 상기 제 1 변환 처리시에 상기 제 2 스위치 회로를 온 상태로 하고, 또한 상기 제 1 변환 처리시에 제 4 스위치 회로를 오프 상태로, 상기 제어신호에 의거하여 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수 개시시로부터 상기 전압 비교 회로의 출력 변화시까지의 동안에 상기 제 5 스위치 회로를 온 상태로 제어하고, 상기 제 3 용량 소자에 상기 전압 비교 회로의 출력 변화시의 상기 제 1 참조 전압값의 전압값을 유지하도록 구성되며, 상기 제 3 입력 회로가 상기 제 2 참조 전압을 상기 제 3 용량 소자의 입력단자에 직접 입력하도록 구성되어 있는 것을 제 3 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 2 램프전압 생성회로가 상기 제 2 변환 처리시에 있어서 상기 제 1 변환 처리시에 있어서의 상기 제 1 램프전압의 전압 변화 방향과는 역의 전압 변화 방향을 갖는 상기 제 2 램프전압을 생성하는 것을 제 4 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 전압 비교 회로가 인버터 회로와, 상기 인버터 회로의 입력단자와 출력단자를 단락하기 위한 제 6 스위치 회로를 구비하고, 상기 제 1 입력 회로에 의한 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 전에 상기 제 6 스위치 회로에 의해 소정의 초기화 기간, 상기 인버터 회로를 단락해 초기화하는 것을 제 5 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제어 회로가 상기 제 1 변환 처리에 있어서 상기 제 3 용량 소자에 입력되는 상기 제 1 램프전압의 전압 변화시부터 상기 제 1 램프전압의 전압 변화에 따라 변화되는 상기 제 3 용량 소자의 입력단 및 출력단의 전압값이 안정될 때까지의 동안에, 상기 제어신호에 의해 제어되는 상기 스위치 회로의 상태가 스위칭되지 않도록 상기 제어신호의 출력 타이밍을 제어하는 것을 제 6 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 1 램프전압이 상기 디지털 데이터의 비트수에 따라 미리 설정된 제 1 분해능에 따른 분해수로 상기 피변환 아날로그 전압신호의 전압폭을 분할한 제 1 변화량씩, 단계적으로 단조 변화하도록 구성되어 있고, 상기 제 2 램프전압이 대응하는 비트수의 값과 상기 제 1 분해능에 대응하는 비트수의 값의 합이 상기 디지털 데이터의 비트수의 값이 되도록 규정된 제 2 분해능에 따른 분해수로 상기 제 1 변화량을 분할한 제 2 변화량씩, 단계적으로 단조 변화하도록 구성되어 있는 것을 제 7 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 1 램프전압이 상기 피변환 아날로그 전압신호를 변환한 후의 디지털 데이터의 비트수에 따라 미리 설정된 제 1 분해능에 따른 분해수로 상기 피변환 아날로그 전압신호의 전압폭을 분할한 제 1 변화량씩, 단계적으로 단조 변화하도록 구성되어 있고, 상기 제 2 램프전압이 연속적으로 단조 변화하도록 구성되어 있는 것을 제 8 특징으로 한다.
본 발명에 의한 A/D 변환 회로는, 또한 상기 제 2 램프전압 생성회로가 상기 제 2 변환 처리의 실행 기간에 추가로, 상기 제 2 변환 처리 직전의 일정 기간 및 상기 제 2 변환 처리 직후의 일정 기간 중 어느 한쪽 또는 양쪽을 포함하는 기간에 상기 제 2 램프전압을 생성해 출력하도록 구성되어 있는 것을 제 9 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 고체 촬상 장치는, 광신호를 전기신호로 변환하는 고체 촬상 소자의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군과, 상기 고체 촬상 소자군의 열마다 각각 대응해서 설치된 상기 제 1∼제 9 특징의 A/D 변환 회로를 구성하는 상기 제 1 용량 소자, 상기 제 2 용량 소자, 상기 제 3 용량 소자, 상기 전압 비교 회로, 상기 제 1 입력 회로, 상기 제 2 입력 회로, 상기 제 3 입력 회로, 상기 제어 회로, 및 상기 기억 회로의 복수와, 상기 고체 촬상 소자군에 공통되어서 설치된 상기 제 1∼제 9 특징의 A/D 변환 회로를 구성하는 상기 제 1 램프전압 생성회로, 상기 제 2 램프전압 생성회로, 및 카운터 회로를 동일 칩 상에 구비하는 것을 특징으로 한다.
(발명의 효과)
상기 특징의 A/D 변환 회로에 의하면, 비교적 회로 면적이 작은 3개의 용량 소자와, 인버터 회로 등의 비교적 회로 면적이 작은 논리 회로로 구성되는 전압 비교 회로에 의해 서브레인징 방식의 A/D 변환 회로를 실현할 수 있으므로 회로 면적의 증대를 억제할 수 있다. 또한, 상기 특징의 A/D 변환기는 전압 비교 회로의 반전 레벨의 특성 불균일을 캔슬하는 오토 제로 기술을 이용하면서 제 1 용량 소자, 제 2 용량 소자 및 제 3 용량 소자를 차분 전압의 유지에 사용하고 있기 때문에, 제 1 용량 소자, 제 2 용량 소자 및 제 3 용량 소자의 용량값의 절대치의 불균일이 A/D 변환 결과에 직접적으로 영향을 주지 않는 구성으로 되어 있다. 따라서, 회로 상의 불균일에 기인한 변환 정밀도의 저하를 효과적으로 억제할 수 있다. 본 발명의 변환 정밀도의 저하를 효과적으로 방지할 수 있으므로, 본 발명이 고체 촬상 장치에 적용되었을 경우에는 촬상 화상에 화질 상의 노이즈가 발생하는 것을 보다 효과적으로 방지할 수 있다. 본 발명의 변환 정밀도의 저하를 효과적으로 방지할 수 있으므로 본 발명이 고체 촬상 장치에 적용되었을 경우에는 촬상 화상에 화질 상의 노이즈가 발생하는 것을 보다 효과적으로 방지할 수 있다. 즉, 상기 특징의 A/D 변환 회로에 의하면, 변환 정밀도의 저하 방지, 및 회로 규모의 증대 방지의 양쪽을 효과적으로 실현할 수 있다.
또한, 상기 제 4 특징의 A/D 변환 회로에 의하면, 제 1 램프전압의 전압 변화 방향과는 역의 전압 변화 방향을 갖는 제 2 램프전압을 생성하므로, 제 1 변환 처리 후의 제 3 용량 소자를 직접 제 2 변환 처리에서 사용하는 것이 가능하게 되어, 본 발명에 의한 A/D 변환 회로를 비교적 간단한 회로 구성으로 실현하는 것이 가능하게 된다.
상기 제 5 특징의 A/D 변환 회로에 의하면, 전압 비교 회로를 비교적 회로 면적이 작은 인버터 회로와 스위치 회로에 의해 구성하므로, 간단한 구성으로 전압 비교 회로를 실현할 수 있고, 또한 회로 규모의 증대를 억제할 수 있다.
상기 제 6 특징의 A/D 변환 회로에 의하면, 제 1 변환 처리에 있어서 제 1 램프전압의 전압 변화시부터 제 3 용량 소자의 입력단 및 출력단의 전압이 안정될 때까지의 동안에, 제어신호에 의해 제어되는 스위치 회로의 상태가 스위칭되지 않도록 구성했으므로, 제 1 변환 처리에 있어서 제 3 용량 소자의 입력단 또는 출력단의 전압을 충분하게 세틀링(settling)시킬 수 있어, 제 3 용량 소자에 있어서 제 1 램프전압의 전압값이 안정된 상태에서 전압을 유지하는 것이 가능하게 된다. 이것에 의해, 회로에 기인한 불균일을 효과적으로 저감하는 것이 가능하게 된다. 또한, 상기 제 6 특징의 A/D 변환 회로가 고체 촬상 장치에 적용될 경우에는, 노이즈에 의한 화질의 저하를 효과적으로 방지하는 것이 가능하게 된다.
상기 제 8 특징의 A/D 변환 회로에 의하면, 제 2 램프전압이 연속적으로 단조 변화하도록 구성되어 있고, 전압 비교 회로의 출력 변화시에 제 3 용량 소자에 제 1 램프전압을 유지하는 제 1 처리의 경우에는 일정 기간 안정되게 같은 전압값으로 되는 제 1 램프전압을 사용하고, 제 2 램프전압의 유지를 행하지 않는 제 2 변환 처리의 경우에는 단조 증가성이 우수한 제 2 램프전압을 사용한다. 이것에 의해, 제 2 변환 처리에 있어서 카운터 회로의 주파수를 향상시키는 것이 가능하게 되어 비교적 용이하게 비트 해상도를 고정밀도화 할 수 있다.
상기 제 9 특징의 A/D 변환 회로에 의하면, 제 2 램프전압 생성회로가 제 2 변환 처리의 실행 기간에 추가로, 제 2 변환 처리 직전의 일정 기간 및 제 2 변환 처리 직후의 일정 기간 중 어느 한쪽 또는 양쪽을 포함하는 기간에 제 2 램프전압을 생성하도록 구성했으므로, 예를 들면, 제 2 변환 처리에서 사용하는 피변환 아날로그 전압신호의 차분 전압과, 제 1 변환 처리에 있어서의 전압 비교 회로의 출력 변화시의 제 1 램프전압의 차가 매우 작을 경우, 또는 차분 전압의 값이 제 1 변화량의 값과 대략 같을 경우에, 차분 전압에 오프셋 전압이 발생하여 제 2처리에 있어서 전압 비교 회로가 차분 전압을 검출할 수 없는 등의 문제를 보다 효과적으로 회피하는 것이 가능하게 된다.
상기 특징의 고체 촬상 장치에 의하면, 상기 제 1∼제 10 특징의 A/D 변환 회로를 이용하여 구성하므로, 비교적 프레임 레이트(frame rate)를 고속으로 할 수 있는 서브레인징 방식의 A/D 변환 회로를 사용하면서 A/D 변환 회로에 의한 회로 면적의 증대를 억제할수 있고, 또한 트랜지스터 소자나 용량 소자의 특성의 불균일에 기인하는 노이즈의 발생을 효과적으로 방지할 수 있어, 노이즈의 발생에 기인하는 변환 정밀도의 저하를 효과적으로 방지할 수 있다. 또한, 상기 특징의 고체 촬상 장치에 의하면 A/D 변환 회로에 있어서의 노이즈의 발생을 효과적으로 방지할 수 있으므로, 예를 들면 촬상 화상에 세로선 형상의 노이즈가 생기는 등, 촬상 화상의 화질 저하를 보다 효과적으로 방지할 수 있다.
도 1은 본 발명에 의한 고체 촬상 장치의 제 1 실시형태에 있어서의 개략 구성예를 나타내는 개략 부분 블럭도,
도 2는 본 발명에 의한 A/D 변환 회로의 제 1 실시형태에 있어서의 개략 구성예를 나타내는 개략 회로도,
도 3은 본 발명에 의한 A/D 변환 회로의 제 1 실시형태에 있어서의 각 단자의 파형을 나타내는 개략 파형도,
도 4는 본 발명에 의한 고체 촬상 장치의 제 1 실시형태에 있어서의 개략 구성예를 나타내는 개략 부분 블럭도,
도 5는 본 발명에 의한 A/D 변환 회로의 제 2 실시형태에 있어서의 개략 구성예를 나타내는 개략 회로도,
도 6은 본 발명에 의한 A/D 변환 회로의 제 2 실시형태에 있어서의 각 단자의 파형을 나타내는 개략 파형도,
도 7은 본 발명에 의한 A/D 변환 회로의 별도의 실시형태에 있어서의 제 2 램프전압의 개략 전압 파형예를 나타내는 개략 파형도,
도 8은 일반적인 서브레인징 방식의 열병렬형 A/D 변환 회로의 각 전압의 관계를 나타내는 설명도,
도 9는 일반적인 서브레인징 방식의 열병렬형 A/D 변환 회로에서 사용하는 램프전압의 개략 구성예를 나타내는 파형도,
도 10은 종래 기술에 의한 고체 촬상 장치의 개략 구성예를 나타내는 개략 부분 회로도,
도 11은 종래 기술에 의한 열병렬형 A/D 변환 회로에 있어서의 신호파형 및 내부상태를 나타내는 파형도,
도 12는 종래 기술에 의한 열병렬형 A/D 변환 회로에서 사용하는 램프전압의 개략 구성예를 나타내는 파형도,
도 13은 종래 기술에 의한 차분 검출 회로 내장형의 서브레인징 방식의 열병렬형 A/D 변환 회로의 부분 개략 구성예를 나타내는 개략 부분 회로도,
도 14는 종래 기술에 의한 용량비 사용형의 서브레인징 방식의 열병렬형 A/D 변환 회로의 부분 개략 구성예를 나타내는 개략 부분 회로도,
도 15는 종래 기술에 의한 적분 회로 내장형의 서브레인징 방식의 열병렬형 A/D 변환 회로의 부분 개략 구성예를 나타내는 개략 부분 회로도,
도 16은 종래 기술에 의한 적분 회로 내장형의 서브레인징 방식의 열병렬형 A/D 변환 회로의 부분 개략 구성예를 나타내는 개략 부분 회로도.
이하, 본 발명에 의한 A/D 변환 회로 및 고체 촬상 장치(이하, 적당하게 「본 발명 회로」, 「본 발명 장치」라고 약칭함)의 실시형태를 도면에 의거하여 설명한다.
<제 1 실시형태>
본 발명 회로 및 본 발명 장치의 제 1 실시형태에 대해서, 도 1∼도 3을 기초로 설명한다.
우선, 본 발명 회로 및 본 발명 장치의 구성에 대해서, 도 1 및 도 2를 기초로 설명한다. 여기에서, 도 1은 본 발명 회로(100A)를 탑재한 본 발명 장치(1A)의 개략 구성예를 나타내고 있고, 도 2는 본 실시형태의 본 발명 회로(100A)의 개략 구성예를 나타내고 있다.
또한, 본 발명 회로(100A)는 피변환 아날로그 전압신호(Vpix)를 변환한 후의 디지털 데이터 중 최상위 비트를 포함하는 연속된 일부 비트의 값을 구하는 제 1 변환 처리와, 제 1 변환 처리 종료 후에 디지털 데이터의 미변환 비트의 값을 구하는 제 2 변환 처리의 2단계의 변환 처리를 실행하는 서브레인징 방식의 A/D 변환 회로이다. 또한, 본 실시형태에서는 간단히 하기 위해서, 피변환 아날로그 전압신호(Vpix)를 변환한 후의 디지털 데이터가 4비트(=24) 구성일 경우를 상정하고 있고, 제 1 변환 처리에서는 상위 2비트를, 제 2 변환 처리에서는 하위 2비트를 변환한다. 상위 비트와 하위 비트의 분할 방법은 임의이지만, 변환 처리 시간의 단축의 관점으로부터 상위 비트의 비트수와 하위 비트의 비트수의 차가 최소가 되도록 설정하는 것이 바람직하다.
본 발명 장치(1A)는, 도 1에 나타내는 바와 같이, 광신호를 아날로그 전압신호(Vpix)로 변환하는 고체 촬상 소자(PIXij)(i=1∼m, j=1∼n)의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군(IPD)과, 고체 촬상 소자군(IPD)의 열마다 각각 대응해서 설치된 A/D 변환 유닛(10)의 복수와, 고체 촬상 소자군(IPD)의 열마다 각각 대응해서 설치된 기억 회로(50)와, 고체 촬상 소자군(IPD)에 공통해서 설치된 제 1 변환 처리에서 사용하는 제 1 램프전압(Vrc)을 생성하는 제 1 램프전압 생성회로(21)와, 제 2 변환 처리에서 사용하는 제 2 램프전압(Vrf)을 생성하는 제 2 램프전압 생성회로(22)와, A/D 변환 유닛(10)에서 사용하는 각종 클럭신호나 제어신호를 생성하는 제어신호 생성회로(30)와, 제 1 램프전압(Vrc)의 전압 변화 및 제 2 램프전압(Vrf)의 전압 변화에 따라 계수한 디지털값을 출력하는 카운터 회로(40)와, 판독 처리시에 판독 대상 행을 선택하는 수직 디코더(VD)와, 판독 처리시에 판독 대상 열을 선택하는 수평 디코더(HD)를 동일 칩 상에 구비해서 구성되어 있다.
구체적으로는, 본 발명 회로(100A)는, 도 1 및 도 2에 나타내는 바와 같이, A/D 변환 유닛(10), 기억 회로(50), 제 1 램프전압 생성회로(21), 제 2 램프전압 생성회로(22), 제어신호 생성회로(30), 및 카운터 회로(40)로 구성되어 있다.
A/D 변환 유닛(10)은, 도 2에 나타내는 바와 같이, 제 1 용량 소자(C1)와, 출력단이 제 1 용량 소자(C1)의 입력단에 접속된 제 2 용량 소자(C2)와, 출력단이 제 2 용량 소자(C2)의 입력단에 접속된 제 3 용량 소자(C3)와, 입력단자에 제 1 용량 소자(C1)의 출력단이 접속되고, 입력단자의 전압값과 소정의 역치 전압값(Vth)을 비교하는 전압 비교 회로(CMP)와, 제 1 용량 소자(C1)와 제 2 용량 소자(C2) 사이의 제 1 중간 노드(N1)에 외부 입력된 피변환 아날로그 전압신호(Vpix)를 입력하는 제 1 입력 회로와, 제 2 용량 소자(C2)와 제 3 용량 소자(C3) 사이의 제 2 중간 노드(N2)에 제 1 변환 처리를 위한 제 1 참조 전압을 입력하는 제 2 입력 회로와, 제 3 용량 소자(C3)의 입력단에 제 2 변환 처리를 위한 제 2 참조 전압을 입력하는 제 3 입력 회로와, 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화시에 제 3 용량 소자(C3)에 제 1 참조 전압의 전압값을 유지하기 위한 제어신호(Vctl)를 생성하는 제어 회로(12)를 구비해서 구성되어 있다.
보다 상세하게는, 제 1 입력 회로는 피변환 아날로그 전압신호(Vpix)의 제 1 중간 노드(N1)로의 입력 여부를 설정하기 위한 스위치 회로(SW1)를 구비하고, 제 1 변환 처리에 있어서의 카운터 회로(40)의 계수 개시 전의 소정 기간에 스위치 회로(SW1)를 온 상태로 하도록 구성되어 있다.
제 2 입력 회로는 제 1 참조 전압의 제 2 중간 노드(N2)로의 입력 여부를 설정하기 위한 스위치 회로(SW2)를 구비하고, 제 1 변환 처리시에 스위치 회로(SW2)를 온 상태로 하도록 구성되어 있다.
제 3 입력 회로는 제 2 참조 전압의 제 3 용량 소자(C3)로의 입력 여부를 설정하기 위한 스위치 회로(SW3)를 구비하고, 제 3 중간 노드(N3)에 의해 제 3 용량 소자(C3)의 입력단과 스위치 회로(SW3)가 접속되어 있다. 제 3 입력 회로는 제어신호(Vctl)에 의거하여 전압 비교 회로(CMP)의 출력 변화시부터 제 2 변환 처리의 개시시까지의 동안, 스위치 회로(SW3)를 오프 상태로 하도록 구성되어 있다.
전압 비교 회로(CMP)는 인버터 회로와, 인버터 회로의 입력단자와 출력단자를 단락하기 위한 스위치 회로(SW6)를 구비하고, 제 1 입력 회로에 의한 피변환 아날로그 전압신호(Vpix)의 제 1 중간 노드(N1)로의 입력 전에 스위치 회로(SW6)에 의해 소정의 초기화 기간, 인버터 회로를 단락해 초기화한다.
제어 회로(12)는, 도 2에 나타내는 바와 같이, 부정 논리적 회로(123)로부터 출력되는 전압 비교 회로(CMP)의 출력신호(Vcp)의 반전신호와, 제 1 변환 처리의 실행 기간인 것을 나타내는 외부 입력신호(C_PH)의 부정 논리적을 연산하는 부정 논리적 회로(122)와, 부정 논리적 회로(122)로부터의 출력신호를 외부 입력되는 클럭신호(SCLK)의 상승으로 래치(latch)해 출력하는 D 플립플롭 회로(DFF 회로)(121)를 구비해서 구성되어 있다. 또한, 본 실시형태에서는 후술하는 제 1 램프전압 생성회로(21)에 있어서 제 1 램프전압(Vrc)을 생성하는데에 사용되는 클럭신호(CLK)에 대하여, 클럭신호(SCLK)는 주파수는 같지만 용량 소자(C3)의 입력단 및 출력단의 전압의 세틀링 시간을 고려하여 3/4주기 후에 어긋난 위상으로 설정되어 있다. 이것에 의해, 제 1 변환 처리에 있어서 제 1 램프전압(Vrc)이 안정되어 있는 기간에 스위치 회로(SW3)를 스위칭하는 것이 가능하게 된다.
제 1 램프전압 생성회로(21)는 클럭신호(CLK)에 동기하고, 적어도 제 1 변환 처리의 실행 기간에 전압값이 단계적으로 단조 변화하는 제 1 램프전압(Vrc)을 생성하여 제 1 참조 전압으로서 출력한다. 보다 상세하게는, 제 1 램프전압(Vrc)은 디지털 데이터의 비트수에 따라 미리 설정된 제 1 분해능(R1)에 따른 분해수로 피변환 아날로그 전압신호(Vpix)의 전압폭을 분할한 제 1 변화량(ΔV1)씩, 단계적으로 단조 변화하도록 구성되어 있다.
보다 구체적으로는, 본 실시형태에서는 제 1 변환 처리에서 상위 2비트를 변환하기 때문에 제 1 분해능(R1)을 2비트로 설정한다. 이 경우, 제 1 분해능(R1)에 따른 분해수는 2R1=22=4가 되고, 피변환 아날로그 전압신호(Vpix)의 전압폭을 4분할한 전압값이 제 1 변화량(ΔV1)이 된다[즉, 제 1 변화량(ΔV1)×4가 피변환 아날로그 전압신호(Vpix)의 전압폭과 같아진다].
또한, 본 실시형태에서는, 후술하는 도 3에 나타내는 바와 같이, 피변환 아날로그 전압신호(Vpix)의 화상 도입시의 전압값이 피변환 아날로그 전압신호(Vpix)의 리셋 레벨보다 낮아질 경우를 상정하고 있기 때문에 제 1 램프전압(Vrc)이 단계적으로 단조 증가할 경우를 상정해서 설명하지만, 피변환 아날로그 전압신호(Vpix)나 다른 회로의 구성 등에 따라서는 단계적으로 단조 감소하도록 구성해도 좋다.
제 2 램프전압 생성회로(22)는 클럭신호(CLK)에 동기하고, 적어도 제 2 변환 처리의 실행 기간에 전압값이 단계적으로 단조 변화하는 제 2 램프전압(Vrf)을 생성하여 제 2 참조 전압으로서 출력한다. 보다 상세하게는, 제 2 램프전압(Vrf)은 대응하는 비트수의 값(R2)과 제 1 분해능(R1)에 대응하는 비트수의 값의 합이 디지털 데이터의 비트수의 값이 되도록 규정된 제 2 분해능(R2)에 따른 분해수로 제 1 변화량(ΔV1)을 분할한 제 2 변화량(ΔV2)씩, 단계적으로 단조 변화하도록 구성되어 있다.
보다 구체적으로는, 제 2 분해능(R2)은 디지털 데이터의 비트수=제 1 분해능의 비트수(R1)+제 2 분해능의 비트수(R2)가 되도록 설정되어 있다. 본 실시형태에서는, 상술한 바와 같이, 디지털 데이터의 비트수가 4, 제 1 분해능(R1)이 2비트로 설정되어 있으므로 제 2 분해능(R2)은 2비트가 된다. 따라서, 제 2 분해능(R2)에 따른 분해수는 2R2=22=4가 되고, 제 2 변화량(ΔV2)=제 1 변화량(ΔV1)/4가 된다.
또한, 본 실시형태에서는 제 2 변환 처리에 있어서의 제 2 램프전압(Vrf)의 전압 변화 방향은 제 1 변환 처리시에 있어서의 제 1 램프전압(Vrc)의 전압 변화 방향과는 역으로 되도록 구성되어 있다. 즉, 본 실시형태에서는 제 2 램프전압(Vrf)은, 후술하는 도 3에 나타내는 바와 같이, 제 2 변환 처리시에 단계적으로 단조 감소하도록 구성되어 있다. 또한, 제 1 램프전압(Vrc)이 단조 감소하도록 구성되어 있을 경우나 회로 구성에 따라서는 단조 증가하도록 구성해도 좋다.
제어신호 생성회로(30)는 A/D 변환 유닛(10)에서 사용하는 각종 클럭신호나 제어신호, 구체적으로는, 도 3에 나타내는 클럭신호(CLK), 클럭신호(SCLK), 제 1 변환 처리의 실행 기간인 것을 나타내는 신호(C_PH)를 생성한다. 또한, 제어신호 생성회로(30)는 스위치 회로(SW6, SW3, SW2)의 온 상태 및 오프 상태의 스위칭을 제어하기 위한 제어신호를 생성한다.
기억 회로(50)는 고체 촬상 소자군(IPD)의 열마다, 상위 비트용 기억 영역(51)과 하위 비트용 기억 영역(52)을 구비해서 구성되어 있고, 제 1 변환 처리시에 있어서의 A/D 변환 유닛(10)의 출력 변화시에 카운터 회로(40)로부터 출력되는 디지털값을 상위 비트용 기억 영역(51)에, 제 2 변환 처리시에 있어서의 A/D 변환 유닛(10)의 출력 변화시에 카운터 회로(40)로부터 출력되는 디지털값을 하위 비트용 기억 영역(52)에 각각 기억한다.
보다 상세하게는, 본 실시형태에서는 전압 비교 회로(CMP)의 출력 레벨이 H레벨로부터 L레벨로 천이했을 때에 상위 비트용 기억 영역(51)에 카운터 회로(40)로부터 출력되는 디지털값(Cu)을 기억하고, 전압 비교 회로(CMP)의 출력 레벨이 L레벨로부터 H레벨로 천이했을 때에 하위 비트용 기억 영역(52)에 카운터 회로(40)로부터 출력되는 디지털값(Cl)을 기억한다. 이와 같이 구성하면, 기억 회로(50)의 상위 비트용 기억 영역(51) 및 하위 비트용 기억 영역(52)에 카운터값을 기억할 때에 복잡한 제어 회로(12)를 필요로 하지 않아 회로 구성을 간소화할 수 있다.
이어서, 본 발명 회로(100A) 및 본 발명 장치(1A)의 동작에 대해서, 도 3을 기초로 설명한다. 여기에서, 도 3은 본 실시형태의 본 발명 회로(100A)에 있어서의 각 신호파형 및 내부 상태를 나타내고 있다.
시간 t0에 있어서 촬상 처리가 개시되면, 본 발명 장치(1A)는 우선, 시간 t1에 있어서 본 발명 회로(100A)를 구성하는 각 회로를 초기화하는 초기화 처리가 개시된다. 초기화 처리에서는 고체 촬상 소자(PIXij)의 리셋 레벨의 전압(Vrst)의 샘플링을 행한다.
구체적으로는, 시간 t1에서는, 도 3에 나타내는 바와 같이, 고체 촬상 소자(PIXij)로부터 출력되는 피변환 아날로그 전압신호(Vpix)의 전압값은 리셋 레벨(Vrst), 제 1 램프전압(Vrc)의 전압값은 초기 레벨(Vrc0), 제 2 램프전압(Vrf)의 전압값은 초기 레벨(Vrf0)로 되어 있다. 또한, 스위치 회로(SW1, SW2, SW6)는 오프 상태, 스위치 회로(SW3)는 온 상태로 되어 있다.
시간 t1에 있어서, 초기화 처리가 개시되면 스위치 회로(SW6)를 온 상태로 해서 전압 비교 회로(CMP)의 입력단자와 출력단자를 단락함으로써 용량 소자(C1)의 출력단에 전압 비교 회로(CMP)의 반전 레벨(Vth)의 전압이 입력된다. 또한, 시간 t1에 있어서, 스위치 회로(SW1)를 온 상태로 함으로써 용량 소자(C1)의 입력단[제 1 중간 노드(N1)]에 수직 디코더(VD)에 의해 선택된 판독 대상 행의 고체 촬상 소자(PIX)로부터 출력되는 리셋 레벨(Vrst)의 전압신호가 입력된다.
또한, 이 때의 제 3 중간 노드(N3)의 전압 레벨은, 도 3에 나타내는 바와 같이, 스위치 회로(SW3)가 온 상태이기 때문에 스위치 회로(SW3)를 통해서 입력되는 제 2 램프전압(Vrf)과 같은 전압 레벨, 즉 초기 레벨(Vrf0)이 된다.
계속해서, 시간 t2에서는 스위치 회로(SW6)를 오프 상태로 해서 전압 비교 회로(CMP)의 단락을 해제함으로써 용량 소자(C1)에 리셋 레벨(Vrst)과 전압 비교 회로(CMP)의 반전 레벨(Vth)의 차분 전압이 유지되어 초기화 처리가 종료된다. 그 후에 고체 촬상 소자(PIX)의 촬상 동작에 의해 촬상 대상의 광량에 따른 화소 레벨(Vsig)[본 실시형태의 고체 촬상 소자(PIX)에서는 전압(Vsig) < 전압(Vrst)]의 피변환 아날로그 전압신호(Vpix)가 고체 촬상 소자(PIX)로부터 출력된다. 여기에서, 피변환 아날로그 전압신호(Vpix)의 화소 레벨(Vsig)과 리셋 레벨(Vrst)의 차분 전압(Va)[(Vsig-Vrst)의 절대값]이 제 1 변환 처리의 처리 대상이 된다.
시간 t3에서는 화상 도입 처리에 있어서의 고체 촬상 소자(PIXij)의 시그널 레벨(Vsig)의 샘플링 처리를 개시한다.
구체적으로는, 시간 t3에 있어서 스위치 회로(SW1)를 온 상태로 유지하고, 스위치 회로(SW2)를 온 상태로 한다. 이것에 의해, 용량 소자(C2)의 입력단[제 2 중간 노드(N2)]에 초기 레벨(Vrc0)의 제 1 램프전압(Vrc)이 입력되고, 용량 소자(C2)의 출력단[제 1 중간 노드(N1)]에 화소 레벨(Vsig)의 피변환 아날로그 전압신호(Vpix)가 입력된다.
시간 t4에 있어서 스위치 회로(SW1)를 오프 상태로 함으로써 용량 소자(C2)에 시간 t4에 있어서의 제 1 램프전압(Vrc)의 전압값[초기 레벨(Vrc0)]과 피변환 아날로그 전압신호(Vpix)의 전압값[화소 레벨(Vsig)]의 차분 전압이 유지되고, 고체 촬상 소자(PIXij)의 시그널 레벨(Vsig)의 샘플링 처리가 종료된다.
시간 t5에 있어서 제 1 변환 처리의 실행 기간을 나타내는 외부 입력신호(C_PH)가 H레벨이 되면, 상위 비트의 값을 구하는 제 1 변환 처리와 제 2 변환 처리에서 사용하는 전압을 유지하는 샘플링 홀드 처리를 개시한다. 제 1 변환 처리에서는 제 1 램프전압 생성회로(21)는 본 발명 장치(1A)의 클럭신호(CLK)에 동기하여, 제 1 변화량(ΔV1)씩 단계적으로 단조 증가하는 제 1 램프전압(Vrc)을 생성한다. 카운터 회로(40)는 클럭신호(CLK)에 동기하여 램프전압의 증가에 따라 0로부터 1씩 값을 가산하고, 연산 결과의 디지털값(Cu)[(x-1):0](x는 상위 비트의 비트수, 본 실시형태에서는 2)을 출력한다. 또한, 제 1 램프전압(Vrc)의 전압 레벨(Vrck)(k=Cu)은 초기 레벨(Vrc0)에 제 1 변화량(ΔV1)×카운터값(Cu)을 가산한 값(Vrc0+ΔV1×Cu)으로 된다.
또한, 이 때 제 2 중간 노드(N2)는, 도 2에 나타내는 바와 같이, 제 1 램프전압(Vrc)의 초기 레벨(Vrc0)로 되어 있다. 또한, 시간 t5에 있어서 스위치 회로(SW2)가 온 상태이기 때문에 시간 t5 이후, 제 2 중간 노드(N2)에는 직접적으로 제 1 램프전압(Vrc)이 입력되게 되고, 도 3에 나타내는 바와 같이, 제 1 램프전압(Vrc)이 상승할 때마다 제 2 중간 노드(N2)의 전압 레벨도 상승한다. 또한, 도 2에 나타내는 바와 같이, 스위치 회로(SW2)의 온 저항에 의해 제 2 중간 노드(N2)의 전압파형은 제 1 램프전압(Vrc)의 전압파형에 대하여 둔해진 파형으로 되기 때문에 제 2 중간 노드(N2)의 전압의 세틀링 시간을 고려하여 스위치 회로(SW2)의 온 저항을 설계한다.
또한, 제 3 중간 노드(N3)는, 도 2에 나타내는 바와 같이, 제 3 용량 소자(C3) 및 스위치 회로(SW2)를 통해서 제 1 램프전압(Vrc)이 입력되는 구성으로 되어 있고, 제 3 용량 소자(C3)의 용량성 커플링에 의해, 도 3에 나타내는 바와 같이, 제 1 램프전압(Vrc)이 상승할 때마다 순간적으로 전압 레벨이 상승한다. 그 후에 스위치 회로(SW3)의 온 저항과 제 3 용량 소자(C3)의 RC 시정수에 따라 제 3 중간 노드(N3)의 전압 레벨이 본래의 전압 레벨(Vrf0)로 되돌아온다. 또한, 제 3 용량 소자(C3)의 용량은 열 노이즈인 kT/C 노이즈(k:볼츠만 정수, T:절대온도, C:용량값)에 의한 랜덤 불균일과, 본 발명 회로(100A)에 요구되는 분해능(화질 정밀도), 피변환 아날로그 전압신호(Vpix)의 전압폭[풀레인지(full-range), 제 1 변화량(ΔV1)×4]에 의거하여 설정한다. 또한, 스위치 회로(SW3)의 온 저항은 제 3 용량 소자(C3)의 용량과, 제 3 중간 노드(N3)의 전압 레벨이 순간적인 상승으로부터 본래의 전압 레벨(Vrf0)로 돌아올 때까지의 세틀링 시간을 고려해서 설계한다.
시간 t6에 있어서 제 1 램프전압(Vrc)의 전압 레벨(Vrck)(k=Cu)이 제 1 램프전압(Vrc)의 초기 전압 레벨(Vrc0)에 차분 전압(Va)을 가산한 값보다 커지면, 즉 용량 소자(C1)의 출력단의 전압 레벨이 전압 비교 회로(CMP)의 반전 레벨(Vth)보다 높아지면, 전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 H레벨로부터 L레벨로 반전한다. 이 때의 카운터값(Cu)이 상위 비트의 변환 결과가 되고, 상위 비트용 기억 영역(51)에 기억된다. 또한, 도 3에서는 1개의 A/D 변환 유닛(10)에 대해서 나타내고 있지만, 전압 비교 회로(CMP)의 출력신호(Vcp)의 레벨이 반전하는 시간은 고체 촬상 소자(PIX)마다 다르다.
여기에서, 수식 4 및 수식 5는 본 발명 회로(100A)에 있어서, 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 입력 전압(Vin)에 대해서 전압 비교 회로(CMP)의 역치 전압값(Vth), 고체 촬상 소자(PIXij)의 초기 레벨(Vrst), 촬상 동작시의 고체 촬상 소자(PIXij)의 화소 레벨(Vsig), 제 1 램프전압(Vrc)의 초기 레벨(Vrc0)을 이용하여 나타내고 있다.
[수식 4]
Vin=Vrc+(Vsig-Vrc0)+(Vth-Vrst)
[수식 5]
Vin-Vth=Vrc-{Vrc0+(Vrst-Vsig)}
따라서, 수식 4, 수식 5 및 도 3으로부터, 제 1 변환 처리에 있어서 전압 비교 회로(CMP)의 출력 변화시에 있어서의 제 1 램프전압(Vrc)은 이하의 수식 6으로 나타내어진다. 또한, 수식 6에 나타내는 제 1 램프전압(Vrc)은 정상 기간에 있어서의 전압 레벨 뿐만 아니라, 상승시의 순간적인 전압 레벨을 포함해서 나타내고 있다.
[수식 6]
Vrc=Vrc0+(Vrst-Vsig)=Vrc0+Va
(단, Vin-Vth=0)
전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 반전하면 제어 회로(12)에서는 제어신호 생성회로(30)로부터 출력되는 클럭신호(SCLK)의 상승(시간 t7)으로 스위치 회로(SW3)를 오프 상태로 하기 위한 제어신호(Vctl)를 출력한다. 보다 상세하게는, 전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 반전하기 전은 전압 비교 회로(CMP)의 출력신호(Vcp)가 H레벨이며, 외부 입력신호(C_PH)가 H레벨이기 때문에 부정 논리적 회로(122)의 출력신호는 H레벨로 되어 있다. 전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 반전하면 전압 비교 회로(CMP)의 출력신호(Vcp)가 L레벨로 되기 때문에 부정 논리적 회로(122)의 출력신호는 L레벨로 된다. 이것에 의해, 시간 t7에 있어서 DFF 회로(121)로부터 클럭신호(SCLK)의 상승에 의해 스위치 회로(SW3)를 온 상태로부터 오프 상태로 하는 제어신호(Vctl)가 출력된다. 또한, 클럭신호(SCLK)는 제 1 램프전압(Vrc)의 전압 변화시에 스위치 회로(SW3)가 스위칭되지 않도록, 위상이 제 1 램프전압 생성회로(21)의 클럭신호(CLK)와는 다른 위상, 여기에서는 용량 소자(C3)의 입력단 및 출력단의 전압의 세틀링 시간을 고려하여 3/4주기 후에 어긋난 위상으로 설정되어 있다. 이것에 의해, 스위치 회로(SW3)를 제 1 램프전압(Vrc)이 안정되어 있는 기간에 스위칭하는 것이 가능하게 된다.
여기에서, 시간 t6에서는, 도 3에 나타내는 바와 같이, 용량 소자(C3)의 입력단에는 제 2 램프전압(Vrf)의 초기 레벨(Vrf0)이, 용량 소자(C3)의 출력단에는 제 1 램프전압(Vrc)의 전압 레벨(Vrck)이 입력되어 있다. 시간 t7에 있어서, 스위치 회로(SW3)가 오프 상태로 됨으로써 용량 소자(C3)에 제 1 램프전압(Vrc)의 전압 레벨(Vrck)과 제 2 램프전압(Vrf)의 초기 레벨(Vrf0)의 차분 전압(Vrck-Vrf0)이 유지된다.
시간 t8에 있어서, 제 1 변환 처리의 실행 기간을 나타내는 외부 입력신호(C_PH)가 L레벨로 되면, 제 1 램프전압(Vrc)의 입력 여부를 설정하는 스위치 회로(SW2)를 오프 상태로 해서 제 1 변환 처리를 종료한다. 또한, 시간 t8에 있어서 외부 입력신호(C_PH)가 L레벨로 변화됨으로써 제어 회로(12)에서는 부정 논리적 회로(122)의 출력 레벨이 L레벨로부터 H레벨로 천이하고, 다음 클럭신호(SCLK)의 상승(시간 t9)에 의해 DFF 회로(121)로부터 스위치 회로(SW3)를 오프 상태로부터 온 상태로 하는 제어신호(Vctl)가 출력된다.
시간 t9에 있어서, 클럭신호(SCLK)의 상승에 동기해서 스위치 회로(SW3)가 온 상태가 되면 제 2 변환 처리를 개시한다. 제 2 변환 처리에서는 제 2 램프전압 생성회로(22)는 본 발명 장치(1A)의 클럭신호(CLK)에 동기해서 제 2 변화량(ΔV2)씩 단계적으로 단조 감소하는 제 2 램프전압(Vrf)을 생성한다. 카운터 회로(40)는 클럭신호(CLK)에 동기해서 하위 비트의 최대값으로부터 1씩 값을 감산하고, 연산 결과의 디지털값(Cl)[(y-1):0](y는 하위 비트의 비트수, 본 실시형태에서는 2)을 출력한다. 여기에서, 본 실시형태에서는 하위 비트가 2비트로 설정되어 있고, 0∼3의 값을 취하기 때문에 하위 비트의 최대값은 3이 된다. 또한, 제 2 램프전압(Vrf)의 전압 레벨(Vrfh)(h=Cl)은 초기 레벨(Vrf0)로부터 제 2 변화량(ΔV2)×카운터값(Cl)을 감산한 값(Vrf0-ΔV2×Cl)으로 된다.
또한, 시간 t9에 있어서, 스위치 회로(SW3)가 온 상태로 스위칭되었을 때에 제 3 중간 노드(N3)는, 도 2에 나타내는 바와 같이, 스위치 회로(SW3)를 통해서 제 2 램프전압(Vrf)이 입력되는 구성으로 된다. 따라서, 이 때의 제 3 중간 노드(N3)의 전압 레벨은 제 2 램프전압(Vrf)의 초기 레벨(Vrf0)로 된다. 시간 t9 이후, 스위치 회로(SW3)가 온 상태인 동안, 제 3 중간 노드(N3)의 전압 레벨은 제 2 램프전압(Vrf)의 전압 레벨과 같아진다.
또한 시간 t9에 있어서, 스위치 회로(SW3)가 온 상태로 스위칭되었을 때에 제 2 중간 노드(N2)의 전압 레벨은 제 3 중간 노드(Vrf0)와의 사이에서 전압차가 유지되므로, 도 3에 나타내는 바와 같이, 전압 레벨(Vrck)로 안정되게 된다. 제 2 변환 처리가 개시되어 스위치 회로(SW3)를 통해서 단계적으로 단조 감소하는 제 2 램프전압(Vrf)이 입력되면, 제 2 중간 노드(N2)의 전압 레벨은 제 2 램프전압(Vrf)과 마찬가지로 제 2 변화량(ΔV2)씩 단조 감소한다.
시간 t10으로 되면, 전압 비교 회로(CMP)에 입력되는 신호의 전압 레벨이 역치 전압값(Vth)보다 작아지고, 전압 비교 회로(CMP)의 출력이 L레벨로부터 H레벨로 천이한다. 이 때의 카운터값(Cl)[(y-1):0](y는 하위 비트의 비트수, 본 실시형태에서는 2)이 하위 비트의 변환 결과가 되고, 하위 비트용 기억 영역(52)에 기억된다. 또한, 제 1 변환 처리의 경우와 마찬가지로, 제 2 변환 처리에 있어서 전압 비교 회로(CMP)의 출력신호(Vcp)의 레벨이 반전하는 시간은 고체 촬상 소자(PIX)마다 다르다.
여기에서, 수식 7 및 수식 8은 본 발명 회로(100A)에 있어서 제 2 변환 처리에 있어서의 전압 비교 회로(CMP)의 입력 전압(Vin)에 대해서, 전압 비교 회로(CMP)의 역치 전압값(Vth), 고체 촬상 소자(PIXij)의 초기 레벨(Vrst), 촬상 동작시의 고체 촬상 소자(PIXij)의 화소 레벨(Vsig), 제 2 램프전압(Vrf)의 초기 레벨(Vrf0), 제 1 램프전압(Vrc)의 초기 레벨(Vrc0)을 이용하여 나타내고 있다. 또한, 전압 레벨(Vrck)은 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화 후의 제 1 램프전압(Vrc)의 정상 기간에 있어서의 전압 레벨이다.
[수식 7]
Vin
=Vrf+(Vrck-Vrf0)+(Vsig-Vrc0)+(Vth-Vrst)
[수식 8]
Vin-Vth
=Vrf-{Vrf0+(Vrst-Vsig)-(Vrck-Vrc0)}
=Vrf-{Vrf0-ΔV}
(ΔV=(Vrst-Vsig)-(Vrck-Vrc0)=Va-ΔVrc)
따라서, 수식 7, 수식 8 및 도 3으로부터, 제 2 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화시, 즉 Vin-Vth=0이 될 때의 제 2 램프전압(Vrf)은 이하의 수식 9로 나타내어진다. 또한, 전압 레벨(Vrf)은 제 2 램프전압(Vrf)의 정상기간에 있어서의 전압 레벨 뿐만 아니라, 상승시의 순간적인 전압 레벨을 포함하는 것으로 한다.
[수식 9]
Vrf=Vrf0-ΔV
(단, Vin-Vth)
<제 2 실시형태>
본 발명 회로 및 본 발명 장치의 제 2 실시형태에 대해서 도 4∼도 6을 기초로 설명한다. 또한, 본 실시형태에서는 상기 제 1 실시형태와는 A/D 변환 유닛 및 제 1 램프전압 생성회로의 구성이 다른 경우에 대하여 설명한다.
우선, 본 발명 회로 및 본 발명 장치의 구성에 대해서 도 4 및 도 5를 기초로 설명한다. 여기에서, 도 4는 본 실시형태에 있어서의 본 발명 회로(100B)를 탑재한 본 발명 장치(1B)의 개략 구성예를 나타내고 있고, 도 5는 본 실시형태의 본 발명 회로(100B)의 개략 구성예를 나타내고 있다.
본 발명 장치(1B)는, 도 4에 나타내는 바와 같이, 제 1 실시형태와 마찬가지로 고체 촬상 소자(PIXij)(i=1∼m, j=1∼n)의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군(IPD)과, 고체 촬상 소자군(IPD)의 열마다 각각 대응해서 설치된 A/D 변환 유닛(60)의 복수와, 기억 회로(50)와, 고체 촬상 소자군(IPD)에 공통되어서 설치된 제 1 램프전압 생성회로(23)와, 제 2 램프전압 생성회로(22)와, 제어신호 생성회로(30)와, 카운터 회로(40)와, 수직 디코더(VD)와, 수평 디코더(HD)를 동일 칩 상에 구비해서 구성되어 있다. 또한, 고체 촬상 소자군(IPD), 기억 회로(50), 제 2 램프전압 생성회로(22), 제어신호 생성회로(30), 카운터 회로(40), 수직 디코더(VD) 및 수평 디코더(HD)의 구성은 상기 제 1 실시형태와 같다.
본 실시형태의 본 발명 회로(100B)는 상위 비트의 값을 구하는 제 1 변환 처리와 하위 비트의 값을 구하는 제 2 변환 처리의 2단계의 변환 처리를 실행하는 서브레인징 방식의 A/D 변환 회로이며, 상기 제 1 실시형태와 마찬가지로, 도 4 및 도 5에 나타내는 바와 같이, A/D 변환 유닛(60), 기억 회로(50), 제 1 램프전압 생성회로(23), 제 2 램프전압 생성회로(22), 제어신호 생성회로(30), 및 카운터 회로(40)로 구성되어 있다.
본 실시형태의 A/D 변환 유닛(60)은, 도 5에 나타내는 바와 같이, 제 1 용량 소자(C1)와, 출력단이 제 1 용량 소자(C1)의 입력단에 접속된 제 2 용량 소자(C2)와, 출력단이 제 2 용량 소자(C2)의 입력단에 접속된 제 3 용량 소자(C3)와, 입력단자에 제 1 용량 소자(C1)의 출력단이 접속되고, 입력단자의 전압값과 소정의 역치 전압값(Vth)을 비교하는 전압 비교 회로(CMP)와, 제 1 용량 소자(C1)와 제 2 용량 소자(C2) 사이의 제 1 중간 노드(N1)에 외부 입력된 피변환 아날로그 전압신호(Vpix)를 입력하는 제 1 입력 회로와, 제 2 용량 소자(C2)와 제 3 용량 소자(C3) 사이의 제 2 중간 노드(N2)에 제 1 변환 처리를 위한 제 1 참조 전압을 입력하는 제 2 입력 회로와, 제 3 용량 소자(C3)의 입력단에 제 2 변환 처리를 위한 제 2 참조 전압을 입력하는 제 3 입력 회로와, 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화시에 제 3 용량 소자(C3)에 제 1 참조 전압의 전압값을 유지하기 위한 제어신호(Vctl)를 생성하는 제어 회로(62)를 구비해서 구성되어 있다. 또한, 본 실시형태의 제 1 용량 소자(C1), 제 2 용량 소자(C2), 제 3 용량 소자(C3), 전압 비교 회로(CMP), 및 제 1 입력 회로의 구성은 상기 제 1 실시형태와 같다.
본 실시형태의 제 2 입력 회로는 제 2 용량 소자(C2)와 제 3 용량 소자(C3) 사이의 전기적 접속을 제어하기 위해서, 제 2 중간 노드(N2)를 제 2 용량 소자(C2)측의 제 1 분할 노드(ND1)와 제 3 용량 소자(C3)측의 제 2 분할 노드(ND2)로 분할하는 스위치 회로(SW4)와, 제 1 참조 전압의 제 1 분할 노드(ND1)로의 입력 여부를 설정하기 위한 스위치 회로(SW2)와, 제 1 참조 전압 또는 제 1 참조 전압에 상당하는 전압을 제 3 참조 전압으로 하고, 제 3 참조 전압의 제 2 분할 노드(ND2)로의 입력 여부를 설정하기 위한 스위치 회로(SW5)를 구비해서 구성되어 있다.
또한, 본 실시형태의 제 2 입력 회로는 제 1 변환 처리시에 스위치 회로(SW2)를 온 상태로 하고, 또한 제 1 변환 처리시에 스위치 회로(SW4)를 오프 상태로, 제어신호(Vctl)에 의거하여 제 1 변환 처리에 있어서의 카운터 회로(40)의 계수 개시시부터 전압 비교 회로(CMP)의 출력 변화시까지의 동안, 스위치 회로(SW5)를 온 상태로 제어하여, 제 3 용량 소자(C3)에 전압 비교 회로(CMP)의 출력 변화시의 제 1 참조 전압값의 전압값을 유지하도록 구성되어 있다.
또한, 상기 제 1 실시형태에서는 하위 비트를 구하는 제 2 변환 처리의 변환 대상이 되는 전압값을 제 3 용량 소자(C3)에 유지할 때에 제 3 용량 소자(C3)가 제 1 변환 처리를 실행하는 회로와 전기적으로 접속된 상태로 되어 있는 것에 대해, 본 실시형태에서는 제 2 입력 회로가 스위치 회로(SW4)와 스위치 회로(SW5)를 구비하고, 하위 비트를 구하는 제 2 변환 처리의 변환 대상이 되는 전압값을 제 3 용량 소자(C3)에 유지할 때에 제 3 용량 소자(C3)가 제 1 변환 처리를 실행하는 회로와 분리되는 구성으로 되어 있다. 따라서, 본 실시형태에서는 제 1 변환 처리에 있어서 제 3 용량 소자(C3)가 다른 회로와 분리되어 있으므로, 스위치 회로(SW5)를 오프 상태로 할 때에 발생하는 글리치 노이즈(glitch noise)가 다른 회로에 전파될 일이 없어, 본 발명 장치(1B)의 촬상 화상의 화질 저하를 효과적으로 방지할 수 있다.
제 3 입력 회로는 본 실시형태에서는 제 2 참조 전압을 제 3 용량 소자(C3)의 입력단자에 직접 입력하도록 구성되어 있다.
본 실시형태의 제어 회로(62)는, 도 5에 나타내는 바와 같이, 전압 비교 회로(CMP)의 출력신호(Vcp)와 제 1 변환 처리의 실행 기간인 것을 나타내는 외부 입력신호(C_PH)의 부정 논리적을 연산하는 부정 논리적 회로(622)와, 부정 논리적 회로(622)로부터의 출력신호를 외부 입력되는 클럭신호(SCLK)의 상승으로 래치해 출력하는 D 플립플롭 회로(DFF 회로)(621)를 구비해서 구성되어 있다. 또한, 상기 제 1 실시형태와 마찬가지로, 후술하는 제 1 램프전압 생성회로(23)에 있어서 제 3 참조 전압(Vrc')을 생성하는데에 사용되는 클럭신호(CLK)에 대하여, 클럭신호(SCLK)는 주파수는 같지만 용량 소자(C3)의 입력단 및 출력단의 전압의 세틀링 시간을 고려하여 3/4주기 후에 어긋난 위상으로 설정되어 있다. 이것에 의해, 제 1 변환 처리에 있어서 제 3 램프전압(Vrc')이 안정되어 있는 기간에 스위치 회로(SW5)를 스위칭하는 것이 가능하게 된다.
제 1 램프전압 생성회로(23)는, 본 실시형태에서는 클럭신호(CLK)에 동기하고, 제 1 램프전압(Vrc)과, 제 1 램프전압(Vrc)과 같은 전압을 제 3 참조 전압(Vrc')으로서 출력한다.
이어서, 본 발명 회로(100B) 및 본 발명 장치(1B)의 동작에 대해서 도 6을 기초로 설명한다. 여기에서, 도 6은 본 실시형태의 본 발명 회로(100B)에 있어서의 각 신호파형 및 내부 상태를 나타내고 있다.
본 실시형태에서는 초기 상태에 있어서 피변환 아날로그 전압신호(Vpix)의 전압값은 리셋 레벨(Vrst), 제 1 램프전압(Vrc)의 전압값은 초기 레벨(Vrc0), 제 2 램프전압(Vrf)의 전압값은 초기 레벨(Vrf0)로 되어 있다. 또한, 스위치 회로(SW1, SW2, SW4, SW5, SW6)는 오프 상태로 되어 있다.
또한, 피변환 아날로그 전압신호(Vpix), 클럭신호(CLK), 클럭신호(SCLK), 신호(C_PH), 제 1 램프전압(Vrc), 제 2 램프전압(Vrf)의 신호파형의 구성은 상기 제 1 실시형태와 같다. 또한 스위치 회로(SW1), 스위치 회로(SW2), 스위치 회로(SW6)의 동작은 상기 제 1 실시형태와 같다. 따라서, 제 1 변환 처리의 실행 개시 시간t5까지의 본 발명 회로(100B)의 동작은 상기 제 1 실시형태와 같고, 시간 t5에 있어서 용량 소자(C1)에 판독 대상의 고체 촬상 소자(PIX)의 리셋 레벨(Vrst)과 전압 비교 회로(CMP)의 반전 레벨(Vth)의 차분 전압이 유지되고, 용량 소자(C2)에 제 1 램프전압(Vrc)의 초기 레벨(Vrc0)과 피변환 아날로그 전압신호(Vpix)의 화소 레벨(Vsig)의 차분 전압이 유지된 상태로 되어 있다.
시간 t5에 있어서, 제 1 변환 처리의 실행 기간을 나타내는 외부 입력신호(C_PH)가 H레벨로 되면, 상위 비트의 값을 구하는 제 1 변환 처리와 제 2 변환 처리에서 사용하는 전압을 유지하는 샘플링 홀드 처리를 개시한다. 본 실시형태에서는 상기 제 1 실시형태와 마찬가지로, 제 1 변환 처리에 있어서 제 1 램프전압 생성회로(23)가 클럭신호(CLK)에 동기하여 제 1 변화량(ΔV1)씩 단계적으로 단조 증가하는 제 1 램프전압(Vrc)을 생성한다. 또한, 상기 제 1 실시형태와 마찬가지로, 카운터 회로(40)는 클럭신호(CLK)에 동기하여 램프전압의 증가에 따라 0으로부터 1씩 값을 가산하고, 연산 결과의 디지털값(Cu)[(x-1):0](x는 상위 비트의 비트수, 본 실시형태에서는 2)을 출력한다.
도 6에 나타내는 바와 같이, 시간 t5에 있어서 외부 입력신호(C_PH)가 H레벨로 되면, 제어 회로(62)에 있어서 부정 논리적 회로(622)에 입력되는 전압 비교 회로(CMP)의 출력신호(Vcp)와 외부 입력신호(C_PH)가 모두 H레벨로 되고, 부정 논리적 회로(622)의 출력 레벨이 H레벨로부터 L레벨로 천이한다. 이것에 의해, 다음 클럭신호(SCLK)의 상승시(시간 t11)에 제어 회로(62)의 DFF 회로(621)로부터 출력되는 제어신호(Vctl)의 출력 레벨이 바뀌어 스위치 회로(SW5)가 온 상태로 된다.
여기에서, 본 실시형태의 제 1 변환 처리에서는 스위치 회로(SW5)가 온 상태로, 스위치 회로(SW4)가 오프 상태로 됨으로써 제 2 용량 소자(C2)와 제 3 용량 소자(C3)가 전기적으로 분리된 상태에서 제 2 용량 소자(C2)에 제 1 참조 전압(Vrc)이, 제 3 용량 소자(C3)의 출력단에 제 3 참조 전압(Vrc')이, 입력단에 제 2 참조 전압(Vrf)이 입력되는 구성으로 된다. 이것에 의해, 제 1 변환 처리에 의한 동작과, 제 2 변환 처리에서 사용하는 전압을 유지하는 샘플링 홀드 처리에 의한 동작이 서로 영향을 주는 것을 방지할 수 있다.
또한, 시간 t11에 있어서 스위치 회로(SW5)가 온 상태로 바뀜으로써, 도 6에 나타내는 바와 같이, 제 2 분할 노드(ND2)가 제 3 참조 전압(Vrc')의 초기 레벨(Vrc0')로 된다. 또한 제 2 분할 노드(ND2)의 전압 레벨은 제 3 참조 전압(Vrc')이 상승할 때마다 상승한다. 또한, 도 6에 나타내는 바와 같이, 스위치 회로(SW5)의 온 저항과 용량 소자(C3)의 용량값에 의해 제 2 분할 노드(ND2)의 전압파형은 제 1 램프전압(Vrc)의 전압파형에 대하여 둔해진 파형으로 되기 때문에, 제 2 분할 노드(ND2)의 전압의 세틀링 시간을 고려하여 스위치 회로(SW5)의 온 저항과 용량 소자(C3)의 용량값을 설계한다.
또한, 시간 t5에 있어서 제 1 분할 노드(ND1)는 제 1 램프전압(Vrc)이 스위치 회로(SW2)를 통해서 입력되어 있기 때문에 제 1 램프전압(Vrc)의 초기 레벨(Vrc0)로 되어 있다. 또한, 제 1 변환 처리에서는 스위치 회로(SW2)는 온 상태로 유지되기 때문에 제 1 램프전압(Vrc)이 상승할 때마다 제 1 분할 노드(ND1)의 전압 레벨도 상승한다. 또한, 도 6에 나타내는 바와 같이, 스위치 회로(SW2)의 온 저항에 의해 제 1 분할 노드(ND1)의 전압파형은 제 1 램프전압(Vrc)의 전압파형에 대하여 둔해진 파형으로 되기 때문에, 제 2 분할 노드(ND1)의 전압의 세틀링 시간을 고려하여 스위치 회로(SW2)의 온 저항을 설계한다. 제 1 변환 처리에서는 스위치 회로(SW4)에 의해 제 1 분할 노드(ND1)[제 2 용량 소자(C2)의 입력단]와 제 2 분할 노드(ND2)[제 3 용량 소자(C3)의 출력단]가 전기적으로 분리되어 있으므로, 제 1 분할 노드(ND1) 및 제 2 분할 노드(ND2)가 서로 주는 영향을 저감할 수 있다.
시간 t6에 있어서, 제 1 램프전압(Vrc)의 전압 레벨(Vrck), 즉 용량 소자(C1)의 출력단의 전압 레벨이 전압 비교 회로(CMP)의 반전 레벨(Vth)보다 높아지면 전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 H레벨로부터 L레벨로 반전한다. 이 때의 카운터값(Cu)이 상위 비트의 변환 결과가 되고, 상위 비트용 기억 영역(51)에 기억된다. 또한, 도 6에서는 1개의 A/D 변환 유닛(60)에 대해서 나타내고 있지만, 전압 비교 회로(CMP)의 출력신호(Vcp)의 레벨이 반전하는 시간은 고체 촬상 소자(PIX)마다 다르다.
전압 비교 회로(CMP)의 출력신호(Vcp)의 출력 레벨이 반전해서 L레벨로 되면, 제어 회로(62)에서는 부정 논리적 회로(622)의 출력 레벨이 H레벨로 되고, DFF 회로(621)로부터 다음 클럭신호(SCLK)의 상승(시간 t7)에 의해 스위치 회로(SW5)를 오프 상태로 하기 위한 제어신호(Vctl)를 출력한다. 여기에서, 시간 t6에서는, 도 6에 나타내는 바와 같이, 용량 소자(C3)의 입력단에는 제 2 램프전압(Vrf)의 초기 레벨(Vrf0)이, 용량 소자(C3)의 출력단에는 제 3 참조 전압(Vrc')의 전압 레벨(Vrck)이 입력되어 있다. 스위치 회로(SW5)가 오프 상태로 됨으로써 용량 소자(C3)에 제 3 참조 전압(Vrc')의 전압 레벨(Vrck)과 제 2 램프전압(Vrf)의 초기 레벨(Vrf0)의 차분 전압(Vrck-Vrf0)이 유지된다.
시간 t8에 있어서, 제 1 변환 처리의 실행 기간을 나타내는 외부 입력신호(C_PH)가 L레벨로 되면, 제 1 램프전압(Vrc)의 입력 여부를 설정하는 스위치 회로(SW2)를 오프 상태로 해서 제 1 변환 처리를 종료한다.
계속해서, 시간 t12에 있어서, 제 2 변환 처리를 위해서 스위치 회로(SW4)를 온 상태로 하고, 그 후에 제 2 변환 처리를 개시한다. 제 2 변환 처리에서는 제 2 램프전압 생성회로(22)가 클럭신호(CLK)에 동기하여 제 2 변화량(ΔV2)씩 단계적으로 단조 감소하는 제 2 램프전압(Vrf)을 생성한다. 카운터 회로(40)는 클럭신호(CLK)에 동기하여 하위 비트의 최대값(여기에서는 3)으로부터 1씩 값을 감산하고, 연산 결과의 디지털값(Cl)[(y-1):0](y는 하위 비트의 비트수, 본 실시형태에서는 2)을 출력한다. 또한, 제 2 램프전압(Vrf)의 전압 레벨(Vrfh)(h=Cl)은 초기 레벨(Vrf0)로부터 제 2 변화량(ΔV2)×카운터값(Cu)을 감산한 값(Vrf0-ΔV2×Cl)이 된다.
또한, 시간 t12에 있어서, 스위치 회로(SW4)가 온 상태로 스위칭되었을 때에 제 2 중간 노드(N2)의 제 1 분할 노드(ND1)와 제 2 분할 노드(ND2)가 단락되어 전기적으로 접속된다. 따라서, 도 6에 나타내는 바와 같이, 시간 t12 이후, 제 1 분할 노드(ND1)와 제 2 분할 노드(ND2)의 전압 레벨은 같아진다. 제 2 변환 처리에서는 스위치 회로(SW2)가 오프 상태로, 스위치 회로(SW4)가 온 상태로 되기 때문에, 제 1 분할 노드(ND1) 및 제 2 분할 노드(ND2)는 제 3 용량 소자(C3)에 입력되는 제 2 램프전압(Vrf)이 하강할 때마다 제 1 분할 노드(ND1) 및 제 2 분할 노드(ND2)의 전압 레벨도 하강한다.
시간 t10으로 되면, 전압 비교 회로(CMP)에 입력되는 신호의 전압 레벨이 역치 전압값(Vth)보다 작아지고, 전압 비교 회로(CMP)의 출력이 L레벨로부터 H레벨로 천이한다. 이 때의 카운터값(Cl)[(y-1):0](y는 하위 비트의 비트수, 본 실시형태에서는 2)이 하위 비트의 변환 결과가 되고, 하위 비트용 기억 영역(52)에 기억된다. 또한, 제 1 변환 처리의 경우와 마찬가지로, 제 2 변환 처리에 있어서 전압 비교 회로(CMP)의 출력신호(Vcp)의 레벨이 반전하는 시간은 고체 촬상 소자(PIX)마다 다르다.
그런데, 본 실시형태에서는 A/D 변환 유닛(60)에 있어서 제 1 변환 처리에서 사용하는 제 1 램프전압(Vrc)과, 제 2 변환 처리에서 사용하는 전압을 생성하기 위한 제 3 참조 전압(Vrc')이 같은 전압 레벨인 것이 바람직하다. 그러나, 가령 제 1 램프전압(Vrc)에 대하여 제 3 참조 전압(Vrc')에 오프셋 전압(Ve)(=Vrc0'-Vrc0)이 발생한 경우에도, 제 3 참조 전압(Vrc')은 모든 A/D 변환 유닛(60)에 공통되어서 입력되어 있기 때문에 제 1 변환 처리 및 제 2 변환 처리에 있어서 변환 결과에 오차가 생길 경우가 있지만, 전체 A/D 변환 유닛(60)에 공통되어서 오차가 생기기 때문에 화면 전체에 드러나는 오프셋 성분으로 되므로 시각적으로는 노이즈로서 인식되지 않는다.
이하, 수식 10 및 수식 11은, 본 발명 회로(100B)에 있어서 오프셋 전압(Ve)을 고려했을 경우의 제 2 변환 처리에 있어서의 전압 비교 회로(CMP)의 입력 전압(Vin)에 대해서 나타내고 있다. 또한, 전압 레벨(Vrck')은 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화 후의 제 3 참조 전압(Vrc')의 정상 기간의 전압 레벨이다. 또한, 전압 레벨(Vrc0')은 제 3 참조 전압(Vrc')의 초기 전압 레벨이다.
[수식 10]
Vin
=Vrf+(Vrck'-Vrf0)+(Vsig-Vrc0)+(Vth-Vrst)
[수식 11]
Vin-Vth
=Vrf-{Vrf0+(Vrst-Vsig)-(Vrck'-Vrc0)}
=Vrf-{Vrf0-((Vrck-Vrc0)-(Vrst-Vsig))-(Vrc0'-Vrc0)}
따라서, 수식 11 및 도 6으로부터, 본 발명 회로(100B)의 제 2 변환 처리에 있어서 오프셋 전압(Ve)이 생겼을 경우에 있어서의 전압 비교 회로(CMP)의 출력 변화시의 제 2 램프전압(Vrf)은 이하의 수식 12로 나타내어진다. 또한, ΔV=(Vrck-Vrc0)-(Vrst-Vsig)=ΔVrc-Va, 오프셋 전압(Ve)=Vrc0'-Vrc0이다.
[수식 12]
Vrf
=Vrf0-{(Vrck-Vrc0)-(Vrst-Vsig)}-(Vrc0'-Vrc0)
=Vrf0-ΔV-Ve
또한, 본 실시형태에서는 제 1 램프전압 생성회로(23)가 제 1 참조 전압으로서의 제 1 램프전압(Vrc)과, 제 3 참조 전압으로서의 제 1 램프전압(Vrc)을 출력하도록 구성했지만, 이것에 한정되는 것은 아니다. 예를 들면, 제 1 참조 전압 및 제 3 참조 전압으로서 같은 제 1 램프전압(Vrc)을 사용할 경우에는, 상기 제 1 실시형태와 같은 구성의 제 1 램프전압 생성회로(23)를 사용하고, A/D 변환 유닛(60) 내에 있어서 제 1 참조 전압(Vrc)을 분기시켜서 스위치 회로(SW2) 및 스위치 회로(SW5)에 입력하도록 구성해도 좋다. 또한, 제 1 램프전압 생성회로(23)를 제 1 참조 전압으로서의 제 1 램프전압(Vrc)과 제 3 참조 전압으로서의 제 1 램프전압(Vrc)을 각각 전기적으로 분리된 노드에 출력하는 구성으로 함으로써, 제 1 램프전압(Vrc)과 제 3 참조 전압(Vrc')의 노이즈가 서로 간섭하는 것을 방지할 수 있다.
<제 3 실시형태>
본 발명 회로 및 본 발명 장치의 제 3 실시형태에 대해서, 도 7(b)을 기초로 설명한다. 또한, 본 실시형태에서는 상기 제 1 실시형태 및 제 2 실시형태와는 제 2 램프전압(Vrf)의 구성이 다른 경우에 대하여 설명한다. 여기에서, 도 7(b)은 본 실시형태의 제 2 램프전압(Vrf)의 구성을, 도 7(a)은 본 실시형태의 제 2 램프전압(Vrf)의 비교 대상으로서 상기 제 1 실시형태 및 제 2 실시형태에 있어서의 제 2 램프전압(Vrf)을 나타내고 있다.
우선, 본 발명 회로(100A) 및 본 발명 장치(1)의 구성에 대해서 도면을 기초로 간단하게 설명한다. 본 발명 장치(1)는, 도 1에 나타내는 바와 같이, 제 1 실시형태와 마찬가지로 고체 촬상 소자군(IPD)과, 고체 촬상 소자군(IPD)의 열마다 각각 대응해서 설치된 A/D 변환 유닛(10)의 복수와, 기억 회로(50)와, 고체 촬상 소자군(IPD)에 공통되어서 설치된 제 1 램프전압 생성회로(21)와, 제 2 램프전압 생성회로(22)와, 제어신호 생성회로(30)와, 카운터 회로(40)와, 수직 디코더(VD)와, 수평 디코더(HD)를 동일 칩 상에 구비해서 구성되어 있다. 또한, 본 실시형태에서는 제 2 램프전압 생성회로(22)를 제외하는 본 발명 장치(1)의 각 구성, 구체적으로는 고체 촬상 소자군(IPD), A/D 변환 유닛(10), 기억 회로(50), 제 1 램프전압 생성회로(21), 제어신호 생성회로(30), 카운터 회로(40), 수직 디코더(VD) 및 수평 디코더(HD)의 구성은 상기 제 1 실시형태와 같다. 또한, 본 실시형태에서는 제 2 램프전압 생성회로(22)를 제외하는 본 발명 장치(1)의 각 구성이 제 1 실시형태와 같을 경우를 상정해서 설명하지만, 제 2 실시형태와 같은 구성으로 하여도 좋다.
본 실시형태의 본 발명 회로(100A)는 상기 제 1 및 제 2 실시형태와 마찬가지로, 상위 비트의 값을 구하는 제 1 변환 처리와 하위 비트의 값을 구하는 제 2 변환 처리의 2단계의 변환 처리를 실행하는 서브레인징 방식의 A/D 변환 회로이며, 상기 제 1 실시형태와 마찬가지로, 도 4 및 도 5에 나타내는 바와 같이, A/D 변환 유닛(10), 기억 회로(50), 제 1 램프전압 생성회로(21), 제 2 램프전압 생성회로(22), 제어신호 생성회로(30), 및 카운터 회로(40)로 구성되어 있다.
본 실시형태의 제 2 램프전압 생성회로(22)에서는 제 2 램프전압(Vrf)의 연속해서 단계적으로 전압값이 단조 변화하는 기간, 도 7(b)에서는 시간 t21∼시간 t24 사이의 기간에 있어서의 제 2 변화량(ΔV2)의 합계(=ΔV2×8)가 제 1 변화량(ΔV1)(=ΔV2×4)보다 커지도록 설정되어 있고, 제 2 변환 처리의 실행 기간[도 7(b)의 시간 t22∼시간 t23 사이의 기간]에 추가로, 제 2 변환 처리 직전의 일정 기간[도 7(b)의 시간 t21∼시간 t22 사이의 기간] 및 제 2 변환 처리 직후의 일정 기간[도 7(b)의 시간 t23∼시간 t24 사이의 기간]을 포함하는 기간에, 제 2 램프전압(Vrf)을 생성해 출력하도록 구성되어 있다.
보다 구체적으로는, 본 실시형태의 제 2 램프전압 생성회로(22)는, 도 7(b)에 나타내는 바와 같이, 초기 레벨(Vrf0)보다 제 2 변화량(ΔV2)의 2개분 높은 전압 레벨에서, 초기 레벨(Vrf0)로부터 제 1 변화량(ΔV1) 하강한 전압 레벨에서 더욱, 제 2 변화량(ΔV2)의 2개분 낮은 전압 레벨까지, 제 2 변화량(ΔV2)씩 단조 감소하는 제 2 램프전압(Vrf)를 생성한다. 또한, 제 2 램프전압(Vrf)의 연속해서 단계적으로 단조 변화하는 기간(시간 t21∼시간 t24)에 있어서의 전압폭은, 본 실시형태에서는 ΔV2×2+ΔV1+ΔV2×2=ΔV2×8로 했지만, 임의로 설정 가능하다.
제 2 램프전압(Vrf)을 이렇게 구성함으로써 제 2 변환 처리에 있어서 피변환 아날로그 전압신호(Vpix)의 리셋 레벨(Vrst)과 화소 레벨(Vsig)의 차분 전압(Va)과, 제 1 변환 처리에 있어서의 전압 비교 회로(CMP)의 출력 변화시에 유지되는 전압 레벨(Vrck)의 차분 전압(ΔV)의 값이 매우 작을 경우나 부(負)의 전압(Va>Vrck)으로 될 경우, 또는 제 2 램프전압의 제 2 변환 처리의 실행 기간(시간 t22∼시간 t23)에 있어서의 변화량(풀 스케일)보다 차분 전압(ΔV)이 클 경우에, 통상에서는 제 2 변환 처리의 검출 결과가 얻어지는 시간 t22로부터 시간 t23 사이에 전압 비교 회로(CMP)의 입력 레벨이 역치 전압값(Vth)에 도달하지 않고 출력 레벨이 반전하지 않는 경우에도, 시간 t21로부터 시간 t24의 사이에서는 전압 비교 회로(CMP)의 입력 레벨이 역치 전압값(Vth)에 도달할 수 있으므로, 변환 정밀도의 저하를 보다 효과적으로 방지할 수 있다.
<제 4 실시형태>
본 발명 회로 및 본 발명 장치의 제 4 실시형태에 대해서 도 7(c)을 기초로 설명한다. 또한, 본 실시형태에서는 상기 제 1∼제 3 실시형태와는 제 2 램프전압(Vrf)의 구성이 다른 경우에 대하여 설명한다. 여기에서, 도 7(c)은 본 실시형태의 제 2 램프전압(Vrf)의 구성을, 도 7(a)은 본 실시형태의 제 2 램프전압(Vrf)의 비교 대상으로서 상기 제 1 실시형태 및 제 2 실시형태에 있어서의 제 2 램프전압(Vrf)을 나타내고 있다.
우선, 본 발명 회로(100A) 및 본 발명 장치(1)의 구성에 대해서 도면을 기초로 간단하게 설명한다. 본 발명 장치(1)는, 도 1에 나타내는 바와 같이, 제 1 실시형태와 마찬가지로 고체 촬상 소자군(IPD)과, 고체 촬상 소자군(IPD)의 열마다 각각 대응해서 설치된 A/D 변환 유닛(10)의 복수와, 기억 회로(50)와, 고체 촬상 소자군(IPD)에 공통되어서 설치된 제 1 램프전압 생성회로(21)와, 제 2 램프전압 생성회로(22)와, 제어신호 생성회로(30)와, 카운터 회로(40)와, 수직 디코더(VD)와, 수평 디코더(HD)를 동일 칩 상에 구비해서 구성되어 있다. 또한, 본 실시형태에서는 제 2 램프전압 생성회로(22)를 제외하는 본 발명 장치(1)의 각 구성, 구체적으로는 고체 촬상 소자군(IPD), A/D 변환 유닛(10), 기억 회로(50), 제 1 램프전압 생성회로(21), 제어신호 생성회로(30), 카운터 회로(40), 수직 디코더(VD) 및 수평 디코더(HD)의 구성은 상기 제 1 실시형태와 같다. 또한, 본 실시형태에서는 제 2 램프전압 생성회로(22)를 제외하는 본 발명 장치(1)의 각 구성이 제 1 실시형태와 같을 경우를 상정해서 설명하지만, 제 2 실시형태와 같은 구성으로 하여도 좋다.
본 실시형태의 본 발명 회로(100A)는 상기 제 1 및 제 2 실시형태와 마찬가지로, 상위 비트의 값을 구하는 제 1 변환 처리와 하위 비트의 값을 구하는 제 2 변환 처리의 2단계의 변환 처리를 실행하는 서브레인징 방식의 A/D 변환 회로이며, 상기 제 1 실시형태와 마찬가지로, 도 4 및 도 5에 나타내는 바와 같이, A/D 변환 유닛(10), 기억 회로(50), 제 1 램프전압 생성회로(21), 제 2 램프전압 생성회로(22), 제어신호 생성회로(30), 및 카운터 회로(40)로 구성되어 있다.
본 실시형태의 제 2 램프전압 생성회로(22)는 연속적으로 단조 변화하는 제 2 램프전압(Vrf)을 생성하도록 구성되어 있다. 또한 본 실시형태에서는 제 2 변환 처리의 실행 기간[도 7(c)의 시간 t22∼시간 t23 사이의 기간]에 추가로, 제 2 변환 처리 직전의 일정 기간[도 7(c)의 시간 t21∼시간 t22 사이의 기간] 및 제 2 변환 처리 직후의 일정 기간[도 7(c)의 시간 t23∼시간 t24 사이의 기간]을 포함하는 기간에 제 2 램프전압(Vrf)을 생성해 출력하도록 구성되어 있다.
보다 구체적으로는, 본 실시형태의 제 2 램프전압 생성회로(22)는, 도 7(c)에 나타내는 바와 같이, 초기 레벨(Vrf0)보다 제 2 변화량(ΔV2)의 2개분 높은 전압 레벨에서, 초기 레벨(Vrf0)로부터 제 1 변화량(ΔV1) 하강한 전압 레벨에서 더욱, 제 2 변화량(ΔV2)의 2개분 낮은 전압 레벨까지, 연속적으로 단조 변화하는 제 2 램프전압(Vrf)를 생성한다. 또한, 본 실시형태에서는 도 7(c)에 나타내는 바와 같이, 제 2 변환 처리 직전의 일정 기간 및 제 2 변환 처리 후의 일정 기간의 각각에 ΔV2×2의 제 2 램프전압을 생성하도록 구성하고 있지만, 제 2 램프전압의 변화량은 임의로 설정 가능하다. 마찬가지로, 제 2 램프전압(Vrf)의 연속해서 단조 변화하는 기간(시간 t21∼시간 t24)에 있어서의 전압폭은, 본 실시형태에서는 ΔV2×2+ΔV1+ΔV2×2=ΔV2×8로 했지만 임의로 설정 가능하다.
제 2 램프전압(Vrf)을 연속적으로 단조 변화하도록 구성함으로써 제 2 램프전압(Vrf)의 선형성(linearity)을 보다 양호하게 담보할 수 있다. 제 2 램프전압(Vrf)의 선형성이 뛰어남으로써 제 2 변환 처리에 있어서 분해능을 매우 높게 설정할 필요가 있을 경우에, 변환 정밀도를 양호하게 유지할 수 있다. 또한, 제 1 램프전압(Vrc)에 대해서는 상위 비트의 값을 구하는 제 1 변환 처리 뿐만 아니라, 제 2 변환 처리에서 사용하는 전압을 유지하는 샘플링 홀드 처리의 양쪽에서 사용되기 때문에, 단계적으로 단조 변화하는 구성인 것이 바람직하다.
<다른 실시형태>
<1> 상기 제 1∼제 4 실시형태에서는 제 1 변환 처리와 제 2 변환 처리에서 같은 주파수의 클럭신호(CLK) 및 클럭신호(SCL)를 사용할 경우에 대하여 설명했지만, 제 2 변환 처리에 있어서 제 1 변환 처리에 사용한 클럭신호보다 고속인 클럭신호를 사용하도록 구성해도 좋다.
또한, 상술한 바와 같이, 제 1 램프전압(제 3 참조 전압)은 상위 비트의 값을 구하는 제 1 변환 처리와, 제 2 변환 처리에서 사용하는 전압을 유지하는 샘플링 홀드 처리에서 사용되도록 구성되어 있고, 샘플링 홀드 처리에서 사용되는 용량 소자(C3)의 입력단 및 출력단의 전압의 세틀링 시간 등을 고려하여 제 1 램프전압을 생성하는 클럭신호의 주파수가 결정된다. 이것에 대하여, 제 2 램프전압은 하위 비트의 값을 구하는 제 2 변환 처리에 사용되는 것이며, 제 1 램프전압과 같은 샘플링 홀드 처리에는 이용되지 않는다. 이 때문에, 제 2 램프전압을 생성하는 클럭신호에 대해서는 샘플링 홀드 처리에 있어서의 용량 소자(C3)의 입력단 및 출력단의 전압의 세틀링 시간 등을 고려할 필요가 없고, 제 1 램프전압에 비하여 주파수를 빠르게 설정하는 것이 가능하게 된다. 제 2 램프전압을 생성하는 클럭신호의 주파수를 제 1 램프전압을 생성하는 클럭신호의 주파수보다 빠르게 설정하면 제 2 변환 처리의 실행 기간을 짧게 할 수 있고, 이것에 의해, 본 발명 회로 및 본 발명 장치의 A/D 변환 처리 전체적으로 처리 시간을 단축할 수 있다.
<2> 상기 제 1∼제 4 실시형태에서는 기억 회로(50)를 전압 비교 회로(CMP)의 출력 레벨이 H레벨로부터 L레벨로 천이했을 때에 상위 비트용 기억 영역(51)에 카운터 회로(40)로부터 출력되는 디지털값(Cu)을 기억하고, 전압 비교 회로(CMP)의 출력 레벨이 L레벨로부터 H레벨로 천이했을 때에 하위 비트용 기억 영역(52)에 카운터 회로(40)로부터 출력되는 디지털값(Cl)을 기억하도록 구성했지만, 이것에 한정되는 것은 아니다.
전압 비교 회로(CMP)의 출력 레벨이 L레벨로부터 H레벨로 천이했을 때에 상위 비트용 기억 영역(51)에 카운터 회로(40)로부터 출력되는 디지털값(Cu)을 기억하고, 전압 비교 회로(CMP)의 출력 레벨이 H레벨로부터 L레벨로 천이했을 때에 하위 비트용 기억 영역(52)에 카운터 회로(40)로부터 출력되는 디지털값(Cl)을 기억하도록 구성해도 좋다.
또한 기억 회로(50)는, 예를 들면 1행분의 디지털 데이터를 기억 가능한 기억 영역을 구비하는 1개의 기억 회로를 설치하고, 상기 기억 회로의 기억 영역을 분할하여 열마다의 상위 비트용 기억 영역(51) 및 하위 비트용 기억 영역(52)에 각각 할당해서 사용하도록 구성해도 좋다. 또한, 복수의 기억 회로의 기억 영역을 조합시켜서 열마다의 상위 비트용 기억 영역(51)을 구성하도록 구성해도 좋고, 마찬가지로, 복수의 기억 회로의 기억 영역을 조합시켜서 열마다의 하위 비트용 기억 영역(52)에 할당해서 사용하도록 구성해도 좋다.
1 : 본 발명에 의한 고체 촬상 장치 1A : 본 발명에 의한 고체 촬상 장치
1B : 본 발명에 의한 고체 촬상 장치 10 : A/D 변환 유닛
12 : 제어 회로 20 : 램프전압 생성회로
21 : 제 1 램프전압 생성회로 22 : 제 2 램프전압 생성회로
23 : 제 1 램프전압 생성회로 30 : 제어신호 생성회로
40 : 카운터 회로 50 : 기억 회로
51 : 상위 비트용 기억영역 52 : 하위 비트용 기억영역
60 : A/D 변환 유닛 62 : 제어 회로
100 : 본 발명에 의한 A/D 변환 회로 200 : 본 발명에 의한 A/D 변환 회로
121 : D 플립플롭 회로 122 : 부정 논리적 회로
123 : 인버터 회로 621 : D 플립플롭 회로
622 : 부정 논리적 회로 IPD : 고체 촬상 소자군
PIX : 고체 촬상 소자 HD : 수평 디코더
VD : 수직 디코더 C1 : 제 1 용량 소자
C2 : 제 2 용량 소자 C3 : 제 3 용량 소자
N1 : 제 1 중간 노드 N2 : 제 2 중간 노드
N3 : 제 3 중간 노드 ND1 : 제 1 분할 노드
ND2 : 제 2 분할 노드 CMP : 전압 비교 회로
SW1 : 제 1 스위치 회로 SW2 : 제 2 스위치 회로
SW3 : 제 3 스위치 회로 SW4 : 제 4 스위치 회로
SW5 : 제 5 스위치 회로 SW6 : 제 6 스위치 회로

Claims (10)

  1. 제 1 용량 소자;
    출력단이 상기 제 1 용량 소자의 입력단에 접속된 제 2 용량 소자;
    출력단이 상기 제 2 용량 소자의 입력단에 접속된 제 3 용량 소자;
    입력단자에 상기 제 1 용량 소자의 출력단이 접속되고, 상기 입력단자의 전압값과 소정의 역치 전압값을 비교하는 전압 비교 회로;
    상기 제 1 용량 소자와 상기 제 2 용량 소자 사이의 제 1 중간 노드에 외부입력된 피변환 아날로그 전압신호를 입력하는 제 1 입력 회로;
    상기 제 2 용량 소자와 상기 제 3 용량 소자 사이의 제 2 중간 노드에 상기 피변환 아날로그 전압신호를 변환한 후의 디지털 데이터 중 최상위 비트를 포함하는 연속한 일부 비트의 값을 구하는 제 1 변환 처리를 위한 제 1 참조 전압을 입력하는 제 2 입력 회로;
    상기 제 3 용량 소자의 입력단에 상기 제 1 변환 처리 종료 후에 상기 디지털 데이터의 미변환 비트의 값을 구하는 제 2 변환 처리를 위한 제 2 참조 전압을 입력하는 제 3 입력 회로;
    상기 제 1 변환 처리에 있어서의 상기 전압 비교 회로의 출력 변화시에 상기 제 3 용량 소자에 상기 제 1 참조 전압의 전압값을 유지하기 위한 제어신호를 생성하는 제어 회로;
    적어도 상기 제 1 변환 처리의 실행 기간에 전압값이 단계적으로 단조 변화하는 제 1 램프전압을 생성하여 상기 제 1 참조 전압으로서 출력하는 제 1 램프전압 생성회로;
    적어도 상기 제 2 변환 처리의 실행 기간에 전압값이 단계적 또는 연속적으로 단조 변화하는 제 2 램프전압을 생성하여 상기 제 2 참조 전압으로서 출력하는 제 2 램프전압 생성회로;
    상기 제 1 램프전압의 전압 변화 및 상기 제 2 램프전압의 전압 변화에 따라 계수한 디지털값을 출력하는 카운터 회로; 및
    상기 디지털값을 상기 전압 비교 회로의 출력 변화시에 기억하는 기억 회로를 구비하는 것을 특징으로 하는 A/D 변환 회로.
  2. 제 1 항에 있어서,
    상기 제 1 입력 회로는 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 여부를 설정하기 위한 제 1 스위치 회로를 구비하고, 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수 개시 전의 소정 기간에 상기 제 1 스위치 회로를 온 상태로 하고;
    상기 제 2 입력 회로는 상기 제 1 참조 전압의 상기 제 2 중간 노드로의 입력 여부를 설정하기 위한 제 2 스위치 회로를 구비하고, 상기 제 1 변환 처리시에 상기 제 2 스위치 회로를 온 상태로 하며;
    상기 제 3 입력 회로는 상기 제 2 참조 전압의 상기 제 3 용량 소자로의 입력 여부를 설정하기 위한 제 3 스위치 회로를 구비하고, 상기 제어신호에 의거하여 상기 전압 비교 회로의 출력 변화시부터 상기 제 2 변환 처리의 개시시까지의 동안에 상기 제 3 스위치 회로를 오프 상태로 하도록 구성되어 있는 것을 특징으로 하는 A/D 변환 회로.
  3. 제 1 항에 있어서,
    상기 제 1 입력 회로는 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 여부를 설정하기 위한 제 1 스위치 회로를 구비하고, 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수 개시 전의 소정 기간에 상기 제 1 스위치 회로를 온 상태로 하고;
    상기 제 2 입력 회로는 상기 제 2 용량 소자와 상기 제 3 용량 소자 사이의 전기적 접속을 제어하기 위해서 상기 제 2 중간 노드를 상기 제 2 용량 소자측의 제 1 분할 노드와 상기 제 3 용량 소자측의 제 2 분할 노드로 분할하는 제 4 스위치 회로와, 상기 제 1 참조 전압의 상기 제 1 분할 노드로의 입력 여부를 설정하기 위한 제 2 스위치 회로와, 상기 제 1 참조 전압 또는 상기 제 1 참조 전압에 상당하는 전압을 제 3 참조 전압으로 해서 상기 제 3 참조 전압의 상기 제 2 분할 노드로의 입력 여부를 설정하기 위한 제 5 스위치 회로를 구비하고;
    상기 제 1 변환 처리시에 상기 제 2 스위치 회로를 온 상태로 하고, 또한 상기 제 1 변환 처리시에 상기 제 4 스위치 회로를 오프 상태로 하며, 상기 제어신호에 의거하여 상기 제 1 변환 처리에 있어서의 상기 카운터 회로의 계수 개시시로부터 상기 전압 비교 회로의 출력 변화시까지의 동안에 상기 제 5 스위치 회로를 온 상태로 제어하여 상기 제 3 용량 소자에 상기 전압 비교 회로의 출력 변화시의 상기 제 1 참조 전압값의 전압값을 유지하도록 구성되며;
    상기 제 3 입력 회로는 상기 제 2 참조 전압을 상기 제 3 용량 소자의 입력단자에 직접 입력하도록 구성되어 있는 것을 특징으로 하는 A/D 변환 회로.
  4. 제 1 항에 있어서,
    상기 제 2 램프전압 생성회로는 상기 제 2 변환 처리시에 있어서 상기 제 1 변환 처리시에 있어서의 상기 제 1 램프전압의 전압 변화 방향과는 역의 전압 변화 방향을 갖는 상기 제 2 램프전압을 생성하는 것을 특징으로 하는 A/D 변환 회로.
  5. 제 1 항에 있어서,
    상기 전압 비교 회로는 인버터 회로와, 상기 인버터 회로의 입력단자와 출력단자를 단락하기 위한 제 6 스위치 회로를 구비하고;
    상기 제 1 입력 회로에 의한 상기 피변환 아날로그 전압신호의 상기 제 1 중간 노드로의 입력 전에 상기 제 6 스위치 회로에 의해 소정의 초기화 기간, 상기 인버터 회로를 단락해 초기화하는 것을 특징으로 하는 A/D 변환 회로.
  6. 제 1 항에 있어서,
    상기 제어 회로는 상기 제 1 변환 처리에 있어서 상기 제 3 용량 소자에 입력되는 상기 제 1 램프전압의 전압 변화시부터 상기 제 1 램프전압의 전압 변화에 따라 변화되는 상기 제 3 용량 소자의 입력단 및 출력단의 전압값이 안정될 때까지의 동안에 상기 제어신호에 의해 제어되는 상기 스위치 회로의 상태가 스위칭되지 않도록 상기 제어신호의 출력 타이밍을 제어하는 것을 특징으로 하는 A/D 변환 회로.
  7. 제 1 항에 있어서,
    상기 제 1 램프전압은 상기 디지털 데이터의 비트수에 따라 미리 설정된 제 1 분해능에 따른 분해수로 상기 피변환 아날로그 전압신호의 전압폭을 분할한 제 1 변화량씩 단계적으로 단조 변화하도록 구성되어 있고;
    상기 제 2 램프전압은 대응하는 비트수의 값과 상기 제 1 분해능에 대응하는 비트수의 값의 합이 상기 디지털 데이터의 비트수의 값이 되도록 규정된 제 2 분해능에 따른 분해수로 상기 제 1 변화량을 분할한 제 2 변화량씩 단계적으로 단조 변화하도록 구성되어 있는 것을 특징으로 하는 A/D 변환 회로.
  8. 제 1 항에 있어서,
    상기 제 1 램프전압은 상기 디지털 데이터의 비트수에 따라 미리 설정된 제 1 분해능에 따른 분해수로 상기 피변환 아날로그 전압신호의 전압폭을 분할한 제 1 변화량씩 단계적으로 단조 변화하도록 구성되어 있고;
    상기 제 2 램프전압은 연속적으로 단조 변화하도록 구성되어 있는 것을 특징으로 하는 A/D 변환 회로.
  9. 제 1 항에 있어서,
    상기 제 2 램프전압 생성회로는 상기 제 2 변환 처리의 실행 기간에 추가적으로, 상기 제 2 변환 처리 직전의 일정 기간 및 상기 제 2 변환 처리 직후의 일정 기간중 어느 한쪽 또는 양쪽을 포함하는 기간에 상기 제 2 램프전압을 생성해 출력하도록 구성되어 있는 것을 특징으로 하는 A/D 변환 회로.
  10. 광신호를 전기신호로 변환하는 고체 촬상 소자의 복수를 매트릭스 형상으로 설치해서 이루어지는 고체 촬상 소자군;
    상기 고체 촬상 소자군의 열마다 각각 대응해서 설치된 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 A/D 변환 회로를 구성하는 상기 제 1 용량 소자, 상기 제 2 용량 소자, 상기 제 3 용량 소자, 상기 전압 비교 회로, 상기 제 1 입력 회로, 상기 제 2 입력 회로, 상기 제 3 입력 회로, 상기 제어 회로, 및 상기 기억 회로의 복수; 및
    상기 고체 촬상 소자군에 공통되어서 설치된 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 A/D 변환 회로를 구성하는 상기 제 1 램프전압 생성회로, 상기 제 2 램프전압 생성회로, 및 카운터 회로를 동일 칩 상에 구비하는 것을 특징으로 하는 고체 촬상 장치.
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