KR20090094367A - 고속 ｏｔｐ 검출 스킴 - Google Patents

고속 ｏｔｐ 검출 스킴

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KR20090094367A
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Abstract

비휘발성 메모리 어레이에 대한 고속 검출 스킴이 개시된다. 메모리 어레이는, VSS와 같은 제1 전압 레벨로 비트라인들을 사전 충전하기 위한 사전 충전 회로들, 상보성 비트라인 쌍들의 기준 비트라인들에 기준 전하를 인가하기 위한 기준 회로들, 및 상보성 비트라인 쌍들 사이의 전압차를 검출하기 위한 비트라인 검출 증폭기들을 포함하는 상보성 비트라인 구성으로 배열되는 비휘발성 메모리 셀들을 포함한다. 활성화된 워드라인에 연결된 프로그램된 비휘발성 메모리 셀이 워드라인 전압을 데이터 비트라인에 연결하면, 데이터 비트라인의 전압이 변화된다.

Description

고속 ＯＴＰ 검출 스킴 {HIGH SPEED OTP SENSING SCHEME}
본 발명은 일반적으로 비휘발성 메모리에 관한 것이다. 보다 상세하게, 본 발명은 원타임 프로그래머블(one-time programmable; “OTP”) 메모리에 대한 검출 스킴(sensing scheme)에 관한 것이다.
과거 30년에 걸쳐서, 안티-퓨즈(anti-fuse) 기술이 많은 발명가들, IC 설계자들 및 생산자들의 상당한 주의를 끌었다. 안티-퓨즈는, 전도 상태(conductive state)로 변화할 수 있는 구조, 또는 환언하면, 전도하지 않는 것에서 전도하는 것으로 상태를 변화시키는 전자 디바이스(electronic device)이다. 동등하게, 2진 상태는, 프로그래밍 전압이나 전류와 같은 전기 스트레스(electric stress)에 응답하는 고저항과 저저항 중 한쪽일 수 있다. 마이크로전자 산업에 있어서, 안티-퓨즈를 개발하고 적용하고자 하는 많은 시도들이 있었지만, 현재까지 가장 성공적인 안티-퓨즈 어플리케이션들은 Actel과 Quicklogic에 의해 생산되는 FGPA 디바이스들과, Micron에 의해 DRAM 디바이스들에서 사용되는 중복 또는 선택 프로그래밍에서 볼 수 있다.
안티-퓨즈 개발 진전의 요약은 공표된 미국 특허들에 의해 입증되는 바와 같다.
안티-퓨즈 기술 개발은, 컨덕터(conductor)들 사이에 그것들의 교차점들에 얇은 유전체(알루미늄 산화물)가 있는 수평 및 수직 컨덕터들의 어레이로서 이루어진 박막 성형 가능 다이오드(thin film formable diode) PROM을 개시한, 미국 특허 제3,423,646호와 더불어 시작되었다. 상기 NVM 메모리는 상기 교차점들의 일부의 유전체의 퍼포레이션(perforation)을 통해 프로그램되었다. 성형 가능 다이오드는, 적합한 크기 및 지속 기간의 전압이 교차점들에 인가되어 알루미늄 산화물 중간층(intermediate layer)의 형성을 유발해서 그 시점에 디바이스가 터널링(tunnelling) 다이오드로서 기능할 때까지, 개회로(open circuit)로서 기능할 것이다.
미국 특허 제3,634,929호는 금속간(inter-metal) 반도체 안티-퓨즈 어레이를 개시하며, 2개의 (Al) 컨덕터들을 활용하는 얇은 유전체 캐패시터(AlO2, SiO2 또는 Si3N4)로 이루어지는 안티-퓨즈의 구조물이 반도체 다이오드 위에 위치되고 상기 반도체 다이오드에 연결된다.
MOS 캐패시터 및 MOS 스위칭 요소를 사용하는 프로그래머블 유전체 ROM 메모리 구조물은 미국 특허 제4,322,822호(McPherson)에 나타나 있다. 이 셀은 매립 접점을 이용하는 MOS 트랜지스터에 연결되는 게이트를 갖는 표준 기판-상의-게이트-산화물(gate-oxide-over-substrate) 캐패시터로서 형성되었다. MOS 스위치에 대해서보다 안티-퓨즈 캐패시터에 대해서 더 작아질 필요가 있는 산화물 브레이크다운(breakdown) 전압을 낮추기 위해, 캐패시터 영역내의 V-형 홈이 제안되었다. 캐패시터가 폴리 게이트(poly gate)와 그라운드된 p-타입 기판 사이에 형성되어 있으므로, 파괴 전압이 액세스 트랜지스터(access transistor)를 통해 캐패시터에 인가될 수밖에 없다. 액세스 트랜지스터의 게이트/드레인 및 게이트/소스 에지(edge)들은, 채널 영역의 게이트 산화물보다 매우 더 두꺼운, 제2 필드 산화물(field oxide)에 위치되어, 게이트/S-D 브레이크다운 전압을 크게 개선했다.
미국 특허 제4,507,757호(McElroy)는 애벌런치 접합 브레이크다운(avalanche junction breakdown)을 통해 게이트 산화물 브레이크다운 전압을 낮추는 방법을 제안했다. 원래의 McElroy 아이디어들이 애벌런치 브레이크다운을 국소적으로 유발하도록 게이트 동작되는 다이오드들을 사용하는 정도로 발전하여, 그 다음에 향상된 전자 터널링(electron tunnelling)에 의해 유전체 파괴 전압을 낮추었을지라도, 그는 실제로는, 다른 그리고 아마도 안티-퓨즈 기술에 더 중요한 구성 요소들을 안내하거나 실시했다: (a) 2중 게이트 산화물 안티-퓨즈: 안티-퓨즈 유전체보다 더 두꺼운 액세스 트랜지스터 게이트 산화물. McElroy의 2중 게이트 산화물 공정 단계들은, 초기 게이트 산화, 더 얇은 게이트 산화물용 영역들의 예칭, 및 그 다음의 게이트 산화이다. 이 절차는 이제 “I/O” 및 “1T” 디바이스용 표준 CMOS 기술에 사용된다: (b) 액세스 트랜지스터가 안티-퓨즈 확산(드레인) 노드에 연결하고 전체 안티-퓨즈 게이트들이 서로 연결되는 “공통-게이트” (평면 DRAM 꼴의) 안티-퓨즈 연결. 이것은 McPherson 배열과는 반대이고, 매립 접점이 제거되므로, 더욱 밀도 높은 셀을 초래한다. (c) 공통 안티-퓨즈 및 외부 그라운드 사이의 제한 저항기. (d) 2-단자 안티-퓨즈 MOS 디바이스(하프 트랜지스터(half transistor)): McElroy는 안티-퓨즈 캐패시터에서는 2개의 단자만이 필요하다고 결론을 내렸다: D 및 G. 소스는 안티-퓨즈 프로그래밍 또는 동작을 위해 진정으로 필요치 않으며 활성 영역으로부터 완전히 격리될 수 있다. 벌크 연결은 애벌런치 브레이크다운을 제외하고 어떠한 역할도 하지 않는다. 소스 역할이 애벌런치 브레이크다운으로부터 캐리어를 수집하는 것에 제한되므로, D, B 및 S에 의해 형성되는 기생(parasitic) n-p-n 디바이스의 이미터를 순방향 바이어스하도록 국소의 기판 퍼텐셜이 증가하여야 한다.
그것은, 미국 특허 제4,543,594호(Mohsen)가 중복 수선(redundancy repair)용으로 적합한 안티-퓨즈 설계를 제안한 1985년까지는 아니었다. 상기 어플리케이션이 PROM보다 매우 더 낮은 밀도를 요구함에 따라, 산화물을 파괴하는데 필요한 외부 고전압을, 액세스 트랜지스터를 통해 이 전압을 실제로 패스시키는 일이 없이, 공급하기가 더 용이하였다. Mohsen의 안티-퓨즈 구조물은 도핑된 영역 위의 얇은 산화물( ) 폴리실리콘 캐패시터로 이루어진다. 그는, 폴리실리콘 전극이 사용되는 전극으로부터의 실리콘, 또는 기판으로부터의 실리콘이 절연층의 핀 홀(pin hole)내로 용해되어 컨덕터를 제공한다고 생각했고, 그의 검사 결과는, 산화물 층이 대략 100A 두께이고 10 내지 500um2 사이의 면적을 갖는 경우에, 12 내지 16 볼트의 전압에서 용해가 발생함을 보여준다. 이러한 용해를 유발하는데 요구되는 전류는 캐패시터 면적의 0.1uA/um2보다 더 작으며, 결과적인 용해된 링크는 대략 0.5 내지 2K 옴의 저항을 갖는다. 일단 용해된, 링크는, 그것이 개방 퓨즈를 치유하기 전 대략 1 초 동안 실온에서 100 밀리암페어까지의 전류를 처리할 수 있다. 전자 이행 소모(electron migration wear-out)를 고려하면, 일단 용해된, 링크의 예견되는 소모 수명은 실질적으로 3E8 시간보다 더 크다.
전류 스트레스(current stress)하의 안티-퓨즈 자체-치유의 가능성은, 일정한 퓨즈 스트레스가 요구되었던, PROM, PLD, 및 FPGA와 같은 그러한 영역들에서의 이 기술의 적용에 대한 주요 장애물인 것으로 보인다. 안티-퓨즈 치유 문제는 후에, Actel의 미국 특허 제4,823,181호의 Mohsen 등에 의해 해결되었다. Actel은, 실리콘 이산화물 대신 ONO 구조물을 사용하는 것에 의해 신뢰성 있는 프로그래머블 저 임피던스 안티-퓨즈 요소를 구현하는 방법을 가르쳐준다. Actel의 방법은 유전체 파귀 후의 저항 접점(ohmic contact)을 요구한다. 이것은, 중(重)하게 도핑된 확산을 이용하거나, ONO 유전체를 2개의 금속 전극들(또는 실리사이드 층들) 사이에 두는 것에 의해 달성되었다. 비소 도핑된 하부 확산 전극의 필요성은, 그것이 고도로 도핑될 하부-확산 또는 상부-폴리(top-poly)용으로 허용되었던, 미국 특허 제4,899,205호에서 나중에 교정되었다.
미국 특허 제5,019,878호는, 드레인이 실리사이드화되는(silicided) 경우에, 드레인으로부터 소스까지의 10 내지 15 볼트 범위의 프로그래밍 전압의 인가가, 채널 영역을 가로지르는 용해 필라멘트(melt filament)를 신뢰성 있게 형성한다는 것을 가르쳐준다. 특정 트랜지스터가 용해되도록 제어하기 위해 게이트 전압이 인가될 수도 있다. IBM은, 미국 특허 제5,672,994호에서 채널 안티-퓨즈를 제안하는 것에 의해 유사한 효과를 밝혔다. 그들은, 0.5um 기술에 있어서, nmos 트랜지스터용 BCDSS가 6.5V 정도만이 아니고, 일단 S-D 펀치 스루(punch through)가 발생하면, 그것은 소스와 드레인 사이에 수 킬로옴의 누설을 초래하는 영구적인 손상을 만든다.
Micron의 미국 특허 제5,241,496호 및 제5,110,754호는, 안티-퓨즈(트렌치(trench) 및 스택(stack)) 기반의 DRAM 셀을 개시한다. 1996년에, Micron은 미국 특허 제5,742,555호에서 안티-퓨즈로서 웰-투-게이트(well-to-gate) 캐패시터를 안내했다. 미국 특허 제6,087,707호는 폴리실리콘 에칭과 관련된 언더컷(undercut) 결점을 제거하는 방식으로서 안티-퓨즈에 연결된 N-웰을 제안한다. 미국 특허 출원 제2002/0027,822호는 유사한 안티-퓨즈 구조물이지만, 드레인 전극으로서 N-웰을 사용하는 비대칭(“균형 잡히지 않은”) 고전압 액세스 트랜지스터를 생성하도록 n+ 영역들이 제거된 안티-퓨즈 구조물을 제안했다.
미국 특허 제6,515,344호는. 2개의 반대 타입의 확산 영역들 사이의 최소 크기 게이트를 사용하여 구현되는, P+/N+ 안티-퓨즈 구성물들의 범위를 제안한다.
미국 특허는 표준 딥(Deep) N-웰 공정을 사용하여 격리된 P-웰내에 구성되는 nmos 안티-퓨즈를 제안한다. 안티-퓨즈 기반의 딥 N-웰의 다른 변형은 미국 특허 제6,611,040호에 개시되어 있다.
미국 특허 출원 제2002,0074,616호 및 미국 특허 출원 제2004,0023,440호는 다른 딥 N-웰 안티-퓨즈들을 개시한다. 이들 안티-퓨즈들은, 파울러 노르트하임 전류(Fowler Nordheim current)보다는 다이렉트 터널링 전류(direct tunnelling current)의 특징을 이루는 캐패시터로 이루어진다. 이들 어플리케이션들은, 안티-퓨즈 성능이 일반적으로 더 얇은 게이트 산화물 캐패시터들에 대해서 향상된다는 것을 확인한다(0.13um 공정의 트랜지스터용으로 일반적인, 대략 20A).
미국 특허 제6,580,145호는, nmos(또는 pmos) 액세스 트랜지스터용으로 사용되는 더 두꺼운 게이트 산화물 및 캐패시터용의 더 얇은 게이트 산화물이 있는, 2중 게이트 산화물을 활용하는 전통적인 안티-퓨즈 구조물의 새로운 버전을 개시한다. N-웰(또는 P-웰)은 안티-퓨즈 캐패시터의 하부판으로서 사용된다.
트랜지스터의 S-G 및 D-G 유전체 영역들을 분리하여 브레이크(break)시키는 것에 의해 게이트를 통해 소스 드레인 단락을 만드는 아이디어가 미국 특허 제6,597,234호에 개시되어 있다.
미국 특허 출원 제2004,0004,269호는, 추가적인 주입(다이오드)을 통한 채널 아래의 중(重) 도핑과 더 얇은 게이트 산화물에 의해 축퇴되는(degenerated), 캐패시터의 게이트에 연결되는 게이트를 갖는 MOS 트랜지스터로부터 구성되는 안티-퓨즈를 개시한다. 파괴 전압은 캐패시터의 하부판에 인가된다.
미국 특허 제6,667,902호(Peng)에 있어서, Peng은, 캐패시터에 연결하고 워드라인에 평행한 “로우 프로그램 라인(row program line)들”을 안내하는 것에 의해 전형적인 평면 DRAM 꼴의 안티-퓨즈 어레이를 개선시키고자 시도했다. 디코드된 경우, 로우 프로그램 라인들은, 그게 아니라면 이미 프로그램된 셀들을 통해 발생할, 액세스 트랜지스터들의 높은 프로그래밍 전압으로의 노출을 최소화시킬 수 있다. Peng과 Fong은, 멀티 레벨 또는 아날로그 저장 어플리케이션들을 가능케 하는, 게이트 산화물 브레이크다운의 정도를 제어했다고 말해지는, 다양한 전압 제어 프로그래밍 전류를 더하는 것에 의해 미국 특허 제6,671,040호에서 그들의 어레이를 더 개선한다.
최근, 미국 특허 출원 제2003/0202376호(Peng)는 싱글 트랜지스터 구조를 사용하는 메모리 어레이를 나타낸다. 제안된 메모리 셀에 있어서, Peng은 통상의 NMOS 트랜지스터로부터 LDD 확산을 제거한다. 교차점 어레이 구조는 수직 폴리 게이트 스트라이프(vertical poly gate stripe)들을 가로지르는 수평 활성 영역(S/D) 스트라이프들로 형성된다. 드레인 접점들이 이웃하는 셀들 사이에서 공유되고 수평의 워드라인들에 연결된다. 소스 영역들도 공유되고 플로트된 채로 남는다. Peng은, LDD 확산이 생략되면, 게이트 산화물 브레이크 다운 위치가 드레인 영역으로부터 충분히 멀리 있을 것이고, D-G(드레인-게이트) 단락보다 로컬 N+ 영역이 생성될 것이라고 추정한다. 만약, 상기한 영역이 생성되었다면, 게이트를 포지티브하게(positively) 바이어스하고 게이트-드레인 전류를 검출하는 것에 의해 프로그램된 셀들이 검출될 수 있다. G-D 또는 S-D(소스-드레인) 단락 가능성을 감소시키기 위해, Peng은 게이트 측벽 산화 공정의 변형을 통해 G-D 및 S-D 에지들에서의 게이트 산화물 두께를 증가시키는 것을 제안한다. Peng의 어레이는, 소스 및 드레인 영역들의 양쪽이 메모리 셀들에 존재하고, 로우 워드라인들이 트랜지스터 드레인 영역들에 연결되며, 칼럼 비트라인들이 트랜지스터 게이트들로부터 형성될 것을 요구한다. 상기 색다른 연결은, 프로그램될 하나를 제외하고 전체 드레인 라인들에 인가되는 디코드된 고전압(1.8V 공정에서의 8V)을 요구하는, Peng의 프로그래밍 및 읽기 방법에 대단히 특정되어야 한다. 디코드된 고전압(8V)은, 다른 게이트들이 3.3V에 유지되는 동안, 프로그램될 칼럼의 게이트들에 인가된다.
Peng이 교차점 메모리 아키텍처(cross-point memory architecture)를 달성할지라도, 그의 어레이는 CMOS 공정 변형들(LDD 제거, 에지에서의 더 두꺼운 게이트 산화물)을 요구하며 다음의 단점들을 갖는다: (a) 전체 로우 디코더들, 칼럼 디코더들 및 검출 증폭기들이 광범위한 전압들 - 8V/3.3V/0V 또는 8V/1.8V/0V - 을 스위칭해야한다. (b) 프로그램 동작 동안에, 3.3V 칼럼 구동기들이 프로그램된 셀들을 통해 8V 로우 구동기들 또는 0V 구동기들에 유효하게 단락된다. 이것은 어레이 크기에 많은 제한을 주고, 구동기 크기에 영향을 미치며, 프로그래밍의 신뢰성 및 유효성에 나쁜 영향을 준다. (c) 전체 프로그램 동작은, 전체 어레이 활성 영역들(프로그램된 로우는 제외)이 8V에서 바이어스될 것을 요구한다. 이것은 큰 N++ 접합 누설 전류의 원인이 되고, 다시금 어레이 크기를 제한한다. (d) 게이트 산화물 브레이킹 스폿(gate oxide breaking spot)이 드레인 영역으로부터 충분히 멀리 위치되는 것으로 추정되며, 그래서 펀치 스루가 8V 바이어스에서 발생하지 않는다. 그와 동시에, 트랜지스터는 반드시 1.8V 바이어스에서 정확히 동작한다 - 채널 영역에 연결한다. 이것은 중대한 공정 변형 없이는 달성될 수 없다. (e) Peng은, LDD가 존재하지 않으면, 소스 또는 드레인 에지에서 게이트 산화물이 브레이크하지 않을 것으로 추정한다. 하지만, 뾰족한 에지들 주위의 결점들과 전계 집중으로 인해, S/D 에지들이 산화물 브레이크다운이 가장 쉬운 위치들이라는 것이 당업계에 주지되어 있다.
Peng은 미국 특허 출원 제2003/0206467호에서 고전압 스위칭 문제들의 일부를 해결하고자 시도한다. 워드라인들과 비트라인들의 높은 블록킹(blocking) 전압은 이제 “플로팅(floating)” 워드라인들 및 비트라인들로 대체되었고, 채널로부터 소스 및 드레인 영역들까지의 거리상의 제한들이 변화되었다. 플로팅 워드라인들 및 비트라인들이 고전압 스위칭에 관한 문제들을 완화시킬지라도, 그것들은 앞서 언급된 근본적인 문제들 중 어느 것도 해결하지 못한다. 추가적으로, 그것들은 스위칭된 라인과 플로팅 라인 사이의 엄밀한 연결 문제들을 이끌어 들인다.
오늘날, 안티-퓨즈 개발은 3차원 박막 구조와 특별한 금속간 재료들 주위로 집중한다. 이들 모든 안티-퓨즈 기술들은, 프로그램능력(programmability)이 여전히 디바이스 수명 주기를 축소시키고 변함없이 칩 개발 비용을 상승시키는 문제들을 극복하는데 도움을 줄 수 있는, 전형적인 VLSI 및 ASIC 설계의 안티-퓨즈 어플리케이션들을 금지시키는, 표준 CMOS 공정에서 유효하지 않은 추가적인 공정 단계들을 요구한다. 따라서, 산업에 있어서, 표준 CMOS 공정을 활용하는 신뢰성 있는 안티-퓨즈 구조에 대한 명백한 필요가 있다.
종래 기술의 안티-퓨즈 셀들과 어레이들은, 제조 가능성과 신뢰성 문제들의 원인이 되는, MOS 스위칭 요소들의 고전압 노출을 겪든가 특별한 공정 단계들을 요구한다. 그것들은 또한, 마찬가지로 매우 의심스러운 제조 가능성을 갖는, Peng의 싱글 트랜지스터 셀을 제외하고, 저밀도 메모리 어플리케이션들에 한정된다.
플래시 및 OTP 메모리와 같은, 현재의 비휘발성 메모리에 관한 중대한 이슈는, 메모리의 전반적인 성능에 직접적으로 악영향을 줄 수 있는, 메모리 셀들의 데이터 상태가 검출될 수 있는 속도이다. 시스템에 내장되거나 별개의 메모리 디바이스로서의 메모리의 성능은, 시스템에 의해 실행되는 다른 처리들에 관련하여, 그것이 그 일부로 되어 있는 시스템에 대해 성능 병목일 수 있다.
플래시 메모리와 OTP 메모리와 같은 비휘발성 메모리는, 당업계에 주지되어 있는 바와 같이 전류 검출 스킴들을 사용한다. 이들 스킴들은 일반적으로, 검출 증폭기 회로가, 그 연결된 메모리 셀의 데이터를 반송하는 하나의 비트라인을 통해 구동되는 전류를 기준 전류와 비교하는 것을 의미하는, 싱글 엔디드(single ended)이다. 기준 전류는, 기준 메모리 셀을 통한, 또는 기준 전압 생성기에 의한 합성을 포함하는 다양한 방식으로 생성될 수 있다. 전류 검출 증폭기로부터의 싱글 비트 디지털 출력은 기준 전류에 대한 비트라인 전류의 상태를 나타낸다. 플래시 메모리에 있어서, 비트라인의 전류는 메모리 셀의 프로그램된 임계값에 좌우될 것이다. 안티-퓨즈 OTP 메모리에 있어서, 비트라인의 전류는 형성된 안티-퓨즈 링크의 전도성에 좌우될 것이다.
불행히도, 전류 검출 스킴들은 상대적으로 느리다. 한편 DRAM 검출은, 전압 또는 전하가 비트라인들에서 검출되므로, 전류 검출 스킴들보다 매우 더 빠르다, DRAM 메모리들은, 비트라인들의 쌍들이 그들 자신의 비트라인 검출 증폭기에 연결되는, 폴디드 비트라인 아키텍처(folded bitline architecture)로 구성된다. (상보성) 비트라인들의 양쪽은 읽기 동작 전에 몇몇의 중간점(mid-point) 전압 레벨로 사전 충전되고, 그 다음 메모리 셀은 비트라인들 중 하나에 전하를 더하거나 전하를 제거할 것이다. 폴디드 비트라인들 사이의 작은 전압차조차도 비트라인 검출 증폭기에 의해 신속히 검출될 수 있다.
DRAM은 고밀도와 성능 사이의 최적의 균형을 제공하며, 그것이 용량 및 성능에 대한 여전히 증가하는 요구들이 있는 컴퓨터 시스템에 대해 독점적으로 사용되는 이유이다. 대조적으로, 전류 안티-퓨즈 OTP 메모리는 상대적으로 느리지만, DRAM이 제조에 비현실적이거나 적합하지 않은 유용한 비휘발성 어플리케이션들을 갖는다. 어플리케이션들은, 온보드 플래시 대체, 부트 및 프로세서 코드 저장부, PROM, EEPROM 및 EPROM 대체, MASK ROM 대체, 및 데이터가 전력 없이 안전하게 유지되어야하는 다른 어플리케이션들을 포함한다. 불행히도, 상기 어플리케이션들 조차도, 안티-퓨즈 OTP 메모리들의 상대적으로 느린 성능은, 그것이 셋톱 박스, PDA, 또는 휴대 전화기이든지, 안티-퓨즈 OTP 메모리에 좌우되는 시스템의 성능에 부정적으로 악영향을 줄 수 있다.
따라서, 고속 검출 성능과 더불어, 표준 CMOS 기술로 구현하는데 적합한 단순하고 신뢰성 있는, 고밀도 안티-퓨즈 어레이 아키텍처를 제공하는 것이 이상적이다.
본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 단지 예시로서, 기술될 것이다.
도 1은 DRAM-타입 안티-퓨즈 셀의 회로도이다.
도 2는 도 1의 DRAM-타입 안티-퓨즈 셀의 평면 레이아웃이다.
도 3은 x-x선을 따르는 도 2의 DRAM-타입 안티-퓨즈 셀의 단면도이다.
도 4는 본 발명의 실시예에 따른 안티-퓨즈 트랜지스터의 단면도이다.
도 5는 도 4의 안티-퓨즈 트랜지스터의 평면 레이아웃이다.
도 6a 및 6b는 본 발명의 실시예에 따른 대안의 안티-퓨즈 트랜지스터의 평면 레이아웃이다.
도 7a 및 7b는 본 발명의 실시예에 다른 대안의 안티-퓨즈 트랜지스터의 평면 레이아웃이다.
도 8은 본 발명의 실시예에 따른 대안의 안티-퓨즈 트랜지스터의 평면 레이아웃이다.
도 9는 본 발명의 안티-퓨즈 트랜지스터에 대한 다양한 두께의 게이트 산화물을 형성하는 방법의 플로우차트이다.
도 10a 내지 10c는 도 9의 플로우차트의 단계들에 따른 다양한 두께의 게이트 산화물의 형성을 예시한다.
도 11a는 본 발명의 실시예에 다른 싱글-엔디드 검출용으로 구성된 교차점 구성의 안티-퓨즈 트랜지스터 메모리 어레이이다.
도 11b는 본 발명의 실시예에 따른 차분 검출용으로 구성된 교차점 구성의 안티-퓨즈 트랜지스터 메모리 어레이이다.
도 12는 도 11에 도시된 메모리 어레이의 안티-퓨즈 트랜지스터들의 레이아웃이다.
도 13은 본 발명의 실시예에 따른 폴디드 비트라인 구성의 안티-퓨즈 트랜지스터 메모리 어레이이다.
도 14는 본 발명의 실시예에 따른 워드라인 세그먼트들을 채용한 안티-퓨즈 트랜지스터들의 레이아웃이다.
도 15는 본 발명의 실시예에 따른 복합 검출 및 프로그래밍 회로의 회로도이다.
도 16은 본 발명의 실시예에 따른, 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
도 17a는 본 발명의 실시예에 따른, 도 16의 폴디드 비트라인 안티-퓨즈 메모리 어레이를 이용하여 데이터를 검출하기 위한 방법을 도시하는 플로우차트이다.
도 17b는 도 17a에 기술된 방법에 따른 신호 천이를 도시하는 타이밍도이다.
도 18은 본 발명의 실시예에 따른, 대안의 기준 전하 회로를 가진 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
도 19a는 본 발명의 실시예에 따른, 도 16 또는 도 18의 폴디드 비트라인 안티-퓨즈 메모리 어레이를 이용하여 데이터를 검출하기 위한 대안의 방법을 도시하는 플로우차트이다.
도 19b는 도 19a에 기술된 방법에 따른 신호 천이를 도시하는 타이밍도이다.
도 20은 본 발명의 실시예에 따른, 선택 가능 기준 전하 회로를 가진 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
도 21은 본 발명의 실시예에 따른, 용량성 부하 기준 전하 회로를 가진 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
도 22a는 본 발명의 실시예에 따른, 도 21의 폴디드 비트라인 안티-퓨즈 메모리 어레이를 이용하여 데이터를 검출하기 위한 대안의 방법을 도시하는 플로우차트이다.
도 22b는 도 22a에 기술된 방법에 따른 신호 천이를 도시하는 타이밍도이다.
도 23은 본 발명의 실시예에 따른, 대안의 검출 방법에 따른 신호 천이를 도시하는 타이밍도이다.
도 24는 본 발명의 실시예에 따른, 대안의 검출 방법에 따른 신호 천이를 나타내는 타이밍도이다.
도 25는 각각의 메모리 셀들에 연결되는 4개의 금속 비트라인들의 회로 예시도이다.
도 26은 본 발명의 실시예에 따른, 칼럼 사전 충전 회로를 가진 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
도 27은 본 발명의 실시예에 따른, 도 26의 폴디드 비트라인 안티-퓨즈 메모리 어레이의 비트라인들을 사전 충전하기 위한 방법을 도시하는 플로우차트이다.
도 28은 본 발명의 실시예에 따른, 대안의 칼럼 사전 충전 회로를 가진 폴디드 비트라인 안티-퓨즈 메모리 어레이의 회로도이다.
본 발명의 목적은 종래의 비휘발성 검출 스킴의 적어도 하나의 단점을 제거하거나 완화시키는 것이다. 특히, 비휘발성 메모리의, 그리고 보다 상세하게는, 안티-퓨즈 OTP 메모리를 위한, 고속 검출을 위한 회로 및 방법을 제공하는 것이 본 발명의 목적이다.
제1 양태에 있어서, 본 발명은 원타임 프로그래머블(one-time-programmable; “OTP”) 메모리 셀들을 포함하는 메모리 어레이를 제공한다. 상기 메모리 어레이는, 상보성 비트라인들의 쌍, 사전 충전(precharge) 회로, OTP 메모리 셀들의 게이트 단자들에 연결되는 워드라인들, 및 비트라인 검출 증폭기를 포함한다. 상기 상보성 비트라인들의 쌍의 각 비트라인은 상기 OTP 메모리 셀들의 확산 단자(diffusion terminal)들에 연결된다. 상기 사전 충전 회로는 상기 상보성 비트라인들의 쌍을 제1 전압 레벨로 사전 충전한다. 상기 워드라인들은, 상기 OTP 메모리 셀들의 게이트 단자들에 연결되며, 적어도 하나의 워드라인이 상기 상보성 비트라인들의 쌍의 하나의 비트라인을 대응하는 OTP 메모리 셀의 프로그래머블 전도성 링크를 통해 제2 전압 레벨로 구동시킬 수 있다. 상기 비트라인 검출 증폭기는 상기 상보성 비트라인들의 쌍의 전압차를 검출한다.
본 발명의 실시예에 따르면, 상기 사전 충전 회로는, 상기 상보성 비트라인들의 쌍의 각 비트라인에 인접한 비트라인들을 상기 제1 전압 레벨과는 상이한 제3 전압 레벨로 선택적으로 사전 충전하기 위한 칼럼(column) 사전 충전 디바이스들을 포함할 수 있다. 추가의 실시예들에 있어서, 상기 OTP 메모리 셀들의 각각은 싱글 트랜지스터 안티-퓨즈 메모리 셀(single transistor anti-fuse memory cell) 또는 2-트랜지스터 안티-퓨즈 메모리 셀일 수 있다. 상기 2-트랜지스터 안티-퓨즈 메모리 셀은 상기 워드라인에 연결되는 액세스 트랜지스터 및 상기 액세스 트랜지스터에 연결되는 안티-퓨즈 디바이스를 갖는다. 상기 안티퓨즈 디바이스는 제2 워드라인에 연결되는 게이트를 갖고, 상기 워드라인과 상기 제2 워드라인은 읽기 동작 동안에 전기적으로 또는 논리적으로 함께 연결된다.
본 양태의 또 다른 실시예에 있어서, 메모리 어레이는 상기 상보성 비트라인들의 쌍의 하나의 비트라인에 기준 전하(reference charge)를 선택적으로 제공하기 위한 기준 회로를 더 포함한다. 상기 기준 회로는, 전하 저장 캐패시터 회로 및 상기 전하 저장 캐패시터 회로를 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 연결하기 위한 스티어링(steering) 회로들을 포함할 수 있다. 상기 스티어링 회로들은, 상기 전하 저장 캐패시터를 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 선택적으로 연결하기 위한 더미(dummy) 메모리 셀들을 포함할 수 있다. 또한, 상기 기준 회로는, 상기 전하 저장 캐패시터 회로에 연결되는 복수의 추가적인 캐패시터 회로들을 포함할 수 있고, 상기 추가적인 캐패시터 회로들의 각각은 대응 제어 신호에 응답하여 선택적으로 인에이블된다.
본 양태의 추가의 실시예에 있어서, 상기 메모리 어레이는, 비트라인 검출 동작 동안에 용량성 부하 수단들을 상기 상보성 비트라인들의 쌍의 하나의 비트라인에 선택적으로 연결하기 위한 기준 회로를 더 포함한다. 상기 기준 회로는, 비트라인 사전 충전 동작 동안에 상기 용량성 부하 수단들을 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 연결하기 위한 스티어링 회로를 포함할 수 있다.
제2 양태에 있어서, 본 발명은 상보성 비트라인들에 연결된 원타임 프로그래머블(OTP) 메모리 셀들을 검출하기 위한 방법을 제공한다. 상기 방법은, a) 상보성 비트라인들의 쌍을 제1 전압 레벨로 사전 충전하기 위한 단계로서, 상기 상보성 비트라인들의 쌍이 데이터 비트라인과 기준 비트라인을 포함하는, 단계; b) 적어도 하나의 워드라인을 제2 전압 레벨로 구동시키는 단계; c) 상기 데이터 비트라인을 상기 워드라인에 연결된 OTP 메모리 셀에 의해서, 상기 OTP 메모리 셀이 프로그램되어 있다면, 상기 제2 전압쪽으로 충전시키는 단계; 및 d) 상기 기준 비트라인과 상기 데이터 비트라인 사이의 전압차를 검출하는 단계를 포함한다.
본 실시예의 실시예에 따르면, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 적어도 제1 워드라인을 구동시키는 단계와, 상기 데이터 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계를 포함한다. 대안적으로, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 제1 워드라인을 구동시키는 단계와, 상기 기준 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계를 포함한다. 대안적으로, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 제1 워드라인을 구동시키는 단계와, 상기 데이터 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계와, 상기 기준 비트라인에 연결된 제3 OTP 메모리 셀에 대응하는 제3 워드라인을 구동시키는 단계, 및 상기 기준 비트라인에 연결된 제4 OTP 메모리 셀에 대응하는 제4 워드라인을 구동시키는 단계를 포함한다.
추가의 실시예들에 있어서, 상기 방법은 상기 데이터 비트라인과 상기 기준 비트라인 중 하나에 기준 전하를 더하는 단계를 포함하고, 상기 사전 충전 단계는 상기 상보성 비트라인들의 쌍의 각 비트라인에 인접한 비트라인들을 제3 전압 레벨로 사전 충전하는 단계를 포함한다. 상기 제1 전압 레벨은 칩 공급 전압과 그라운드 전압 중 하나이고, 상기 제2 전압 레벨은 프로그램된 OTP 메모리 셀을 전도 상태(conductive state)로 스위칭하기 위해 유효한 미리 정해진 크기이다. 상기 제2 전압 레벨과 상기 제3 전압 레벨은 양쪽이 상기 제1 전압 레벨보다 더 높거나 더 낮을 수 있다.
본 양태의 추가의 실시예들이 이제 기술된다. 실질적으로 동시에 상기 기준 전하가 더해지고 상기 적어도 하나의 워드라인이 구동된다. 상기 기준 전하를 더하는 단계는, 상기 데이터 비트라인과 상기 기준 비트라인 중 하나에 상기 기준 전하를 연결시키기 위한 스티어링 디바이스를 활성화시키는 단계로서, 상기 기준 전하는 전하 저장 수단들에 의해 제공되는 단계를 포함할 수 있다. 상기 전하 저장 수단들은 상기 스티어링 디바이스를 활성화시키는 단계 전에 사전 충전될 수 있고, 상기 스티어링 디바이스는 스티어링 트랜지스터를 포함할 수 있다. 상기 스티어링 디바이스는, 더미 OTP 메모리 셀을 포함할 수 있고, 상기 전하 저장 수단들은, 상기 스티어링 디바이스를 활성화시키는 단계 전에, 그리고 상기 스티어링 디바이스가 활성화된 후의 미리 정해진 기간 동안에 사전 충전될 수 있다. 상기 스티어링 디바이스는, 상기 전압차를 검출하기 위해 검출 증폭기가 활성화되기 전에, 디스에이블될 수 있다. 상기 기준 전하를 더하는 단계는, 적어도 하나의 보충적인 전하 저장 수단들을 디폴트(default) 전하 저장 수단들에 선택적으로 추가하여 연결시키는 단계로서, 상기 기준 전하는 상기 디폴트 전하 저장 수단들에 의해 제공되는 단계를 포함한다.
제3 양태에 있어서, 본 발명은 데이터 비트라인과 기준 비트라인을 포함하는 상보성 비트라인들의 쌍에 연결된 원타임 프로그래머블(OTP) 메모리 셀들을 검출하기 위한 방법을 제공한다. 상기 방법은, a) 정전용량 수단들을 상기 데이터 비트라인에 연결시키는 단계로서, 상기 정전용량 수단들은 검출 증폭기의 오프셋을 규정하는 단계; b) 상기 데이터 비트라인과 상기 기준 비트라인을 제1 전압 레벨로 사전 충전시키는 단계; c) 워드라인을 제2 전압 레벨로 구동시키는 단계; d) 상기 데이터 비트라인을 상기 워드라인에 연결된 OTP 메모리 셀에 의해서, 상기 OTP 메모리 셀이 프로그램되어 있다면, 상기 제2 전압 레벨쪽으로 충전시키는 단계; 및 e) 상기 데이터 비트라인과 상기 기준 비트라인 사이의 전압차를 판정하도록 상기 검출 증폭기를 활성화시키는 단계를 포함한다.
본 양태의 실시예들에 있어서, 상기 사전 충전시키는 단계는, 상기 데이터 비트라인과 상기 기준 비트라인에 인접한 비트라인들을 제3 전압 레벨로 사전 충전하는 단계를 포함할 수 있고, 상기 연결시키는 단계는, 상기 정전용량 수단들을 상기 데이터 비트라인에 연결시키기 위한 스티어링 디바이스를 활성화시키는 단계를 포함할 수 있다.
제4 양태에 있어서, 본 발명은 상보성 비트라인 메모리 어레이를 제공한다. 상기 상보성 비트라인 메모리 어레이는, 비트라인들과 워드라인들에 연결되는 원타임 프로그래머블(OTP) 메모리 셀들, 제1 사전 충전 회로, 제2 사전 충전 회로, 및 검출 증폭기를 포함한다. 상기 제1 사전 충전 회로는 선택된 상보성 비트라인 쌍을 제1 전압 레벨로 선택적으로 사전 충전시킨다. 상기 제2 사전 충전 회로는, 상기 선택된 상보성 비트라인 쌍에 인접한 비트라인들을 제2 전압 레벨로 선택적으로 사전 충전시킨다. 상기 검출 증폭기는, 디코드된 칼럼 어드레스 신호들에 응답하여 칼럼 선택 디바이스들을 통해 상기 선택된 상보성 비트라인 쌍에 연결된다. 본 양태의 실시예에 있어서, 상기 제1 사전 충전 회로 및 상기 제2 사전 충전 회로는, 적어도 하나의 워드라인의 활성화 전에 또는 상기 적어도 하나의 워드라인의 활성화 직후에, 상기 선택된 상보성 비트라인들에 인접한 상기 비트라인들과 상기 선택된 상보성 비트라인들을 플로트(float)시키기 위해, 턴오프된다.
제5 양태에 있어서, 본 발명은 원타임 프로그래머블(OTP) 메모리 셀들을 갖는 상보성 비트라인 메모리 어레이를 사전 충전시키기 위한 방법을 제공한다. 상기 방법은, a) 선택된 비트라인 쌍들을 제1 전압 레벨로 사전 충전시키는 단계; b) 상기 선택된 비트라인 쌍들에 인접한 선택되지 않은 비트라인들을 제2 전압 레벨로 사전 충전시키는 단계; c) 상기 OTP 메모리 셀들에 연결된 적어도 하나의 워드라인을 구동시키는 단계로서, 상기 OTP 메모리 셀들은, 상기 OTP 메모리 셀들이 프로그램되어 있으면, 상기 선택된 비트라인 쌍들의 각각의 하나의 비트라인을 상기 워드라인 전압 레벨쪽으로 충전시킬 수 있고, 상기 제2 전압 레벨로 사전 충전된 상기 비트라인들에 연결된 상기 OTP 메모리 셀들의 구동 능력은 억제되는, 단계를 포함한다.
현재 기술된 양태들의 실시예들에 따르면, 상기 OTP 메모리 셀들의 각각은, 폴리실리콘 게이트, 확산 영역 및 다양한 두께의 게이트 산화물을 포함할 수 있다. 상기 폴리실리콘 게이트는 기판의 채널 영역 위에 배치되고, 상기 채널은 제1 단부 및 제2 단부에 의해 규정되는 사전 설정 길이를 갖는다. 상기 확산 영역은, 상기 채널 영역의 상기 제1 단부에 인접된다. 상기 다양한 두께의 게이트 산화물은 상기 폴리실리콘 게이트와 상기 기판 사이에 배치된다. 상기 다양한 두께의 게이트 산화물은, 상기 채널 영역의 상기 제1 단부로부터 상기 사전 설정 길이의 미리 정해진 거리까지 연장하는 두꺼운 게이트 산화물 부분, 및 상기 미리 정해진 거리로부터 상기 채널 영역의 상기 제2 단부까지 연장하는 얇은 게이트 산화물 부분을 갖는다.
본 실시예의 양태들에 있어서, 상기 OTP 메모리 셀들의 각각은 브레이크다운 저항 액세스 에지(breakdown resistant access edge) 및 산화물 브레이크다운 존(oxide breakdown zone)을 더 포함할 수 있다. 상기 브레이크다운 저항 액세스 에지는, 상기 폴리실리콘 게이트와 상기 확산 영역 사이에 전류를 전도시키기 위해 상기 채널 영역의 상기 제1 단부에 인접된다. 상기 산화물 브레이크다운 존은, 상기 채널 영역의 상기 제2 단부에 인접되고, 상기 폴리실리콘 게이트와 상기 채널 영역 사이에 전도성 링크를 형성하도록 가용성이 있다. 격리 영역이 상기 채널 영역의 상기 제2 단부에 인접될 수 있고, 상기 격리 영역은, 필드 산화물(field oxide) 영역, 플로팅 확산 영역, 및 상기 얇은 게이트 산화물에 인접한 상기 플로팅 확산 영역과 상기 필드 산화물 영역의 조합 중 하나를 포함할 수 있다. 상기 얇은 게이트 산화물 부분은 반도체 재료에 형성되는 적어도 하나의 저전압 트랜지스터 게이트 산화물에 일치될 수 있고, 상기 두꺼운 게이트 산화물 부분은 상기 반도체 재료에 형성되는 적어도 하나의 고전압 트랜지스터 게이트 산화물에 일치될 수 있다. 대안적으로, 상기 두꺼운 산화물 부분은, 중간(intermediate) 게이트 산화물과 상기 얇은 게이트 산화물 부분의 조합을 포함할 수 있다.
또 다른 양태에 따르면, 상기 플로팅 확산 영역, 상기 채널 영역의 상기 제2 단부, 및 상기 폴리실리콘 게이트의 게이트 에지는, 서로에 대해 각이 있는 적어도 2개의 라인 세그먼트(line segment)들에 의해 규정되는 공통 에지를 가질 수 있고, 상기 각은 135도 또는 90도일 수 있다. 상기 확산 영역은, 상기 저전압 트랜지스터, 상기 고전압 트랜지스터, 및 상기 저전압 트랜지스터와 상기 고전압 트랜지스터의 양쪽의 조합 중 하나의 LDD 주입물에 일치하는 LDD 주입물을 가질 수 있다. 상기 확산 영역의 에지와 상기 폴리실리콘 게이트의 일부는 살리사이데이션(salicidation)이 되어 있지 않을 수 있다.
본 발명의 다른 양태들과 특징들은, 첨부 도면과 함께 본 발명의 특정 실시예들의 후술되는 상세한 설명의 검토시에 당업자들에게 명백해질 것이다.
일반적으로, 본 발명은 폴디드(folded) 또는 오픈 비트라인 아키텍처(open bitline architecture)를 뒤 따르는 상보성 비트라인 구성으로 배열된 비휘발성 메모리 셀들의 어레이를 제공한다. 하기의 상세한 설명은 우선되는 폴디드 비트라인 배열을 특히 언급하지만, 그것은 대안의 오픈 비트라인 배열이나 그 2의 조합에 동등하게 적용한다. 메모리 어레이는, 비트라인 쌍들을 전압 기준으로 사전 충전시키기 위한 사전 충전 회로, 각 비트라인 쌍 중 하나의 비트라인에 기준 전하를 주입하기 위한 기준 회로, 및 상기 비트라인 쌍들 사이의 전압차를 검출하기 위한 비트라인 검출 증폭기를 더 포함한다. 전압차는, 활성화된 워드라인을 통해 비트라인들에 연결되는 비휘발성 메모리 셀들의 프로그래밍 상태에 좌우될 것이다.
폴디드 비트라인 안티-퓨즈 메모리 어레이 실시예들의 논의에 앞서, 하기는 본 발명의 실시예들에서 사용될 우선되는 안티-퓨즈 메모리 셀의 상세한 설명이다. 우선되는 안티-퓨즈 메모리 셀은, 본 발명의 실시예들에 채용될 수 있는 많은 다른 비휘발성 메모리(NVM) 셀들과 같이, 이 명세서에서 예시로만 사용된다. 다른 NVM 셀들은 2-트랜지스터 또는 1.5-트랜지스터 안티-퓨즈 메모리 셀들을 포함할 수 있다. 하기의 상세한 설명에 있어서, MOS라는 용어는 임의의 FET 또는 MIS 트랜지스터, 하프-트랜지스터(half-transistor) 또는 캐패시터 구조물을 나타내는데 사용된다.
이전에 논의된 바와 같이, 저장 캐패시터 대신 안티-퓨즈로서 평면 캐패시터를 사용하는 DRAM-타입 메모리 어레이는, 미국 특허 제6,667,902호에 설명된 바와 같이, 이미 주지되어 있다. 도 1은 상기 메모리 셀의 회로도이고, 도 2 및 3은 도 1의 주지된 안티-퓨즈 메모리 셀의, 평면 및 단면도를 각각 나타낸다. 도 1의 메모리 셀은, 안티-퓨즈 디바이스(12)의 하판에 비트라인 BL을 연결시키기 위한 패스(pass), 또는 액세스 트랜지스터(10)를 포함한다. 워드라인 WL은 그것을 턴온시키기기 위해 액세스 트랜지스터(10)의 게이트에 연결되고, 셀 플레이트 전압(cell plate voltage) Vcp은 안티-퓨즈 디바이스(12)를 프로그래밍하기 위한 안티-퓨즈 디바이스(12)의 상판에 연결된다.
그것은 액세스 트랜지스터(10)와 안티-퓨즈 디바이스(12)의 레이아웃이 매우 단순하고 간단한 도 2 및 3으로부터 볼 수 있다. 액세스 트랜지스터(10)의 게이트(14)와 안티-퓨즈 디바이스(12)의 상판(16)은, 활성 영역(18)을 가로질러 연장하는, 폴리실리콘의 동일층으로 구성된다. 각 폴리실리콘 층 아래의 활성 영역(18)에는, 활성 영역 아래쪽으로부터 폴리실리콘을 전기적으로 격리시키기 위한, 게이트 유전체로도 알려진, 얇은 게이트 산화물(20)이 형성된다. 게이트(14)의 양측에는 확산 영역(22)과 확산영역(24)이 있고, 확산 영역(24)은 비트라인에 연결된다. 도시되지 않았을지라도, 당업자라면, 측벽 스페이서 형성, 경(輕) 도핑된 확산(LDD)들과 확산 및 게이트 실리사이데이션(silicidation)과 같은, 표준 CMOS 공정이 적용될 수 있다는 것을 이해할 것이다. 고전적인 싱글 트랜지스터 및 캐패시터 셀 구성이 널리 사용되지만, 고밀도 어플리케이션들에 대해 획득될 수 있는 반도체 어레이 면적 절감으로 인해, 트랜지스터-온리(transistor-only) 안티-퓨즈 셀이 더 이상적이다. 상기 트랜지스터-온리 안티-퓨즈는 신뢰성이 있으면서 저비용 CMOS 공정으로 제조하기가 단순해야한다.
본 발명의 실시예에 따르면, 도 4는 임의의 표준 CMOS 공정으로 제조될 수 있는 안티-퓨즈 트랜지스터의 단면도를 나타낸다. 현재 나타낸 예에 있어서, 안티-퓨즈 트랜지스터는, 심플하고 두꺼운 게이트 산화물(simple thick gate oxide), 또는 하나의 플로팅 확산 단자를 가진 입/출력 MOS 트랜지스터에 거의 일치한다. 개시된, 스플릿-채널(split-channel) 캐패시터 또는 하프-트랜지스터로도 불리는, 안티-퓨즈 트랜지스터는, 신뢰성 있게 프로그램될 수 있음으로써, 폴리실리콘 게이트와 기판 사이의 퓨즈 링크(fuse link)가 디바이스의 특정 영역에 예측 가능하게 국한될 수 있다. 도 4의 단면도는, 현재 기술된 실시예에서 p-채널 디바이스인, 디바이스의 채널 길이를 따라 취해진다. 당업자라면 본 발명이 n-채널 디바이스로서 구현될 수 있다는 것을 이해할 것이다.
안티-퓨즈 트랜지스터(100)는, 기판 채널 영역(104)에 형성되는 다양한 두께의 게이트 산화물(102), 폴리실리콘 게이트(106), 측벽 스페이서(108), 제1 및 제2 확산 영역(110, 112)의 각각, 및 확산 영역(110, 112)의 각각의 LDD 영역들(114)을 포함한다. 다양한 두께의 게이트 산화물(102)은 두꺼운 산화물 및 얇은 게이트 산화물로 이루어짐으로써, 채널 길이의 일부가 두꺼운 게이트 산화물에 의해 덮이고, 채널 길이의 나머지 부분이 얇은 게이트 산화물에 의해 덮인다. 일반적으로, 확산 영역(112)을 만나는 얇은 게이트 산화물 에지는 산화물 브레이크다운이 발생할 수 있는 가용성 에지(fusible edge)를 규정한다. 확산 영역(110)을 만나는 두꺼운 게이트 산화물 에지는 한편, 게이트 산화물 브레이크다운이 방지되고 게이트(106)와 확산 영역(110) 사이의 전류가 프로그램된 안티-퓨즈 트랜지스터에 대해 흐르는, 액세스 에지를 규정한다. 두꺼운 산화물 부분이 채널 영역내로 연장하는 거리는 마스크 등급(mask grade)에 좌우되지만, 두꺼운 산화물 부분은 적어도 동일 칩에 형성되는 고전압 트랜지스터의 최소 길이만큼 되도록 바람직하게 형성된다.
바람직한 실시예에 있어서, 확산 영역(110)은 비트라인 접점(도시되지 않음)을 통해 비트라인에 연결되거나 폴리실리콘 게이트(106)로부터의 전류를 검출하기 위해 다른 라인에 연결되며, 프로그래밍 전압이나 전류를 수용하도록 도핑될 수 있다. 이 확산 영역(110)은 다양한 두께의 게이트 산화물(102)의 두꺼운 산화물 부분에 인접하여 형성되지만, 선택적인 확산 영역(112)은 플로트된 채로 남을 수 있다. 안티-퓨즈 트랜지스터(100)의 에지를 고전압 손상이나 전류 누설로부터 더 보호하기 위해, 살리사이드(salicide) 보호 산화물로도 알려진 저항기 보호 산화물 RPO는, 측벽 스페이서(108)의 에지로부터 금속 입자들을 더 이격시키도록 제조 공정 중에 안내될 수 있다. 이 RPO는, 폴리실리콘 게이트(106)의 일부와 확산 영역(110)의 일부만을 살리사이드화되는 것으로부터 방지하기 위해 살리사이데이션 공정 중에 바람직하게 사용된다.
살리사이드화된 트랜지스터들이 더 높은 누설을 갖고 따라서 브레이크다운 전압을 낮춘다고 알려져 있다는 것은 주지되어 있다. 따라서, 살리사이드화된 선택적인 확산 영역(112)을 갖는 것은 프로그래밍 동안의 산화물 브레이크다운을 향상시킬 것이나, 그럼에도 비-살리사이드화된 확산 영역(110)을 갖는 것은 누설을 감소시킬 것이다. 확산 영역(110)과 선택적인 확산 영역(112)은 저전압 트랜지스터나 고전압 트랜지스터 또는 그 2의 조합에 대해 도핑되어, 동일하거나 상이한 확산 프로파일(diffusion profile)을 초래할 수 있다.
안티-퓨즈 트랜지스터(100)의 간략화된 평면도가 도 5에 도시된다. 비트라인 접점(116)은 평면도를 도 4의 대응하는 단면도와 방향을 맞추는 시각적인 기준점으로서 사용될 수 있다. 활성 영역(118)은, 제조 공정 동안에 OD 마스크에 의해 규정되는, 채널 영역(104) 및 확산 영역(110, 112)이 형성되는 디바이스의 영역이다. 점선(120)은, 두꺼운 게이트 산화물이 제조 공정 동안에 OD2 마스크를 통해 성장될 영역들을 규정한다. OD는, 산화물이 형성될 기판의 영역들을 규정하기 위해 CMOS 공정 동안에 사용되는 산화물 규정 마스크를 약칭하고, OD2는 1 번째와는 상이한 2 번째 산화물 규정 마스크를 칭한다. 안티-퓨즈 트랜지스터(100)를 제조하기 위한 CMOS 공정 단계들의 세부는 후에 논의될 것이다. 플로팅 확산 영역(112)은, 후에 논의될 바와 같이, 얇은 게이트 산화물 브레이크다운의 가능성을 높이는데 사용될 수 있는 안티-퓨즈 트랜지스터(100)용 선택적인 구조물이라는 것을 주목해야 한다.
안티-퓨즈 트랜지스터(100)의 프로그래밍은, 게이트 및 채널 아래쪽 사이에 영구적인 링크를 형성하는 게이트 산화물 브레이크다운에 기초한다. 게이트 산화물 브레이크다운 조건들(전압이나 전류 및 시간)은, ｉ) 게이트 유전체 두께 및 성분, ｉｉ) 결점 밀도, 및 ｉｉｉ) 게이트 면적, 게이트/확산 주계(perimeter)에 주로 좌우된다. 안티-퓨즈 트랜지스터(100)의 복합의 두껍고 얇은 게이트 산화물은, 디바이스의 얇은 게이트 산화물 부분의, 특히, 산화물 브레이크다운 존의, 국소적으로 저하된 게이트 브레이크다운 전압을 초래한다. 환언하면, 개시된 구조는 산화물 브레이크다운이 더 얇은 게이트 산화물 부분에 한정되는 것을 보장한다.
추가적으로, 본 발명의 안티-퓨즈 트랜지스터 실시예들은 게이트 산화물 브레이크다운 성능을 향상시키는 게이트 산화물 설계 레이아웃 및 형성에 대한 일반적으로 금지된 CMOS 제조 설계 규칙의 장점을 취한다. 오늘날의 CMOS 공정들의 전체 게이트 산화물 공정 단계들은 활성 게이트 영역내의 균일한 게이트 산화물 두께를 위해 최적화되고 떠맡는다. 다양한 두께의 게이트 산화물 디바이스들을 표준 CMOS 흐름내로 안내하는 것에 의해, 추가적인 결점들과 전계 교란(electrical field disturbance)들이 두꺼운 게이트 산화물과 얇은 게이트 산화물 사이의 경계에서 생성된다. 그 결점들은, 산화물 박화(oxide thinning), 경계에서의 실리콘의 플라즈마 에칭, 마스크된 영역과 부분 마스크된 영역 사이의 상이한 열 산화 비율에 기인하는 실리콘 리세스(silicon recess) 및 세정 처리로부터의 찌꺼기를 포함할 수 있고, 이에 한정되지는 않는다. 전체 이들 효과들은, 증가된 누설과 국소적으로 저하된 브레이크다운 전압의 원인이 되는, 얇은 산화물 경계에서의 트랩(trap) 및 결점 밀도를 증가시킨다. 따라서, 저전압의, 컴팩트한 안티-퓨즈 구조물은 임의의 공정 변형 없이 생성될 수 있다.
상기한 안티-퓨즈 트랜지스터가 그 자신의 컴팩트한 크기로 인해 OTP 메모리 어레이 어플리케이션용으로 적합하지만, 얇은 산화물 브레이크다운 가능성을 더 증가시키기 위해 안티-퓨즈 트랜지스터(100)에 추가적인 변형들이 만들어질 수 있다. 앞서 언급된 바와 같이, 게이트 영역, 게이트/확산 주계는 얇은 게이트 산화물 브레이크다운의 가능성을 증가시킬 수 있는 인자이다. 이 브레이크다운 메커니즘을 통합하기 위해, 이전에 나타낸 플로팅 확산 영역(112)이 안티-퓨즈 트랜지스터 구조물에 더해질 수 있고, 멀티 라인 세그먼트(multiple line segment)들과 각(angle)들을 확산/게이트 경계에 통합시키는 것에 의해 플로팅 확산/게이트 주계가 바람직하게 증가된다. 플로팅 확산 영역(112)을 고전압 트랜지스터들의 확산 영역들에 유사한 농도로 중(重)하게 도핑하는 것에 의해, 브레이크다운의 추가 향상이 달성될 수 있다.
일반적인 CMOS 공정에 있어서, 확산 영역, LDD 및 채널 주입은 얇은 게이트 산화물 트랜지스터 및 두꺼운 게이트 산화물 트랜지스터에 대해 상이하다. 본 발명의 실시예에 따르면, 안티-퓨즈 트랜지스터의 얇은 게이트 산화물 채널 주입, LDD 및 확산 영역은, 결과의 얇은 게이트 산화물 임계 전압이 두꺼운 게이트 산화물 임계 전압보다 크기에서 더 크지 않다는 것을 조건으로 하여, 얇은 게이트 산화물에 대응하는 저전압 타입이나, 두꺼운 게이트 산화물(I/O 산화물)에 대응하는 고전압 타입, 또는 그 양쪽의 타입일 수 있다.
증가된 플로팅 확산 영역 주계를 채용한 안티-퓨즈 트랜지스터의 실시예들이 도 6 내지 도 8에 도시되어 있다.
도 6a는 디바이스의 플로팅 확산 단부에서의, 가용성 에지로서도 칭해지는, “L”형 게이트/확산 주계를 갖는 안티-퓨즈 트랜지스터(200)를 도시한다. 안티-퓨즈 트랜지스터(200)는 도 4 및 도 5에 도시된 안티-퓨즈 트랜지스터(100)와 본질적으로 동일하다. 활성 영역(202)은 비트라인 접점(204)이 있는 확산 영역을 갖고. 폴리실리콘 게이트(206)가 다양한 두께의 게이트 산화물 층(도시되지 않음) 위에 형성된다. OD2 마스크(208)는 두꺼운 게이트 산화물이 폴리실리콘 게이트(206) 아래에 형성되는 장소를 규정한다. 본 실시예에 있어서, 플로팅 확산 영역, 채널 영역, 및 폴리실리콘 게이트는 공통의 “L”형 에지를 공유한다. 에지는 서로에 관하여 각이 있게 방향이 맞추어진 2개의 에지 세그먼트로 이루어진다. 현재 나타낸 실시예는 약 90도인 각을 나타내지만, 각은 요구될 경우 135도로 설정될 수 있다.
도 6b는 디바이스의 플로팅 확산 단부에, 가용성 에지로도 칭해지는, 곧은 “S”형 게이트/확산 주계를 갖는 안티-퓨즈 트랜지스터(210)를 나타낸다. 안티-퓨즈 트랜지스터(210)는 도 6a에 도시된 안티-퓨즈 트랜지스터(200)와 본질적으로 동일하다. 활성 영역(202)은 비트라인 접점(204)이 있는 확산 영역을 갖고, 폴리실리콘 게이트(206)가 다양한 두께의 게이트 산화물 층(도시되지 않음) 위에 형성된다. OD2 마스크(208)는 두꺼운 게이트 산화물이 폴리실리콘 게이트(206) 아래에 형성되는 장소를 규정한다. 본 실시예에 있어서, 플로팅 확산 영역, 채널 영역, 및 폴리실리콘 게이트는 공통의 곧은 “S”형 에지를 공유한다. 에지는 서로에 관하여 90도 각도로 방향이 맞추어진 3개의 에지 세그먼트로 이루어진다.
도 6a 및 6b는 폴리실리콘 게이트가 플로팅 확산 영역 주계를 증가시키도록 하는 형태를 가질 수 있는 예들을 예시한다. 도 7a 및 7b는 확산 영역 및/또는 폴리실리콘 게이트가 플로팅 확산 영역 주계를 증가시키도록 하는 형태를 가질 수 있는 예들을 예시한다.
도 7a에 있어서, 안티-퓨즈 트랜지스터(300)는 디바이스의 플로팅 확산 단부의 곧은 게이트/확산 주계를 갖는다. 모양이 있는 활성 영역(302)은 비트라인 접점(304)이 있는 확산 영역을 갖고, 폴리실리콘 게이트(306)가 모양이 있는 활성 영역(302) 위에 “U”형으로 형성된다. OD2 마스크(308)는 두꺼운 게이트 산화물이 폴리실리콘 게이트(306) 아래에 형성되는 장소를 규정한다. 좁은 활성 영역(302)으로 인해, 폴리실리콘 게이트(306)의 일부가, 폴리실리콘 게이트(306)의 다른 부분에 의해 규정되는 가용성 에지(312)보다 주계에 있어서 실질적으로 더 작은 액세스 에지(310)를 형성할 것이다. 이 특정한 예에 있어서, 폴리실리콘 게이트는 서로 연결된 2개의 부분들로 유효하게 분할된다. 제1 부분은 비트라인 접점(304)이 있는 확산 영역 사이의 활성 영역에 채널을 형성하고, 제2 부분은 플로팅 확산 영역에 인접하여 위치된다. 제1 부분은 두꺼운 게이트 산화물 위에 형성되고 제2 부분은 얇은 게이트 산화물 위에 형성된다.
도 7b에 있어서, 안티-퓨즈 트랜지스터(314)는 디바이스의 플로팅 확산 단부에 곧은 게이트/확산 주계를 갖는다. 모양이 있는 활성 영역(302)은 비트라인 접점(304)이 있는 확산 영역을 갖고, 곧은 폴리실리콘 게이트(306)가 모양이 있는 활성 영역(302) 위에 형성된다. OD2 마스크(308)는 두꺼운 게이트 산화물이 폴리실리콘 게이트(306) 아래에 형성되는 장소를 규정한다. 좁은 활성 영역(302)으로 인해, 폴리실리콘 게이트(306)의 일부가, 폴리실리콘 게이트(306)의 다른 부분에 의해 규정되는 가용성 에지(312)보다 주계에 있어서 실질적으로 더 작은 액세스 에지(310)를 형성할 것이다.
따라서, 도 6a, 6b, 7a 및 7b에 도시된 바와 같이, 주계 가용성 에지는, 프로그래밍 동작 동안에 얇은 산화물 브레이크다운을 향상시키도록 모양을 갖는 활성 영역과 폴리실리콘 게이트의 조합으로 증대될 수 있다.
도 8은 하나만이 서로에 실질적으로 대칭인 양쪽으로서 기술될 것인, 안티-퓨즈 트랜지스터들의 쌍을 도시한다. 안티-퓨즈 트랜지스터(400)는 비트라인 접점(404)이 있는 확산 영역이 있는 활성 영역(402)을 갖는다. 폴리실리콘 게이트(406)는 다양한 두께의 게이트 산화물 층(도시되지 않음) 위에 형성된다. OD2 마스크(408)는 두꺼운 게이트 산화물이 폴리실리콘 게이트(406) 아래에 형성되는 장소를 규정한다. 본 실시예에 있어서, 플로팅 확산 영역, 채널 영역, 및 폴리실리콘 게이트는 공통의 곧은 “U”형 에지를 공유한다. 폴리실리콘 접점(410)은 금속 워드라인과의 전기 접점을 만드는데 사용된다. 비트라인 접점(404)을 포함하는 확산 영역은, 각각의 접점들(404)로부터 RPO(412)의 적절한 이격을 허용하도록 도시된 바와 같이 방향이 맞추어진다. 도 8에 도시된 쌍을 이룬 안티-퓨즈 트랜지스터들의 응용성은 폴디드 비트라인 검출 아키텍처들에 관하여 후술될 것이다.
도 6a, 6b, 7a 및 7b에 도시되지는 않았지만, RPO는 비트라인 접점이 있는 확산 영역들과 폴리실리콘 게이트의 일부가 살리사이데이션되지 않는 것을 보장하는데 사용될 수 있다.
본 발명의 실시예에 따른 표준 CMOS 공정으로부터 다양한 두께의 게이트 산화물을 생성하는 방법은, 주지의 2-단계 산화 공정을 활용하는 것이다. 이 공정을 개설하는 플로우차트는 도 9에 도시되며, 도 10a 내지 10c는 공정의 특정 단계들에 대응하는 다양한 두께의 게이트 산화물 형성의 다양한 단계들을 도시한다.
먼저, 중간 게이트 산화물(intermediate gate oxide)이 단계(500)에서 OD 마스크에 의해 결정되는 전체 활성 영역들에서 성장된다. 도 10a에 있어서, 이것은, 채널 영역(602) 위의, 기판상의 중간 게이트 산화물(600)의 형성으로서 도시된다. 다음 단계(502)에 있어서, 중간 게이트 산화물(600)은 OD2 마스크를 사용하여 전체의 지정된 얇은 게이트 산화물 영역들로부터 제거된다. 도 10b는 중간 게이트 산화물(600)의 나머지 부분과 미래의 얇은 산화물 영역(604)을 도시한다. 최종 게이트 산화물 형성 단계(504)에 있어서, 얇은 산화물은 OD 마스크에 의해 원래 규정되는 전체 활성 영역들에서 다시 성장된다. 도 10c에 있어서, 얇은 게이트 산화물(606)은 중간 게이트 산화물(600)과 얇은 산화물 영역(604) 위에 성장된다.
결과적으로, 단계(502) 동안 OD2 마스크에 의해 덮인 영역은 중간 게이트 산화물(600)과 최종의 얇은 게이트 산화물(606)의 조합인 게이트 산화물 두께를 가질 것이다. 동일 절차가 2개의 산화 단계들보다 더 많은 단계들만큼 연장될 수 있고, 또는 다른 동등의 절차들이, 적어도 하나의 두꺼운 게이트 산화물 마스크 OD2에 의해 결정되는, 동일 다이상에 2개 이상의 게이트 산화물 두께들을 만드는데 사용될 수 있다.
일반적으로, OD2 마스크는, 저해상도 마스크가 사용되고 설계 규칙이 활성 게이트 영역들 위의 OD2 마스크의 큰 마진(margin)을 요구하며, 특히, 활성 게이트 영역 내의 OD2 마스크 단부에 대해 프로비전(provision)을 갖지 않는, 중대하지 않은 마스킹 단계가 고려된다. 본 발명에 따르면, 활성 게이트 영역 내의 OD2 마스크 단부는, 드레인(즉, 확산 접점) 측의 더 두꺼운 게이트 산화물 및 대향 측(채널 또는 연결되지 않은 소스 측)의 더 얇은 게이트 산화물의 특징을 이루는 스플릿-채널 안티-퓨즈 구조물을 생성한다. 원칙적으로, 이 기술은, 게이트 길이(폴리실리콘 선폭)가 실제 OD2 마스크 관용도에 좌우되고 공정 최소보다 더 클 것을 요구하지만, 그 외 임의의 공정이나 마스크 등급 변경(mask grade change)을 요구하지는 않는다. 스플릿 채널 안티-퓨즈 구조물에 대한 최소 게이트 길이는 두꺼운 그리고 얇은 게이트 산화물에 대한 최소 게이트 길이의 합으로서 근사될 수 있다.
당업자라면, 정확한 계산들이 마스크 관용도에 기초하여 이루어질 수 있고, 게이트 길이는 OD2 마스크 관용도를 엄격히 하는 것에 의해 최소화될 수 있다는 것을 이해할 것이다.
일단 다양한 두께의 게이트 산화물이 형성되면, 도 4에 도시된 안티-퓨즈 트랜지스터 구조물을 완성하기 위해 추가적인 표준 CMOS 공정 단계들이 단계(506)에 채용될 수 있다. 이것은, 폴리실리콘 게이트와 LDD 영역들과 측벽 스페이서들과 RPO 및 확산 영역들의 형성, 및 살리사이데이션을 예로서 포함할 수 있다. 현재 논의된 공정의 바람직한 실시예에 따르면, 안티-퓨즈 트랜지스터의 플로팅 확산 영역 및 폴리실리콘 게이트를 살리사이드화하기 위해 살리사이데이션 단계가 포함된다. RPO가 사전에 확산 영역 위에 형성되어 그것을 살리사이데이션 공정으로부터 보호한다. 이전에 언급된 바와 같이, 살리사이드화된 플로팅 확산 영역은 영역내의 산화물 브레이크다운을 향상시킬 것이다.
이제 상기 안티-퓨즈 트랜지스터 실시예들의 어플리케이션이 논의될 것이다. 초기에 언급된 바와 같이, 제안된 안티-퓨즈 트랜지스터의 간결함은, 그것을 메모리 어레이 어플리케이션들, 그리고 보다 상세하게는, OTP 메모리 어레이 어플리케이션들용으로 적합하게 만든다.
도 11a는 본 발명의 실시예에 따른, 기본 교차점 어레이로 배열된 복수의 안티-퓨즈 트랜지스터 메모리 셀들을 예시한다. 본 실시예에 있어서, 검출은 싱글 엔디드이다. 안티-퓨즈 트랜지스터 메모리 어레이(700)는 워드라인들 WL0~WL3 및 비트라인들 BLO, BL1, BL2, 및 BL3에 연결된 안티-퓨즈 트랜지스터들(702)을 포함한다. 안티-퓨즈 트랜지스터들(702)은 이전에 기술된 안티-퓨즈 트랜지스터들 중 임의의 것으로 구현될 수 있다. 각 비트라인은, 그 다음에 p-채널 패스 게이트들(706, 708, 710, 712)에 연결되는, p-채널 격리 트랜지스터(704)에 연결된다. 격리 트랜지스터들(704)은 두꺼운 게이트 산화물 트랜지스터들이며, 이 두꺼운 게이트 산화물은 본 발명의 안티-퓨즈 트랜지스터 실시예들용으로 사용되는 얇은 게이트 산화물 및 중간 산화물의 동일한 조합일 수 있다. 전체 격리 트랜지스터들(704)의 게이트 단자는 격리 전압 VB을 수신하고, 패스 게이트들(706, 708, 710, 712)의 게이트 단자들은 칼럼 선택 신호들(O, Y1, Y2, Y3)을 각각 수신한다. 칼럼 선택 신호들은, 비트라인들 중 하나를 교차점 검출 증폭기(714)에 연결하기 위해 4개의 비트라인 중 하나의 선택을 실행한다. 교차점 검출 증폭기(714)는 비트라인의 전류를 기준 전류 IREF에 비교하는 전류 검출 증폭기일 수 있고, 비트라인 전압 또는 전류가 다른 라인상에서 반송되는 기준 신호에 비교되는, 본 설명에 있어서의 싱글-엔디드 검출 스킴을 일반적으로 나타낸다.
도 12는 도 11a에 도시된 4개의 안티-퓨즈 트랜지스터(702)의 레이아웃 구성을 예시한다. 도 12의 각 안티-퓨즈 트랜지스터는, 각 셀의 전체 면적을 감소시키기 위해 플로팅 소스 확산 영역이 없다는 것을 제외하고, 도 5에 도시된 안티-퓨즈 트랜지스터(100)에 유사한 레이아웃을 갖는다. 따라서, 동일 참조 번호들은 도 12에 있어서의 동일한 구성 요소들을 나타내는데 사용된다. 도 12에 도시된 메모리 어레이 구성에 있어서, 각 비트라인 접점(116) 및 활성 영역(118)은 2개의 안티-퓨즈 트랜지스터들에 의해 공유되고, OD2 마스크(120)는 동일 로우를 따라 정렬된 전체 안티-퓨즈 트랜지스터들에 대한 워드라인 방향을 따라서 연장된다.
안티-퓨즈 트랜지스터들은, 바람직하게 얇은/두꺼운 게이트 산화물 경계와 얇은 게이트 산화물/소스 확산 에지 중 하나에서, 게이트 산화물을 파괴하는 것에 의해 프로그램된다. 이것은 프로그램될 셀들의 채널과 게이트 사이에 충분히 높은 전압차를 인가하고, 만약 있다면, 다른 전체 셀들에 실질적으로 더 낮은 전압차를 인가하는 것에 의해 성취된다. 따라서, 일단 영구적인 전도성 링크가 형성되면, 폴리실리콘 게이트에 인가되는 전류가 링크 및 채널을 통해서 확산 영역으로 흐를 것이고, 그것은 일반적인 검출 증폭기 회로들에 의해 검출될 수 있다.
도 11a를 참조하여 보면, WL0 및 BL0에 연결된 셀은, 다른 워드라인들을 VDD에 유지시키고 다른 비트라인들을 0V 또는 VPOS보다 현저히 더 낮은 다른 전압에 유지시키면서, 네거티브(negative) 전압 -VPP를 WL0에 인가하고 포지티브 전압 VPOS(또는 VDD)를 BL0에 인가하는 것에 의해 프로그램된다. 이것은 프로그램될 셀을 V=VPOS + VPP의 전압차에 노출시킬 것이고, 다른 전체 셀들은 현저히 더 낮은 전압에 노출될 것이다. 포지티브 프로그래밍 전압 VPOS가 프로그램될 셀에 인가되어야 하지만, 일단 프로그램된 이 셀은 로(low) 상태로서 읽힐 것이라는 것에 주목한다. 동일한 워드라인을 공유하는 개개의 셀 또는 멀티 셀들은 동시에 프로그램될 수 있다. 프로그래밍 회로가 도시되지는 않았지만, 당업자라면 상기 회로들이 비트라인들에 연결되고 워드라인 구동 회로들내로 통합될 수 있다는 것을 이해할 것이다.
일단 로우(row)의 셀이 프로그램되고 나면, 매시간 네거비트 전압이 다른 셀을 프로그래밍하기 위해 이 로우에 인가되고, 발생할 프로그램된 셀의 비트라인과 이 워드라인 사이의 단락이 이 비트라인을 네거티브 전압쪽으로 끌어당긴다. 본 발명에 따르면, 두꺼운 게이트 산화물 격리 트랜지스터(704)들이 비트라인들을, 검출 증폭기를 포함하는, 칩의 나머지로부터 격리시키는데 사용된다. 이 디바이스들은 디코드되지 않거나 Y-디코드될 수 있다. 격리 디바이스들은 그라운드에 또는 VB 레벨에 유지시키는 것은 비트라인으로 하여금 네거티브 전압쪽으로 플로트할 수 있게 하고, 따라서 프로그래밍 동작에 대한 영향을 갖지 않는다. 프로그램(PGM) 및 읽기 동작용으로 사용되는 전압들은 하기의 표 1에 요약되어 있다.
WL
-VPP VDD 0V 또는 -Vtp
BL VDD 또는 VPOS PGM 액세스 없음 SOAK
플로팅 또는 -VPP PGM 차단됨 액세스 없음 액세스 없음
VDD로 사전 충전 소프트 PGM 액세스 없음 READ
프로그램되지 않은 셀들은, 매우 낮은 누설 전류를 특징으로 하는 스위치드 캐패시터(switched capacitor)처럼 작용한다. 아이들(액세스 없는) 상태에 있어서, 전체 워드라인들 WL은 VDD에, 어레이에 대한 백-바이어스(back-bias)와 동일한 레벨에 유지된다. 전체 비트 라인들 BL은 또한 VDD로 사전 충전되며, 따라서, 일부의 셀들이 프로그램되어 있는 경우에서도 어레이의 어디에든 누설과 전류 흐름이 없다. 메모리 어레이(700)와 더불어 읽기 동작을 실행시키기 위해, 워드라인들 중 하나가, WL0을 예로서 0V로 또는 폴리실리콘 게이트 아래의 채널을 유도하기 위해 적합한 다른 적절한 전압으로 구동시키는 것에 의해, 활성화된다. 셀이 프로그램되어 있지 않은 경우에는, 비트라인이 증가된 정전용량과 최소로 증가된 누설을 확인할 것이다. 한편, 셀이 프로그램된 경우에는, 셀내의 상대적으로 낮은 저항(500옴 내지 500k옴)은 비트라인을 그라운드된 WL0을 통해 그라운드쪽으로 방전시키기 시작할 것이다. 이러한 작용의 차이는 당업계에 주지된 다양한 검출 증폭기 설계들을 사용하여 검출될 수 있다. 간단한 해결책은, BL 전류가 기준 전류에 비교되는, 플래시 메모리에 널리 사용되는 주지의 검출 증폭기(714)와 같은, 전류 검출 증폭기를 사용하는 것이다. 안티-퓨즈 ON- 저항이 셀로부터 셀까지 현저히 변화할 수 있으므로, 앞서 언급된 전류 검출 스킴은 약 1uA의 매우 정밀한 전류 소스를 요구한다. 불행히도, 상기 작은 전류 검출은 느리고 노이즈에 취약하다.
프로그램된 안티-퓨즈를 통한 셀 전류를 향상시키는 하나의 기술은, 프로그램된 셀을 “소우킹(soaking)”시키는 것 또는 멀티 프로그래밍하는 것에 의한 것이다. 셀 소우킹은, 외부 프로그래밍 장비나 온-칩 상태 머신(on-chip state machine)을 사용하여, 비휘발성 메모리 설계에 널리 알려지고 사용된다.
하지만, 이 모든 혼란들은, 2개의 메모리 셀이 단 하나의 셀이 프로그램됨과 동시에 액세스되는, 트윈 셀 배열(twin cell arrangement) 또는, 디퍼렌셜 셀 배열(differential cell arrangement)을 사용하는 것에 의해 회피될 수 있다. 따라서, 데이터 매핑은, 각 메모리 셀이 상보성 데이터를 나타내는 메모리 셀과 짝 지어지는 것을 보장하기 위해 요구될 것이다. 일반적인 DRAM 또는 SRAM 검출 증폭기 시스템이 상기 배열을 위해 사용될 수 있다. 도 11b는 트윈 셀 구성으로 배열된 도 11b에 도시된 안티-퓨즈 트랜지스터(702)들의 다른 구성을 예시한다. 도 11b의 구성 요소들은, 교차점 검출 증폭기(714)를 대체하는 차분 검출 증폭기(716) 및 패스 게이트들(706, 708, 710, 712)의 연결을 제외하고, 도 11a의 그것들과 본질적으로 동일하다. 패스 게이트들(706, 708)은 이제 Y0에 연결된 그들의 게이트 단자들을 갖고, 패스 게이트들(710, 712)은 Y1에 연결된 그들의 게이트 단자들을 갖는다. 따라서, Y0의 활성화는 양쪽의 패스 게이트들(706, 708)을 턴온시킬 것이다. 비트라인들은 이제, 읽기 동작 동안에 한 쌍의 상보성 비트라인들이 차분 검출 증폭기(716)에 연결되는, 상보성 쌍들, BLO/BLO* 및 BL1/BL1*로, 명칭이 부여된다. 차분 검출 증폭기(716)에 연결되는 비트라인들 중 한쪽의 것이 일반적으로 기준 전압을 반송할 것이고 다른 것들이 액세스된 메모리 셀의 데이터를 반송할 것이므로, 당업자라면 상기 검출 증폭기가 듀얼-엔디드(dual-ended) 검출 스킴의 타입이라는 것을 이해할 것이다. 본 예에 있어서, 기준 전압은 액세스되고 있는 메모리 셀의 데이터의 보충일 것이다.
읽기 동작 전에, 전체 비트라인들이 VDD로 사전 충전된다. 비트라인들이 모두 VDD로 사전 충전되므로, 하나의 워드라인이 활성화될 때 읽기 동작 동안에 비트라인들 중 하나가 프로그램된 셀을 통해 그라운드쪽으로 끌어 당겨질 것이다. 그라운드 및 VDD를 반송하는 비트라인들의 쌍으로부터 데이터를 검출하는 것은 간단해질 것이다.
심플한 차분 검출 스킴이 프로그램된 어레이의 읽기 동작들에 대해 훌륭히 적합해 보일지라도, 프로그램되지 않은 메모이 어레이가 랜덤하고 불안정한 데이터를 생기게 하기 때문에, 그것은 엄청난 검사 문제들을 제기한다. 추가적으로, 상기 디퍼렌셜 셀 배열은 프로그램 검증 동작을 위해 필요한 마진 조정을 위한 수단들을 제공하지 않는다. 상기한 검출 아키텍처들의 이들 및 다른 단점들은, 도 13의 바람직한 실시예에 도시된 바와 같은, 듀얼 엔디드 검출 스킴을 갖는 폴디드 비트라인 아키텍처를 채용하는 것에 의해 완화될 수 있다.
도 13은 이전에 기술된 안티-퓨즈 트랜지스터(702)들을 채용하는 폴디드 비트라인 아키텍처를 도시한다. 메모리 어레이(800)는, 메모리 셀(702)들이 폴디드 비트라인 아키텍처로 배열된 것을 제외하고, 도 11b의 메모리 어레이(700)에 유사하다.
하기는 메모리 어레이(800)의 프로그램된 데이터의 읽기 동작의 예이다. BL0과 BL0* 사이에 위치된 2개의 안티-퓨즈 트랜지스터(702)들이 1 비트의 데이터를 저장하는데 사용되며, WL0에 연결된 셀이 프로그램되지 않았고, WL2에 연결된 셀이 프로그램된 것으로 가정한다. 이들 2개의 트랜지스터 셀들을 읽기 위해, WL0 및 WL2가 그라운드로 구동된다. 상부 셀(top cell)이 프로그램되지 않았기 때문에, BL0은 VDD의 사전 충전 레벨에 남을 것이다. 하지만, 하부 셀(bottom cell)이 프로그램되었기 때문에, BL0*은 셀을 통해 그라운드쪽으로 방전할 것이다. BL1과 BL1* 사이의 상부 및 하부 안티-퓨즈 트랜지스터 셀들도 액세스된다는 것에 주목한다. 하지만, 패스 트랜지스터들(706, 708)을 활성화시키고 BL0/BL0*을 폴디드 비트라인 검출 증폭기(716)에 연결시키도록 Y0만이 그라운드로 구동될 것이므로, 이 비트라인들은 검출 증폭기로부터 격리된다. 당업자라면, 더 큰 검출 마진을 제공하기 위해 적절한 저전압 레벨로, 바람직하게는 그라운드로, 방전할 시간을 비트라인에게 부여하기 위해, 워드라인들이 구동된 후 미리 정해진 시간에 칼럼 선택 신호들 Y0 및 Y1이 활성화될 수 있다는 것을 이해할 것이다.
도 14는 본 발명의 다른 실시예에 따른 대안의 디퍼렌셜 셀 배열을 예시한다. 도시된 안티-퓨즈 트랜지스터 셀들은 도 12에 도시된 것들에 일치하지만, 이제는, 폴리실리콘 워드라인들이, 각 세그먼트(820)가 2개의 상이한 안티-퓨즈 트랜지스터 셀들에 결합되는, 세그먼트들(820)로 브레이크되도록 배열된다. 대안적으로, 도 8에 도시된 안티-퓨즈 트랜지스터 쌍도 여기서 사용될 수 있다. 세그먼트들은, 요구에 따라 중간 금속 라인들을 통해 워드라인 접점(822)을 통해서 금속 워드라인들에 연결될 수 있다. 폴리실리콘 워드라인 세그먼트들에 연결된 금속 워드라인들의 조합이 메모리 어레이의 전반적인 성능을 향상시킨다는 것은 당업게에 주지되어 있다. 도 14에 도시된 특정 배열은 워드라인 디코더들을 구성하는 것에 의해 비트라인들의 듀얼-엔디드 검출 또는 싱글-엔디드 검출을 가능케 한다. 환언하면, 워드라인 구동기들은, 공표된 미국 특허 제6,549,483호에 도시된 DRAM 디코더와 유사한 방식으로, 2개의 워드라인들을 동시에 또는 하나의 워드라인만 구동하도록 동적으로 제어될 수 있다. 하지만, 현재의 어플리케이션에 있어서는, 싱글 엔디드 모드가 비휘발성 메모리 셀 검사와, 프로그램 및 검증 동작들을 위해 사용되는 반면에, 듀얼 엔디드 모드는 보통의 읽기 동작들만을 위해 사용된다. 상기 조합은 읽기, 검사 및 검증용의 독립 검출 최적화를 가능케하여, 크게 향상된 읽기 마진을 초래한다. 싱글 엔디드 검출 모드의 세부는 후술될 것이다.
본 발명의 실시예에 따르면, 프로그래밍 회로들이 차분 검출 증폭기 회로의 검출 회로와 통합될 수 있다. 도 15는 n-타입 안티퓨즈용 상기 회로의 실시예의 회로도이다. 검출/프로그램 회로(900)는 Viso에 의해 제어되는 두꺼운 게이트 산화물 격리 트랜지스터(906)들에 의해 분리되는 저전압 검출 회로(904) 및 고전압 교차-연결된 p-형 래치 회로(902)를 포함한다. Viso는 바람직하게 가변 전압 신호이므로, Viso는 전류 드로우(current draw)를 제한하기 위해 프로그래밍 후에는 데이터 검증을 위한 VDD보다 더 낮을 수 있다. 교차 연결된 래치 회로(902)는 VPP 또는 다른 프로그램 블록킹 전압을 수신하며, 래치 회로(902)의 각 브랜치(branch)는 비트라인들 BLi/BLi*의 상보성 쌍에 연결되고, 검출 회로(904)는 1.2V 공급 전압을 수신한다. Viso는, 더 민감한 검출 회로 트랜지스터들을 VPP 전압으로부터 격리시키기 위해, 약 VDD+Vt=1.8V의 최대 전압 레벨로 바람직하게 설정된다.
프로그래밍 동작에 있어서, 검출 회로(904)는, 활성화된 격리 트랜지스터(906)를 통해 래치 회로(902)에 연결되는, 기입 데이터를 수신한다. 래치 회로(902)는, 그 다음에 적절한 비트라인상으로 구동되는, 1.2V 데이터의 VPP로의 레벨 시프트(level shift)를 유효하게 실행한다. 또한, 읽기 동작 동안에, 백 바이어스 연결이 고전압에서 바람직하게 유지되며, 고전압 PMOS 트랜지스터들을 항상 턴오프시키도록 공급 전압이 VDD에 또는 VDD 아래로 유지된다.
이전에 기술된 바와 같이, 도 13에 도시된 폴디드 비트라인 아키텍처는, 상보성 비트라인들 BLO/BLO* 또는 BL1/BL1*상의 전압차를 검출하기 위해 비트라인 검출 증폭기(716)를 사용한다. 본 발명의 실시에에 따르면, 비트라인 검출 증폭기(716)는, DRAM 분야에 주지된, 표준 DRAM CMOS 교차-연결된 인버터 회로로 구현될 수 있다. 적절한 타이밍 제어 및 관련 비트라인 검출 회로들에 의해서, 폴디드 비트라인 아키텍처와 같은, 상보성 비트라인 스킴으로 배열된 설명된 안티-퓨즈 메모리 셀들의 고속 검출이 달성될 수 있다.
도 16은, 도 13에 도시된 그것과 유사한, 폴디드 비트라인 안티-퓨즈 메모리 어레이의 일부의 개략도이다. 상기 개략도를 간략화하기 위해, 하나의 폴디드 비트라인 쌍 BL/BL*, 그것의 관련 비트라인 검출 회로, 및 2개의 워드라인들만이 도시되었다. 폴디드 비트라인 안티-퓨즈 메모리 어레이(1000)는, n-채널 안티-퓨즈 트랜지스터들(1002, 1004)의 게이트 단자들에 연결되는 워드라인들 WLO 및 WL1, 신호 ISO에 응답하여 비트라인들의 저부(lower portion)에 비트라인들의 상부를 연결하기 위한 n-채널 격리 트랜지스터들(1006, 1008), 및 비트라인 검출 회로를 포함한다. 비트라인 검출 회로는, 사전 충전 회로(1010), 기준 전하 회로(1012), 및 비트라인 검출 증폭기(1014)를 포함한다.
사전 충전 회로(1010)는, BL과 BL* 사이에 직렬로 연결된 2개의 n-채널 사전 충전 트랜지스터들(1016, 1018)을 포함하고, 사전 충전 신호 BLPCH에 연결되는 그들의 게이트 단자들을 갖는다. 사전 충전 트랜지스터들(1016, 1018)의 공유된 소스/드레인 단자는 사전 충전 전압 VPCH를 수신한다. 동작에 있어서, 양쪽의 사전 충전 트랜지스터들(1016, 1018)은, 읽기 동작에 대한 준비로, BLPCH의 활성 하이 논리 레벨(active high logic level)에 응답하여 비트라인들 BL 및 BL*을 VPCH로 사전 충전시키기 위해 턴온할 것이다.
기준 전하 회로(1012)는, BL과 BL* 사이에 직렬로 연결된 n-채널 스티어링(steering) 트랜지스터들(1020, 1022), n-채널 트랜지스터(1024)로서 구현되는 정전용량 회로, 및 p-채널 사전 충전 트랜지스터(1026)를 포함한다. 스티어링 트랜지스터(1020)는 짝수 선택 신호 E_REF에 연결되는 그 자신의 게이트 단자를 갖고, 스티어링 트랜지스터(1022)는 홀수 선택 신호 O_REF에 연결되는 그 자신의 게이트 단자를 갖는다. 정전용량 회로(1024)는 공급 전압 VCC에 연결되는 그 자신의 게이트 단자를 갖고, 스티어링 트랜지스터들(1020, 1022)의 공유된 소스/드레인 단자와 공급 전압 VCC 사이에서 사전 충전 트랜지스터(1026)와 직렬로 연결된다. 사전 충전 트랜지스터(1026)는 사전 충전 신호 PCH*에 연결된 그 자신의 게이트 단자를 갖는다. 일반적으로, 정전용량 회로(1024)는, 로(low) 논리 레벨 PCH* 펄스가 수신될 때, 사전 충전될 것이다. PCH* 펄스의 지속 기간은 트랜지스터(1024)의 크기 및 제공될 요구되는 기준 전하에 기초하여 미리 정해질 수 있다. 일단 사전 충전되면, 정전 용량 회로(1024)의 기준 전하를 대응하는 비트라인에 연결시키기 위해 스티어링 트랜지스터(1020) 또는 스티어링 트랜지스터(1022)가 턴온된다. 예로서, 비트라인에 더해지는 전하는 대략 50 밀리볼트일 수 있다. E_REF 및 O_REF는, WL0 또는 WL1을 선택하기 위해 사용되는 동일한 짝수/홀수 어드레싱(addressing) 비트에 의해 제어될 수 있다. 일 실시예에 있어서, WL0의 활성화는 E_REF를 활성화되도록 유발할 것이고, 그에 의해 기준 전하를 상보성 비트라인에 연결한다.
비트라인 검출 증폭기(1014)는 당업계에 주지된 표준 교차-연결된 인버터 회로로 이루어진다. 회로는, 양쪽이 각각의 n-채널 트랜지스터(1032, 1034)에 직렬로 연결된, p-채널 트랜지스터(1028, 1030)를 포함한다. p-채널 트랜지스터(1028, 1030)의 공통 드레인 단자는 하이 논리 레벨 인에이블 신호(high logic level enable signal) H_EN을 수신하고, n-채널 트랜지스터(1032, 1034)의 공통 소스 단자는 로(low) 논리 레벨 인에이블 신호 L_EN를 수신한다. H_EN은 저하된 내부 VCC 레벨일 수 있고, L_EN은 VSS 레벨일 수 있다. 비트라인 검출 증폭기(1014)의 동작은 DRAM 업계에 주지되어 있다. 인에이블 신호들 H_EN 및 L_EN이 활성화되면, 동시에 또는 상이한 시간에, 비트라인 검출 증폭기(1014)가 BL과 BL* 사이의 작은 전압차를 검출하여, BL 및 BL*의 양쪽을 H_EN 및 L_EN의 풀 논리 레벨 상태(full logic level state)로 신속히 구동시킬 것이다.
도 16의 메모리 어레이는 도 13에 도시된 실시예에 관하여 역으로 되어 있다는 것에 주목한다. 보다 상세하게는, 도 13의 메모리 어레이는 p-채널 안티-퓨즈 메모리 셀들을 사용하지만, 도 16의 메모리 어레이는 n-채널 안티-퓨즈 메모리 셀들을 사용한다. 따라서, 도 13의 메모리 어레이를 구동시키기 위한 표 1에 도시된 값들은, 도 16의 메모리에 대해서 역이 되어야 한다.
도 16에 도시된 메모리 어레이는 2개의 상이한 모드들 중 하나로 동작될 수 있다. 제1 모드는 표준 싱글 셀/비트 모드이고, 제2 모드는 2-셀/비트 모드이다. 2-셀/비트 모드에 있어서, 폴디드 비트라인 쌍의 하나의 비트라인에 연결되는 하나의 메모리 셀 및 폴디드 비트라인 쌍의 다른 비트라인에 연결되는 제2의 메모리 셀은, 그들 각각의 워드라인들을 동시에 구동시키는 것에 의해, 양쪽이 동시에 액세스된다. 2개의 상이한 동작 모드들의 각각에 있어서, 중복 모드(redundancy mode)가 사용될 수 있다. 싱글 셀/비트 중복 모드에 있어서, 동일 비트라인에 연결되는 2개의 메모리 셀들에 대응하는 2개의 워드라인들은 읽기 동작 동안에 활성화된다. 2-셀/비트 중복 모드에 있어서, 동일 비트라인에 연결되는 2개의 메모리 셀들에 대응하는 2개의 워드라인들 및 다른 비트라인에 연결되는 2개의 메모리 셀들에 대응하는 2개의 워드라인들은 읽기 동작 동안에 활성화된다. 중복 모드는, 1 비트의 데이터를 읽기 위해 동일 워드라인에 연결되는 2개의 메모리 셀들을 활성화시키는 것에 의해 메모리 어레이의 신뢰성을 증가시킨다. 당업자라면, 워드라인 디코딩 로직(wordline decoding logic)이, 필요한 워드라인들의 활성화를 인에이블시키도록 구현될 수 있다는 것을 이해할 것이다. 싱글 셀/비트 및 2-셀/비트 동작의 더욱 세부적인 사항들이 뒤따를 것이다.
이전에 기술된 안티-퓨즈 구조물의 본질상 본 실시예의 고속 검출 스킴은 가능하다. 본 실시예들의 프로그램된 안티-퓨즈 메모리 셀은, 저항 요소처럼 작용할 것이고, 현재 도시된 구성에 있어서, 비트라인에, 그 대응하는 워드라인을 통해 전하를 더할 것이다.
본 발명의 실시예에 따른 동작의 싱글 셀/비트 모드에 대한 일반적인 고속 검출 스킴은 하기와 같다. ISO가 격리 트랜지스터들(1006, 1008)을 턴온시키기 위해 하이 논리 레벨에 있고, 정전용량 회로(1024)가 사전 충전되어 있는 것으로 가정한다. 먼저, BLPCH를 활성화시키고 트랜지스터들(1016, 1018)을 턴온시키는 것에 의해, 양쪽의 BL/BL*가, VSS와 같은, VPCH에 의해 제공되는 제1 공급 전압 레벨로 사전 충전된다. 그 후, WLO 등의 하나의 워드라인이, 예로서 VCC 등의 제1 공급 전압 레벨에 바람직하게 반대인 제2 공급 전압 레벨로 구동된다. WLO는, BL*에 연결되는 그 자신의 드레인 단자를 갖는 안티-퓨즈 메모리 셀(1004)에 연결된다. WL0가 구동되는 것과 실질적으로 동시에 발생하여, E_REF가 스티어링 트랜지스터(1020)를 턴온시키고 정전용량 회로(1024)를 비트라인 BL에 연결시키기 위해 하이 논리 레벨로 구동된다. 이제 기준 전하가 비트라인 BL상에 존재할 것이고, 예로서 약 50밀리볼트에 의해 BL의 전압을 상승시킬 것이다. 그 후, 인에이블 신호들 H_EN 및 L_EN이, 비트라인 검출 증폭기(1014)를 인에이블시키기 위해 고전압 및 저전압 레벨로 각각 구동될 수 있다.
만약, 메모리 셀(1004)이 프로그램되고 전도하였으면(안티-퓨즈의 블로운 상태(blown state)), 워드라인 WL0이 BL*의 전압 레벨을 VSS의 사전 충전 전압으로부터 메모리 셀의 전도 경로를 통해 VCC쪽으로 상승시킬 것이다. 바람직하게, 비트라인 검출 증폭기(1014)가 활성화되면, BL*의 전압은, BL의 기준 전압보다 더 높은, 100 밀리볼트가 될 것이다. 이 전압차는 비트라인 검출 증폭기(1014)에 의해 신속히 검출되고 증폭되며 래치된다. 한편, 메모리 셀(1004)이 프로그램되어 있지 않으면, BL*은, BL의 기준 전압보다 더 낮은, VSS의 사전 충전 전압에 남을 것이다. 이 경우에, 비트라인 검출 증폭기(1014)는 반대 상태를 래치시킬 것이다.
본 발명의 실시예에 따른 동작의 2-셀/비트 모드에 대한 고속 검출 스킴은 하기와 같다. ISO가 격리 트랜지스터들(1006, 1008)을 턴온시키기 위해 하이 논리 레벨에 있는 것으로 가정한다. 기준 전하 회로(1012)는, 기준 전하가 요구되지 않음에 따라, 동작의 2-셀/비트 모드에 있어서 디스에이블될 수 있다. 먼저, BLPCH를 활성화시키고 트랜지스터(1016, 1018)들을 턴온시키는 것에 의해, 양쪽의 BL/BL*이, VSS와 같은, VPCH에 의해 제공되는 제1 공급 전압 레벨로 사전 충전된다. 그 후, WLO 및 WL1과 같은, 워드라인들의 쌍이, 예컨대, VCC와 같은 제1 공급 전압 레벨에 바람직하게 역인 제2 공급 전압 레벨로 구동된다. WL0는 BL*에 연결되는 그 자신의 드레인 단자를 갖는 안티-퓨즈 메모리 셀(1004)에 연결되고, WL1은 BL에 연결되는 그 자신의 드레인 단자를 갖는 안티-퓨즈 메모리 셀(1002)에 연결된다. 2-셀/비트 모드에 있어서, 메모리 셀들(1002, 1004) 중 하나는 항상 프로그램될 것이고 다른 메모리 셀은 프로그램되지 않을 것이다. 따라서, 하나의 비트라인은 항상 VSS에 남을 것이고 다른 비트라인은 약 100 밀리볼트까지 상승한다. 인에이블 신호들 H_EN 및 L_EN은 비트라인 검출 증폭기(1014)를 인에이블시키기 위해 각각 고전압 및 저전압 레벨로 구동될 수 있다.
본 발명의 실시예에 따른 도 16의 폴디드 비트라인 안티-퓨즈 메모리 어레이의 세부적인 고속 검출 동작이 이제 도 17a의 플로우차트 및 도 17b의 타이밍도를 참조하여 기술될 것이다. 도 17b는 도 16의 비트라인 검출 회로에 사용되는 제어 신호들에 대해 추적하는 그리고 워드라인 및 비트라인 전압들의 신호를 나타낸다. 현재 기술된 방법은 동작의 싱글 셀/비트 비트모드에 지향된다.
신호 ISO가 읽기 동작 동안 고전압 레벨에 남아 있고, WL0에 연결된 메모리 셀(1004)이 프로그램된 메모리 셀이라고 가정한다. 방법은, PCH*가 미리 정해진 지속 시간동안 펄스 인가될 때, 정전 용량 회로(1024)가 사전 충전되는, 단계(1100)에서 시작된다. 뒤 이어서 단계(1102)에서, BLPCH를 미리 정해진 지속 시간 동안 하이 논리 레벨로 펄스 인가하는 것에 의해, 비트라인들이, 본 예에 있어서 VSS와 같은, 제1 공급 전압 레벨로 사전 충전된다. 본 예에 있어서, BLPCH 및 PCH* 펄스들은 동시에 발생하는 것이지만, 서로에 관한 어떠한 시간에도, 하지만 워드라인이 활성화되기 전에, 발생할 수 있다. 디코드된 로우 어드레스에 기초하여, 요구되는 워드라인은 단계(1104)에서 제2 공급 전압 레벨로 구동된다. WL0은 본 예에 있어서 VCC로 구동될 것이다. 실질적으로 동시에 발생하지만, 단계(1106)로서 주목되는 바와 같이, E-REF는 스티어링 트랜지스터(1020)를 턴온시키기 위해 VCC로 구동된다. 도 17b에서는 도시되지 않았지만, O_REF는 VSS에 남는다.
메모리 셀(1004)이 프로그램되었기 때문에, VCC 바이어스된 워드라인은 그 자신의 전도성 채널을 통해 BL*로 충전할 것이다. E_REF는, 기준 전하를 BL에 더하도록, 스티어링 트랜지스터(1020)를 턴온시킨다. 스티어링 트랜지스터(1020)는 미리 정해진 기간 동안 유지되고, 그 후 단계(1108)에서 E_REF를 VSS로 구동시키는 것에 의해 셧 오프(shut off)된다. 그 후 곧 단계(1110)에서, 비트라인 검출 증폭기(1014)를 활성화시키기 위해 L_EN이 로(low) 논리 레벨로 구동되고 H_EN이 하이 논리 레벨로 구동된다. BL과 BL* 사이의 차분이 검출되고 비트라인 검출 증폭기(1014)에 의해 완전히 래치된다. 비트라인 검출 증폭기(1014)의 부하를 감소시키기 위해, 검출 동안에 ISO 신호가 로(low) 논리 상태로 구동되어 격리 트랜지스터들(1006, 1008)을 턴오프시킨다. 이것은 또한, 다음 읽기 사이클을 위한 비트라인 사전 충전을 가속화시키기 위해, 워드라인이 턴오프될 수 있게 한다.
도 16에 있어서, 메모리 셀이 하나의 비트라인에 연결되고, 스티어링 트랜지스터(1020) 또는 스티어링 트랜지스터(1022)가 기준 비트라인으로서 기능하는 다른 비트라인에 연결된다. 연결된 메모리 셀로부터 데이터가 검출될 비트라인은, 데이터 비트라인으로 칭해질 수 있다. 불행히도, 메모리 셀의 전기 특성이 스티어링 트랜지스터들(1020, 1022)의 그것과는 상이할 것이기 때문에, 하나의 비트라인 대 다른 비트라인에 의해 보여지는 정전용량 불균형이 있을 수 있다. 따라서, 검출 동작 동안에 비트라인이 보다 잘 균형 잡히는 것을 보장하기 위해, 본 발명의 실시예에 따라 더미 메모리 셀들이 스티어링 트랜지스터들(1020, 1022) 대신 사용될 수 있다. 보다 상세하게는, 더미 메모리 셀들은 메모리 어레이의 “보통의” 메모리 셀들에 일치한다. 기준 전압을 전하기 위해 더미 메모리 셀들을 사용하는 것에 의해, 비트라인-워드라인 연결은 양쪽의 기준 비트라인과 데이터 비트라인에 가상적으로 일치되어진다.
도 18은 본 발명의 다른 실시예에 따른 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이의 개략도이다. 도 18에 도시된 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이는 도 16에 도시된 것과 유사하지만, 더미 메모리 셀들을 사용하는 대안의 기준 전하 회로를 채용한다. 폴디드 비트라인 안티-퓨즈 메모리 어레이(1200)는 도 16에서 이전에 도시되고 기술된 것과 동일한 참조 번호의 구성 요소들을 포함하며, 그래서 이 구성 요소들의 추가적인 기술이 요구되지 않는다. 기준 전하 회로(1202)는, 각기 더미 워드라인 DWL0 및 DWL1에 연결되는 게이트 단자를 각각 갖는 더미 메모리 셀들(1204, 1206)을 포함한다.
보통의 안티-퓨즈 메모리 셀들이 단지 하나의 소스 확산 영역을 갖지만, 더미 메모리 셀들(1204, 1206)은 기준 전압을 수신하기 위한 추가적인 드레인 확산 영역을 갖는다는 것에 주목한다. 더미 메모리 셀들(1204, 1206)은 프로그램되지 않지만, 포지티브 게이트 전압이 인가될 때, 더미 셀은 그 자신의 소스 및 드레인 단자들 사이에 전도성 채널을 형성할 것이다. 더미 메모리 셀들(1204, 1206)의 공통 단자는 정전용량 수단들(1208) 및 사전 충전 트랜지스터(1210)에 연결된다. N-채널 사전 충전 트랜지스터(1210)는 사전 충전 신호 PCH에 연결되는 게이트 단자를 갖는다. 사전 충전 트랜지스터(1210)를 턴온시키기 위해 PCH가 하이 논리 레벨로 펄스 인가될 때 정전용량 수단들(1208)이 사전 충전되는 것을 제외하고, 정전용량 수단들(1208)과 n-채널 사전 충전 트랜지스터(1210)의 구성은 정전용량 회로(1024) 및 p-채널 사전 충전 트랜지스터(1026)와 동등하게 기능한다는 점을 주목한다.
현재 도시된 실시예에 있어서, 기준 전하 회로(1202)는 상측 비트라인에 연결되는 반면, 도 16의 기준 전하 회로(1012)는 하측 비트라인에 연결되었다. 추가의 실시예에 있어서, 도 16의 기준 전하 회로(1012)는, n-채널 스티어링 트랜지스터들(1020, 1022)을 더미 메모리 셀들로 대체하도록 변형될 수 있다. 이전에 논의된 바와 같이, n-채널 격리 트랜지스터들(1006, 1008)은 비트라인들을 상부 및 하부로 유효하게 분할하며, 상부는 고전압 영역이고 하부는 저전압 영역이다. 신호 ISO가 미리 정해진 저 공급 전압으로 제한되기 때문에, 프로그래밍 동작 동안에 비트라인들의 상부에 나타나는 임의의 고전압들은 하부에 연결된 더욱 민감한 저전압 비트라인 검출 증폭기 회로로부터 블록될 것이다. 따라서, 당업자라면, 고전압 영역의 트랜지스터들이 저전압 영역의 트랜지스터들보다 더 큰 게이트 산화물 두께를 가질 수 있다는 것을 이해할 것이다.
이전에 기술된 실시예들에 있어서, PCH*는 미리 정해진 지속 시간 동안 1번째로 펄스 인가되고, 비트라인 검출 증폭기(1014)가 활성화되기 전에 스티어링 트랜지스터들(1020, 1022)이 턴온된 다음 턴오프된다. 본 발명의 실시예에 따르면, 사전 충전 신호 PCH* 및 신호들 E_REF 및 O_REF의 타이밍이, 기준 비트라인으로서 기능하는 비트라인에 더해지는 전하량을 조정하기 위해, 조절될 수 있다. 그러므로, 기준 비트라인의 기준 레벨이 조정될 수 있다.
도 19a는 도 16의 폴디드 비트라인 안티-퓨즈 메모리 어레이를 사용하는 대안의 검출 방법을 예시하는 플로우차트이고, 도 19b는 폴디드 비트라인 안티-퓨즈 메모리 어레이(100)에서 사용되는 제어 신호들의 추적을 나타내는 대응 타이밍도이다. 방법은, 정전용량 회로(1024)의 사전 충전이 개시되는, 단계(1300)에서 시작된다. 이것은 로 논리 레벨로 하강하는 PCH*에 대응한다. 그 다음, 단계(1302)에서, 비트라인들이, 예로서 VSS와 같은, 제1 공급 전압으로 사전 충전된다. WL0과 같은 선택된 워드라인은 단계(1304)에서, 예로서 VCC와 같은, 제2 공급 전압으로 구동된다. 그 후, 메모리 셀(1004)은 프로그램된 경우에 WL0 전압을 BL*에 연결할 것이다. 단계(1306)에서, 정전용량 회로(1024)에 의해 제공되는 기준 전하는 BL에 연결된다. 보다 상세하게는, 신호 E_REF가, 스티어링 트랜지스터(1020)를 턴온시키기 위해 하이 논리 레벨로 구동된다. PCH*가 아직 로 논리 레벨에 있으므로, 도 17a의 방법보다 더 많은 전하가 BL에 더해질 수 있다는 것에 주목한다. 단계(1308)에서, PCH*는, 사전 충전 트랜지스터(1026)를 턴오프시키기 위해, 하이 논리 레벨로 상승된다. 뒤 이어서 단계(1310)에서, E_REF는, 스티어링 트랜지스터(1020)를 턴오프시키기 위해, 로 논리 레벨로 구동된다. 단계(1312)에서, 비트라인 검출 증폭기(1014)가 활성화되고 BL과 BL* 사이의 차분이 검출된다.
도 19a에 도시된 검출 방법은, 스티어링 트랜지스터(1020)가 턴온되어 있는 동안 사전 충전 트랜지스터(1026)를 턴온된 채로 유지시키도록 PCH*가 활성인 채로 남는 것을 제외하고, 도 17a에 도시된 검출 방법과 유사하다. 도 19는 제공될 기준 전하를 조정하기 위한 E_REF 및 PCH*의 타이밍 제어의 일예이다. 당업자라면 PCH* 펄스 지속 시간 및 E_REF 신호 비활성화 시간이, 액세스되지 않는 비트라인상의 요구되는 기준 전하를 달성하도록 맞추어 만들어질 수 있다는 것을 이해할 것이다. 타이밍은 검사 모드에서 외부적으로 제어되거나, 주지의 논리 회로에 의해 내부적으로 제어될 수 있다. 이러한 조정기능은 몇몇의 유리한 어플리케이션들을 가능케 한다.
기준 비트라인상의 기준 전하 레벨을 조정하는 것에 의해, 프로그램된 안티-퓨즈 메모리 셀의 관련 전도성능이 검사될 수 있다. 그러므로, PCH* 및 E_REF(또는 O_REF)의 타이밍이 기준 비트라인으로 인가되는 기대되거나 실험적인 기준 전하들로 캘리브레이트될 수 있기 때문에, 컨비니언트 셀 마지닝 동작(convenient cell margining operation)들이 실행될 수 있다. 도 19a의 방법은, 프로그램된 셀들이 충분한 전도 전류를 갖는 것을 보장하기 위해, 프로그램 검증 동작들용으로 사용될 수 있다. 동작의 비트 당 2-셀 모드(two-cell per bit mode)에 있어서, 기준 전압들, 그러므로 기준 전하 회로들이, 사용되지 않는다. 하지만, 검사 모드에 있어서, 기준 전하가 하나의 비트라인상에서 점진적으로 증가될 수 있고, 프로그램된 메모리 셀이 상보성 비트라인 컨덕트(conduct)들에 연결된다. 최종적으로, 비트라인 검출 증폭기가 그 자신의 상태를 반전시켜, 프로그램된 메모리 셀에 의해 비트라인에 인가되는 전압을 드러낼 것이다.
도 16 및 18에 도시된 본 발명의 실시예는, 안티-퓨즈 메모리 셀의 프로그램된 또는 프로그램되지 않은 상태를 검출하기 위해, 폴디드 비트라인들의 쌍 사이의 전압의 차분을 검출할 수 있다. 게다가, 기준 전하 회로(1012)의 타이밍은 기준 비트라인에 더해지는 기준 전하를 변경하도록 조정될 수 있다. 이것은, 이전에 기술된 바와 같이, 검사 동작 동안에, 또는 최적의 기준 전압 레벨이 프로그램된 안티-퓨즈 메모리 셀들의 검출 마진들을 향상시키기 위해 제공되는 것을 보장하도록 이루어질 수 있다. 당업자라면, 공정 변화들이 프로그램된 안티-퓨즈 메모리 셀들의 전류 전도 레벨을 변화시킬 수 있고, 따라서, 메모리 어레이가 프로그램된 후에 기준 전압을 조정할 수 있는 능력을 갖는 것은 신뢰성 있는 동작을 보장할 것이다.
제어 신호들의 타이밍을 조정하는 것 없이 기준 비트라인에 더해지는 전하를 조정하기 위한 다른 기술은, 기준 비트라인에 더 많은 정전용량을 선택적으로 더하는 것이다. 도 20은 본 발명의 다른 실시예에 따른 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이의 개략도이다. 도 20에 도시된 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이는 도 16에 도시된 것과 유사하지만, 기준 비트라인에 더해질 전하량을 증가시킬 수 있는 대안의 기준 전하 회로를 채용한다.
폴디드 비트라인 안티-퓨즈 메모리 어레이(1400)는 도 16에서 이전에 도시되고 기술된 동일 참조 번호의 구성 요소들을 포함하며, 그래서 이 구성 요소들의 추가의 기술은 요구되지 않는다. 기준 전하 회로(1402)는, 각기 선택 신호 C1 및 C2에 연결되는 게이트 단자를 각각 갖는, 보충적인 정전용량 회로들(1404, 1406)을 포함한다. 보충적인 정전용량 회로들은, 주 정전용량 회로(1024)에 병렬로 연결되는 n-채널 트랜지스터들로서 본 실시예들에 도시되었지만, p-채널 트랜지스터들이 동등한 효과로 사용될 수 있다. 주 정전용량 회로(1024)에 의해 제공되는 전하를 보충하기 위해, 정전용량 회로들(1404, 1406) 중 하나 또는 양쪽이 C1 및 C2를 하이 논리 레벨로 구동시키는 것에 의해 활성화될 수 있다. 트랜지스터들(1404, 1406)은 트랜지스터(1024)와 동일하게 크기를 가질 수 있고, 또는 각기 상이하게 크기를 가질 수 있다. 게다가, 기준 비트라인에 더해질 기준 전하의 더 유연성 있고 더 훌륭한 제어를 제공하기 위해, 임의의 수의 추가적인 정전용량 회로들이 포함될 수 있고, 임의의 조합의 보충적인 정전용량 회로들이 활성화될 수 있다. 검출 동작은 도 17a에 대해 이전에 기술된 것과 동일할 수 있다.
신호 타이밍 제어 및 보충적인 정전용량 부가에 의해 기준 전하를 조정하는 실시예들이 서로 배타적으로 기술되었지만, 상기 2 기술들은 더 높은 정도의 유연성을 획득하기 위해 조합하여 사용될 수 있다. 예를 들어, 도 19a에 대해 이전에 기술된 검출 방법과 같이, 스티어링 신호 E_REF 또는 O_REF가 활성화되어 있는 동안 임의의 수의 보충적인 정전용량 회로들이 활성화되고 사전 충전될 수 있다.
고속 검출 스킴의 이전에 기술된 실시예들에 있어서는, 기준 전하가 폴디드 비트라인 쌍의 기준 비트라인으로서 기능하는 하나의 비트라인에 더해졌다. 기준 전하 회로의 제어된 타이밍 및/또는 보충적인 정전용량의 선택적인 부가가, 기준 전하를 제공하기 위해 사용될 수 있다. 하지만, 높은 클럭 속도에서는, 그것은 적합한 동작을 위해 필요한 타이밍을 생성하는 것이 가능하지 않거나 실용적이지 않을 수 있다. 따라서, 본 발명의 실시예에 따른, 차동 비트라인 안티-퓨즈 메모리 어레이에 대한 고속 자체-검출 스팀이 제안되었다.
본 실시예에 따른 고속 자체-검출 스킴에 있어서, 추가적인 정전용량이, 연결된 메모리 셀의 데이터가 검출될 상보성 비트라인 쌍의 데이터 비트라인에 더해질 수 있다. 환언하면, 추가적인 정전용량이 기준 비트라인에 더해지지 않는다. 비트라인에 더해지는 추가적인 정전용량은, 그에 더해지는 추가적인 정전용량을 갖지 않는 (기준 비트라인과 같은) 다른 비트라인에 관하여, 그것의 전압이 상승하는 비율을 변화시킨다.
도 21은 본 발명의 본 실시예에 따른 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이의 개략도이다. 도 21에 도시된 대안의 폴디드 비트라인 안티-퓨즈 메모리 어레이는 도 16에 도시된 것과 유사하지만, 데이터 비트라인에 정전용량을 더하는 대안의 기준 전하 회로를 채용한다. 폴디드 비트라인 안티-퓨즈 메모리 어레이(1500)는 도 16에서 이전에 도시 및 기술된 것과 동일한 참조 번호의 구성 요소들을 포함하며, 그래서 이 구성 요소들의 추가적인 기술이 요구되지 않는다. 기준 전하 회로(1502)는 이전에 기술된 스티어링 트랜지스터들(1020, 1022), 및 트랜지스터들(1020, 1022)의 공유된 소스/드레인 단자에 연결된 정전용량 수단들(1504)을 포함한다. 폴디드 비트라인 안티-퓨즈 메모리 어레이(1500)의 검출 동작이 이제 도 22a의 플로우차트 및 도 22b의 타이밍도를 참조하여 기술될 것이다.
트랜지스터(1004)가 액세스될 것이고(도 22b에 도시된 사례 1), 게이트-드레인 전도 채널을 갖지 않는 프로그램되지 않은 안티-퓨즈 메모리 셀인 것으로 가정한다. 도 22a에 있어서, 검출 동작은, 예컨대, VSS와 같은, 제1 공급 전압으로 비트라인들이 사전 충전되는 단계(1600)에서 시작된다. 이것은 도 22b에서 하이를 펄스 인가하는 BLPCH에 대응한다. 뒤 이어서 단계(1602)에서, 선택된 워드라인은, 예컨대, VCC와 같은, 제2 공급 전압으로 구동된다. 선택된 워드라인 활성화와 동시에 발생하지만, 단계(1604)에서 주목되는 바와 같이, 신호 O_REF는 스티어링 트랜지스터(1022)를 턴온시키기 위해 VCC로 상승된다. 그러므로, 정전용량 수단들(1504)은, 메모리 셀(1004)이 연결되어 있는 동일한 비트라인에 연결된다. 단계(1606)에서, H_EN 및 L_EN을 각각 하이 및 로 논리 레벨로 구동시키는 것에 의해 검출 증폭기들이 턴온된다. VSS로 사전 충전되는 양쪽의 비트라인들 BL 및 BL*에 있어서, 비트라인 검출 증폭기의 p-채널 트랜지스터들(1028, 1030)은 턴온하여 양쪽의 BL 및 BL*을 H_EN쪽으로 끌어당길 것이다. 메모리 셀(1004)이 비-전도성이기 때문에, 양쪽의 비트라인들 BL 및 BL*은 대략 동일 비율로 상승해야 한다.
하지만, BL*이 그것에 연결되는 추가적인 정전용량 수단들(1304)을 갖기 때문에, 그것은 BL에 비해 더 낮은 비율로 상승할 것이다. 따라서, 일단 BL이 n-채널 트랜지스터(1034)의 임계 전압 레벨로 상승하면, 비트라인 검출 증폭기(1014)가 BL을 H_EN 논리 레벨로 그리고 BL*를 L_EN 논리 레벨로 완전히 래치시키고 구동시킬 것이다. 이러한 본 스킴의 장점은 기준 전하 회로(1502)의 타이밍 제어가 요구되지 않는다는 것이다. 바람직하게, 비트라인 검출 증폭기(1014)는 동시에, 또는 선택된 워드라인 WL0 및 적합한 스티어링 신호가 활성화된 직후에 활성화된다.
대조적으로, 메모리 셀(1004)이 게이트-드레인 전도 채널을 갖는 프로그램된 안티-퓨즈 메모리 셀이면(도 22b에 도시된 사례 2), BL*은 먼저 n-채널 트랜지스터(1032)의 임계 전압 레벨로 상승할 것이다. 도 22b의 사례 2에 있어서, 워드라인 WL0 메모리 셀(1004)로부터의 전하의 부가는 BL*에 포지티브 오프셋(positive offset)을 제공할 것이다. 일단 비트라인 검출 증폭기(1014)가 활성화되면, p-채널 트랜지스터들(1028, 1030)은 BL 및 BL*을 E_EN쪽으로 끌어당길 것이다. 더해지는 정전용량 수단들(1504)로 인해, BL*의 상승률이 BL의 그것보다 여전히 더 늦지만, 포지티브 전압 오프셋이 충분하므로 BL*이 먼저 n-채널 트랜지스터 임계 전압에 도달할 것이다. 그러므로, 비트라인 검출 증폭기(1014)는 사례 1의 상태에 반대되는 상태로 래치한다.
동작의 2-셀/비트 모드의 프로그램되지 않은 안티-퓨즈 메모리 셀들을 검사하는 것에 관한 하나의 이슈는, 비트라인 검출 증폭기들이 예측할 수 없는 논리 상태로 래치할 것이라는 점이다. 양쪽의 BL 및 BL*이 사전 충전된 VSS 값에서 시작하므로, 작은 전압 변화나 제조 변화가 비트라인 전압에 영향을 줄 수 있고, 그러므로 비트라인 검출 증폭기에 의한 검출에 영향을 줄 수 있다. 그러므로, 데이터 비트라인에 정전용량을 더하는 본 스킴은, 2-셀/비트 모드로 동작하는 적합하게 제조된 메모리 셀들이 일관되게 검출될 것을 보장할 것이다.
비트라인들을 VSS로 사전 충전한, 폴디드 비트라인 안티-퓨즈 메모리 어레이에 대한 고속 검출 스킴의 이전에 기술된 실시예들에, 비트라인 검출 증폭기에 의한 검출을 위한 데이터 비트라인으로의 정전용량의 적용 또는 기준 비트라인으로의 기준 전하의 적용이 뒤 따른다. 본 발명의 추가의 실시예들에 따르면, 비트라인들이 VSS 대신 VCC로 사전 충전될 수 있다.
본 발명의 실시예에 따른 VCC로의 사전 충전 검출 방법은, 도 16의 폴디드 비트라인 안티-퓨즈 메모리 어레이와 더불어 실행될 수 있으며, 도 17a에 개설된 검출 방법과 유사하다. 도 23의 타이밍도는 도 16의 제어 신호들에 대한 그리고 2개의 상이한 사례들에 대한 비트라인들 BL 및 BL*의 추적을 나타낸다. 사례 1에 있어서, BL*에 연결된 액세스되는 메모리 셀이 프로그램된다. 사례 2에 있어서, BL*에 연결된 액세스되는 메모리 셀이 프로그램되지 않는다.
사례 1을 사용하는 VCC로의 사전 충전 실시예는 이제 도 23의 타이밍도를 참조하여 기술된다. 양쪽의 비트라인들이, 예로서 VCC와 같은, 제1 공급 전압으로 사전 충전된 후에, WL0과 같은 워드라인이, 예로서 VCC + 1.5 볼트와 같은, 제2 공급 전압 V1으로 구동된다. 안티-퓨즈 메모리 셀(1004)이 프로그램되면, 워드라인이 비트라인 BL*을 약 VCC + 100 밀리볼트의 전압까지 끌어당길 것이다. 그 후, E_REF를 활성화시키는 것에 의해 기준 전하가 기준 비트라인 BL에 더해지고, 그것을, 예컨대, 약 VCC + 50 밀리볼트로 상승시킨다. 비트라인 검출 증폭기가 활성화되면, 2개의 비트라인들 사이의 차분이 검출되고 완전히 래치된다.
한편, 액세스된 메모리 셀(1004)이 사례 2에서와 같은 비-전도성이면, 데이터 비트라인 BL*은, VCC + 50밀리볼트의 기준(또는 선택되지 않은) 비트라인 BL 전압보다 더 낮은, VCC에 남을 것이다. 그러므로, 비트라인 검출 증폭기가 반대 상태를 래치할 것이다.
이전에 기술된 실시예에 있어서, 기준 전하는 기준 비트라인에 더해졌다. 이 스킴의 하나의 단점은 기준 전하에 대해 요구되는 높은 사전 충전 전압이다. 이것은, 기준 캐패시터를 그라운드로 사전 충전하는 것을 요구하는, 데이터 비트라인에 네거티브 기준 전하가 더해지는, 본 발명의 대안의 VCC로의 사전 충전 실시예에서 해결된다. 도 24는 2개의 상이한 사례에 대해 본 검출 실시예의 BL 및 BL*의 관련 전압 레벨을 예시하는 타이밍도이다.
사례 1에 있어서, 양쪽의 비트라인들이, 예로서 VCC와 같은 ,제1 공급 전압으로 사전 충전된 후에, WL0과 같은 워드라인이 예로서 VCC + 1.5 볼트와 같은 제2 공급 전압 V1으로 구동된다. 안티-퓨즈 메모리 셀(1004)이 프로그램되면, 워드라인이 비트라인 BL*을 약 VCC + 100 밀리볼트의 전압까지 끌어당길 것이다. 그 후, O_REF를 활성화시키는 것에 의해 기준 전하가 데이터 비트라인 BL*에 더해지고, 그것을, 예컨대, 약 50 밀리볼트만큼 감소시킨다. 기준 비트라인 BL은 VCC에 남는다. 따라서, 비트라인 검출 증폭기가 활성화되면, 데이터 비트라인과 기준 비트라인 사이의 차분이 검출되고 완전히 래치된다.
한편, 액세스된 메모리 셀(1004)이 사례 2에서와 같은 비-전도성이면, 데이터 비트라인 BL*은, VCC의 기준(또는 선택되지 않은) 비트라인 BL 전압보다 더 낮은, 약 VCC - 50밀리볼트로 하강할 것이다. 그러므로, 비트라인 검출 증폭기가 반대 상태를 래치할 것이다.
이전에 예시된 검출/검사 스킴 실시예들은 싱글 트랜지스터 안티-퓨즈 메모리 셀들로 이루어진 메모리 어레이들에 관하여 기술되었다. 당업자라면, 검출/검사 실시예들이, 셀 플레이트 전압(cell plate voltage) Vcp의 적절한 제어와 더불어서, 도 2 및 3에 예시된 것들과 같은, 2개의 트랜지스터들을 갖는 메모리 셀들로 이루어진 메모리 어레이들에 적용될 수 있다는 것을 이해할 것이다.
이전에 기술된 전체 실시예들은 메모리 어레이의 비트라인들, 그리고 특히 메모리 어레이의 폴디드 비트라인들의 데이터를 검출하기 위한 회로들 및 방법들에 지향된다. 반도체 제조 및 크기 조절의 진보는 메모리 어레이의 비트라인의 밀충전(tight packing)을 가능케 함으로써, 인접한 비트라인들 사이의 간격을 감소시킨다. 이것은, 읽기 오류를 잠재적으로 유발할 수 있는, 밀충전된 비트라인들 사이의 용량성 결합을 증가시키는 직접적인 원인이 된다. 비트라인 용량성 결합 효과의 예는 도 25를 참조하여 기술된다.
도 25는 밀충전 배열의 4개의 금속 비트라인들 BLO, BL1, BL2 및 BL3의, 그리고 각각의 비트라인들에 연결되는 메모리 셀들의 회로도이다. 도 25는 이전에 기술된 본 발명의 싱글 트랜지스터 안티-퓨즈 트랜지스터 실시예를 사용하는 가능성 있는 비트라인 구성의 일예일 뿐이며, 당업자라면, 2-트랜지스터 안티-퓨즈 메모리 셀을 포함하여, 어떠한 메모리 셀도 사용될 수 있다는 것을 이해할 것이다. 도 25의 현재 도시된 예에 있어서, 각각의 비트라인에 연결된 드레인 확산 단자, 및 워드라인 WL에 연결된 게이트들을 각기 갖는, 단 하나가 참조 번호가 붙여진, 4개의 안티-퓨즈 메모리 셀들(1750)이 있다. BLO, BL1 및 BL3에 연결된 메모리 셀들은 프로그램되었고, BL2에 연결된 메모리 셀(1750)은 프로그램되지 않았다. 도 25에 있어서, 프로그램된 안티-퓨즈 메모리 셀(1750)은, 안티-퓨즈 셀의 프로그래밍 동안에 형성되는 전도성 링크를 기능적으로 예시하기 위해, 그 각각의 소스 단자와 WL 사이에 연결되는 저항기 요소(1752)를 갖는다.
이전에 기술된 검출 실시예들 중 하나에 따르면, 읽기 동작 전에 비트라인들이 VSS로 사전 충전된다. 그 후, 워드라인 WL이 고전압 레벨로 구동되며, (프로그램된) 전도성 링크를 갖는 임의의 메모리 셀(1750)이 그 대응하는 비트라인을 고전압 레벨쪽으로 충전할 것이다. 이것은 비트라인들 BLO, BL1 및 BL3에 발생할 것이다. 하지만, BL2에 연결된 메모리 셀이 프로그램되지 않으며, 따라서 BL2는 VSS의 사전 충전 전압에 남아야 한다. 불행히도, 캐패시터(1754)로서 예시된, 인접한 비트라인들 사이의 용량성 결합으로 인해, BL2에 인접한 BL1 및 BL3의 상승 전압이 BL2를 고전압 레벨쪽으로 끌어당길 것이다. 따라서, BL2의 데이터 검출은 오류일 것이다. 데이터 비트라인에 인접한 양쪽의 비트라인들을 갖는 것은 최악-사례의 시나리오를 나타내며, 고전압 레벨로 상승하는 하나의 인접한 비트라인을 갖는 것조차 동일한 효과를 초래할 수 있다. 따라서, 새로운 사전 충전 스킴이 이러한 비트라인 연결 효과를 감소시키기 위해 요구된다.
도 26은 본 발명의 실시예에 따른, 상기한 비트라인 연결 효과를 완화시키기 위한 새로운 비트라인 사전 충전 회로를 갖는 OTP 메모리 어레이(1800)의 회로도이다. 본 실시예에 있어서, 비트라인 검출 증폭기에 의한 검출용의 데이터 비트라인에 인접한 비트라인들은, 데이터 비트라인의 사전 충전 전압의 역 논리 상태에 대응하는 전압 레벨로 사전 충전된다. 기준 비트라인 및 데이터 비트라인은 선택된 비트라인으로 칭해질 수 있으며, 나머지 비트라인은 선택되지 않은 비트라인으로 칭해질 수 있다. 환언하면, 데이터 비트라인이, 논리 “0”에 대응하는, VSS로 사전 충전되면, 그 인근의 선택되지 않은 비트라인들이 논리 “1”에 대응하는 고전압 레벨로 사전 충전된다. 대안적으로, 인근의 선택되지 않은 비트라인들은 이전에 기술된 고전압 레벨과는 상이한 전압 레벨로 사전 충전될 수 있다. 따라서, 검출 동안에, 그 대응하는 메모리 셀이 프로그램되면, 또는 인근의 비트라인들에 연결되는 메모리 셀들의 프로그램된/프로그램되지 않은 상태에 관계없이, 그것이 사전 충전된 VSS 전압 레벨에 머물 것이라면, 데이터 비트라인이 고전압 레벨쪽으로 상승할 것이다.
도 26에 있어서, OTP 메모리 어레이(1800)는, 폴디드 비트라인 스킴으로 바람직하게 배열되는, 본 발명의 실시예들에서 이전에 기술된 바와 같은 n-채널 싱글 트랜지스터 안티-퓨즈 메모리 셀들(1802)를 포함한다. OTP 메모리 어레이(1800)가 이전의 도면들에서와는 상이하게 예시되었지만, 여전히 폴디드 비트라인 구성을 기능적으로 나타내는 것이라는 점에 주목한다. 제안된 사전 충전 스킴이 어떠한 타입의 메모리 셀과 비트라인 아키텍처에도 적용될 수 있다는 것이 당업자에게 명백할 것이다. 상보성 비트라인들 BLO/BLO*, BL1/BL1*, BL2/BL2* 및 BL3/BL3*은 칼럼 선택 회로(1806)를 통해 비트라인 검출 증폭기(1804)에 선택적으로 연결된다. 칼럼 선택 회로(1806)는 n-채널 칼럼 선택 디바이스들(1808, 1810, 1812, 1814, 1816, 1818, 1820, 1822)로 구성된다. 폴디드 비트라인 구성으로 인해 칼럼 선택 디바이스들이 짝지어져 있다는 것에 주목한다. 예를 들어, 칼럼 선택 디바이스들(1808, 1822)은 동일한 칼럼 선택 신호 Y-SEL[O]에 의해 제어된다. 나머지 칼럼 선택 디바이스 쌍들은 칼럼 선택 신호들 Y-SEL[I], Y-SEL[2] 및 Y-SEL[3]에 의해 제어된다. 칼럼 선택 회로(1806) 및 그 n-채널 칼럼 선택 디바이스들의 동작은 당업계에 주지되어 있다. 칼럼 어드레스에 기초하여, 검출을 위해 하나의 상보성 비트라인 쌍을 비트라인 검출 증폭기(1804)에 연결하도록, 칼럼 선택 디바이스들의 쌍이 활성화된다.
도 26의 현재 기술된 실시예에 따라 특정 비트라인들에 대한 사전 충전을 선택적으로 제어하기 위해, 선택적 사전 충전 회로(1824)가 제공된다. 선택적 사전 충전 회로(1824)는 칼럼 선택 회로(1806)에 구성상 유사하며, 비트라인들을 사전 충전 전압 회로(1842)에 연결하기 위한 n-채널 칼럼 사전 충전 디바이스들(1826, 1828, 1830, 1832, 1834, 1836, 1838, 1840)을 포함한다. 유사하게, 칼럼 사전 충전 디바이스들이 짝지어짐으로써, PC_S[0]과 같은, 하나의 사전 충전 선택 신호가 상보성 비트라인들의 쌍에 연결되는 칼럼 사전 충전 디바이스들의 쌍을 활성화시킬 것이다. 예를 들어, 칼럼 사전 충전 디바이스들(1826, 1840)이 하나의 그러한 쌍을 형성한다. 칼럼 사전 충전 디바이스들의 나머지 쌍들은 PC_S[1], PC_S[2] 및 PC_S[3]에 의해 제어된다. 본 실시예에 있어서, 칼럼 사전 충전 디바이스들의 각 쌍을 제어하는 신호들 및 칼럼 선택 디바이스들의 각 쌍은, 상보성 칼럼 어드레스 신호들(도시되지 않음)에 기초하는 동일 비트라인들에 연결된다. 보다 상세하게는, PC_S[0] 내지 PC_S[3] 및 Y-SEL[O] 내지 Y-SEL[3]가, 상보성 칼럼 어드레스 신호를 사용하고 상이한 타이밍을 갖는, 차동 디코딩 회로(different decoding circuit)들에 의해 생성된다.
하나의 실시예에 있어서, 사전 충전 전압 회로(1842)는 읽기 동작 전에 미리 정해진 사전 충전 전압 레벨을 제공할 수 있다. 다른 실시예에 있어서, 사전 충전전압 회로(1842)는 단순히 VCC 공급 전압일 수 있다. 어느 쪽의 실시예에서든, 도 16의 사전 충전 회로(1010)에 유사한 주 사전 충전 회로는, 읽기 동작 전에, 선택된 비트라인들만을 VSS로 사전 충전하기 위해 비트라인 검출 증폭기 회로(1804)와 통합될 수 있다.
본 발명의 실시예에 따른 사전 충전 동작의 방법에 따르면, 칼럼 선택 디바이스들과 선택적 사전 충전 회로(1824)의 칼럼 사전 디바이스들이 사전 충전 단계에서 동시에 활성화됨으로써, 선택된 비트라인들이 VSS로 사전 충전되고 선택된 비트라인들에 인접한 비트라인들이 고전압 레벨로 사전 충전된다. 사전 충전 단계 동안에 고전압 레벨로 사전 충전하는 특정 비트라인들의 제어는, PC_S[0] 내지 PC_S[3] 신호들을 제어하는 것에 의해 달성될 수 있다. 사전 충전 단계 다음은 선택된 워드라인이 활성화되는 읽기 단계이며, 적절한 기준 전하가 기준 비트라인들에 더해지고, 양쪽의 데이터 비트라인들 및 기준 비트라인들이 데이터 검출을 위해 비트라인 검출 증폭기(1804)에 연결된다.
본 발명의 바람직한 실시예에 따른 선택적 사전 충전 회로(1824)의 예시적인 동작이 이제 도 26의 회로 및 도 27의 플로우차트를 참조하여 기술될 것이다. WL1이 읽기 동작 동안 활성화될 것이고, WL1에 그리고 BL3*, BL2* 및 BL0*에 연결된 메모리 셀들이 프로그램되고 WL1에 그리고 BL1*에 연결된 메모리 셀이 프로그램되지 않은 것으로 가정한다. 단계(1900)에 있어서, 디바이스들(1828, 1838)을 제외하고, 선택적 사전 충전 회로(1824)의 칼럼 사전 충전 디바이스들이 활성화되어 BL1 및 BL1*을 제외한 전체 비트라인들을 고전압 레벨로 사전 충전한다.
단계(1902)에서 동시에 발생하는데, 단지 칼럼 선택 디바이스들(1810, 1820)이 Y-SEL[1]을 하이 논리 레벨로 구동시키는 것에 의해 턴온될 것이고 BLSA(1804)의 VSS 회로로의 사전 충전이 활성화된다. 상보성 칼럼 어드레스에 기초한 칼럼 디코딩 스킴으로 인해, 디바이스들(1828, 1838)이 턴오프되고, 디바이스들(1826, 1830, 1832, 1834, 1836, 1838)이 턴온된다. 따라서, 선택된 비트라인들 BL1/BL1*에 인접한 선택되지 않은 비트라인들이 고전압 레벨로 구동되고 선택된 비트라인들이 VSS로 구성된다, 이제 WL1은 단계(1904)에서 고전압 레벨로 구동될 수 있다. BL1은 싱글 엔디드 검출 스킴의 기준 비트라인일 수 있지만, 비트당 2셀 검출 스킴의 상보성 비트라인일 수 있다. 그 후 단계(1906)에서, 비트라인 검출 증폭기(1804)가 BL1/BL1*의 전압차를 검출하도록 활성화될 수 있다.
이전에 주목된 바와 같이, 신호들 PC_S[0] 내지 PC_S[3] 및 Y-SEL[O] 내지 Y-SEL[3]는 상보성 방식으로 디코드되는 신호들이지만, 그것들은 서로 역은 아니다. 본 발명의 실시예들의 실제 구현에 있어서는, 선택되지 않은 비트라인들의 사전 충전은, 적합한 칼럼 선택 디바이스들을 턴온된 채로 유지하면서, 칼럼 사전 충전 디바이스들을 턴오프시키는 것에 의한 워드라인들의 활성화 전에 종료되어야 한다. 일단 검출이 종료되면, 선택되지 않은 비트라인들의 사전 충전이 재개될 수 있다. 따라서, 적절한 타이밍 제어가 이러한 요구되는 동작을 달성하도록 구현될 수 있다. 또한, 신호들 PC_S[0] 내지 PC_S[3] 및 Y-SEL[O] 내지 Y- SEL[3]의 제어는 칼럼 어드레스에 대한 변화에 부분적으로 기반할 수 있다. 예를 들어, 다음의 읽기 사이클들이 동일 칼럼 어드레스를 사용하는 상황에 있어서, 선택된 비트라인들은 VSS로 사전 충전될 것이고 나머지 선택되지 않은 비트라인들이 고전압 레벨로 사전 충전된다. 역으로, 칼럼 어드레스가 읽기 사이클들 사이에서 변화되면, 전체 비트라인들이 하나의 읽기 사이클의 끝에서 고전압 레벨로 사전 충전될 수 있다. 그 후, 새로운 칼럼 어드레스 신호(Y-SEL[O] 내지 Y-SEL[3])가 활성화되었을 때, 선택된 비트라인들이 고전압 레벨로부터 VSS로 사전 충전된다.
현재 기술된 비트라인 사전 충전 실시예는 이전에 기술된 비트라인 검출 스킴들의 어느 것과도 조합하여 사용될 수 있다는 것을 이해해야 한다.
따라서, 도 26의 실시예에 예시된 바와 같이, 데이트 비트라인 및 기준 비트라인을 제외한 전제 비트라인들을 고전압 레벨로 사전 충전하는 것은, 선택되지 않은 비트라인들이, 그에 연결된 메모리 셀들의 프로그램된/프로그램되지 않은 상태에 관계없이, 사전 충전된 고전압 레벨에 남을 것이므로, 비트라인 정전용량 결합 효과를 최소화시킬 것이다. 4개의 비트라인들의 그룹의, 현재 기술된 실시예에 있어서, 3개의 비트라인들이 고전압 레벨로 사전 충전될 것이다. 이것은, 많은 비트라인들이 다음 읽기 동작을 위한 준비시에 VSS로부터 VDD로 사전 충전되기 때문에, 전력 소모의 근원일 수 있다. 선택된 비트라인들에 바로 인접한 비트라인들만이 고전압 레벨로 사전 충전될 필요가 있기 때문에, 임의의 인접하지 않은 그리고 선택되지 않은 비트라인들은 제1 및 제2 사전 충전 단계 동안에 VSS로 사전 충전된 채로 남을 수 있다. 비트라인 전력 소모를 절약하기 위한 대안의 비트라인 사전 충전 실시예가 도 28에 도시되어 있다.
OTP 메모리 어레이(2000)는, 칼럼 사전 충전 디바이스들의 제어 연결들을 제외하고, 도 26에 도시된 OTP 메모리 어레이(1800)와 일치한다. 특히, 칼럼 사전 충전 디바이스들(1826, 1830, 1836, 1840)의 게이트 단자들은 짝수 칼럼들에 대해 디코드된 짝수 사전 충전 선택 신호 PC_S[EVEN]에 연결되고, 칼럼 사전 충전 디바이스들(1828, 1832, 1834, 1838)의 게이트 단자들은 홀수 칼럼들에 대해 디코드된 홀수 사전 충전 선택 신호 PC_S[ODD]에 연결된다. 이러한 간략화된 디코딩 스킴은, 사전 충전 단계 동안에 고전압 레벨로 사전 충전될 필요가 있는 비트라인들의 수를 최소화시킬 것이다. 따라서, 전력 소모가 감소된다. 도 26에 대해 앞서 기술한 동일한 예를 사용하여 보면, PC_S[ODD]가 로 논리 레벨로 구동되면, 칼럼 사전 충전 디바이스들(1828, 1832, 1834, 1838)이 턴오프할 것이다. 비트라인들 BL3/BL3*이 선택되지 않았을지라도, 그것들은 사전 충전 단계 동안에 고전압 레벨로 구동되지 않는다.
당업자라면, 칼럼 어드레스 디코딩이, 이전에 기술된, 칼럼 액세스 디바이스들 및 사전 충전 액세스 디바이스들에 대한 제어 기능성을 달성하기 위해 용이하게 구성될 수 있다는 것을 이해할 것이다. 사전 충전 전압 레벨은, 비트라인 연결 효과에 대항하는 충분한 보호를 제공하면서 전력 소모를 최소화시키도록 더 최적화될 수 있다.
본 발명의 이전에 기술된 실시에들은, 각 회로나 방법에 의해 주어지는 이익들과 장점들을 현실화시키기 위해, 서로 조합될 수 있다. 예를 들어, 도 25 내지 27에 도시된 비트라인 사전 충전 스킴은 도 16에 도시된 검출 스킴과 조합될 수 있다.
이전에 기술된 안티-퓨즈 트랜지스터의 실시예들은, 그 세부적인 구조물들이 간단한 마스크 조작에 의해 형성될 수 있는, 표준 CMOS 공정들을 사용하여 제조될 수 있다. 따라서, 상기한 안티-퓨즈 트랜지스터들과 메모리 어레이는 p-타입 또는 n-타입 안티퓨즈들로서 저비용으로 생산될 수 있다.
본 발명의 실시예들이 싱글 폴리실리콘 게이트 안티-퓨즈 트랜지스터 셀들에 관하여 기술되지만, 앞서 언급된 가르침들은 금속 게이트 디바이스들과, 도 2 및 도 3에 도시된 것과 유사한 2중 게이트 구조물에 적용할 수 있다. 상기 실시예에 있어서, 게이트(14)가 두꺼운 게이트 산화물 부분 위에 형성될 것이고, 상판(16)이 얇은 게이트 산화물 부분 위에 형성될 것이다. 산화물 브레이크다운은, RPO 형성이 있는 살리사이데이션 및 고전압 확산 도핑과 같은, 이전에 논의된 가르침들을 통해 향상된다. 따라서, 가용성 에지가 확산 영역(22) 및 상판(16) 아래의 얇은 게이트 산화물의 공통 에지에 위치될 것이고, 액세스 에지가 확산 영역(24) 및 게이트(14) 아래의 두꺼운 산화물의 공통 에지에 위치될 것이다.
당업자라면, 본 발명의 실시예들이, SiO2 또는 다른 게이트 유전체들을 사용하는, DRAM, EPROM, EEPROM 및 플래시를 포함하는 SOI 기술들, 박막, 및 전체 다른 벌크 MOS에 동등하게 적용된다는 것을 이해할 것이다. 또한, 당업자라면, 격리된 p-웰 및 네거티브 바이어스를 사용하거나, 포지티브 전압만을 활용하여, 이전에 기술된 p-채널 디바이스들을 n-채널 디바이스들에 용이하게 채택시킬 수 있다.
본 발명의 안티-퓨즈 구조물들은, RF-ID 태그들을 포함하는, 전체의 원타임 프로그래머블 어플리케이션들에서 활용될 수 있다. RF-ID 태깅(tagging) 어플리케이션들은 산업계에서의, 특히, 예로서, 판매, 보안, 운송, 병참, 및 군사 어플리케이션들에서의 더 많은 채용을 얻는다. 현재 기술된 안티-퓨즈 트랜지스터 발명의 간단하고 완벽한 CMOS 호환성은, 집적 회로 제조 및 검사 처리로의 RF-ID 태그 컨셉의 적용을 가능케 한다. 따라서, IC 제조 생산성은, IC 제조 및 패키징(packaging) 동안에, 그뿐 아니라 인쇄 회로 기판 조립 작업 동안에, 칩 세부 또는 웨이퍼 세부 정보의 무접촉 프로그래밍과 읽기를 가능케 하는, 웨이퍼 마다 및/또는 웨이퍼상의 다이마다 RF 통신 인터페이스와 조합된 스플릿-채널 안티-퓨즈 태그를 활용하는 것에 의해, 증가될 수 있다.
본 발명의 상기한 실시예들은 예시만을 의도하였다. 변경, 변형, 및 변화들이, 오로지 이 명세서에 첨부된 청구범위에 의해서 규정되는 본 발명의 권리범위로부터 벗어남 없이, 당업자에 의해 특정 실시예들에 초래될 수 있다.

Claims (44)

  1. 원타임 프로그래머블(one-time-programmable; “OTP”) 메모리 셀들을 포함하는 메모리 어레이로서,
    상보성 비트라인(bitline)들의 쌍으로서, 상기 상보성 비트라인들의 쌍의 각 비트라인이 상기 OTP 메모리 셀들의 확산 단자(diffusion terminal)들에 연결되는, 상보성 비트라인들의 쌍;
    상기 상보성 비트라인들의 쌍을 제1 전압 레벨로 사전 충전(precharge)하기 위한 사전 충전 회로;
    상기 OTP 메모리 셀들의 게이트 단자들에 연결되는 워드라인(wordline)들로서, 적어도 하나의 워드라인이, 상기 상보성 비트라인들의 쌍의 하나의 비트라인을 대응하는 OTP 메모리 셀의 프로그래머블 전도성 링크를 통해 제2 전압 레벨로 구동시킬 수 있는, 워드라인들; 및
    상기 상보성 비트라인들의 쌍의 전압차를 검출하기 위한 비트라인 검출 증폭기를 포함하는 메모리 어레이.
  2. 청구항 1에 있어서, 상기 사전 충전 회로는,
    상기 상보성 비트라인들의 쌍의 각 비트라인에 인접한 비트라인들을 상기 제1 전압 레벨과는 상이한 제3 전압 레벨로 선택적으로 사전 충전하기 위한 칼럼(column) 사전 충전 디바이스들을 포함하는, 메모리 어레이.
  3. 청구항 1에 있어서, 상기 OTP 메모리 셀들의 각각은 싱글 트랜지스터 안티-퓨즈 메모리 셀(single transistor anti-fuse memory cell)인, 메모리 어레이.
  4. 청구항 1에 있어서, 상기 OTP 메모리 셀들의 각각은 2-트랜지스터 안티-퓨즈 메모리 셀이고, 상기 2-트랜지스터 안티-퓨즈 메모리 셀은 상기 워드라인에 연결되는 액세스 트랜지스터 및 상기 액세스 트랜지스터에 연결되는 안티-퓨즈 디바이스를 가지며, 상기 안티퓨즈 디바이스는 제2 워드라인에 연결되는 게이트를 갖고, 상기 워드라인과 상기 제2 워드라인은 읽기 동작 동안에 전기적으로 또는 논리적으로 함께 연결되는, 메모리 어레이.
  5. 청구항 1에 있어서, 상기 상보성 비트라인들의 쌍의 하나의 비트라인에 기준 전하(reference charge)를 선택적으로 제공하기 위한 기준 회로를 더 포함하는, 메모리 어레이.
  6. 청구항 5에 있어서, 상기 기준 회로는, 전하 저장 캐패시터 회로 및 상기 전하 저장 캐패시터 회로를 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 연결하기 위한 스티어링(steering) 회로들을 포함하는, 메모리 어레이.
  7. 청구항 6에 있어서, 상기 스티어링 회로들은, 상기 전하 저장 캐패시터를 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 선택적으로 연결하기 위한 더미(dummy) 메모리 셀들을 포함하는, 메모리 어레이.
  8. 청구항 6에 있어서, 상기 기준 회로는 상기 전하 저장 캐패시터 회로에 연결되는 복수의 추가적인 캐패시터 회로들을 포함하고, 상기 추가적인 캐패시터 회로들의 각각은 대응 제어 신호에 응답하여 선택적으로 인에이블되는, 메모리 어레이.
  9. 청구항 1에 있어서, 비트라인 검출 동작 동안에 용량성 부하 수단들을 상기 상보성 비트라인들의 쌍의 하나의 비트라인에 선택적으로 연결하기 위한 기준 회로를 더 포함하는, 메모리 어레이.
  10. 청구항 9에 있어서, 상기 기준 회로는, 비트라인 사전 충전 동작 동안에 상기 용량성 부하 수단들을 상기 상보성 비트라인들의 쌍의 상기 하나의 비트라인에 연결하기 위한 스티어링 회로를 포함하는, 메모리 어레이.
  11. 청구항 1에 있어서, 상기 OTP 메모리 셀들의 각각은,
    기판의 채널 영역 위의 폴리실리콘 게이트로서, 상기 채널은 제1 단부 및 제2 단부에 의해 규정되는 사전 설정 길이를 갖는, 폴리실리콘 게이트,
    상기 채널 영역의 상기 제1 단부에 인접한 확산 영역;
    상기 폴리실리콘 게이트와 상기 기판 사이의 다양한 두께의 게이트 산화물을 포함하며, 상기 다양한 두께의 게이트 산화물은,
    상기 채널 영역의 상기 제1 단부로부터 상기 사전 설정 길이의 미리 정해진 거리까지 연장하는 두꺼운 게이트 산화물 부분, 및
    상기 미리 정해진 거리로부터 상기 채널 영역의 상기 제2 단부까지 연장하는 얇은 게이트 산화물 부분을 갖는, 메모리 어레이.
  12. 청구항 11에 있어서, 상기 OTP 메모리 셀들의 각각은,
    상기 폴리실리콘 게이트와 상기 확산 영역 사이에 전류를 전도시키기 위한 상기 채널 영역의 상기 제1 단부에 인접한 브레이크다운 저항 액세스 에지(breakdown resistant access edge), 및
    상기 채널 영역의 상기 제2 단부에 인접한 산화물 브레이크다운 존(oxide breakdown zone)으로서, 상기 폴리실리콘 게이트와 상기 채널 영역 사이에 전도성 링크를 형성하도록 가용성이 있는 산화물 브레이크다운 존을 더 포함하는, 메모리 어레이.
  13. 청구항 12에 있어서, 상기 OTP 메모리 셀들의 각각은, 상기 채널 영역의 상기 제2 단부에 인접한 격리 영역을 더 포함하는, 메모리 어레이,
  14. 청구항 13에 있어서, 상기 격리 영역은, 필드 산화물(field oxide) 영역, 플로팅 확산 영역 및 상기 얇은 게이트 산화물에 인접한 상기 플로팅 확산 영역과 상기 필드 산화물 영역의 조합 중 하나를 포함하는, 메모리 어레이.
  15. 청구항 13에 있어서, 상기 얇은 게이트 산화물 부분은, 반도체 재료에 형성되는 적어도 하나의 저전압 트랜지스터 게이트 산화물에 일치하는, 메모리 어레이.
  16. 청구항 15에 있어서, 상기 두꺼운 게이트 산화물 부분은, 상기 반도체 재료에 형성되는 적어도 하나의 고전압 트랜지스터 게이트 산화물에 일치하는, 메모리 어레이.
  17. 청구항 16에 있어서, 상기 두꺼운 게이트 산화물 부분은, 중간(intermediate) 게이트 산화물과 상기 얇은 게이트 산화물 부분의 조합을 포함하는, 메모리 어레이.
  18. 청구항 14에 있어서, 상기 플로팅 확산 영역, 상기 채널 영역의 상기 제2 단부, 및 상기 폴리실리콘 게이트의 게이트 에지는, 서로에 대해 각이 있는 적어도 2개의 라인 세그먼트(line segment)들에 의해 규정되는 공통 에지를 갖는, 메모리 어레이.
  19. 청구항 18에 있어서, 상기 각은 135도와 90도 중 하나인, 메모리 어레이.
  20. 청구항 16에 있어서, 상기 확산 영역은, 상기 저전압 트랜지스터, 상기 고전압 트랜지스터, 및 상기 저전압 트랜지스터와 상기 고전압 트랜지스터의 양쪽의 조합 중 하나의 LDD 주입물에 일치하는 LDD 주입물을 갖는, 메모리 어레이.
  21. 청구항 13에 있어서, 상기 확산 영역의 에지와 상기 폴리실리콘 게이트의 일부는 살리사이데이션(salicidation)이 되어 있지 않은, 메모리 어레이.
  22. 상보성 비트라인들에 연결된 원타임 프로그래머블(OTP) 메모리 셀들을 검출하기 위한 방법으로서,
    a) 상보성 비트라인들의 쌍을 제1 전압 레벨로 사전 충전하는 단계로서, 상기 상보성 비트라인들의 쌍이 데이터 비트라인과 기준 비트라인을 포함하는, 단계;
    b) 적어도 하나의 워드라인을 제2 전압 레벨로 구동시키는 단계;
    c) 상기 데이터 비트라인을 상기 워드라인에 연결된 OTP 메모리 셀에 의해서, 상기 OTP 메모리 셀이 프로그램되어 있다면, 상기 제2 전압쪽으로 충전시키는 단계; 및
    d) 상기 기준 비트라인과 상기 데이터 비트라인 사이의 전압 차를 검출하는 단계를 포함하는, 검출 방법.
  23. 청구항 22에 있어서, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 제1 워드라인을 구동시키는 단계와, 상기 데이터 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계를 포함하는, 검출 방법.
  24. 청구항 22에 있어서, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 제1 워드라인을 구동시키는 단계와, 상기 기준 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계를 포함하는, 검출 방법.
  25. 청구항 22에 있어서, 상기 적어도 하나의 워드라인을 구동시키는 단계는, 상기 데이터 비트라인에 연결된 제1 OTP 메모리 셀에 대응하는 제1 워드라인을 구동시키는 단계, 상기 데이터 비트라인에 연결된 제2 OTP 메모리 셀에 대응하는 제2 워드라인을 구동시키는 단계, 상기 기준 비트라인에 연결된 제3 OTP 메모리 셀에 대응하는 제3 워드라인을 구동시키는 단계, 및 상기 기준 비트라인에 연결된 제4 OTP 메모리 셀에 대응하는 제4 워드라인을 구동시키는 단계를 포함하는, 검출 방법.
  26. 청구항 22에 있어서, 상기 데이터 비트라인과 상기 기준 비트라인 중 하나에 기준 전하를 더하는 단계를 더 포함하는, 검출 방법.
  27. 청구항 22에 있어서, 상기 사전 충전 단계는, 상기 상보성 비트라인들의 쌍의 각 비트라인에 인접한 비트라인들을 제3 전압 레벨로 사전 충전하는 단계를 포함하는, 검출 방법.
  28. 청구항 22에 있어서, 상기 제1 전압 레벨은 칩 공급 전압과 그라운드 전압 중 하나이고, 상기 제2 전압 레벨은 프로그램된 OTP 메모리 셀을 전도 상태(conductive state)로 스위칭하기 위해 유효한 미리 정해진 크기인, 검출 방법.
  29. 청구항 23에 있어서, 상기 제2 전압 레벨과 상기 제3 전압 레벨은 양쪽이 상기 제1 전압 레벨보다 더 높거나 더 낮은, 검출 방법,
  30. 청구항 26에 있어서, 실질적으로 동시에 상기 기준 전하가 더해지고 상기 적어도 하나의 워드라인이 구동되는, 검출 방법.
  31. 청구항 26에 있어서, 상기 기준 전하를 더하는 단계는, 상기 데이터 비트라인과 상기 기준 비트라인 중 하나에 상기 기준 전하를 연결시키기 위한 스티어링 디바이스를 활성화시키는 단계를 포함하고, 상기 기준 전하는 전하 저장 수단들에 의해 제공되는, 검출 방법.
  32. 청구항 31에 있어서, 상기 전하 저장 수단들은 상기 스티어링 디바이스를 활성화시키는 단계 전에 사전 충전되는, 검출 방법.
  33. 청구항 31에 있어서, 상기 스티어링 디바이스는, 스티어링 트랜지스터를 포함하는, 검출 방법.
  34. 청구항 31에 있어서, 상기 스티어링 디바이스는, 더미 OTP 메모리 셀을 포함하는, 검출 방법.
  35. 청구항 31에 있어서, 상기 전하 저장 수단들은, 상기 스티어링 디바이스를 활성화시키는 단계 전에, 그리고 상기 스티어링 디바이스가 활성화된 후의 미리 정해진 기간 동안에 사전 충전되는, 검출 방법.
  36. 청구항 31에 있어서, 상기 스티어링 디바이스는, 상기 전압차를 검출하기 위해 검출 증폭기가 활성화되기 전에, 디스에이블되는, 검출 방법.
  37. 청구항 26에 있어서, 상기 기준 전하를 더하는 단계는, 적어도 하나의 보충적인 전하 저장 수단들을 디폴트(default) 전하 저장 수단들에 선택적으로 추가하여 연결시키는 단계를 포함하고, 상기 기준 전하는 상기 디폴트 전하 저장 수단들에 의해 제공되는, 검출 방법.
  38. 데이터 비트라인과 기준 비트라인을 포함하는 상보성 비트라인들의 쌍에 연결된 원타임 프로그래머블(OTP) 메모리 셀들을 검출하기 위한 방법으로서,
    a) 정전용량 수단들을 상기 데이터 비트라인에 연결시키는 단계로서, 상기 정전용량 수단들은 검출 증폭기의 오프셋을 규정하는 단계;
    b) 상기 데이터 비트라인과 상기 기준 비트라인을 제1 전압 레벨로 사전 충전시키는 단계;
    c) 워드라인을 제2 전압 레벨로 구동시키는 단계;
    d) 상기 데이터 비트라인을 상기 워드라인에 연결된 OTP 메모리 셀에 의해서, 상기 OTP 메모리 셀이 프로그램되어 있다면, 상기 제2 전압 레벨쪽으로 충전시키는 단계; 및
    e) 상기 데이터 비트라인과 상기 기준 비트라인 사이의 전압차를 판정하도록 상기 검출 증폭기를 활성화시키는 단계를 포함하는, 검출 방법.
  39. 청구항 38에 있어서, 상기 사전 충전시키는 단계는, 상기 데이터 비트라인과 상기 기준 비트라인에 인접한 비트라인들을 제3 전압 레벨로 사전 충전시키는 단계를 포함하는, 검출 방법.
  40. 청구항 38에 있어서, 상기 연결시키는 단계는, 상기 정전용량 수단들을 상기 데이터 비트라인에 연결시키기 위한 스티어링 디바이스를 활성화시키는 단계를 포함하는, 검출 방법.
  41. 비트라인들과 워드라인들에 연결되는 원타임 프로그래머블(OTP) 메모리 셀들;
    선택된 상보성 비트라인 쌍을 제1 전압 레벨로 선택적으로 사전 충전시키기 위한 제1 사전 충전 회로;
    상기 선택된 상보성 비트라인 쌍에 인접한 비트라인들을 제2 전압 레벨로 선택적으로 사전 충전시키기 위한 제2 사전 충전 회로; 및
    디코드된 칼럼 어드레스 신호들에 응답하여 칼럼 선택 디바이스들을 통해 상기 선택된 상보성 비트라인 쌍에 연결되는 검출 증폭기를 포함하는 상보성 비트라인 메모리 어레이.
  42. 청구항 41에 있어서, 상기 제1 사전 충전 회로 및 상기 제2 사전 충전 회로는, 적어도 하나의 워드라인의 활성화 전에 또는 상기 적어도 하나의 워드라인의 활성화 직후에, 상기 선택된 상보성 비트라인들과 상기 선택된 상보성 비트라인들에 인접한 상기 비트라인들을 플로트(float)시키기 위해, 턴오프되는, 상보성 비트라인 메모리 어레이.
  43. 청구항 1에 있어서, 상기 OTP 메모리 셀들의 각각은,
    기판의 채널 영역 위의 폴리실리콘 게이트로서, 상기 채널은 제1 단부 및 제2 단부에 의해 규정되는 사전 설정 길이를 갖는, 폴리실리콘 게이트,
    상기 채널 영역의 상기 제1 단부에 인접한 확산 영역;
    상기 폴리실리콘 게이트와 상기 기판 사이의 다양한 두께의 게이트 산화물을 포함하며, 상기 다양한 두께의 게이트 산화물은,
    상기 채널 영역의 상기 제1 단부로부터 상기 사전 설정 길이의 미리 정해진 거리까지 연장하는 두꺼운 게이트 산화물 부분, 및
    상기 미리 정해진 거리로부터 상기 채널 영역의 상기 제2 단부까지 연장하는 얇은 게이트 산화물 부분을 갖는, 상보성 비트라인 메모리 어레이.
  44. 원타임 프로그래머블(OTP) 메모리 셀들을 갖는 상보성 비트라인 메모리 어레이를 사전 충전시키기 위한 방법으로서,
    a) 선택된 비트라인 쌍들을 제1 전압 레벨로 사전 충전시키는 단계;
    b) 상기 선택된 비트라인 쌍들에 인접한 선택되지 않은 비트라인들을 제2 전압 레벨로 사전 충전시키는 단계;
    c) 상기 OTP 메모리 셀들에 연결된 적어도 하나의 워드라인을 구동시키는 단계로서, 상기 OTP 메모리 셀들은, 상기 OTP 메모리 셀들이 프로그램되어 있으면, 상기 선택된 비트라인 쌍들의 각각의 하나의 비트라인을 상기 워드라인 전압 레벨쪽으로 충전시킬 수 있고, 상기 제2 전압 레벨로 사전 충전된 상기 비트라인들에 연결된 상기 OTP 메모리 셀들의 구동 능력은 억제되는, 단계를 포함하는, 사전 충전 방법.
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