KR20170114593A

KR20170114593A - 라이트 성능을 개선할 수 있는 otp 메모리 장치

Info

Publication number: KR20170114593A
Application number: KR1020160041812A
Authority: KR
Inventors: 방훈진; 이상석
Original assignee: 삼성전자주식회사
Priority date: 2016-04-05
Filing date: 2016-04-05
Publication date: 2017-10-16
Also published as: US20170287570A1; US9905309B2; KR102466355B1

Abstract

본 발명의 실시 예들에 따른 OTP 메모리 장치는 복수의 메인 셀 그룹들 및 복수의 더미 셀들을 포함하는 OTP 메모리 셀 어레이, 및 상기 복수의 OTP 메모리 셀들 중 둘 이상의 OTP 메모리 셀들에 데이터를 동시에 라이트 하는 액세스 회로를 포함하고, 상기 복수의 메인 셀 그룹들 각각은 복수의 워드라인들 각각 및 복수의 비트라인들 각각에 연결된 복수의 메인 셀들을 포함하고, 상기 메인 셀은 라이트 될 수 있는 셀이고, 상기 더미 셀는 라이트 될 수 없는 셀이다.

Description

라이트 성능을 개선할 수 있는 OTP 메모리 장치{OTP(One Time Programmable) Memory Device for improving Write Performance}

본 발명의 개념에 따른 실시 예는 OTP 메모리 장치에 관한 것으로, 특히 라이트 성능을 개선할 수 있는 OTP 메모리 장치에 관한 것이다.

OTP 메모리(one-time programmable memory)는 MCU(micro controller unit), PMIC(power management IC), DDI(display driver IC), 또는 CMOS 이미지 센서 (image sensor) 등에서 사용될 수 있다.

OTP 메모리는 상기 OTP 메모리의 회로 내에 구현된 퓨즈(fuse)의 연결을 파괴하거나, 안티 퓨즈(anti-fuse)의 연결을 생성함으로써 프로그래밍될 수 있다.

일반적으로, OTP 메모리는 프로그래밍이 한 번 수행되면 상기 프로그램은 비가역적이다. 따라서 상기 OTP 메모리의 프로그래밍은 최종 용도를 고려하여 메모리 장치의 제조 후에 수행된다.

OTP 메모리에 구현될 수 있는 저항성 퓨즈 소자들 각각은 정해진 값 이상의 전류에 의해 개방(open) 상태가 되거나 단락(short) 상태가 될 수 있다.

OTP 메모리에 사용될 수 있는 안티 퓨즈는 두 개의 도전체 층들 또는 두 개의 단자들 사이에 비도전성 재료, 예컨대 이산화규소를 포함하는 얇은 층으로 구현될 수 있다. 상기 두 개의 도전체 층들 또는 상기 두 개의 단자들은 정해진 값 이상의 전압에 의해 단락 상태가 되거나 낮은 저항 성분을 갖는 도전성 통로가 될 수 있다.

반도체 메모리 장치 내에 OTP 메모리가 포함되는 경우, 상기 OTP 메모리는 상기 반도체 메모리 장치의 동작에 필요한 다양한 데이터를 저장할 수 있다.

이 경우, OTP 메모리는 상기 다양한 데이터를 효율적으로 저장하기 위해서, 복수의 퓨즈들(fuses) 또는 복수의 안티-퓨즈들(anti-fuses)을 포함하는 어레이(array) 형태로 구현될 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 복수의 OTP 메모리 셀들에 병렬적으로 데이터를 라이트함으로써, 토털 라이트 타임을 감소시킬 수 있는 OTP 메모리 장치를 제공하는 것이다.

상기 복수의 메인 셀들은 컨택트 레이어를 포함하고, 상기 복수의 더미 셀들은, 상기 복수의 메인 셀들과 달리, 상기 컨택트 레이어가 제거된 셀들이고, 공급 전압은 상기 컨택트 레이어을 통해 상기 OTP 메모리 셀 어레이에 공급된다.

상기 액세스 회로는 상기 복수의 메인 셀 그룹들 당 하나의 메인 셀에 데이터를 동시에 라이트 한다.

상기 액세스 회로는 상기 복수의 워드라인들 중 둘 이상 및 상기 복수의 비트라인들 중 둘 이상을 동시에 활성화 한다.

상기 복수의 메인 셀 그룹들 각각에 상응하는 워드라인들은 서로 겹치지 않고, 상기 복수의 메인 셀 그룹들 각각에 상응하는 비트라인들이 서로 겹치지 않고, 상기 복수의 메인 셀 그룹들 각각은 상기 OTP 메모리 셀 어레이에 대각선으로 위치한다.

상기 액세스 회로는 상기 복수의 워드라인들 중 상응하는 워드라인들을 활성화 하는 로우 드라이버, 및 상기 복수의 비트라인들 중 상응하는 비트라인들을 선택하는 컬럼 선택기을 포함하고, 활성화된 워드라인 및 활성화된 비트라인에 연결된 상기 메인 셀에 데이터가 라이트된다.

상기 메인 셀 및 상기 더미 셀 각각은 트랜지스터 및 안티 퓨즈 회로를 포함하고, 상기 안티 퓨즈 회로는 게이트 산화막을 포함한다.

상기 트랜지스터의 게이트는 상기 복수의 워드라인들 중 어느 하나에 연결되고, 상기 복수의 워드라인들 중 상기 어느 하나의 활성화 여부에 따라, 상기 트랜지스터은 상기 복수의 비트라인들 중 어느 하나 및 상기 안티 퓨즈 회로를 서로 연결한다.

상기 활성화된 워드라인 및 상기 활성화된 비트라인에 연결된 상기 메인 셀에 상기 데이터가 라이트 되는 경우, 상기 안티 퓨즈 회로에 포함된 상기 게이트 산화막이 파괴된다.

상기 활성화된 워드라인 및 상기 활성화된 비트라인에 연결된 상기 더미 셀에 상기 데이터가 라이트 되는 경우, 상기 안티 퓨즈 회로에 포함된 상기 게이트 산화막이 파괴되지 않는다.

본 발명의 실시 예들에 따른 OTP 메모리 장치는 복수의 워드라인들 각각 및 복수의 비트라인들 각각에 연결된 복수의 OTP 메모리 셀들을 포함하는 OTP 메모리 셀 어레이, 및 라이트 시간 내에 상기 복수의 OTP 메모리 셀들 중 둘 이상의 OTP 메모리 셀들에 복수의 데이터들을 순차적으로 라이트 할 수 있는 액세스 회로를 포함하고, 상기 라이트 시간은 복수의 워드라인들 중 어느 하나가 활성화되는 시간이다.

상기 액세스 회로는 상기 복수의 워드라인들 중 상응하는 워드라인을 활성화 하는 로우 드라이버, 및 상기 복수의 비트라인들 중 상응하는 비트라인들을 선택하는 컬럼 선택기을 포함하고, 활성화된 워드라인 및 활성화된 비트라인에 연결된 상기 OTP 메모리 셀에 데이터가 라이트된다.

상기 컬럼 선택기는 복수의 스위칭 회로들을 포함하고, 상기 복수의 스위칭 회로들 각각은 상응하는 비트라인에 흐르는 전류를 검출하고, 전류가 흐르는 경우, 상기 복수의 스위칭 회로들 각각은 상기 상응하는 비트라인에 흐르는 전류를 차단한다.

상기 스위칭 회로는 상기 상응하는 비트라인에 흐르는 전류를 검출하고, 스위치 신호를 출력하는 전류 검출기, 및 상기 전류 검출기로부터 수신한 스위치 신호에 따라, 상기 상응하는 비트라인에 흐르는 상기 전류를 제어하는 스위치를 포함한다.

상기 스위치는 트랜지스터를 포함하고, 상기 전류 검출기는 OP-AMP를 포함한다.

본 발명의 실시 예에 따른 OTP 메모리 장치는 복수의 워드라인들 중 어느 하나가 활성화되는 라이트 타임 내에 복수의 OTP 메모리 셀들에 데이터를 라이트함으로써, 토털 라이트 타임을 감소시킬 수 있는 효과가 있다.

또한, 토털 라이트 타임이 감소됨으로써, OTP 메모리 장치의 생산 후 테스트 시, 테스트 코스트(Test Cost)를 감소시킬 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 1b는 본 발명의 실시 예들에 따른 OTP 메모리 장치의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이(210)의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도 4a는 본 발명의 실시 예들에 따른 메인 셀의 구성을 나타내는 블록도이다.
도 4b는 본 발명의 실시 예들에 따른 더미 셀의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이의 동작을 나타내는 블록도이다.
도 6은 본 발명의 실시 예들에 따른 OTP 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 7은 본 발명의 실시 예들에 따른 컬럼 선택기의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시 예들에 따른 스위칭 회로의 일 실시예의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시 예들에 따른 OTP 메모리 장치의 동작을 나타내는 타이밍도 이다.
도 10는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 패키지의 구성을 나타내는 개념도이다.
도 11는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 패키지의 구성을 입체적으로 나타내는 개념도이다.
도 12은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 14은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 16은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 18는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1a은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.

도 1a에서, 본 발명의 실시 예들에 따른 OTP 메모리 장치(200)가 반도체 메모리 장치(100)에 포함되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, OTP 메모리 장치(200)는 어플리케이션 프로세서(application processor), 이미지 신호 처리기 등에 포함될 수 있다.

도 1a를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(100) 및 주변회로(105)를 포함할 수 있다.

반도체 메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.

상기 비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM, 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다.

메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원 구조로 구현될 수 있고, 3차원 구조로 구현될 수 있다.

메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위(on or above)에 배치된 액티브 영역을 갖는 메모리 셀들의 어레이의 하나 또는 그 이상의 물리적인 레벨들 내에서 모노리식하게(monolithically) 형성되고, 상기 메모리 셀들의 작동에 관련된 회로를 포함할 수 있다. 상기 회로는 상기 기판의 내부 또는 위(on or above)에 형성될 수 있다.

모노리식(monolithic) 이라는 용어는 어레이의 각 레벨의 레이어들(layers)이 상기 어레이의 각 하부 레벨(each underlying level)의 레이어들에 직접 증착 (directly deposited )되는 것을 의미한다.

3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩 레이어(charge trap layer)를 포함할 수 있다.

주변 회로(115)는 외부, 예컨대 메모리 컨트롤러(미도시)로부터 출력된 명령 세트(CMD, XADD, 및 YADD)에 따라 데이터 액세스 동작, 예컨대 리드(read) 동작 또는 라이트(write) 동작을 수행하기 위해 메모리 셀 어레이(110)를 액세스할 수 있다.

실시 예에 따라, 주변 회로(115)는 프로그램 동작(또는 라이트 동작), 리드 동작, 또는 이레이즈(erase) 동작을 수행하기 위해 메모리 셀 어레이(110)를 액세스할 수 있다.

주변 회로(115)는 컨트롤 로직(120), 전압 생성기(130), 로우 디코더 (140), 컬럼 디코더(150), 라이트 드라이버 & 감지 증폭기 블록(write driver & sense amplifier block; 160), 입출력 블록(170), 및 OTP 메모리 장치(200)을 포함할 수 있다.

컨트롤 로직(120)은 명령 세트에 포함된 각각의 명령(예컨대, CMD)에 따라 주변 회로(115)의 전반적인 동작을 제어할 수 있다.

전압 생성기(130)는 컨트롤 로직(120)에 의해 생성된 제어 코드에 따라 데이터 액세스 동작에 필요한 전압을 생성할 수 있다. 설명의 편의를 위해 전압 생성기(130)에서 생성된 전압은 로우 디코더(140)로 공급되는 것으로 도시하였으나, 이에 한정되지 않는다.

전압 생성기(130)는 컨트롤 로직(120)에 의해 생성된 제어 코드에 따라, OTP 메모리 장치(200)의 프로그래밍 시 필요한 전압, 즉 프로그램 전압(PV)을 생성할 수 있다. 프로그램 전압(PV)은 라이트 전압(WV) 및 리드 전압을 포함할 수 있다. 예컨대, 라이트 전압(WV)은 리드 전압 보다 클 수 있다.

로우 디코더(140)는 컨트롤 로직(120)으로부터 전송된 제어 신호(CTR)에 따라 로우 어드레스(XADD)를 디코딩할 수 있다.

컬럼 디코더(150)는 컨트롤 로직(120)의 제어하에 컬럼 어드레스(YADD)를 디코딩할 수 있다.

라이트 드라이버 & 감지 증폭기 블록(160)은 메모리 장치(100)가 리드 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 포함된 복수의 컬럼 라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.

라이트 드라이버 & 감지 증폭기 블록(160)은 메모리 장치(100)가 라이트 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 포함된 복수의 컬럼 라인들 각각을 구동할 수 있는 라이트 드라이버로써 동작할 수 있다.

입출력 블록(170)은 외부로부터 입력된 데이터(DATA)를 컬럼 디코더(150)로 전송하거나 컬럼 디코더(150)로부터 출력된 데이터(DATA)를 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러(미도시)로 전송할 수 있다.

OTP 메모리 장치(200)는 반도체 메모리 장치(100)를 리페어하는 데 사용될 수 있다. 예컨대, 반도체 메모리 장치(100)를 테스트하여 테스트 결과에 따른 반도체 메모리 장치(100)의 특성을 반도체 메모리 장치(100) 내부의 OTP 메모리 장치(200)에 저장하고, OTP 메모리 장치(200)에 저장된 정보에 기반하여 반도체 메모리 장치(100)가 동작함으로써 반도체 메모리 장치(100)의 오작동을 방지할 수 있다.

OTP 메모리 장치(200)는 메모리 장치(100)의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 데이터를 저장할 수 있다.

본 명세서에서는 설명의 편의를 위해 안티 퓨즈(anti-fuse)가 설명되나, 본 발명의 기술적 사상은 안티 퓨즈만이 아니라 퓨즈에도 적용될 수 있다.

OTP 메모리 장치(200)는 메모리 셀 어레이(100)에 포함된 불량 셀들에 연관된 불량 셀 어드레스 데이터, 예컨대 상기 불량 셀들의 로우 어드레스를 포함하는 로우 데이터 또는 상기 불량 셀들의 컬럼 어드레스를 포함하는 컬럼 데이터를 저장할 수 있다.

실시 예에 따라, OTP 메모리 장치(200)는 메모리 장치(100)가 동작하는데 필요한 정보, 예컨대 동작 주파수, DC 전압 레벨 등과 관련된 데이터를 저장할 수 있다.

OTP 메모리 장치(200)는 프로그래밍 정보(예컨대, 리드 또는 라이트 동작 정보)를 전압 생성기(130)로 전송할 수 있고, 전압 생성기(130)는 프로그래밍 정보 기초하여 프로그램 전압(PV)을 생성할 수 있다.

OTP 메모리 장치(200)의 구조 및 동작은 도 1b를 참조하여 상세히 설명된다.

도 1b는 본 발명의 실시 예들에 따른 OTP 메모리 장치의 구성을 나타내는 블록도이다.

도 1a 및 도 1b를 참조하면, OTP 메모리 장치(200)는 OTP 메모리 셀 어레이(210), 및 액세스 회로(215)를 포함할 수 있다.

OTP 메모리 셀 어레이(210)는 데이터를 저장하기 위해, 복수의 안티 퓨즈들을 포함할 수 있다. 본 발명은 복수의 퓨즈를 포함하는 OTP 메모리 셀 어레이에도 적용될 수 있으나, 아래에서는 복수의 안티 퓨즈를 포함하는 OTP 메모리 셀 어레이(210)인 것으로 한정하여 설명한다. 실시 예들에 따라, 전압 생성기(130)에 의해 생성된 프로그램 전압(PV)는 OTP 메모리 셀 어레이(210)로 바로 제공될 수 있다.

액세스 회로(215)는 컨트롤러(controller; 220), 로우 드라이버(230), 컬럼 선택기(240), 전류 센서(250) 및 접지 노드(260)를 포함할 수 있다.

실시 예들에 따라, 액세스 회로(215)는 로우 디코더(미도시), 컬럼 디코더(미도시), 감지 증폭기 블록(미도시) 등의 구성을 포함할 수 있다.

컨트롤러(220)는 액세스 회로(215)의 동작 전반을 제어할 수 있다.

실시 예들에 따라, 도 1b에는 도시되지 않았지만, 컨트롤러(220)는 전압 생성기(130)로부터 제공된 프로그램 전압(PV)을 OTP 메모리 셀 어레이(210)에 제공할 수 있다. 프로그램 전압(PV)은 컨트롤러(220)의 제어에 따라, 리드 전압(RV) 또는 라이트 전압(WV)으로 결정될 수 있다.

로우 드라이버(230)는 컨트롤러(220)의 제어에 따라, OTP 메모리 셀 어레이(210)에 포함된 복수의 워드라인들(WLs) 중 하나 이상을 활성화(또는 구동)할 수 있다.

컬럼 선택기(240)는 컨트롤러(220)의 제어에 따라, OTP 메모리 셀 어레이(210)에 포함된 복수의 비트라인들(BLs) 중 하나 이상을 선택할 수 있다. 컬럼 선택기(240)에 의해 선택된 비트라인(BL)은 접지 노드(260)에 연결될 수 있다. 이와 관련된 상세한 내용은 도 7 및 도 8에서 설명될 것이다.

전류 센서(250)는 복수의 비트라인들(BLs)에 흐르는 전류를 센싱하고, 센싱 결과에 기초하여 OTP 데이터(OD)를 OTP 메모리 장치(200) 외부(예컨대 메모리 컨트롤러(미도시))로 전송할 수 있다.

접지 노드(260)는 0V를 인가하는 노드일 수 있으나, 본 발명은 이에 한정되지 않으며, 다른 공급 전압을 제공하는 노드일 수 있다.

도 2는 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이(210)의 구성을 나타내는 블록도이다.

도 1b 및 2를 참조하면, OTP 메모리 셀 어레이(210)는 복수의 워드라인들(WL1~WLm, m은 4이상의 정수), 복수의 비트라인들(BL1~BLn, n은 4이상의 정수) 및 복수의 OTP 메모리 셀(211)을 포함할 수 있다.

OTP 메모리 셀(211)은 상응하는 워드라인(WL) 및 상응하는 비트라인(BL)에 연결될 수 있다.

복수의 워드라인들(WL1~WLm) 중 하나 이상의 워드라인은 로우 드라이버(230)에 의해 활성화 또는 구동 될 수 있다.

복수의 비트라인들(BL1~BLn) 중 하나 이상의 비트라인은 컬럼 선택기(240)에 의해 선택될 수 있다. 예컨대, 선택된 하나 이상의 비트 라인은 접지 노드(260)에 연결될 수 있다.

활성화된 워드라인 및 선택된 비트라인에 연결된 OTP 메모리 셀(211)로/로부터 OTP 데이터(OD)가 라이트/리드 될 수 있다.

도 2에는 도시되지 않았지만, OTP 메모리 셀 어레이(210)는 OTP 메모리 셀(211)을 프로그램하기 위한 신호 라인 등을 더 포함할 수 있고, 각각의 OTP 메모리 셀(211)은 신호 라인에 연결될 수 있다.

도 2에 도시된 바와 같이, 세로(컬럼) 방향으로 배열된 복수의 OTP 메모리 셀(211)들은 복수의 워드라인들(WL1~WLm) 각각에 연결되고, 하나의 비트라인을 공유할 수 있다.

또한, 가로(로우) 방향으로 배열된 복수의 OTP 메모리 셀(211)들은 복수의 비트라인들(BL1~BLn) 각각에 연결되고, 하나의 워드라인을 공유할 수 있다.

한편, OTP 메모리 셀 어레이(210)에 프로그램 되는 데이터의 비트 수는 복수의 비트 라인들(BL1~BLn)의 수(n)보다 작을 수 있다. 예컨대, 도 2에서 도시된 바와 같이, OTP 메모리 셀 어레이(210)는 총 n개의 비트 라인들을 포함할 수 있으나, 프로그램 되는 데이터는 n/2, n/4 또는 n/8 등이 될 수 있다.

도 3은 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이의 구성을 나타내는 블록도이다. 도 4a는 본 발명의 실시 예들에 따른 메인 셀의 구성을 나타내는 블록도이다. 도 4b는 본 발명의 실시 예들에 따른 더미 셀의 구성을 나타내는 블록도이다. 도 5는 본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이의 동작을 나타내는 블록도이다.

설명의 편의를 위하여, 복수의 비트라인들(BL1~BL128)은 총 128개, 복수의 워드라인들(WL1~WL32)은 총 32개로 구성된 것으로 가정한다. 단, 본 발명이 이에 한정되지 않는다.

도 3에 도시된 OTP 메모리 셀 어레이(210A)는 본 발명의 실시예들에 따른 것으로, 도 1b에 도시된 OTP 메모리 셀 어레이(210)의 일 실시예 일 수 있다.

도 3, 4a, 4b 및 5를 참조하면, OTP 메모리 셀 어레이(210A)에 포함된 복수의 OTP 메모리 셀(211)들은 복수의 메인 셀 그룹들(MCGs)과 복수의 더미 셀(211D)들을 포함할 수 있다. 복수의 메인 셀 그룹들(MCGs) 각각은 복수의 메인 셀(211M)들을 포함할 수 있다.

즉, OTP 메모리 셀 어레이(210A)는 복수의 메인 셀(211M)들 및 복수의 더미 셀(211D)들을 포함할 수 있다.

복수의 메인 셀 그룹들(MCGs) 각각에 연결된 워드라인들 및 비트라인들은 서로 중복되지 않을 수 있다.

예컨대, 복수의 메인 셀 그룹들(MCGs) 중 어느 하나는 제1 내지 제8 워드라인들(WL1~WL8)에 연결될 수 있고, 다른 어느 하나는 제9 내지 16 워드라인들(WL9~WL16)에 연결될 수 있고, 다른 어느 하나는 제 17 내지 24 워드라인들(WL17~WL24)에 연결될 수 있고, 나머지 하나는 제 25 내지 32 워드라인들(WL25~WL32)에 연결될 수 있다.

마찬가지로, 복수의 메인 셀 그룹들(MCGs) 중 어느 하나는 제1 내지 제32 비트라인들(BL1~BL32)에 연결될 수 있고, 다른 어느 하나는 제33 내지 64 비트라인들(BL33~BL64)에 연결될 수 있고, 다른 어느 하나는 제 65 내지 96 비트라인들(BL65~BL96)에 연결될 수 있고, 나머지 하나는 제 97 내지 128 비트라인들(BL97~BL128)에 연결될 수 있다.

도 3에는 복수의 메인 셀 그룹들(MCGs)의 수가 4개이고 총 256개의 메인 셀(211M)들을 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 메인 셀 그룹들(MCGs)의 수에 따라, 포함되는 메인 셀(211M)들의 수 또는 복수의 워드라인들(WLs)의 수도 변경 될 수 있다.

도 4a는 임의의 워드라인(WLj) 및 임의의 비트라인(BLi)에 연결된 메인 셀(211M)의 구현 예를 도시한다.

도 4a를 참조하면, 메인 셀(211M)은 트랜지스터(TR), 안티 퓨즈 회로(212) 및 컨택트 레이어(213)을 포함할 수 있다.

트랜지스터(TR)는 데이터가 메인 셀(211M)에 프로그램 될지 여부를 제어할 수 있다.

트랜지스터(TR)의 게이트 노드는 워드라인(WLj)에 연결될 수 있다.

따라서, 워드라인(WLj)이 활성화되는 경우, 트랜지스터(TR)의 소스 노드와 드래인 노드 사이에 전하의 통로가 형성될 수 있고, 안티 퓨즈 회로(212)와 비트라인(BLi)는 연결고, 공급 전압(VA)으로부터 안티 퓨즈 회로(212) 워드라인(WLj)이 비활성화되는 경우, 안티 퓨즈 회로(212)와 비트라인(BLi)는 연결되지 않을 수 있다.

안티 퓨즈 회로(212)의 일단에 인가되는 공급 전압(VA)는 도 1에 도시된 전압 생성기(230)가 생성한 프로그램 전압(PV)일 수 있다. 예컨대, 리드 동작인 경우, 공급 전압(VA)는 리드 전압일 수 있고, 라이트 동작인 경우, 공급 전압(VA)는 라이트 전압(WV)일 수 있다.

라이트 전압(WV)은 안티 퓨즈 회로(212)의 게이트 산화막(214)이 파괴될 수 있도록 충분히 높을 수 있다. 예컨대, 활성화된 워드라인(WLj) 및 선택된 비트라인(BLi)에 연결된 메인 셀(211M)에 포함된 안티 퓨즈 회로(212)의 게이트 산화막(214)은 파괴될 수 있다.

게이트 산화막(214)의 파괴 여부에 따라, 안티 퓨즈 회로(212)의 저항 값이 달라질 수 있다. 즉, 게이트 산화막(214)이 파괴된 안티 퓨즈 회로(212)의 저항 값은 낮고, 게이트 산화막(214)이 파괴되지 않은 안티 퓨즈 회로(212)의 저항 값은 높을 수 있다.

안티 퓨즈 회로(212)의 저항 값이 낮으면, 비트 라인(BLi)으로 흐르는 전류는 상대적으로 높을 수 있고, 안티 퓨즈 회로(212)의 저항 값이 높으면 비트 라인(BLi)으로 흐르는 전류는 상대적으로 낮을 수 있다.

도 1b를 참조하면, 전류 센서(250)는 비트라인(BLi)으로 흐르는 전류의 차이를 감지하여, OTP 메모리 셀 어레이(210A)에 저장된 OTP 데이터(OD)를 출력할 수 있다.

본 발명의 실시 예가 이에 한정되는 것은 아니며, 도 4a 와 다른 구조를 갖는 메인 셀(211M)에 본 발명의 실시 예가 적용될 수 있다.

본 발명의 일 실시 예에 따라, 안티 퓨즈 회로(212)는 소스 노드와 드레인 노드가 연결된 디플리션(depletion) 타입의 MOS 트랜지스터를 포함할 수 있다.

도 4a 및 도 4b에는 안티 퓨즈 회로(212)가 디플리션 타입의 MOS 트랜지스터로 구현되는 것으로 도시된다. 하지만, 도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 안티 퓨즈 회로(212)를 도시하는 것일 뿐이며, 본 발명은 도 4a 및 도 4b에 도시된 안티 퓨즈 회로(212)에 한정되지 않는다.

안티 퓨즈 회로(212)의 저항 값은 게이트 산화막(214)때문에 큰 값을 가질 수 있다. 이러한 높은 저항 값을 갖는 안티 퓨즈 회로(212)는 실질적으로 회로의 오픈(open)상태(예컨대, 전류가 흐르지 않는 상태)를 의미할 수 있다.

안티 퓨즈 회로(212)의 양단에 브레이크다운(breakdown) 전압을 인가함으로써, 게이트 산화막(214)을 파괴시키면, 안티 퓨즈 회로(212)의 저항 값은 낮은 값으로, 비가역성(irreversible)으로, 변경될 수 있다. 이러한 낮은 저항 값을 갖는 안티 퓨즈 회로(212)는 실질적으로 회로의 쇼트(short)상태(예컨대, 전류가 흐르는 상태)를 의미할 수 있다.

컨택트 레이어(213)는 안티 퓨즈 회로(212)와 공급 전압(VA) 사이를 연결하는 도선일 수 있다. 예컨대, 컨택트 레이어(213)는 비아(via) 또는 컨택트 볼(ball)을 포함할 수 있다.

도 4a 및 4b을 참조하면, 더미 셀(211D)은 트랜지스터(TR), 및 안티 퓨즈 회로(212)를 포함할 수 있다.

설명의 중복을 방지하기 위하여, 메인 셀(211M) 및 더미 셀(211D)의 차이점을 중심으로 설명한다.

더미 셀(211D)은 메인 셀(211M)과 달리 컨택트 레이어(213)을 포함하지 않을 수 있다. 즉, 더미 셀(211D)의 안티 퓨즈 회로(212)는 안티 퓨즈 회로(212)의 양단에 브레이크다운(breakdown) 전압이 인가 되지 않고, 따라서 게이트 산화막(214)이 파괴되지 않을 수 있다.

더미 셀(211D)의 구현 방법은 본 발명 도 4b에 도시된 실시 예들에 한정되지 않고, 다양하게 있을 수 있다.

도 5에는, OTP 메모리 셀 어레이(210)의 동작을 설명하기 위하여, OTP 메모리 셀 어레이(210)에 포함된 메인 셀들(211M)만이 도시되었다.

도 4a 및 5를 참조하면, OTP 메모리 셀 어레이(210)는 복수의 메인 셀 그룹들(MCGs)을 포함할 수 있다. 복수의 메인 셀 그룹들(MSGs) 각각은 복수의 메인 셀(211M)들을 포함할 수 있다.

설명의 편의를 위하여, 복수의 비트라인들(BL1~BL128)의 수는 128개, 복수의 워드라인들(WL1~WL32)의 수는 32개, 복수의 메인 셀 그룹들(MSGs)의 수는 4개인 것으로 가정하지만, 본 발명이 이에 한정되지 않는다.

도 5에 도시된 OTP 메모리 셀 어레이(210)를 포함하는 OTP 메모리 장치(200)에는 동시에 4 비트의 데이터가 라이트 될 수 있다.

상세하게는, 복수의 메인 셀 그룹들(MCGs) 각각에 포함된 복수의 메인 셀(211M)들 중 어느 하나에 데이터가 라이트 될 수 있다.

도 5에는 데이터가 라이트되는 셀(211)에 "w"가 표시되어 있다.

예컨대, 제1 비트라인(BL1) 및 제1 워드라인(WL1)에 연결된 메인 셀, 제33 비트라인(BL33) 및 제9 워드라인(WL9)에 연결된 메인 셀, 제65 비트라인(BL65) 및 제17 워드라인(WL17)에 연결된 메인 셀, 및 제97 비트라인(BL97) 및 제25 워드라인에 연결된 메인 셀에 병렬적으로(또는 동시에) 데이터가 라이트 될 수 있다.

즉, 제1, 33, 65 및 97 비트라인들(BL1, BL33, BL65, 및 BL 97) 및 제1, 9, 17 및 25 워드라인들(WL1, WL9, WL17 및 WL25)이 동시에 활성화됨으로써, 멀티 비트 데이터들(예컨대, 4비트 데이터)이 라이트 될 수 있다.

본 발명의 실시 예들에 따른 OTP 메모리 셀 어레이(210)를 이용하면, 더미 셀(211D)들이 상기 복수의 메인 셀 그룹들(MSGs)의 주변에 구현되었기 때문에, 상술한 비트라인들 및 워드라인들이 동시에 활성화 되더라도, OTP 메모리 장치(200)는 멀티 비트를 동시에 라이트 하면서 안정적으로 동작할 수 있다.

도 6은 본 발명의 실시 예들에 따른 OTP 메모리 장치의 동작을 나타내는 타이밍 도이다. 도 5 및 6을 참조하면, 복수의 워드라인들(WL1~WL32) 중 하나 이상이 라이트 타임(WT) 동안 활성화 될 수 있다.

활성화(activation)는 구동(drive) 또는 인에이블(enable)을 의미할 수 있다. 라이트 타임(WT)은 하나 이상의 워드라인들이 활성화되는 시간일 수 있다. 예컨대, 도 5에 도시된 OTP 메모리 셀 어레이(210)의 동작의 경우, 제1 워드라인(WL1), 제9 워드라인(WL9), 제17 워드라인(WL17) 및 제25 워드라인(WL25)이 라이트 시간(WT) 동안 활성화될 수 있다.

도 4a 및 도 6을 참조하면, 공급 전압(VA)(라이트 동작이므로, 라이트 전압(WV))은 활성화된 워드라인(WL)에 연결된 메인 셀(211M)의 안티 퓨즈 회로(212)의 일단에 상기 라이트 시간(WT) 동안 인가될 수 있다.

설명의 편의를 위하여, 라이트 시간(WT) 동안 상응하는 모든 워드라인들이 동시에 활성화 되는 것으로 가정한다. 그러나, 본 발명이 이에 한정 되는 것은 아니다.

복수의 비트 라인들(BL1~BL128) 중 하나 이상은 상기 라이트 시간(WT) 내 활성화 될 수 있다. 예컨대, 도 5에 도시된 OTP 메모리 셀 어레이(210)의 동작의 경우, 제1 비트라인(BL1), 제33 비트라인(BL33), 제65 비트라인(BL65) 및 제97 비트라인(BL97)이 라이트 시간(WT)내 활성화될 수 있다.

도 1b, 4a 및 도 6을 참조하면, 접지 노드(260)의 전압은 활성화된 비트라인(BL)에 연결된 메인 셀(211M)의 안티 퓨즈 회로(212)의 다른 일단에 상기 라이트 시간(WT) 내 인가될 수 있다.

설명의 편의를 위하여, 라이트 시간(WT) 내 모든 선택된 비트라인들이 동시에 활성화 되는 것으로 가정한다. 그러나, 본 발명이 이에 한정 되는 것은 아니다.

따라서, 본 발명의 실시 예들에 따른 OTP 메모리 장치(200)는 라이트 시간(WT) 내 멀티 비트 데이터를 라이트 할 수 있다.

도 7은 본 발명의 실시 예들에 따른 컬럼 선택기의 구성을 나타내는 블록도이다.

도 7에 도시된 OTP 메모리 셀(210B)은 도 3에 도시된 OTP 메모리 셀(210A)일 수 있고, 도 2에 도시된 OTP 메모리 셀(210)일 수 있다.

도 7을 참조하면, 컬럼 선택기(240)는 복수의 스위칭 회로들(242-1~242-8)을 포함할 수 있다.

설명의 편의를 위하여, 복수의 스위칭 회로들(242-1~242-8)의 수는 8개인 것으로 가정한다. 그러나, 본 발명이 이에 한정되지 않는다.

복수의 스위칭 회로들(242-1~242-8) 각각은 스위치(SW) 및 전류 검출기(CD)를 포함할 수 있다.

스위칭 회로(242)의 동작을 설명하기 위하여, 대표적으로, 제1 스위칭 회로(242-1)에 대하여 설명한다. 본 설명은 다른 스위칭 회로들(242-2~242-8)에 동일하게 적용될 수 있다.

제1 스위칭 회로(242-1)는 제1 스위치(SW1) 및 제1 전류 검출기(CD1)를 포함할 수 있다.

제1 스위치(SW1)는 제1 스위치 신호(SS1)에 따라, 상응하는 비트라인(BL)에 흐르는 전류 흐름을 제어할 수 있다.

제1 전류 검출기(CD1)는 상응하는 비트라인(BL)에 흐르는 전류 흐름을 검출하고, 검출 결과에 따라, 제1 스위치 신호(SS1)를 제1 스위치(SW1)로 출력할 수 있다.

예컨대, 제1 전류 검출기(CD1)는 전류가 흐르면, 제1 스위치(SW1)가 오프(off)되도록 제1 스위치 신호(SS1)을 제1 스위치(SW1)로 출력할 수 있다.

실시 예들에 따라, 컬럼 선택기(240)는 선택기 회로(241)을 더 포함할 수 있다. 선택기 회로(241)는 복수의 비트라인들 중 일부를 선택할 수 있다. 예컨대, 선택기 회로(241)은 128개의 복수의 비트라인들(BL1~BL128) 중 8개의 비트 라인들을 선택할 수 있다.

도 8은 본 발명의 실시 예들에 따른 스위칭 회로의 일 실시예의 구성을 나타내는 회로도이다.

도 8을 참조하면, 제1 스위치(SW1)는 트랜지스터(ST1)로 구현될 수 있고 제1 전류 검출기(CD1)는 OP-AMP로 구현될 수 있다.

즉, 도 1b의 컨트롤러(220)는 제1 전류 검출기(CD1)로 기 프로그래밍된 프로그램 전류(PGM)를 출력할 수 있다. 따라서, 제1 전류 검출기(CD1)은 상응하는 비트라인(BL)에 전류가 흐르게되면, 제1 스위치(SW1)의 게이트 노드에 인가되는 신호를 변경할 수 있다.

제1 스위치(SW1)는 게이트 노드에 인가되는 신호가 변경되면, 상응하는 비트라인(BL)에 전류가 흐르지 않게 할 수 있다.

즉, 도 4a를 참조하면, 메인 셀(211M)에 포함된 안티 퓨즈 회로(212)의 게이트 산화막(214)이 파괴되어 비트라인에 전류가 흐르면, 스위칭 회로(242)의 동작에 의해 비트라인의 전류 흐름이 차단될 수 있다.

도 9는 본 발명의 실시 예들에 따른 OTP 메모리 장치의 동작을 나타내는 타이밍도 이다.

설명의 중복을 방지하기 위하여, 도 6에 도시된 타이밍도와 차이점을 중심으로 설명한다.

도 7 내지 9를 참조하면, 도 6에 도시된 것과 달리, 라이트 타임(WT) 동안 하나의 워드라인이 활성화 될 수 있다. 예컨대, 도 7에 도시된 OTP 메모리 장치(200)의 동작의 경우, 제1 워드라인(WL1)이 라이트 시간(WT) 동안 활성화될 수 있다.

복수의 비트 라인들(BL1~BL128) 중 하나 이상은 상기 라이트 시간(WT) 내 활성화 될 수 있다. 예컨대, 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제3 비트라인(BL3)가 동시에 라이트 시간(WT) 내 활성화 될 수 있다.

도 4a, 7 및 8에서 설명된 바와 같이, 활성화된 워드라인 및 활성화된 비트라인에 연결된 메인 셀(211M)에 전류가 흐르면, 스위칭 회로(242)의 스위치(SW)가 다시 오프(off)됨으로써, 활성화된 비트라인에 흐르는 전류가 차단된다.

예컨대, 제1 비트라인(BL1)에 전류가 흐르고, 제1 스위칭 회로(242-1)의 동작에 의해 제1 비트라인(BL1)에 흐르는 전류가 제일 먼저 차단되고, 그 다음, 제2 비트라인(BL2)에 전류가 흐르고, 제2 스위칭 회로(242-2)의 동작에 의해 제2 비트라인(BL2)에 흐르는 전류가 차단되고, 마지막으로, 제3 비트라인(BL3)에 전류가 흐르고, 제3 스위칭 회로(242-3)의 동작에 의해 제3 비트라인(BL3)에 흐르는 전류가 차단될 수 있다.

설명의 편의를 위해서, 하나 이상의 비트라인들이 동시에 활성화 되는 것으로 도 9에 도시 되었으나, 본 발명은 이에 한정되지 않으며, 다른 실시 예에서는, 라이트 시간(WT) 내에 하나 이상의 비트라인들이 순차적으로 또는 중첩적으로 활성화 될 수 있다.

도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.

도 1과 도 10을 참조하면, 패키지(300)는 패키지 기판(310)상에 순차적으로 적층되는 다수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 다수의 반도체 장치들(330~1050) 각각은 반도체 메모리 장치(100)일 수 있다.

패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.

실시 예에 따라, 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(330~350) 중에서 하나 이상의 반도체 장치의 내부에 구현될 수도 있고, 패키지 기판(310) 상에 구현될 수도 있다.

다수의 반도체 장치들(330~350) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV(Through-silicon via)이 사용될 수 있다.

패키지(300)는 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 "HMC")로 구현될 수 있다. HMC로 구현함으로써, 대역폭 증가로 인한 반도체 메모리 장치의 성능 향상, 반도체 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.

도 11는 도 1에 도시된 반도체 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.

도 1, 도 10, 및 도 11를 참조하면, 패키지(300')는 각각의 TSV(360)을 통해 서로 연결된 적층 구조의 다수의 다이들(330~350)을 포함한다.

도 12은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.

도 1, 및 도 10 내지 도 12을 참조하면, 시스템(400)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.

시스템(400)은 프로세서(411)와 반도체 메모리 장치(413)를 포함한다. 반도체 메모리 장치(413)는 도 1의 반도체 메모리 장치(100)일 수 있다.

실시 예에 따라, 프로세서 (411)와 반도체 메모리 장치(413)는 패키지(410)로 패키징될 수 있다. 이 경우, 패키지 (410)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(410)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(411)는 반도체 메모리 장치(413)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(415)를 포함한다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 반도체 메모리 장치 (413) 사이에 접속될 수 있다.

반도체 메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.

무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 반도체 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.

무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.

입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

프로세서(411)는 반도체 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.

도 13는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 13을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 반도체 메모리 장치(513)를 포함한다. 반도체 메모리 장치(513)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(511)와 반도체 메모리 장치(513)는 패키지 (510)로 패키징될 수 있다. 패키지(510)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (510)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(511)는 반도체 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다.

프로세서(511)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 14를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.

시스템(600)은 반도체 메모리 장치(613), 메모리 컨트롤러(611), 및 카드 인터페이스(610)를 포함한다. 반도체 메모리 장치(613)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 반도체 메모리 장치(613)와 메모리 컨트롤러(611)는 패키지(610)로 패키징될 수 있다. 패키지(610)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(610)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

메모리 컨트롤러(611)는 반도체 메모리 장치(613)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.

실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(620)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.

시스템(600)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 반도체 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.

도 15은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 15을 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 디바이스(portable device)로 구현될 수 있다.

시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와 반도체 메모리 장치(713)를 포함한다. 이때, 반도체 메모리 장치(713)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(711)와 반도체 메모리 장치(713)는 패키지(710)로 패키징될 수 있다. 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (710)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 반도체 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이된다. 또한, 반도체 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이된다.

도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 16을 참조하면, 시스템(800)은 반도체 메모리 장치(813)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함한다. 반도체 메모리 장치(813)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 반도체 메모리 장치(813)와 프로세서(811)는 패키지(810)로 패키징될 수 있다. 패키지(810)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (810)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(811)는 반도체 메모리 장치 (813)의 동작을 제어하기 위한 메모리 컨트롤러(815)를 포함한다.

시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함한다. 메모리(840)는 ROM(read only memory) 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.

시스템(800)에 접속된 호스트는 프로세서(811)와 호스트 인터페이스(830)를 통하여 반도체 메모리 장치(813)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.

실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록 (820)을 더 포함할 수 있다.

프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통하여 반도체 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.

프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스(830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.

시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.

도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 17을 참조하면, 시스템(900)은 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 시스템(900)은 다수의 반도체 메모리 장치들(920) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(910)를 포함할 수 있다. 시스템(900)은 메모리 모듈로 구현될 수 있다.

다수의 반도체 메모리 장치들(920) 각각은 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

도 18는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 18를 참조하면, 시스템(1000)은 채널(1001)을 통하여 데이터 통신하는 제1시스템(1100)과 제2시스템(1200)을 포함할 수 있다.

채널(1001)은 광학적 접속 수단을 의미할 수 있다. 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.

도 1과 도 15를 참조하면, 제1시스템(1100)은 제1반도체 메모리 장치(100a)와 전광 변환 회로(1110)를 포함할 수 있다. 전광 변환 회로(1110)는 제1반도체 메모리 장치(100a)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단 (1001)을 통하여 제2시스템(1200)으로 출력할 수 있다.

제2시스템(1200)은 광전 변환 회로(1220)와 제2반도체 메모리 장치(100b)를 포함한다. 광전 변환 회로(1220)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2반도체 메모리 장치(100b)로 전송할 수 있다.

제1시스템(1100)은 광전 변환 회로(1120)를 더 포함하고, 제2시스템(1200)은 전광 변환 회로(1210)를 더 포함할 수 있다.

제2시스템(1200)이 제1시스템(1100)으로 데이터를 전송할 때, 전광 변환 회로(1210)는 제2반도체 메모리 장치(100b)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(1001)을 통하여 제1시스템(1100)으로 출력할 수 있다. 광전 변환 회로(1120)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1반도체 메모리 장치(100a)로 전송할 수 있다. 각 반도체 메모리 장치(100a와 100b)의 구조와 동작은 도 1의 반도체 메모리 장치(100)의 구조와 동작과 실질적으로 동일하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 컨트롤 로직
130: 전압 생성기
140: 로우 디코더
150: 컬럼 디코더
200: OTP 메모리 장치
210: OTP 메모리 셀 어레이
220: 컨트롤러
230: 로우 드라이버
240: 컬럼 선택기
250: 전류 센서
260: 접지 노드

Claims

복수의 메인 셀 그룹들 및 복수의 더미 셀들을 포함하는 OTP 메모리 셀 어레이; 및
상기 복수의 OTP 메모리 셀들 중 둘 이상의 OTP 메모리 셀들에 데이터를 동시에 라이트 하는 액세스 회로를 포함하고,
상기 복수의 메인 셀 그룹들 각각은 복수의 워드라인들 각각 및 복수의 비트라인들 각각에 연결된 복수의 메인 셀들을 포함하고,
상기 메인 셀은 라이트 될 수 있는 셀이고, 상기 더미 셀는 라이트 될 수 없는 셀인 OTP 메모리 장치.
제1항에 있어서,
상기 복수의 메인 셀들은 컨택트 레이어를 포함하고,
상기 복수의 더미 셀들은, 상기 복수의 메인 셀들과 달리, 상기 컨택트 레이어가 제거된 셀들이고,
공급 전압은 상기 컨택트 레이어을 통해 상기 OTP 메모리 셀 어레이에 공급되는 OTP 메모리 장치.
제2항에 있어서,
상기 액세스 회로는 상기 복수의 메인 셀 그룹들 당 하나의 메인 셀에 데이터를 동시에 라이트 하는 OTP 메모리 장치.
제3항에 있어서,
상기 액세스 회로는 상기 복수의 워드라인들 중 둘 이상 및 상기 복수의 비트라인들 중 둘 이상을 동시에 활성화 하는 OTP 메모리 장치.
제2항에 있어서,
상기 복수의 메인 셀 그룹들 각각에 상응하는 워드라인들은 서로 겹치지 않고,
상기 복수의 메인 셀 그룹들 각각에 상응하는 비트라인들이 서로 겹치지 않고,
상기 복수의 메인 셀 그룹들 각각은 상기 OTP 메모리 셀 어레이에 대각선으로 위치하는 OTP 메모리 장치.
제1항에 있어서, 상기 액세스 회로는
상기 복수의 워드라인들 중 상응하는 워드라인들을 활성화 하는 로우 드라이버; 및
상기 복수의 비트라인들 중 상응하는 비트라인들을 선택하는 컬럼 선택기을 포함하고,
활성화된 워드라인 및 활성화된 비트라인에 연결된 상기 메인 셀에 데이터가 라이트되는 OTP 메모리 장치.
제6항에 있어서,
상기 메인 셀 및 상기 더미 셀 각각은 트랜지스터 및 안티 퓨즈 회로를 포함하고,
상기 안티 퓨즈 회로는 게이트 산화막을 포함하는 OTP 메모리 장치.
제7항에 있어서,
상기 트랜지스터의 게이트는 상기 복수의 워드라인들 중 어느 하나에 연결되고,
상기 복수의 워드라인들 중 상기 어느 하나의 활성화 여부에 따라, 상기 트랜지스터은 상기 복수의 비트라인들 중 어느 하나 및 상기 안티 퓨즈 회로를 서로 연결하는 OTP 메모리 장치.
복수의 워드라인들 각각 및 복수의 비트라인들 각각에 연결된 복수의 OTP 메모리 셀들을 포함하는 OTP 메모리 셀 어레이; 및
라이트 시간 내에 상기 복수의 OTP 메모리 셀들 중 둘 이상의 OTP 메모리 셀들에 복수의 데이터들을 순차적으로 라이트 할 수 있는 액세스 회로를 포함하고,
상기 라이트 시간은 복수의 워드라인들 중 어느 하나가 활성화되는 시간인 OTP 메모리 장치.
제9항에 있어서, 상기 액세스 회로는
상기 복수의 워드라인들 중 상응하는 워드라인을 활성화 하는 로우 드라이버; 및
상기 복수의 비트라인들 중 상응하는 비트라인들을 선택하는 컬럼 선택기을 포함하고,
활성화된 워드라인 및 활성화된 비트라인에 연결된 상기 OTP 메모리 셀에 데이터가 라이트되는 OTP 메모리 장치.