KR20080053377A

KR20080053377A - 변조된 전자파 장의 복조 장치 및 방법

Info

Publication number: KR20080053377A
Application number: KR1020087008853A
Authority: KR
Inventors: 베른하르트 부트겐
Original assignee: 메사 이미징 에이지
Priority date: 2005-10-19
Filing date: 2006-10-06
Publication date: 2008-06-12
Also published as: JP2009515147A; US20110101206A1; WO2007045108A1; JP5043850B2; CA2624299A1; AU2006303801B2; CA2624299C; DE602005005685T2; KR101250688B1; CN101310387A; CN101310387B; US20080239466A1; US8115158B2; EP1777747A1; DE602005005685D1; US7884310B2; EP1777747B1; ATE390715T1; AU2006303801A1

Abstract

반도체 기술의 새로운 픽셀은, 전자파 장을 흐르는 전하의 전기 신호로 변환하는 감광성 검출 영역(1), 2 이상의 출력 노드 (D10, D20)를 가진 개별 복조 영역(2) 및, 변조 주기 내의 2 이상의 상이한 시간 구간에서 전하-전류 신호를 샘플링하는 수단 (IG10, DG10, IG20, DG20)을 포함한다. 접점 노드 (K2)는 검출 영역(1)을 복조 영역(2)에 링크한다. 드리프트 필드는 검출 영역으로부터 흐르는 전하의 전기 신호를 접점 노드로 전송한다. 그 후, 흐르는 전하의 전기 신호는 각각의 2개의 시간 구간 동안에 접점 노드(K2)로부터 각각의 시간 구간에 할당된 2개의 출력 노드로 전송된다. 복조 및 검출 영역의 분리는 고속 및 고 감도로 전자파 장을 복조할 수 있는 픽셀을 제공한다.

픽셀 장치, 검출 수단, 샘플링 수단, 출력 노드, 복조 수단, 접점 노드

Description

변조된 전자파 장의 복조 장치 및 방법{DEVICE AND METHOD FOR THE DEMODULATION OF MODULATED ELECTROMAGNETIC WAVE FIELDS}

본 발명은 변조된 전자파의 검출 및 복조를 위한 픽셀 장치에 관한 것으로서, 특히, 독립항의 전제부에 따라 광 주파수 스펙트럼 내의 주파수의 파에 관한 것이다.

픽셀 장치는 고속 샘플링 온픽셀(on-pixel)과 결합된 고 감광성 픽셀을 요구하는 모든 응용에서 활용될 수 있다. 이들 픽셀 특징은 특히 일시적으로 강도 변조된(intensity-modulated) 전자 광파를 복조하는데 있다. 이와 같은 픽셀은 특히, 비행 시간 원리(time-of-flight principle) 또는 간섭계(interferometry)를 기초로 할 뿐만 아니라, 형광 응용과 같은 위상 측정 바이오 (화학) 응용 시에 비접촉 거리 측정 센서에 중요하다.

독일 특허 DE4440613C1 (Spirig, "Vorrichtung und Verfahren zur Detektion eines intensitatsmodulierten Strahlungsfeldes", 1996)에서, 충돌 광 정현파 변조 광 신호(impinging optical sinusoidally-modulated light signal)를 n배 샘플링하는 복조 장치가 제공된다. 전하 결합 장치는 광 신호의 검출 및 그 후의 광 생성 전하의 운송을 위해 이용된다. 속도 제한은 주로 전하 운반체(charge-carrier) 운송 중에 저속 확산 프로세스에 제공된다. 이 문제는, 픽셀이 감도의 증대를 위한 큰 광 검출 영역으로 설계될 시에 더욱 중요하게 된다.

독일 특허 출원 DE19821974A1 (Schwarte, "Vorrichtung und Verfahren zur Erfassung von Phase und Amplitude elektromagnetischer Wellen", 1999)는 광자 혼합 요소(photon-mixing element)를 개시하고 있다. 고 감도 및 고속 복조 시설로 픽셀을 획득하기 위해, 짧은 운송 경로와 각각의 스트라이프형(stripe-like) 요소의 조합된 구조체가 제안된다. 그럼에도 불구하고, 스트라이프형 구조체는, 스트라이프 간의 영역이 감광성이 없기 때문에 필 팩터(fill-factor)가 여전히 불량하게 된다.

고 감도 및 고속의 복조 속도를 가진 큰 영역의 복조를 위한 다른 접근법은, 영국 특허 출원 GB2389960A (Seitz, "Four-tap demodulation pixel", 2003)에서 제시된다. 직각 형상 및 큰 사이즈의 고 저항성 포토 게이트(photo-gate)는 광 생성 전하가 특정 샘플링 노드로 강제로 드리프트하도록 하는 반도체 기판 내에 드리프트 필드(drift-field)를 생성시킨다. 여기서, 큰 RC-시간(RC-times)으로 인해 포토 게이트 상에 생성하는 샘플링 신호의 어떤 지연은 이와 같은 복조 픽셀의 성능을 저하시킨다. 특히, 고주파는 많은 픽셀이 동시에 제어될 시에 실행하기가 곤란하다. 그 후, 외부 전자 장치 및 이들의 대용량의 제한된 구동 능력은 제약 요인(constraining factor)을 나타낸다.

상술한 모든 픽셀 구조체는 일반적으로 특정 방향으로의 광 생성 전하의 횡 방향 전도가 항상 게이트 구조체 상의 푸시풀(push-pull) 신호에 관계된다는 것이 다. 보다 고 감도를 획득하기 위해, 광 검출 영역은 확대되어야 한다. 그 결과, 스위치되어야 하는 기생 커패시턴스가 증대되거나, 운송 경로가 더 길어진다. 양방의 양태는 고주파로 이용될 장치를 제한하기 때문에 바람직하지 않다. 스위칭 게이트 용량이 증대하면, 구동 전자 장치에 의해 속도가 제한된다. 한편, 긴 운송 경로는 고 복조 주파수를 불가능하게 하는 장치 내의 광 생성 전하의 속도를 감소시킨다.

새로운 복조 장치는 감도와 복조 속도 간의 상충 관계(trade-off)를 갖는 문제를 극복한다. 양방의 양태는, 샘플링 신호 또는 필 팩터의 어떤 품질 손실을 갖지 않고 동시에 픽셀에 의해 실행될 수 있다. 대조적으로, 픽셀은 아래에 설명되는 더욱 많은 이점을 갖는다.

본 발명의 목적은 충돌하는 신호를 복조함에 의해 고 감도 및 고속 능력의 양방을 갖는 이용 가능한 픽셀 구조체를 제공하기 위한 것이며, 예컨대, 저 전력 소비로 동작할 능력을 제공하는 다른 목적은 제 1 항에 정의된 바와 같은 장치에 의해 해결된다. 본 발명의 바람직하고, 유익한 또는 선택적 특징은 독립항에서 설명된다.

반도체 기판에서의 본 발명의 픽셀 장치는 입사 변조된 전자파 장을 검출 및/또는 복조하도록 구성된다. 픽셀 장치는,

- 입사 전자파 장을 흐르는 전하의 전기 신호로 변환하는 검출 수단,

- 변조 주기 내의 2 이상의 상이한 시간 구간에서 흐르는 전하의 전기 신호를 샘플링하는 샘플링 수단 및,

- 상기 샘플링 수단에 의해 샘플링된 전기 신호에 대한 2 이상의 출력 노드를 포함한다.

픽셀 장치는 이점으로, 2 이상의 출력 노드 및, 제 2 전송 수단을 가진 샘플링 수단을 포함하는 복조 수단 및,

제 1 전송 수단을 포함하는 검출 수단과 복조 수단 사이에 배치된 접점 노드를 더 포함한다. 제 1 전송 수단은 흐르는 전하의 신호를 접점 노드로 전송하도록 구성되고, 제 2 전송 수단은, 2 이상의 각각의 시간 구간 동안에 접점 노드로부터 각각의 시간 구간에 할당된 2 이상의 출력 노드로 흐르는 전하의 신호를 전송하도록 구성된다.

따라서, 본 발명에 따른 픽셀 장치는, 상당한 고속과 동시에 고 감도로 광파를 복조시킬 수 있다. 검출 영역의 잠재적으로 큰 감광성 영역에 걸친 광 생성 전자의 전송은 주로 일정한 전기장인 횡 방향 정적 드리프트 필드에 의해 달성된다. 이것은 전하 도메인 내에서 운송 프로세스를 상당히 빠르게 하고, 고 복조 주파수가 기가헤르쯔 범위까지 어떤 감도 손실 없이 도달할 수 있다. 인픽셀(in-pixel) 복조 프로세스는 거의 노이즈가 없는 전하 도메인에서 실행된다. 구동 전자 장치에 대한 요건은 또한 감소되는데, 그 이유는 픽셀 내의 어떤 동적 제어된 구조체가 가능한 작은 사이즈를 갖기 때문이다. 또한 흐르는 전하의 신호 또는 전하 흐름의 신호라 하는 광 생성 전하 흐름 신호의 복조는 전도 채널의 고속 활성화에 의해 실행된다. 이들 전도 채널은 전하 운송의 최소 경로 길이를 갖는다. 전송 수단인 전도 채널의 고속 활성화 및 고속 운송 프로세스는 고 신호 주파수를 복조시킬 수 있다. 더욱이, 복조 영역의 작은 사이즈는, 상당수의 픽셀이 동시에 고주파로 구동될 수 있도록 신속히 충전되거나 재충전될 필요가 있는 제어 게이트의 작은 기생 커패시턴스를 의미한다. 구동 전자 장치에 대한 전체 요건은 작은 용량으로 인해 상당히 감소되어, 복조 효율이 더욱 증대된다.

검출 영역의 사이즈가 주로 반도체 기판 내의 전하의 최대 전송 속도 및 관련된 최대 복조 주파수에 의해서만 제한되어 설계될 수 있기 때문에 픽셀의 고 광 감도가 가능하다.

이 픽셀 구조에 기초로 하여, 많은 상이한 응용을 위한 센서가 실행될 수 있다. 특히, 이들은, 예컨대, 3차원 이미징, 형광 측정, 광 데이터 전송 등의 광파를 복조할 필요성을 가진 응용이다.

본 발명에 따른 픽셀 장치는, 저주파뿐만 아니라, 예컨대, 수백 MHz까지의 고주파로 광 신호를 복조시킬 수 있다. 동시에 유지되는 고주파 복조로, 픽셀은 또한 동시에 광 감도를 제공한다.

본 발명에 따른 픽셀 장치는, 픽셀의 동작점을 저 노이즈 전하 도메인 내에 있게 하지 않고 광 검출 영역과 잠재적으로 비감광성 복조 영역 간의 차를 규정한다. 광 검출 영역은, 기판 내에 일정한 횡 방향 드리프트 필드를 생성시키는 구조로 구성된다. 일정한 드리프트 필드는 광 생성 전하가 강제로 더욱 고 전위의 방향으로 드리프트하도록 한다. 일정한 횡 방향 드리프트 필드의 생성을 위한 여러 가능성이 존재한다. 약간의 예로서, 고 저항 게이트 구조체, 연속 바이어스된 게이트, 기판 내의 부동 게이트 또는 부동 확산부가 있다. 복조 영역은, 감광성이 있든 없든, 가능한 한 작게 설계되고, 특정 프로세스 규칙에 의해서만 제한된다. 광 생성 전하 운반체는 복조 영역 내에 주입되고, 전도 채널 중 하나를 통해 소위 저장 장소(storage site)로 드레인된다. 특정 전도 채널은 접점 중의 하나 상의 전압 신호에 의해 활성화된다. 전도 채널의 활성화의 특정 제어는 복조 프로세스에 상응한다.

본 발명에 따른 픽셀 장치는, 비대칭 복조, 즉, 복조 영역 내의 동일하지 않은 샘플링 프로세스에 영향을 덜 받는다. 영향을 덜 받는 이유는 복조 프로세스가 픽셀 상에 충돌하는 광의 방향에 의해 더 이상 영향을 받지 않는다는 것이다. 이것은 복조 영역이 비감광성으로서 설계될 경우에 더욱 유익하다.

픽셀 장치의 복조 수단의 다른 이점은, 비스트라이프형(non-stripe-like) 구조체이지만, 정방형 픽셀 형상을 설계하는 가능성이 있다는 것이다. 이것은 신(scene)의 공간적 (횡 방향) 샘플링을 상당히 개선하고, 마이크로 렌즈 어레이를 효율적으로 사용할 수 있게 한다. 픽셀 장치의 또 다른 이점은, 복조 영역 내의 지연 및 감쇠로 인해 샘플링 신호를 덜 왜곡시키는데, 그 이유는 픽셀의 동적 제어된 부분이 가능한 한 작게 유지되기 때문이다. 큰 감광성 검출 영역은 정적으로 제어된다.

본 발명에 따른 픽셀 장치는, 전자파의 검출이 필요한 모든 종류의 응용에 적용 가능하다. 더욱이, 픽셀 장치는, 특히 전자파가 강도 변조된 광 신호인 경우에 전자파의 복조가 필요로 되는 응용에 가장 적절하다. 고주파와 동시에 고 광 감도로의 픽셀의 복조 능력은 픽셀을 고 정확도로 3차원 거리 측정에 매우 적절하게 한다. 1차원 또는 2차원 어레이의 설정은 전체 시스템 내에서 어떤 이동하는 부분 없이 3차원 포착을 실시간으로 허용한다. 어떤 변조 스킴, 즉, 사인파 변조, 사각형 변조, 의사 노이즈 변조뿐만 아니라 주파수 변조된 신호 및 첩 신호(chirp signal)와 같은 코드된 변조 스킴이 적용 가능하다. 그러나, 바로 앞서 기술한 연속파 변조 방법 이외에, 또한 펄스 변조된 스킴이 본 발명의 픽셀 장치를 이용하여 적용 가능하다.

본 발명에 따른 감광성 픽셀 장치는, 특히 광 범위 내에서 최고 정확도로 변조된 전자파의 샘플링을 가능하게 한다. 그것은 복잡한 사이즈를 가져, 하나의 단일 칩 상에 부가적인 전자 회로로 잘 집적될 수 있다. 특정 구조는 어떤 표준 상보성 금속 산화막 반도체 (CMOS) 또는 전하 결합 장치 (CCD) 프로세스에서 이 픽셀을 기판 재료로서 실리콘으로 제조하여, 이 제조를 비용면에서 매우 효율적이게 한다. 실리콘 게르마늄 등과 같은 선택적 기판 재료는 더욱 고주파를 유지한다.

본 발명의 실시예 및, 비교를 위해 종래 기술의 장치가 첨부된 개략적인 도면에 대해 아래에 더욱 상세히 기술된다.

도 1은 본 발명에 따른 복조 픽셀의 구조체의 일반적 블록도이다.

도 2는 본 발명에 따른 복조 영역의 개략도이다.

도 3은 본 발명에 따른 복조 픽셀의 2차원 어레이를 포함하는 이미지 센서의 개략도이다.

도 4는 복조 픽셀을 포함하는 센서를 이용한 3차원 측정 설정의 원리적 스킴 을 도시한 것이다.

도 5는 도4의 원리를 이용하여 제각기 방출된 신호 및 수신된 신호에 대한 시간의 함수로서 광 강도 및 전하 흐름을 나타낸 다이어그램이다.

도 6은 본 발명에 따른 검출 영역의 구조체의 5개의 상이한 실시예를 도시한 것이다.

도 7은 본 발명에 따른 복조 영역의 구조체의 제 1 실시예를 도시한 것이다.

도 8은 본 발명에 따른 복조 영역의 구조체의 제 2 실시예를 도시한 것이다.

도 9는 본 발명에 따른 복조 픽셀에 이용되거나 복조 픽셀에서 이용되는 증폭기의 실행을 위한 2개의 알려진 실시예를 도시한 것이다.

도 10은 본 발명에 따른 복조 픽셀의 4개의 실시예를 도시한 것이다.

도 11은 덴드리틱(dendritic) 게이트 구조체에 대한 원하는 2차원 전기장 분포를 도시한 것이다.

도 12는 전기장 분포를 실행하는 조합된 저-고-저항 게이트 구조체의 평면도이다.

도 13은 부동 게이트를 가진 검출 또는 복조 영역의 단면도이다.

도 14는 부동 주입물(floating implants)을 가진 검출 또는 복조 영역의 단면도이다.

도 1은 본 발명에 따른 감광성 픽셀을 도시한 것이다. 이런 감광성 픽셀 DP은 감광성 검출 영역(1), 복조 영역(2), 어떤 종류의 데이터 처리를 위한 광 스테 이지(4) 및 선택적으로 증폭 회로(6)를 포함한다. 검출 영역(1) 및 잠재적으로 복조 영역(2)의 감광성 영역 상에서 전자기 방사, 예컨대, 광 방사를 수신할 시에, 광 전하 운반체가 생성된다.

검출 영역(1)은, 특히 주로 설계될 경우에, 또한 흐르는 전하의 전기 신호 또는 광 전류 신호라 하는 광 전기적으로 변환된 신호에 어떤 저 통과 필터링 효과를 최소화하기 위해 가능한 한 고속으로 광 생성된 전하 운반체를 복조 영역(2)으로 운송할 필요가 있다. 복조 영역(2)으로의 고속 전하 운반체 운송은 특정 방향으로의 횡 방향 드리프트 필드에 의해 실행된다. 이 드리프트 필드는 여러 방법에 의해 생성될 수 있다. 일부 가능한 방법의 다음의 항목별 기재는 픽셀을 이들 접근법만으로 제한하지 않는다. 정적 드리프트 필드의 하나의 가능한 실행은 반도체 기판 및 절연층 위의 고 저항 물질의 광 투명 게이트(photo-transparent gate)에 의해 행해진다. Hoffmann은 메모리 장치에 대한 이와 같은 구조 ("Surface Charge Transport with an MOS-Transmission-Line", Solid-State Electronics, Vol.20, pp.177-181, 1977)를 기재하고 있다. 전위차의 어플라이언스(appliance)는 게이트를 통해 전류 흐름을 생성시켜, 일정한 횡 방향 전기장이 생성된다. 그 전위 분포는, 광 생성 전하가 전기 트리프트 필드에 의해 지향되도록 게이트와 반도체 간의 용량성 결합으로 인해 반도체 기판에 반영(mirror)된다. 픽셀의 감광성 검출 영역 내에 횡 방향 전기 드리프트 필드를 생성시키기 위한 다른 예들은, 본 발명의 바람직한 실시예에 도시된 바와 같이 단편 게이트(fragmented gate) 구조체, 부동 게이트 또는 부동 확산부를 적용한다. 더욱이, 반도체 표면에서 횡 방향 계단식 도핑 기울기의 구축은 결과적으로 어떤 추가적 전압 적용을 반드시 필요로 하지 않는 빌트인(built-in) 드리프트 필드를 가진 검출 영역을 생성시킨다. 이와 같은 빌트인 드리프트 필드의 기본적 사상은 Lattes ("Ultrafast Shallow-Buried-Channel CCD's with Built-in Drift Fields", IEEE Electron Device Letters, Vol.12, No.3, March 1991)에 의해 기재되어 있다. 하여튼, 드리프트 필드는, 복조 영역의 방향으로의 전하의 속도 v가 v = μ * Edrift로서 평가될 수 있도록 전하 운반체 확산 프로세스를 주도하는 것이 바람직하며, 여기서, μ는 반도체 기판 내의 전하 운반체의 이동도를 나타내고, Edrift는 전기장이다. 전하 운반체의 속도와 드리프트 필드 간의 이런 비례적인 관계는 전하 이동도의 포화 효과가 상당한 고 전압으로 인해 발생할 때까지 유효하다. 이 경우에, 반도체 연구 개발의 분야에 잘 알려진 비선형 모델이 고려되어야 한다. 일부 상이한 모델은, 예컨대, Jacoboni ("A Review of Some Charge Transport Properties Of Silicon", Solid-State Electronics, Vol.20, pp.77-89, 1977)에 의해 기재되어 있다. 최대 달성 가능한 속도는 포화 속도 vsat라 한다. 그것은 물질 특정 파라미터(material-specific parameter)이고, 픽셀의 검출 영역에 적용된 최대 합당한 드리프트 필드 Edrifimax를 규정한다. 제1 근사(first approximation)에서, 속도와 드리프트 필드 간의 선형 관계를 토대로, 최대 합당한 드리프트 필드는 다음과 같이 계산된다:

Edrifimax = vsat / μ

광 생성 전하는 기준 신호를 가진 광 전류 신호의 상관 프로세스를 실행하는 복조 영역(2) 내에 직접 주입된다. 이에 의해, 복조 영역은 부분적으로 또는 더욱 완전하게 감광적일 수 있지만, 그것은 또한 복조 영역(2)의 사이즈가 실제 검출 영역(1)의 사이즈보다 많이 작기 때문에 비감광적일 수 있다. 복조 영역(2)의 출력은 복조 신호의 k 샘플 값(A1 내지 Ak)의 세트이며, k는 적어도 2와 동일한 값을 가진 양의 정수이다. 어떤 종류의 처리 회로(4)는 예컨대 아날로그-디지털 변환기와 같은 샘플의 직접 픽셀 고유 처리를 위해 사용될 수 있다. 최종으로, 각 픽셀은, 이미 픽셀 자체에서 증폭될 수 있는 j 출력 값(out1 내지 outj)을 전송하며, j는 양의 정수이다. 이와 같은 증폭기는 표준 APS (Active-Pixel Sensors) 내의 증폭기 단과 비교될 수 있다. 처리 회로(4)가 픽셀 내에 포함되지 않으면, 픽셀은 샘플의 수 k에 상응하는 j 출력 값을 가지며, j=k이다.

복조 영역(2)은 신호 이론(signal theory)으로 표현되는 바와 같이 "상관 프로세스"를 실행한다. 이 상관 프로세스에 이용되는 장치는 도 2에서 일반적인 형상으로 도시된다. 광 생성 전하 운반체가 소위 전도 채널 (CC1, ..., CCk)을 통해 전도 채널과 떨어져 위치되는 저장 장소(S1, ..., Sk)로 드레인된다. 이 저장 장소에서, 전하 운반체는 어떤 시간 주기에 걸쳐 축적된다. k 전도 채널 및 k 저장 장소의 전체는 복조 영역 내에 존재한다. 각 전도 채널 (CC1, ..., CCk)은 k 접점 (GC1, ..., GCk) 중 하나에 의해 개별적으로 활성화될 수 있다. 채널 활성화의 숙련된 제어(clever control)는 주입된 전하 흐름의 신호의 샘플링을 고려한다. 또한 이하 복조 유닛이라 하는 복조 영역(2)의 구성은, 예컨대, k 접점 (GC1, ..., GCk)을 가진 콤팩트 게이트 구조체로 형성된다. 이 구조체는, CCD 프로세스에 의해 제공될 시에 마진(margin)이 아마 오버랩하는 수개의 인접한 게이트에 의해 내부적으 로 구축될 수 있다. 게이트의 기하학적 폭은, 최소 가능 복조 유닛이 실행될 수 있도록 특정 처리 기술로 규정된 바와 같이 최소 특징물(feature) 사이즈를 초과하지 않아야 한다. 게이트 구조체의 실행을 위한 다른 가능성은, GB2389960A (Seitz, "Four-tap demodulation pixel") 및 EP044005489 (Buttgen et al, "Large-area pixel for use in an image sensor")에 기재된 감광성 장치에 이용되는 것과 유사한 고 저항 게이트이다. 다시 말하면, 고 필 팩터 및 고 변조 주파수에 대한 지지를 동시에 획득하기 위해, 사이즈는 설계 규칙이 허용하는 만큼 작게 유지되어야 한다.

모든 게이트 구조체는, 검출 영역(1)에 이용되든 복조 영역(2)에 이용되든 간에, 하부(underlying) 반도체로부터 게이트 구조체를 분리하는 절연체 층의 상부에 구축된다. 이 절연체는, 게이트 구조체 상의 전위 분포가 항상 반도체 표면에 반영되도록 반도체와 게이트 구조체 간에 용량성 결합을 가능하게 하기에 충분한 두께를 갖는다. 발명된 픽셀(invented pixel)을 어떤 특정 프로세스로 제한하지 않고, 일반적으로 이와 같은 절연체의 두께는 제각기 CMOS 또는 CCD 기술에서 수 nm 내지 수십 nm의 범위이다. 이에 의해, 반도체는, 예컨대, 실리콘 베이스 물질(silicon base material)일 수 있고, 절연체는 대부분 반도체 산화물이며, 게이트 구조체는 광학적으로 투명하고, 전기적으로 전도하는 물질, 예컨대, 폴리실리콘으로 구성된다. 복조 영역(2) 내에서 분리되는 광 생성 전하 운반체는 기본적으로 소수 운반체(minority carriers)이다. 반도체 기판의 도핑 타입, 레벨 및 프로파일에 따라, 전자 또는 정공의 어느 하나는 검출 및 복조 영역(1 및 2) 내에 운송되 어, 저장 장소 (Sk) 내에 저장되고, 잠재적으로 후속 처리 회로(4)에 의해 더 처리된 후에 판독을 위해 전압 신호로 변환된다. 본 발명의 바람직한 실시예는, 전자의 이동도가 정공의 이동도 보다 많이 높아, 결과적으로 더욱 양호한 복조 성능을 생성시키기 때문에 전자에 의한 정보 운송을 포함한다. 어떤 게이트 구조체 아래의 전하의 모든 운송은, 전하 운송의 효율을 더욱더 증대시키기 위해 매립된 채널(buried-channels)로 실행될 수 있다.

복조 채널의 작은 사이즈는 단일 칩 상에서 수개의 픽셀, 즉, 수백 또는 수천의 픽셀의 집적을 고려한다. 각 복조 픽셀에는 저장 장소의 재설정(reset)을 위한 재설정 라인 및 판독을 위한 선택 라인이 구비된다. 더욱이, k 라인은 복조 영역(2)의 k 전도 채널 (CC1, ..., CCk)의 제어를 위해 각 픽셀에 접속된다. 이들 k 라인은 동적 신호를 위해 이용된다. 2개의 부가적 라인은 인픽셀 드리프트 필드에 전압 신호를 제공하는 각 픽셀과 접속된다. 다른 라인은 저장 노드 및 잠재적으로 이용 가능한 어떤 논리 회로에 이용된다.

도 3은 특히 m 행 및 n 열의 픽셀 매트릭스를 가진 이미지 센서 내의 픽셀을 이용하는 일례를 도시한다. 각 픽셀 DP는 그의 공간 좌표 (x, y)로 나타내며, x는 1 내지 n의 값을 가진 정수이고, y는 1 내지 m의 값을 가진 정수이다. 소스는, 행-선택-어드레스-생성기 (RAG), 열-선택-어드레스-생성기 (CAG), 픽셀의 샘플링된 값을 재설정하는 재설정 생성기 (RG), 복조 영역 내의 전도 채널의 제어를 위한 전극 접점 전압 패턴 생성기 (CPG), 검출 모듈 내의 일정한 드리프트 필드의 생성을 위한 전압 생성기 (DFG) 및 바이어스 라인 (VB)으로 나타낸다.

각 픽셀 DP(x,y)는 전압 레벨 (VR)을 통한 재설정 신호 생성기 (RSG) 및, 광 검출 영역 내의 정적 드리프트 필드 (DFG)에 대한 전압 생성기와 접속된다. 2개의 전압 레벨 (VL1 및 VL2)은 정적 드리프트 필드를 생성시킬 책임이 있다. 복조 영역은 제각기 각 픽셀 내의 샘플 또는 저장 장소의 수에 상응하는 k 접속 라인 (L1, ..., Lk) 및 k 접점 (GC1, ..., GCk)을 필요로 한다. k 샘플의 인픽셀 처리에 따르면, 픽셀마다 j 출력 값 (out1, ..., outj)은 이용 가능하고, 픽셀 고유로(pixel-inherently) 증폭될 것이다. 라인( VB)에 의해 바이어스되는 부하 트랜지스터 (LT1, ..., LTj)는 인픽셀 증폭기에 정확한 전류를 제공한다.

출력 증폭기단의 이들 부하 트랜지스터 (LT1, ..., LTj)는 더욱 높은 필 팩터를 획득하기 위해 픽셀의 아웃(out)을 나타낸다. 그러나, 이와 같은 아웃픽셀(out-pixel) 증폭기는 또한 픽셀 내에 존재할 수 있다. 행-선택-어드레스-생성기 (RAG)는, 그 행의 모든 픽셀의 출력 값이 j 라인 (MX1...MXj) 상에서 다중화되도록 하나의 완전한 행을 어드레스할 수 있다. 열-선택-어드레스-생성기 (CAG)는 하나만의 픽셀 값의 출력을 가능하게 한다. 예시적으로, 행 x 및 열 y의 픽셀, DP(x,y)이 선택되었다. j 출력 값은, 외부 전자 장치를 구동하여, 제 1 인픽셀 증폭단의 비선형성을 보상하기 위해, 예컨대, 연산 증폭기 (OA1, ..., OAj) 또는 다른 증폭기 기술로, 픽셀 매트릭스 외부에서 다시 증폭된다. 특정 열은 열 선택 어드레스 생성기 (CAG)에 의해 선택될 수 있다. 모든 열 출력은 j 다중화 라인 (MX1 내지 MXj) 상에서 다중화된다.

많은 응용은 광 신호와 전자 기준 신호 간의 위상 지연의 측정을 필요로 한 다. 일부 예로서, 3차원 (3D) 범위 측정, 형광 이미징 또는 광 통신이 있다.

3차원 이미징의 제 1 예는 선택되어, 새로운 픽셀 구조의 활용을 토대로 도 4에 도시되어 있다.

광원(IM)으로부터의 변조된 광(ML1)은 물체(object)(OB)로 전송된다. 전송된 전체 광 전력의 부분은 카메라로 반사되어, 이미지 센서에 의해 검출된다. 센서(SN)는, 제각기 충돌하는 광 신호를 복조할 수 있는 픽셀 매트릭스로 구성된다. 픽셀(DP)은 복조 영역으로부터 분리되는 검출 영역을 가진 발명된 픽셀의 구조를 포함한다. 개별 제어반(control board)(CB)은 전체 시스템의 타이밍을 조절한다. 모든 픽셀의 위상 값은 시너리(scenery)에서 한 지점의 특정 거리 정보에 상응한다. 이들은 예컨대 개인용 컴퓨터(PC)에 의해 판독되어 디스플레이될 수 있다.

따라서, 거리 정보의 포착은 비행 시간의 측정에 의해 달성될 수 있다. 이것은 광이 측정 시스템에서 물체(OB)로, 다시 시스템으로의 라운드 트립을 필요로 하는 시간이다. 거리(R)는 R = (c*TOF) / 2로 계산되며, c는 광 속도이고, TOF는 비행 시간에 상응한다. 펄스 강도 변조된 또는 연속 강도 변조된 광의 어느 하나는 조명 모듈 (IM)에 의해 송출되고, 물체(OB)에 의해 반사되며, 센서(SN)에 의해 검출된다. 센서의 각 픽셀이 동시에 광 신호를 복조할 수 있다면, 센서(SN)는 3D 이미지를 실시간으로 전송할 수 있다. 즉, 30Hz까지 또는 그 이상의 프레임 속도(frame rates)가 가능하다. 그 응용에서, 그 응용에 대한 픽셀의 복조 능력은 라운드 트립 시간 또는 비행 시간에 판정(conclusion)을 가능하게 한다. 펄스 동작에서, 복조는 비행 시간을 직접 전송한다. 그러나, 연속 변조는 방출된 신호와 수신 된 신호 간의 위상 지연(P)을 전송하며, 이 위상 지연은 또한 다음과 같은 거리(R)에 직접 상응한다.

즉, R = (P*c) / (4*pi*fmod),

여기서, fmod는 광 신호의 변조 주파수이다. 연속 사인파 변조의 경우에 대한 신호의 관계는 도 5(a) 및 5(b)에 도시되어 있다. 특정 변조 스킴이 이하에 기술되지만, 3D 이미징 시의 픽셀의 이용은 이 특정 스킴에 전혀 제한되지 않는다. 어떤 다른 변조 스킴, 예컨대, 펄스, 사각형, 의사 노이즈 또는 첩 변조가 적용 가능하다. 거리 정보의 최종 추출(extraction)만이 상이하다. 도 5(a)는 제각기 방출된 및 수신된 변조 신호(ES 및 RS)의 양방을 도시한다. 수신된 신호의 진폭(A), 수신된 신호의 오프셋(B) 및, 양방의 신호 간의 위상(P)은 알려져 있지 않지만, 이들은 수신된 신호의 3개 이상의 샘플로 명백하게 재구성될 수 있다. 도 5(b)에서, 변조 주기마다 4개의 샘플을 가진 샘플링이 도시된다. 각 샘플은, 변조 주기의 사전 규정된 부분인 지속 기간(duration)(dt)에 걸쳐 전기 신호를 집적한다. 각 샘플의 신호 대 노이즈비를 증가시키기 위해, 광 생성 전하는 수개의 변조 주기에 걸쳐 축적된다.

복조 영역의 전도 채널 (CC1, ..., CCk)을 활성화시킴으로써, 선택적으로, 복조 영역(2)으로 주입되고, 완전한 게이트 구조체 아래로 펼쳐지는(spread out) 광 생성 전하는 강제로 특정 저장 장소로 드리프트하거나 확산한다. 채널 활성화의 교번(alternation)은 샘플링 주파수와 동기하여 행해진다.

예컨대, 필드 프로그램 가능 게이트 어레이(FPGA)를 사용하는 전자 타이밍 회로는 복조단에서 동기 채널 활성화를 위한 신호를 생성시킨다. 한 전도 채널의 활성화 중에, 주입된 전하 운반체는 축적을 위해 대응하는 저장 장소(S1, ..., Sk)로 이동된다. 예로서, 2개의 전도 채널 (CC1, ..., CCk)만이 복조 영역(2)에서 구현된다. 그 후, 복조 주기의 절반만큼 상이한 시간에 샘플링된 변조 신호의 2개의 샘플(A0 및 A1)은 샘플링단으로 주입되는 사인파 강도 변조 및 오프셋이 없는 전류의 진폭(A) 및 위상(P)을 계산한다. 식은 다음과 같다:

A = (A0 + A1) / 2

P = arcsin [(A0 - A1) / (A0 + A1)]

예를 4개의 전도 채널(CC1-CC4) 및 샘플 값으로 연장하는 것은, 주입된 전류의 4개의 샘플 값(A0, A1, A2 및 A3)을 획득하기 위해, 실제적으로 4개의 접점(C1-C4) 및 4개의 저장 장소(S1-S4)를 가진 복조 영역의 상이한 게이트 구조체 및 전극 전압에 대한 적절한 클로킹 스킴을 필요로 한다. 일반적으로, 이 샘플은, 변조 주기의 많은 쿼터(quarters)에 걸쳐 주입된 전하 운반체의 집적의 결과이며, 이에 의해, 최종으로 각 샘플은 변조 주기의 다수의 하나의 쿼터에 상응한다. 2개의 연속 샘플 간의 위상 시프트는 90도이다.

이들 4개의 샘플을 이용하여, 변조 신호의 3개의 중대한 변조 파라미터 진폭 A, 오프셋 B 및 위상 시프트 P는 아래의 식에 의해 추출될 수 있다:

A = sqrt [(A3 - A1)2 + (A2 - A1)2] / 2

B = [(A0 + A1 + A2 + A3] / 4

P = arctan [(A3 - A1) / (A0 - A2)]

도 6은 검출 영역(1)의 5개의 상이한 구조체(DT1-DT5)를 도시한 것이다. 도 6을 참조하면, 파라미터(i)는 복조 영역의 특정 구조체에 관계된다. 이 구조체에 따라, 그것은 1 내지 n (n>=2)의 값을 가진 정수이다. 도 6(a) 및 6(b)에 도시된 제 1 구조체 (DT1)는 반도체-절연체-게이트 구조에 기초로 하며, 이에 의해, 2개의 접점(k1 및 k2)이 적용되는 광 투명 고 저항 물질이 이용된다. 도 6(b)는, 특히, 그 상부 상에서 고 저항 게이트 물질 (GM1), 그 아래에는 절연체 층(IL1) 및, 전하가 광자 입사로 인해 생성되는 반도체 기판(SUB1)을 가진 CMOS 또는 CCD 장치의 통상의 설정을 도시한다. 게이트(GM1)는, 전압차가 접점(k1 및 k2)에 적용될 시에 횡방향 전기 드리프트 필드의 생성시킬 책임이 있다. 검출 구조체에 존재하는 생성된 전위 분포는 도 6(b)에 개략적으로 도시된다. 광 검출에 의해 생성된 소수 운반체(MIC)는 화살표 A로 표시된 바와 같이 더욱 고 전위로 드리프트할 것이며, 여기서, 이들은 후속 복조 영역(2) 내에 주입될 것이다.

도 6(c) 내지 도 6(j)에 도시된 검출 영역의 3개의 다른 구조체의 예들에서, 도 6(a) 및 6(b)와 공통인 구조체의 요소는 동일한 참조부(references)를 갖는다. 이들 모든 예들에서, 기판은 2개의 반대의 평행 측면을 가진 일반적 사다리꼴 형상을 가질 수 있으며, 제 1 접점(K1)은 이들 2개의 평행 측면 중의 보다 큰 것에 위치되고, 제 2 접점(K2)은 이들 2개의 평행 측면 중의 보다 작은 것에 위치된다. 제 2 접점은, 도 10에 도시된 바와 같이, 검출 영역과 복조 영역 사이에 배치되도록 구성된다. 이런 특정 사다리꼴 형상, 또는 동일한 특성을 가진 다른 형상은, 하나 이상의 사다리꼴 요소가 공통 복조 영역에 접속될 수 있는 이점을 가지며, 사다리 꼴 요소의 전체는 검출 영역으로 규정된다. 도 10(a)에 도시된 바와 같이, 이 구성은 검출 영역/사이즈와 복조 영역/사이즈 간의 비를 증대시킨다.

도 6(c) 및 6(d)에 도시된 검출 영역에 대한 제 2 구조체(DT2)는, 연속 부분(GM1.i), 예컨대, 이들의 단부에서 서로에 접속된 연속 분리된 스트라이프로 구성되는 고 저항 물질의 부분 게이트 구조체를 가진 CMOS 또는 CCD 장치의 통상의 설정에 기초로 한다. 나머지 구조체는 도 6(a) 및 6(b)의 제 1 예에서와 동일한 요소를 포함하며, 드리프트 필드는 또한 전류 흐름에 의해 생성된다. 부분 게이트 구조체는 게이트 그 자체의 전력 소비를 감소시키려고 한다. 도 6(d)에 도시된 바와 같이, 횡 방향 전기 드리프트 필드는 거의 일정하다.

도 6(e) 및 6(f)는 검출 영역에 대한 구조체(DT3)의 제 3 예를 도시한다. 검출 영역은 광 투명 부동 게이트(FGi), 즉 이들 사이에 결합되는 연속 인접한 스트라이프를 포함한다. 나머지 구조체는 도 6(a) 및 6(b)의 제 1 예에서와 동일한 요소를 포함한다. 전압은, 제각기 게이트 구조체의 외부 게이트(FG1, FGn) 중 하나 상에 위치되는 접점(k1 및 k2)에 인가된다. 내부 게이트는 이들 간의 용량성 결합으로 인해 중간 전압을 취한다. 따라서, 각 게이트 간의 용량성 결합은, 반도체 기판(SUB1)의 표면에 반영되는 일정한 드리프트 필드를 생성시킨다. 이런 검출 영역은 어떤 전력 소비 없이 기능을 한다.

도 6(g) 및 6(h)은 검출 영역에 대한 구조체(DT4)의 제 4 예를 도시한다. 검출 영역은 게이트 구조체를 갖지 않지만, 부동 확산부 자체보다 반대의 도핑 농도의 도핑 웰(well) 또는 채널 내에 연속 평행 부동 확산 영역(FDi)을 가진 기 판(SUB10)을 포함한다. 2개의 접점(k1 및 k2)은 외부 확산 영역(FD1, FDn)에 직접 접속된다. 따라서, 2개의 전압은 이들 2개의 접점에 인가되어, 대응하는 외부 확산 영역에 인가되기 때문에, 내부 확산 영역은 중간 전압을 취한다. 이것은 펀치 스루(punch-through) 메카니즘으로 인해 행해져, 고속의 전하 운송을 위한 드리프트 필드를 생성시킨다. 이런 예는 부동 확산부를 이용함으로써 검출 영역의 어떤 전력 소비를 피한다.

도 6(i) 및 6(j)은 검출 영역에 대한 구조체(DT5)의 제 5 예를 도시한다. 검출 영역은 게이트 구조체를 포함하며, 이 구조체에 의해, 각 평행 게이트(VGi)는 특정 전압에 접속된다. 이 전압은, 예컨대, 픽셀의 내부 또는 외부에 집적되는 선형 저항(RL1-RLn-1)의 라인으로부터 탭(tap)된다. 게이트 전압의 특정 어플라이언스는 기판(SUB1) 내에 전위 특징을 규정한다. 예에서, n 바이어스 전압(V1, ..., Vn)을 가진 n 게이트는, 도 6(j)에 도시된 바와 같이 기판 내의 선형 전위 기울기로 이르게 도시된다.

도 7 및 8은 본 발명에 따른 복조 영역의 2개의 예를 도시한 것이다.

도 7은 광 생성 전하의 주입된 변조된 전류의 2개의 샘플을 전송하는 전하 결합 장치 구조에 기초로 한 복조 영역에 대한 일례를 도시한다. 복조 영역은, 3개의 연속 게이트, 즉, Left Gate (LG), Middle Gate (MG), Right Gate (RG)를 가진 게이트 구조체를 포함하며, 게이트(LG)에 연속하는 것은, 집적 게이트 (IG1) 다음에 감결합(decoupling) 게이트 (DG1)이고, 게이트(RG)에 연속하는 것은, 집적 게이트 (IG2) 다음에 감결합 게이트 (DG2)이다. 더욱이, 도 7의 예에서, 2개의 게이트 접점 (GC1, GCm)은 각 게이트 상에 위치된다. 검출 영역으로부터 도래하는 광 생성 전하는 중간 게이트 (MG) 아래의 복조단 내로 이송된다. 제각기 중간 게이트 (MG)의 좌측 및 우측 상의 인접한 2개의 게이트 (LG 및 RG)는 제각기 복조를 위해 좌측 또는 우측 전도 채널 중의 어느 하나를 활성화하는데 이용된다. 이와 같은 활성화는, 중간 게이트 (MG)의 전위보다 높은 좌측 또는 우측 게이트 중의 어느 하나의 전위를 설정하고, 중간 게이트 (MG)의 전위보다 낮은 다른 우측 또는 좌측 게이트의 전위를 설정한다는 것을 의미한다. 주어진 시간에 상이한 게이트에 인가되는 전위의 예시는 도 7(a)에 도시되어 있다. 이런 특정 예에서, 좌측 게이트는 중간 게이트보다 높은 전위를 가지며, 좌측 전도 채널이 이용된다. 따라서, "전도 채널"은 제 1 및 2 게이트 간의 게이트의 연속으로 규정될 수 있으며, 제 1 및 2 게이트 간의 증가된 전위는 전하 운반체를 제 1 게이트에서 제 2 게이트로 안내한다. 전도 채널은, p-도핑된 반도체 기판이 이용될 시에 고전압 신호에 의해 활성화된다. 양측 상에서, 특정 전하 운반체는 집적 게이트 (IG1 또는 IG2) 아래에 저장된다. 감결합 게이트(DG1 및 DG2)라 하는 외부 게이트는 전하를 억제하여, 또한 감지 노드라 하는 출력 노드(D1, D2)로 제어할 수 없게 확산시킨다. 집적 게이트 (IG1 또는 IG2) 중 하나에 축적된 전하 운반체가 복조 영역의 확산 영역(D1 또는 D2)으로 전송되면, 집적 게이트 (IG1 또는 IG2) 및 좌측 및 우측 게이트 (LG 및 RG)의 전위 레벨은, 전하 운반체를 확산 영역(D1 또는 D2)으로 확산시킬 수 있는 전위 레벨의 감결합 게이트(DG1 또는 DG2)에 설정된다.

복조단의 제 2 예는 도 8에 도시된다. 이 구조는, 하나의 폐쇄된(closed) 게 이트 (GS) 및 4개의 게이트 접점 (GC10-GC40)을 가진 게이트 구조체에 기초로 한다. 각 게이트 접점 (GC10-GC40) 근처에는 집적 게이트 (IG10-IG40)가 있고, 그 다음에는 감결합 게이트(DG10-DG40)가 있다. 각 감결합 게이트(DG10-DG40) 근처에는 기판 내의 대응하는 확산 영역(D10-D40)이 있다. 여러 게이트 및 확산 영역의 전위 기울기는 일례로서 도 8(a)에 도시되어 있다. 폐쇄된 고 저항 게이트(GS) 아래의 전위 기울기는 이 게이트 자체를 통해 흐르는 전류로 인해, 집적 게이트를 포함하는 단지 하나의 저장 노드로 주입된 전하를 고속으로 분리할 수 있다. 이 전류는 폐쇄된 게이트 아래와 2개의 인접한 접점 사이로 주입된다. 게이트 접점 중 하나, 예컨대, GC10 상에 전위를 복조 영역의 다른 게이트 접점의 전위보다 높게 인가할 시에 전도 채널이 실행된다. 따라서, 전하 운반체는 대응하는 집적 게이트(IG10)로 안내된다. 집적 게이트는, 도 7에서와 유사하게, 전하 운반체의 저장 장소에 상응한다. 또한, 이 예에서, 감결합 게이트를 포함하는 아웃게이트(outgate) 구조체는 전하가 감지 노드로 제어할 수 없게 확산하는 것을 억제한다. 후속 전자 장치의 능력을 충분히 고속으로 구동시킬 수 있도록 하기 위해, 샘플의 판독은 부가적 증폭단을 필요로 할 수 있다.

도 9에는 2개의 가능한 증폭단이 도시된다. 제 1 증폭단은 Miller 집적기이고, 이에 의해, 그의 용량은 도 7 및 8에 도시된 감지 확산을 대신한다. 제 1 증폭기는 픽셀의 판독을 위해 이미징 센서에 넓게 이용되는 소스 폴로워 회로이다.

도 10의 픽셀은, 광 투명한 고 저항의 잠재적 덴드리틱 게이트 구조체에 의해 생성된 예에서, 드리프트 필드의 한 영역을 갖는다. 광 투명한 고 저항의 게이 트 구조체는 기판 내에서 아래로 광 전류를 생성시켜, 전류가 드리프트 필드로 인해 복조 영역으로 흐르는 것으로 예측된다. 복조단은 4개의 샘플 CCD 구조체로서 예시적으로 도시된 이들 도 10에 있으며, 이에 의해, 폐쇄된 게이트 구조체는 고 저항 게이트의 저 전압 노드와 동일한 중간 전압으로 설정된다. 4개의 저장 노드가 포함된다. 이점으로, 복조 영역은 그의 일정한 드리프트 필드를 가진 실제 감광성 영역, 즉 검출 영역보다 작은 일부 인자이다.

도 10의 픽셀은, 도 6(a)에 도시된 바와 같은 복조 영역: 4개의 샘플 노드, 4개의 게이트 접점(GC10-GC40) 및 하나의 폐쇄된 게이트 구조체(GS)를 포함한다. 도 10(a)에서, 검출단은, 도 6(a)에 도시된 바와 같이 기하학적으로 대칭인 4개의 게이트 구조체 (DT1) 및, 또한 접점(K2)으로서 식별되는 4개의 상응하는 주입 노드로 형성된다. 접점(K1)은 저 전압으로 설정되고, 접점(K2)은 중간 전압으로 설정됨으로써, 선형 전위 기울기가 검출 영역 내에 생성되도록 한다. 따라서, 정적 드리프트 필드의 4개의 검출 영역은 감광적이고, 광 생성 전하가 강제로 복조 영역으로 드리프트하도록 한다. 복조 영역의 4개의 접점(GC10-GC40)은 전도 채널의 활성화를 제어한다. 이들은 저 전압 레벨과 고 전압 레벨 간에 토글(toggle)한다. 4개의 집적 게이트 (IG10-IG40)의 접점에 상응하는 4개의 접점 (IGC10-IGC40)은 광 생성 전하를 저장할 수 있도록 하기 위해 더욱 고 전압으로 설정된다. 4개의 접점 (DGC10, ..., DGC40)은 또한 아웃게이트라 하는 감결합 게이트를 제어하여, 이들이 저 전압을 필요로 한다. 도 10(b)에서, 픽셀은 도 10(a)에 도시된 것과 유사하지만, 정적 드리프트 필드의 하나의 검출 영역만이 복조단으로 전하 주입할 책임이 있다. 검출 영역은, 도 6(a)에 도시된 바와 같이, 검출 구조체 (DT1), 즉 폐쇄된 고 저항 게이트를 포함한다. 도 10(c)는 보다 적은 전력 소비를 보여주는 조합된 고 저항 및/또는 저 저항 물질의 덴드리틱 게이트 구조체를 가진 검출 영역을 갖는 픽셀의 일례를 도시하며, 이런 검출 구조체는 도 6(c)에 도시된 것에 상응한다. 도 10(d)는 도 10(c)에서와 동일한 검출 영역을 도시한다. 그러나, 광 생성 전하의 주입이 상이하다. 도 10(b) 및 도 10(c)에서, 전하는 상이한 저장 노드에 도달하도록 상이한 시간 지연을 필요로 한다. 그 "스미어링(smearing)" 효과를 피하기 위해, 전하 주입은 복조 영역의 중간에 실행될 수 있다. 접점(K2)은, 검출 영역의 단부에 있는 제 1 접점 요소(K10), 하나는 제 1 접점 요소(K10)의 단부에 있고, 다른 하나는 복조 영역의 중간, 즉 폐쇄된 게이트 구조체(GS)의 중간에 있는 2개의 부가적 확산 영역(D8, D9)을 포함하며, 이들을 서로 접속하여, 폐쇄된 게이트 구조체 상의 접점 요소(K20)가 확산 영역(D8) 근처에 있는 것으로 예측될 수 있다. 따라서, 주입된 광 생성 전하는 동시에 모든 저장 노드로 이동할 필요가 있다. 그 예는, 도 10(a), 10(b) 및 10(c)에 도시된 바와 같이, 전하 주입이 복조 영역의 측면으로부터 달성될 필요가 없음을 나타낸다. 더욱이, 복조 영역의 중간으로의 주입은 스미어링 효과를 피할 수 있다. 특정 구성은 도 10(d)의 예로 제한되지 않는다.

도 6, 7 또는 8에 관련하여, 검출 영역 또는 복조 영역 중 어느 하나의 게이트 구조체는 또한, 더욱더 전력 소비를 줄이기 위해, 부분화(fragmented), 덴드리틱 또는 가지(arborescent) 형상일 수 있다. 가지 형상의 전극 층을 가진 그와 같은 게이트 구조체는 유럽 특허 출원 제04'405'489호에 기재되어 있다. 특정 전기장 분포의 실행에 대한 매우 간단한 예는 도 11 및 12에 도시되어 있다. 도 11 및 12는 단지 일례로서 검출 영역에 대한 것이며, 복조 영역은 또한 부분화, 덴드리틱 또는 가지 형상일 수 있다.

도 11은 원하는 2차원 전기장 분포를 도시하고, 도 12는 도 11의 전기장 분포를 실행하는 조합된 저- 및 고-저항 게이트 구조체(3)를 도시한 것이다. 덴트리틱 게이트(3)의 구조는 게이트(3) 및 반도체 물질에서 전기장의 어떤 임의 선택된 2차원 분포를 생성시킨다. 고- 및 저-저항 게이트 물질(31, 32)의 2차원 배열은 크기 및 방향이 변하는 2차원 전기장 분포를 생성시킨다.

이 경우에, 게이트(3) 내의 고- 및 저-저항 물질(31, 32)의 조합은, 게이트(3) 자체를 통해 흐르는 전류로 인해 원하는 전기장 분포의 생성을 위한 기본적 도구이다. 통상적으로, 특정 2차원 전기장 분포가 필요로 될 때마다, 상응하는 게이트 구조체(3)의 토폴로지(topology)는 또한 2차원 성질을 갖는다.

덴드리틱 게이트(3) 자체는, 그의 주변에서, 동작 모드에 따라 정적 또는 스위치 가능한 전압원에 접속되는 2 이상의 접점(K1, K2)과 접촉된다. 접점(K1, K2) 사이에는, 고 저항 게이트 물질(31)의 하나 이상의 접속부가 존재한다.

덴드리틱 게이트 구조체(3)를 통해 흐르는 전류는 도 11에 도시된 2차원 전위 분포를 생성시키며, 이는 본질적으로 반도체 벌크의 최상부 영역에서 재생된다.

전극 층(3)의 형상 또는 그의 상보 형상은 하프형(harp-like), 빗형(comb-like), 트리형(tree-like), 뱀형(snake-like), 아이스 크리스탈형(ice-crystal-like)일 수 있거나, 천공면(perforated plane)이다. 이런 덴트리틱 형상은, 복조 영역의 게이트 구조체(GS)로서 이용되면, 복조 주파수, 덴트리틱 게이트의 RC 시상수로 인한 응답 속도 및, 게이트 및 그의 관련된 전자 구동 회로의 전체 전력 소비 간의 최적의 절충안(compromise)을 실현하는 이점을 갖는다.

게이트 구조체의 다른 구성은, 유럽 특허 출원 제04'007'760호에 기재되어 있는 바와 같이, 부동 게이트 또는 부동 확산부로 이루어질 수 있다. 이 구성의 예들은 도 13 및 14에 도시되어 있다. 도 13 및 14는 단지 예로서 검출 영역에 대해 도시되며, 복조 영역이 또한 부동 게이트 또는 부동 확산부를 가진 게이트 구조로 구성될 수 있다.

도 13은 게이트 구조체를 통한 단면도를 도시하고, 고속 응답 속도를 제공한다. 반도체 기판 A 상에는, 다수의 부동 게이트(FG1-FG7)가 배치된다. 기판 A는, 예컨대, p 도핑 타입의 벌크 실리콘으로 형성될 수 있다. 그러나, 게르마늄과 같은 다른 물질 및/또는 n 도핑 타입과 같은 다른 도핑 타입은 기판에 이용될 수 있고, 이와 같은 선택적 사항에 대해, 당업자는 본 명세서에 기재된 실시예에 필요한 적응(adaptation)을 행할 수 있을 것이다. 게이트(FG1-FG7)는 통상적으로 도핑되지 않거나 도핑된 폴리실리콘으로 형성된다. 이들은, 예컨대, 바람직하게는 매립되는 (도시되지 않은) 산화물 층에 의해, 서로로부터 전기적으로 격리된다. 얇은 (바람직하게는, 1-500 nm 두께) 절연 층(0), 예컨대, 실리카 층(silica layer)은 기판 A를 게이트(FG1-FG7)로부터 분리한다.

2개의 가장 먼(furthest) 게이트 (FG1, FG7)는 제각기 전기적 접점(K1, K2)에 의해 접촉된다. 2개의 상이한 전압 (V10 및 V20)이 제각기 접점(K1 및 K2)에 인 가되면, 중간 부동 게이트(FG2-FG6)는 용량성 결합으로 인해 중간 전위를 취한다. 결과로서, 수평 좌표 (x)에 의존하는 이산 계단형(steplike) 전위 분포 (Φ(x))가 생성된다. 전위 분포 (Φ(x))는 반도체 기판(A)과 절연체(O) 간의 인터페이스에서 절연체(O)에 걸쳐 작용한다. 전하 주입 노드에 의해 기판(A) 내에 주입되는 전하 운반체, 예컨대, 전자 (e-)는, V20이 V10보다 큰 경우에, 횡 방향 전기장 라인을 따라 최고 전위 에너지의 지점, 예컨대, K2로 이동한다. 따라서, 본 발명에 따르면, 전하 분리 및 전하 운송 태스크는 기판(A)의 표면에서 횡 방향 전기장에 의해 인계받는다(take over).

전하 축적 및 전하 검출 태스크는 최대 전위를 제공하는 접점(K2)에 근접하여 실행된다. 이런 목적으로, n+ 도핑된 부동 확산 볼륨(D)은 주입된 전하 운반체가 축적되는 기판(A)의 표면상에 제공된다. 확산 볼륨(D)은, 전압을 인가하여 전하를 판독하는 전기 접점에 의해 접촉된다. 축적 확산부(D)의 전위는 전극 접점 전압(V20) 보다 높음으로써, 소수 운반체 전자가 확산부(D) 내에 저장되도록 해야 한다. 선택적으로, 전하는 먼저 집적 게이트 아래에 집적되어, 확산 볼륨(D)을 통해 판독될 수 있다.

도 14는 게이트 구조체 대신에 부동 주입물을 이용한 검출 또는 복조 영역의 단면도를 도시한 것이다. 이런 실시예에서, 부동 주입물(FI1-FI7)의 어레이는 반도체 기판(A)의 표면상에 배열된다. 기판(A)은, 예컨대, p 도핑 타입의 벌크 실리콘으로 형성될 수 있다. 부동 주입물(FI1-FI7)은 n+ 매립형 채널(buried channel) (BC) 내의 p+ 주입물일 수 있다.

도 14의 실시예의 기능은 도 13의 제 1 실시예의 기능과 유사하다. 2개의 가장 먼 부동 주입물(FI1, FI7)은 제각기 전기 접점(K1, K2)에 의해 접촉되고, 2개의 상이한 전압 (V10 및 V20)은 제각기 접점(K1 및 K2)에 인가된다. 중간 부동 주입물(FI2-FI6)은 펀치 스루 메카니즘으로 인해 중간 전위를 취한다. 따라서, 대략 이산 계단형 전위 분포 (Φ(x))가 생성된다. 주입된 전하 운반체, 예컨대, 전자 (e-)는, 이들이 축적되는 n+ 도핑된 부동 확산 볼륨(D)에서 검출된다.

전자가 수집되면, 기판 (A)은 p 도핑되어야 한다. 축적 확산부 (D)는 n+ 타입이고, 전극 접점(K1, K2)에서의 전압 (V10, V20)은, 가장 양의 전압이 축적 확산부 (D)에 가장 근접한 접점(K2)에 인가되도록 한다. 이 전압은, 공핍 영역(depletion zone)이 반도체 산화물 인터페이스로부터 반도체 기판 (A)으로 연장할 정도로 충분히 높아야 한다. 축적 확산부 (D)의 전위는, 소수 운반체 전자가 확산부 (D) 내에 저장되도록 전극 접점 전압(V2)보다 더 높아야 한다.

주입된 정공이 수집되면, 기판 (A)은 n 도핑되어야 한다. 축적 확산부 (D)는 p+ 타입이고, 전극 접점(K1, K2)에서의 전압 (V10, V20)은, 가장 음의 전압이 축적 확산부 (D)에 가장 근접한 접점(K2)에 인가되도록 한다. 이 전압은, 공핍 영역이 반도체 산화물 인터페이스로부터 반도체 기판 (A)으로 연장할 정도로 충분히 낮아야 한다. 축적 확산부 (D)의 전위는, 소수 운반체 정공이 확산부 (D) 내에 저장되도록 전극 접점 전압(V20)보다 더 낮아야 한다.

따라서, 그것은, 복조 영역의 각 출력 노드에 근접하여 배치되는 각각의 전 기 접점을 구비한 하나의 접점 영역 및 부동 영역을 제공하는 복조 영역의 구성의 일례일 수 있다. 따라서, 검출 영역의 접점 노드(K2)와 복조 영역의 접점 중 하나 간의 전기적 전위차는 복조에 적용될 수 있다.

본 발명은 상술한 바람직한 실시예로 제한되지 않고, 본 발명의 보호 범주 내에서 변형 및 개선이 행해질 수 있다.

참조 부호의 리스트

1 감광성 검출 영역

2 복조 영역

4 처리 회로

6 증폭 회로

DP,DP(x,y) 픽셀 장치

S1,...,Sk 저장 장소

CC1,...,CCk 전도 채널

GC1,...,GCk 접점

CPG 전극 접점 전압 패턴 생성기

DFG 전압 생성기

CAG 열-선택-어드레스-생성기

RAG 행-선택-어드레스-생성기

OA1,...,OAj 연산 증폭기

MX1,...,MXj 다중화 라인

Out1,...,outj 픽셀 장치의 출력

LT1,...,LTj 부하 트랜지스터

L1,...,Lk 접속 라인

VL1,VL2,VR 전압 레벨

VB 바이어스 라인

OB 물체

IM 광원

ML1 변조된 광

CB 제어반

SN 이미지 센서

PC 개인용 컴퓨터

ES 방출된 신호

RS 수신된 신호

DT1,...,DT5 검출 영역에 대한 구조체

K1,K2 전기 접점

IL1 절연체 층

SUB1, SUB10 반도체 기판

MIC 소수 운반체

GM1 고 저항 게이트 물질

GM1.1,GM1.i,GM1.n 고 저항 게이트 물질의 연속 부분

FG1,FGi,FGn 광 투명 부동 게이트

FD1,FDi,FDn 부동 확산 영역

VG1,VGi,VGn 평행 게이트

RL1,...,RLn 선형 저항

V1,...,Vn,V10,V20 바이어스 전압

D1,D2,D10-D40 확산 영역

GS 게이트 구조체

IG1,IG2,IG10-IG40 집적 게이트

DG1,DG2,DG10-DG40 감결합 게이트

GC1,GCm,GC10-GC40

DGC10-DGC40,IGC10-IGC40 게이트 접점

BC 매립형 채널

Claims

입사 변조된 전자파 장을 검출 및/또는 복조하도록 구성된 반도체 기판 (SUB1; SUB10)에서의 픽셀 장치로서,

- 상기 입사 전자파 장을 흐르는 전하의 전기 신호로 변환하는 검출 수단(2),

- 변조 주기 내의 2 이상의 상이한 시간 구간에서 흐르는 전하의 전기 신호를 샘플링하는 샘플링 수단 (LG, MG, RG, IG1, DG1, IG2, DG2; GS, DG10, IG10, DG20, IG20) 및,

- 상기 샘플링 수단에 의해 샘플링된 전기 신호에 대한 2 이상의 출력 노드 (D1, D2; S1, S2)를 포함하는 픽셀 장치에 있어서,

상기 픽셀 장치는,

- 2 이상의 출력 노드 및, 제 2 전송 수단(LG, MG, RG; GS)을 가진 샘플링 수단을 포함하는 복조 수단(4) 및,

- 검출 수단과 복조 수단 사이에 배치된 접점 노드(K2)를 더 포함하는데,

상기 검출 수단(2)은 제 1 전송 수단 (GM1; GM1.i; FGi; VGi)을 포함하고,

상기 제 1 전송 수단은 흐르는 전하의 전기 신호를 접점 노드로 전송하도록 구성되고,

상기 제 2 전송 수단은 2 이상의 각각의 시간 구간 동안에 접점 노드로부터 각각의 시간 구간에 할당된 2 이상의 출력 노드로 흐르는 전하의 전기 신호를 전송 하도록 구성되는 것을 특징으로 하는 픽셀 장치.
제 1 항에 있어서,

상기 복조 수단의 사이즈는 상기 검출 수단의 사이즈보다 작은 것을 특징으로 하는 픽셀 장치.
제 1 항 또는 제 2 항에 있어서,

상기 검출 수단은 감광적인 것을 특징으로 하는 픽셀 장치.
전술한 항 중 어느 한 항에 있어서,

상기 제 1 전송 수단은 흐르는 전하의 전기 신호를 접점 노드(K2)로 전송할 수 있게 하는 정적 드리프트 필드를 규정하도록 구성된 게이트 구조체 (GM1; GM1.i)를 포함하는 것을 특징으로 하는 픽셀 장치.
제 4 항에 있어서,

상기 게이트 구조체 (GM1; GM1.i)는 상기 반도체 기판 (SUB1)로부터 격리된 저항성 전극 층 및, 상기 전극 층을 따라 전기적 전위차를 인가하는 2 이상의 접속부 (K1, K2)를 포함하는 것을 특징으로 하는 픽셀 장치.
제 5 항에 있어서,

상기 전극 층은 덴드리틱 또는 가지 형상을 가지며, 바람직하게는, 그의 형상 또는 그의 상보 형상은 하프형, 빗형, 트리형, 뱀형, 아이스 크리스탈형이거나, 천공면인 것을 특징으로 하는 픽셀 장치.
제 5 항 또는 제 6 항에 있어서,

상기 전극 층은 상이한 면 저항(sheet resistance)을 가진 하나 이상의 물질 중 물질(31)을 포함하는 것을 특징으로 하는 픽셀 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 제 1 전송 수단은 하나 이상의 부동 영역 (FG2,...,FGn-1; FD2,...,FDn-1) 및, 전기 접점(K1, K2)을 구비하여, 전기적 전위차를 2 이상의 접점 영역 (K1, K2)에 인가하는 2 이상의 접점 영역 (FG1, FGn; FD1, FDn)을 포함하며, 상기 접점 영역 (FG1, FGn; FD1, FDn)은 상기 하나 이상의 부동 영역 (FG2,...,FGn-1; FD2,...,FDn-1)에서 전기적으로 격리되고, 상기 하나 이상의 부동 영역 중 하나 이상에 전기적으로 결합되는 것을 특징으로 하는 픽셀 장치.
제 8 항에 있어서,

상기 제 1 전송 수단은 다수의 부동 영역 (FG2,...,FGn-1; FD2,...,FDn-1)의 배치를 포함하고, 상기 배치는 이웃한 부동 영역이 서로 전기적으로 격리되고, 서로 전기적으로 결합되도록 하는 것을 특징으로 하는 픽셀 장치.
전술한 항 중 어느 한 항에 있어서,

상기 제 2 전송 수단은 2 이상의 각각의 시간 구간 동안에 접점 노드에서 각각의 시간 구간에 할당된 2 이상의 출력 노드까지 전도 채널을 규정하도록 구성되는 다수의 게이트 전극 (LG, MG, RG)을 포함하는 것을 특징으로 하는 픽셀 장치.
제 10 항에 있어서,

상기 게이트 전극은 CCD 게이트 전극인 것을 특징으로 하는 픽셀 장치.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,

상기 제 2 전송 수단은 2 이상의 접점을 가진 게이트 저항 층 (GS)을 포함하고, 상기 접점의 각각은, 2 이상의 각각의 시간 구간 동안에 접점 노드에서 각각의 시간 구간에 할당된 2 이상의 출력 노드까지 드리프트 필드를 규정하기 위해 2 이상의 출력 노드의 각각 근처에 배치되는 것을 특징으로 하는 픽셀 장치.
제 12 항에 있어서,

상기 게이트 저항 층은 덴드리틱 또는 가지 형상을 가지며, 바람직하게는, 그의 형상 또는 그의 상보 형상은 하프형, 빗형, 트리형, 뱀형, 아이스 크리스탈형이거나, 천공면인 것을 특징으로 하는 픽셀 장치.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,

상기 제 2 전송 수단은 하나 이상의 부동 영역 및, 2 이상의 출력 노드의 각각 근처에 배치되는 각각의 전기 접점을 구비한 2 이상의 접점 영역을 포함하여, 2 이상의 각각의 시간 구간 동안에 접점 노드와, 각각의 시간 구간에 할당된 2 이상의 출력 노드 중 하나 사이에 전기적 전위차를 규정하는 것을 특징으로 하는 픽셀 장치.
전술한 항 중 어느 한 항에 있어서,

축적 영역 (IG1, IG2; IG10, IG20)은 2 이상의 출력 노드의 각각에 할당되어, 대응하는 출력 노드(D1, D2)로 전송되는 흐르는 전하의 전기 신호의 전하 운반체를 축적하는 것을 특징으로 하는 픽셀 장치.
전술한 항 중 어느 한 항에 있어서,

상기 접점 영역(K2)은 전기 접점인 것을 특징으로 하는 픽셀 장치.
제 1 항 내지 제 15 항 중 어느 한 항에 있어서,

상기 접점 노드 (K2)는 검출 수단의 말단부에 있는 제 1 확산 노드 (D9) 및, 복조 수단의 게이트 구조체의 중간에 있는 제 2 확산 노드 (D8)를 포함하며, 상기 제 1 확산 노드는 상기 제 2 확산 노드에 관계되는 것을 특징으로 하는 픽셀 장치.
전술한 항 중 어느 한 항에 있어서,

상기 입사 변조된 전자파 장은 강도 변조되는 것을 특징으로 하는 픽셀 장치.
3차원 이미징 시스템으로서,

변조된 전자파 장(ML1)으로 원격 신(OB)을 조명하는 광원 (IM),

변조된 전자기 신호를 감지하여 복조하는 다수의 픽셀 (SN) 및,

타이밍 조정을 다수의 픽셀에 제공하는 제어 수단 (CB)을 포함하는 3차원 이미징 시스템에 있어서,

상기 변조된 전자기 신호의 검출 및 복조를 위한 제 1 내지 18 항 중 어느 한 항에 따른 픽셀 장치를 포함하는 것을 특징으로 하는 3차원 이미징 시스템.
제 19 항에 있어서,

상기 픽셀 장치 ((DPx,y), (DP(x+1,y)...)는 2차원 어레이의 행렬로 배열되는 것을 특징으로 하는 3차원 이미징 시스템.
제 19 항 및 제 20 항 중 어느 한 항에 있어서,

각 픽셀 장치 ((DPx,y), (DP(x+1,y)...)는 열 어드레스 및 행 어드레스를 가지고, 열 선택 어드레스 생성기 및 행 선택 어드레스 생성기에 의해 선택 가능한 것을 특징으로 하는 3차원 이미징 시스템.
제 19 항 내지 제 21 항 중 어느 한 항에 있어서,

각 픽셀 장치는 동시에 상기 픽셀 장치의 복조 수단 내에 드리프트 필드를 생성하기 위해 전압 생성기 (CPG)에 링크되고, 각 픽셀 장치는 동시에 그의 샘플링된 값을 재설정하기 위해 재설정 생성기에 링크되는 것을 특징으로 하는 3차원 이미징 시스템.
제 19 항 내지 제 22 항 중 어느 한 항에 있어서,

픽셀 장치의 각 열 상에서, 상기 열의 픽셀 장치의 각 출력 노드에 증폭기 (OAi)가 제공되는 것을 특징으로 하는 3차원 이미징 시스템.
제 19 항 내지 제 23 항 중 어느 한 항에 있어서,

변조된 전자파 장과 전자 기준 신호 간에 위상 지연을 측정하는, 특히, 형광 이미징 또는 광 통신을 위해 3차원 레인지를 측정하는 것을 특징으로 하는 3차원 이미징 시스템.