JP2005116754A

JP2005116754A - 半導体エネルギー線検出素子

Info

Publication number: JP2005116754A
Application number: JP2003348583A
Authority: JP
Inventors: Hiroshi Akahori; 寛赤堀; Tatsuhiro Kasuya; 立城粕谷
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 2003-10-07
Filing date: 2003-10-07
Publication date: 2005-04-28
Also published as: CN100490169C; EP1672697A4; WO2005036648A1; US20070272869A1; US7514687B2; CN1864265A; EP1672697A1

Abstract

【課題】低ノイズ化を図ることが可能な半導体エネルギー線検出素子を提供すること。
【解決手段】半導体エネルギー線検出素子１は、エネルギー線感応領域１１と出力部２１とを有する。エネルギー線感応領域１１は、エネルギー線の入射に感応して電荷を発生する。エネルギー線感応領域１１の表面側には、当該エネルギー線感応領域１１を覆うように、複数の電極１５が設置されている。各々の電極１５は分圧抵抗１７により電気的に接続されている。この分圧抵抗１７は、各電極１５に対応して設けられており、直流電源１９からの直流出力電圧を分圧して直流出力電位を生成し、当該直流出力電位を対応する電極１５に与えている。出力部２１は、エネルギー線感応領域１１内で発生した電荷を蓄積し、蓄積した電荷を電圧に変換して出力する。
【選択図】図１

Description

本発明は、エネルギー線（紫外線、赤外線、可視光、電子線、放射線あるいはＸ線等）を検出するための半導体エネルギー線検出素子に関する。

半導体基板の表面側に形成され、エネルギー線の入射に応じて電荷を発生するエネルギー線感応領域を備えた半導体エネルギー線検出素子が知られている（例えば、特許文献１参照。）。
特開平６−３５０１２２号公報

この種の半導体エネルギー線検出素子においては、エネルギー線感応領域にて発生した電荷を電流もしくは電圧に変換して取り出す必要がある。このため、エネルギー線感応領域には、発生した電荷を電流もしくは電圧に変換するための回路が電極を通して電気的に接続される。

本発明は、低ノイズ化を図ることが可能な半導体エネルギー線検出素子を提供することを課題としている。

本発明者は、ノイズの低減を可能とする半導体エネルギー線検出素子について鋭意研究を行った結果、以下のような事実を新たに見出した。

特許文献１に記載されたような構成の半導体エネルギー線検出素子において、例えば電荷電圧変換回路を接続してエネルギー線感応領域に発生した電荷を電圧に変換して取り出す場合、ｋＴＣ雑音が生じる。このｋＴＣ雑音は、半導体エネルギー線検出素子全体にて発生するノイズに対して大きな比率を占めており、電荷電圧変換回路の容量の平方根に比例する。エネルギー線感応領域に電荷電圧変換回路を直接接続した場合、エネルギー線感応領域の接合容量と配線容量が全ての容量となるため、ノイズが大きくなってしまう。エネルギー線感応領域の面積を大きくすると接合容量も大きくなるので、面積の増加に伴ってノイズも増加することとなる。

また、エネルギー線感応領域の面積を大きくすると、発生した電荷を全て引き出すことは難しく、電荷の読み残しが生じる。このため、読み出した電荷量が減少することとなり、ノイズが相対的に大きくなってしまう。

かかる研究結果を踏まえ、本発明に係る半導体エネルギー線検出素子は、半導体基板の表面側に形成され、エネルギー線の入射に応じて電荷を発生するエネルギー線感応領域と、エネルギー線感応領域内で発生した電荷を蓄積し、蓄積した電荷を変換して出力する出力部と、エネルギー線感応領域に対応して複数並設され、エネルギー線感応領域内で発生した電荷を出力部に向けて送るための電極と、電極に対応して設けられ、直流電源からの直流出力電圧を分圧して直流出力電位を生成し、当該直流出力電位を対応する電極に与える分圧抵抗と、を備えたことを特徴とする。

本発明に係る半導体エネルギー線検出素子では、複数の電極のそれぞれには、対応する分圧抵抗により生成された直流出力電位が与えられるので、当該複数の電極下に形成されるポテンシャルは電荷を送る方向で徐々に高くなり、エネルギー線感応領域に対して１つのポテンシャルの傾斜が形成されることとなる。このため、発生した電荷は上記ポテンシャルの傾斜に沿って出力部へ速やかに移動することとなり、電荷の読み残しが生じ難くなる。この結果、読み出した電荷量が減少するようなことはなく、ノイズが相対的に大きくなるのを防ぐことができる。

本発明に係る半導体エネルギー線検出素子は、半導体基板の表面側に形成され、エネルギー線の入射に応じて電荷を発生するエネルギー線感応領域と、エネルギー線感応領域内で発生した電荷を蓄積し、蓄積した電荷を変換して出力する出力部と、エネルギー線感応領域に対応して複数並設され、エネルギー線感応領域内で発生した電荷を出力部に向けて送るための電極と、を備え、電極のそれぞれには、当該電極下に形成されるポテンシャルが電荷を送る方向で徐々に高くなるように、所定の電位が与えられていることを特徴とする。

本発明に係る半導体エネルギー線検出素子では、複数の電極下に形成されるポテンシャルは電荷を送る方向で徐々に高くなり、エネルギー線感応領域に対して１つのポテンシャルの傾斜が形成されることとなる。このため、発生した電荷は上記ポテンシャルの傾斜に沿って出力部へ速やかに移動することとなり、電荷の読み残しが生じ難くなる。この結果、読み出した電荷量が減少するようなことはなく、ノイズが相対的に大きくなるのを防ぐことができる。

本発明において、出力部は、エネルギー線感応領域内で発生した電荷を蓄積するフローティングディフュージョンと、信号入力に基づいて、エネルギー線感応領域からフローティングディフュージョンへの電荷の移動を抑制あるいは許容するゲートと、を含むことが好ましい。

このように構成した場合、ゲートによってフローティングディフュージョンへの電荷の移動が許容されていると、エネルギー線感応領域内で発生した電荷はフローティングディフュージョンに流入し、蓄積される。一方、ゲートによってフローティングディフュージョンへの電荷の移動を抑制されていると、エネルギー線感応領域内で発生した電荷がフローティングディフュージョンに流入することはなく、エネルギー線感応領域とフローティングディフュージョンとが容量的に分離される。エネルギー線感応領域とフローティングディフュージョンとが容量的に分離されているので、エネルギー線感応領域の容量は、フローティングディフュージョンに蓄積された電荷を電流あるいは電圧に変換する際に影響を受けなくなる。フローティングディフュージョンの容量は、フローティングディフュージョンに蓄積された電荷を電流あるいは電圧に変換する際に影響を受けることになるが、フローティングディフュージョンは、通常、エネルギー線感応領域に比して面積を小さく形成することができ、容量も小さくことが可能である。このようにエネルギー線感応領域とフローティングディフュージョンとが容量的に分離可能に構成されているので、電荷を電流あるいは電圧に変換する際に生じるノイズを小さくすることができる。

本発明によれば、低ノイズ化を図ることが可能な半導体エネルギー線検出素子を提供することができる。

本発明の実施形態に係る半導体エネルギー線検出素子について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１は、本実施形態に係る半導体エネルギー線検出素子を示す概略構成図である。図２は、図１におけるII−II線に沿った断面構成を説明するための図である。

半導体エネルギー線検出素子１は、図１に示されるように、エネルギー線感応領域１１と出力部２１とを有している。

エネルギー線感応領域１１は、エネルギー線（紫外線、赤外線、可視光、電子線等）の入射に感応して電荷を発生する。エネルギー線感応領域１１は、エネルギー線の入射方向から見て矩形形状（本実施形態においては、５００μｍ×５００μｍ）を呈している。

エネルギー線感応領域１１の表面側には、当該エネルギー線感応領域１１を覆うように、複数の電極１５が設置されている。複数の電極１５は、略１／４円弧状の縁部を有している。

各々の電極１５は分圧抵抗１７により電気的に接続されている。この分圧抵抗１７は、各電極１５に対応して設けられており、直流電源１９からの直流出力電圧を分圧して直流出力電位を生成し、当該直流出力電位を対応する電極１５に与えている。

エネルギー線感応領域１１、電極１５及び分圧抵抗１７は、図２に示されるように、半導体基板５１上に形成される。半導体基板５１は、エネルギー線の入射方向から見て矩形形状（本実施形態においては、１０００μｍ×１０００μｍ）を呈している。半導体基板５１は、導電型がＰ型であって半導体基板５１の基体となるＰ型Ｓｉ基板５３と、その表面側に形成された、Ｎ型半導体層５５とを含んでいる。Ｐ型Ｓｉ基板５３とＮ型半導体層５５とはｐｎ接合を構成しており、Ｎ型半導体層５５はエネルギー線の入射により電荷を生成するエネルギー線感応領域となっている。電極１５は、半導体基板５１の表面に絶縁層５７を介して設けられる。電極１５は、エネルギー線感応領域１１に対応して並設されている。電極１５及び絶縁層５７はエネルギー線を透過する材料からなり、本実施形態においては、電極１５はポリシリコン膜からなり、絶縁層５７はシリコン酸化膜からなる。

分圧抵抗１７は直流電源１９に直列に接続されており、分圧抵抗１７群の一端１７ａ側は常に一定の正の電位に保たれ、また、他端１７ｂ側は常に一定の負の電位に保たれている。これにより、複数の電極１５のそれぞれには、対応する分圧抵抗１７により生成された直流出力電位が与えられるので、図３に示されるように、当該複数の電極１５下のＮ型半導体層５５に形成されるポテンシャルは電荷を送る方向、すなわち、出力部２１の接続位置に向けて徐々に高くなり、エネルギー線感応領域１１に対して１つのポテンシャルの傾斜（階段状の傾斜）が形成されることとなる。このため、各電極１５下のＮ型半導体層５５にて生成された電荷は、上記ポテンシャルの傾斜に沿って出力部２１へ移動する。なお、必ずしも分圧抵抗１７群の一端１７ａを正の電位に保ち、他端１７ｂを負の電位に保つ必要はなく、例えば分圧抵抗１７群の一端１７ａに＋８Ｖ、他端１７ｂに＋２Ｖというように、分圧抵抗１７群の一端１７ａよりも他端１７ｂの方が低い電位で保たれていればよい。

出力部２１は、フローティングディフュージョンアンプ（ＦＤＡ）であって、エネルギー線感応領域１１内で発生した電荷を蓄積し、蓄積した電荷を電圧に変換して出力する。出力部２１は、図２に示されるように、サミングゲート２３とアウトプットゲート２５とフローティングディフュージョン２７と電荷リセット用ＭＯＳＦＥＴ２９と電荷電圧変換用ＭＯＳＦＥＴ３１とを含む。

サミングゲート２３は、エネルギー線感応領域１１と接続されており、エネルギー線感応領域１１から出力された電荷を入力して蓄積する。サミングゲート２３は、一対の電極３３と、当該電極３３の下にそれぞれ対応して形成された低濃度のＮ型半導体の領域３４ａとＮ型半導体の３４ｂを有している。このサミングゲート２３の電極３３は、端子ＳＧに接続されている。端子ＳＧは、クロック信号を出力する信号出力部（図示せず）と接続されている。

また、サミングゲート２３が入力して蓄積した電荷は、端子ＳＧに入力されたクロック信号の論理レベルがＨレベルとＬレベルとで切り替えられることによって、サミングゲート２３からアウトプットゲート２５に出力される。

アウトプットゲート２５は、サミングゲート２３と接続されており、サミングゲート２３から出力された電荷を入力する。アウトプットゲート２５は、電極３５と、当該電極３５の下に形成された低濃度のＮ型半導体の領域３６を有している。このアウトプットゲート２５の電極３５は、端子ＯＧと接続されており、端子ＯＧから一定の電圧値を有する電圧が入力される。また、アウトプットゲート２５は、自己に入力されている一定の電圧値を有する電圧により、電荷の逆流を防止する。

サミングゲート２３から出力された電荷は、このアウトプットゲート２５を通過し、フローティングディフュージョン２７に到達する。上述したように、サミングゲート２３及びアウトプットゲート２５は、エネルギー線感応領域１１からフローティングディフュージョンへ２７の電荷の移動を抑制あるいは許容する。端子ＳＧに入力されたクロック信号の論理レベルがＬレベルとなると、サミングゲート２３の電極３３下に形成されるポテンシャルがアウトプットゲート２５の電極３５下に形成されるポテンシャルよりも低くなり、サミングゲート２３が入力して蓄積した電荷は、アウトプットゲート２５への移動が許容される。一方、端子ＳＧに入力されたクロック信号の論理レベルがＨレベルとなると、サミングゲート２３の電極３３下に形成されるポテンシャルがアウトプットゲート２５の電極３５下に形成されるポテンシャルよりも高くなり、サミングゲート２３が入力して蓄積した電荷は、アウトプットゲート２５への移動が抑制される。このとき、エネルギー線感応領域１１とフローティングディフュージョン２７とは容量的に分離されることとなる。

フローティングディフュージョン２７は、高濃度のＮ型半導体の領域である。このフローティングディフュージョン２７は、電荷が流入していない場合には一定の電位を有し、電荷が流入することでその電位が変化する。また、フローティングディフュージョン２７は、電極を通して接続点Ａに接続されている。この接続点Ａは、電荷リセット用ＭＯＳＦＥＴ２９のソース端子に接続されている。

この電荷リセット用ＭＯＳＦＥＴ２９のゲート端子は、端子ＲＧと接続されている。端子ＲＧは、リセット信号を入力する。なお、リセット信号は、リセット信号を出力する信号出力部（図示せず）によって端子ＲＧに出力され、端子ＲＧを介して電荷リセット用ＭＯＳＦＥＴ２９のゲート端子に入力される。

論理レベルがＬレベルであるリセット信号が電荷リセット用ＭＯＳＦＥＴ２９のゲート端子に入力されているときは、電荷リセット用ＭＯＳＦＥＴ２９は非導通状態となる。一方、論理レベルがＨレベルであるリセット信号が電荷リセット用ＭＯＳＦＥＴ２９のゲート端子に入力されているときは、電荷リセット用ＭＯＳＦＥＴ２９は導通状態となる。

端子ＲＤは、電荷リセット用ＭＯＳＦＥＴ２９のドレイン端子に接続されており、一定の正の電圧値を有する電圧が入力される。この電荷リセット用ＭＯＳＦＥＴ２９が導通状態にあるときは、フローティングディフュージョン２７に流入した電荷を排出することができ、フローティングディフュージョン２７をもとの一定の電位にもどすことができる。

また、接続点Ａは、電荷電圧変換用ＭＯＳＦＥＴ３１のゲート端子に接続されている。フローティングディフュージョン２７が一定の電位の時には、電圧（Ｖ_ＣＣ）が、電荷電圧変換用ＭＯＳＦＥＴ３１のゲート端子に入力され、フローティングディフュージョン２７に電荷が流入したときには、流入した電荷の量に応じた電圧（Ｖ_ｅ）が電圧（Ｖ_ＣＣ）から減じられ、その減じられた電圧（Ｖ_ＣＣ−Ｖ_ｅ）が、電荷電圧変換用ＭＯＳＦＥＴ３１のゲート端子に入力される。

電荷電圧変換用ＭＯＳＦＥＴ３１のドレイン端子は、端子ＯＤに接続されており、この端子ＯＤは、一定の正の電圧値を有する電圧が入力されている。電荷電圧変換用ＭＯＳＦＥＴ３１のドレイン端子は、接続点Ｂに接続されており、接続点Ｂは、抵抗素子３９の一端に接続されている。抵抗素子３９の他端は接地されている。また、接続点Ｂは、端子ＯＳに接続されている。これにより、エネルギー線感応領域１１にて発生してフローティングディフュージョンに流入した電荷は、端子ＯＳの電位に変換されて、当該端子ＯＳから出力される。

以上のように、本実施形態では、複数の電極１５のそれぞれには、対応する分圧抵抗１７により生成された直流出力電位が与えられるので、当該複数の電極１５下に形成されるポテンシャルは電荷を送る方向で徐々に高くなり、エネルギー線感応領域１１に対して１つのポテンシャルの傾斜が形成されることとなる。このため、エネルギー線感応領域１１（Ｎ型半導体層５５）で発生した電荷は上記ポテンシャルの傾斜に沿って出力部２１へ速やかに移動することとなり、電荷の読み残しが生じ難くなる。この結果、読み出した電荷量が減少するようなことはなく、ノイズが相対的に大きくなるのを防ぐことができる。

また、本実施形態において、出力部２１は、フローティングディフュージョン２７と、サミングゲート２３と、アウトプットゲート２５とを含んでいる。この場合、サミングゲート２３及びアウトプットゲート２５によってフローティングディフュージョン２７への電荷の移動が許容されていると、エネルギー線感応領域１１内で発生しサミングゲート２３に蓄積された電荷はフローティングディフュージョン２７に流入し、蓄積される。一方、サミングゲート２３及びアウトプットゲート２５によってフローティングディフュージョン２７への電荷の移動を抑制されていると、エネルギー線感応領域１１内で発生した電荷がフローティングディフュージョン２７に流入することはなく、エネルギー線感応領域１１とフローティングディフュージョン２７とが容量的に分離される。エネルギー線感応領域１１とフローティングディフュージョン２７とが容量的に分離されているので、エネルギー線感応領域１１の容量は、フローティングディフュージョン２７に蓄積された電荷を電圧に変換する際に影響を受けなくなる。フローティングディフュージョン２７の容量は、フローティングディフュージョン２７に蓄積された電荷を電圧に変換する際に影響を受けることになるが、フローティングディフュージョン２７は、通常、エネルギー線感応領域１１に比して面積を小さく形成することができ、容量も小さくことが可能である。このようにエネルギー線感応領域１１とフローティングディフュージョン２７とが容量的に分離可能に構成されているので、電荷を電流あるいは電圧に変換する際に生じるノイズを小さくすることができる。

また、本実施形態において、分圧抵抗１７は、直流電源１９からの直流出力電圧を分圧している。これにより、上記ポテンシャルを安定して形成することができる。

本発明は、前述した実施形態に限定されるものではない。例えば、出力部２１は、エネルギー線感応領域１１内で発生した電荷を蓄積し、蓄積した電荷を電圧に変換して出力するものとしたが、電荷を電流に変換して出力するものであってもよい。また、電荷リセット用ＭＯＳＦＥＴ２９、電荷電圧変換用ＭＯＳＦＥＴ３１あるいは抵抗素子３９等は、必ずしも半導体基板５１に形成する必要はない。

また、電極１５の数及び形状は、上述した実施形態に限られるものではなく、図４及び図５に示されるように、複数の電極１５は、略半円弧状あるいは略円形状の縁部を有していてもよい。

本実施形態に係る半導体エネルギー線検出素子を示す概略構成図である。図１におけるII−II線に沿った断面構成を説明するための図である。エネルギー線感応領域において電荷の様子を示すポテンシャル図である。本実施形態に係る半導体エネルギー線検出素子の変形例を示す概略構成図である。本実施形態に係る半導体エネルギー線検出素子の変形例を示す概略構成図である。

符号の説明

１…半導体エネルギー線検出素子、１１…エネルギー線感応領域、１５…電極、１７…分圧抵抗、１９…直流電源、２１…出力部、２３…サミングゲート、２５…アウトプットゲート、２７…フローティングディフュージョン、２９…電荷リセット用ＭＯＳＦＥＴ、３１…電荷電圧変換用ＭＯＳＦＥＴ、３９…抵抗、５１…半導体基板、５３…Ｐ型Ｓｉ基板、５５…Ｎ型半導体層。

Claims

半導体基板の表面側に形成され、エネルギー線の入射に応じて電荷を発生するエネルギー線感応領域と、
前記エネルギー線感応領域内で発生した前記電荷を蓄積し、蓄積した電荷を変換して出力する出力部と、
前記エネルギー線感応領域に対応して複数並設され、前記エネルギー線感応領域内で発生した前記電荷を前記出力部に向けて送るための電極と、
前記電極に対応して設けられ、直流電源からの直流出力電圧を分圧して直流出力電位を生成し、当該直流出力電位を対応する前記電極に与える分圧抵抗と、を備えたことを特徴とする半導体エネルギー線検出素子。
半導体基板の表面側に形成され、エネルギー線の入射に応じて電荷を発生するエネルギー線感応領域と、
前記エネルギー線感応領域内で発生した前記電荷を蓄積し、蓄積した電荷を変換して出力する出力部と、
前記エネルギー線感応領域に対応して複数並設され、前記エネルギー線感応領域内で発生した前記電荷を前記出力部に向けて送るための電極と、を備え、
前記電極のそれぞれには、当該電極下に形成されるポテンシャルが前記電荷を送る方向で徐々に高くなるように、所定の電位が与えられていることを特徴とする半導体エネルギー線検出素子。
前記出力部は、
前記エネルギー線感応領域内で発生した前記電荷を蓄積するフローティングディフュージョンと、
信号入力に基づいて、前記フローティングディフュージョンへの電荷の移動を抑制あるいは許容するゲートと、を含むことを特徴とする請求項１又は２に記載の半導体エネルギー線検出素子。