JP2009515147A - 変調電磁波場を復調する装置およびその方法 - Google Patents

Abstract

【課題】復調領域と検出領域との分離によって、高速および高感度で電磁波場を復調できるピクセルを提供する。
【解決手段】電磁波場を流動電荷の電気信号に変換する感光検出領域（１）と、少なくとも２つの出力ノード（Ｄ１０、Ｄ２０）と変調周期内に少なくとも２つの異なる時間間隔で電荷−電流信号をサンプリングする手段（ＩＧ１０、ＤＧ１０、ＩＧ２０、ＤＧ２０）とを有する分離された復調領域（２）とを備える。接点ノード（Ｋ２）は検知領域（１）を復調領域（２）に結合する。ドリフト電場は検知領域から接点ノードへの流動電荷の電気信号の転送を達成する。次に、流動電荷の電気信号は、２つの時間間隔中に、接点ノード（Ｋ２）から各時間間隔に割り当てられた２つの出力ノードに転送される。
【選択図】図１０Ｂ

Description

本発明は、独立請求項の前提部分に従って、変調電磁波、詳細には光周波数スペクトルの周波数の電磁波を検出および復調するピクセルデバイスに関する。

ピクセルデバイスは、高速サンプリングのオンピクセル（on-pixel）に結合された高感光性ピクセルを必要とする全ての用途に利用される。これらピクセル特性は、特に、経時的に強度変調された電磁光波を復調するのに必要とされる。このようなピクセルは、飛行時間型の非接触式距離測定センサすなわち干渉計にとって特に重要であるが、同様に、蛍光分析用途のような位相測定生物（化学）用途においても重要である。

ドイツ特許DE4440631C１（Spring,「Vorrichtung und Verfahren zur Detekto eines intensitatsmodulierten Strahlungsfeldes（強度変調放射場を検出する装置およびその方法）」, 1996年）では、入射光の正弦波変調光信号をｎ回サンプリングする復調デバイスが提示されている。ＣＣＤ（電荷結合素子）が光信号の検出および後続の光誘起電荷の転送に用いられる。電荷キャリア転送中の低速の拡散プロセスによって、速度限界が生じてしまう。この問題は、高感度を得るために大きい光検出領域となるようにピクセルが設計される場合には、さらに重大になる。

ドイツ特許出願DE19821974A1（Schwarte,「Vorrichtung und Verfahren zur Erfassung von Phase und Amplitude elektromagnetischer Wellen（電磁波の位相および振幅を測定する装置および方法）」, 1999年）は光子混合素子を開示する。高感度および高速変調性能を有するピクセルを得るために、ストライプ形状素子の結合構造（各素子が短い転送経路を有する）が提案されている。しかしながら、ストライプ形状構造は、ストライプ間の領域が感光性でないため、実装率が不十分である。

高感度および高速変調速度を有する大面積の復調ピクセルを得る別の方法は、イギリス特許出願GB2389960A（Seitz,「Four-trap demodulation pixel（４−トラップ復調ピクセル）」,2003年）に開示されている。矩形で大寸法の高抵抗光ゲートが半導体基板内にドリフト電場を生成して、光誘起電荷を特定のサンプリングノードに移動させる。この場合、大きいＲＣ時間に起因して光ゲートに生じるサンプリング信号の遅延が、このような復調ピクセルの性能を低下させる可能性がある。特に、多数のピクセルが同時に制御される場合、高周波数は実現が困難である。そこで、外部電子回路およびこの電子回路の大静電容量である制限された駆動能力が、制限因子となる。

上述のピクセル構造体の全ては、共通して、光誘起電荷の特定方向への横方向伝導（lateral conduction）は常に、ゲート構造上のプッシュ−プル信号に関係する。高感度を得るには、光検出領域を大きくする必要がある。このためには、切り換えられる必要がある寄生静電容量を大きくするか、または転送経路を長くすることになる。この両方の構成は望ましくない。それは、デバイスの高周波数における使用を制限するからである。スイッチングゲート静電容量が増加するならば、駆動する電子構成部品によって速度が制限される。その一方で、長い転送経路はデバイス内の光誘起電荷の速度を低下させ、高周波数復調を不可能にする。

新しい復調デバイスは、感度と復調速度との間のトレードオフの問題を克服する。両方の側面は、サンプリング信号または実装率の品質低下を示すことなく、同時にピクセルによって満足されることができる。逆に、ピクセルは以下に説明される利点までも生じさせる。

本発明の目的は、入力信号の復調に関して高感度および高速性能の両方を示す有効なピクセル構造を提供することであり、他の目的、例えば低消費電力で作動する能力は、請求項１に記載されたデバイスによって解決される。本発明の好ましい、有利な構成または代替の構成は、従属請求項に記載される。

半導体基板における本発明のピクセルデバイスは、入射変調電磁波場を検出および／または復調する。このピクセルデバイスは、
−前記入射電磁波場を流動電荷の電気信号に変換する検出手段と、
−変調周期内において少なくとも２つの異なる時間間隔で流動電荷の電気信号をサンプリングするサンプリング手段と、
−サンプリング手段によってサンプリングされた電気信号に対する少なくとも２つの出力ノードと、を備える。

有利な実施形態では、ピクセルデバイスは、さらに、少なくとも２つの出力ノードおよびサンプリング手段を備える。サンプリング手段は、第２転送手段と、検出手段と復調手段との間に配置された接点ノードと、第１転送手段を含む検出手段とを有する。第１転送手段は流動電荷の信号を接点ノードに転送し、第２転送手段は流動電荷の信号を、２つの時間間隔のそれぞれの間に、接点ノードから、各時間間隔に割り当てられた少なくとも２つの出力ノードに転送する。

このように、本発明によるピクセルデバイスは、高速および高感度で光波を復調できる。検出領域内における大きい寸法となる可能性のある感光領域全体にわたる光誘起電子の転送は、主に、一定電場である横方向の静電ドリフト場によって達成される。これによって、電荷ドメイン内に極めて高速の転送プロセスが生じ、感度の損失なく最大ギガヘルツ範囲の高復調周波数が達成される。ピクセル内の復調プロセスは雑音がほとんどない電荷ドメイン内で実行される。ピクセル内で動的に制御される構造が可能な限り小さいため、駆動電子回路に対する要件も少ない。流動電荷信号または電荷流れ信号とも称される光誘起電荷流れ信号の復調は、導電チャネルの高速活性化によって実行される。これらの導電チャネルは最小限の電荷転送の経路長を有する。高速転送プロセスおよび導電チャネルの高速活性化によって、高周波数信号を復調することができる。なお、この導電チャネルが転送手段である。さらに、復調領域のサイズが小さいことは制御ゲートの寄生静電容量が小さいことを意味する。このような制御ゲートは、多数のピクセルを同時に高周波数で駆動できるようにするために、高速で充放電される。駆動電子回路の全体要件は小さい静電容量によって大幅に減少し、したがって、復調効率はさらに増加する。

ピクセルの高い光感度を達成することもできる。これは、半導体基板内の電荷の最大転送速度と、関連する最高復調周波数とによって制限されるのみで、検出領域サイズを大きく設計できるからである。

ピクセル構成に基づいて、多くの異なる用途向けセンサを実現できる。これらセンサは、詳細には、光波を復調する必要性を有する用途、例えば３次元イメージング、蛍光測定、光データ転送などの用途である。

本発明によるピクセルデバイスは、低周波数および高周波数、例えば最大数百ＭＨｚの光信号を復調できる。高周波数復調に対応できると同時に、ピクセルはまた、高い光感度を提供することもできる。

本発明によるピクセルデバイスは、雑音がほとんどない電荷ドメイン内にピクセルの動作点があるまま、光検出領域と非感光性の可能性がある復調領域との間の区別を定義する。光検出領域は、基板内に一定の横方向ドリフト電場を生成する構成からなる。一定のドリフト場によって、光誘起電荷は高電位方向に移動する。一定の横方向ドリフト電場を生成するには様々な実現方法がある。いくつかの例を挙げると、高抵抗ゲート構造、連続バイアスゲート、基板のフローティングゲートまたはフローティング拡散がある。復調領域は、感光性であるか否かによらず、可能な限り小さく設計され。最小サイズは特定のプロセスルールによってのみ決定される。光誘起電荷キャリアは復調領域内に注入され、導電チャネルの１つを通していわゆる蓄積部に排出される。特定の導電チャネルが接点の１つに加わる電圧信号によって活性化される。導電チャネルを活性化する特定の制御は復調プロセスに相当する。

本発明によるピクセルデバイスは、非対称復調、すなわち復調領域内の不均一サンプリングプロセスの影響を受けることが少ない。影響を受けることが少ない理由は、復調プロセスがピクセルに入射する光の方向によって影響されないことにある。これは、復調領域が非感光性で設計されている場合はさらに有利である。

本発明のピクセルデバイスの復調手段の別の利点は、ストライプ形状ではなく、正方形のピクセル形状を設計できることである。これにより背景（scene）つまり物体の空間（横方向）サンプリングが大幅に改善され、マイクロレンズアレイの効果的利用が可能になる。このピクセルデバイスのさらに別の利点は、ピクセルの動的制御される部分を可能な限り小さくしているため、復調領域内の遅延および減衰に起因するサンプリング信号のひずみが小さいことである。サイズが大きい感光検出領域は静的に制御される。

本発明によるピクセルデバイスは、電磁波の検出を必要とする全ての種類の用途に適用できる。さらに、このピクセルデバイスは電磁波の復調を必要とする用途、特に電磁波が強度変調された光信号である場合の用途に最適である。高周波数および同時に高光感度でピクセルを復調する能力によって、ピクセルは高精度の３次元距離測定に最適である。完全な１次元または２次元アレイを構成することによって、リアルタイムで、システム全体内部に運動部分の存在しない３次元収集が可能になる。任意の変調方式が利用可能であり、例えば、周波数変調信号およびチャープ信号のみならず、正弦波変調、矩形波変調、擬似雑音変調のような符号化変調方式も利用可能である。しかし、上記の連続波変調方法に加えて、パルス変調方式もまた本発明のピクセルデバイスに適用可能である。

本発明による感光ピクセルデバイスによって、変調された電磁波、特に光範囲の電磁波の高精度のサンプリングが可能になる。このピクセルデバイスは小型であり、したがって、単一チップ上で別の電子回路と共に集積化されることができる。特別な構成によれば、このピクセルは、基板材料のシリコンと共に、任意の標準的ＣＭＯＳ（相補形金属酸化膜半導体）またはＣＣＤ（電荷結合素子）プロセスにおいて製造されることができ、製造コストが大幅に削減される。シリコンゲルマニウムなどの別の基板材料では、より高い周波数に対応できる。

本発明の実施形態および比較のための従来技術のデバイスが、添付図面に関連して以下に詳細に説明される。

図１は本発明による感光ピクセルを示す。この感光ピクセルＤＰは感光検出領域１、復調領域２、任意のデータ処理用のステージ４、および増幅回路６を備える。データ処理用のステージ４および増幅回路６は、省略することが可能である。電磁放射、例えば光放射を受けると、検出領域１の感光領域、および場合により復調領域２において光電荷キャリアが生成される。

検出領域１、特に大きく設計されている検出領域１は、光−電気変換信号（流動電荷の電気信号または光−電流信号とも呼ばれる）における低域通過フィルタリング効果を最小にするために、光誘起電荷キャリアを可能な限り高速で復調領域２に転送する必要がある。復調領域２への高速電荷キャリア転送は、特定方向への横方向ドリフト場によって実現される。このドリフト場は様々な方法で生成できる。以下に示すいくつかの可能な方法は、ピクセルをこれら方法に限定するものではない。静電ドリフト場（static drift field）の１つの可能な実現形態は、半導体基板上の高抵抗材料の光透明ゲートおよび絶縁層によって製作される。ホフマン（Hoffman）はメモリデバイス用のこのような構成について記載している（「Surface Charge Transport with an MOS-Transmission-Line（ＭＯＳ伝送路による表面電荷転送」）、Solid State Electronics、Vol.20、pp.177-181、1977年）。電位差を設けることによってゲートを通る電流が発生し、これにより、一定横方向電場が発生する。この電位分布は、ゲートと半導体の間の静電容量結合によって半導体基板に対して鏡像関係にある。これにより、光誘起電荷はドリフト電場によって誘導される。

ピクセルの感光検出領域内に横方向ドリフト電場を生成する他の例は、本発明の好ましい実施形態において説明されるとおり、分割ゲート構造（fragmented gate structure）、フローティングゲートまたはフローティング拡散を適用する。さらに、半導体表面に横方向のステップ状ドーピング勾配を形成することによって、必ずしもさらなる電圧の印加を必要としない、内蔵ドリフト電場を有する検出領域が得られる。このような内蔵ドリフト電場の基本概念は、ラテス（rattes）によって開示されている（「Ultrafast Shallow-Buried Channel CCD’s with Built-in Drift Field（内蔵ドリフト電場を有する浅い埋込チャネルを用いた超高速ＣＣＤ）」、IEEE Electron Device Letters、 Vol.12 、No.3 、1991年3月）。いかなる場合も、ドリフト電場が電荷キャリアの拡散プロセスを統制して、復調領域の方向への電荷の速度ｖが以下の式で算出されるのが好ましい。
ｖ＝μ×Edrift
ここで、μは半導体基板内の電荷キャリアの移動度を表し、Edriftは電場を表す。

超高電圧に起因する電荷移動度の飽和作用が発生するまで、電荷キャリアの速度とドリフト場のこの比例関係は成立する。この場合、半導体研究分野で既知の非線形モデルが考慮される必要がある。いくつかの異なるモデルが、例えばジャコボニ（Jacoboni）によって開示されている（「A review of Some Charge Transport Properties of Silicon（シリコンのいくつかの電荷転送特性の検討）」、Solid State Electronics、Vol.20、pp.77-89、1977年）。達成可能な最大速度は飽和速度vsatと呼ばれる。この飽和速度は材料固有のパラメータであって、ピクセルの検出領域に印加される最大適正ドリフト電場Edriftmaxを定義する。第１近似では、速度とドリフト電場の線形関係に基づいて、最大適正ドリフト電場が以下の式で計算される。
Edriftmax＝vsat／μ

光誘起電荷は復調領域２に直接注入され、この領域は光−電流信号と基準信号との相関処理を実行する。これに関して、復調領域は部分的または完全に感光性であってもよいが、復調領域２のサイズが実際の検出領域１のサイズに比べて極めて小さい理由から、非感光性であってもよい。復調領域２の出力は、復調信号の一連のｋ個のサンプル値A1〜Akであり、ｋは少なくとも２に等しい値を有する正の整数である。サンプルの直接的でピクセル特有の処理、例えばアナログ−デジタル変換に、任意の種類の処理回路４が使用されてもよい。最後に、各ピクセルはｊ個の出力値out1〜outjを送出する。この出力値はピクセル自体で既に増幅されていてもよい。また、ｊは正の整数である。このような増幅回路は、標準ＡＰＳ（アクティブ−ピクセルセンサ）における増幅ステージと同等であってもよい。ピクセル内に処理回路４が含まれない場合、ピクセルはサンプル数ｋに一致するｊ個の出力値を有し、ｊ＝ｋである。

復調領域２は、信号理論の「相関処理」を実行する。この相関処理に利用されるデバイスが、図２に一般的な形態で示されている。デバイス内に注入された後、光誘起電荷キャリアはいわゆる導電チャネルＣＣ１、…、ＣＣｋを通って、導電チャネルの隣に位置する蓄積部Ｓ１、…、Ｓｋに排出される。蓄積部では、電荷キャリアがある一定時間期間にわたって蓄積される。ｋ個の導電チャネルおよびｋ個の蓄積部の全てが、復調領域内に存在する。各導電チャネルＣＣ１，…，ＣＣｋはｋ個の接点ＧＣ１，…，ＧＣｋの1つによって個別に作動される。チャネル作動を正確に制御することにより、注入された電荷流れ信号のサンプリングが可能になる。復調領域２（以後、復調ユニットとも称される）の実装は、例えば、ｋ個の接点ＧＣ１，…，ＧＣｋを有する小型ゲート構造によって実現される。このゲート構造は、CCDプロセスによって提供されるように、その縁部が重なる場合もある複数の隣接するゲートによって内部に形成されることができる。最小寸法の復調ユニットが実現されるように、ゲートの幾何学的な幅は、特定の処理技術によって規定された最小形状寸法以下である。

このゲート構造を実現する別の可能性は、GB2389960A（ザイツ（Seitz）、「Four-tap demodulation pixel（４−タップ復調ピクセル）」）およびEP044005489（バトゲン（Buttgen）ら、「Large-area pixel for use in an image sensor（イメージセンサに用いる大面積ピクセル）」）において記載されている光検出デバイスに使用されるのと同様な、高抵抗ゲートである。この場合も、高い実装率および高い変調周波数への対応を同時に達成するために、ゲートの寸法は設計規則によって許容される限り小さくする必要がある。

全てのゲート構造は、検出領域１または復調領域２のいずれに用いられるにせよ、ゲート構造をその下側の半導体から分離する絶縁層の上部に構築される。ゲート構造上の電位分布が半導体表面に対して常に鏡像関係となるように、絶縁層は半導体とゲート構造との間を静電容量結合するのに十分な厚みを有する。本発明のピクセルは任意の特定プロセスに制限されることがなく、一般に、このような絶縁層の厚みは、ＣＭＯＳまたはＣＣＤ技術のそれぞれにおいて数ｎｍ〜数十ｎｍの範囲にある。これにより、半導体は例えばシリコンベースの材料であってもよく、絶縁層はほとんどの場合半導体酸化物であり、ゲート構造は光透過および導電性の材料、例えばポリシリコンからなる。復調領域２の分離された光誘起電荷キャリアは、基本的に少数キャリアである。半導体基板のドーピングの種類、レベルおよびプロファイルに依存して、電子または正孔のいずれかが検出領域１および復調領域２内に転送され、電圧信号に変換される。この電圧信号は、蓄積部Ｓｋに蓄積された後に読み出され、場合により後続の処理回路４によってさらに処理される。本発明の好ましい実施形態は、電子の移動度が正孔の移動度よりも極めて大きい理由から、電子による情報転送を含み、その結果、優れた復調性能となる。電荷転送の効率をさらに増加するために、任意のゲート構造よりも下側の電荷の転送の全ては埋込みチャネル内で実現される。

復調ピクセルの寸法を小さくすることにより、多数のピクセル、すなわち数百または数千ピクセルを単一チップ上に集積できる。各復調ピクセルは蓄積部のリセット用のリセットラインと、読み出し用のセレクトラインとを備える。さらに、ｋ本のラインが各ピクセルに接続され、復調領域２のｋ個の導電チャネルＣＣ１，…，ＣＣｋを制御する。これらｋ本のラインは動的信号に対して用いられる。２本の追加ラインが各ピクセルに接続され、ピクセル内ドリフト電場に電圧信号を供給する。他のラインは蓄積ノードに使用され、場合によっては論理回路にも利用可能である。

図３はイメージセンサ内のピクセル使用例を詳細に示し、m行およびn列のピクセルマトリクスを備える。各ピクセルＤＰには空間座標（x、y）が割り当てられ、xは１〜nの値を有する整数であり、yは１〜ｍの値を有する整数である。ピクセルマトリクスには、以下の要素が接続されている。これら要素は、行選択アドレス発生器ＲＡＧ、列選択アドレス発生器ＣＡＧ、ピクセルのサンプリングされた値をリセットするリセット発生器ＲＳＧ、復調領域の導電チャネルを制御するための電極接触電圧パターン発生器ＣＰＧ、検出モジュール内に静電ドリフト場を生成するための電圧発生器ＤＦＧ、およびバイアスラインＶＢである。

各ピクセルＤＰ（x、y）は、電圧レベルVRを介してリセット信号発生器ＲＳＧに接続され、かつ、光検出領域内に静電ドリフト場を生成するための電圧発生器ＤＦＧに接続される。２つの電圧レベルVL1およびVL2によって静電ドリフト場が生成される。復調領域は、ｋ本の接続ラインL1，…，Lkおよびｋ個の接点ＧＣ１，…，ＧＣｋを必要とする。これらｋ本およびｋ個は、サンプル数すなわち各ピクセル内の蓄積部の数に対応している。ｋ個のサンプルのピクセル内処理によれば、ピクセル当たりｊ個の出力値out1，…，outjが利用可能となり、ピクセル固有に増幅される。ラインＶＢによりバイアスされた負荷トランジスタＬＴ１，…，ＬＴｊはピクセル内増幅器にコレクタ電流を提供する。

出力増幅ステージのこれら負荷トランジスタＬＴ１，…，ＬＴｊは、高実装率を得るためにピクセル外に存在する。しかし、このようなピクセル外の増幅器はまた、ピクセル内に存在してもよい。行選択アドレス発生器ＲＡＧが完全に１行をアドレス指定して、その行の全ピクセルの出力値がj本のラインＭＸ１，…，ＭＸｊで多重化されてもよい。列選択アドレス発生器ＣＡＧが、１つのピクセル値のみの出力を有効にする。例として、行xおよび列yのピクセルＤＰ（ｘ、y）が選択される。j個の出力値がピクセルマトリクスの外部で、例えば演算増幅器ＯＡ１，…，ＯＡｊまたは他の増幅技法を用いて再度増幅される。これにより、外部電子回路を駆動し、ピクセル内の最初の増幅ステージの非線性を補償する。特定の列が列選択アドレス発生器ＣＡＧによって選択されてもよい。全ての列の出力はj本の多重化ラインＭＸ１，…，ＭＸｊで多重化される。

多くの用途では、光信号と電気基準信号との間の位相遅れの測定を必要とする。いくつかの例として、３次元（３Ｄ）範囲の測定、蛍光イメージングまたは光通信がある。

３次元イメージングの第１例が、新しいピクセル構成の利用に基づいて図４に示される。

光源ＩＭからの変調光ＭＬ１が物体ＯＢに照射される。照射された全光パワーの一部はカメラの方向に反射され、イメージセンサＳＮによって検出される。センサＳＮはピクセルマトリクスからなり、各ピクセルは入射光信号を復調することができる。ピクセルＤＰは、復調領域から分離された検出領域を有する本発明のピクセル構成を備える。別個の制御ボードＣＢがシステム全体のタイミングを調節する。全ピクセルの位相値は背景（scenery）内のある点の特有の距離情報に相当する。これら位相値は、例えばパーソナルコンピュータＰＣによって、読み出して表示される。

このようにして、距離情報の収集は、飛行時間の測定によってなされてもよい。飛行時間は、光が測定システムから物体ＯＢに到達して再度測定システムに戻るのに必要な時間である。距離Rは以下の式で計算される。
R＝（ｃ×TOF）／2
ｃは光速度であり、TOFは飛行時間である。パルス強度変調光または連続強度変調光のいずれかが、照射モジュールＩＭによって照射され、物体ＯＢによって反射され、センサＳＮによって検出される。

センサの各ピクセルが光信号を同時に復調できる場合、センサＳＮはリアルタイムで３D画像を伝達でき、すなわち最大３０Hzまたはそれ以上のフレーム率が可能である。このような用途では、ピクセルの復調能力によって、往復時間すなわち飛行時間が決定される。パルス動作においては、復調が飛行時間を直接伝達する。しかし、連続変調は、放射信号と受信信号との間の位相遅れPであって、距離Rに直接対応する位相遅れPを伝達する。
R＝（P×c）／（４×pi×fmod）
ここでfmodは光信号の変調周波数である。

連続正弦波変調の場合における各信号の関係が、図５（ａ)および５（ｂ）に示されている。この特定の変調方式は以後に説明されるが、３Ｄイメージングにおけるピクセルの利用はこの特定の方式に限定されるわけではない。任意の他の変調方式、例えばパルス、矩形波、擬似雑音またはチャープ変調方式も利用可能である。これら方式は、距離情報の最終抽出のみが異なる。図５（ａ）は放射変調信号ESおよび受光変調信号RSを示す。受光信号の振幅A、受光信号のオフセットB、および放射変調信号ESと受光変調信号RSの信号間の位相Pは未知であるが、これらは受光信号の少なくとも３つのサンプルによって一義的に再構成できる。図５（ｂ）には、復調周期当たり４つのサンプルによるサンプリングが示されている。各サンプルは変調周期における所定の割合である期間dtにわたる電気信号の積分である。各サンプルの信号対雑音比を増加させるために、光誘起電荷は複数の変調周期にわたって蓄積される。

復調領域の導電チャネルＣＣ１，…，ＣＣｋを交代で活性化にすることによって、復調領域２内に注入されて完全なゲート構造の下側に分散された光誘起電荷は、特定の蓄積部に強制的にドリフトすなわち拡散される。チャネル活性化の交代はサンプリング周波数と同期してなされる。

タイミング電子回路は、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を利用して、復調ステージにおいて同期チャネル活性化用の信号を生成する。１つの導電チャネルを活性化している間、注入された電荷キャリアは対応する蓄積部Ｓ１，…，Ｓｋに移動され蓄積される。例として、２つの導電チャネルＣＣ１、ＣＣ２のみが復調領域２に実装されているとする。そして、変調周期の半分の時間ずれてサンプリングされた変調信号の２つのサンプルA0およびA1によって、そのサンプリングステージに注入された正弦波強度変調され、かつオフセットのない電流の位相Pおよび振幅Ａの計算が可能になる。このときの式は以下のとおりである。
Ａ＝（A0＋A1）／2
P＝arcsin［（A0−A1）／（A0＋A1）］

この例を４つの導電チャネルＣＣ１〜ＣＣ４およびサンプル値に拡張すると、実際には、４つの接点Ｃ１〜Ｃ４および４つの蓄積部Ｓ１〜Ｓ４を有する復調領域の異なるゲート構造と、電極電圧に対する適正なクロック方式を必要とする。これによって、注入された電流の４つのサンプル値A0、A1、A2およびA3を得ることができる。一般に、サンプルは、変調周期の１／４期間にわたる注入電荷キャリアの多数の積分の結果である。これによって、最終的に、各サンプルは変調周期の１／４の複数分に相当する。連続する２つのサンプルの位相シフトは９０°である。

これら４つのサンプルを使用することにより、変調信号の３つの確定パラメータである振幅Ａ、オフセットBおよび位相シフトPを以下の式から求めることができる。
Ａ＝sqrt［（A3−A1）2＋（A2−A1）2］／2
B＝［A0＋A1＋A2＋A3］／4
P＝arctan［（A3−A1）／（A0−A2）］

図６Ａ〜６Ｊは検出領域１の５つのパターンの構造ＤＴ１〜ＤＴ５を示す。図６Ａ〜６Ｊにおいて、パラメータiは復調領域のある特定の構造に関するものである。構造に応じて、パラメータiは１〜n（n>＝２）の値を有する整数である。図６Ａおよび６Ｂに示される第１構造ＤＴ１は半導体絶縁ゲート構成を基本としており、これにより、光透過高抵抗材料が使用され、この材料上に接点Ｋ１およびＫ２が設けられている。図６Ａで特に明らかなとおり、上部に高抵抗ゲート材料ＧＭ１を有するＣＭＯＳまたはＣＣＤデバイスと、その下側の絶縁層ＩＬ１と、半導体基板ＳＵＢ１との典型的な構成が示されており、電荷は光子の入射により生成される。接点Ｋ１とＫ２に電圧差が適用されると、ゲートＧＭ１は横方向ドリフト場を生成する。これによる検出構造内に存在する電位分布は、図６Ｂに概略的に示されている。光検出によって生成された小数キャリアMICは、矢印Aで示されるように高電位方向にドリフトし、後続の復調領域２に注入される。

図６Ｃ〜６Ｊに示される検出領域の３つの別の構造例では、図６Ａおよび６Ｂと共通の構成要素は同一参照符号で示す。これらの例の全てにおいて、基板は２つの反対側に位置する平行な辺を有するほぼ台形であり、これら２つの平行な辺のうち、長い辺の側に第１接点Ｋ１が位置し、短い辺の側に第２接点Ｋ２が位置する。第２接点は、図１０Ａ〜１０Ｄに示されるとおり、検出領域と復調領域との間に配置されている。この特有の台形形状、または同一特性を有する他の形状は、２つ以上の台形要素を共通の復調領域に接続でき、台形要素の全体が検出領域を画定するという点で、有利である。図１０Ａに示すとおり、この構成によって、復調領域の寸法に対する検出領域の寸法が大きくなる。

図６Ｃおよび６Ｄに示す検出領域の第２構造ＤＴ２は、連続するフラグメントＧＭ１．ｉ（例えば、連続する分離した帯状体であって、端部が互いに接続されている）から構成された高抵抗の材料の分割ゲート構造を有するＣＭＯＳまたはＣＣＤの典型的な構成に基づく。この構造のその他の部分は図６Ａおよび６Ｂの第１例における要素と同一であり、この場合もドリフト場が電流の流れによって生成される。分割ゲート構造とするのは、ゲート自体の電力消費を低減するためである。図６Ｄに示すように、横方向ドリフト電場はほぼ一定である。

図６Ｅおよび６Ｆは検出領域の構造の第３例ＤＴ３を示す。検出領域は光透過フローティングゲートＦＧｉ、すなわち連続する隣接帯状体であって、これらは結合されている帯状体を備える。この構造のその他の部分は図６Ａおよび６Ｂの第１例における要素と同一である。２つの電圧が接点Ｋ１およびＫ２に印加される。これら接点はいずれもゲート構造の最外端ゲートＦＧ１、ＦＧn上に位置している。内側ゲートはこれらゲート間の静電容量結合による中間電圧を取り出す。このようにして、各電極間の静電容量結合によって、静電ドリフト場が生成され、このドリフト場は半導体基板ＳＵＢ１の表面に対して鏡像関係にある。この検出領域は電力消費することなく機能する。

図６Ｇおよび６Ｈは検出領域の構造の第４例ＤＴ４を示す。検出領域はゲート構造を備えないが、基板ＳＵＢ１０は、ドープ井戸内、すなわちフローティング拡散とは逆のドープ濃度のチャネル内に、連続する並列フローティング拡散領域ＦＤｉを有する。２つの接点Ｋ１およびＫ２は、最外端拡散領域FＤ１、ＦＤnに直接接続される。このようにして、２つの電圧がこれら接点に供給され、つまり対応する最外端拡散領域に供給される。これにより、内側拡散領域は中間電圧を取り出す。これはパンチスルー機構によって実現され、これにより高速電荷転送のドリフト場を生成する。この例は、フローティング拡散を用いることで、検出領域の電力消費を回避する。

図６Ｉおよび６Ｊは検出領域の構造の第５例ＤＴ５を示す。検出領域はゲート構造を備え、平行なゲートＶＧｉはいずれも固有の電圧に接続される。電圧は、例えば線形抵抗RL1〜RLn-1のラインのタップから取り出すことができ、ピクセルの内部または外部に集積される。特定のゲート電圧供給が、基板ＳＵＢ１における電位特性を決定する。この例では、n個のバイアス電圧V1，…，Vnを有するn個のゲートが図示されており、図６Ｊに示すように、基板内に線形電位勾配を生成する。

図７Ａ，７Ｂ、８Ａ，８Ｂは本発明による復調領域の２つの例を示す。

図７Ａおよび７Ｂは電荷結合素子構成に基づく復調領域の一例を示し、光誘起電荷の注入変調電流の２つのサンプルを送出する。復調領域は連続する３つのゲート、すなわち左ゲートＬＧ、中央ゲートＭＧ、右ゲートＲＧを有するゲート構造を備える。ゲートＬＧの中央ゲートＭＧとは反対の位置に、積分ゲート（integration gate）ＩＧ１と、分離ゲートＤＧ１とが連続する。ゲートＲＧの中央ゲートＭＧとは反対の位置に、積分ゲートＩＧ２と、分離ゲートＤＧ２とが連続する。さらに、図７Ａおよび７Ｂの例では、２つのゲート接点GCｌ、GCｍが各ゲート上に位置している。検出領域からの光誘起電荷は中央ゲートＭＧの下側の復調ステージに注入される。中央ゲートＭＧの左側および右側で中央ゲートＭＧに隣接する２つのゲートＬＧまたはＲＧを用いて、変調のために、左ゲートＬＧであれば左導電チャネル、また右ゲートＲＧであれば右導電チャネルを活性化する。このような活性化によって、左または右ゲートの一方の電位が中央ゲートＭＧの電位よりも高く設定し、右または左ゲートの他方の電位が中央ゲートＭＧの電位よりも低く設定する。図７Ａは所与の時間に各ゲートに加えられる電位の図を示す。

この特定の例においては、左ゲートが中央ゲートよりも高電位を有し、左側の導電チャネルが使用される。このようにして、「導電チャネル」は第１ゲートと第２ゲートとの間の連続するゲートによって画定され、第１ゲートと第２ゲートの間の増加する電位により、電荷キャリアは第１ゲートから第２ゲートに誘導される。ｐドープ半導体基板が利用される場合、導電チャネルは高電圧信号によって活性化される。両側において、特別な電荷キャリアが積分ゲートＩＧ１またはＩＧ２の下方に蓄積される。分離ゲートと称される外側ゲートＤＧ１およびＤＧ２は、電荷が検知ノードとも称される出力ノードＤ１、Ｄ２に制御不能に拡散するのを制止する。積分ゲートＩＧ１またはＩＧ２の１つに蓄積された電荷キャリアが復調領域の拡散領域Ｄ１またはＤ２に転送される必要がある場合には、左ゲートＬＧの積分ゲートＩＧ１または右ゲートＲＧの積分ゲートＩＧ２の電位レベルが、分離ゲートＤＧ１またはＤＧ２が電荷キャリアの拡散領域Ｄ１またはＤ２への拡散を可能にする電位レベルに設定される。

図８Ａおよび８Ｂに復調ステージの第２の例を示す。この構成は１つの閉じたゲートＧＳと４つのゲート接点ＧＣ１0〜GＣ４0を有するゲート構造を基本とする。各ゲート接点ＧＣ１0〜GＣ４0の近傍には積分ゲートＩＧ１０〜IG40が存在し、この積分ゲートＩＧ１０〜IG40には分離ゲートＤＧ１０〜DG40が隣接している。分離ゲートＤＧ１０〜DG40の近傍には、基板内の拡散領域Ｄ１0〜D40がそれぞれ対応している。図８Ａに、各ゲートおよび拡散領域の電位勾配を例として示す。ゲートを通過する電流の流れによる閉じた高抵抗ゲートＧＳの下側の電位勾配によって、積分ゲートを含む１つのみの蓄積ノードに対する注入電荷が高速に分離される。電流が閉じたゲートの下側で、２つの隣接する接点の間に注入される。ゲート接点の１つ、例えばＧＣ１0に、復調領域のその他のゲート接点の電位よりも高い電位を加えると、導電チャネルが実現される。これにより、電荷キャリアは対応する積分ゲートＩＧ１０に誘導される。図７と同様に、積分ゲートは電荷キャリアの蓄積部に対応している。この例においてはまた、分離ゲートを備えてゲートが外部に存在する構造は、電荷が検知ノードに制御不能に拡散するのを抑制する。後続の電子回路の静電容量を十分に高速で駆動するために、サンプルの読出しが追加の増幅ステージを必要としてもよい。

図９Ａおよび９Ｂに増幅ステージの２つの例を示す。図９Ａの第１の増幅ステージはミラー積分器であり、この積分器の静電容量が図７Ａ，７Ｂ，８Ａ，８Ｂに示される検知拡散に置き換わる。図９Ｂの第２増幅ステージは、ピクセルを読み出すためのイメージングセンサにおいて広く使用されるソースフォロワ回路である。

図１０Ａ〜１０Ｄにおけるピクセルはドリフト場の１つの領域を有し、この例では、光透過である高抵抗のゲート構造によって製作される。このゲート構造は、場合によっては樹枝状である。光透過の高抵抗ゲート構造によって基板の下側に光電流が生成され、この電流は、ドリフト場によって復調領域に流れると予知されるものである。図１０Ａ〜１０Ｄに、復調ステージの例示として４つのサンプルＣＣＤ構造が示され、ここで、閉じたゲート構造は高抵抗ゲートの低電圧ノードと同一の中間電圧に設定されている。これらゲート構造は４つの蓄積ノードを有する。有利な実施形態では、復調領域は、実際の感光領域（すなわち検出領域）よりも小さいいくつかの要素であり、一定のドリフト場を有する。

図１０Ａ〜１０Ｄにおけるピクセルは図６Ａに示した復調領域を備える。ピクセルは、さらに、４つのサンプルノード、４つのゲート接点ＧＣ１０〜ＧＣ４０、および１つの閉じたゲート構造ＧＳを備える。図１０Ａでは、検出ステージには、図６Ａに示したゲート構造ＤＴ１が４つの幾何学的に対称に構成され、接点Ｋ２で示された４つの対応する注入ノードが構成されている。接点Ｋ１は低電圧に設定され、接点Ｋ２は中間電圧に設定されるため、検出領域内に線形電位勾配が生成される。したがって、静電ドリフト場の４つの検出領域は感光性となり、光誘起電荷を復調領域に移動させる。復調領域の４つの接点ＧＣ１０〜ＧＣ４０は導電チャネルの活性化を制御する。これら４つの接点は低電圧レベルと高電圧レベルとを切り換える。４つの積分ゲートＩＧ１０〜ＩＧ４０の接点に相当する４つの接点IＧＣ１０〜ＩＧＣ４０４0は、さらに高電圧に設定され、これにより、光誘起電荷の蓄積を可能にする。４つの接点ＤＧＣ１０、…、ＤＧＣ４０は、最外端ゲートとも称される分離ゲートを制御する。したがって、これら４つの接点は低電圧を必要とする。

図１０Ｂにおいては、ピクセルは図１０Ａと同様であるが、電荷の復調ステージへの注入に役割を果たすのは静電ドリフト場の１つの検出領域のみである。検出領域は、図６Ａに示した検出構造ＤＴ１、すなわち閉じた高抵抗ゲートを備える。図１０Ｃは、電力消費の小さい、高抵抗および／または低抵抗材料を組み合わせた樹枝状ゲート構造の検出領域を有するピクセルの例を示す。この検出構造は図６Ｃに示した構造に相当する。図１０Ｄは図１０Ｃにおける検出領域と同一の検出領域を示す。しかし、図１０Ｄの光誘起電荷の注入は図１０Ｃとは異なる。図１０Ｂおよび１０Ｃでは、電荷はそれぞれの蓄積ノードに達するのに異なる時間遅れが必要である。図１０Ｄでは、「スミアリング（smearing）」効果を回避するために、復調領域の中央に注入が行われる。接点Ｋ２は、検出領域の端部の第１接点要素Ｋ１0と２つの追加の拡散領域Ｄ８、Ｄ９（Ｄ８,Ｄ９のうちの一方は第１接点要素Ｋ１0の端部、他方は復調領域の中央、すなわち閉じたゲート構造ＧＳの中央に存在する）を備え、これら拡散領域Ｄ８、Ｄ９を相互に接続する。接点要素Ｋ２0は、閉じたゲート構造ＧＳ上に存在し、拡散領域Ｄ８に近接すると予測される。したがって、注入される光誘起電荷はいずれの蓄積ノードに移動するのにも同一時間を必要とする。この例は、図１０Ａ、１０Ｂおよび１０Ｃのように電荷注入が復調領域の側方からなされるのではなく、復調領域の中央に電荷が注入されるものである。これにより、スミアリング効果を回避できる。特別な実現形態は図１０Ｄの例に限定されるものではない。

図６Ａ〜６Ｊ、７Ａ，７Ｂ，８Ａまたは８Ｂを再度参照して、検出領域または復調領域のゲート構造は、分割されるか、または樹枝状もしくは分枝形状とすることによって、電力消費をさらに低減できる。分枝形状の電極層を有するこのようなゲート構造は、欧州特許出願04405489に記載されている。図１１および１２に、特別な電場分布を実現する極めて簡単な例を示す。図１１および１２は単なる例としての検出領域を示し、復調領域も、分割されるか、または樹枝状もしくは分枝形状にされてもよい。

図１１は所望の２次元電場分布を示し、図１２は図１１の電場分布を実現する、低抵抗および高抵抗を組み合わせたゲート構造３を示す。樹枝状ゲート３の構造によって、ゲート３内および半導体材料内に、電場の任意に選択された２次元分布を生成できる。高抵抗ゲート材料３１および低抵抗ゲート材料３２の２次元配置は、大きさおよび方向が変化する２次元電場分布を生成する。

この場合には、ゲート３の高抵抗材料３１および低抵抗ゲート材料３２の組合せは、ゲート３自体を流れる電流によって所望の電場分布を生成する基本的手段である。一般に、具体的な２次元電場分布が必要とされる場合は必ず、対応するゲート構造３の空間配置（topology）も２次元に基づくものである。

樹枝状ゲート３は、その端面に少なくとも２つの（またはそれ以上の）接点Ｋ１、Ｋ２が接触する。これら接点は、動作モードに応じて、可変電圧源または切換可能電圧源に接続される。接点Ｋ１、Ｋ２の間には、高抵抗ゲート材料３１の少なくとも１つの接続部分が存在する。樹枝状ゲート構造３を通って流れる電流は図１１に示す２次元電位分布を生成し、この電位分布は半導体バルクの上部領域に本質的に再現される。

電極層３の形状またはその相補的形状は、ハープ形、櫛形、樹木形、樹枝形、ヘビ形、氷晶形であってもよく、あるいは有孔平板状（穴あき平面）であってもよい。このうち樹枝形状は、復調領域のゲート構造ＧＳとして使用される場合、復調周波数と、樹枝状ゲートのＲＣ時定数による応答速度と、ゲートおよびその駆動電子回路の全電力消費との最適の妥協点を実現するのに好都合である。

ゲート構造の別の実装例は、欧州特許出願第04007760に記載されているフローティングゲートまたはフローティング拡散を有するものであってもよい。図１３および１４にはこの実現形態の例が示されている。図１３および１４は単に例として検出領域を示すものである。ここで、復調領域も、フローティングゲートまたはフローティング拡散を有するゲート構造で実現されてもよい。

図１３は、高速の応答速度を提供するゲート構造の断面を示す。半導体基板Ａ上に、複数のフローティングゲートＦＧ１〜ＦＧ７が配置されている。基板Ａは、例えばｐドープ型のバルクシリコンから作製されてもよい。しかし、他の材料、例えばゲルマニウムおよび／またはｎドープ型のようなその他のドープ型を基板に使用できる。このような代替形態には、当業者であれば、本明細書に開示された実施形態に対する必要な適応を実施できるであろう。ゲートＦＧ１〜ＦＧ７は一般に、非ドープまたはドープされたポリシリコンから作製される。ゲートＦＧ１〜ＦＧ７は、酸化物層（図示せず）によって相互に電気的に絶縁される。この酸化物層に、ゲートＦＧ１〜ＦＧ７は好ましくは埋め込まれている。肉薄の（好ましくは、１〜５００ｎｍの厚み）絶縁物層O、例えばシリカ層が、ゲートＦＧ１〜ＦＧ７から基板Aを分離する。

２つの最も遠いゲートＦＧ１〜ＦＧ７はそれぞれ、電気接点Ｋ１、Ｋ２に接触している。２つの異なる電圧V10およびV20が接点Ｋ１およびＫ２にそれぞれ印加されると、静電容量結合により、中間のフローティングゲートＦＧ２〜ＦＧ６は中間電位値を取る。その結果、水平座標ｘに対して、不連続でステップ状の電位分布Φ(x)が生成される。電位分布Φ(x)は半導体基板Aと絶縁物層Oとの境界面で絶縁物層Oにわたって作用する。電荷注入ノードによって基板A内に注入された電荷キャリア、例えば電子e-は横方向電場線に沿って、最高電位エネルギの地点、例えばV20がV10よりも大きい場合は最高電位エネルギ地点Ｋ２に移動する。このようにして、本発明によれば、電荷分離および転送タスクが基板Ａの表面における横方向電場によって制御される。

電荷蓄積および検出タスクは最大電位を提供する接点Ｋ２の近傍で実現される。このため、ｎ+ドープのフローティング拡散容積部Dが基板Aの表面上に設けられ、この容積部内に注入電荷キャリアが蓄積される。拡散容積部Dは、電圧を加えて電荷を読み出す電気接点に接触している。蓄積拡散容積部Dの電位は電極接点電圧V20よりも高くする必要がある。これにより、少数キャリア電子が拡散容積部Dに蓄積される。代わりに、電荷は最初に積分ゲートの下側に蓄積されて、その後に拡散容積部Dを通して読み出されてもよい。

図１４はゲート構造の代わりにフローティングインプラントを使用する、検出領域または復調領域の断面を示す。この実施形態では、フローティングインプラントＦＩ１〜ＦＩ７のアレイが半導体基板Aの表面上に配置されている。基板Aは、例えばｐドープ型のバルクシリコンから作製されてもよい。フローティングインプラントＦＩ１〜ＦＩ７はｎ+埋込みチャネルBC内のｐ+インプラントであってもよい。

図１４の実施形態の機能は図１３の第１実施形態の機能に類似している。２つの最も遠いフローティングインプラントＦＩ１、ＦＩ７はそれぞれ、電気接点Ｋ１、Ｋ２に接触し、２つの異なる電圧V10およびV20が接点Ｋ１およびＫ２にそれぞれ印加される。パンチスルー機構により、中間のフローティングインプラントＦＩ２〜ＦＩ６は中間電位値を取る。これにより、ほぼ不連続でステップ状電位分布Φ(x)が生成される。注入電荷キャリア、例えば電子e-はｎ+ドープのフローティング拡散容積部Dで検出され、この容積部内に注入電荷キャリアが蓄積される。

電子が集められると、基板Ａはｐドープである。蓄積拡散容積部Ｄはn+型であり、電極接点Ｋ１、Ｋ２における電圧V10、V20は、最大の正電圧が蓄積拡散容積部Dに最も近い接点Ｋ２に印加されるような電圧である。空乏ゾーンが半導体と酸化物の境界面から半導体基板Ａ内に延びるように、電圧を十分に高くする必要がある。蓄積拡散容積部Dの電位は電極接点の電圧V20よりも高くする必要がある。これにより、少数キャリア電子が拡散容積部D内に蓄積される。

注入正孔が集められると、基板Ａはｎドープである。蓄積拡散容積部Ｄはｐ+型であり、電極接点Ｋ１、Ｋ２における電圧V10、V20は、最大の負電圧が蓄積拡散容積部Dに最も近い接点Ｋ２に印加されるような電圧である。空乏ゾーンが半導体と酸化物界面から半導体基板A内に延びるように、電圧を十分に低くする必要がある。蓄積拡散容積部Dの電位は電極接点の電圧V20よりも低くする必要がある。これにより、少数キャリア正孔が拡散容積部D内に蓄積される。

このように、１つのフローティング領域と、電気接点（各接点は復調領域の出力ノードのそれぞれの近くに配置されている）を設けた接点領域とを備えることは、復調領域の実装例であってもよい。したがって、検出領域の接点ノードＫ２と復調領域の接点のうちの1つとの間に、復調のために電位差が印加されてもよい。

本発明は上述の好ましい実施形態に限定されず、様々な変形形態および改良形態が、本発明の権利保護の範囲から逸脱することなく実現可能である。

本発明による復調ピクセルの構造の全体ブロック図である。 本発明による復調領域の概略図である。 本発明による復調ピクセルの２次元アレイを含む画像センサの概略図である。 復調ピクセルを含むセンサを用いる３次元測定構成の原理方式を示す図である。 （ａ）は、図４の原理を用いて、光強度および電荷流れを、放射信号および受信信号の経時関数として表すグラフであり、（ｂ）は受信信号のサンプルを示すグラフである。 本発明による検出領域の構造の一実施形態を示す上面図である。 図６Ａの構造の断面図である。 本発明による検出領域の別の構造の一実施形態を示す上面図である。 図６Ｃの構造の断面図である。 本発明による検出領域のさらに別の構造の一実施形態を示す上面図である。 図６Ｅの構造の断面図である。 本発明による検出領域のさらに別の構造の一実施形態を示す上面図である。 図６Ｇの構造の断面図である。 本発明による検出領域のさらに別の構造の一実施形態を示す上面図である。 図６Ｉの構造の断面図である。 本発明による復調領域の構造の第１実施形態を示す断面図である。 図７Ａの構造の上面図である。 本発明による復調領域の構造の第２実施形態を示す断面図である。 図８Ａの構造の上面図である。 本発明による復調ピクセルの入出力に用いられる増幅器を実現するための既知の実施形態を示す図である。 図９Ａとは別の既知の実施形態を示す図である。 本発明による復調ピクセルの一実施形態を示す図である。 本発明による復調ピクセルの別の実施形態を示す図である。 本発明による復調ピクセルのさらに別の実施形態を示す図である。 本発明による復調ピクセルのさらに別の実施形態を示す図である。 樹枝状ゲート構造における所望の２次元電場分布を示す図である。 電場分布を実現する低抵抗−高抵抗を組み合わせたゲート構造の平面図である。 フローティングゲートを有する検出または復調領域の断面図である。 フローティングインプラントを有する検出または復調領域の断面図である。

符号の説明

１ 感光検出領域
２ 復調領域
４ 処理回路
６ 増幅回路
ＤＰ、ＤＰ(x,y) ピクセルデバイス
Ｓ１，…，Ｓｋ 蓄積部
ＣＣ１，…，ＣＣｋ 導電チャネル
ＧＣ１，…，ＧＣｋ 接点
ＣＰＧ 電極接点電圧パターン発生器
DFG 電圧発生器
CAG 列選択アドレス発生器
RAG 行選択アドレス発生器
ＯＡ１，…，ＯＡｊ 演算増幅器
ＭＸ１，…，ＭＸｊ 多重化ライン
out1，…，outj ピクセルデバイスの出力
ＬＴ１，…，ＬＴｊ 負荷トランジスタ
L1、…、Lk 接続ライン
VL1、VL2、VR 電圧レベル
VB バイアスライン
ＯＢ 物体
ＩＭ 光源
ＭＬ１ 変調光
ＣＢ 制御ボード
ＳＮ 画像センサ
PC パーソナルコンピュータ
ES 放射信号
RS 受信信号
ＤＴ１，…，ＤＴ５ 検出領域の構造
Ｋ１、Ｋ２ 電気接点
ＩＬ１ 絶縁層
ＳＵＢ１、ＳＵＢ１０ 半導体基板
MIC 少数キャリア
ＧＭ１ 高抵抗ゲート材料
ＧＭ１.1、ＧＭ１．ｉ、ＧＭ１.n 高抵抗ゲート材料の連続する分割体
ＦＧ１、ＦＧｉ、ＦＧn 光透明フローティングゲート
FＤ１、ＦＤｉ、ＦＤn フローティング拡散領域
VG1、ＶＧｉ、VGn 並列ゲート
RL1，…，RLn 線形抵抗
V1，…，Vn、V10、V20 バイアス電圧
Ｄ１、Ｄ２、Ｄ１0〜D40 拡散領域
ＧＳ ゲート構造
ＩＧ１、ＩＧ２、ＩＧ１０〜IG40 積分ゲート
ＤＧ１、ＤＧ２、ＤＧ１０〜DG40 分離ゲート
ＧＣ１、GCｍ、ＧＣ１0〜GＣ４0 接点
ＤＧＣ１０〜ＤＧＣ４０、IＧＣ１0〜GＣ４0 ゲート接点
BC 埋込みチャネル

Claims (24)

1. 入射する変調電磁波場を検出および／または復調する、半導体基板（ＳＵＢ１；ＳＵＢ１０）のピクセルデバイスであって、
   前記入射する電磁波場を流動電荷の電気信号に変換する検出手段（２）と、
   変調周期内の少なくとも２つの異なる時間間隔で前記流動電荷の電流信号をサンプリングするサンプリング手段（ＬＧ、ＭＧ、ＲＧ、ＩＧ１、ＤＧ１、ＩＧ２、ＤＧ２；ＧＳ、ＤＧ１０、ＩＧ１０、ＤＧ２０、ＩＧ２０）と、
   前記サンプリング手段によってサンプリングされた電気信号に対する少なくとも２つの出力ノード（Ｄ１、Ｄ２；Ｓ１、Ｓ２）とを備え、さらに、
   前記少なくとも２つの出力ノードおよび前記サンプリング手段を含む復調手段（４）であって、前記サンプリング手段が第２転送手段（ＬＧ、ＭＧ、ＲＧ；ＧＳ）を有する復調手段（４）と、
   前記検出手段と前記復調手段の間に配置された接点ノード（Ｋ２）とを備え、
   前記検出手段（２）は第１転送手段（ＧＭ１；ＧＭ１．ｉ；ＦＧｉ；ＦＤｉ；ＶＧｉ）を含み、
   前記第１転送手段は前記流動電荷の電気信号を前記接点ノードに転送し、前記第２転送手段は前記流動電荷の電気信号を、前記少なくとも２つの時間間隔中に、前記接点ノードから、前記各時間間隔に割り当てられた前記少なくとも２つの出力ノードに転送する、ピクセルデバイス。
2. 請求項１において、前記復調手段の寸法が前記検出手段の寸法よりも小さい、ピクセルデバイス。
3. 請求項１または２において、前記検出手段は感光性である、ピクセルデバイス。
4. 請求項１から３のいずれか一項において、前記第１転送手段は、流動電荷の前記接点ノード（Ｋ２）への転送を可能にする静電ドリフト場を画定するゲート構造（ＧＭ１；ＧＭ１．ｉ）を備える、ピクセルデバイス。
5. 請求項４において、前記ゲート構造（ＧＭ１；ＧＭ１．ｉ）は、前記半導体基板（ＳＵＢ１）から絶縁された抵抗電極層と、この電極層に沿って電位差を加える少なくとも２つの接点（Ｋ１、Ｋ２）とを備える、ピクセルデバイス。
6. 請求項５において、前記電極層は樹枝状または樹木形状を有し、好ましくは、この形状またはその相補的形状は、ハープ形、櫛形、樹木形、ヘビ形、氷晶形、または有孔平板状である、ピクセルデバイス。
7. 請求項５または６において、前記電極層がそれぞれ別のシート抵抗を有する材料のうちの１つの材料（３１）を備える、ピクセルデバイス。
8. 請求項１から３のいずれか一項において、前記第１転送手段は、少なくとも１つのフローティング領域（ＦＧ２、…、ＦＧn-1；FＤ２、…、ＦＤn-1）と、電気接点（Ｋ１、Ｋ２）を設けた少なくとも２つの接点領域（ＦＧ１、ＦＧn；FＤ１、ＦＤn）とを備え、前記少なくとも２つの電気接点（Ｋ１、Ｋ２）に電位差を加え、
   前記接点領域（ＦＧ１、ＦＧn；FＤ１、ＦＤn）は、前記フローティング領域（ＦＧ２、…、ＦＧn-1；FＤ２、…、ＦＤn-1）の少なくとも１つから電気的に絶縁されているが、前記フローティング領域の少なくとも１つに電気的に結合されている、ピクセルデバイス。
9. 請求項８において、前記第１転送手段は複数のフローティング領域（ＦＧ２、…、ＦＧn-1；FＤ２、…、ＦＤn-1）の配列を備え、この配列は、隣接するフローティング領域が相互に電気的に絶縁されているが、相互に電気的に結合されるようにするものである、ピクセルデバイス。
10. 請求項１から９のいずれか一項において、前記第２転送手段は複数のゲート電極（ＬＧ、ＭＧ、ＲＧ）を備え、このゲート電極は、前記少なくとも２つの時間間隔中に、前記接点ノードから、前記各時間間隔に割り当てられた前記少なくとも２つの出力ノードまで、導電チャネルを画定する、ピクセルデバイス。
11. 請求項１０において、前記ゲート電極はＣＣＤゲート電極である、ピクセルデバイス。
12. 請求項１から９のいずれか一項において、前記第２転送手段は少なくとも２つの接点を有するゲート抵抗層（ＧＳ）を備え、各接点は前記少なくとも２つの出力ノードのそれぞれに近接して配置され、前記少なくとも２つの時間間隔中に、前記接点ノードから、前記各時間間隔に割り当てられた前記少なくとも２つの出力ノードまで、ドリフト電場を画定する、ピクセルデバイス。
13. 請求項１２において、前記ゲート抵抗層は樹枝状または樹木形状を有し、好ましくは、この形状またはその相補的形状は、ハープ形、櫛形、樹木形、ヘビ形、氷晶形、または有孔平板状である、ピクセルデバイス。
14. 請求項１から９のいずれか一項において、前記第２転送手段は少なくとも１つのフローティング領域および電気接点を設けた少なくとも２つの接点領域を備え、各接点は前記少なくとも２つの出力ノードのそれぞれに近接して配置され、前記少なくとも２つの時間間隔中に、前記接点ノードと、前記各時間間隔に割り当てられた前記少なくとも２つの出力ノードの１つとの間に電位差を加える、ピクセルデバイス。
15. 請求項１から１４のいずれか一項において、前記出力ノード（Ｄ１、Ｄ２）に転送される流動電荷の電気信号の電荷キャリアを蓄積するために、蓄積領域（ＩＧ１、ＩＧ２；ＩＧ１０、ＩＧ２０）が前記少なくとも２つの出力ノードのそれぞれに割り当てられている、ピクセル。
16. 請求項１から１５のいずれか一項において、前記接点ノード（Ｋ２）が電気接点である、ピクセル。
17. 請求項１から１５のいずれか一項において、前記接点ノード（Ｋ２）は、前記検出手段の端部における第１拡散ノード（Ｄ９）と、前記復調手段のゲート構造の中央における第２拡散ノード（Ｄ８）とを備え、前記第１拡散ノードが前記第２拡散ノードに接続されている、ピクセル。
18. 請求項１から１７のいずれか一項において、前記入射する変調電磁波場は強度変調されている、ピクセル。
19. 変調電磁波場（ＭＬ１）で遠隔物体（ＯＢ）を照射する光源（ＩＭ）と、
    変調電磁波信号を検知および復調する複数のピクセル（ＳＮ）と、
    前記複数のピクセルにタイミング調節を提供する制御手段（ＣＢ）とを備えた３次元イメージングシステムであって、
    変調電磁信号の検出および復調に、請求項１から１８のいずれか一項に記載のピクセルデバイスを用いる、３次元イメージングシステム。
20. 請求項１９において、前記ピクセルデバイス（(ＤＰx,y)、(ＤＰ(x+1,y)…)は、２次元アレイの行および列に配置されている、３次元イメージングシステム。
21. 請求項１９および２０のいずれかにおいて、各ピクセルデバイス（(ＤＰx,y)、(ＤＰ(x+1,y)…)は、列アドレスおよび行アドレスを有し、列アドレス発生器および行アドレス発生器によって選択される、３次元イメージングシステム。
22. 請求項１９から２１のいずれか一項において、各ピクセルデバイスは、このピクセルデバイスの復調手段内にドリフト電場を同時に発生させる電圧発生器（ＣＰＧ）に結合され、
    各ピクセルデバイスは、そのサンプル値を同時にリセットするリセット発生器に結合されている、３次元イメージングシステム。
23. 請求項１９から２２のいずれか一項において、ピクセルデバイスの各列上において、この列のピクセルデバイスの各出力ノードに対して増幅器（ＯＡｉ）が設けられている、３次元イメージングシステム。
24. 変調電磁波電場と電気基準信号との間の位相遅れの測定に、詳細には、３次元範囲の測定、蛍光イメージングまたは光通信に、請求項１９から２３のいずれか一項に記載の３次元イメージングシステムを使用する方法。
    

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