JP2007165736A - Jfet(接合型電界効果トランジスタ)、及びこれを用いた固体撮像装置 - Google Patents
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Abstract
【課題】 占有面積が小さく、耐圧の高いJFETの素子構造を提供する。
【解決手段】 本発明のJFETは、次の構成を備える。第1導電型のソース領域は、半導体基板の表面側に形成される。第2導電型の上部ゲート領域は、半導体基板の表面側に在ってソース領域を囲む。第2導電型の下部ゲート領域は、ソース領域と上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続する。第1導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれる。チャネル領域の一端はソース領域に繋がる。チャネル領域の他端は、下部ゲート領域が無くなる辺りで、第1導電型の下層ドレインに繋がる。第2導電型の側部ゲート領域は、チャネルの他端付近に在って、上部ゲート領域と電気的に接続する。
【選択図】 図1
【解決手段】 本発明のJFETは、次の構成を備える。第1導電型のソース領域は、半導体基板の表面側に形成される。第2導電型の上部ゲート領域は、半導体基板の表面側に在ってソース領域を囲む。第2導電型の下部ゲート領域は、ソース領域と上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続する。第1導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれる。チャネル領域の一端はソース領域に繋がる。チャネル領域の他端は、下部ゲート領域が無くなる辺りで、第1導電型の下層ドレインに繋がる。第2導電型の側部ゲート領域は、チャネルの他端付近に在って、上部ゲート領域と電気的に接続する。
【選択図】 図1
Description
本発明は、下層ドレインを備えたJFET、および固体撮像装置に関する。
従来、単位画素内に増幅素子を備え、信号電荷を増幅素子で増幅(例えば電流増幅)して出力するタイプの固体撮像装置が提案されている。下記の特許文献1には、このような増幅素子として、JFETを備えた固体撮像装置が開示されている。
図5は、この固体撮像装置99の画素構造を示す上面図である。
図6は、図5中に示すY1−Y2の断面図である。
これらの図において、固体撮像装置99は、n型半導体基板100を土台に形成される。このn型半導体基板100の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部91、JFET92、およびリセットドレイン94を備えて概略構成される。
この内、JFET92は、基板表面に領域確保されたn型ソース領域114およびn型ドレイン領域116と、そのソース−ドレイン間を繋ぐn型チャネル領域117と、そのn型チャネル領域117の周囲に配置されたp型ゲート領域115とによって構成される。
特開平11−87680号公報(図1〜3)
図5は、この固体撮像装置99の画素構造を示す上面図である。
図6は、図5中に示すY1−Y2の断面図である。
これらの図において、固体撮像装置99は、n型半導体基板100を土台に形成される。このn型半導体基板100の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部91、JFET92、およびリセットドレイン94を備えて概略構成される。
この内、JFET92は、基板表面に領域確保されたn型ソース領域114およびn型ドレイン領域116と、そのソース−ドレイン間を繋ぐn型チャネル領域117と、そのn型チャネル領域117の周囲に配置されたp型ゲート領域115とによって構成される。
固体撮像装置99では、JFET92を形成するため、単位画素内にn型ドレイン領域116を領域確保しなければならない。そのため、光電変換部91の占有面積が狭くなり、単位画素の開口効率が低下するという点で改善の余地があった。
そこで、本発明の目的は、占有面積の小さなJFETの素子構造を提供することである。
また、本発明の別の目的は、このJFETの構造において、耐圧を高めるための技術を提供することである。
また、本発明の別の目的は、このJFETの構造を搭載することで、感度が高く、出力電圧範囲(ダイナミックレンジ)が広い固体撮像装置を提供することである。
そこで、本発明の目的は、占有面積の小さなJFETの素子構造を提供することである。
また、本発明の別の目的は、このJFETの構造において、耐圧を高めるための技術を提供することである。
また、本発明の別の目的は、このJFETの構造を搭載することで、感度が高く、出力電圧範囲(ダイナミックレンジ)が広い固体撮像装置を提供することである。
《1》 本発明のJFETは、半導体基板に、ソース領域、上部ゲート領域、下部ゲート領域、チャネル領域、下層ドレイン、および側部ゲート領域を備える。
第1導電型のソース領域は、半導体基板の表面側に形成される。
第2導電型の上部ゲート領域は、半導体基板の表面側にソース領域を囲むように形成される。
第2導電型の下部ゲート領域は、ソース領域および上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続される。
第1導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれて設けられる。このチャネル領域の一端は、ソース領域に繋がる。一方、下部ゲート領域が下方から無くなる他端において、チャネル領域は、半導体基板の第1導電型の下層域(下層ドレインという)に繋がる。
第2導電型の側部ゲート領域は、チャネル領域の他端付近に設けられ、上部ゲート領域と電気的に接続される。
《2》 なお好ましくは、側部ゲート領域と下部ゲート領域とを、半導体基板の深さ方向に沿って対向する不純物領域とする。この場合、チャネル領域は、この下部ゲート領域と側部ゲート領域の間を深さ方向に下って、下層ドレインに繋がる。
《3》 また好ましくは、JFETの側部ゲート領域と容量結合した電極を更に備える。この構成では、側部ゲート領域の不純物濃度を、上部ゲート領域および下部ゲート領域の不純物濃度よりも高く設定することが好ましい。
《4》 本発明の固体撮像装置は、複数の単位画素を備える。この単位画素は、JFET、光電変換部、電荷移送部を備える。
このJFETは、上記《1》ないし《3》のいずれか1項に記載のJFETである。
光電変換部は、入射光に応じて電荷を生成する。
電荷移送部は、この光電変換部で生成された電荷を、JFETの上部ゲート領域に移送する。
第1導電型のソース領域は、半導体基板の表面側に形成される。
第2導電型の上部ゲート領域は、半導体基板の表面側にソース領域を囲むように形成される。
第2導電型の下部ゲート領域は、ソース領域および上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続される。
第1導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれて設けられる。このチャネル領域の一端は、ソース領域に繋がる。一方、下部ゲート領域が下方から無くなる他端において、チャネル領域は、半導体基板の第1導電型の下層域(下層ドレインという)に繋がる。
第2導電型の側部ゲート領域は、チャネル領域の他端付近に設けられ、上部ゲート領域と電気的に接続される。
《2》 なお好ましくは、側部ゲート領域と下部ゲート領域とを、半導体基板の深さ方向に沿って対向する不純物領域とする。この場合、チャネル領域は、この下部ゲート領域と側部ゲート領域の間を深さ方向に下って、下層ドレインに繋がる。
《3》 また好ましくは、JFETの側部ゲート領域と容量結合した電極を更に備える。この構成では、側部ゲート領域の不純物濃度を、上部ゲート領域および下部ゲート領域の不純物濃度よりも高く設定することが好ましい。
《4》 本発明の固体撮像装置は、複数の単位画素を備える。この単位画素は、JFET、光電変換部、電荷移送部を備える。
このJFETは、上記《1》ないし《3》のいずれか1項に記載のJFETである。
光電変換部は、入射光に応じて電荷を生成する。
電荷移送部は、この光電変換部で生成された電荷を、JFETの上部ゲート領域に移送する。
(1)本発明のJFETでは、従来のJFET92(図6)のように、基板表面側にドレイン領域116を領域確保する必要がなくなり、JFETの占有面積を縮小できる。
(2)本発明のJFETは、インパクトイオン化が発生しづらくなり、その結果、JFETの耐圧を高めることが可能になる。
《第1実施形態》
[第1実施形態の構成説明]
図1は、第1実施形態におけるJFET(接合型電界効果トランジスタ)11の構造を示す図である。図1[A]には、JFET11の上面図を示す。図1[B]には、上面図中のX−X′箇所の断面図を示す。
図1において、半導体基板は、高濃度のn++型半導体12の上に、それより低濃度のn型半導体層13を形成して構成される。このn型半導体層13の表面側には、高濃度のn++型からなるソース領域14が形成される。さらに、このソース領域14を囲むように、p型の上部ゲート領域15Aが形成される。
このソース領域14および上部ゲート領域15Aの下方には、p型の下部ゲート領域15Bが埋め込まれる。この下部ゲート領域15Bは、JFET動作に支障がない周辺域において上部ゲート領域15Aと接合して、上部ゲート領域15Aと電気的に接続される。
[第1実施形態の構成説明]
図1は、第1実施形態におけるJFET(接合型電界効果トランジスタ)11の構造を示す図である。図1[A]には、JFET11の上面図を示す。図1[B]には、上面図中のX−X′箇所の断面図を示す。
図1において、半導体基板は、高濃度のn++型半導体12の上に、それより低濃度のn型半導体層13を形成して構成される。このn型半導体層13の表面側には、高濃度のn++型からなるソース領域14が形成される。さらに、このソース領域14を囲むように、p型の上部ゲート領域15Aが形成される。
このソース領域14および上部ゲート領域15Aの下方には、p型の下部ゲート領域15Bが埋め込まれる。この下部ゲート領域15Bは、JFET動作に支障がない周辺域において上部ゲート領域15Aと接合して、上部ゲート領域15Aと電気的に接続される。
この上部ゲート領域15Aと下部ゲート領域15Bとに挟まれるように、ソース領域14を中心にn型のチャネル領域16が左右両側へ延びる。このチャネル領域16の他端は、下部ゲート領域15Bが下方から無くなる辺りから、n型半導体層13およびn++型半導体12からなる下層ドレインへ繋がる。
このチャネル領域16の他端付近には、p+型の側部ゲート領域15Cが設けられる。この側部ゲート領域15Cは、n型半導体層13の表面側で上部ゲート領域15Aと接合し、上部ゲート領域15Aと電気的に接続される。
このチャネル領域16の他端付近には、p+型の側部ゲート領域15Cが設けられる。この側部ゲート領域15Cは、n型半導体層13の表面側で上部ゲート領域15Aと接合し、上部ゲート領域15Aと電気的に接続される。
ここでは、チャネル領域16の他端は、側部ゲート領域15Cまで延在し、側部ゲート領域15Cとpn接合を形成している。しかしこれに限らず、チャネル領域16の他端は、下部ゲート領域15Bの端部と側部ゲート領域15Cの端部の間に位置すればよい。
また、側部ゲート領域15Cは、チャネル領域16よりも深く形成することが望ましい。
この構造によって、側部ゲート領域15Cと下部ゲート領域15Bとに挟まれた、深さ方向に沿った電流経路Zが形成される。チャネル16は、この電流経路Zを通してn型半導体層13に繋がる。
また、側部ゲート領域15Cは、チャネル領域16よりも深く形成することが望ましい。
この構造によって、側部ゲート領域15Cと下部ゲート領域15Bとに挟まれた、深さ方向に沿った電流経路Zが形成される。チャネル16は、この電流経路Zを通してn型半導体層13に繋がる。
さらに、上述したJFET11には、電荷排出部25が付属する。この電荷排出部25は、リセットゲート20、およびp++型のリセットドレイン21から構成される。
上記構成において、JFET11のソース端子Sは、ソース領域14に接続される。ゲート端子Gは、上部ゲート領域15Aなどに接続される。ドレイン端子Dは、n++型半導体12の背面側に接続される。リセットゲート端子RGは、リセットゲート20に接続される。また、リセットドレイン端子RDは、リセットドレイン21に接続される。
上記構成において、JFET11のソース端子Sは、ソース領域14に接続される。ゲート端子Gは、上部ゲート領域15Aなどに接続される。ドレイン端子Dは、n++型半導体12の背面側に接続される。リセットゲート端子RGは、リセットゲート20に接続される。また、リセットドレイン端子RDは、リセットドレイン21に接続される。
[不純物濃度の好ましい条件について]
上部ゲート領域15Aおよび下部ゲート領域15Bは、JFET11の閾値電圧やコンダクタンス等が所望の値となるよう、例えばイオン注入量を1×1012/cm2から1×1013/cm2の範囲に設定する。
リセットドレイン21は、高濃度の電気的コンタクト部を形成するため、例えばイオン注入量を1×1015cm2以上に設定する。
側部ゲート領域15Cは、不純物濃度が低すぎると、ゲート電圧によって半導体表面が空乏化して駆動容量22の値が変動してしまう。そのため、駆動容量22の値を安定化させる目的から、不純物濃度の下限が定まる。
さらに、この側部ゲート領域15Cについては、リークの少ない絶縁膜を上に形成するために不純物濃度の上限が定まる。これは、不純物濃度が高すぎると、これを熱酸化して形成する絶縁膜(酸化膜)の耐圧が低下してリークが発生するためである。
上部ゲート領域15Aおよび下部ゲート領域15Bは、JFET11の閾値電圧やコンダクタンス等が所望の値となるよう、例えばイオン注入量を1×1012/cm2から1×1013/cm2の範囲に設定する。
リセットドレイン21は、高濃度の電気的コンタクト部を形成するため、例えばイオン注入量を1×1015cm2以上に設定する。
側部ゲート領域15Cは、不純物濃度が低すぎると、ゲート電圧によって半導体表面が空乏化して駆動容量22の値が変動してしまう。そのため、駆動容量22の値を安定化させる目的から、不純物濃度の下限が定まる。
さらに、この側部ゲート領域15Cについては、リークの少ない絶縁膜を上に形成するために不純物濃度の上限が定まる。これは、不純物濃度が高すぎると、これを熱酸化して形成する絶縁膜(酸化膜)の耐圧が低下してリークが発生するためである。
以上の条件を考慮すると、側部ゲート領域15Cの不純物濃度は、上部ゲート領域15Aおよび下部ゲート領域15Bの不純物濃度よりも大きく、かつリセットドレイン21の不純物濃度よりも低くすることが好ましい。
例えば、側部ゲート領域15Cのイオン注入条件としては、駆動電圧を3Vから5Vとし、アニール温度を900〜950゜Cとした場合に、1×1013/cm2〜1×1015/cm2に設定する。
例えば、側部ゲート領域15Cのイオン注入条件としては、駆動電圧を3Vから5Vとし、アニール温度を900〜950゜Cとした場合に、1×1013/cm2〜1×1015/cm2に設定する。
[第1実施形態の効果など]
(1) 以上説明したように、第1実施形態では、上部ゲート領域15A、下部ゲート領域15B、および側部ゲート領域15Cを組み合わせることで、JFET11のゲート領域を立体的に形成する。この独特の立体ゲート構造によって、半導体基板の下層域をJFET11のドレイン層として有効活用できる。その結果、半導体基板の表面側に、JFET11のドレイン領域のスペースを別途確保する必要がなくなり、JFET11の面積を縮小することが可能になる。
(1) 以上説明したように、第1実施形態では、上部ゲート領域15A、下部ゲート領域15B、および側部ゲート領域15Cを組み合わせることで、JFET11のゲート領域を立体的に形成する。この独特の立体ゲート構造によって、半導体基板の下層域をJFET11のドレイン層として有効活用できる。その結果、半導体基板の表面側に、JFET11のドレイン領域のスペースを別途確保する必要がなくなり、JFET11の面積を縮小することが可能になる。
ところで、チャネル領域16の他端側は、下方に広がる下層ドレインに向かうため、チャネル断面径が広がりやすい。このチャネル広がりの箇所は、ドレイン/ゲート間に逆バイアス電圧によって漏れ電流を生じやすい。この状態で、逆バイアス電圧を更に引き上げると、増えた漏れ電流が粒子に衝突してイオン化が進み、インパクトイオン化が発生してしまう。この現象がJFET11の耐圧低下の原因となる。
そこで、第1実施形態では、チャネル領域16の他端付近に側部ゲート領域15Cを配置する。ドレイン/ゲート間に逆バイアス電圧が印加されると、この側部ゲート領域15Cの周囲に空乏化が進み、他端側のチャネル広がりを抑制することができる。
そのため、逆バイアス電圧による漏れ電流は抑制され、この漏れ電流を主原因とするインパクトイオン化を防止できる。その結果、JFET11の耐圧向上を達成できる。
そのため、逆バイアス電圧による漏れ電流は抑制され、この漏れ電流を主原因とするインパクトイオン化を防止できる。その結果、JFET11の耐圧向上を達成できる。
特に、第1実施形態では、ドレイン端子Dに接続する箇所に比較的高濃度のn++型半導体12を配置し、チャネル領域16の他端付近に比較的低濃度のn型半導体層13を配置する。この構造によって、側部ゲート領域15Cの空乏化作用が広範囲に及び、チャネル領域16の他端側のチャネル広がりを広範囲に抑制することに成功する。その結果、JFET11の更なる耐圧向上が実現する。
(2) 第1実施形態では、下部ゲート領域15Bと側部ゲート領域15Cとを深さ方向に沿って対向させ、チャネル領域16を電流経路Zに通す。この電流経路Zでは、チャネル領域16が両側からチャネル制御される。そのため、下部ゲート領域15Bのみで片側からチャネル制御を行う場合に比べ、より理想的なチャネル制御の特性を得ることができる。
(3) 第1実施形態では、側部ゲート領域15Cの不純物濃度を、その他のゲート領域に比べて高く設定する。この高い不純物濃度により、側部ゲート領域15Cとリセットゲート20との間に生じる駆動容量22の値を安定化することができる。その結果、ゲート電圧変化に伴う駆動容量22の変動を抑制し、JFET11の増幅出力のリニアリティーを一段と高めることに成功する。
また、上部ゲート領域15Aおよび下部ゲート領域15Bについては、側部ゲート領域15Cほど不純物濃度を高める必要がない。そのため、JFET11の要求仕様(閾値電圧やコンダクタンス等)を優先して、適切に設計することができる。
また、上部ゲート領域15Aおよび下部ゲート領域15Bについては、側部ゲート領域15Cほど不純物濃度を高める必要がない。そのため、JFET11の要求仕様(閾値電圧やコンダクタンス等)を優先して、適切に設計することができる。
(4) また、第1実施形態では、上部ゲート領域15A、下部ゲート領域15B、および側部ゲート領域15Cを領域接合させることで、電気的コンタクトを形成している。したがって、ゲート領域の相互間に金属配線を別途設ける必要が無い。
《第2実施形態》
[第2実施形態の構成説明]
次に、上述したJFET11を画素ごとに有する固体撮像装置の実施形態について説明する。
図2は、この固体撮像装置31の概略構成を示す図である。
図2において、固体撮像装置31は、画素単位に配列された画素部36を備える。垂直走査回路32は、これら画素部36の行単位に、垂直走査用の制御信号TG,RG、およびリセットドレイン電圧Vrdを供給する。電流源回路35は、垂直読み出し線VLを介して、画素部36内のJFET11にソース電流を供給する。垂直読み出し線VLを介して読み出される画素信号やノイズ信号は、読み出し回路33(相関二重サンプリング回路など)に入力される。この読み出し回路33は、水平走査回路34によって走査駆動され、画素信号を順次に水平走査して出力する。
[第2実施形態の構成説明]
次に、上述したJFET11を画素ごとに有する固体撮像装置の実施形態について説明する。
図2は、この固体撮像装置31の概略構成を示す図である。
図2において、固体撮像装置31は、画素単位に配列された画素部36を備える。垂直走査回路32は、これら画素部36の行単位に、垂直走査用の制御信号TG,RG、およびリセットドレイン電圧Vrdを供給する。電流源回路35は、垂直読み出し線VLを介して、画素部36内のJFET11にソース電流を供給する。垂直読み出し線VLを介して読み出される画素信号やノイズ信号は、読み出し回路33(相関二重サンプリング回路など)に入力される。この読み出し回路33は、水平走査回路34によって走査駆動され、画素信号を順次に水平走査して出力する。
図3は、上述した画素部36の構成を示す図である。
図3において、画素部36は、光電変換部41、電荷移送部40、JFET11、および電荷排出部25から概略構成される。なお、JFET11の構造については、第1実施形態(図1)と同一構成のため、ここでの説明を省略する。
光電変換部41は、画素単位の光を光電変換して信号電荷として蓄積する。電荷移送部40は、光電変換部41と上部ゲート領域15Aとの間に形成された移送ゲート電極であり、制御信号TGが印加される。この制御信号TGの電圧制御によって光電変換部41から上部ゲート領域15Aへ信号電荷を移送することができる。移送された信号電荷は、上部ゲート領域15A、下部ゲート領域15B、および側部ゲート領域15Cに蓄積される。JFET11の下層ドレインには、半導体基板の基板電圧が共通に印加される。一方、JFET11のソース領域14は、垂直読み出し線VLを介して、上述した電流源回路35に接続される。この構成により、JFET11はソースホロワ回路として機能し、ゲート領域中の信号電荷に見合った電圧信号をソース領域14に出力するようになる。
図3において、画素部36は、光電変換部41、電荷移送部40、JFET11、および電荷排出部25から概略構成される。なお、JFET11の構造については、第1実施形態(図1)と同一構成のため、ここでの説明を省略する。
光電変換部41は、画素単位の光を光電変換して信号電荷として蓄積する。電荷移送部40は、光電変換部41と上部ゲート領域15Aとの間に形成された移送ゲート電極であり、制御信号TGが印加される。この制御信号TGの電圧制御によって光電変換部41から上部ゲート領域15Aへ信号電荷を移送することができる。移送された信号電荷は、上部ゲート領域15A、下部ゲート領域15B、および側部ゲート領域15Cに蓄積される。JFET11の下層ドレインには、半導体基板の基板電圧が共通に印加される。一方、JFET11のソース領域14は、垂直読み出し線VLを介して、上述した電流源回路35に接続される。この構成により、JFET11はソースホロワ回路として機能し、ゲート領域中の信号電荷に見合った電圧信号をソース領域14に出力するようになる。
電荷排出部25は、リセットドレイン21およびリセットゲート20から構成される。このリセットドレイン21は、画素部36の境界上に設けられ、左右に隣接する画素部36から共通の電荷排出先として利用される。また、リセットゲート20には制御信号RGが印加される。この制御信号RGの電圧制御によって側部ゲート領域15Cとリセットドレイン21を導通させ、ゲート内の不要な電荷をリセットドレイン21へ排出することができる。
なお、このリセットゲート20は、絶縁膜を介して側部ゲート領域15Cと部分的に対向する。この構成により、側部ゲート領域15Cとリセットゲート20との間には、駆動容量22が発生する。この駆動容量22の容量分圧作用によって、側部ゲート領域15Cをフローティング状態に維持したまま、制御信号RGの電圧を増減することによって、JFET11のゲート電圧を上昇下降させることができる。この動作を画素部36の行選択に利用することにより、非選択行のJFET11をオフにして、特定行のソースホロワ出力のみを垂直読み出し線VLに選択出力することができる。
[第2実施形態の効果など]
第2実施形態の固体撮像装置31は、第1実施形態のJFET11を画素ごとに配置する。このJFET11は、基板表面側にドレイン領域を設けないため、画素内の占有面積が小さい。そのため、画素内の光電変換部41のサイズをその分だけ拡大することが可能になる。その結果、光電変換部41の受光効率を高めて、低照度環境におけるノイズ量を相対的に下げることが可能になる。
第2実施形態の固体撮像装置31は、第1実施形態のJFET11を画素ごとに配置する。このJFET11は、基板表面側にドレイン領域を設けないため、画素内の占有面積が小さい。そのため、画素内の光電変換部41のサイズをその分だけ拡大することが可能になる。その結果、光電変換部41の受光効率を高めて、低照度環境におけるノイズ量を相対的に下げることが可能になる。
また、光電変換部41のサイズ拡大により信号電荷の蓄積上限を高めることも可能になり、画像の白飛び発生を抑制することも可能になる。
さらに、JFET11は、側部ゲート領域15Cによるインパクトイオン化の抑制作用により、耐圧を高めることができる。この耐圧向上分だけ、固体撮像装置31の基板電圧を高めることにより、固体撮像装置31の出力電圧範囲(ダイナミックレンジ)を広げることも可能になる。
また、JFET11は、側部ゲート領域15Cの不純物濃度を、その他のゲート領域の不純物濃度よりも高くすることにより、駆動容量22の電圧依存性を低減することができる。その結果、固体撮像装置31(JFET11のソースホロワ出力)のリニアリティーを更に高めることが可能になる。
さらに、JFET11は、側部ゲート領域15Cによるインパクトイオン化の抑制作用により、耐圧を高めることができる。この耐圧向上分だけ、固体撮像装置31の基板電圧を高めることにより、固体撮像装置31の出力電圧範囲(ダイナミックレンジ)を広げることも可能になる。
また、JFET11は、側部ゲート領域15Cの不純物濃度を、その他のゲート領域の不純物濃度よりも高くすることにより、駆動容量22の電圧依存性を低減することができる。その結果、固体撮像装置31(JFET11のソースホロワ出力)のリニアリティーを更に高めることが可能になる。
《第3実施形態》
図4は、第3実施形態における画素構造を示す図である。なお、第2実施形態(図2,図3)と同一の構成については、ここでの説明を省略する。
第3実施形態では、電荷移送部40Aのゲート電極のパターンを行方向に延長し、垂直走査回路32に電気的に接続する。また、リセットゲート20Aのパターンを行方向に延長して、垂直走査回路32に電気的に接続する。この構成により、電荷移送部40Aおよびリセットゲート20Aの画素配線や電気コンタクトを省略することが可能となり、固体撮像装置31の歩留まりを向上させることができる。
また、第3実施形態では、JFET11を図面左方向へ相対的にずらし、垂直読み出し線VLとリセットドレイン21の間隔を広げている。したがって、リセットドレイン21へのコンタクトを形成する配線と、垂直読み出し線VLとの間隔が広くなり、歩留まりが向上する。
図4は、第3実施形態における画素構造を示す図である。なお、第2実施形態(図2,図3)と同一の構成については、ここでの説明を省略する。
第3実施形態では、電荷移送部40Aのゲート電極のパターンを行方向に延長し、垂直走査回路32に電気的に接続する。また、リセットゲート20Aのパターンを行方向に延長して、垂直走査回路32に電気的に接続する。この構成により、電荷移送部40Aおよびリセットゲート20Aの画素配線や電気コンタクトを省略することが可能となり、固体撮像装置31の歩留まりを向上させることができる。
また、第3実施形態では、JFET11を図面左方向へ相対的にずらし、垂直読み出し線VLとリセットドレイン21の間隔を広げている。したがって、リセットドレイン21へのコンタクトを形成する配線と、垂直読み出し線VLとの間隔が広くなり、歩留まりが向上する。
《実施形態の補足事項》
なお、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。
なお、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。
また、上述した実施形態では、ソース領域14を中心にしてチャネル領域16を左右両側へ延ばしている。この構成より、チャネル領域16の電流抵抗を並列接続によって低減し、かつゲート/チャネルの接触面積拡大によってチャネル制御性を高めることが可能になる。しかしながら、実施形態はこれに限定されるものではない。ソース領域14の片側のみにチャネル領域16を延ばしてもよい。
なお、上述した実施形態では、上部ゲート領域15A、下部ゲート領域15B、側部ゲート領域15Cの領域を接合することにより、電気コンタクトを取っている。しかしながら、実施形態はこれに限定されるものではない。例えば、電気配線により、これらのゲート領域15A〜15Cの一部または全部を電気的に接続してもよい。
また、上述した実施形態では、側部ゲート領域15Cと容量結合した電極を、リセットゲート20を兼ねて設けている。しかしながら、実施形態はこれに限定されるものではない。
なお、上述した第2および第3実施形態では、JFET11の面積縮小分だけ光電変換部41を拡大することで、固体撮像装置31の開口効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、JFETの面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の開口効率をある程度維持したまま、画素数向上を達成してもよい。
以上説明したように、本発明は、JFETや固体撮像装置などに利用可能な技術である。
11…JFET,12…n++型半導体,13…n+型半導体層,14…ソース領域,15A…上部ゲート領域,15B…下部ゲート領域,15C…側部ゲート領域,16…チャネル領域,20…リセットゲート,21…リセットドレイン,22…駆動容量,25…電荷排出部,31…固体撮像装置,32…垂直走査回路,33…読み出し回路,34…水平走査回路,35…電流源回路,36…画素部,40…電荷移送部,41…光電変換部
Claims (4)
- 半導体基板と、
前記半導体基板の表面側に形成された第1導電型のソース領域と、
前記半導体基板の表面側に前記ソース領域を囲むように形成された第2導電型の上部ゲート領域と、
前記ソース領域および前記上部ゲート領域の下方に埋め込まれ、前記上部ゲート領域と電気的に接続された第2導電型の下部ゲート領域と、
前記上部ゲート領域と前記下部ゲート領域とに挟まれて設けられ、一端を前記ソース領域に繋げ、前記下部ゲート領域が下方から無くなる他端で、前記半導体基板の第1導電型の下層域(下層ドレインという)に繋がる第1導電型のチャネル領域と、
前記他端付近に設けられ、前記上部ゲート領域と電気的に接続された第2導電型の側部ゲート領域と
を備えることを特徴とするJFET(接合型電界効果トランジスタ)。 - 請求項1に記載のJFETにおいて、
前記側部ゲート領域と前記下部ゲート領域とは、前記半導体基板の深さ方向に沿って対向する不純物領域であり、
前記チャネル領域は、前記下部ゲート領域と前記側部ゲート領域の間を深さ方向に下って前記下層ドレインに繋がる
ことを特徴とするJFET。 - 請求項1または請求項2に記載のJFETにおいて、
前記側部ゲート領域に容量結合した電極を備え、
前記側部ゲート領域の不純物濃度は、前記上部ゲート領域および前記下部ゲート領域の不純物濃度よりも高く設定される
ことを特徴とするJFET。 - 請求項1ないし請求項3のいずれか1項に記載のJFETと、
入射光に応じて電荷を生成する光電変換部と、
前記光電変換部で生成された前記電荷を、前記上部ゲート領域に移送する電荷移送部と
を備えた単位画素を複数備えた固体撮像装置。
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-
2005
- 2005-12-16 JP JP2005362624A patent/JP2007165736A/ja not_active Withdrawn
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