CN105830219B - 成像装置、成像系统及用于制造成像装置的方法 - Google Patents

成像装置、成像系统及用于制造成像装置的方法 Download PDF

Info

Publication number
CN105830219B
CN105830219B CN201380081797.6A CN201380081797A CN105830219B CN 105830219 B CN105830219 B CN 105830219B CN 201380081797 A CN201380081797 A CN 201380081797A CN 105830219 B CN105830219 B CN 105830219B
Authority
CN
China
Prior art keywords
area
gate regions
rectangular projection
imaging device
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380081797.6A
Other languages
English (en)
Other versions
CN105830219A (zh
Inventor
筱原真人
小林昌弘
板桥政次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN105830219A publication Critical patent/CN105830219A/zh
Application granted granted Critical
Publication of CN105830219B publication Critical patent/CN105830219B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
    • H01L31/1124—Devices with PN homojunction gate
    • H01L31/1126—Devices with PN homojunction gate the device being a field-effect phototransistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

结型场效应晶体管的特性变化可以被减小。本发明的实施例是成像装置，该成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括栅极区和沟道区。栅极区和沟道区在平面视图中相互交叉。

Description

成像装置、成像系统及用于制造成像装置的方法
技术领域
本发明涉及成像装置、成像系统和用于制造该成像装置的方法。
背景技术
已经提出了利用结型场效应晶体管的成像装置。专利文献(PTL)1描述了包括多个像素的成像装置。每个像素包括结型场效应晶体管。在PTL 1中描述的结型场效应晶体管中，沟道区置于表面栅极区和埋入栅极区之间。沟道区被连接到位于埋入栅极区端部处的漏极区。
PTL 2描述了用于形成结型场效应晶体管的方法。在PTL 1中描述的方法中，结型场效应晶体管的表面栅极区、沟道区以及源极区和漏极区通过采用不同的抗蚀剂图案作为掩模的离子注入来形成。
引文列表
专利文献
PTL 1：日本专利特开No.2007-165736
PTL 2：日本专利特开No.2006-196789
发明内容
技术问题
在PTL 1中描述的结型场效应晶体管中，沟道区的漏极侧端部由栅极区的端部位置确定，而沟道区的源极侧端部由源极区的位置确定。因此，如果在用于形成源极区的掩模和用于形成埋入栅极区的掩模之间有对准误差，则沟道长度会被改变。这使得结型场效应晶体管的特性发生变化。
在PTL 2中所描述的方法中，如果在用于形成表面栅极区的掩模和用于形成沟道区的掩模之间有对准误差，则沟道宽度会被改变。这使得结型场效应晶体管的特性发生变化。
鉴于上述问题，本发明的目的是提供这样的成像装置，该成像装置实现了结型场效应晶体管的特性发生较少的变化。
问题的解决方案
根据本发明一个方面的实施例是一种用于制造成像装置的方法，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管。所述方法包括：采用限定第一开口的第一掩模，通过将杂质引入到半导体衬底中来形成结型场效应晶体管的栅极区的步骤；以及采用限定第二开口的第二掩模，通过将杂质引入到半导体衬底中来形成结型场效应晶体管的沟道区的步骤。第二开口包括对应于沟道区的源极侧部分的源极侧部分，和对应于沟道区的漏极侧部分的漏极侧部分。第一开口到与半导体衬底的表面平行的平面上的正交投影与第二开口到所述平面上的正交投影交叉。第二开口的源极侧部分到所述平面上的正交投影和第二开口的漏极侧部分到所述平面上的正交投影中的每个与第一掩模到所述平面上的正交投影重叠。
根据本发明另一方面的实施例是一种形成成像装置的方法，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管。所述方法包括:在半导体衬底上形成结型场效应晶体管的栅极区的步骤；以及在半导体衬底上形成结型场效应晶体管的沟道区的步骤。第一区到与半导体衬底的表面平行的平面上的正交投影与第二区到所述平面上的正交投影交叉。第一区为在形成栅极区的步骤中引入杂质的区，并且第二区为在形成沟道区的步骤中引入杂质的区。在所述平面中，第二区的正交投影的源极侧部分和漏极侧部分中的每个突出在第一区的正交投影之外。
根据本发明的又一个方面的实施例是一种成像装置，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括栅极区和沟道区。栅极区到与半导体衬底的表面平行的平面上的正交投影与沟道区到所述平面上的正交投影交叉。在所述平面中，沟道区的正交投影的源极侧部分和漏极侧部分中的每个突出在栅极区的正交投影之外。
根据本发明的还有的一个方面的实施例是一种成像装置，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括设置在不同深度处的表面栅极区、埋入栅极区和沟道区。沟道区被设置在表面栅极区和埋入栅极区之间的深度处。表面栅极区到与半导体衬底的表面平行的平面上的正交投影和埋入栅极区到所述平面上的正交投影中的每个与沟道区到所述平面上的正交投影交叉。
本发明的有益效果
本发明可以减小结型场效应晶体管的特性的变化。
附图说明
图1示意性地示出成像装置的平面结构。
图2示意性地示出成像装置的截面结构。
图3示意性地示出成像装置的截面结构。
图4用于说明制造成像装置的方法。
图5示意性地示出用于制造成像装置的掩模。
图6示意性地示出成像装置的平面结构和截面结构。
图7示意性地示出成像装置的平面结构。
图8示意性地示出成像装置的截面结构。
图9用于说明制造成像装置的方法。
图10为成像系统的方框图。
具体实施方式
本发明的一个实施例是包括多个像素的成像装置。每个像素包括结型场效应晶体管(以下称为JFET)。该JFET包括形成在半导体衬底上的栅极区、沟道区、漏极区和源极区。在该JFET中，栅极区的导电类型不同于沟道区、漏极区和源极区的导电类型。在本实施例中，使用横向JFET，其中沟道电流的方向平行于半导体衬底的表面。
本发明的实施例的特征在于栅极区和沟道区的结构或制造它们的方法。具体地，在平面视图中栅极区和沟道区被形成为相互交叉。在本说明书中描述的部件在平面视图中的布置或形状是指部件到与半导体衬底的表面平行的平面上的正交投影的布置或形状。即，栅极区到与半导体衬底的表面平行的平面上的正交投影和沟道区到与半导体衬底的表面平行的平面上的正交投影在平面中相互交叉。半导体衬底的表面是半导体区和绝缘体之间的界面。
两个区交叉意味着每个区被设置成横跨另一区。换言之，两个区交叉意味着一个区的至少两个部分突出在另一区之外，且另一区的至少两个部分突出在该一个区之外。如果一个区包含另一区，则两个区不相互交叉。
在根据本发明的实施例的制造方法中，多个掩模被用于形成栅极区和沟道区。掩模具有各自的开口，开口在平面视图中相互交叉。
以这种构造，即使在用于形成栅极区的掩模和用于形成沟道区的掩模之间可能存在对准误差，栅极区和沟道区的交叉部分的形状也几乎不改变。即，可以减小JFET的沟道长度和沟道宽度的变化。这样，可以减小JFET的特性的变化。
以下将参考附图来描述本发明的实施例。在以下描述的实施例中，栅极区是P型的，而沟道区、漏极区和源极区是N型的。本发明不仅仅局限于以下所述的实施例。例如，每个半导体区的导电类型可以相反。另外，以下实施例之一的构造的一部分被增加到另一个实施例或用另一个实施例的构造的一部分进行替代的示例也是本发明的实施例。
第一实施例
图1示意性地示出本实施例的成像装置的平面结构。在图1中示出了一个像素。该像素包括诸如光电二极管之类的光电转换部分、传输晶体管、复位晶体管和JFET。本实施例的成像装置包括多个像素，并且这些像素之一为在图1中示出的像素。
本实施例的光电转换部分是光电二极管。该光电二极管包括形成在半导体衬底的表面中的N型半导体区1和形成在N型半导体区1之下的P型半导体区2。该N型半导体区1和该P型半导体区2形成P-N结。由入射光产生的空穴被累积在P型半导体区2中作为信号电荷。在P型半导体区2中累积的信号电荷被传输到浮动扩散区3(以下称为FD区3)。该FD区3为P型半导体区。传输栅极电极4将信号电荷从P型半导体区2传输到FD区3。
JFET包括P型栅极区9、N型沟道区10和N型源极区11。由栅极区9的电压所控制的沟道被形成在N型沟道区10的至少一部分中。本实施例的JFET包括多个栅极区9。沟道区10与栅极区9的每一个在平面视图中交叉。沟道区10被设置成从源极侧到漏极侧跨过栅极区9。沟道区10的一部分(图1中的区10d)形成JFET的漏极区。JFET的沟道被形成在栅极区9和沟道区10的交叉部分中。源极区11中的杂质浓度高于沟道区10中的杂质浓度。源极区11通过接触插塞12电连接到输出线14。FD区3被电连接到栅极区9。以这样的构造，JFET输出对应于FD区3的电压的信号到输出线14。
复位MOS晶体管包括P型漏极区5、P型源极区7和栅极电极8。漏极区5通过接触插塞6被电连接到复位漏极布线13。复位MOS晶体管的源极区7被电连接到JFET的栅极区9。以这样的构造，复位MOS晶体管复位JFET的栅极的电压。将MOS晶体管用作复位晶体管是简单的。包括JFET在内的其它类型的晶体管可以用作复位晶体管。
本实施例的JFET包括在平面视图中分散开的多个栅极区9。栅极区9被布置成在平面视图中源极区11被置于栅极区9之间。换言之，源极区11到与半导体衬底的表面平行的平面上的正交投影位于栅极区9到该平面上的正交投影之间。本实施例的JFET还包括多个漏极区。更具体地，沟道区10包括多个漏极侧部分10d。漏极区的每一个被设置在源极区11相对于栅极区9的对应的一个的相对侧。对于栅极区9的每一个形成有沟道。优选地，栅极区9在平面视图中被布置成相互平行。栅极区9通过具有相同导电类型的半导体区相互电连接。在本实施例中，复位MOS晶体管的FD区3和源极区7将栅极区9相互电连接。
以这种构造，JFET的有效沟道宽度能被扩宽。即，因为JFET的驱动力可被改善，所以成像装置可以被高速驱动。JFET可以包括仅仅一个栅极区。具体地，图1中示出的两个栅极区9中的一个和相应的漏极区可被移除。
图2是示意性地示出本实施例的成像装置的截面结构的图。图2示意性地示出沿图1中的线A-B截取的截面结构。与图1中的部分相同的部分用相同的附图标记来指代。
图2示出了半导体衬底100。绝缘体膜(未示出)被设置在半导体衬底100上。半导体衬底100的表面SR为半导体衬底100和绝缘体膜(未示出)之间的界面。沟道长度方向为平行于图2的平面和表面SR两者的方向。
光电二极管和JFET被形成在N型半导体区15中。JFET的漏极电流通过N型半导体区15来提供。虽然未示出，但是被构造成为N型半导体区15提供漏极电流的漏极电流提供部分被形成在像素区域外或形成在像素区域的一部分中。例如，漏极电流提供部分为将半导体衬底连接到布线的接触插塞。
具有比N型半导体区15高的杂质浓度的N型半导体区16被设置在N型半导体区15之下。半导体衬底的电阻可以被N型半导体区16降低。以这种构造，可以降低由于为JFET所提供的漏极电流引起的半导体衬底中的电压降。这样，可以降低噪声，诸如由根据位置而变化的半导体衬底电压引起的寄生信号。其结果是，图像质量可以改善。JFET的漏极电流也可被增加。其结果是，可以高速驱动成像装置。
沟道区10的部分10d可被省略，且N型半导体区15的一部分可以形成漏极区。该漏极区为N型半导体区，它在平面视图中被设置成邻接于要形成沟道的区。
本实施例的JFET的栅极区9包括表面栅极区9-1和埋入栅极区9-2。表面栅极区9-1和埋入栅极区9-2两者是P型的。表面栅极区9-1和埋入栅极区9-2被设置在不同深度处。沟道区10被设置在表面栅极区9-1和埋入栅极区9-2之间的深度处。以这种构造，形成了横向JFET。在该横向JFET中，如图2中所示，沟道长度方向平行于半导体衬底的表面。
表面栅极区9-1和埋入栅极区9-2相互电连接。表面栅极区9-1和埋入栅极区9-2之间的连接部分在平面视图中被设置成不与沟道区10重叠。以这种构造，JFET的沟道可以被两个栅极区控制。
表面栅极区9-1和埋入栅极区9-2在平面视图中相互重叠。换言之，表面栅极区9-1到与半导体衬底的表面平行的平面上的正交投影与埋入栅极区9-2到该平面上的正交投影相同。以这种构造，表面栅极区9-1和埋入栅极区9-2可以用同一掩模来形成。这有利于减小JFET的特性的变化。
表面栅极区9-1的正交投影并不一定需要与埋入栅极区9-2的正交投影相同。例如，表面栅极区9-1和埋入栅极区9-2可以被布置成使得在平面视图中，表面栅极区9-1与沟道区10交叉，而埋入栅极区9-2包含沟道区10。在这种情况下，表面栅极区和埋入栅极区采用不同的掩模来形成。
表面栅极区9-1和埋入栅极区9-2之一可以被省略。在本实施例中，在平面视图中散布开的栅极区9中的每一个都包括表面栅极区9-1和埋入栅极区9-2。可替代地，栅极区9中的至少一个可以包括表面栅极区9-1和埋入栅极区9-2。
图3(a)是示意性地示出本实施例的成像装置的截面结构的图。图3(a)示意性地示出沿着图1中的线C-D截取的截面结构。与图1和图2中相同的部分采用相同的附图标记来指代。沟道宽度方向为平行于图3(a)的平面和表面SR两者的方向。
如图3(a)中所示，在源极区11之下的空间中，在沟道区10和N型半导体区15之间没有设置P型半导体区。然而，沟道区10和N型半导体区15相互电隔离。具体地，图2中所示的形成在两个埋入栅极区9-2和N型半导体区15之间的耗尽层在沟道区10和N型半导体区15之间形成势垒。这阻止了沟道区10和N型半导体区15之间的欧姆传导。实际上，优选地将电势分布设计成使得JFET的沟道区10和N型半导体区15之间在垂直于表面SR的方向上的电阻大大地大于JFET的源极和漏极之间在沟道长度方向上的电阻。
图3(b)是示意性地示出本实施例的成像装置的截面结构的图。图3(b)示意性地示出沿着图1中的线E-F截取的截面结构。与图1到图3(a)中相同的部件采用相同的附图标记来指代。沟道宽度方向为平行于图3(b)的平面和表面SR两者的方向。
如上所述，表面栅极区9-1和埋入栅极区9-2相互电连接。在本实施例中，具有相同导电类型的半导体区与表面栅极区9-1和埋入栅极区9-2电连接。例如，在图3(b)中，复位MOS晶体管的FD区3和源极区7可以深深地延伸到衬底中达到它们与表面栅极区9-1和埋入栅极区9-2电连接的程度。虽然表面栅极区9-1和埋入栅极区9-2在图3(b)中相互间隔，但是表面栅极区9-1和埋入栅极区9-2可以在垂直于表面SR的方向上通过杂质扩散来连续地形成。
在本实施例中，栅极区9和沟道区10在图1中所示的平面结构中相互交叉。换言之，栅极区9到与半导体衬底的表面平行的平面上的正交投影和沟道区10到与半导体衬底的表面平行的平面上的正交投影相互交叉。
栅极区9和沟道区10交叉意味着每个区被设置成横跨另一区。换言之，栅极区9的至少两个部分突出在沟道区10之外，且沟道区10的至少两个部分突出在栅极区9之外。
在图1的平面视图中沟道区10的设置在两个栅极区9之间的部分为沟道区10的源极侧部分10s。沟道区10的设置在源极侧区10s相对于栅极区9的相对侧的部分为沟道区10的漏极侧部分10d。图2也示出了源极侧部分10s和漏极侧部分10d。沟道区10的源极侧部分10s和漏极侧部分10d中的每一个和栅极区9并不重叠。换言之，沟道区10的正交投影的源极侧部分10s和漏极侧部分10d突出在栅极区9的正交投影之外。因此，如图2中所示，JFET的沟道长度由栅极区9的端部限定。如图3(b)中所示，JFET的沟道宽度由沟道区10的端部限定。
以这种构造，即使在用来形成栅极区9的掩模和用来形成沟道区10的掩模之间可能有对准误差，JFET的沟道的形状也几乎不变。即，JFET的沟道长度和沟道宽度的变化可以被减小。这样，JFET的特性的变化可以被减小。
参考图2，来自JFET的源极区11的电子在沟道长度方向上穿过形成在表面栅极区9-1和埋入栅极区9-2之间的沟道，并最终流进N型半导体区15中。该沟道电流的大小基本由源极区11的电压、栅极区9的电压、作为漏极区的N型半导体区15的电压、沟道长度和沟道宽度来确定。
在本实施例中，JFET的沟道长度和沟道宽度由两个矩形所确定，这两个矩形是图1中的栅极区9和沟道区10的交叉部分。沟道长度为交叉部分的矩形在沟道长度方向上的边的长度。由于沟道电流在两个方向上流动，因此沟道宽度是交叉部分的矩形在沟道宽度方向上的边的长度的两倍。
在本实施例中，栅极区9为相互平行的两个矩形区，且沟道区10也是矩形的。因为相对于彼此尺寸过大，所以栅极区9和沟道区10被重叠布置。即，栅极区9在图1的沟道宽度方向上相对于沟道区10尺寸过大，而沟道区10在图1的沟道长度方向上相对于栅极区9尺寸过大。相应地，即使在用于形成栅极区9的掩模和用于形成沟道区10的掩模之间可能存在对准误差，交叉部分的矩形的形状也几乎没有变化。因此，在形成JFET的过程中，可以减小由对准误差引起的JFET的电特性的变化。
不管栅极区9和沟道区10的形状如何，都能取得对JFET的电特性变化的减小。该变化的减小是通过栅极区9和沟道区10在平面视图中的交叉取得的。优选地，如图1所示，栅极区9在平面视图中的边缘包括沿着沟道宽度方向的两条平行线。以这种构造，可以进一步减小电特性的变化。优选地，如图1所示，沟道区10在平面视图中的边缘包括沿着沟道长度方向的两条平行线。以这种构造，可以进一步减小电特性的变化。如果栅极区9和沟道区10的形状是矩形的，则比较容易形成用来形成栅极区9和沟道区10的掩模。栅极区9和沟道区10在平面视图中的边缘可以包括曲线。以这种构造，可以减小由于掩模的旋转导致的对准误差引起的特性变化。
JFET的沟道长度由在漏极侧端部和源极侧端部之间的距离决定。因此，当沟道区10的漏极侧部分和源极侧部分在平面视图中被分开设置在栅极区9的两侧时，可以减小电特性的变化。即，因为沟道区10的正交投影的源极侧部分和漏极侧部分的每一个都突出在栅极区的正交投影之外，因此可以减小上述的电特性变化。
以下将要说明用于制造本实施例的成像装置的方法的示例。图4用于说明制造该成像装置的方法。图4(a)-图4(c)的每一个示意性地示出沿着图1中的线A-B截取的截面结构。与图1至图3中相同的部分用相同的附图标记来表示。
图4(a)中示出的步骤涉及形成JFET的栅极区9。在该步骤中，使用限定第一开口209的第一掩模17。该第一掩模17例如是通过使用光刻方法来图案化光刻抗蚀剂得到的。
诸如硼之类的作为受主的杂质通过第一开口209被引入到半导体衬底100中，由此在半导体衬底100的对应于第一开口209的区中形成栅极区9。例如，栅极区9可以使用第一掩模17通过离子注入来形成。通过执行不同离子注入能量的多次离子注入，表面栅极区9-1和埋入栅极区9-2被形成在不同的深度处。当使用更高离子注入能量时，可以在半导体衬底100的更深处形成半导体区。通过选择预定的离子注入能量，表面栅极区9-1和埋入栅极区9-2通过在垂直于半导体衬底100的表面SR的方向上的杂质扩散被形成为相互电连接。
除了离子注入外，诸如热扩散之类的半导体工艺可以被用来将杂质引入到半导体衬底100中。在形成栅极区9之后，第一掩模17被移除。
图4(b)中所示的步骤涉及形成JFET的沟道区10。在该步骤，采用限定第二开口210的第二掩模18。该第二掩模18例如是通过使用光刻方法来图案化一种光刻抗蚀剂得到的。
诸如磷或砷之类的作为施主的杂质通过第二开口210被引入到半导体衬底100中，由此在半导体衬底100的对应于第二开口210的区中形成沟道区10。例如，沟道区10可以采用第二掩模18通过离子注入来形成。在这种情况下，通过调节离子注入能量，沟道区10可以被形成在表面栅极区9-1和埋入栅极区9-2之间的深度处。在形成沟道区10之后，第二掩模18被移除。
虽然在图4中未示出，但是可以用限定第三开口203和207的第三掩模19来形成将多个栅极区9相互电连接的P型半导体区。该第三掩模19例如通过采用光刻方法来图案化光刻抗蚀剂来获得。
在本实施例中，复位MOS晶体管的FD区3和源极区7采用第三掩模19来形成。这些区将多个栅极区9相互电连接。在形成将栅极区9相互电连接的P型半导体区之后，第三掩模19被移除。
图4(c)中所示的步骤涉及形成电连接到沟道区10的源极侧部分的源极区11。在该步骤中，采用限定开口211的掩模20。掩模20是硬掩模。即，掩模20包括由无机材料制成的绝缘膜，诸如氧化硅膜、氮化硅膜或氮氧化硅膜。
诸如磷或砷之类的作为施主的杂质通过开口211被引入到半导体衬底100中，由此在半导体衬底100的对应于开口211的区中形成源极区11。
当如上所述的将硬掩模用作掩模20时，该掩模可被用作层间绝缘膜。具体地，在形成源极区11后，掩模20不被移除，且电连接到源极区11的接触插塞12被置于开口211中，然后，在掩模20上形成连接到接触插塞12的输出线14。
接下来，将说明第一至第三掩模17-19的平面结构及其相互位置关系。图5(a)和图5(b)是示意性地示出用在图4中所示的步骤中的第一至第三掩模17-19的图。与图4中相同的部分由相同的附图标记来指代。
图5(a)和图5(b)各自示出了第一开口209、第二开口210以及第三开口203和207。图5(b)示出了第二开口210的各部分。在本实施例中，第一开口209、第二开口210以及第三开口203和207的形状都为矩形。限定第一开口209的第一掩模17在开口209之外。限定第二开口210的第二掩模18在第二开口210之外。限定第三开口203和207的第三掩模19在第三开口203和207之外。
为方便说明，第一至第三开口209、210、203和207在图5(a)和图5(b)中相互重叠。这样，图5(a)和图5(b)示出了多个掩模之间的对准。在实际中，掩模在每一步中在形成预定的半导体区之后被移除。这意味着，没有必要同时存在两个或更多个掩模。
第一开口209和第二开口210在平面视图中相互交叉。换言之，第一开口209到与半导体衬底100的表面平行的平面上的正交投影与第二开口210到该平面上的正交投影交叉。
如图5(b)中所示，第二开口210包括对应于沟道区10的源极侧部分的源极侧部分210s，和对应于沟道区10的漏极侧部分的漏极部分210d。在图5(b)中，第二开口210的在两个第一开口209之间的部分为第二开口210的源极侧部分210s。同样在图5(b)中，左侧的第一开口209L的左边部分和右侧的第一开口209R的右边部分均为第二开口210的漏极侧部分210d。
在平面视图中，第二开口210的源极侧部分210s和漏极侧部分210d每个都与第一掩模17重叠。换言之，源极侧部分210s到与半导体衬底100的表面平行的平面的正交投影和漏极侧部分210d到该平面上的正交投影每个都与第一掩模17到该平面上的正交投影重叠。因此，如图5所示，JFET的沟道长度由第一开口209的端部限定。JFET的沟道宽度由第二开口210的端部限定。
以这种构造，即使在用来形成栅极区9的第一掩模17和用来形成沟道区10的第二掩模18之间可能存在对准误差，JFET的沟道形状也几乎不改变。即，可以减小JFET的沟道长度和沟道宽度的变化。这样，可以减小JFET的特性的变化。
在本实施例中，第一开口209包括被第一掩模17分开的多个开口209L和209R。开口209L和开口209R的每一个在平面视图中与第二开口210交叉。换言之，开口209L和开口209R到与半导体衬底100的表面平行的平面的正交投影中的每一个都与第二开口210到该平面上的正交投影交叉。在平面视图中，第二开口210的源极侧部分与第一掩模17的位于两个开口209L和209R之间部分重叠。
在平面视图中，第一开口209与第三开口203和207部分重叠。换言之，第一开口209到与半导体衬底100的表面平行的平面的正交投影与第三开口203和207到该平面上的正交投影部分重叠。
以这种构造，JFET的有效沟道宽度可以被扩宽。即，由于JFET的驱动力可以被改善，因此可以高速驱动成像装置。
在平面视图中，第二开口210的整体与第三掩模19重叠。以这种构造，当使用第三掩模19将杂质引入到半导体衬底100中时，可以减少被引入到沟道区10中的杂质量。因此，即使形成了电连接到栅极区9的半导体区，也可以减小JFET的电特性的变化。
将说明本实施例的变型。图6(a)是示意性地示出本实施例的成像装置的平面结构的图。在图6(a)中示出了JFET。与图1中相同的部分采用相同的附图标记来指代。除了以下描述的之外，本实施例的构造与第一实施例的构造相同。
本实施例的特征在于平面视图中JFET的栅极区61的形状。具体地，栅极区61在平面视图中围绕沟道区10的源极侧部分。栅极区61的两部分在平面视图中与沟道区10交叉。沟道区10的源极侧部分和漏极侧部分与栅极区61不重叠。沟道区10的源极侧部分和漏极侧部分中的每个突出在栅极区61之外。因此，JFET的沟道长度由栅极区61的端部限定。JFET的沟道宽度由沟道区10的端部限定。
以这种构造，即使在用来形成栅极区61的掩模和用来形成沟道区10的掩模之间可能存在对准误差，JFET的沟道形状也几乎不改变。即，JFET的沟道长度和沟道宽度的变化可以被减小。这样，可以减小JFET的特性的变化。
在图6(a)中所示的变型中，栅极区61是连续平面区，并且表面栅极区和埋入栅极区在不与沟道区10重叠的部分中相互电连续。这样，在省略形成具有相同导电类型的半导体区和连接两个栅极区的步骤的同时，可以扩宽JFET的有效沟道宽度。例如，可以省略图1中所示的实施例中的形成FD区3的步骤。
将说明另一变型。图6(b)是示意性地示出本实施例的成像装置的截面结构的图。图6(b)中示出了JFET。与图1中相同的部分采用相同的附图标记来指代。除了以下描述的之外，本实施例的构造与第一实施例的构造相同。
在图6(b)中所示的JFET中，栅极区9包括表面栅极区9-1和埋入栅极区9-3。埋入栅极区9-3为P型半导体区，其在平面视图中具有与表面栅极区9-1的形状不同的形状。埋入栅极区9-3电连接到表面栅极区9-1。在图6(b)中，埋入栅极区9-3在平面视图中与沟道区10相同。埋入栅极区9-3可以包含沟道区10。
将说明另一变型。图6(c)是示意性地示出本实施例的成像装置的截面结构的图。图6(c)中示出了JFET。与图1相同的部分采用相同的附图标记来指代。除了以下描述的之外，本实施例的构造与第一实施例的构造相同。在图6(c)中所示的JFET中，栅极区9仅仅包括埋入栅极区9-2。
在上述变型中，栅极区9和沟道区10相互交叉。因此，可以减小JFET的电特性的变化。
如上所说，在某些实施例中，JFET的特性的变化可以被减小。
第二实施例
将描述另一实施例。与第一实施例的不同之处在于：在JFET的源极区之下设置有用于减小寄生JFET电流的结构。以下的描述将仅仅集中在与第一实施例的不同之处上，并且对与第一实施例相同的部分的描述将被省略。
图7是示意性地示出本实施例的成像装置的平面结构的图。图7中示出JFET。像素的其它构造未在图7中示出。具有与第一实施例中相同功能的部分采用相同的附图标记来指代。
本实施例的像素包括P型半导体区21。P型半导体区21在平面视图中与源极区11重叠。换言之，P型半导体区21到与半导体衬底的表面平行的平面上的正交投影与源极区11到该平面上的投影重叠。在平面视图中，P型半导体区21位于两个栅极区9之间。换言之，P型半导体区21到与半导体衬底的表面平行的平面上的正交投影位于两个栅极区9到该平面上的正交投影之间。
图8(a)是示意性地示出本实施例的成像装置的截面结构的图。图8(a)示意性地示出沿着图7中的线G-H截取的截面结构。与第一实施例或图7中相同的部分采用相同的附图标记来指代。
如图8(a)中所示，P型半导体区21被设置在比沟道区10深的位置处。当P型半导体区21和沟道区10用离子注入来形成时，P型半导体区21的在深度方向上的杂质浓度分布的峰值位于比沟道区10的在深度方向上的杂质浓度分布的峰值深的位置处。深度方向为垂直于表面SR的方向。
在本实施例中，P型半导体区21的整体被设置在与埋入栅极区9-2相同的深度处。在图8(a)中，P型半导体区21和埋入栅极区9-2相互电连接。P型半导体区21和埋入栅极区9-2可以是相互连续的。
图8(b)是示意性地示出本实施例的成像装置的截面结构的图。图8(b)示意性地示出沿着图7中的线I-J截取的截面结构。与第一实施例或图7中相同的部分采用相同的附图标记来指代。
如图8(b)中所示，在沟道宽度方向上，P型半导体区21比沟道区10的宽度宽。在本实施例中，P型半导体区21延伸到达复位MOS晶体管的源极区7之下的区以及FD区3之下的区。
本实施例的沿着图7中线K-L截取的截面结构与第一实施例中的截面结构相同。即，图3(b)示意性地示出本实施例的截面结构。
以这种构造，沟道区10和N型半导体区15之间的电阻可以被增加。这样可以降低流经除了由栅极区9和沟道区10所限定的沟道之外的区的寄生电流。由于寄生电流不十分取决于栅极电压，因此大的寄生电流会降低JFET的电流-电压特性的品质。即，降低寄生电流可以改善JFET的电流-电压特性。
优选地，在P型半导体区21中的杂质浓度低于埋入栅极区9-2中的杂质浓度。以这种杂质浓度关系，即使在形成P型半导体区21时的掩模之间可能有对准误差，也可以减小JFET的电特性的变化。
通过将形成P型半导体区21的步骤添加到第一实施例的制造方法中，可以获得本实施例的制造方法。P型半导体区21例如可以通过使用诸如在图7中示出的掩模之类的掩模来形成。
如上所述，本实施例不仅可以取得第一实施例的效果，而且也可以降低寄生JFET电流。
第三实施例
将描述另一实施例。与第一或第二实施例的不同之处在于：JFET具有LDD结构。以下描述将仅集中在与第一或第二实施例的不同之处上，并且将省略对与第一或第二实施例相同的部分的描述。
本实施例的成像装置的平面结构与第一或第二实施例的平面结构相同。即，图1或图7示意性地示出本实施例的成像装置的平面结构。在本实施例中，N型半导体区被添加到在图1或图7中被表示为栅极区的区中。
图9用于说明制造本实施例的成像装置的方法。图9(a)-图9(c)中的每个示意性地示出沿着图1中的线A-B截取的截面结构。即，图9(a)-9(c)各自示意性地示出包括JFET的沟道长度方向的截面。如在第二实施例中那样，P型半导体区21可以被添加到图9中所示的结构。
图9(a)中所示的步骤涉及形成表面栅极区9-1和埋入栅极区9-2。用于形成表面栅极区9-1和埋入栅极区9-2的方法与第一实施例的图4(a)中所示的步骤中的方法一样。如在第一实施例中所述的那样，该步骤涉及采用限定第一开口209的第一掩模17。
在本实施例中，采用用于形成表面栅极区9-1和埋入栅极区9-2的第一掩模17来形成N型半导体区22。诸如磷或砷之类的施主通过第一开口209被离子注入到半导体衬底100中，由此在半导体衬底100的对应于第一开口209的区中形成N型半导体区22。
如在第一实施例中那样，第一掩模17例如通过采用光刻法来图案化光刻抗蚀剂来获得。可替代地，第一掩模17可以是硬掩模。
N型半导体区22在平面视图中与栅极区9重叠。换言之，N型半导体区22到与半导体衬底100的表面平行的平面的正交投影与栅极区9到该平面上的正交投影相同。N型半导体区22被设置在表面栅极区9-1和埋入栅极区9-2之间的深度处。当使用离子注入来形成表面栅极区9-1、埋入栅极区9-2以及N型半导体区22时，通过控制离子注入能量，可将N型半导体区22形成在表面栅极区9-1和埋入栅极区9-2之间的深度处。
如在第一实施例的图4(b)中所示的步骤中，图9(b)中所示的步骤涉及形成沟道区10。由于形成沟道区10的步骤与第一实施例中的步骤一样，因此此处将省略详细的说明。
图9(c)中所示的步骤涉及形成源极区11。由于形成源极区11的步骤与第一实施例中的步骤一样，因此此处将省略详细的说明。
沟道区10的在图9(a)中所示的步骤中没有引入杂质的部分起电场缓和区的作用。沟道在作为N型半导体区的沟道区10和N型半导体区22相互重叠的区中形成。在形成沟道区10和形成N型半导体区22的两个步骤中，杂质被引入到该重叠区中。因此，沟道区10的其它部分，即，在形成N型半导体区22的步骤期间没有引入杂质的部分，具有相对低的杂质浓度。这样，可以在沟道区10的突出在栅极区9之外的部分中降低杂质浓度。
以漏极区具有低的杂质浓度的构造，可以缓和在JFET的漏极附近的电场。如果在JFET的漏极附近产生大的电场，沟道电流在漏极附近引起冲击离子化，并因此产生载流子。所产生的载流子可以流进JFET的栅极或累积信号载流子的栅极区9，由此会产生像素的噪声成分。在JFET的漏极附近电场的缓和可以防止引起这种噪声的冲击离子化。结果，像素中的噪声可以被降低。
一般，JFET的沟道电流在靠近漏极区的夹断区中引起冲击离子化。为缓和在该夹断区中的电场并防止冲击离子化，优选地降低漏极区中的杂质浓度。
在本实施例中，JFET的沟道可以仅仅由N型半导体区22来形成，而无需形成沟道区10。在这种情况下，N型半导体区15的一部分形成漏极区。在没有沟道区10的情况下，JFET的沟道宽度由FD区3和复位晶体管的P型源极区7之间的在沟道宽度方向上的距离来限定。
如上所述，本实施例不仅可获得第一实施例的效果，而且也可获得噪声降低的效果。
第四实施例
将描述根据本发明的成像系统的实施例。成像系统的示例包括数字静态相机、数字录像机、复印机、传真机、移动电话、车载相机和轨道卫星。包括诸如透镜之类的光学系统和成像装置的相机模块也包括在成像系统的示例中。图10为用作成像系统的示例的数字静态相机的框图。
在图10中，附图标记1001表示保护透镜用的阻挡器，附图标记1002表示在成像装置1004中形成对象的光学图像的透镜，并且附图标记1003表示被构造成改变通过透镜1002的光量的光阑。附图标记1004表示在实施例中的一个中所描述的并被构造成将由透镜1002所形成的光学图像转换成图像数据的成像装置。AD转换单元被形成在成像装置1004的半导体衬底上。附图标记1007表示信号处理器，其被构造成对由成像装置1004输出的图像数据执行各种校正或被构造成压缩数据。在图10中，附图标记1008表示定时发生器，其被构造成向成像装置1004和信号处理器1007输出各种定时信号，并且附图标记1009表示总体控制单元，其被构造成控制整个数字静态相机。附图标记1010表示用于暂时存储图像数据的帧存储单元，附图标记1011表示用于记录到记录介质上或从记录介质进行读取的接口单元，并且附图标记1012表示用于记录或读取图像数据的诸如半导体存储器之类的可移动记录介质。附图标记1013表示用于与外部计算机等进行通信的接口单元。定时信号等可以从成像系统外部输入。成像系统需要至少包括成像装置1004和被构造成处理从成像装置1004输出的图像信号的信号处理器1007。
在本实施例中已经描述了其中成像装置1004和AD转换单元被形成在同一半导体衬底上的构造。可替代地，成像装置1004和AD转换单元可以被设置在不同的半导体衬底上。成像装置1004和信号处理器1007可以被形成在同一半导体衬底上。
根据第一到第三实施例中的一个的成像装置被用作本实施例的成像系统中的成像装置1004。
本发明不局限于上述实施例，并且在不脱离本发明的精神和范围的情况下可以进行各种改变和修改。所附的以下权利要求用于公开本发明的范围。
附图标记表
100：半导体衬底
1：N型半导体区(光电转换部分)
2：P型半导体区(光电转换部分)
9：栅极区
10：沟道区
17：第一掩模
18：第二掩模
209：第一开口
210：第二开口

Claims (16)

1.一种用于制造成像装置的方法，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管，所述方法包括：
通过采用限定第一开口的第一掩模将杂质引入到半导体衬底中来形成结型场效应晶体管的栅极区的步骤；以及
通过采用限定第二开口的第二掩模将杂质引入到半导体衬底中来形成结型场效应晶体管的沟道区的步骤，
其中第二开口包括对应于沟道区的源极侧部分的源极侧部分，和对应于沟道区的漏极侧部分的漏极侧部分；
第一开口到与半导体衬底的表面平行的平面上的正交投影与第二开口到所述平面上的正交投影交叉；以及
第二开口的源极侧部分到所述平面上的正交投影和第二开口的漏极侧部分到所述平面上的正交投影中的每个与第一掩模到所述平面上的正交投影重叠，其中
第一开口包括被第一掩模隔开的多个开口；
所述多个开口到所述平面上的正交投影中的每个与第二开口的正交投影交叉；以及
第二开口的源极侧部分的正交投影与第一掩模的一部分到所述平面上的正交投影重叠，所述第一掩模的一部分被设置在所述多个开口之间。
2.如权利要求1所述的用于制造成像装置的方法，其中栅极区包括形成在不同深度处的表面栅极区和埋入栅极区；
形成栅极区的步骤包括多个以不同的注入能量执行的并且每个使用第一掩模的离子注入步骤；以及
沟道区形成在表面栅极区和埋入栅极区之间的深度处。
3.如权利要求2所述的用于制造成像装置的方法，其中注入能量被选择成使得表面栅极区和埋入栅极区形成在允许表面栅极区和埋入栅极区之间的电连接的深度处。
4.如权利要求2所述的用于制造成像装置的方法，还包括形成第一半导体区的步骤，所述第一半导体区电连接表面栅极区和埋入栅极区。
5.如权利要求1所述的用于制造成像装置的方法，其中形成栅极区的步骤包括形成与所述多个开口对应的多个栅极区的步骤，
所述方法还包括形成第二半导体区的步骤，所述第二半导体区将所述多个栅极区相互电连接。
6.如权利要求5所述的用于制造成像装置的方法，其中形成第二半导体区的步骤采用限定第三开口的第三掩模来执行；
第一开口的正交投影与第三开口到所述平面上的正交投影部分地重叠；以及
第二开口的正交投影的整体与第三掩模到所述平面上的正交投影重叠。
7.如权利要求1所述的用于制造成像装置的方法，还包括形成被电连接到沟道区的源极侧部分的源极区的步骤。
8.如权利要求1所述的用于制造成像装置的方法，其中结型场效应晶体管的沟道长度和沟道宽度由第一开口到与半导体衬底的表面平行的平面上的正交投影与第二开口到所述平面上的正交投影重叠的部分限定。
9.如权利要求1所述的用于制造成像装置的方法，其中第一开口的正交投影的边缘包括两条相互平行的线；以及
第二开口的正交投影的边缘包括两条相互平行的线。
10.一种成像装置，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管，
其中结型场效应晶体管包括栅极区和沟道区；
栅极区到与半导体衬底的表面平行的平面上的正交投影与沟道区到所述平面上的正交投影交叉；以及
在所述平面中，沟道区的正交投影的源极侧部分和漏极侧部分中的每个突出在栅极区的正交投影之外，其中
栅极区包括多个区，所述多个区相互电连接并且被布置成结型场效应晶体管的源极区置于所述多个区之间；以及
所述多个区到所述平面上的正交投影中的每个与沟道区的正交投影交叉。
11.如权利要求10所述的成像装置，其中栅极区包括设置在不同深度处的表面栅极区和埋入栅极区；
沟道区被设置在表面栅极区和埋入栅极区之间的深度处；以及
表面栅极区到所述平面上的正交投影与埋入栅极区到所述平面上的正交投影相同。
12.如权利要求10所述的成像装置，其中栅极区的正交投影的边缘包括两条相互平行的线；以及
沟道区的正交投影的边缘包括两条相互平行的线。
13.一种成像装置，所述成像装置包括多个像素，每个像素包括设置在半导体衬底中的结型场效应晶体管，
其中结型场效应晶体管包括设置在不同深度处的表面栅极区、埋入栅极区和沟道区；
沟道区被设置在表面栅极区和埋入栅极区之间的深度处；以及
表面栅极区到与半导体衬底的表面平行的平面上的正交投影和埋入栅极区到所述平面上的正交投影中的每个与沟道区到所述平面上的正交投影交叉其中
表面栅极区包括多个区，所述多个区相互电连接并且被布置成结型场效应晶体管的源极区置于所述多个区之间；以及
所述多个区到所述平面上的正交投影中的每个与沟道区的正交投影交叉。
14.如权利要求13所述的成像装置，其中埋入栅极区包括多个区，所述多个区相互电连接并且被布置成结型场效应晶体管的源极区置于所述多个区之间；以及
所述多个区到所述平面上的正交投影中的每个与沟道区的正交投影交叉。
15.一种成像系统，包括：
如权利要求10所述的成像装置；以及
透镜，被构造成在成像装置中形成对象的光学图像。
16.一种成像系统，包括：
如权利要求10所述的成像装置；以及
信号处理器，被构造成处理从成像装置输出的信号。
CN201380081797.6A 2013-12-25 2013-12-25 成像装置、成像系统及用于制造成像装置的方法 Expired - Fee Related CN105830219B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/084566 WO2015097771A1 (ja) 2013-12-25 2013-12-25 撮像装置、撮像システム、および、撮像装置の製造方法

Publications (2)

Publication Number Publication Date
CN105830219A CN105830219A (zh) 2016-08-03
CN105830219B true CN105830219B (zh) 2019-01-01

Family

ID=53400937

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380081797.6A Expired - Fee Related CN105830219B (zh) 2013-12-25 2013-12-25 成像装置、成像系统及用于制造成像装置的方法

Country Status (7)

Country Link
US (1) US9577004B2 (zh)
EP (1) EP3091576A4 (zh)
JP (1) JP6227010B2 (zh)
KR (1) KR101866673B1 (zh)
CN (1) CN105830219B (zh)
RU (1) RU2638108C1 (zh)
WO (1) WO2015097771A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653618B1 (en) * 2015-10-21 2017-05-16 United Silicon Carbide, Inc. Planar triple-implanted JFET
US10446695B2 (en) 2015-10-21 2019-10-15 United Silicone Carbide, Inc. Planar multi-implanted JFET
KR102667510B1 (ko) * 2019-07-29 2024-05-22 에스케이하이닉스 주식회사 이미지 센싱 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684948A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体装置およびその製造方法
JP2007165736A (ja) * 2005-12-16 2007-06-28 Nikon Corp Ｊｆｅｔ（接合型電界効果トランジスタ）、及びこれを用いた固体撮像装置
JP2010045292A (ja) * 2008-08-18 2010-02-25 Canon Inc 光電変換装置及びその製造方法
CN102610623A (zh) * 2012-01-11 2012-07-25 格科微电子（上海）有限公司 图像传感器及源跟随器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5664470A (en) * 1979-10-31 1981-06-01 Pioneer Electronic Corp Junction type field-effect transistor
JPS5941871A (ja) * 1982-08-31 1984-03-08 Matsushita Electronics Corp 接合型電界効果半導体装置
JPS59108461A (ja) * 1982-12-14 1984-06-22 Olympus Optical Co Ltd 固体撮像装置
US5089862A (en) * 1986-05-12 1992-02-18 Warner Jr Raymond M Monocrystalline three-dimensional integrated circuit
JP2002231730A (ja) * 2001-02-01 2002-08-16 Sumitomo Electric Ind Ltd 横型接合型電界効果トランジスタおよびその製造方法
JP3812421B2 (ja) * 2001-06-14 2006-08-23 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP3925253B2 (ja) * 2002-03-15 2007-06-06 住友電気工業株式会社 横型接合型電界効果トランジスタおよびその製造方法
US7180105B2 (en) * 2004-02-09 2007-02-20 International Rectifier Corporation Normally off JFET
JP2005252083A (ja) * 2004-03-05 2005-09-15 Nikon Corp 接合型電界効果トランジスタ、及び固体撮像装置
JP2006179825A (ja) * 2004-12-24 2006-07-06 Nikon Corp 増幅型固体撮像素子
JP2006196789A (ja) 2005-01-14 2006-07-27 Nikon Corp 接合型電界効果トランジスタ及びその製造方法、並びに固体撮像素子
JP2006351729A (ja) * 2005-06-14 2006-12-28 Canon Inc 接合形電界効果トランジスタ及びその製造方法並びに固体撮像装置
KR100776146B1 (ko) * 2006-05-04 2007-11-15 매그나칩 반도체 유한회사 화소를 버스트 리셋 동작과 통합하여 개선된 성능을 갖는ｃｍｏｓ이미지 센서
JP2008108793A (ja) * 2006-10-23 2008-05-08 Sanyo Electric Co Ltd 接合型ｆｅｔおよびその製造方法
US7727821B2 (en) * 2007-05-01 2010-06-01 Suvolta, Inc. Image sensing cell, device, method of operation, and method of manufacture
KR100851495B1 (ko) * 2007-05-14 2008-08-08 매그나칩 반도체 유한회사 Ｊｆｅｔ 및 수직적으로 집적된 리셋 다이오드를 갖는이미지 센서의 소형 픽셀
JP2009043923A (ja) * 2007-08-08 2009-02-26 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4759590B2 (ja) * 2008-05-09 2011-08-31 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684948A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体装置およびその製造方法
JP2007165736A (ja) * 2005-12-16 2007-06-28 Nikon Corp Ｊｆｅｔ（接合型電界効果トランジスタ）、及びこれを用いた固体撮像装置
JP2010045292A (ja) * 2008-08-18 2010-02-25 Canon Inc 光電変換装置及びその製造方法
CN102610623A (zh) * 2012-01-11 2012-07-25 格科微电子（上海）有限公司 图像传感器及源跟随器

Also Published As

Publication number Publication date
KR20160100354A (ko) 2016-08-23
KR101866673B1 (ko) 2018-06-11
US20150179688A1 (en) 2015-06-25
EP3091576A1 (en) 2016-11-09
WO2015097771A1 (ja) 2015-07-02
CN105830219A (zh) 2016-08-03
JPWO2015097771A1 (ja) 2017-03-23
EP3091576A4 (en) 2017-11-29
US9577004B2 (en) 2017-02-21
WO2015097771A9 (ja) 2016-01-07
JP6227010B2 (ja) 2017-11-08
RU2638108C1 (ru) 2017-12-11

Similar Documents

Publication Publication Date Title
US7015522B2 (en) Solid-state image sensor
US9219097B2 (en) Method for production of solid-state imaging element, solid-state imaging element, and imaging apparatus
CN102629617B (zh) 固体拍摄装置
CN104517983B (zh) 固态成像装置、其制造方法和成像系统
US7939859B2 (en) Solid state imaging device and method for manufacturing the same
CN101714568B (zh) 制造光电转换器件的方法
TW201312740A (zh) 固體攝像元件
JP2011029461A5 (zh)
JP6743181B2 (ja) 固体撮像素子
CN105830219B (zh) 成像装置、成像系统及用于制造成像装置的方法
JP2004273640A (ja) 固体撮像素子及びその製造方法
CN104241305B (zh) 光电转换设备以及光电转换设备的制造方法
CN104752449B (zh) 成像装置、成像系统和成像装置的制造方法
CN104752450B (zh) 成像装置、成像系统和成像装置的制造方法
JP4496753B2 (ja) 固体撮像素子とその製造方法
CN110226218A (zh) 晶体管和制造方法
CN102354715A (zh) 感光二极管及其形成方法、cmos图像传感器
JP6609948B2 (ja) 固体撮像素子及びその製造方法
JP2005209674A (ja) 電荷転送装置、電荷転送装置の製造方法および固体撮像装置
JP2012124353A (ja) 固体撮像装置及びその製造方法
KR20090068080A (ko) 이미지 센서 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190101

Termination date: 20211225