CN104752450B - 成像装置、成像系统和成像装置的制造方法 - Google Patents
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Abstract
本公开涉及成像装置、成像系统和成像装置的制造方法。衬底中的结型场效应晶体管(JFET)包括第一导电类型的沟道区域和源极区域以及第二导电类型的第一至第四栅极区域。第一和第二栅极区域被设置在沿着衬底的表面的方向上。第三和第四栅极区域被设置在该方向上。第一和第三栅极区域被设置在深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括被设置在第一和第三栅极区域之间的第一区域和被设置在第二和第四栅极区域之间的第二区域。源极区域被设置在第一和第二栅极区域之间。
Description
技术领域
本公开涉及成像装置、成像系统和成像装置的制造方法。
背景技术
已提出了利用结型场效应晶体管的成像装置。日本专利特开2007-165736号描述了一种包括多个像素的成像装置。每个像素包括结型场效应晶体管。在日本专利特开2007-165736号中描述的结型场效应晶体管中，沟道区域(channel region)被夹在表面栅极区域(surface gate region)与掩埋栅极区域(buried gate region)之间。沟道区域在掩埋栅极区域的端部连接到漏极区域。
发明内容
根据本公开的第一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域以及第二导电类型的第一至第四栅极区域。第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上。第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上。第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二栅极区域和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括第一区域和第二区域。第一区域被设置在第一栅极区域与第三栅极区域之间。第二区域被设置在第二栅极区域与第四栅极区域之间。源极区域被设置在第一栅极区域与第二栅极区域之间。第二导电类型的半导体区域被设置在第三栅极区域与第四栅极区域之间。第二导电类型的半导体区域具有比第三栅极区域的杂质密度低并且比第四栅极区域的杂质密度低的杂质密度。
根据本公开的另一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域以及第二导电类型的第一至第四栅极区域。第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上。第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上。第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二栅极区域和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括第一区域和第二区域。第一区域被设置在第一栅极区域与第三栅极区域之间。第二区域被设置在第二栅极区域与第四栅极区域之间。源极区域被设置在第一栅极区域与第二栅极区域之间。设有第一导电类型的半导体区域来从第三栅极区域空间上延续到第四栅极区域。
根据本公开的另一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域和第二导电类型的半导体区域。沟道区域被设置在半导体区域与半导体衬底的表面之间。源极区域的至少一部分被设置在沟道区域与所述表面之间。半导体区域包括第一部分、第二部分和第三部分。第一部分的杂质密度低于第二部分的杂质密度并且低于第三部分的杂质密度。第一部分被设置在第二部分与第三部分之间。第一部分到与所述表面平行的平面上的正交投影与源极区域到该平面上的正交投影重叠。
根据本公开的另一方面，提供了一种成像系统。成像系统包括上述成像装置，以及被配置为处理从成像装置输出的信号的信号处理单元。
通过以下参考附图对示范性实施例的描述，本公开的更多特征将变得清楚。
附图说明
图1是示意性示出成像装置的平面结构的图。
图2是示意性示出成像装置的截面结构的图。
图3A是示意性示出成像装置的截面结构的图。
图3B是示意性示出成像装置的截面结构的图。
图4A-4C是用于说明成像装置的制造方法的图。
图5A-SB是示意性示出在制造成像装置时使用的掩模的图。
图6A是示意性示出成像装置的截面结构的图。
图6B是示意性示出在制造成像装置时使用的掩模的图。
图7A是示意性示出成像装置的平面结构的图。
图7B是示意性示出成像装置的截面结构的图。
图8A-8C是用于说明成像装置的制造方法的图。
图9是成像系统的框图。
具体实施方式
根据本公开的一些实施例，可以改善结型场效应晶体管的特性。
在发明人已知的结型场效应晶体管中，栅极区域的一部分被布置或设置在源极区域下方。杂质密度剖面或者分布是均一的。因此，如果栅极区域具有高杂质密度，则源极区域下方的区域的杂质密度可能高。
如果源极区域下方的区域的杂质密度高，则从结型场效应晶体管输出的沟道电流可由于源极区域的耗尽而变化。换言之，结型场效应晶体管的特性可能恶化。
本公开的一些实施例提供了包括结型场效应晶体管的成像装置，其中该结型场效应晶体管的特性可得到改善。
本公开的实施例提供了包括多个像素的成像装置。每个像素包括结型场效应晶体管(以下称为JFET)。JFET包括分别形成在半导体衬底中的栅极区域、沟道区域、漏极区域和源极区域。在JFET中，栅极区域的导电类型不同于沟道区域、漏极区域和源极区域的导电类型。在本实施例中，成像装置利用了横向JFET，其中沟道电流的方向与半导体衬底的表面平行。
根据本公开的实施例的特征在于设在比沟道区域更深位置的半导体区域的结构和/或在于其制造方法。
以下，将参考附图详细描述本公开的实施例。本公开不限于仅仅以下将要描述的实施例。另外，以下实施例之一的部分配置被添加到另一实施例中或者被另一实施例的部分配置所替换的示例也是本公开的实施例。
在要描述的实施例中，栅极区域是P型的，并且沟道区域、漏极区域和源极区域是N型的。本公开包括每个半导体区域的导电类型被反转的实施例。
第一实施例
图1是示意性示出本实施例的成像装置的平面结构的图。图1示出了一个像素。像素包括诸如光电二极管之类的光电转换部、传输晶体管、复位晶体管和JFET。本实施例的成像装置包括多个图1中所示的像素。
在本实施例中，光电转换部是光电二极管。光电二极管包括在半导体衬底的表面中形成的N型半导体区域1和在N型半导体区域1下方形成的P型半导体区域2。N型半导体区域1和P型半导体区域2形成PN结。由入射光生成的空穴作为信号电荷被累积在P型半导体区域2中。累积在P型半导体区域2中的信号电荷被传输到浮置扩散区域3(以下称为FD区域3)。FD区域3是P型半导体区域。传输栅电极4将信号电荷从P型半导体区域2传输到FD区域3。
JFET包括P型栅极区域9、N型沟道区域10和N型源极区域11。沟道至少形成在N型沟道区域10的一部分中。沟道受栅极区域9的电压控制。本实施例的JFET包括多个栅极区域9。当在平面视图中查看时，沟道区域10与每个栅极区域9相交。沟道区域10被布置或设置为从源极侧到漏极侧横穿过栅极区域9。
在本说明书中，当提到在平面视图中查看时或者只是在平面视图中时构件的布置、位置或形状时，意思是被垂直投影到与半导体衬底的表面平行的平面上的构件的正交投影的布置、位置或形状。因此，栅极区域到与半导体衬底的表面平行的平面上的正交投影和沟道区域到与半导体衬底的表面平行的平面上的正交投影在该平面上相互相交。半导体衬底的表面被限定为半导体区域与绝缘体之间的界面。投影可以是当一物体被暴露于与一平面垂直的平行光线时在该平面上产生的该物体的阴影。
沟道区域10的一部分(在图1中指示为区域10d)形成JFET的漏极区域。JFET的沟道在栅极区域9与沟道区域10之间的相交部分中形成。源极区域11的杂质密度高于沟道区域10的杂质密度。源极区域11经由接触插塞12电连接到输出线14。FD区域3电连接到栅极区域9。在上述配置中，JFET输出基于FD区域3的电压的信号。
复位MOS(metal oxide semiconductor，金属氧化物半导体)晶体管包括P型漏极区域5、P型源极区域7和栅电极8。漏极区域5经由接触插塞6电连接到复位漏极配线13。复位MOS晶体管的源极区域7电连接到JFET的栅极区域9。在上述配置中，复位MOS晶体管对JFET的栅极的电压进行复位。可简单地将MOS晶体管用作复位晶体管。包括JFET在内的其他类型的晶体管可用作复位晶体管。
JFET包括多个栅极区域9，当在平面视图中查看时这些栅极区域9是散开的。栅极区域9被布置或设置为在平面视图中夹着源极区域11。换言之，源极区域11到与半导体衬底的表面平行的平面上的正交投影在该平面中位于各栅极区域9到该平面上的正交投影之间。另外，JFET包括多个漏极区域。更确切地说，沟道区域10包括多个漏极侧部分10d。每个漏极区域相对于栅极区域9中的相应一个被布置或设置在源极区域10的相反侧。对于每个栅极区域9形成沟道。当在平面视图中查看时，栅极区域9可被布置或设置为彼此平行。栅极区域9通过具有与栅极区域9相同的导电类型的半导体区域彼此电连接。在本实施例中，FD区域3和复位MOS晶体管的源极区域7将栅极区域9彼此相电连接。
根据上述配置，可以加宽JFET的有效沟道宽度。也就是说，可以改善JFET的驱动能力。从而，成像装置可以以高速操作。JFET可以只包括单个栅极区域。具体而言，图1所示的两个栅极区域9之一和相应的漏极区域可被去除。
像素包括P型半导体区域21。当在平面视图中查看时，半导体区域21与源极区域11重叠。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影与源极区域11到该平面上的正交投影重叠。当在平面视图中查看时，P型半导体区域21被布置或设置在两个栅极区域9之间。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影位于两个栅极区域9到该平面上的正交投影之间。当在平面视图中查看时，P型半导体区域21与沟道区域10的一部分重叠。换言之，P型半导体区域到与半导体衬底的表面平行的平面上的正交投影与沟道区域10到该平面上的正交投影的一部分重叠。
图2是示意性示出本实施例的成像装置的截面结构的图。图2示意性示出了沿着图1中的A-B线的截面结构。图2的与图1中所示的元素相对应的元素由与图1中相同的附图标记来指称。
图2示出了半导体衬底100。在半导体衬底100上设有未示出的绝缘膜。半导体衬底100的表面SR被限定为半导体衬底100与未示出的绝缘膜之间的界面。沟道长度方向被限定为与图2的纸平面和表面SR都平行的方向。半导体衬底100的深度方向被限定为与表面SR垂直的方向。
在N型半导体区域15中形成光电二极管和JFET。JFET的漏极电流(或者沟道电流)由N型半导体区域15提供。被配置来为N型半导体区域15提供漏极电流的漏极电流提供部在像素区域的一部分中或者在像素区域外部形成。漏极电流提供部例如包括连接半导体衬底和配线的接触插塞。
在N型半导体区域15下方是N型半导体区域16，其具有比N型半导体区域15的杂质密度高的杂质密度。半导体衬底100的电阻可被N型半导体区域16降低。因此，可能可以减小由于为JFET提供的漏极电流而引起的电压降。从而，可能可以减小噪声，例如因为半导体衬底的电压依据位置变化而发生的阴影(shading)。结果，可以改善图像质量。否则，可以增大漏极电流。结果，成像装置可以高速操作。
沟道区域10的漏极侧部分10d可被省略，并且N型半导体区域15的一部分可形成漏极区域。漏极区域可被限定为在平面视图中邻近要形成沟道的区域布置或设置的N型半导体区域。
栅极区域9包括表面栅极区域9-1和掩埋栅极区域9-2。表面栅极区域9-1和掩埋栅极区域9-2都是P型的。两个表面栅极区域9-1被布置或设置在沿着表面SR的方向上。两个掩埋栅极区域9-2被布置或设置在沿着表面SR的方向上。表面栅极区域9-1和掩埋栅极区域9-2被布置或设置在深度方向上。表面栅极区域9-1被布置或设置在半导体衬底100的表面SR与掩埋栅极区域9-2之间。
沟道区域10被布置或设置在表面栅极区域9-1与掩埋栅极区域9-2之间的深度处。在上述配置中形成横向JFET。在横向JFET中，沟道长度方向与半导体衬底100的表面SR平行。
表面栅极区域9-1和掩埋栅极区域9-2彼此电连接。表面栅极区域9-1与掩埋栅极区域9-2之间的连接部分被布置或设置为当在平面视图中查看时不与沟道区域10重叠。根据上述配置，JFET的沟道可以由表面栅极区域9-1和掩埋栅极区域9-2这两者来控制。
当在平面视图中查看时，表面栅极区域9-1和掩埋栅极区域9-2彼此重叠。换言之，表面栅极区域9-1到与半导体衬底的表面平行的平面上的正交投影与掩埋栅极区域9-2到该平面上的正交投影相同。在上述配置中，表面栅极区域9-1和掩埋栅极区域9-2可以用相同的掩模来形成，这对于减小JFET的特性的波动是有利的。
表面栅极区域9-1的正交投影不一定要与掩埋栅极区域9-2的正交投影相同。例如，表面栅极区域9-1、掩埋栅极区域9-2和沟道区域10可被布置或设置成使得在平面视图中表面栅极区域9-1与沟道区域10相交，而在平面视图中掩埋栅极区域9-2完全包含沟道区域10。在上述配置中，表面栅极区域9-1和掩埋栅极区域用不同掩模形成。
可以省略表面栅极区域9-1或掩埋栅极区域9-2中的任一者。在本实施例中，当在平面视图中查看时散开的栅极区域9之中的每一个包括表面栅极区域9-1和掩埋栅极区域9-2。然而，在平面视图中散开的栅极区域9之中的至少一个可具有表面栅极区域9-1或者掩埋栅极区域9-2。
如图2中所示，P型半导体区域21被布置或设置在两个掩埋栅极区域9-2之间。P型半导体区域21被布置或设置在比沟道区域10更深的位置。当通过离子注入形成P型半导体区域21和沟道区域10时，沿着P型半导体区域21的深度方向的杂质密度剖面或者分布的峰值与沿着沟道区域10的深度方向的杂质密度剖面的峰值相比位于更深的位置。深度方向被限定为与表面SR垂直的方向。
在本实施例中，整个P型半导体区域21被布置或设置在与掩埋栅极区域9-2相同的深度。在某个实施例中，可以只有P型半导体区域的一部分被布置或设置在与掩埋栅极区域9-2相同的深度。
P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度。P型半导体区域21和掩埋栅极区域9-2彼此电连接。具体而言，P型半导体区域在空间上从P型半导体区域21延续到掩埋栅极区域9-2。
作为本实施例的变型，在P型半导体区域21与掩埋栅极区域9-2之间可以有耗尽层。换言之，在P型半导体区域21与掩埋栅极区域9-2之间可以有耗尽的N型半导体区域。
在P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度的配置中，源极区域11要耗尽可能是困难的。结果，可以改善JFET的电气特性。设在两个掩埋栅极区域9-2之间的P型半导体区域21可以减小流过两个掩埋栅极区域9-2之间的区域的寄生电流。
在本实施例的变型中，取代P型半导体区域21，N型半导体区域可被连续地布置或设置在两个掩埋栅极区域9-2之间。在上述配置中，可以减小JFET的电气特性的波动。连续地布置或设置在两个掩埋栅极区域9-2之间的N型半导体区域的整体可被耗尽。换言之，两个掩埋栅极区域9-2可经由耗尽层连接。在此配置中，由耗尽层在两个掩埋栅极区域9-2之间形成势垒，这可减小流过两个掩埋栅极区域9-2之间的区域的寄生电流。
这里，将描述图2中所示的截面结构的另一方面。布置或设置在比沟道区域10更深位置的P型半导体区域具有作为特征的杂质密度剖面或分布。该P型半导体区域包括第一部分、第二部分和第三部分。第二部分的杂质密度和第三部分的杂质密度分别高于第一部分的杂质密度。第一部分被布置或设置在第二部分和第三部分之间。P型半导体区域21可对应于第一部分。两个掩埋栅极区域9-2可对应于第二部分和第三部分。
当在平面视图中查看时，第一部分与源极区域11重叠。换言之，第一部分到与半导体衬底的表面SR平行的平面上的正交投影与源极区域11到该平面上的正交投影重叠。在本实施例中，当在平面视图中查看时，第二部分和第三部分不与源极区域重叠。在另一实施例中，当在平面视图中查看时，第二部分和第三部分可与源极区域重叠。
根据上述配置，由于第一部分的杂质密度低，所以源极区域可能难以耗尽。结果，JFET的电气特性可以得到改善。
图3A是示意性示出本实施例的成像装置的截面结构的图。图3A示意性示出了沿着图1中的C-D线的截面结构。图3A的与图1和/或图2中所示的元素相对应的元素由与图1中和/或图2中相同的标号来指称。沟道宽度方向被限定为与图3A的纸平面和表面SR都平行的方向。
如图3A所示，在沟道宽度方向上P型半导体区域21比沟道区域10宽。在本实施例中，P型半导体区域21延伸到如下程度：P型半导体区域21达到FD区域3正下方的区域以及复位MOS晶体管的源极区域7正下方的区域。P型半导体区域21可防止沟道区域10与N型半导体区域15之间的欧姆导电。实际上，电势剖面可被设计成使得沟道区域10与N型半导体区域15之间沿着与表面SR垂直的方向的电阻可高于JFET的源极与漏极之间沿着沟道长度方向的电阻。
图3B是示意性示出本实施例的成像装置的截面结构的图。图3B示意性示出了沿着图1中的E-F线的截面结构。图3B的与图1至图3A的任何一幅中所示的元素相对应的元素由与图1至图3A中相同的附图标记来指称。沟道宽度方向被限定为与图3B的纸平面和表面SR都平行的方向。
如上所述，表面栅极区域9-1和掩埋栅极区域9-2彼此电连接。在本实施例中，具有相同导电类型的区域电连接表面栅极区域9-1和掩埋栅极区域9-2。例如，在图3B中，FD区域3和复位MOS晶体管的源极区域7可朝着半导体衬底中的深处延伸，到它们可电连接表面栅极区域9-1和掩埋栅极区域9-2的程度。虽然在图3B中，表面栅极区域9-1和掩埋栅极区域9-2被布置或设置成它们之间有一段距离，但作为另一变型，表面栅极区域9-1和掩埋栅极区域9-2可通过沿着与表面SR垂直的方向的杂质扩散形成为空间上连续。
在本实施例中，栅极区域9和沟道区域10在图1所示的平面结构中彼此相交。换言之，栅极区域9到与半导体衬底的表面平行的平面上的正交投影和沟道区域10到与半导体衬底的表面平行的平面上的正交投影彼此相交。
栅极区域9和沟道区域10的相交意指每个区域被布置或设置成穿越另一区域。换言之，栅极区域9的至少两个部分从沟道区域10向外突出并且沟道区域10的至少两个部分从栅极区域9向外突出。
沟道区域的当在图1的平面视图中查看时被布置或设置在两个栅极区域9之间的部分被限定为沟道区域10的源极侧部分10s。沟道区域10内的相对于栅极区域9被布置或设置在源极侧区域10s的相反侧的部分被限定为沟道区域10的漏极侧部分10d。图2还分别指示出源极侧部分10s和漏极侧部分10d。沟道区域10的源极侧部分10s和漏极侧部分10d的每一个都不与栅极区域9重叠。换言之，沟道区域10的正交投影的源极侧部分10s和漏极侧部分10d分别从栅极区域9的正交投影向外突出。因此，如图2中所示，JFET的沟道长度由栅极区域9的端部来限定。如图3B中所示，JFET的沟道宽度由沟道区域10的端部来限定。
根据上述配置，即使用于形成栅极区域9的掩模和用于形成沟道区域10的掩模之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者恒定的，或者不变的。从而，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
不管栅极区域9的形状或者沟道区域10的形状如何，都可实现JFET的电气特性的波动的减小。因为当在平面视图中查看时栅极区域9和沟道区域彼此相交的结构，可获得波动的减小。栅极区域9在平面视图中的外周可包括沿着沟道宽度方向的两条平行线，如图1所示。在此配置中，可以进一步减小电气特性的波动。沟道区域10在平面视图中的外周可包括沿着沟道长度方向的两条平行线，如图1所示。在此配置中，可以进一步减小电气特性的波动。栅极区域9和/或沟道区域10可分别具有矩形形状，使得用于形成栅极区域9和沟道区域的掩模可得到简化。栅极区域9和沟道区域10的外周可包括曲线。在此配置中，可以减小由于旋转对准误差引起的JFET的电气特性的波动。
JFET的沟道长度被限定为栅极区域9的漏极侧端部和源极侧端部之间的距离。当在平面视图中查看时沟道区域10的漏极侧部分10d和源极侧部分10s被划分成栅极区域9的两侧，这导致了特性的波动的减小。换言之，特性的波动的减小可通过沟道区域10的正交投影的源极侧部分10s和漏极侧部分10d中的每一个从栅极区域9的正交投影向外突出来获得。
以下，将说明本实施例的成像装置的制造方法的示例。图4A-4C是用来说明本实施例的成像装置的制造方法的图。图4A-4C中的每一幅示意性示出了沿着图1中的A-B线的截面结构。图4A-4C的与图1至图3B的任何一幅中所示的元素相对应的元素由与图1至图3B中相同的附图标记来指称。
在图4A所示的步骤中，形成JFET的栅极区域9。在此步骤中，使用限定第一开口209的第一掩模17。第一掩模17例如是通过用光刻方法对光致抗蚀剂进行图案化来获得的。
要作为受主的杂质(例如硼)通过第一开口209被掺杂到半导体衬底100中，由此在与第一开口209相对应的区域中形成栅极区域9。例如，可使用第一掩模17通过离子注入来形成栅极区域9。通过以不同的注入能量执行多次离子注入，表面栅极区域9-1和掩埋栅极区域9-2可形成在彼此不同的深度处。一般来说，使用更高的能量来在半导体衬底100中的更深位置形成半导体区域。根据注入能量，可以通过沿着与表面SR垂直的方向的杂质扩散来在空间上连续地形成表面栅极区域9-1和掩埋栅极区域9-2。在形成栅极区域9之后，去除第一掩模17。
除了离子注入以外，还可以使用热扩散方法来用杂质掺杂半导体衬底100。
在图4B所示的步骤中，形成JFET的沟道区域10。在此步骤中，使用限定第三开口210的第三掩模18。第三掩模18例如是通过用光刻方法对光致抗蚀剂进行图案化来获得的。
要作为施主的杂质(例如磷和砷)通过第三开口210被掺杂到半导体衬底100中，由此在与第三开口210相对应的区域中形成沟道区域10。例如，可使用第三掩模18通过离子注入来形成沟道区域10。可以调整用于形成沟道区域10的注入能量，使得沟道区域10形成在表面栅极区域9-1和掩埋栅极区域9-2之间的深度处。在形成沟道区域10之后，去除第三掩模18。
虽然在图4B中未示出，但可以利用限定开口203和207的掩模19来形成使多个栅极区域9彼此电连接的P型半导体区域。掩模19例如是通过光刻方法对光致抗蚀剂进行图案化来获得的。
在本实施例中，使用掩模19来形成FD区域3和复位MOS晶体管的源极区域7。这些区域使栅极区域9彼此电连接。在形成使多个栅极区域9彼此电连接的P型半导体区域之后，去除掩模19。
在图4C所示的步骤中，形成连接到沟道区域10的源极侧部分10s的源极区域11。在此步骤中，使用限定第四开口211的第四掩模20。第四掩模20是硬掩模。第四掩模20包括由诸如硅氧化物、氮化硅和氮氧化硅之类的无机材料构成的绝缘膜。
要作为施主的杂质(例如磷和砷)通过第四开口211被掺杂到半导体衬底100中，由此在与第四开口211相对应的区域中形成源极区域11。
当如上所述使用硬掩模作为第四掩模20时，第四掩模20可用作层间绝缘膜。具体而言，在形成源极区域11之后，第四掩模20保留下来不被去除，然后，在第四开口211中形成与源极区域11电连接的接触插塞12。然后，在第四掩模20上形成与接触插塞12连接的输出线14。
接下来，将说明掩模17-19的平面结构及其相对位置。图5A和5B是示意性示出在图4A-4C所示的步骤中所使用的掩模17-19的图。图5A-5B的与图4A至4C的任何一幅中所示的元素相对应的元素由与图4A至4C中相同的附图标记来指称。
图5A和5B的每一幅示出了第一开口209、第三开口210以及开口203和207。图5B区分了第三开口210的每个部分。在本实施例中，第一开口209、第三开口210以及开口203和207中的每一个都具有矩形形状。限定第一开口209的第一掩模17被指示为在指示开口209的矩形外部的区域。限定第三开口210的第三掩模18被指示为在指示第三开口210的矩形外部的区域。限定开口203和207的掩模19被指示为在指示开口203和207的矩形外部的区域。
为了易于说明，开口209、210、203和207在图5A和5B中被示为彼此相重叠，由此它们指示出掩模之间的对准。然而，在每个步骤中形成相应的半导体区域之后，可去除掩模。因此，两个或更多个掩模不一定是同时提供的。
当在平面视图中查看时第一开口209和第三开口210彼此相交。换言之，第一开口209到与半导体衬底100的表面平行的平面上的正交投影与第三开口210到该平面上的正交投影相交。
如图5B中所示，第三开口210包括源极侧部分210s和漏极侧部分210d。第三开口210的源极侧部分210s对应于沟道区域10的源极侧部分10s。开口210的漏极侧部分210d对应于沟道区域10的漏极侧部分10d。在图5B中，有两个漏极侧部分210d：一个是在第一开口左侧209L的部分，另一个是在第一开口右侧209R的部分。
当在平面视图中查看时第三开口210的源极侧部分210s和漏极侧部分210d中的每一个与第一掩模17重叠。换言之，源极侧部分210s到与半导体衬底100的表面平行的平面上的正交投影和漏极侧部分210d到该平面上的正交投影中的每一个都与第一掩模17到该平面上的正交投影重叠。因此，如图5A和5B中所示，JFET的沟道长度由第一开口209的端部来限定。JFET的沟道宽度由第三开口210的端部来限定。
根据上述配置，即使用于形成栅极区域9的第一掩模17和用于形成沟道区域10的第三掩模18之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者恒定的，或者不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
在本实施例中，第一开口包括由第一掩模17划分的多个开口209L和209R。当在平面视图中查看时，开口209L和209R中的每一个都与第三开口210相交。换言之，所述多个开口209L和209R到与半导体衬底100的表面平行的平面上的正交投影中的每一个都与第三开口210的正交投影相交。当在平面视图中查看时，第三开口210的源极侧部分210s与第一掩模17重叠，具体而言，与第一掩模17的被布置或设置在两个开口209L和209R之间的部分重叠。
当在平面视图中查看时，第一开口209与开口203和207部分重叠。换言之，第一开口209到与半导体衬底100的表面平行的平面上的正交投影与开口203和207到该平面上的正交投影部分重叠。
根据上述配置，可以加宽JFET的有效沟道宽度。也就是说，可以提高JFET的驱动能力。因此，成像装置可以以高速操作。
将说明用于形成P型半导体区域21的步骤。这里是在图4C所示的步骤之后形成P型半导体区域21的示例。然而，P型半导体区域可在制作成像装置期间的任何时机形成。在硬掩模被用作第四掩模20的情况中，可在形成源极区域11之前形成P型半导体区域21。
图6A是说明成像装置的制造方法的图。图6A示意性示出了沿着图1中的A-B线的截面结构。图6A的与图1至图3B的任何一幅中所示的元素相对应的元素由与图1至图3B中相同的附图标记来指称。
在图6A所示的步骤中，形成P型半导体区域21。在此步骤中，使用限定第二开口300的第二掩模30。第二掩模30例如是通过光刻方法对光致抗蚀剂进行图案化来获得的。
要作为受主的杂质(例如硼)通过第二开口300被掺杂到半导体衬底100中，由此在与第二开口300相对应的区域中形成P型半导体区域21。例如，可以使用第二掩模30通过离子注入来形成P型半导体区域21。在形成P型半导体区域21之后，去除第二掩模30。
在上述步骤中，要作为受主的杂质被掺杂到与掩埋栅极区域9-2处于相同深度的区域中。当通过离子注入来形成P型半导体区域21时，可以调整用于形成P型半导体区域21的注入能量，使得要作为受主的杂质被掺杂到与掩埋栅极区域9-2处于相同深度的区域中。
在本实施例中，掺杂要作为受主的杂质，由此形成P型半导体区域21。作为变型，可以在两个掩埋栅极区域9-2之间形成N型半导体区域。在上述变型的结构中，可以通过如图6A所示的杂质掺杂来降低N型半导体区域的杂质密度。结果，可以减小寄生电流。
除了离子注入以外，还可以使用热扩散方法来用杂质掺杂半导体衬底100。
接下来，将说明第二掩模30的平面结构以及第二掩模30与掩模17-20之间的相对位置。图6B是示意性示出在图4A-4C和图6A所示的步骤中所使用的掩模17-20和30的图。图6B的与图4A至图4C的任一幅中所示的元素相对应的元素由与图4A至图4C中相同的附图标记来指称。
图6B示出了第一开口209、第二开口300、第三开口210、第四开口211和开口203、207。在本实施例中，第二开口300具有矩形形状。限定第二开口300的第二掩模30被指示为在指示第二开口300的矩形外部的区域。在本实施例中，第四开口211具有方形形状。限定第四开口211的第四掩模20被指示为在指示第四开口211的方形外部的区域。
为了容易说明，在图6B中多个开口被示为彼此重叠，由此图6B指示出掩模之间的对准。然而，在每个步骤中形成相应的半导体区域之后，可去除掩模。因此，两个或更多个掩模不一定是同时提供的。
在此，将说明本实施例的变型。图7A是示意性示出本实施例的成像装置的平面结构的图。在图7A中示出了JFET。图7A的与图1所示的元素相对应的元素由与图1中相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。如图7A中没有示出的，P型半导体区域21实际上是按与图1相同的方式提供的。
本实施例的特征之一在于JFET的栅极区域61的形状。具体而言，当在平面视图中查看时，栅极区域61围绕沟道区域10的源极侧部分10s。当在平面视图中查看时，栅极区域61的两个部分分别与沟道区域10相交。沟道区域10的源极侧区域10s和漏极侧区域10d中的每一个都不与栅极区域61重叠。源极侧区域10s和漏极侧区域10d中的每一个都从栅极区域61向外突出。因此，JFET的沟道长度由栅极区域61的端部来限定。JFET的沟道宽度由沟道区域10的端部来限定。
根据上述配置，即使用于形成栅极区域61的掩模和用于形成沟道区域10的掩模之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者恒定的，或者不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
在图7A所示的变型中，栅极区域61是空间上连续的。表面栅极区域和掩埋栅极区域经由连接部彼此电连接，该连接部当在平面视图中查看时不与沟道区域10重叠。因此，可以加宽JFET的有效沟道宽度，同时省略了形成具有与两个栅极区域相同的导电类型并且连接两个栅极区域的半导体区域的步骤。例如，可以省略形成图1所示的FD区域3的步骤。
这里，将说明另一变型。图7B是示意性示出本实施例的成像装置的截面结构的图。在图7B中示出了JFET。图7B的与图1所示的元素相对应的元素由与图1中相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。图7B中所示的JFET的栅极区域9只包括掩埋栅极区域9-2。
如上所述，根据一些实施例，在像素中设有P型半导体区域21。P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度。根据上述配置，P型半导体区域21可防止耗尽层扩展到源极区域中。结果，JFET的特性可以得到改善。
在一些其他实施例中，耗尽的N型半导体区域被布置或设置成从一个掩埋栅极区域9-2空间上延续到另一个掩埋栅极区域9-2。根据上述配置，可以防止耗尽层扩展到源极区域中。结果，JFET的特性可以得到改善。
两个掩埋栅极区域9-2之间的区域被用P型杂质(受主)掺杂。因此，可能可以在沟道区域10和N型半导体区域15之间实现高电阻。结果，可能可以减小流过除了由栅极区域9和沟道区域10限定的沟道以外的区域的寄生电流。由于寄生电流对于栅极电压的依从性低，所以大寄生电流可恶化JFET的电流-电压特性。因此，减小寄生电流可改善JFET的电流-电压特性。
可以调整P型半导体区域21的杂质密度以进一步减小寄生电流。具体而言，P型半导体区域的杂质密度可高于掩埋栅极区域的杂质密度。
第二实施例
现在，将描述另一实施例。其与第一实施例的主要差异在于JFET包括LDD结构。说明将集中于其与第一实施例的差异，并且将省略对与第一实施例相同的结构的说明。
本实施例的成像装置的平面结构与第一实施例相同。也就是说，图1示意性示出了本实施例的成像装置的平面结构。在本实施例中，向与图1的栅极区域重叠的区域添加了N型半导体区域。
图8A-8C是说明本实施例的成像装置的制造方法的图。图8A-8C的每一幅示意性示出了沿着图1中的A-B线的截面结构，其为包括JFET的沟道长度方向的截面。
在图8A所示的步骤中，形成表面栅极区域9-1和掩埋栅极区域9-2。表面栅极区域9-1和掩埋栅极区域9-2的形成方法与第一实施例的图4A所示的形成方法相同。如对第一实施例的说明中所述，在此步骤中使用限定第一开口209的第一掩模17。
在本实施例中，利用已被使用或将要被使用来形成表面栅极区域9-1和掩埋栅极区域9-2的第一掩模17形成N型半导体区域22。要作为施主的杂质(例如磷和砷)通过第一开口209被掺杂到半导体衬底100中，由此在与第一开口209相对应的区域中形成N型半导体区域22。
第一掩模17例如是通过光刻方法对光致抗蚀剂进行图案化来获得的。否则，第一掩模17可以是硬掩模。
当在平面视图中查看时，N型半导体区域22与栅极区域9重叠。换言之，N型半导体区域22到与半导体衬底100的表面平行的平面上的正交投影与栅极区域9到该平面上的正交投影相同。N型半导体区域22被布置或设置在表面栅极区域9-1与掩埋栅极区域9-2之间的深度处。表面栅极区域9-1、掩埋栅极区域9-2和N型半导体区域22可通过离子注入来形成。在该情况下，可以调整用于形成表面栅极区域9-1、掩埋栅极区域9-2和N型半导体区域22的注入能量，使得N型半导体区域22被布置或设置在表面栅极区域9-1和掩埋栅极区域9-2之间的深度处。
在图8B所示的步骤中，形成JFET的沟道区域10。由于形成沟道区域10的步骤与第一实施例中的相同，所以将省略详细说明。
在图8C所示的步骤中，形成源极区域11。由于形成源极区域11的步骤与第一实施例中的相同，所以将省略详细说明。
沟道区域10的在图8A所示的步骤中未用杂质掺杂的部分充当电势缓和区域(potential grading region)(或者电场减轻区域)。在沟道区域10和N型半导体区域22彼此相重叠的区域中形成沟道。在形成沟道区域10和形成N型半导体区域22的这两个步骤的每一个中将杂质掺杂到该区域中。因此，沟道区域的其他部分，即，在图8A所示的步骤中未用杂质掺杂的部分，具有相对较低的杂质密度。因此，可以减小沟道区域10的从栅极区域9向外突出的部分的杂质密度。
根据低杂质密度漏极，可以减轻JFET的漏极附近的电场。如果在JFET的漏极附近生成大的电场，则沟道电流引起碰撞电离，从而生成载流子。所生成的载流子可流进累积信号载流子的栅极区域9中，由此可生成噪声。减轻JFET的漏极周围的电场可防止引起噪声的碰撞电离。结果，可以减小像素中的噪声。
一般来说，JFET的沟道电流引起在漏极区域附近的夹断区域中的碰撞电离。为了减轻夹断区域的电场并防止碰撞电离，可以使用漏极区域的低杂质密度。
在本实施例中，可以在不形成沟道区域10的情况下仅通过N型半导体区域22来形成JFET的沟道。在此情况中，N型半导体区域15的一部分形成漏极区域。在没有沟道区域10的情况下，JFET的沟道宽度被限定为FD区域3与复位MOS晶体管的源极区域7之间沿着沟道宽度方向的距离。
如上所述，根据本实施例，除了获得第一实施例的技术效果以外，还可减小噪声。
第三实施例
将描述根据本公开的实施例的成像系统。成像系统的示例包括数字静态相机、数字便携式摄像机、复印机、传真机、移动电话、车载相机和轨道卫星。图9示出了充作成像系统的示例的数字静态相机的框图。
在图9中，附图标记1001表示用于镜头保护的屏障，1002表示使成像装置1004对拍摄对象的光学图像执行聚焦的镜头，并且1003表示被配置为改变经过镜头1002的光量的光圈。附图标记1004表示在上面的实施例中描述的成像装置，并且被配置为把由镜头1002形成的光学图像转换为图像数据。在成像装置1004的半导体衬底上形成模拟到数字(AD)转换单元。附图标记1007表示被配置为使由成像装置1004输出的成像数据经历各种类型的校正或者对成像数据进行压缩的信号处理器。在图9中，附图标记1008表示被配置为向成像装置1004和信号处理器1007输出各种类型的定时信号的定时发生器，并且1009表示被配置为控制整个数字静态相机的整体控制单元。附图标记1010表示被配置为临时存储图像数据的帧存储器单元，1011表示被配置为对记录介质执行记录或读出的接口单元，并且1012表示被配置为执行成像数据的记录或读出的、能够连接到成像装置1004以及与成像装置1004断开连接的记录介质，诸如半导体存储器等。另外，附图标记1013表示被配置为与外部计算机等进行通信的接口单元。在此，定时信号等可以从成像系统的外部输入。成像系统可至少包括成像装置1004，以及被配置为处理从成像装置1004输出的成像信号的信号处理器1007。
本实施例中描述了其中成像装置1004和AD转换单元被设到不同的半导体衬底的配置。然而，成像装置1004和AD转换单元可在同一半导体衬底上形成。另外，成像装置1004和信号处理器1007可在同一半导体衬底上形成。
另外，信号处理器1007可被配置为对基于在第一光电转换单元101A处生成的电载流子的信号和基于在第二光电转换单元102A处生成的电载流子的信号进行处理，以获得从成像装置1004到对象的距离信息。
根据第一实施例和第二实施例的其中之一的成像装置被用作根据本实施例的成像系统中的成像装置1004。因此，通过将本公开的实施例应用到成像系统，可以改善JFET的特性。
虽然已参考示范性实施例描述了本公开，但要理解，本发明不限于公开的示范性实施例。所附权利要求的范围应被赋予最宽泛的解释以涵盖所有这种修改和等效的结构及功能。
Claims (20)
1.一种成像装置，包括：
设在半导体衬底中的结型场效应晶体管，
其中
所述结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域、第二导电类型的第一栅极区域、第二导电类型的第二栅极区域、第二导电类型的第三栅极区域以及第二导电类型的第四栅极区域，
第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上，
第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上，
第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上，
第一栅极区域被设置在所述表面与第三栅极区域之间，
第二栅极区域和第四栅极区域被设置在所述深度方向上，
第二栅极区域被设置在所述表面与第四栅极区域之间，
沟道区域包括被设置在第一栅极区域与第三栅极区域之间的第一区域和被设置在第二栅极区域与第四栅极区域之间的第二区域，
源极区域被设置在第一栅极区域与第二栅极区域之间，并且
具有比第三栅极区域的杂质密度低并且比第四栅极区域的杂质密度低的杂质密度的第二导电类型的半导体区域被设置在第三栅极区域与第四栅极区域之间。
2.根据权利要求1所述的成像装置，其中
沟道区域到与所述表面平行的平面的正交投影与第一栅极区域到所述平面上的正交投影和第二栅极区域到所述平面上的正交投影中的每一个相交。
3.根据权利要求2所述的成像装置，其中
第一栅极区域到所述平面上的正交投影与第三栅极区域到所述平面上的正交投影相同，并且
第二栅极区域到所述平面上的正交投影与第四栅极区域到所述平面上的正交投影相同。
4.根据权利要求1所述的成像装置，其中
具有与第三栅极区域和第四栅极区域相同导电类型的区域在整个所述半导体区域中从第三栅极区域在空间上延续到第四栅极区域。
5.根据权利要求1所述的成像装置，其中
在所述半导体区域与第三栅极区域之间和/或在所述半导体区域与第四栅极区域之间形成耗尽层。
6.根据权利要求1所述的成像装置，其中
沟道区域包括被设置在源极区域与所述半导体区域之间的第三区域，并且
源极区域的杂质密度高于第三区域的杂质密度。
7.一种成像装置，包括：
设在半导体衬底中的结型场效应晶体管，
其中
所述结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域、第二导电类型的第一栅极区域、第二导电类型的第二栅极区域、第二导电类型的第三栅极区域以及第二导电类型的第四栅极区域，
第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上，
第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上，
第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上，
第一栅极区域被设置在所述表面与第三栅极区域之间，
第二栅极区域和第四栅极区域被设置在所述深度方向上，
第二栅极区域被设置在所述表面与第四栅极区域之间，
沟道区域包括被设置在第一栅极区域与第三栅极区域之间的第一区域和被设置在第二栅极区域与第四栅极区域之间的第二区域，
源极区域被设置在第一栅极区域与第二栅极区域之间，并且
设有第一导电类型的半导体区域以从第三栅极区域在空间上延续到第四栅极区域。
8.根据权利要求7所述的成像装置，其中
形成耗尽层以从第三栅极区域在空间上延续到第四栅极区域。
9.一种成像装置，包括：
设在半导体衬底中的结型场效应晶体管，
其中
所述结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域和第二导电类型的半导体区域，
沟道区域被设置在所述半导体区域与半导体衬底的表面之间，
源极区域的至少一部分被设置在沟道区域与所述表面之间，
所述半导体区域包括第一部分、第二部分和第三部分，
所述第一部分的杂质密度低于所述第二部分的杂质密度并且低于所述第三部分的杂质密度，
所述第一部分被设置在所述第二部分与所述第三部分之间，并且
所述第一部分到与所述表面平行的平面上的正交投影与源极区域到所述平面上的正交投影重叠。
10.根据权利要求9所述的成像装置，其中
所述第二部分和所述第三部分中的每一个与沟道区域形成P-N结。
11.根据权利要求9所述的成像装置，其中
源极区域的杂质密度高于沟道区域的杂质密度。
12.根据权利要求9所述的成像装置，其中
所述结型场效应晶体管包括被设置在所述表面与沟道区域之间的第二导电类型的栅极区域。
13.一种成像系统，包括：
根据权利要求1所述的成像装置；以及
信号处理单元，被配置为处理从所述成像装置输出的信号。
14.一种成像装置的制造方法，该成像装置包括设在半导体衬底中的结型场效应晶体管，所述制造方法包括：
通过利用限定第一开口的第一掩模以第一杂质掺杂所述半导体衬底来形成所述结型场效应晶体管的栅极区域；以及
利用限定第二开口的第二掩模，以具有与第一杂质相同的导电类型的第二杂质来掺杂处于与栅极区域的至少一部分相同的深度处的区域，
其中
第一开口包括由所述第一掩模划分的多个子开口，
第二开口到与所述半导体衬底的表面平行的平面上的正交投影与第一掩模的被设置在所述子开口之间的部分到所述平面上的正交投影至少部分重叠。
15.根据权利要求14所述的制造方法，还包括：
通过利用限定第三开口的第三掩模以第三杂质掺杂所述半导体衬底来形成所述结型场效应晶体管的沟道区域；
其中
所述子开口到所述平面上的正交投影中的每一个与第三开口到所述平面上的正交投影相交。
16.根据权利要求14所述的制造方法，其中
栅极区域包括被设置在彼此不同的深度处的表面栅极区域和掩埋栅极区域，
形成栅极区域包括以彼此不同的注入能量执行的多次离子注入，每次离子注入使用第一掩模，并且
在与所述掩埋栅极区域的至少一部分相同的深度处掺杂第二杂质。
17.根据权利要求16所述的制造方法，还包括：
形成所述结型场效应晶体管的被设置在表面栅极区域与掩埋栅极区域之间的沟道区域。
18.根据权利要求17所述的制造方法，其中
通过利用限定第三开口的第三掩模以第三杂质掺杂所述半导体衬底来形成沟道区域，并且
所述子开口到所述平面上的正交投影中的每一个与第三开口到所述平面上的正交投影相交。
19.根据权利要求16所述的制造方法，还包括：
形成所述结型场效应晶体管的被设置在与所述多个子开口相对应地形成的表面栅极区域之间的源极区域。
20.根据权利要求14所述的制造方法，还包括：
通过利用限定第四开口的第四掩模以第四杂质掺杂所述半导体衬底来形成所述结型场效应晶体管的源极区域，
其中
第四开口到所述平面上的正交投影与第一掩模的被设置在所述子开口之间的部分到所述平面上的正交投影重叠，并且
第四开口到所述平面上的正交投影与第二开口到所述平面上的正交投影重叠。
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