KR20070116097A - 반도체 장치, 반도체 장치의 제조 방법, 및 덮개 프레임 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 및 덮개 프레임 Download PDF

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KR20070116097A
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semiconductor chip
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히로시 사이또
도시히사 스즈끼
마사요시 오무라
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야마하 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 덮개와, 이 기체의 제1 면에 고정된 반도체 칩과, 상기 기체의 상기 제1 면에 상기 반도체 칩을 덮도록 형성되고, 상기 반도체 칩이 내포되는 중공의 제1 공간부를 형성함과 함께, 상기 제1 공간부의 외방으로 연장하고 선단에 개구단을 가지며 또한 상기 제1 공간부와 연통하는 대략 원통 형상의 개구부가 형성된 칩 피복 덮개와, 이 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하며 또한 상기 개구단을 노출하도록 상기 기체를 덮고, 상기 기체와 상기 칩 피복 덮개를 일체적으로 고정하는 제1 수지 몰드부로 구성된다.
수지 몰드부, 반도체 칩, 덮개 프레임, 실드 부재, 와이어 본딩, 패드 전극, 은 페이스트, 인젝션 성형법

Description

반도체 장치, 반도체 장치의 제조 방법, 및 덮개 프레임{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND COVER FRAME}
본 발명은, 음압 센서 칩이나 압력 센서 칩 등의 반도체 칩을 구비하는 반도체 장치, 그 제조 방법, 및 이것에 사용하는 덮개 프레임에 관한 것이다.
본원은, 2005년 3월 16일에 출원된 일본 특원 2005-74901호, 2005년 5월 11일에 출원된 일본 특원 2005-138371호, 2005년 7월 6일에 출원된 일본 특원 2005-197440호, 및 2005년 8월 29일에 출원된 일본 특원 2005-247498호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
종래, 실리콘 반도체를 이용하여 제조되는, 예를 들면 압력 센서나 실리콘 마이크 등의 반도체 장치는, 대략 직사각형 판 형상으로 형성되고, 그 표면으로부터 이면을 향하여 움푹 패인 오목 형상부가 형성된 반도체 센서 칩을 구비한다. 이러한 종류의 반도체 장치에서, 이 반도체 센서 칩은 프린트 기판 상에 실장된다. 이 반도체 센서 칩은, 오목 형상부에 의해 박막화된 부분이 다이어프램(가동 전극)으로 되고, 예를 들면 음압 등의 압력이 가해지면 이 다이어프램에 변위나 왜곡이 발생한다. 다이어프램에 형성한 예를 들면 브릿지 저항 회로가 이 변위나 왜곡을 전기 저항의 변화로서 파악하고, 변위나 왜곡(이하, 변위라고 함)의 크기에 따른 전기 저항의 변화를 기초로 압력을 검출한다.
이러한 종류의 반도체 장치는, 일반적으로, 다이어프램의 변위가 미소한 범위에서 사용할수록, 또한 다이어프램에 유체의 부착 등이 없을수록 정밀도나 재현성이 좋다고 하는 특징을 갖고 있다. 이 때문에, 반도체 장치에는, 다이어프램의 미소한 변위로 출력된 전기 신호를 증폭하는 오피앰프 등의 증폭기가 형성된다. 이 증폭기는 반도체 센서 칩과 함께 프린트 기판에 실장된다. 반도체 센서 칩과 증폭기를 동일 공간 내에 배치하도록 프린트 기판의 표면에 커버(덮개)를 씌워 패키지하고, 외부 환경으로부터 이들을 보호한다(예를 들면, 특허 문헌 1 참조).
이러한 반도체 장치에서는, 반도체 센서 칩과 증폭기를 동일 공간 내에 수용하는 커버에, 이 공간과 외부를 연통시키는 개구부가 형성된다. 이 개구부를 통하여, 외부에서 발생한 예를 들면 음압 등의 변동하는 압력은 공간 내에 유도되어, 반도체 센서 칩에 도달한다. 또한, 프린트 기판의 다이어프램의 바로 아래에 위치하는 부분에는, 프린트 기판의 표면으로부터 이면을 향하여 움푹 패인 오목부가 형성된다. 이 오목부에서 다이어프램 바로 아래에 공간이 형성됨으로써, 다이어프램이, 도달한 압력에 따른 변형량으로 올바르게 진동(변위)한다.
또한, 이러한 종류의 반도체 장치에서, 회로 기판 및 밀봉 수지 패키지에 형성된 관통 구멍을 통하여, 반도체 칩을 외부 공간에 연통시키는 것이 예를 들면, 특허 문헌 2에 개시되어 있다. 이 밀봉 수지 패키지에 형성되는 관통 구멍은, 예를 들면, 회로 기판의 관통 구멍에 연결된 통 형상의 파이프에 의해 구성되어 있다.
이러한 종류의 반도체 장치의 밀봉 수지 패키지는, 이것을 형성하기 위한 캐비티를 갖는 금형에, 반도체 칩이나 파이프를 부착한 회로 기판을 수용하고, 이 캐비티에 용융한 수지를 유입시킴으로써 형성된다.
따라서, 밀봉 수지 패키지를 형성하는 용융 수지의 흐름에 의해 회로 기판에 대한 파이프의 위치가 어긋나는 것을 방지함과 함께, 파이프와 회로 기판의 간극에 용융 수지가 유입되는 것을 방지할 필요가 있다. 이 때문에, 종래에서는, 밀봉 수지 패키지를 형성하기 전에, 미리 파이프를 회로 기판에 고정하고 있다. 이 파이프의 고정은, 예를 들면, 파이프를 회로 기판의 관통 구멍에 고정시키거나, 용접하거나, 납땜을 하거나, 접착제로 접착하는 등의 방법에 의해 행하여진다.
또한, 종래, 반도체 장치에는, 가속도 센서 칩 등, 가동부를 갖는 반도체 칩을 구비한 것이 있다. 이러한 종류의 반도체 장치에서는, 반도체 칩을 고정한 회로 기판과 수지체(수지 몰드부) 사이에 중공의 공간부 공간을 형성하고, 이 공간부에 반도체 칩을 배치하고 있다(예를 들면, 특허 문헌 3 참조). 공간부는, 회로 기판의 표면에 반도체 칩을 덮는 덮개를 배치함으로써 형성된다.
이러한 종류의 반도체 장치의 수지체는, 이것을 형성하기 위한 캐비티를 갖는 금형에, 반도체 칩 및 덮개를 부착한 회로 기판을 수용하고, 이 캐비티에 용융한 수지를 유입시킴으로써 형성된다. 이 수지체의 형성에서는, 수지체를 형성하는 용융 수지의 흐름에 의해, 회로 기판에 대한 덮개의 위치가 어긋나는 것을 방지함과 함께, 공간부에 용융 수지가 유입되는 것을 방지할 필요가 있다. 따라서, 종래에서는, 이 수지체를 형성하기 전에, 덮개를 회로 기판의 표면에 접착하는 공정이 나, 회로 기판에 덮개의 단부를 지지하기 위한 오목부나 지지부를 형성하는 공정을 행하고 있다.
특허 문헌 1 : 일본 특허 공표 2004-537182호 공보
특허 문헌 2 : 일본 특허 공개평 9-119875호 공보
특허 문헌 3 : 일본 특허 공개평 8-64709호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 특허 문헌 1에 기재된 종래의 반도체 장치에서는, 반도체 칩의 특성에 따라서 회로 기판에 형성되는 오목부의 사이즈를 변경할 필요가 있었다. 그 때문에, 회로 기판의 제조가 번거롭게 되어, 반도체 장치의 제조 효율이 저하함과 함께, 반도체 장치의 제조 코스트가 증가한다고 하는 문제가 있었다.
또한, 커버는, 반도체 센서 칩이나 증폭기가 형성된 프린트 기판의 동일한 표면에, 반도체 센서 칩이나 증폭기의 상방에 공간을 형성하면서 이들을 피복한다. 이 커버의 형성 시에, 반도체 센서 칩이나 증폭기, 또는 각각을 전기적으로 접속하는 와이어 등에 접촉하게 되어 이들이 손상되는 경우가 있다고 하는 문제가 있었다. 또한, 이 커버는, 그 선단부를 프린트 기판에 예를 들면 접착제만으로 고착하여 유지되어 있기 때문에, 예를 들면 충격 등이 부가되었을 때에 어긋나게 되는 경우도 있으며, 반도체 장치의 내구성, 나아가서는 반도체 장치의 신뢰성의 저하를 초래한다고 하는 문제도 있었다.
또한, 수지 패키지를 갖는 특허 문헌 2에 기재된 반도체 장치를 제조할 때에 는, 회로 기판에 관통 구멍을 형성하는 공정이나 파이프를 회로 기판에 고정하는 공정이 필요로 된다. 그 때문에, 반도체 장치의 제조 코스트가 증가함과 함께, 반도체 장치의 제조 효율이 저하한다고 하는 문제가 있었다.
또한, 특허 문헌 3에 기재된 반도체 장치를 제조할 때에는, 덮개를 회로 기판에 접착하는 공정이나, 회로 기판에 오목부나 지지부를 형성하는 공정이 필요로 되기 때문에, 반도체 장치의 제조 코스트가 증가한다고 하는 문제가 있었다.
본 발명은, 상술한 사정을 감안하여 이루어진 것으로서, 제조 코스트의 삭감, 및, 제조 효율의 향상 및 내구성의 향상을 도모할 수 있는 반도체 장치, 그 제조 방법, 및 이것에 사용하는 덮개 프레임을 제공하는 것을 목적으로 하고 있다.
<과제를 해결하기 위한 수단>
본 발명의 반도체 장치는,
기체와,
상기 기체의 제1 면에 고정된 반도체 칩과,
상기 기체의 상기 제1 면에 상기 반도체 칩을 덮도록 형성되고, 상기 반도체 칩이 내포되는 중공의 제1 공간부를 형성함과 함께, 상기 제1 공간부의 외방으로 연장되고 선단에 개구단을 가지며 또한 상기 제1 공간부와 연통하는 대략 원통 형상의 개구부가 형성된 칩 피복 덮개와,
상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하며 또한 상기 개구단을 노출시키도록 상기 기체를 덮고, 상기 기체와 상기 칩 피복 덮개를 일체적으로 고정하는 제1 수지 몰드부를 갖는다.
본 발명의 반도체 장치에서, 상기 기체는 회로 기판이고, 상기 반도체 칩은 상기 회로 기판에 전기적으로 접속되어도 된다.
본 발명의 반도체 장치에서, 상기 기체는 리드 프레임으로부터 분리된 스테이지부이고,
상기 반도체 장치는 상기 스테이지부의 주위에 배치되고 일단을 상기 제1 수지 몰드부로부터 노출시키도록 상기 제1 수지 몰드부에 의해 고정된 전기 접속용 리드를 갖고, 상기 반도체 칩은 상기 제1 공간부 내에서 상기 전기 접속용 리드에 전기적으로 접속되어도 된다.
본 발명의 반도체 장치는, 상기 스테이지부의 상기 반도체 칩의 탑재 위치에 형성되고, 상기 제1 면으로부터 상기 제1 면과 반대측의 제2 면까지 상기 스테이지의 두께 방향으로 관통하는 칩용 관통 구멍과,
상기 스테이지부의 상기 제2 면에 형성되고, 상기 칩용 관통 구멍에 연통하는 제2 공간부를 형성하도록 상기 스테이지부의 상기 제2 면에 일체적으로 고정된 제2 수지 몰드부를 가져도 된다.
본 발명의 반도체 장치에서, 상기 제2 공간부가, 상기 스테이지부의 제2 면을 덮는 스테이지 피복 덮개에 의해 형성되어도 된다.
본 발명의 반도체 장치에서, 상기 반도체 칩에는 다이어프램이 형성되고, 상기 칩용 관통 구멍은 상기 다이어프램에 대향하여 형성되며,
상기 스테이지부에는 상기 제2 면측으로 변위하는 연결 리드가 연결되고, 상기 제2 수지 몰드부는, 상기 전기 접속용 리드 및 상기 연결 리드를 내포하도록 상 기 스테이지부의 상기 제2 면에 고정되어도 된다.
또한, 본 발명의 반도체 장치는,
제1 및 제2 면을 갖는 스테이지부와,
상기 스테이지부에 형성되고 상기 제1 및 제2 면을 두께 방향으로 관통하는 칩용 관통 구멍과,
상기 스테이지부의 상기 제1 면이며 또한 상기 칩용 관통 구멍이 형성된 위치에 고정된 반도체 칩과,
상기 스테이지부의 상기 제1 면에 상기 반도체 칩을 덮도록 형성되고, 상기 반도체 칩이 내포되는 중공의 제1 공간부를 형성하는 칩 피복 덮개와,
상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하도록 상기 스테이지부의 상기 제1 면을 덮음과 함께, 상기 스테이지부의 상기 제2 면에서 상기 칩용 관통 구멍에 연통하는 제2 공간부 및 상기 제2 공간부를 외부에 연통하는 개구부를 형성하도록 상기 스테이지부의 상기 제2 면을 덮고, 상기 스테이지부와 상기 칩 피복 덮개를 일체적으로 고정하는 수지 몰드부를 갖는다.
이 반도체 장치에서는, 상기 반도체 칩에는 다이어프램이 형성되고, 상기 칩용 관통 구멍은 상기 다이어프램에 대향하여 형성되며, 상기 스테이지부에는 상기 스테이지부의 상기 제2 면측으로 변위하는 연결 리드가 연결되고, 상기 스테이지부의 주변에는 전기 접속용 리드가 배치되며,
상기 수지 몰드부는, 상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하도록 상기 스테이지부의 상기 제1 면을 덮는 제1 수지층과, 상기 스테이지부의 상 기 제2 면에서 상기 제2 공간부 및 상기 개구부를 형성하고 상기 전기 접속용 리드 및 상기 연결 리드를 내포하도록 상기 스테이지부의 상기 제2 면을 덮는 제2 수지층을 가져도 된다.
또한 본 발명의 반도체 장치는,
회로 기판과, 상기 회로 기판에 그 두께 방향의 일면측에 겹쳐서 고정됨과 함께 전기 접속되는 반도체 칩과,
상기 회로 기판의 상기 일면측에 겹쳐서 배치됨과 함께 상기 반도체 칩을 덮는 덮개 프레임과,
상기 덮개 프레임을 통하여 상기 반도체 칩과의 사이에 중공의 공간부를 형성하여 배치됨과 함께, 상기 회로 기판 및 상기 덮개 프레임을 일체적으로 고정하는 수지 몰드부를 구비하고,
상기 덮개 프레임에는, 상기 회로 기판에 형성하여 상기 공간부를 형성하는 덮개와, 상기 덮개로부터 상기 공간부 상면으로부터 외방측으로 돌출하여 상기 두께 방향으로 연장됨과 함께 그 선단부가 상기 수지 몰드부의 외방에 노출되는 돌기부가 형성된다.
<발명의 효과>
본 발명에 따른 반도체 장치에서, 개구부의 개구단이 수지 몰드부로부터 외방에 노출되는 것은, 금형을 이용하여 수지 몰드부를 형성할 때에, 개구부의 개구단을 금형에 맞닿게 하기 때문이다. 즉, 이 반도체 장치를 제조할 때에는, 수지 몰드부 형성용의 한 쌍의 금형에 의해 회로 기판 및 덮개 프레임을 회로 기판의 두 께 방향으로부터 사이에 끼워넣는다. 여기서, 대략 통 형상으로 형성된 덮개 프레임의 개구부는, 덮개의 상단부로부터 회로 기판에 대하여 더 이격하는 방향으로 연장되어 있기 때문에, 한 쪽의 금형이 개구부의 개구단에 맞닿고, 한 쪽의 금형과 덮개의 상단부 사이에는 간극이 형성된다.
또한, 한 쌍의 금형에 의해 사이에 끼워넣어지기 때문에, 개구부가 회로 기판을 향하여 압압된다. 그리고, 이 개구부의 압압에 의해, 회로 기판에 접하는 덮개의 하단부가 회로 기판에 압박되기 때문에, 덮개의 하단부와 회로 기판의 간극을 막을 수 있다. 또한, 개구부의 개구단도 한 쪽의 금형에 맞닿기 때문에, 개구부의 개구단을 한 쪽의 금형에 의해 막을 수 있다. 이상의 점으로부터, 공간부가 외방에 대하여 밀폐된다.
이 한 쌍의 금형에 의한 끼워넣음 후에, 한 쪽의 금형, 덮개, 개구부 및 회로 기판에 의해 획정되는 수지 형성 공간에 용융 수지를 주입함으로써, 개구부의 선단부를 외방에 노출시킨 수지 몰드부가 형성된다. 이 때, 덮개의 하단부와 회로 기판의 간극, 및, 한 쪽의 금형과 개구부의 개구단의 간극은, 한 쪽의 금형에 의한 개구부의 압압에 의해 막혀 있기 때문에, 수지 형성 공간에 주입된 용융 수지가 공간부에 유입되는 것을 방지할 수 있다.
또한, 한 쌍의 금형으로 덮개 프레임을 회로 기판에 압박함으로써, 덮개 프레임과 회로 기판의 상대적인 위치를 고정할 수 있다. 따라서, 수지 몰드부를 형성할 때에, 수지 형성 공간에 주입된 용융 수지에 의해 덮개 프레임이 회로 기판에 대하여 움직이는 것을 방지할 수 있다.
또한, 상술한 반도체 장치에 따르면, 반도체 칩이, 다이어프램을 구비하는 음압 센서 칩이나 압력 센서 칩 등으로 이루어지는 경우에는, 음향 등의 압력 변동이 외방으로부터 개구부, 및 스테이지부의 칩용 관통 구멍을 통하여 다이어프램에 도달하였을 때에, 이 압력 변동에 기초하여 반도체 칩의 다이어프램이 진동함으로써, 상기 압력 변동을 검출할 수 있다.
칩 피복 덮개 또는 칩 피복 덮개에 의해 획정되는 제1 또는 제2 공간부의 용적은, 스테이지부의 설계를 변경하지 않고, 덮개만의 형상이나 크기에 따라서 용이하게 변경할 수 있다. 따라서, 제1 또는 제2 공간부의 용적을 충분히 확보할 수 있어, 다이어프램의 진동에 기초하는 제1 또는 제2 공간부의 압력 변화를 작게 억제할 수 있다. 이 때문에, 반도체 칩의 다이어프램은, 제1 또는 제2 공간부의 압력 변화의 영향을 받지 않고, 외방으로부터의 음향 등의 압력 진동에 비례한 변형량으로 올바르게 진동시킬 수 있다.
또한, 스테이지부가 연결 리드에 의해 들어올림 상태에서 지지된 실시 양태에서는, 제2 수지층의 층두께를 크게 취할 수 있다. 이 제2 수지층의 형성 시에 금형의 돌기부를 스테이지부의 아래쪽으로 연장시켜, 제2 공간부를 큰 용량으로 형성할 수 있다. 따라서, 다이어프램의 진동에 수반하여 발생하는 칩 관통 구멍과 제2 공간부의 압력 변화를 작게 억제할 수 있어, 다이어프램의 변형이 저해되는 것을 방지할 수 있다. 이에 의해, 다이어프램을 가해진 압력에 따른 변형량으로 올바르게 진동시키는 것이 가능하게 되어, 이 반도체 장치에서 검출한 압력을 정확한 것으로 할 수 있다.
또한, 덮개에 돌기부가 형성된 반도체 장치에서, 돌기부의 선단부가 수지 몰드부로부터 외방에 노출되는 것은, 금형을 이용하여 수지 몰드부를 형성할 때에, 돌기부의 선단부를 금형에 맞닿게 하기 때문이다. 즉, 이 반도체 장치를 제조할 때에는, 수지 몰드부 형성용의 한 쌍의 금형에 의해 회로 기판 및 덮개 프레임을 회로 기판의 두께 방향으로부터 사이에 끼워넣는다. 덮개 프레임의 돌기부는, 덮개의 상단부로부터 회로 기판에 대하여 더욱 이격하는 방향으로 연장되어 있기 때문에, 한 쪽의 금형이 돌기부의 선단부에 맞닿고, 한 쪽의 금형과 덮개의 상단부 사이에는 간극이 형성된다.
한 쌍의 금형으로 사이에 끼워넣기 때문에, 돌기부는 회로 기판을 향하여 압압된다. 이 돌기부의 압압에 의해, 회로 기판에 접하는 덮개의 하단부가 회로 기판에 압박되기 때문에, 덮개의 하단부와 회로 기판의 간극을 막을 수 있다. 즉, 공간부가 외방에 대하여 밀폐된다.
이 한 쌍의 금형에 의한 끼워넣음 후에, 한 쪽의 금형, 덮개 및 회로 기판에 의해 획정되는 수지 형성 공간에 용융 수지를 주입함으로써, 돌기부의 선단부를 외방에 노출시킨 수지 몰드부가 형성된다. 이 때, 덮개의 하단부와 회로 기판의 간극은 돌기부의 압압력에 의해 막혀 있기 때문에, 수지 형성 공간에 주입된 용융 수지가 공간부에 유입되는 것을 방지할 수 있다.
또한, 한 쌍의 금형으로 덮개 프레임을 회로 기판에 압박함으로써, 덮개 프레임과 회로 기판의 상대적인 위치를 고정할 수 있다. 따라서, 수지 몰드부를 형성할 때에, 수지 형성 공간에 주입된 용융 수지에 의해 덮개 프레임이 회로 기판에 대하여 움직이는 것을 방지할 수 있다.
따라서 본 발명에 따르면, 반도체 칩을 덮는 덮개 프레임을 회로 기판에 고정하는 공정이나, 회로 기판에 관통 구멍을 형성하는 공정이 불필요로 되기 때문에, 공간부에 배치된 반도체 칩을 외방 공간에 연통시킨 반도체 장치의 제조 코스트 삭감, 및, 제조 효율의 향상을 도모할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 2는 도 1에 도시된 본 발명의 제1 실시 형태에 따른 반도체 장치에 이용되는 반도체 칩의 일례를 도시하는 단면도.
도 3은 도 1에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 4는 도 1에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 5는 도 1에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 7은 본 발명의 실시 형태에 따른 반도체 장치를 반송하는 방법의 일례를 도시하는 단면도.
도 8은 스테이지부의 일면으로부터 본 본 발명의 제3 실시 형태에 따른 반도체 장치를 도시하는 평단면도.
도 9는 스테이지부의 다른 면으로부터 본 본 발명의 제3 실시 형태에 따른 반도체 장치를 도시하는 평단면도.
도 10은 본 발명의 제3 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 11은 도 10에 도시된 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조에 사용하는 리드 프레임을 도시하는 평면도.
도 12는 도 10에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 13은 도 10에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 14는 본 발명의 제3 실시 형태에 따른 반도체 장치에서의 관통 전극의 변형예를 도시하는 측단면도.
도 15는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제1 변형예를 도시하는 측단면도.
도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제2 변형예를 도시하는 측단면도.
도 17은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제3 변형예를 도시하는 측단면도.
도 18은 스테이지부의 일면으로부터 본 본 발명의 제4 실시 형태에 따른 반도체 장치를 도시하는 평단면도.
도 19는 스테이지부의 다른 면으로부터 본 본 발명의 제4 실시 형태에 따른 반도체 장치를 도시하는 평단면도.
도 20은 본 발명의 제4 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 21은 본 발명의 제5 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 22는 본 발명의 제6 실시 형태에 따른 반도체 장치를 도시하는 평면도.
도 23은 도 23에 도시된 본 발명의 제6 실시 형태에 따른 반도체 장치를 도 시하는 측단면도.
도 24는 도 23에 도시된 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조에 이용되는 리드 프레임을 도시하는 평면도.
도 25는 도 24에 도시된 리드 프레임을 도시하는 단면도.
도 26은 도 23에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 27은 도 23에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 28은 도 23에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 29는 본 발명의 제6 실시 형태에 따른 반도체 장치의 변형예를 도시하는 측단면도.
도 30은 본 발명의 제6 실시 형태에 따른 반도체 장치의 변형예의 제조 방법을 도시하는 측단면도.
도 31은 본 발명의 제7 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 32는 도 31에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 33은 도 31에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 34는 도 31에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 35는 본 발명의 제8 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
도 36은 도 35에 도시된 본 발명의 제8 실시 형태에 따른 반도체 장치에 이용되는 반도체 칩의 일례를 도시하는 단면도.
도 37은 도 35에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 38은 도 35에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 39는 도 35에 도시된 반도체 장치의 제조 방법을 도시하는 측단면도.
도 40은 도 35에 도시된 반도체 장치를 실장 기판에 탑재한 상태를 도시하는 측단면도.
도 41은 본 발명의 제9 실시 형태에 따른 반도체 장치를 도시하는 측단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 51, 101, 169, 174, 197, 150, 200A, 200B, 301, 351 : 반도체 장치
3, 4 : 회로 기판
103, 187, 201 : 스테이지부
5, 107, 205 : 반도체 칩
7, 307 : 덮개 프레임
9, 117, 204, 210 : 수지 몰드부
17, 209, 317 : 덮개
113, 177, 193, 155 : 칩 피복 덮개
115, 189, 158 : 스테이지 피복 덮개
19, 141, 157, 209i, 361a : 개구부
25, 55, 154, 159, 208, 212 : 공간부
103c, 201c : 칩 관통 구멍
E, F, 100E, 100F, 200E, 200F, 200M, 200N, 200G, 200H, 200O, 200P, 300E, 300F : 금형
<발명을 실시하기 위한 최량의 형태>
도 1 내지 도 5는, 본 발명의 제1 실시 형태를 도시하고 있다. 도 1에 도시하는 바와 같이, 본 반도체 장치(1)는, 회로 기판(3)과, 회로 기판(3)의 두께 방향의 일단측에 겹쳐서 배치된 반도체 칩(5), 덮개 프레임(7) 및 수지 몰드부(9)를 구비하고 있다.
반도체 칩(5)은, 대략 판 형상으로 형성되어 있고, 그 이면(5a)이 회로 기판(3)의 일단측에 위치하는 표면(3a) 상에 접착 고정되어 있다. 이 반도체 칩(5)은, 예를 들면, 음압 센서 칩으로 이루어진다.
즉, 반도체 칩(5)은, 도 2에 도시하는 바와 같이, 실리콘 기판(10)의 표면(10a)에 다층 배선판(11)을 적층하고, 이들 실리콘 기판(10) 및 다층 배선판(11)의 두께 방향에 걸쳐 관통하는 관통 구멍(10b, 11b)에 배치된 컨덴서 유닛(12)을 구비하여 구성되어 있다. 컨덴서 유닛(12)은, 관통 구멍(10b, 11b)의 내면으로부터 돌출하는 진동 전극판(13) 및 고정 전극판(14)으로 구성되어 있고, 고정 전극판(14)은, 진동 전극판(13)에 대하여 미소한 간극을 개재하여 두께 방향으로 겹치도록 배치되어 있다. 이들 진동 전극판(13) 및 고정 전극판(14)은, 실리콘 기판(10)과 다층 배선판(11) 사이에 배치되어 있다.
이 컨덴서 유닛(12)에서는, 다층 배선판(11)의 표면(5b) 측으로부터 관통 구멍(11b)에 입사한 음이나 압력 변화에 기초하여 진동 전극판(13)이 진동하였을 때에, 이 진동에 기초하는 진동 전극판(13)과 고정 전극판(14)의 간극의 변화를, 진동 전극판(13)과 고정 전극판(14) 사이의 정전용량의 변화로서 출력하도록 되어 있다.
또한, 다층 배선판(11)의 표면(5b)에는, 복수의 패드 전극(15)이 노출하여 형성되어 있다. 이들 패드 전극(15)은, 반도체 칩(5)에 전력을 공급하는 역할이나, 컨덴서 유닛(12)으로부터 취출된 출력 신호를 외부에 전달하는 단자로서의 기능을 갖는다.
도 1에 도시하는 바와 같이, 덮개 프레임(7)은, 내열성을 갖는 열경화성 수지로 형성되어 있고, 반도체 칩(5)을 덮도록 회로 기판(3)의 표면(3a)에 배치되는 덮개(17)와, 덮개(17)로부터 일체적으로 돌출하는 대략 통 형상의 개구부(19)를 구비하고 있다.
덮개(17)는, 회로 기판(3)의 표면(3a)으로부터 두께 방향으로 이격한 위치에 배치되는 대략 판 형상의 상벽(상단부)(21)과, 상벽(21)의 주연으로부터 회로 기판(3)의 표면(3a)을 향하여 돌출하는 측벽(23)을 구비하고 있다. 즉, 덮개(17)는, 이들 상벽(21) 및 측벽(23)에 의해 측벽(23)의 선단부(23a) 측에 개구하는 대략 오목 형상으로 형성되어 있다. 그리고, 측벽(23)의 선단부(23a)를 반도체 칩(5)의 주연에 위치하는 회로 기판(3)의 표면(3a)에 배치한 상태에서는, 회로 기판(3)의 표면(3a)과, 상벽(21) 및 측벽(23)의 내면(21a, 23b)에 의해 중공의 공간부(25)가 획정된다. 또한, 이 상태에서는, 상벽(21)이, 덮개(17) 중 회로 기판(3)의 표면(3a)으로부터 가장 이격하여 위치하고 있고, 또한, 상벽(21) 및 측벽(23)의 내면(21a, 23b)이, 반도체 칩(5)에 닿지 않도록 위치하고 있다.
대략 통 형상의 개구부(19)는, 상벽(21)의 중앙 부분으로부터 돌출하고 있고, 상벽(21)보다도 회로 기판(3)의 표면(3a)으로부터 더욱 이격하는 방향으로 연 장되어 있다. 이 개구부(19)는, 공간부(25)를 수지 몰드부(9)의 외방에 개구시키는 역할을 하고 있으며, 이 개구부(19)의 삽입 관통 구멍(19a)을 통하여 반도체 칩(5)의 표면(5b)이 외방에 노출하고 있다.
또한, 개구부(19)는, 회로 기판(3)의 표면(3a)이나 상벽(21)의 외면(21b)에 대하여 직립하여 연장되어 있고, 덮개(17)에 대하여 탄성 변형 가능하게 되어 있다. 즉, 개구부(19)는, 덮개(17)의 상벽(21)과의 연결 부분에 형성된 변형부(26)를 탄성 변형시킴으로써, 회로 기판(3)의 표면(3a)의 직교 방향으로 탄성적으로 이동시킬 수 있다.
또한, 이 덮개 프레임(7)에는, 공간부(25)에 대향하는 상벽(21) 및 측벽(23)의 내면(21a, 23b)에 형성된 박막 형상의 실드부(27)가 형성되어 있다. 이 실드부(27)는, 구리나 은 등의 도전성을 갖는 도전성 페이스트를 상벽(21) 및 측벽(23)의 내면(21a, 23b), 및, 개구부(19)의 삽입 관통 구멍(19a)의 내면에 걸쳐 도포 혹은 분무를 하여 이루어진다. 즉, 덮개(17) 및 개구부(19)는, 이 실드부(27)에 의해 도전성을 부여받는다. 또한, 실드부(27)는, 덮개(17)의 측벽(23)의 선단부(23a)까지 연장하여 형성되어 있고, 덮개 프레임(7)을 배치한 상태에서, 회로 기판(3)의 표면(3a) 상에 접하게 되며, 공간부(25)는 이 실드부(27)에 의해 덮여진다.
또한, 이 덮개 프레임(7)에는, 상벽(21)의 주연으로부터 상벽(21)의 길이 방향으로 일체적으로 연장되는 한 쌍의 연결부(29)가 형성되어 있다.
회로 기판(3)에는, 대략 판 형상으로 형성되어 있고, 표면(3a)에 배치된 복 수의 패드 전극(31)과, 회로 기판(3)의 두께 방향의 타단측에 위치하는 이면(3b)에 배치된 복수의 땜납 볼(전극부)(33)과, 회로 기판(3)의 내부에 배치되고, 복수의 패드 전극(31) 및 땜납 볼(33)을 개개로 전기적으로 접속하는 배선부(35)이 형성되어 있다. 이 배선부(35)는, 예를 들면 동박으로 형성되어 있다.
패드 전극(31)은, 반도체 칩(5)의 패드 전극(15)과 와이어(37)에 의해 전기적으로 접속하는 것으로서, 반도체 칩(5)의 배치 영역의 주위에 배치됨과 함께 공간부(25)에 노출하고 있다. 이 패드 전극(31)은, 예를 들면, 동박에 두께 3∼5㎛의 니켈(Ni) 및 두께 0.5㎛의 금(Au)의 도금을 실시한 것으로 이루어진다.
땜납 볼(33)은, 대략 구체 형상으로 형성되어 있고, 회로 기판(3)의 이면(3b)으로부터 돌출하고 있다.
또한, 회로 기판(3)의 표면(3a)에는, 도전성을 갖는 박막 형상의 실드 부재(39)가 형성되어 있다. 이 실드 부재(39)는, 회로 기판(3)의 표면(3a) 중, 공간부(25)와 대향하는 영역, 반도체 칩(5)의 배치 영역, 및 덮개(17)의 측벽(23)의 선단부(23a)를 배치하는 영역에 걸쳐 형성되어 있다. 즉, 덮개 프레임(7)을 회로 기판(3)의 표면(3a)에 배치한 상태에서는, 실드 부재(39)가 덮개 프레임(7)의 실드부(27)에 접촉하게 되어 있다. 따라서, 실드 부재(39)는, 덮개 프레임(7)의 실드부(27)와 함께 반도체 칩(5)을 포함하여 공간부(25)를 둘러싸도록 구성된다.
또한, 이상의 점으로부터 전술한 반도체 칩(5)은, 이 실드 부재(39)를 개재하여 회로 기판(3)의 표면(3a)에 고정되며, 또한, 덮개 프레임(7)의 측벽(23)의 선단부(23a)도, 이 실드 부재(39)를 개재하여 회로 기판(3)의 표면(3a)에 배치된다. 단, 이 실드 부재(39)에는, 회로 기판(3)의 패드 전극(31)이 공간부(25)에 노출되도록, 이 각 패드 전극(31)을 피하는 구멍(39a)이 형성되어 있으며, 실드 부재(39)와 패드 전극(31)은 전기적으로 절연되어 있다.
수지 몰드부(9)는, 회로 기판(3)의 표면(3a), 및, 내면(21a, 23b)과 반대측에 위치하는 덮개(17)의 외면(21b, 23c)에 접함과 함께 덮개 프레임(7)의 개구부(19) 및 연결부(29)를 감싸고 있고, 회로 기판(3) 및 덮개 프레임(7)을 일체적으로 고정하고 있다. 또한, 덮개(17)로부터 돌출하는 개구부(19)의 개구단(19b), 및, 연결부(29)의 선단부(29a)는, 회로 기판(3)의 표면(3a)과 동일 방향을 향하는 수지 몰드부(9)의 표면(9a), 및, 이 표면(9a)에 인접하는 측면(9b)으로부터 각각 외방에 노출하고 있다.
즉, 이 수지 몰드부(9)는, 덮개(17)에 의해 형성되는 중공의 공간부(25)을 통하여 반도체 칩(5)을 피복하도록 구성되어 있다. 또한, 도 1에서, 수지 몰드부(9)는, 개구부(19)나 연결부(29)에 의해 분할하여 형성되어 있는 것처럼 도시되어 있지만, 실제로는, 이들 개구부(19)나 연결부(29)를 1개의 수지 몰드부(9)에 의해 감싸고 있고, 수지 몰드부(9)는 일체적으로 형성되어 있다.
다음으로, 이상과 같이 구성된 반도체 장치(1)의 제조 방법에 대하여 설명한다.
또한, 이 제조 방법에서는, 미리, 반도체 장치(1)를 구성하기 위한 복수의 패드 전극(31), 배선부(35) 및 실드 부재(39)로 이루어지는 유닛을 복수 형성한 1매의 회로 기판(3)을 준비해 둔다.
그리고, 각 실드 부재(39)를 개재하여 회로 기판(3)의 표면(3a)에 반도체 칩(5)을 각각 접착한다. 이 반도체 칩(5)의 접착은, 은 페이스트를 개재하여 반도체 칩(5)을 회로 기판(3)의 표면(3a)에 배치하고, 이 은 페이스트를 경화시킴으로써 행하여진다. 이 접착 종료 후에는, 회로 기판(3)이나 반도체 칩(5)의 표면(3a, 5b), 특히, 패드 전극(15, 31)에 부착되어 있는 오염물을 떨어뜨리는 플라즈마 크리닝을 실시한다. 그 후, 와이어 본딩에 의해 와이어(37)를 배치하여 반도체 칩(5) 및 회로 기판(3)의 패드 전극(15, 31)을 서로 전기적으로 접속한다.
그 후, 도 3에 도시하는 바와 같이, 연결부(29)에 의해 일체적으로 연결된 복수의 덮개 프레임(7)을 준비한다(프레임 준비 공정). 이 프레임 준비 공정에서는, 내열성을 갖는 열경화 수지를 이용하여 인젝션 성형법에 의해 상호 연결된 복수의 덮개 프레임(7)을 형성한다.
다음으로, 각 덮개(17)에 의해 각 반도체 칩(5)을 덮도록 복수의 덮개 프레임(7)을 회로 기판(3)의 표면(3a)에 겹쳐서 배치한다(프레임 배치 공정). 여기서, 각 연결부(29)는, 각 덮개 프레임(7)이 각 반도체 칩(5)을 덮는 소정 위치에 배치되도록 설정되어 있기 때문에, 복수의 반도체 칩(5)에 대한 각 덮개 프레임(7)의 위치 결정을 용이하게 행할 수 있다.
그리고, 회로 기판(3)의 이면(3b) 측에 평탄면 E1을 갖는 금형 E를 배치함과 함께, 회로 기판(3)의 표면(3a) 측에는, 표면 F1로부터 우묵하게 들어간 오목부 F2를 갖는 금형(한 쪽의 금형) F를 대향하여 배치한다. 즉, 이들 한 쌍의 금형 E, F는, 회로 기판(3)을 그 두께 방향으로부터 사이에 끼워넣도록 구성되어 있다.
또한, 이들 한 쌍의 금형 E, F를 배치함과 동시에, 회로 기판(3) 및 덮개 프레임(7)과 금형 F 사이에는, 수지 몰드부를 형성하는 수지와 금형 F의 이형성을 양호하게 하는 박막 형상의 시트 S를 배치해 둔다(시트 배설 공정). 이 시트 S는, 탄성 변형 가능하게 되어 있으며, 예를 들면 불소 수지로 형성되어 있다.
그 후, 금형 F를 금형 E에 근접시키는 방향으로 이동시키고, 도 4에 도시하는 바와 같이, 이들 한 쌍의 금형 E, F의 평탄면 E1 및 표면 F1에 의해 회로 기판(3)을 사이에 끼워넣음과 함께, 금형 F의 오목부 F2의 저면 F3에 의해 개구부(19)의 개구단(19b)을 막도록 개구부(19)를 회로 기판(3)을 향하여 압압한다(압압 공정). 이 압압 공정 시에는, 미리 시트 S를 금형 F의 저면 F3에 진공 흡착(화살표 a)시켜 둔다.
따라서, 이 압압 공정을 행한 상태에서는, 회로 기판(3)의 이면(3b)이 금형 E의 평탄면 E1에 접촉함과 함께, 회로 기판(3)의 표면(3a)이 시트 S를 개재하여 금형 F의 표면 F1에 접촉한다. 또한, 덮개 프레임(7)의 개구부(19)의 개구단(19b)이 시트 S를 개재하여 금형 F의 저면 F3에 맞닿는다. 이 맞닿음 시에는, 개구부(19)의 개구단(19b)이 시트 S에 압박되기 때문에, 시트 S가 탄성 변형한다. 또한, 개구부(19)는, 덮개(17)로부터 회로 기판(3)에 대하여 더욱 이격하는 방향으로 연장되어 있기 때문에, 금형 F와 덮개(17) 사이에는 간극이 형성된다.
이 압압 공정에서는, 개구부(19)를 통하여 회로 기판(3)에 접하는 덮개(17)의 선단부(23a)가 회로 기판(3)에 압박되기 때문에, 덮개(17)의 선단부(23a)와 회로 기판(3)의 간극을 막을 수 있다.
또한, 이 압압 공정에서는, 개구부(19)가 덮개(17)에 대하여 탄성 변형한다. 즉, 개구부(19)의 탄성력에 의해 덮개(17)의 선단부(23a)가 회로 기판(3)에 적절한 힘으로 압박되기 때문에, 덮개(17)의 선단부(23a)와 회로 기판(3)의 간극을 확실하게 막을 수 있다.
또한, 개구부(19)의 개구단(19b)도 개구부(19)의 탄성력에 의해 금형 F에 적절한 힘으로 압박되며, 또한, 금형 F의 저면 F3과 개구부(19)의 개구단(19b) 사이에 배치된 시트 S가 탄성 변형하기 때문에, 개구부(19)의 개구단(19b)과 금형 F의 저면 F3의 간극도 확실하게 막을 수 있다. 이상의 점으로부터, 공간부(25)가 외방에 대하여 밀폐된다.
또한, 이 압압 공정에서는, 한 쌍의 금형 E, F로 덮개 프레임(7)을 회로 기판(3)에 압박하고 있기 때문에, 덮개 프레임(7)과 회로 기판(3)의 상대적인 위치가 고정된다.
또한, 이 압압 공정에서는, 개구부(19)가 덮개(17)에 대하여 탄성 변형한다. 즉, 금형 F에 의해 덮개(17)를 회로 기판(3)에 압박하는 힘을 개구부(19)의 탄성 변형에 의해 흡수할 수 있다. 이 때문에, 금형 F에 의해 덮개 프레임(7)을 회로 기판(3)에 압박하는 힘이, 개구부(19)의 탄성 변형에 의해 덮개(17)에 잉여로 전달되는 것을 방지하여 덮개(17)가 변형하는 것을 방지할 수 있다.
또한, 압압 공정에서 개구부(19)의 개구단(19b)이 시트 S에 맞닿는 것을 고려하면, 개구부(19)의 개구단(19b)의 형상은 둥근 형상으로 하는 것이 바람직하다. 즉, 상기한 바와 같이 개구부(19)의 개구단(19b)을 구성함으로써, 개구부(19)의 개 구단(19b)이 시트 S에 파고들어, 시트 S에 절결이 형성되는 것을 방지하여, 이 절결에 기초하는 시트 S의 손상을 방지할 수 있다. 둥근 형상의 개구단(19b)의 형성은, 예를 들면, 프레임 준비 공정에서 행하면 된다.
그 후, 금형 F의 저면 F3에 의해 개구부(19)를 압압한 상태에서, 금형 F의 오목부 F2, 회로 기판(3), 복수의 덮개(17) 및 개구부(19)에 의해 형성되는 1개의 간극에, 에폭시 수지 등의 열경화 수지를 용융한 상태에서 주입하여, 회로 기판(3) 및 복수의 덮개 프레임(7)을 일체적으로 고정하는 수지 몰드부(9)를 형성한다(몰드 공정). 또한, 전술한 간극이란, 수지 몰드부(9)를 형성하기 위한 수지 형성 공간을 나타내고 있다. 또한, 이 수지 몰드부(9)는, 1개의 큰 수지 형성 공간의 단부로부터 순차적으로 용융 수지를 주입하는 트랜스퍼 성형법에 의해 형성된다.
이 몰드 공정에서는, 덮개(17)의 선단부(23a)와 회로 기판(3)의 간극이 개구부(19)의 압압력에 의해 막히며, 또한, 금형 F와 개구부(19)의 개구단(19b)의 간극이 개구부(19)의 가압력 및 시트 S의 탄성 변형에 의해 막혀 있기 때문에, 수지 형성 공간에 주입된 용융 수지가 공간부(25)에 유입되는 것을 방지할 수 있다. 또한, 이 몰드 공정에서는, 덮개 프레임(7)과 회로 기판(3)의 상대적인 위치가 이미 고정되어 있기 때문에, 수지 형성 공간에 주입되는 용융 수지에 의해 덮개 프레임(7)이 회로 기판(3)에 대하여 움직이는 것을 방지할 수 있다.
또한, 이 몰드 공정에서는, 용융 수지를 수지 형성 공간에 충전한 후에, 수지를 가열하여 경화시킴으로써, 도 5에 도시하는 바와 같이, 수지 몰드부(9)가 형성된다.
이 몰드 공정 후에는, 수지 몰드부(9)의 표면(9a)의 전체에 시트 형상의 다이싱 테이프(가리개 씰) D를 접착하고, 이 다이싱 테이프 D에 의해 개구부(19)의 개구단(19b)을 막는다(씰 접착 공정). 그 후, 블레이드 B에 의해 개개의 반도체 장치(1)로 분리하는 다이싱 공정을 행한다. 이 때, 수지 몰드부(9), 회로 기판(3) 및 연결부(29)는 절단하지만, 다이싱 테이프 D는 절단하지 않는다. 이 다이싱 테이프 D의 절단은, 다이싱 공정의 종료 후에 행하여진다.
마지막으로, 회로 기판(3)의 이면(3b)에 노출하는 배선부(35)에 땜납 볼(33)(도 1)을 부착함으로써, 반도체 장치(1)의 제조가 종료한다. 또한, 다이싱 테이프 D는, 휴대 전화기나 퍼스널 컴퓨터 등의 각종 전자 기기의 실장 기판에의 반도체 장치(1)의 탑재가 완료할 때까지 접착해 둔다.
반도체 장치(1)를 실장 기판에 탑재하는 경우에는, 회로 기판(3)의 이면(3b)을 실장 기판의 표면에 대향시키고, 땜납 볼(33)을 실장 기판의 표면에 형성된 랜드부에 배치한다. 그리고, 땜납 볼(33)을 가열하면서 반도체 장치(1)를 실장 기판의 표면에 압박함으로써, 땜납 볼(33)이 랜드부에 고정됨과 함께 전기적으로 접속된다.
상기한 반도체 장치(1), 반도체 장치(1)의 제조 방법 및 이것에 사용하는 덮개 프레임(7)에 따르면, 한 쌍의 금형 E, F에 의해 회로 기판(3) 및 덮개 프레임(7)을 사이에 끼워넣는 것만으로, 수지 몰드부(9)를 형성할 때에 용융 수지가 공간부(25)에 유입되는 것을 방지할 수 있음과 함께, 덮개 프레임(7)이 회로 기판(3)에 대하여 움직이는 것을 방지할 수 있다. 따라서, 반도체 칩(5)을 덮는 덮개 프 레임(7)을 회로 기판(3)에 고정하는 공정이나, 회로 기판(3)에 관통 구멍을 형성하는 공정이 불필요로 되어, 공간부(25)에 배치된 반도체 칩(5)을 외방 공간에 연통시킨 반도체 장치(1)의 제조 코스트 삭감, 및, 제조 효율의 향상을 도모할 수 있다.
또한, 도전성을 갖는 덮개 프레임(7)의 실드부(27) 및 회로 기판(3)의 실드 부재(39)가 반도체 칩(5)을 둘러싸기 때문에, 반도체 장치(1)의 외방측에서 발생한 전기적인 노이즈가, 회로 기판(3) 및 수지 몰드부(9)에 침입해도, 덮개 프레임(7) 및 실드 부재(39)에서 노이즈가 공간부(25)나 삽입 관통 구멍(19a) 내에 침입하는 것을 방지한다. 따라서, 이 노이즈가 반도체 칩(5)에 도달하는 것을 확실하게 방지하여, 노이즈에 기초하는 반도체 칩(5)의 오작동을 확실하게 방지할 수 있다.
또한, 압압 공정에서 오목부 F2를 갖는 금형 F에 의해 덮개 프레임(7)을 회로 기판(3)에 압박하는 힘이, 개구부(19)의 탄성 변형에 의해 덮개(17)에 잉여로 전달되는 것을 방지하여 덮개(17)가 변형하는 것을 방지하기 때문에, 덮개(17)의 변형에 기초하는 공간부(25)의 변동을 억제할 수 있다.
또한, 이 개구부(19)의 탄성력에 의해 덮개(17)의 선단부(23a)가 회로 기판(3)에 적절한 힘으로 압박되기 때문에, 덮개(17)의 선단부(23a)와 회로 기판(3)의 간극을 확실하게 막을 수 있다. 또한, 개구부(19)의 개구단(19b)도 개구부(19)의 탄성력에 의해 금형 F에 적절한 힘으로 압박되며, 또한, 금형 F의 저면 F3과 개구부(19)의 개구단(19b) 사이에 배치된 시트 S가 탄성 변형하기 때문에, 개구부(19)의 개구단(19b)과 금형 F의 저면 F3의 간극도 확실하게 막을 수 있다.
또한, 반도체 장치(1)는, 실장 기판에 대향하는 회로 기판(3)의 이면(3b)측에만 땜납 볼(33)을 배치한 소위 표면 실장형의 구성으로 되어 있기 때문에, 실장 기판에서의 반도체 장치(1)의 실장 영역은 회로 기판(3)의 이면(3b)의 면적만으로 된다. 따라서, 실장 기판에 대한 반도체 장치(1)의 탑재 영역을 작게 할 수 있어, 실장 기판의 소형화를 도모할 수 있다.
또한, 복수의 반도체 장치(1)를 제조할 때에는, 복수의 덮개 프레임(7)을 연결부(29)에 의해 연결해 둠으로써, 회로 기판(3)에 배치된 각 반도체 칩(5)에 대한 각 덮개 프레임(7)의 위치 결정을 용이하게 행할 수 있다. 또한, 복수의 반도체 장치(1)를 동시 또한 용이하게 제조할 수 있어, 반도체 장치(1)의 제조 효율의 향상을 도모할 수 있다.
또한, 압압 공정에서, 덮개 프레임(7)의 개구부(19)는, 시트 S를 개재하여 금형 F의 저면 F3에 맞닿기 때문에, 개구부(19)의 맞닿음에 의해 금형 F에 흠집이 나는 것을 방지할 수 있다. 또한, 금형 F의 저면 F3에 시트 S를 배치한 상태에서 몰드 공정을 행하기 때문에, 용융 수지에 의해 금형 F가 더러워지는 것도 방지할 수 있다.
또한, 몰드 공정의 종료 후부터 각종 전자 기기에 반도체 장치(1)가 탑재될 때까지의 동안에는, 개구부(19)의 개구단(19b)이 다이싱 테이프 D에 의해 막히기 때문에, 다이싱 공정 시나 반도체 장치(1)의 반송 시나 형성 시에, 개구단(19b)으로부터 공간부(25) 내에 진애나 수분이 침입하는 것을 방지하여, 이들 진애나 수분에 기초하는 반도체 칩(5)의 오동작을 예방할 수 있다.
또한, 상기한 실시 형태에서, 실드 부재(39)는, 회로 기판(3)의 표면(3a)에 배치되어 있지만, 이것에 한정되지 않고, 적어도 덮개(17)와 함께 반도체 칩(5)을 포함하여 공간부(25)를 둘러싸도록 형성되어 있으면 된다. 즉, 실드 부재(39)는, 그 일부가 회로 기판(3)의 내부에 배치되어도 된다.
다음으로, 본 발명에 따른 제2 실시 형태에 대하여 도 6을 참조하여 설명한다. 또한, 여기서는, 제1 실시 형태와의 상위점에 대해서만 설명하고, 반도체 장치(1)의 구성 요소와 동일한 부분에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.
도 6에 도시하는 바와 같이, 이 실시 형태에 따른 반도체 장치(51)를 구성하는 회로 기판(4)에는, 그 표면(4a)으로부터 두께 방향으로 우묵하게 들어가서 형성된, 단면에서 보았을 때 대략 직사각 형상의 오목부(53)가 형성되어 있고, 이 오목부(53)의 저면(53a)에 반도체 칩(5)이 배치되어 있다.
또한, 덮개 프레임(7)은, 이 오목부(53)에 걸쳐서 배치되어, 즉, 덮개(17)의 선단부(23a)가 오목부(53)의 주연에 위치하는 회로 기판(4)의 표면(4a)에 배치되어 있다. 이 상태에서는, 회로 기판(4)의 오목부(53)와, 덮개 프레임(7)의 상벽(21) 및 측벽(23)에 의해 중공의 공간부(55)가 획정된다.
오목부(53)의 저면(53a)에는, 와이어(37)에 의해 반도체 칩(5)의 패드 전극(15)과 전기적으로 접속하는 복수의 패드 전극(57)이 배치되어 있다. 이들 패드 전극(57)은, 배선부(35)를 통하여 회로 기판(4)의 이면(4b)에 배치된 복수의 땜납 볼(33)과, 전기적으로 접속되어 있다.
또한, 이 회로 기판(4)에는, 덮개 프레임(7)의 실드부(27)와 함께 반도체 칩(5)을 포함하여 공간부(55)를 둘러싸는 실드 부재(59)가 형성되어 있다. 즉, 실드 부재(59)는, 오목부(53)의 저면(53a)에 배치됨과 함께, 이 저면(53a)의 주연으로부터 회로 기판(4)의 내부를 통과하여, 오목부(53)의 주연에 위치하는 회로 기판(4)의 표면(4a)까지 연장되어 노출하도록 형성되어 있다. 따라서, 덮개 프레임(7)을 회로 기판(4)의 표면(4a)에 배치한 상태에서는, 실드 부재(59)가 덮개 프레임(7)의 실드부(27)에 접촉하게 되어 있다.
또한, 이상의 점으로부터 반도체 칩(5)은, 이 실드 부재(59)를 개재하여 회로 기판(4)의 표면(4a)에 고정되며, 또한, 덮개 프레임(7)의 측벽(23)의 선단부(23a)도, 이 실드 부재(59)를 개재하여 회로 기판(4)의 표면(4a)에 배치된다. 또한, 이 실드 부재(59)에는, 회로 기판(4)의 패드 전극(57)이 공간부(55)에 노출하도록, 이 각 패드 전극(57)을 피하는 구멍(59a)이 형성되어 있고, 실드 부재(59)와 패드 전극(57)은 전기적으로 절연되어 있다.
이상과 같이 구성된 반도체 장치(51)는, 제1 실시 형태와 마찬가지의 한 쌍의 금형 E, F를 이용하여 제조할 수 있다.
상기한 반도체 장치(51)에 따르면, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
또한, 반도체 칩(5)과 오목부(53)의 저면(53a)에 배치된 패드 전극(57)이 와이어(37)에 의해 전기 접속되기 때문에, 와이어(37)가 오목부(53)의 외방으로 돌출하는 것을 억제할 수 있다. 따라서, 이 와이어(37)를 배치한 상태에서 프레임 배 치 공정이나 압압 공정을 행할 때에, 와이어(37)가 덮개 프레임(7)에 닿는 것을 방지하여 와이어(37)의 변형을 확실하게 방지할 수 있다. 따라서, 반도체 장치(51)를 제조할 때에, 회로 기판(4)과 반도체 칩(5)의 전기적인 접속을 용이하게 확보할 수 있다.
또한, 상술한 제1, 제2 실시 형태에서, 개구부(19)는, 상벽(21)의 중앙 부분으로부터 돌출하는 것으로 하였지만, 이것에 한정되지 않고, 적어도 상벽(21)보다도 회로 기판(3, 4)의 표면(3a, 4a)으로부터 더욱 이격하는 방향으로 연장하고, 공간부(25, 55)를 수지 몰드부(9)의 표면(9a)으로부터 외방에 개구시키도록 구성되어 있으면 된다. 즉, 개구부(19)는, 덮개(17)의 측벽(23)으로부터 돌출시켜도 된다. 이러한 구성이어도, 개구부(19)를 금형 F로 압압할 수 있기 때문에, 반도체 장치(1, 51)를 제조할 때에, 용융한 수지가 공간부(25, 55)에 유입되거나, 덮개 프레임(7)이 회로 기판(3, 4)에 대하여 움직이는 것을 방지할 수 있다.
또한, 덮개 프레임(7)의 실드부(27)는, 덮개(17)를 구성하는 상벽(21) 및 측벽(23)의 내면(21a, 23b), 및, 개구부(19)의 삽입 관통 구멍(19a)의 내면에 걸쳐 도전성 페이스트를 도포하여 형성하였지만, 이것에 한정되지 않고, 적어도 덮개(17)를 통하여 공간부(25, 55) 내에 전기적인 노이즈가 침입하는 것을 방지하면 된다. 즉, 실드부(27)는, 예를 들면, 상벽(21) 및 측벽(23)의 외면, 및, 개구부(19)의 외주면에 도전성 페이스트를 도포하여 형성되어도 되고, 도전성 페이스트에 담가서 형성되어도 된다.
또한, 예를 들면, 도전성을 갖는 수지에 의해 덮개 프레임(7)을 형성하고, 공간부(25, 55)에 면하는 덮개(17)의 내면(21a, 23b), 및, 개구부(19)의 삽입 관통 구멍(19a)의 내면에 절연성의 수지를 도포해도 되며, 또한, 이들 내면(21a, 23b)에 전술한 절연성 수지 및 실드부(27)를 겹쳐서 도포해도 된다.
또한, 덮개(17) 및 개구부(19)가 도전성을 갖도록 하였지만, 이것에 한정하지 않고, 적어도 공간부(25, 55)를 구성하는 덮개(17)가 도전성을 갖고 있으면 된다.
또한, 덮개 프레임(7)은, 내열성을 갖는 열경화 수지로 이루어지는 것으로 하였지만, 적어도 수지 재료로 형성되어 있으면 된다. 단, 몰드 공정이나 반도체 장치(1, 51)의 실장 기판에의 실장 시에 있어서, 덮개 프레임(7)이 가열되어도 열변형하지 않을 정도의 내열성을 갖고 있는 수지 재료인 것이 바람직하다. 구체적으로는, 170∼180℃ 정도의 열에 견딜 수 있는 엔지니어 플라스틱 등의 수지 재료로 덮개 프레임(7)을 형성하는 것이 바람직하다.
또한, 공간부(25, 55) 내에의 전기적인 노이즈의 침입 방지를 고려하는 경우에는, 덮개 프레임(7)을 금속 등의 도전성 재료로 형성해도 된다. 이 구성의 경우에는, 몰드 공정이나 반도체 장치(1)의 실장 기판에의 실장 시에 있어서, 덮개 프레임(7)은 보다 고온에 견딜 수 있다. 또한, 도전성 재료는 수지 재료와 비교하여 강성이 높기 때문에, 몰드 공정에서 덮개 프레임(7)의 상벽(21)이나 측벽(23)이 휘어져 변형하는 것을 방지하여, 공간부(25, 55)의 확보를 용이하게 행할 수 있다.
또한, 상술한 수지 재료나 도전성 재료로 덮개 프레임(7)을 형성하는 것에 한하지 않고, 예를 들면, 반도체 칩(5)의 대전을 특별히 방지하는 경우에는, 카본 을 반죽한 수지 재료로 덮개 프레임(7)을 형성하는 것이 바람직하다.
또한, 반도체 장치(1, 51)를 제조할 때에는, 연결부(29)에 의해 연결된 복수의 덮개 프레임(7)을 회로 기판(3, 4)의 표면(3a, 4a)에 배치하는 것으로 하였지만, 연결부(29)를 갖지 않는 개별의 덮개 프레임(7)을 이용하는 것으로 해도 된다.
또한, 회로 기판(3, 4)의 이면(3b, 4b)에는, 배선부(35)와 전기적으로 접속된 땜납 볼(33)이 형성되는 것으로 하였지만, 이것에 한정하지 않고, 적어도 회로 기판(3, 4)의 이면(3b, 4b)에 실장 기판(45)과 전기적으로 접속하기 위한 전극부가 노출하고 있으면 된다. 즉, 이 전극부는, 배선부(35)와 일체적으로 형성되어도 되고, 배선부(35)가 회로 기판(3, 4)의 이면(3b, 4b)으로부터 돌출시켜도 된다.
또한, 복수의 반도체 장치(1, 51)에 걸쳐 1매의 다이싱 테이프 D를 접착하는 것으로 하였지만, 이것에 한정하지 않고, 예를 들면, 별개의 가리개 씰을 개개의 반도체 장치(1, 51)의 수지 몰드부(9)의 표면(9a)에 접착하여, 개구부(19)의 개구단(19b)을 막는 것으로 해도 된다.
또한, 개구부(19)의 개구단(19b)을 막도록, 다이싱 테이프 D 등의 가리개 씰을 수지 몰드부(9)의 표면(9a)에 접착하는 것으로 하였지만, 가리개 씰을 접착하지 않아도 된다. 즉, 예를 들면, 도 7에 도시하는 바와 같이, 제조를 완료한 반도체 장치(1, 51)를 반송할 때에, 반도체 장치(1, 51)를 재치하여 반송하기 위한 반송 트레이(재치 대)(61)의 표면(61a)에, 수지 몰드부(9)의 표면(9a)을 대향 배치시키는 것으로 해도 된다. 이러한 구성의 경우에도, 반도체 장치(1, 51)의 반송 시에, 개구단(19b)으로부터 공간부(25, 55) 내에 진애나 수분이 침입하는 것을 방지하여, 이들 진애나 수분에 기초하는 반도체 칩(5)의 오동작을 예방할 수 있다.
또한, 반도체 칩(5)과 회로 기판(3, 4)은, 와이어(37)에 의해 전기 접속하였지만, 이것에 한정하지 않고, 적어도 반도체 칩(5)과 회로 기판(3, 4)이 전기 접속되어 있으면 된다. 즉, 예를 들면, 반도체 칩(5) 및 회로 기판(3, 4)의 패드 전극(15, 31, 57)이 상호 대향하도록, 반도체 칩(5)을 회로 기판(3, 4)의 표면(3a)이나 오목부(53)의 저면(53a)에 배치해도 된다.
또한, 반도체 칩(5)으로서 음압 센서 칩을 일례로 들었지만, 이것에 한정하지 않고, 반도체 칩(5)은, 예를 들면, 반도체 장치(1)의 외부 공간의 압력이나 압력 변화를 계측하는 압력 센서 칩이라도 된다.
도 8 내지 도 13은, 본 발명의 제3 실시 형태를 도시하고 있다. 도 8∼도 10에 도시하는 바와 같이, 반도체 장치(101)는, 대략 판 형상으로 형성된 금속제의 스테이지부(103)와, 스테이지부(103)의 주위에 배치된 복수의 금속제의 전기 접속용 리드(105), 및 연결 리드(106)와, 스테이지부(103)의 이면(한 쪽의 표면)(103a)에 배치된 반도체 칩(107), IC(109) 및 관통 전극(111)과, 스테이지부(103)의 이면(103a)에 배치된 칩 피복 덮개(113)와, 스테이지부(103)의 표면(다른 쪽의 표면)(103b)에 배치된 스테이지 피복 덮개(115)와, 스테이지부(103), 리드(105, 106), 칩 피복 덮개(113) 및 스테이지 피복 덮개(115)를 일체적으로 고정하는 수지 몰드부(117)를 구비하고 있다.
스테이지부(103)는, 평면에서 보아 대략 직사각형 형상으로 형성되어 있고, 스테이지부(103)의 두께 방향으로 관통하여 형성된 복수의 칩용 관통 구멍(103c) 및 배선용 관통 구멍(103d)을 구비하고 있다.
복수의 리드(105, 106)는, 스테이지부(103)의 표면(103b) 및 이면(103a)을 따르는 방향으로 배열하여 배치되어 있고, 그 선단부는 수지 몰드부(117)의 측부로부터 돌출하고 있다. 또한, 특별히 도시는 하지 않지만, 각 리드(105, 106)의 선단부를 스테이지부(103)의 두께 방향으로 연장시키도록 형성하여, 반도체 장치(101)가 소위 QFP(Quad Flat Package)로서 구성되도록 해도 된다. 또한, 연결 리드(106)는, 스테이지부(103)에 연결되어 있고, 다른 전기 접속용 리드(105)는, 스테이지부(103)와의 사이에 간극을 개재하여 배치되어 있다. 그리고, 이들 전기 접속용 리드(105)의 일부는, 관통 전극(111) 및 IC(109)를 통하여 후술하는 반도체 칩(107)에 전기적으로 접속되어 있다.
반도체 칩(107)은, 스테이지부(103)의 칩용 관통 구멍(103c)을 피복하도록, 전기적인 절연성을 갖는 절연성 접착제(118a)를 통하여 스테이지부(103)의 이면(103a)에 접착 고정되어 있다. 즉, 반도체 칩(107)은 스테이지부(103)에 대하여 전기적으로 절연되어 있다. 이 반도체 칩(107)은, 음향을 전기 신호로 변환하는 소위 음압 센서 칩으로서, 반도체 칩(107)에 도달하는 음향에 따라서 진동하는 다이어프램(107a)을 구비하고 있다. 이 다이어프램(107a)은, 칩용 관통 구멍(103c)에 대향하도록 스테이지부(103)의 이면(103a)을 따라 배치되어 있다.
관통 전극(111)은, 도전성 재료로 형성된 복수의 삽입 관통 단자부(119), 및, 전기적인 절연 재료로 형성되며, 각 삽입 관통 단자부(119)를 주위로부터 지지하는 절연 지지 블록(121)을 구비하고 있다. 이 관통 전극(111)은, 배선용 관통 구멍(103d)을 막도록, 반도체 칩(107)과 마찬가지로, 절연성 접착제(118b)를 통하여 스테이지부(103)의 이면(103a)에 접착 고정되어 있다. 복수의 삽입 관통 단자부(119)는, 스테이지부(103)의 이면(103a) 측뿐만 아니라, 배선용 관통 구멍(103d)을 통하여 스테이지부(103)의 표면(103b) 측에도 노출하고 있고, 배선용 관통 구멍(103d)을 통하여 와이어(제2 와이어)(123)에 의해 복수의 리드(105)와 전기적으로 접속되어 있다.
IC(109)는, 반도체 칩(107)을 구동 제어하기 위한 것으로, 반도체 칩(107)과 관통 전극(111) 사이에 위치하도록, 반도체 칩(107)과 마찬가지로, 절연성 접착제(118c)를 통하여 스테이지부(103)의 이면(103a)에 접착 고정되어 있다. 이 IC(109)는, 복수의 와이어(제1 와이어)(125)에 의해 반도체 칩(107) 및 관통 전극(111)의 각 삽입 관통 단자부(119)와 전기적으로 접속되어 있다.
이들 IC(109), 관통 전극(111) 및 와이어(123, 125)에 의해, 반도체 칩(107)과 리드(105)를 전기 접속하는 전기 배선 수단(127)이 구성되어 있다.
칩 피복 덮개(113)는, 반도체 칩(107), IC(109) 및 관통 전극(111)을 덮도록, 스테이지부(103)의 이면(103a)에 배치되어 있다. 이 칩 피복 덮개(113)는, 스테이지부(103)의 이면(103a)으로부터 두께 방향으로 이격한 위치에 배치되는 대략 판 형상의 상벽(129)과, 상벽(129)의 주연으로부터 스테이지부(103)의 이면(103a)을 향하여 돌출하는 측벽(131)을 구비하고 있다. 즉, 칩 피복 덮개(113)는, 이들 상벽(129) 및 측벽(131)에 의해 측벽(131)의 선단부 측에 개구하는 대략 오목 형상으로 형성되어 있다.
따라서, 측벽(131)의 선단부를 스테이지부(103)의 이면(103a)에 배치한 상태에서는, 스테이지부(103)의 이면(103a)과, 상벽(129) 및 측벽(131)의 내면에 의해 중공의 제1 공간부(133)가 획정된다. 또한, 이 상태에서, 상벽(129) 및 측벽(131)의 내면은, 제1 공간부(133)에 배치된 반도체 칩(107)이나 와이어(125) 등에 닿지 않도록 위치하고 있다.
이 칩 피복 덮개(113)는, 도전성 재료로 형성됨과 함께, 제1 공간부(133)에 면하는 상벽(129) 및 측벽(131)의 내면에 전기적인 절연 재료로 이루어지는 절연성 페이스트(칩 절연부)(135)를 도포하여 구성되어 있다. 또한, 칩 피복 덮개(113)는, 스테이지부(103)와 전기적으로 접속되어 있다. 따라서, 반도체 칩(7) 및 IC(109)는, 도전성을 갖는 칩 피복 덮개(113) 및 스테이지부(103)에 의해 전기적으로도 둘러싸인다. 또한, 절연성 페이스트(135)에 의해 제1 공간부(133)에 배치된 반도체 칩(107), IC(109), 관통 전극(111) 및 와이어(125)가 칩 피복 덮개(113)와 전기적으로 도통하는 것을 방지할 수 있다.
스테이지 피복 덮개(115)는, 칩용 관통 구멍(103c)을 덮도록 스테이지부(103)의 표면(103b)에 배치되어 있다. 이 스테이지 피복 덮개(115)는, 스테이지부(103)의 표면(103b)으로부터 두께 방향으로 이격한 위치에 배치되는 대략 판 형상 상벽(137)과, 상벽(137)의 주연으로부터 스테이지부(103)의 표면(103b)을 향하여 돌출하는 측벽(139)과, 상벽(137)으로부터 스테이지부(103)의 표면(103b)으로부터 이격하는 방향으로 돌출하는 대략 통 형상의 개구부(141)를 구비하고 있다. 즉, 이 스테이지 피복 덮개(115)는, 이들 상벽(137) 및 측벽(139)에 의해 측 벽(139)의 선단부측에 개구하는 대략 오목 형상으로 형성되어 있다.
따라서, 측벽(139)의 선단부를 스테이지부(103)의 표면(103b)에 배치한 상태에서는, 스테이지부(103)의 표면(103b)과, 상벽(137) 및 측벽(139)의 내면에 의해 중공의 제2 공간부(143)가 획정된다.
대략 통 형상의 개구부(141)는, 제2 공간부(143)를 수지 몰드부(117)의 외방에 노출시키는 역할을 하고 있고, 반도체 칩(107)이, 칩용 관통 구멍(103c), 제2 공간부(143) 및 개구부(141)를 통하여 외방에 연통하는 위치에 배치된다. 즉, 칩용 관통 구멍(103c)이나 반도체 칩(107)은, 스테이지 피복 덮개(115)의 개구부(141)로부터 직접 외방에 노출하지 않도록, 개구부(141)와 스테이지부(103)의 두께 방향으로 겹치지 않도록 어긋나게 하여 배치되어 있다.
또한, 스테이지 피복 덮개(115)는, 칩 피복 덮개(113)와 마찬가지로, 도전성 재료로 형성됨과 함께, 스테이지부(103)와 전기적으로 접속되어 있다. 따라서, 제2 공간부(143)는, 도전성을 갖는 스테이지 피복 덮개(115) 및 스테이지부(103)에 의해 전기적으로도 둘러싸인다.
다음으로, 이상과 같이 구성된 반도체 장치(101)의 제조 방법에 대하여 설명한다.
우선, 박판 형상의 금속판에 프레스 가공 혹은 에칭 가공, 혹은 이 양방의 가공을 실시함으로써, 도 11에 도시하는 바와 같이, 스테이지부(103) 및 복수의 리드(105, 106)가 일체적으로 서로 연결되거나 리드 프레임(151)을 형성한다(프레임 준비 공정). 즉, 복수의 리드(105, 106)는, 스테이지부(103)를 둘러싸고 형성된 직사각형 틀부(153)에 의해 연결되어 있고, 전기 접속용의 리드(105) 및 스테이지부(103)는, 이 직사각형 틀부(153) 및 연결용의 리드(106)를 통하여 상호 연결되어 있다.
또한, 이 프레임 준비 공정에서는, 스테이지부(103)의 두께 방향으로 관통하는 칩용 관통 구멍(103c) 및 배선용 관통 구멍(103d)이, 전술한 프레스 가공이나 에칭 가공에 의해 스테이지부(103)나 리드(105, 106), 직사각형 틀부(153)와 동시에 형성된다.
다음으로, 도 12에 도시하는 바와 같이, 반도체 칩(107)이 칩용 관통 구멍(103c)과 스테이지부(103)의 두께 방향으로 겹치도록, 절연성 접착제(118a)를 개재하여 반도체 칩(107)을 스테이지부(103)의 이면(103a)에 접착 고정한다(칩 접착 공정).
또한, 반도체 칩(107)과 마찬가지로, 절연성 접착제(118b)를 개재하여 관통 전극(111)을 스테이지부(103)의 이면(103a)에 접착 고정한다(단자부 부착 공정). 이 때, 관통 전극(111)은, 그 삽입 관통 단자부(119)가 스테이지부(103)의 배선용 관통 구멍(103d)을 통하여 스테이지부(103)의 양면(103a, 103b)으로부터 노출되어 있다. 또한, 배선용 관통 구멍(103d)은 관통 전극(111)에 의해 완전히 막혀 있다. 이 단자부 부착 공정은, 칩 접착 공정의 전후에 행해도 되고, 동시에 행해도 된다.
또한, 상술한 반도체 칩(7)이나 관통 전극(111)과 마찬가지로, IC(109)도 절연성 접착제(118c)를 통하여 스테이지부(103)의 이면(103a)에 접착한다. 이 IC(109)의 접착은, 칩 접착 공정이나 단자부 부착 공정의 전후에 행해도 되고, 동시에 행해도 된다.
다음으로, 반도체 칩(107)과 IC(109) 사이, 및, IC(109)와 관통 전극(111) 사이에 각각 와이어(125)를 배치하여, IC(109)를 통하여 반도체 칩(107)과 관통 전극(111)의 삽입 관통 단자부(119)를 전기적으로 접속한다(제1 배선 공정). 또한, 반도체 칩(107), IC(109) 및 관통 전극(111)을 덮도록, 칩 피복 덮개(113)를 스테이지부(103)의 이면(103a)에 배치하여, 칩 피복 덮개(113) 및 스테이지부(103)에 의해 반도체 칩(107)을 내포한 중공의 제1 공간부(133)를 형성한다(칩 덮개 배치 공정).
이들 칩 접착 공정, 단자부 부착 공정, 제1 배선 공정 및 칩 덮개 배치 공정은, 스테이지부(103)의 이면(103a)을 위로 향하게 한 상태에서 행하여진다.
그 후, 도 13에 도시하는 바와 같이, 스테이지부(103)의 표면(103b)을 위로 향하게 한 상태에서, 와이어 본딩에 의해 배선용 관통 구멍(103d)을 통하여 복수의 리드(105)와 삽입 관통 단자부(119) 사이에 와이어(123)를 배치하여, 리드(105)와 관통 전극(111)을 전기적으로 접속한다(제2 배선 공정).
또한, 칩용 관통 구멍(103c)을 포함하여 스테이지부(103)의 표면(103b)을 덮도록, 스테이지부(103)의 표면(103b)에 스테이지 피복 덮개(115)를 배치하여, 스테이지 피복 덮개(115) 및 스테이지부(103)에 의해 중공의 제2 공간부(143)를 형성한다(스테이지 덮개 배치 공정). 이 스테이지 덮개 배치 공정은, 제2 배선 공정 전에 행해도 되고, 제2 배선 공정 후에 행해도 된다.
그 후, 스테이지부(103)의 표면(103b)측 및 이면(103a)측에 수지 몰드부 형성용의 한 쌍의 금형(100E, 100F)을 배치하고, 이들 한 쌍의 금형(100E, 100F)의 표면(100E1, 100F1)에 의해 리드(105, 106)의 선단부 및 직사각형 틀부(153)를 사이에 끼워넣는다. 스테이지부(103)의 이면(103a)측에 배치되는 한 쪽의 금형(100E)은, 표면(100E1)으로부터 우묵하게 들어간 오목부(100E2)를 갖고 있고, 스테이지부(103)의 표면(103b)측에 배치되는 다른 쪽의 금형(100F)은, 표면(100F1)으로부터 우묵하게 들어간 오목부(100F2)를 갖고 있다.
이 한 쌍의 금형(100E, 100F)에 의한 끼워넣음 상태에서는, 칩 피복 덮개(113)가 한 쪽의 금형(100E)의 오목부(100E2)에 수용됨과 함께, 그 상벽(129)의 일부가 오목부(100E2)의 저면(100E3)으로부터 돌출하여 형성된 돌기부(100E4)에 맞닿는다. 이 때, 칩 피복 덮개(113)는 한 쪽의 금형(100E)의 돌기부(100E4)에 의해 스테이지부(103)의 이면(103a)에 압박된다.
또한, 이 상태에서는, 스테이지 피복 덮개(115)가 다른 쪽의 금형(100F)의 오목부(100F2)에 수용됨과 함께, 그 개구부(141)의 선단이 오목부(100F2)의 저면(100F3)에 맞닿고, 이 오목부(100F2)의 저면(100F3)에 의해 개구부(141)가 막힌다. 이 때에는, 스테이지 피복 덮개(115)가 다른 쪽의 금형(100F)에 의해 스테이지부(103)의 표면(103b)에 압박된다.
또한, 이들 한 쌍의 금형(100E, 100F)에 의해 리드(105, 106) 및 직사각형 틀부(153)를 사이에 끼워넣을 때에는, 칩 피복 덮개(113)와 한 쪽의 금형(100E)의 간극, 및, 스테이지 피복 덮개(115)와 다른 쪽의 금형(100F)의 간극에, 수지 몰드 부를 형성하는 수지와 각 금형(100E, 100F)의 이형성을 양호하게 하는 박막 형상의 수지제 시트(도시되지 않음)를 배치해 두는 것이 바람직하다. 이 수지제 시트는, 예를 들면 불소 수지로 형성된다.
그 후, 한 쌍의 금형(100E, 100F)에 의해 형성되는 수지 형성 공간에, 에폭시 수지 등의 열경화 수지를 용융한 상태에서 주입하여, 스테이지부(103), 칩 피복 덮개(113), 스테이지 피복 덮개(115) 및 리드(105, 106)를 일체적으로 고정하는 수지 몰드부(117)를 형성한다(몰드 공정).
이 몰드 공정에서는, 한 쪽의 금형(100E)의 돌기부(100E4)가 칩 피복 덮개(113)를 스테이지부(103)의 이면(103a)에 압박하기 때문에, 칩 피복 덮개(113)와 스테이지부(103)의 이면(103a)의 간극을 확실하게 막을 수 있다. 또한, 다른 쪽의 금형(100F)의 저면(100F3)이 스테이지 피복 덮개(115)의 개구부(141)를 스테이지부(103)의 표면(103b)에 압박하기 때문에, 스테이지 피복 덮개(115)와 스테이지부(103)의 표면(103b)과의 간극, 및, 스테이지 피복 덮개(115)의 개구부(141)와 다른 쪽의 금형(100F)의 저면(100F3)과의 간극을 확실하게 막을 수 있다.
이상의 점으로부터, 수지 형성 공간에 주입된 용융 수지가 제1 공간부(133) 및 제2 공간부(143)에 유입되는 것을 방지할 수 있다. 또한, 배선용 관통 구멍(103d)도 관통 전극(111)에 의해 완전히 막혀 있기 때문에, 용융 수지가 배선용 관통 구멍(103d)을 통하여 제1 공간부(133)에 유입되는 일도 없다.
또한, 이 몰드 공정에서는, 용융 수지를 수지 형성 공간에 충전한 후에, 수지를 가열하여 경화시킴으로써, 도 8∼도 10에 도시하는 바와 같이, 수지 몰드 부(117)가 형성된다. 마지막으로, 직사각형 틀부(153)를 잘라내어 수지 몰드부(117)의 외방으로 돌출하는 리드(105, 106)를 개개로 분리함으로써, 반도체 장치(101)의 제조가 종료한다.
이상과 같이 제조된 반도체 장치(101)를 휴대 전화기 등의 각종 전자 기기에 탑재하는 경우에는, 예를 들면, 수지 몰드부(117)로부터 외방으로 돌출하는 리드(105, 106)와 전자 기기의 다른 전자 부품이나 전기 부품을 상호 전기 접속한다.
이 반도체 장치(101)에서, 음향 등의 압력 변동이 개구부(141), 제2 공간부(143) 및 스테이지부(103)의 칩용 관통 구멍(103c)을 통하여 반도체 칩(107)의 다이어프램(107a)에 도달하였을 때에는, 이 압력 변동에 기초하여 다이어프램(107a)이 진동함으로써, 상기 압력 변동을 검출할 수 있다.
상기한 반도체 장치(101) 및 그 제조 방법에 따르면, 제1 공간부(133)의 용적은, 스테이지부(103)의 형상이나 크기를 변경시키지 않고, 칩 덮개 배치 공정에서 재치하는 칩 피복 덮개(113)만의 형상이나 크기에 따라서 용이하게 변경할 수 있다. 따라서, 이 제1 공간부(133)의 용적을 충분히 확보할 수 있어, 반도체 칩(107)의 다이어프램(107a)의 진동에 기초하는 제1 공간부(133)의 압력 변화를 작게 억제할 수 있다. 이 때문에, 반도체 칩(107)의 다이어프램(107a)은, 제1 공간부(133)의 압력 변화의 영향을 받지 않고, 외방으로부터의 음향 등의 압력 진동에 대하여 올바르게 진동할 수 있다.
또한, 반도체 칩(107)의 특성에 따른 반도체 장치(101)의 설계 변경도 용이하게 행할 수 있기 때문에, 반도체 장치(101)의 제조 효율의 향상 및 반도체 장 치(101)의 제조 코스트 삭감을 용이하게 도모할 수 있다.
또한, 상기한 반도체 장치(101)에 따르면, 개구부(141)를 구비하는 스테이지 피복 덮개(115)에 의해 제2 공간부(143)를 형성함으로써, 칩용 관통 구멍(103c)이나 반도체 칩(107)에 대한 개구부(141)의 위치를 용이하게 변경할 수 있다. 즉, 반도체 장치(101)의 제조 코스트를 증가시키지 않고, 칩용 관통 구멍(103c) 및 개구부(141)를 스테이지부(103)의 두께 방향으로 겹치지 않도록 상호 어긋나게 하여 배치할 수 있다. 따라서, 외방으로부터 진애나 물방울이 개구부(141)를 통하여 제2 공간부(143)에 침입해도, 이들 진애나 물방울이 직접 반도체 칩(7)에 도달하는 것을 용이하게 방지할 수 있다.
또한, 도전성을 갖는 스테이지부(103) 및 칩 피복 덮개(113)가, 반도체 칩(107)을 둘러싸기 때문에, 반도체 장치(101)의 외방측에서 발생한 전기적인 노이즈가, 수지 몰드부(117)에 침입해도, 스테이지부(103) 및 칩 피복 덮개(113)에서 노이즈가 제1 공간부(133) 내에 침입하는 것을 방지하여, 반도체 칩(107)에 도달하는 것을 확실하게 방지할 수 있다.
또한, 도전성을 갖는 스테이지부(103) 및 스테이지 피복 덮개(115)가, 스테이지부(103)의 두께 방향으로 겹쳐서 배치되기 때문에, 반도체 장치(101)의 외방측에서 발생한 전기적인 노이즈가, 스테이지부(103)의 표면(103b)측으로부터 수지 몰드부(117)에 침입해도, 스테이지부(103) 및 스테이지 피복 덮개(115)에서 노이즈가 제1 공간부(133) 내에 침입하는 것을 방지하여, 반도체 칩(107)에 도달하는 것을 확실하게 방지할 수 있다.
이상의 점으로부터, 이 노이즈에 기초하는 반도체 칩(107)의 오작동을 확실하게 방지할 수 있다.
또한, 칩 피복 덮개(113)의 내면에 절연성 페이스트(135)를 도포함으로써, 도전성을 갖는 칩 피복 덮개(113)가, 반도체 칩(107)이나 반도체 칩(107)으로부터 연장되는 와이어(125) 등의 전기 배선과 전기적으로 도통하는 것을 방지할 수 있기 때문에, 반도체 장치(101)의 전기 회로가 쇼트하는 것을 방지할 수 있다.
또한, 배선용 관통 구멍(103d) 및 관통 전극(111)을 통하여, 반도체 칩(107) 및 리드(105)로부터 각각 연장되는 와이어(125, 123)를 상호 전기적으로 접속함으로써, 리드(105)가 반도체 칩(107)을 배치한 제1 공간부(133)의 외방측에 배치되어 있어도, 반도체 칩(107)과 리드(105)를 상호 전기적으로 접속할 수 있다.
또한, 반도체 장치(101)의 제조 방법에 따르면, 반도체 칩(107)을 배치하는 스테이지부(103)나 리드(105), 칩용 관통 구멍(103c), 배선용 관통 구멍(103d)은, 프레임 준비 공정에서, 금속제 박판에 프레스 가공이나 에칭 가공을 실시하기만 하면 형성할 수 있기 때문에, 종래와 같이 회로 기판을 사용하는 경우와 비교하여, 반도체 장치(101)를 염가로 제조할 수 있다.
또한, 칩 접착 공정으로부터 칩 덮개 배치 공정까지는, 스테이지부(103)의 이면(103a)을 위로 향하게 한 상태에서 실시하고, 그 후, 스테이지부(103)의 표면(103b)을 위로 향하게 한 상태에서 제2 배선 공정을 실시하면 되기 때문에, 반도체 장치(101)를 간편하게 제조할 수 있다.
또한, 상기한 실시 형태에서, 관통 전극(111)은, 절연성 접착제(118b)를 통 하여 스테이지부(103)의 이면(103a)에 접착 고정하였지만, 이것에 한정하지 않고, 적어도 배선용 관통 구멍(103d)을 막도록, 스테이지부(103)에 대하여 전기적으로 절연된 상태에서 고정되어 있으면 된다. 즉, 예를 들면, 관통 전극(111)은 스테이지부(103)의 표면(103b)에 접착되어도 된다.
또한, 예를 들면, 도 14에 도시하는 바와 같이, 관통 전극(161)은 배선용 관통 구멍(103d)에 간극없이 삽입 관통하여 고정되어도 된다. 또한, 이 구성의 경우에도, 각 삽입 관통 단자부(162)는 주위로부터 절연 지지 블록(163)에 의해 지지되어 있기 때문에, 스테이지부(103)에 접촉하는 일이 없다, 즉, 스테이지부(103)에 대하여 전기적으로 절연된다. 이 구성의 경우에는, 배선용 관통 구멍(3d)을 용이하며 또한 확실하게 막을 수 있음과 함께, 스테이지부(103)에 대한 관통 전극(161)의 위치 결정을 용이하게 행할 수 있다.
또한, 도 14에 도시하는 바와 같이, 각 와이어(123, 125)의 단부를 본딩하는 각 삽입 관통 단자부(162)의 접속면(162a, 162b)이 스테이지부(103)의 표면(103b)이나 이면(103a)으로부터 돌출된 위치에 배치되어 있는 경우에는, 삽입 관통 단자부(162)의 접속면(162a, 162b)으로부터 이것과 동일 평면을 이루는 절연 지지 블록(163)의 끝면(163a, 163b)에 걸쳐서 도전성 도금(165)을 실시해도 된다. 이 경우에는, 도전성 도금(165)에 의해 각 와이어(123, 125)의 접착 면적을 확대시킬 수 있다. 따라서, 와이어(123, 125)를 접착하기 위한 와이어 본더의 위치 결정을 고정밀도로 행하지 않고, 각 와이어(123, 125)를 용이하게 접착할 수 있다.
또한, 복수의 리드(105, 106)는, 수지 몰드부(117)의 측부로부터 외방으로 돌출시켰지만, 이것에 한정하지 않는다. 예를 들면, 도 15에 도시하는 바와 같이, 복수의 리드(167)는, 수지 몰드부(117)의 하면(117a)으로부터 직접 노출해서 구성되어도 되는, 즉, 반도체 장치(169)를 소위 QFN(Quad Flat Non-lead)으로서 구성해도 된다.
또한, 스테이지부(103)의 표면(103b)에는 스테이지 피복 덮개(115)를 배치하였지만, 이것에 한정하지 않고, 적어도 칩용 관통 구멍(103c)이 스테이지부(103)의 표면(103b)으로부터 수지 몰드부(117)의 외방에 연통하도록, 제2 공간부가 형성되어 있으면 된다. 즉, 예를 들면, 도 16에 도시하는 바와 같이, 칩용 관통 구멍(103c)을 외방에 노출시키는 구멍(171)을 수지 몰드부(117)에 형성하고, 이 구멍(171)에 의해 제2 공간부(173)가 구성되어도 된다.
여기서, 제2 공간부(173)는, 예를 들면, 스테이지부(103)의 표면(103b)에 맞닿는 돌기를 수지 몰드부 형성용의 금형에 형성해 둠으로써, 형성할 수 있다. 이 구성의 경우에는, 상기 실시 형태와 같이, 스테이지 피복 덮개(115)나 스테이지 덮개 배치 공정이 불필요로 되기 때문에, 반도체 장치(174)의 제조 효율 향상을 도모할 수 있다.
또한, 이 제2 공간부(173)를 구성하는 구멍(171)의 내면에 도전성 재료를 형성하는 경우에는, 외방에서 발생한 노이즈가 수지 몰드부(117)를 통하여 반도체 칩(107)에 도달하는 것을 방지할 수 있다.
또한, 칩 피복 덮개(113)는, 스테이지부(103)의 이면(103a)측에 개구하는 대략 오목 형상으로 형성되어 있는 것으로 하였지만, 예를 들면 이것 외에, 도 17에 도시하는 바와 같이, 상벽(129)보다도 스테이지부(103)의 이면(103a)으로부터 더욱 이격하는 방향으로 연장되는 돌기부(175)를 일체적으로 형성하여, 칩 피복 덮개(177)를 구성해도 된다. 또한, 이 돌기부(175)의 선단부는, 스테이지부(103)의 이면(103a)과 동일 방향을 향하는 수지 몰드부(117)의 하면(117a)으로부터 외방에 노출한다.
이 구성의 경우에는, 상기 실시 형태와 마찬가지로 몰드 공정에서, 한 쌍의 금형(100E, 100F)에 의해 스테이지부(103)의 두께 방향으로부터 사이에 끼워넣을 때에, 돌기부(175)를 한 쪽의 금형(100E)의 저면(100E3)에 맞닿게 할 수 있다(도 13 참조). 이 때문에, 한 쪽의 금형(100E)에 의해 칩 피복 덮개(177)를 스테이지부(103)의 이면(103a)에 압박할 수 있다. 즉, 상기 실시 형태와 같이, 한 쪽의 금형 E에 상벽(129)을 누르기 위한 돌기부(100E4)를 형성할 필요가 없어져, 한 쪽의 금형(100E)을 염가로 제조할 수 있다.
또한, 이 상태에서는, 돌기부(175)에 의해 상벽(129)과 한 쪽의 금형(100E)의 저면(100E3) 사이에 간극이 형성되기 때문에, 상벽(129) 전체를 수지 몰드부(117)의 내부에 매설할 수 있다.
또한, 상기 구성에서, 각 돌기부(175)를 칩 피복 덮개(177)의 상벽(129)에 대하여 탄성 변형 가능하게 해 둠으로써, 한 쪽의 금형(100E)에 의한 칩 피복 덮개(177)의 압압력을 적절한 크기로 제어할 수 있다.
또한, 전기 배선 수단(127)은, IC(109), 관통 전극(111) 및 와이어(123, 125)로 구성하였지만, 이것에 한정하지 않고, 적어도 반도체 칩(107)과 리드(105) 를 전기 접속하는 구성이면 된다. 즉, 예를 들면, 도 18∼도 20에 도시하는 바와 같이, 리드(181)가 제1 공간부(183)에 노출하도록 배치되어도 된다.
단, 상기 구성의 경우에는, 각 리드(181)과 스테이지부(187)와의 간극, 및, 서로 인접하는 리드(181, 181)간의 간극으로부터, 제1 공간부(183)에 수지가 들어가지 않도록 할 필요가 있다. 구체적으로는, 예를 들면, 스테이지 피복 덮개(189)에 각 리드(181)와 스테이지부(187)의 간극을 덮는 피복부(191)를 일체적으로 형성함과 함께, 피복부(191) 및 칩 피복 덮개(193)의 측벽(195)의 선단부를 상호 맞닿게 하여 상호 인접하는 리드(181, 181)간의 간극을 매립하면 된다.
특히, 폴리이미드 테이프를 개재하여 피복부(191) 및 칩 피복 덮개(193)의 측벽(195)의 선단부를 상호 맞닿게 하는 경우에는, 폴리이미드 테이프를 변형시킴으로써 각 리드(181)간의 간극을 확실하게 메울 수 있어, 제1 공간부(183)에의 수지의 유입을 확실하게 방지할 수 있다. 또한, 폴리이미드 테이프는 절연성을 갖기 때문에, 칩 피복 덮개(193) 및 스테이지 피복 덮개(189)와 리드(181)를 전기적으로 절연하는 것도 가능하게 된다.
그리고, 이 구성의 경우에는, 상기 제3 실시 형태와 같이 관통 전극(111)을 사용하지 않고, IC(109)와 리드(181)를 와이어(185)에 의해 직접 전기 접속할 수 있다.
또한, 이 구성의 경우에는, 전술한 와이어(185)가 제1 공간부(183)에 배치되기 때문에, 와이어(185)가 수지 몰드부(117)에 닿는 일이 없다. 이 때문에, 몰드 공정에서 용융 수지에 의해 수지 몰드부(117)를 형성할 때에, 와이어(185)가 용융 수지의 흐름에 눌려 변형하는 것을 확실하게 방지할 수 있다. 따라서, 반도체 칩(107)과 리드(181)의 전기적인 접속을 용이하게 확보할 수 있다.
또한, 제1 배선 공정에서, 반도체 칩(107)과 IC(109)를 와이어(125)에 의해 전기 접속함과 함께, IC(109)와 리드(181)를 와이어(185)에 의해 직접 전기 접속할 수 있다. 이 때문에, 상기 실시 형태와 같이, 제2 배선 공정을 행할 필요가 없어져, 반도체 장치(197)의 제조 효율의 향상을 도모할 수 있다.
또한, 이 구성의 반도체 장치(197)를 제조할 때에는, 상기 실시 형태의 제조 방법의 칩 덮개 재치 공정에서, 리드(181)가 제1 공간부(183)에 노출하도록 칩 피복 덮개(193)를 배치함과 함께, 스테이지 덮개 배치 공정에서, 리드(181)가 피복부(191)에 덮여지도록 스테이지 피복 덮개(189)를 배치하면 된다.
또한, 도 18∼도 20에 도시된 제4 실시 형태의 구성에서는, 스테이지 피복 덮개(189)에 피복부(191)를 형성하였지만, 이것에 한정하지 않고, 적어도 제1 공간부(183)에 용융 수지가 들어가지 않도록 반도체 장치(197)가 구성되어 있으면 된다. 즉, 예를 들면, 리드(181) 및 스테이지부(187)의 표면(다른 쪽의 표면)(187b)에 각 리드(181)와 스테이지부(187)의 간극을 막는 절연성의 가리개 씰을 접착하는 것으로 해도 된다. 이 구성의 경우에는, 도 16에 도시하는 반도체 장치의 구성에 적용함으로써, 스테이지 피복 덮개(189)나 스테이지 덮개 배치 공정을 불필요로 할 수도 있다.
또한, 상기 실시 형태에서는, 반도체 칩(107)을 내포하는 제1 공간부(133)를 외방에 대하여 밀폐하였지만, 예를 들면, 도 21에 도시하는 바와 같이, 제1 공간 부(154)를 외방에 노출시켜도 된다.
즉, 스테이지부(103)의 이면(103a)에 배치하는 칩 피복 덮개(155)는, 그 상벽(156)으로부터 스테이지부(103)의 이면(103a)으로부터 이격하는 방향으로 돌출하는 대략 통 형상의 개구부(157)를 구비해도 된다. 이 개구부(157)는, 제1 공간부(154)를 수지 몰드부(117)의 외방에 노출시키는 역할을 하고 있다. 또한, 이 개구부(157)는, 반도체 칩(107)이 직접 외방에 노출하지 않도록, 반도체 칩(107)과 스테이지부(103)의 두께 방향으로 겹치지 않는 위치에 형성되어 있다.
이 구성에서는, 음향 등의 압력 변동이 개구부(157) 및 제1 공간부(154)를 통하여 반도체 칩(107)의 다이어프램(107a)에 도달하였을 때에, 이 압력 변동에 기초하여 다이어프램(107a)이 진동함으로써, 상기 압력 변동을 검출할 수 있다. 따라서, 스테이지부(103)의 표면(103b)에 배치되는 스테이지 피복 덮개(158)는, 제2 공간부(159)를 외방에 대하여 밀폐시키도록 구성해도 된다. 즉, 이 스테이지 피복 덮개(158)에 상기 실시 형태와 마찬가지의 개구부를 형성할 필요가 없어진다.
또한, 이 반도체 장치(150)를 제조할 때에는, 몰드 공정에서 개구부(157)로부터 제1 공간부(154)에 용융 수지가 유입되지 않도록, 수지 몰드부 형성용의 금형에 의해 개구부(157)를 막으면 된다.
이 구성의 경우에도, 상기 실시 형태의 경우와 마찬가지로, 스테이지 피복 덮개(158)만의 형상이나 크기에 따라서, 밀폐된 제2 공간부(159)의 크기를 용이하게 변경할 수 있기 때문에, 반도체 장치(150)의 제조 효율의 향상이나 반도체 장치(150)의 제조 코스트 삭감을 용이하게 도모할 수 있다.
또한, 개구부(157)를 구비하는 칩 피복 덮개(155)에 의해 제1 공간부(154)를 형성함으로써, 반도체 장치(150)의 제조 코스트를 증가시키지 않고, 반도체 칩(107)이 개구부(157)를 통하여 외방에 직접 노출하지 않도록, 반도체 칩(7) 및 개구부(157)를 스테이지부(103)의 두께 방향으로 겹치지 않도록 상호 어긋나게 하여 배치할 수 있다. 따라서, 외방으로부터 진애나 물방울이 개구부(157)를 통하여 제1 공간부(154)에 침입해도, 이들 진애나 물방울이 직접 반도체 칩(107)에 도달하는 것을 용이하게 방지할 수 있다.
또한, 이 반도체 장치(150)의 경우에도, 도 20에 도시하는 반도체 장치와 마찬가지로, 리드(105)를 제1 공간부(154)에 노출시키거나, 스테이지 피복 덮개(158)에 피복부를 형성함으로써, 배선용 관통 구멍(103d)을 형성하거나 관통 전극(111)을 사용하지 않고, 반도체 칩(107)과 리드(105)를 전기적으로 접속할 수 있다. 또한, 이 경우에는, 상기 실시 형태와 같이 제2 배선 공정을 행할 필요도 없어지기 때문에, 반도체 장치(150)의 제조 효율의 향상을 도모할 수도 있다.
또한, 상기 실시 형태에서, 칩 피복 덮개(113)나 스테이지 피복 덮개(115)는, 도전성 재료로 형성되며, 그 내면에 절연성 페이스트(135)를 도포하였지만, 이것에 한정하지 않고, 적어도 스테이지부(103)와 전기적으로 접속되도록 도전성을 갖고 있으면 된다.
따라서, 칩 피복 덮개(113)나 스테이지 피복 덮개(115)는, 예를 들면, 도전성 재료로 형성됨과 함께, 그 외면에 절연성 페이스트를 도포하여 구성되어도 된다. 또한, 칩 피복 덮개(113)나 스테이지 피복 덮개(115)는, 예를 들면, 전기적인 절연 재료로 형성됨과 함께, 그 외면 혹은 내면에 도전성을 갖는 페이스트를 도포하거나, 그 내면측이나 외면측에 절연성을 갖는 별개의 부재의 덮개(칩 절연부)를 배치하여 구성되어도 된다.
또한, 반도체 칩(107)이나 IC(109), 관통 전극(111), 와이어(125)와 칩 피복 덮개(113)의 전기적인 절연성을 확보하는 경우에는, 적어도 칩 피복 덮개(113)의 내면측이 절연성을 갖고 있는 것이 바람직하다.
또한, 상기 실시 형태에서, 스테이지부(103)나 리드(105, 106), 리드 프레임(151)은 금속제인 것으로 하였지만, 이것에 한정하지 않고, 적어도 도전성을 갖고 있으면 된다. 또한, 제1 공간부(133)에의 노이즈의 침입 방지를 고려하지 않는 경우에는, 스테이지부(103)는 전기적인 절연 재료로 형성되어도 된다. 그리고, 스테이지부(103)가 절연 재료로 이루어지는 경우에는, 반도체 칩(107)이나 IC(109), 관통 전극(111)을 스테이지부(103)에 접착할 때에 도전성을 갖는 접착제를 사용해도 된다.
또한, 반도체 칩(107)은, 다이어프램(107a)을 구비한 음압 센서 칩으로 이루어지는 것으로 하였지만, 이것에 한정하지 않고, 적어도 반도체 칩(107)을 구성하는 다이어프램(107a)과 같은 가동 부분을 갖고 있으면 된다. 따라서, 반도체 칩은, 예를 들면, 반도체 장치(101)의 외부 공간의 압력이나 압력 변화를 계측하는 압력 센서 칩이어도 되며, 가속도를 검지하는 가속도 센서 칩이어도 된다.
이하, 도 22 내지 도 28을 참조하여, 본 발명의 제6 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 설명한다. 본 실시 형태는, 외부에 발생한 음 향 등의 음압을 검출하는 반도체 장치에 관한 것으로, 리드 프레임을 이용하여 제조되는 반도체 장치에 관한 것이다.
본 실시 형태의 반도체 장치(200A)는, 도 22 내지 도 23에 도시하는 바와 같이, 평면에서 보아 대략 직사각형 형상을 나타내는 대략 판 형상의 스테이지부(201)와, 스테이지부(201)에 일단(202a)이 접속되고 이것을 들어올린 상태로 지지하는 복수의 연결 리드(202)와, 스테이지부(201)의 근방에 일단(203a)을 배치하도록 반도체 장치(200A)의 측단측으로부터 스테이지부(201)를 향하여 연장하는 복수의 전기 접속용 리드(203)와, 스테이지부(201)와 연결 리드(202)와 리드(203)를 밀봉하는 제1 밀봉 수지층(204)과, 스테이지부(201)의 상면(201a)에 고착된 평면에서 보아 직사각형 형상을 나타내는 반도체 센서 칩(음압 센서 칩)(205)과, 동일하게 스테이지부(201)의 상면(201a)에 고착되고 반도체 센서 칩(205)이 출력한 전기 신호를 증폭하는 증폭기(206)와, 반도체 센서 칩(205)과 증폭기(206)와 리드(203)를 전기적으로 접속하는 와이어(207)와, 제1 밀봉 수지층(204)에 재치되고 반도체 센서 칩(205) 및 증폭기(206)의 상방에 공간(제1 공간)(212)을 형성하면서 이들을 피복하는 단면이 대략 오목 형상인 덮개(209)와, 덮개(209)의 외면(209d)을 덮어 제1 밀봉 수지층(204)에 고착된 제2 밀봉 수지층(210)이 주된 구성 요소로 되어 있다.
스테이지부(201)에는, 상면(201a)으로부터 하면(201b)에 관통하는 관통 구멍(201c)이 형성되어 있다. 또한, 스테이지부(201)에는, 그 상면(201a)의 각 측단으로부터 각각 외방으로 연장하면서 제1 밀봉 수지층(204)의 하면(204a)측으로 늘 어뜨린 수직 하강부(201d)가 형성되어 있고, 이 각 수직 하강부(201d)의 선단측의 하면(201e)은, 제1 밀봉 수지층(204)의 하면(204a)과 동일 평면으로 되며, 또한 제1 밀봉 수지층(204)의 하면(반도체 장치(200A)의 하면)(204a)으로부터 노출되어 있다. 스테이지부(201)의 상면(201a)은, 제1 밀봉 수지층(204)의 상면(204b)과 동일 평면으로 되면서 노출되어 있다.
연결 리드(202)는, 각각 대략 판 형상이고 대략 띠 형상으로 형성되며, 평면에서 보아 대략 직사각형 형상의 스테이지부(201)의 각부 부근에 일단(202a)이 접속되고 스테이지부(201)의 외방으로 향하여 연장하여 형성되어 있다. 또한, 연결 리드(202)의 연장 형성 방향의 대략 중앙에는, 굴곡부(202b)가 형성되어 있다. 이 굴곡부(202b)는, 굴곡부(202b)를 사이에 끼워 연장 형성 방향의 전방과 후방에 위치하는 각각의 상면(202c)과 평행한 일면(202d)을 구비하고 있으며, 이 일면(202d)은, 굴곡부(202b)를 사이에 끼우는 상기 각 상면(202c)보다도 상방이고, 스테이지부(201)의 상면(201a)보다도 상방에 배치되어 있다. 여기서, 이 연결 리드(202)에서는, 일단(202a)으로부터 굴곡부(202b)까지의 상면(202c)이 스테이지부(201)의 상면(201a)과 대략 동일 수평면 상에 배치되며, 굴곡부(202b)로부터 타단(202f)까지의 상면(202c)은, 일단(202a)으로부터 굴곡부(202b)까지의 상면(202c)보다도 하방이며, 또한 스테이지부(201)의 하면(201b)보다도 아래쪽에 배치되고, 이 타단(202f) 측의 하면(202e)은, 제1 밀봉 수지층(204)의 하면(204a)과 대략 동일 수평면 상에 배치되면서 노출되어 있다.
리드(203)는, 인접하는 연결 리드(202) 사이에 복수 형성되어 있고, 대향하 는 스테이지부(201)의 측단에 직교하면서 외부로부터 스테이지부(201)를 향하여 연장하여 형성되어 있다. 여기서, 각각의 리드(203)는, 그 선단(일단)(203a)이 서로 이웃하는 연결 리드(202)의 굴곡부(202b)보다도 스테이지부(201)측에 배치되도록 연장하여 형성되어 있다. 또한, 각 리드(203)에는, 연장 형성 방향의 도중에 절곡부(203b)가 형성되어 있고, 타단(203c)으로부터 절곡부(203b)까지의 하면(203d)이 제1 밀봉 수지층(204)의 하면(204a)과 대략 동일 수평면 상에 배치되면서 노출되어 있다. 이 한편, 절곡부(203b)로부터 선단(203a)까지의 상면(203e)이 스테이지부(201) 및 제1 밀봉 수지층(204)의 각 상면(201a, 204b)과 대략 동일 수평면 상에 배치되면서 노출되어 있다.
이와 같이 구성된 스테이지부(201)와 연결 리드(202)와 리드(203)를 밀봉하는 제1 밀봉 수지층(204)은, 평행한 상면(204b)과 하면(204a)을 구비함과 함께, 연결 리드(202)의 굴곡부(202b)를 밀봉한 부분이 상방으로 돌출된 형태로 형성되어 있다. 한편, 이 제1 밀봉 수지층(204)에는, 스테이지부(201)의 하면(201b)과 수직 하강부(201d)로 둘러싸인 부분에, 일단이 제1 밀봉 수지층(204)의 하면(204a)보다도 상방에 위치하고, 타단이 스테이지부(201)의 관통 구멍(201c)에 연결되는 오목부(204c)가 형성되어 있고, 연통하는 이 오목부(204c)와 관통 구멍(201c)을 맞추어 제2 공간(208)이 구성되어 있다.
본 실시 형태에서, 이 제2 공간(208)은, 단면에서 보아 그 폭이 관통 구멍(201c)의 폭과 대략 동일하게 되어 있음과 함께, 반도체 센서 칩(205)이 스테이지부(201)의 상면(201a)에 형성됨으로써, 밀폐 상태로 되어 있다.
반도체 센서 칩(205)은, 대략 평판 형상으로 형성되고, 하면(205a)측으로부터의 평면에서 보아 대략 중앙에, 하면(205a)으로부터 상면(205b)을 향하여 움푹 패인 오목 형상부(205c)가 형성되어 있다. 이 반도체 센서 칩(205)은, 오목 형상부(205c)에 의해 박막화된 부분이 다이어프램(가동 전극)(205d)으로 되고, 이 다이어프램(205d)이, 이것에 가해지는 예를 들면 음향 등의 음압의 크기에 따른 변형량으로 변형(진동) 가능하게 되어 있다. 또한, 다이어프램(205d)의 상면(205b) 측에는, 도시하지 않는 브릿지 저항 회로가 형성되어 있고, 다이어프램(205d)의 변형을 전기 저항의 변화로서 파악하며, 이것을 압력으로 변환함으로써 음압을 검출하고, 이 음압의 크기에 따른 전기 신호를 출력하는 것이 가능하게 되어 있다. 이와 같이 구성되는 반도체 센서 칩(205)은, 스테이지부(201)의 상면(201a)에, 하면(205a)을 대향시키면서, 스테이지부(201)와 반도체 센서 칩(205)을 전기적으로 절연하는 절연 부재(211)를 개재하여 고착되어 있다. 또한, 이 때 반도체 센서 칩(205)은, 다이어프램(205d)의 바로 아래에 스테이지부(201)의 관통 구멍(201c)이 배치되고 다이어프램(205d)과 관통 구멍(201c)이 대향하도록 고착되어 있다.
또한, 본 실시 형태에서는, 스테이지부(201)의 상면(201a)에, IC(Integrated Circuit)화된 예를 들면 오피앰프 등의 증폭기(206)가, 절연 부재(211)를 개재하여 고착되어 있고, 이 증폭기(206)는, 반도체 센서 칩(205)과 병설되어 있다.
이와 같이 형성된 반도체 센서 칩(205)과 증폭기(206)에는, 복수의 본딩 패드가 각각에 형성되어 있고, 이들 본딩 패드를 통하여, 반도체 센서 칩(205)과 증폭기(206)를, 또한 증폭기(206)와 리드(203)의 제1 밀봉 수지층(204)의 상면(204b) 에 노출하여 제1 공간(212)에 배치된 상면(203e)을, 각각 와이어(207)로 접속하고, 반도체 센서 칩(205)과 증폭기(206)와 리드(203)가 전기적으로 접속되어 있다.
덮개(209)는, 개구측을 하방으로 향한 단면 대략 오목 형상으로 형성되고, 평판 형상 상벽(209a)과, 상벽(209a)과 연결되어 아래쪽으로 연장되는 측벽(209b)과, 이 측벽(209b)에 연결되어 수평 방향 외방으로 연장된 선단부(209c)로 구성되어 있다. 또한, 덮개(209)의 상벽(209a)에는, 외부와 제1 공간(212)을 연통시키는 개구부(209i)가 형성되어 있고, 이 개구부(209i)는, 덮개(209)의 내면(209f)을 상벽(209a)의 직교 방향 상측을 향하여 연장시키도록 형성되어 있다. 또한, 측벽(209b)에 위치하는 덮개(209)의 외면(209d)에는, 지지 부재(209e)가 형성되어 있고, 이 지지 부재(209e)는 측벽(209b)의 외면(209d)에 일단이 접속되고, 외방으로 연장하면서 그 선단(타단)이 제2 밀봉 수지층(210)의 상면(반도체 장치(200A)의 상면)(210a)에 도달하도록 연장하여 형성되어 있다.
또한, 덮개(209)의 내면(209f) 및 이 내면(209f)에 연결되는 선단부(209c)의 하면(209g)에는, 도전성 페이스트(209h)가 예를 들면 도포하는 등 적절한 수단에 의해 고착되어, 도전성층(209h)이 형성되어 있다. 여기서, 본 실시 형태에서는, 선단부(209c)의 하면(209g)도 덮개(209)의 내면(209f)의 일부를 구성한다.
이와 같이 구성되는 덮개(209)는, 도전성 페이스트(209h)가 고착된 선단부(209c)의 일부의 하면(209g)을, 연결 리드(202)의 굴곡부(202b)의 일면(202d)에 밀착시키고, 다른 부분의 하면(209g)을 제1 밀봉 수지층(204)의 상면(204b)에 밀착시켜, 제1 밀봉 수지층(204)의 상면(204b)에 재치한 형태로 형성되어 있다. 이에 의해, 덮개(209)와 제1 밀봉 수지층(204)으로 둘러싸인 부분에, 제1 공간(212)이 형성되며, 이 제1 공간(212)에 반도체 센서 칩(205)과 증폭기(206)와 와이어(207)가 수용되어 있다. 이 때, 덮개(209)는, 그 내면(209f)에 형성된 도전성 페이스트(209h)가 반도체 센서 칩(205)과 증폭기(206)와 와이어(207)와 비접촉 상태로 유지되도록 충분한 이격을 갖고 형성되며, 또한, 제1 밀봉 수지층(204)의 상면(204b)으로부터 노출한 굴곡부(202b)의 일면(202d)이 도전성 페이스트(209h)와 전기적으로 접속되어 있다. 이에 의해, 제1 공간(212) 내의 반도체 센서 칩(205)과 증폭기(206)와 와이어(207)는, 전기적으로 연속으로 된 도전성 페이스트(209h)와 연결 리드(202)와 스테이지부(201)로 이루어지는 전자 실드로 둘러싸여 있다.
제2 밀봉 수지층(210)은, 제1 밀봉 수지층(204)의 상면(204b)으로부터 상벽(209a)에 형성된 개구부(209i)의 상단까지의 범위에서 형성되어 있고, 덮개(209)의 외면(209d)을 덮으면서 제1 밀봉 수지층(204)의 상면(204b)에 고착되어 이들을 밀봉하도록 형성되어 있다. 또한, 제2 밀봉 수지층(210)의 상면(반도체 장치(200A)의 상면)(210a)은, 제1 밀봉 수지층(204)의 하면(반도체 장치(200A)의 하면)(204a)과 평행하도록 형성되며, 이 제2 밀봉 수지층(210)의 상면(210a)에는, 덮개(209)의 지지 부재(209e)의 선단이 동일 평면 상에 배치되어 있다.
계속해서, 상기한 구성으로 이루어지는 반도체 장치(200A)의 제조 방법에 대하여 설명한다.
이 반도체 장치(200A)는, 리드 프레임(220)을 이용하여 제조되는 것으로서, 우선, 도 24 내지 도 25에 도시하는 바와 같이, 외주 직사각형 틀을 형성하는 직사 각형 틀부(221)와, 이 직사각형 틀부(221)의 각 외주변측으로부터 내측을 향하여 돌출하는 전술한 복수의 리드(203)와, 직사각형 틀부(221)의 각부측으로부터 내측을 향하여 연장하는 전술한 연결 리드(202)와, 이 연결 리드(202)와 연결되어 지지되는 전술한 스테이지부(201)를 구비한 리드 프레임(220)을 준비한다. 이 리드 프레임(220)에서는, 직사각형 틀부(221)와 리드(203)와 연결 리드(202)를 맞추어 프레임부(222)로 되어 있다.
이와 같이 구성되는 리드 프레임(220)은, 금속제 박판을, 프레스 가공 혹은 에칭 가공, 혹은 이 양방의 가공을 실시함으로써 형성된다. 본 실시 형태에서는, 스테이지부(201)의 수직 하강부(201d)나 리드(203)의 절곡부(203b), 연결 리드(202)의 굴곡부(202b)도 이 단계에서 형성되고, 이에 부가해서 스테이지부(201)의 관통 구멍(201c)도 이 단계에서 형성되어 있다. 또한, 수직 하강부(201d), 절곡부(203b), 굴곡부(202b)나 관통 구멍(201c)은, 반드시 동시에 형성되지 않아도 되며, 또한, 특히 관통 구멍(201c)에서는 프레스 가공이나 에칭 가공 이외의 방법으로 가공되어도 된다.
상기한 리드 프레임(220)을 준비한 단계에서, 도 24 및 도 26에 도시하는 바와 같이, 프레임부(222) 중, 직사각형 틀부(221) 및 리드(203)와 연결 리드(202)의 일부를 제외한 부분을 한 쌍의 제1 금형(200E, 200F)에 끼워넣어 클램핑을 행한다. 여기서, 이 한 쌍의 제1 금형(200E, 200F) 중, 리드 프레임(220)의 상면측에 배치되는 한 쪽의 금형(200E)은, 그 내면(200E1)이, 스테이지부(201)의 상면(201a) 및 리드(203)의 절곡부(203b)보다도 선단(203a)측의 상면(203e)에 맞닿는 평면과, 연 결 리드(202)의 굴곡부(202b)에 계합하는 오목형의 면과, 연결 리드(202)의 굴곡부(202b)보다도 외방의 상면(202c) 및 리드(203)의 절곡부(203b)보다도 외방의 상면(203e)에 각각 맞닿는 평면을 갖는 것으로 되어 있다. 또한, 이 한 쪽의 금형(200E)에는, 클램핑을 행하였을 때에 스테이지부(201)의 관통 구멍(201c)과 계합하면서 이것에 삽입 관통하며, 또한 그 선단이 다른 금형(200F)의 내면(200F1)보다도 약간 상방에 배치되는 돌기부(200E2)가 형성되어 있다. 한편, 리드 프레임(220)의 하면측에 배치되는 다른 쪽의 금형(200F)은, 그 내면(200F1)이 평면으로 되고, 클램핑을 행한 상태에서, 스테이지부(201)의 수직 하강부(201d)의 하면(201e)과, 리드(203)의 절곡부(203b)보다도 외방에 위치하는 부분의 하면(203d)과, 연결 리드(202)의 굴곡부(202b)보다도 외방에 위치하는 부분의 하면(202e)에 맞닿아진다.
이와 같이 한 쌍의 제1 금형(200E, 200F)을 이용하여 클램핑을 행한 단계에서, 제1 금형(200E, 200F)의 캐비티 내에 용융한 예를 들면 에폭시 수지 등의 제1 수지를 사출하고, 스테이지부(201)와 리드(203)와 연결 리드(202)를 제1 수지의 내부에 메우고, 제1 밀봉 수지층(204)을 형성한다. 덧붙여서 말하면, 스테이지부(201)가 연결 리드(202)와 접속되어 들어올린 상태로 지지되며, 또한 수직 하강부(201d)의 하면(201e)이 다른 쪽의 금형(200F)의 내면(200F1)에 맞닿아져 강고하게 유지되고 있기 때문에, 제1 수지의 사출에 수반하여 스테이지부(201)가 변이하는 일이 없는 것으로 되어 있다.
계속해서, 제1 수지가 경화하여 제1 밀봉 수지층(204)이 형성된 단계에서, 제1 금형(200E, 200F)을 제거한다. 이 단계에서, 스테이지부(201)의 아래쪽에는, 관통 구멍(201c)과 연통하고 제1 밀봉 수지층(204)의 하면(204a)보다도 약간 상방에 배치된 오목부(204c)가 형성되어, 제2 공간(208)이 형성된다.
본 실시 형태에서는, 이 단계에서, 제1 밀봉 수지층(204)을 형성한 리드 프레임(220)을, 예를 들면 은이나 금, 팔라듐 등의 도금액에 침지한다. 이 때, 직류 전원의 음극을 리드 프레임(220)의 제1 밀봉 수지층(204)의 외방에 위치하는 예를 들면 직사각형 틀부(221)에, 양극을 도금액에 각각 접속하여 리드 프레임(220)에 직류 전류를 통전함으로써, 도 23에 도시하는 바와 같이, 제1 밀봉 수지층(204)으로부터 노출한 리드(203)의 일단(203a)측의 상면(203c)이나 타단(203c)측의 하면(203d) 등의 부분에 도금층(223)이 형성된다. 덧붙여서 말하면, 이 도금층(223)은, 예를 들면 휴대 전화기 등의 장치가 구비하는 회로 기판에 반도체 장치(200A)를 실장할 때에, 리드(203)와 회로 기판의 패턴의 접속(접합)이나, 반도체 센서 칩(205)과 증폭기(206)와 리드(203)를 전기적으로 접속하는 와이어(207)의 접속(접합) 시에, 납땜의 습윤성을 향상시키기 위한 것이다.
계속해서, 도 27에 도시하는 바와 같이, 반도체 센서 칩(205)과 증폭기(206)를, 각각 절연 부재(211)를 개재하면서 스테이지부(201)의 상면(201a)에 병설시키면서 고착한다. 이 때, 반도체 센서 칩(205)에서는, 하면(205a)과 스테이지부(201)의 상면(201a)을 대향시키며, 또한 다이어프램(205d)이 스테이지부(201)의 관통 구멍(201c)의 바로 위에 배치되어 대향하도록 형성한다. 또한, 반도체 센서 칩(205) 및 증폭기(206)의 본딩 패드와 리드(203)의 각각에 와이어(207)를 접합하 여, 반도체 센서 칩(205)과 증폭기(206)와 리드(203)를 전기적으로 접속한다.
그리고, 덮개(209)의 선단부(209c)의 하면(209g)측을 연결 리드(202)의 굴곡부(202b)의 일면(202d)에 접촉시켜 도전성 페이스트(209h)와 연결 리드(202)를 전기적으로 접속하면서 덮개(209)를 제1 밀봉 수지층(204)의 상면(204b)에 재치하고, 덮개(209)로 반도체 센서 칩(205)과 증폭기(206)와 와이어(207)를 덮어 이들 상방에 제1 공간(212)을 형성한다. 이 때, 굴곡부(202b)의 일면(202d)이 스테이지부(201)의 상면(201a)보다도 상방으로 돌출 상태로 배치되어 있음으로써, 덮개(209)를 형성할 때에, 반도체 센서 칩(205)이나 증폭기(206), 와이어(207)에 덮개(209)가 접촉하여 손상을 발생시키는 일이 없다.
계속해서, 도 28에 도시하는 바와 같이, 각각의 내면(200G1, 200H1)이 평면으로 된 한 쌍의 제2 금형(200G, 200H)으로 클램핑을 행한다. 이 때, 상방에 배치되는 한편의 금형(200G)은, 그 내면(200G1)이 덮개(209)의 개구부(209i)의 상단 및 지지 부재(209e)의 선단에 맞닿아지도록 형성되고, 아래쪽에 배치되는 다른 쪽의 금형(200H)은, 그 내면(200H1)이 제1 밀봉 수지층(204)의 하면(204a)과 면접촉하도록 형성된다. 그리고, 한 쌍의 제2 금형(200G, 200H)으로 클램핑을 행한 단계에서, 캐비티 내에, 용융한 예를 들면 에폭시 수지 등의 제2 수지를 사출하고, 덮개(209)의 외면(209d)을 덮고 제1 밀봉 수지층(204)에 고착하여 이들을 밀봉하는 제2 밀봉 수지층(210)을 형성한다. 여기서, 덮개(209)는, 개구부(209i)의 상단 및 지지 부재(209e)의 선단이 한 쪽의 금형(200G)의 내면(200G1)에 맞닿아져 확실하게 유지되어 있기 때문에, 제2 수지의 사출에 수반하는 가압력으로 어긋나는 일이 없 는 것으로 되어 있다.
제2 수지가 경화하고 한 쌍의 제2 금형(200G, 200H)을 제거한 단계에서, 마지막으로, 리드 프레임(220)의 직사각형 틀부(221)나 반도체 장치(200A)의 외방 부분의 불필요한 리드(203), 연결 리드(202)를 분리하여 반도체 장치(200A)의 제조가 완료한다.
상기한 바와 같이 제조된 반도체 장치(200A)에서는, 외부에 발생한 음향 등의 음압이, 덮개(209)의 개구부(209i)를 통하여 제1 공간(212)에 유도되고, 반도체 센서 칩(205)의 다이어프램(205d)에 도달하며, 이것에 수반하여 다이어프램(205d)이 음압의 크기에 따른 변형량으로써 진동하게 된다. 그리고, 다이어프램(205d)의 변형에 의해 브릿지 저항 회로가 이 변형량을 전기 저항의 변화로서 파악하고, 압력으로 변환함으로써 음압이 검출된다. 또한, 이 때 다이어프램(205d)으로부터 출력된 전기 신호는, 증폭기(206)에 보내져 증폭됨으로써, 보다 정확하게 음압을 검출하는 것이 가능하게 된다. 또한, 본 실시 형태의 반도체 장치(200A)에서는, 스테이지부(201)가 들어올린 상태로 되어 제1 밀봉 수지층(204)의 층 두께가 크게 됨으로써 오목부(204c)를 형성할 수 있고, 다이어프램(205d)의 하면(205a)측의 제2 공간(208)을 큰 용량으로 형성할 수 있다. 이 때문에, 제2 공간(208)이 밀폐 공간으로 되어도, 다이어프램(205d)의 진동에 수반하여 발생하는 이 공간(208) 내의 압력 변화에 의해 다이어프램(205d)의 변형이 저해되어, 검출하는 음압에 왜곡을 발생시키는 일이 없는 것으로 되어 있다. 따라서, 다이어프램(205d)은 도달한 음압에 따른 변형량으로써 올바르게 진동되게 된다.
한편, 반도체 장치에는, 검출 대상의 음압 이외에 외부에서 발생한 전자기적인 노이즈도 작용한다. 이러한 종류의 노이즈는, 본 실시 형태의 반도체 장치(200A)에 구비된 제1 밀봉 수지층(204)이나 제2 밀봉 수지층(210)을 투과하고, 반도체 센서 칩(205)에 도달하여 다이어프램(205d)의 오진동을 발생시킬 우려가 있다. 이와 같이 노이즈가 다이어프램(205d)에 도달한 경우에는, 반도체 장치에서 검출한 음압에 왜곡이 발생하여 반도체 장치의 신뢰성을 손상시키는 결과를 초래하게 된다. 이것에 대하여, 본 실시 형태의 반도체 장치(200A)에서는, 덮개(209)에 도전성 페이스트(209h)가 형성되고, 이 도전성 페이스트(209h)와 연결 리드(202)와 스테이지부(201)로 이루어지며 제1 공간(212) 내의 반도체 센서 칩(205) 등을 둘러싸는 전자 실드가 구비되어 있다. 이 때문에, 제1 밀봉 수지층(204)이나 제2 밀봉 수지층(210)을 투과한 노이즈를 전자 실드로 차단할 수 있어, 노이즈가 제1 공간(212) 내의 반도체 센서 칩(205)에 도달하는 일이 없는 것으로 되어 있다. 이에 의해, 본 실시 형태의 반도체 장치(200A)에서는, 노이즈의 영향에 의한 다이어프램(205d)의 오진동이 발생하지 않는다.
따라서, 상기한 반도체 장치(200A) 및 반도체 장치(200A)의 제조 방법에서는, 덮개(209)의 개구부(209i)를 통하여 제1 공간(212)을 통하여 반도체 센서 칩(205)의 다이어프램(205d)에 음향 등의 음압을 도달시킬 수 있고, 관통 구멍(201c)과 오목부(204c)로 형성된 제2 공간(208)에 의해, 다이어프램(205d)을 진동시킬 수 있다. 이 때, 밀폐 상태로 된 제2 공간(208)이, 제1 금형(200E)의 돌기부(200E2)의 크기를 변화시킴으로써 그 용량을 용이하게 크게 형성하는 것이 가능 하며, 이에 의해, 도달한 음압에 따라서 다이어프램(205d)이 진동할 때에, 이 진동에 수반하여 발생하는 제2 공간(208)의 압력 변화를 작게 억제하는 것도 가능하게 된다. 따라서, 이 압력 변화의 영향을 받는 일없이 올바르게 다이어프램(205d)을 진동시키는 것이 가능하게 되어, 음압을 정확하게, 또한 양호한 정밀도로 검출하는 것이 가능하게 된다.
또한, 본 실시 형태의 반도체 장치(200A)는, 리드 프레임(220)을 이용하여 제조되는 것으로서, 금속제 박판에 프레스 가공이나 에칭 가공을 실시하는, 비교적 용이한 제조 방법으로 반도체 센서 칩(205)을 실장하는 기판을 형성할 수 있기 때문에, 종래와 같이 프린트 기판을 이용하는 것과 비교하여, 양산성이 우수한 것으로 할 수 있고, 반도체 장치(200A)의 제조 코스트 나아가서는 반도체 장치(200A)의 코스트를 저감하는 것이 가능하게 된다. 또한, 리드 프레임(220)을 이용하여 제조함으로써, 수지 밀봉 기술을 적용하는 것이 가능하게 되어, 제1 밀봉 수지층(204)과 제2 밀봉 수지층(210)으로 밀봉됨으로써, 반도체 장치(200A)를 내구성이 우수한 신뢰성이 높은 것으로 하는 것이 가능하게 된다.
또한, 한 쌍의 제1 금형(200E, 200F)의 클램핑을 행하고, 제1 수지를 캐비티 내에 사출할 때에, 스테이지부(201)에 수직 하강부(201d)가 형성되어 있음으로써 스테이지부(201)를 강고하게 유지하는 것이 가능하게 되며, 제1 수지의 사출에 수반하는 가압력으로 스테이지부(201)가 어긋나는 것을 방지할 수 있다. 또한, 덮개(209)에 지지 부재(209e)가 형성되어 있음으로써, 한 쌍의 제2 금형(200G, 200H)의 클램핑을 행하고, 제2 수지를 캐비티 내에 사출함에 따른 덮개(209)의 어긋남을 확실하게 방지할 수 있다.
또한, 연결 리드(202)에 굴곡부(202b)를 형성하고, 이 굴곡부(202b)가 일면(202d)을 스테이지부(201)의 상면(201a)보다도 상방에 배치하도록 형성됨으로써, 덮개(209)를 형성할 때에, 반도체 센서 칩(205)이나 증폭기(206), 와이어(207) 등에 덮개(209)가 접촉하여 손상이 발생하는 것을 방지할 수 있다.
또한, 덮개(209)에 도전성 페이스트(209h)가 형성됨으로써, 반도체 장치(200A)에 전자 실드를 구비시킬 수 있어, 노이즈에 의해 다이어프램(205d)에 오진동이 발생하는 것을 방지할 수 있다. 이에 의해, 정확한 음압을 검출 가능한 반도체 장치(200A)로 할 수 있다.
또한, 본 발명은, 상기한 실시 형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위에서 적절하게 변경 가능하다. 예를 들면, 본 실시 형태에서는, 스테이지부(201)에 수직 하강부(201d)가 형성되고, 이 수직 하강부(201d)에 의해 제1 수지의 사출에 수반하는 스테이지부(201)의 어긋남을 방지하는 것이 가능한 것으로 하여 설명을 행하고 있지만, 스테이지부(201)는 연결 리드(202)에 의해 지지되어 있음과 함께, 제1 수지의 사출 시에, 관통 구멍(201c)에 금형(200E)의 돌기부(200E2)가 삽입 관통되어 지지되기 때문에, 도 29에 도시하는 바와 같이, 수직 하강부(201d)를 형성하지 않고 형성되어도 된다. 또한, 본 실시 형태에서는, 덮개(209)에 도전성 페이스트(209h)가 형성되어 있는 것으로 하였지만, 예를 들면 덮개(209)를 금속 등의 도전성재로 형성하거나 한 경우에는, 덮개(209) 그 자체에 전자 실드 효과를 부여하는 것도 가능하기 때문에, 도전성 페이스트(209h)는, 반드시 구비되어 있지 않아도 된다. 또한, 이러한 종류의 도전성재는, 페이스트재에 한정될 필요는 없다.
또한, 본 실시 형태에서는, 연결 리드(202)에 굴곡부(202b)를 형성하고, 일면(202d)에 맞닿게 하여 덮개(209)를 형성하는 것으로 하고, 이에 의해 형성 시의 덮개(209)가 반도체 센서 칩(205)이나 와이어(207) 등에 접촉하는 것을 방지할 수 있는 것으로 하였지만, 미리 덮개(209)를, 형성 시에 반도체 센서 칩(205)이나 와이어(207) 등과 접촉하지 않도록 크게 형성한 경우에는, 연결 리드(202)에 굴곡부(202b)를 형성하지 않아도 된다.
또한, 제1 밀봉 수지층(204)을 형성할 때에, 도 30에 도시하는 바와 같이, 굴곡부(202b)보다도 외방에, 또한 제1 밀봉 수지층(204)을 형성하도록 해도 되고, 이와 같이 한 경우에는, 덮개(209)를 형성할 때에, 굴곡부(202b)의 일면(202d)으로부터 덮개(209)의 선단부(209c)가 미끄러져 떨어질 우려가 없다. 또한, 도 30에 도시하는 바와 같이, 굴곡부(202b)보다도 외방의 제1 밀봉 수지층(204)의 높이를 일면(202d)보다 높게 해 두면, 더욱 덮개(209)를 안정되게 형성하는 것이 가능하다.
또한, 본 실시 형태에서는, 제1 밀봉 수지층(204)을 형성한 단계에서, 리드 프레임(220)을 도금액에 침지하여 도금층(223)을 형성하는 것으로 하였지만, 리드 프레임(220)의 가공을 완료하고 제1 밀봉 수지층(204)을 형성하는 전단에서 리드 프레임(220)을 도금액에 침지하여, 리드 프레임(220) 전체면에 도금층(223)을 형성해도 된다. 이와 같이 리드 프레임(220)의 전체면에 도금층(223)을 형성하는 경우 에는, 예를 들면 팔라듐 도금으로 해도 되며, 또한, 본 실시 형태와 같이, 제1 밀봉 수지층(204)으로부터 노출한 리드(203)의 상면(203e)나 하면(203d) 등에 스폿적으로 도금층(223)을 형성하는 경우에는, 도금이나 은 도금 이외에, 비스무트 도금 등을 실시해도 된다.
또한, 본 실시 형태에서는, 반도체 장치(200A)에 반도체 센서 칩(205)과 증폭기(206)가 구비되고, 모두 스테이지부(201)에 형성되어 있는 것으로 하였지만, 예를 들면 반도체 센서 칩(205)만으로 음압을 검출해도 되며, 또한, 반도체 장치(200A)와는 별도로 형성한 증폭기(206)에서 반도체 센서 칩(205)으로부터 출력된 전기 신호를 증폭하도록 해도 된다.
또한, 반도체 센서 칩(205)은, 스테이지부(201)의 상면(201a)에, 하면(205a)을 대향시키면서 고착되어 있는 것으로 하였지만, 반도체 센서 칩(205)의 상면(205b)을 스테이지부(201)의 상면(201a)에 대향시켜 형성해도 된다.
또한, 본 실시 형태에서는, 반도체 센서 칩(205)의 다이어프램(205d)의 바로 위에 덮개(209)의 개구부(209i)가 형성되어 있는 것처럼 도시하였지만, 이 개구부(209i)는, 제1 공간(212)과 외부를 연통시키도록 형성되면, 그 형성 위치는 한정을 필요로 하는 것이 아니다. 예를 들면, 다이어프램(205d)의 상방으로부터 가로 방향으로 어긋나게 하여 개구부(209i)를 형성한 경우에는, 압력의 검출 정밀도가 저하하지 않을 뿐만 아니라, 반대로 개구부(209i)를 통하여 제1 공간(212) 내에 수분 등이 침입하였을 때, 이 수분 등이 다이어프램(205d)에 직접 접촉하는 것을 방지할 수 있기 때문에, 압력의 검출 정밀도를 유지 또는 높이는 것도 가능하게 된 다.
또한, 본 실시 형태에서는, 덮개(209)에 지지 부재(209e)가 형성되고, 이 지지 부재(209e)의 선단이 한 쪽의 금형(200G)의 내면(200G1)에 맞닿아짐으로써, 제2 수지의 사출에 수반하는 가압력으로 덮개(209)에 어긋남이 발생하지 하는 것으로 하여 설명을 행하였지만, 덮개(209)는, 제2 수지의 사출 시에 개구부(209i)의 상단에도 금형(200G)의 내면(200G1)이 맞닿아져 유지되기 때문에, 반드시 지지 부재(209e)가 형성될 필요는 없다.
계속해서, 도 31 내지 도 34를 참조하여, 본 발명의 제7 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 설명한다. 본 실시 형태의 설명에서는, 제6 실시 형태에 공통되는 구성에 대하여 동일 부호를 붙이고, 그 상세에 관한 설명을 생략한다.
본 실시 형태의 반도체 장치(200B)는, 제6 실시 형태에서 설명한 반도체 장치(200A)에 대하여, 도 31에 도시하는 바와 같이, 덮개(209) 상벽(209a)에 외부와 제1 공간(212)을 연통시키는 개구부(209i)가 형성되지 않고, 제1 공간(212)이 밀폐 상태로 되어 있다.
이 한편, 제1 밀봉 수지층(204)에는, 스테이지부(201)의 관통 구멍(201c)과 연통하고, 제1 밀봉 수지층(204)의 하면(204a)에 개구하는 구멍부(204d)가 형성되어 있다. 여기서, 본 실시 형태의 구멍부(204d)는, 단면에서 보아 그 폭이 관통 구멍(201c)의 폭보다도 크게 형성되어 있고, 관통 구멍(201c)과 이 구멍부(204d)를 맞추어 제2 공간(208)이 형성되어 있다.
계속해서, 상기 구성으로 이루어지는 반도체 장치(200B)의 제조 방법에 대하여 설명한다.
이 반도체 장치(200B)는, 제6 실시 형태와 마찬가지의 리드 프레임(220)을 이용하여 제조되는 것으로서, 리드 프레임(220)을 준비한 단계에서, 도 24 및 도 32에 도시하는 바와 같이, 프레임부(222) 중, 직사각형 틀부(221) 및 리드(203)와 연결 리드(202)의 일부를 제외한 부분을 한 쌍의 제1 금형(200M, 200N)에 끼워넣어 클램핑이 행하여진다. 여기서, 본 실시 형태에서는, 이 한 쌍의 제1 금형(200M, 200N) 중, 리드 프레임(220)의 하면측에 배치되는 다른 쪽의 금형(200N)에는, 그 내면(200N1)측에 돌기부(200N2)가 형성되어 있고, 이 돌기부(200N2)는, 클램핑 시에 스테이지부(201)의 관통 구멍(201c)에 그 선단 부분의 볼록부(200N3)가 계합되어 관통 구멍(201c)이 폐색된다. 한편, 리드 프레임(220)의 상면측에 배치되는 한 쪽의 금형(200M)은, 그 내면(200M1)이, 스테이지부(201)의 상면(201a) 및 리드(203)의 절곡부(203b)보다도 선단측의 상면(203c)에 맞닿는 평면과, 연결 리드(202)의 굴곡부(202b)에 계합하는 오목형의 면과, 연결 리드(202)의 굴곡부(202b)보다도 외방의 상면(202c) 및 리드(203)의 절곡부(203b)보다도 외방의 상면(203e)에 각각 맞닿는 평면을 갖는 것으로 되어 있다.
이와 같이 한 쌍의 제1 금형(200M, 200N)의 클램핑을 행한 단계에서, 제1 금형(200M, 200N)의 캐비티 내에 용융한 제1 수지를 사출하고, 제1 밀봉 수지층(204)을 형성한다. 그리고, 제1 수지가 경화하여 제1 금형(200M, 200N)을 제거한 단계에서, 스테이지부(201)의 아래쪽에는, 관통 구멍(201c)과 연통하고 제1 밀봉 수지 층(204)의 하면(204a)에 개구하는 구멍부(204d)가 형성되어, 본 실시 형태의 외부와 연결되는 제2 공간(208)이 형성된다.
계속해서, 도 33에 도시하는 바와 같이, 제6 실시 형태와 마찬가지로, 반도체 센서 칩(205)과 증폭기(206)를 스테이지부(201)의 상면(201a)에 고착하고 와이어(207)를 접속한 단계에서, 굴곡부(202b)의 일면(202d)에 선단부(209c)를 맞닿게 하면서 덮개(209)를 형성하여 밀폐 상태의 제1 공간(212)을 형성한다. 그리고, 도 34에 도시하는 바와 같이, 한 쌍의 제2 금형(200O, 200P)의 클램핑을 행하고, 제2 밀봉 수지층(210)을 형성하여, 제1 밀봉 수지층(204)과 덮개(209)를 밀봉한다. 이 때, 한 쪽의 금형(200O)의 내면(200O1)을 지지 부재(209e)의 선단에 맞닿게 하여 덮개(209)를 강고하게 유지하고, 다른 쪽의 금형(200P)의 내면(200P1)을 제1 밀봉 수지층(204)의 하면(204a)에 맞닿게 하여 클램핑을 행함으로써, 제2 수지의 사출에 수반하는 가압력으로 덮개(209)에 어긋남이 발생하는 것이 방지된다. 제2 밀봉 수지층(210)이 형성된 단계에서, 마지막으로, 리드 프레임(220)의 제1 밀봉 수지층(204) 및 제2 밀봉 수지층(210)으로부터 외방에 위치하는 부분을 분리하여 반도체 장치(200B)의 제조가 완료하게 된다.
이와 같이 구성되는 본 실시 형태의 반도체 장치(200B)에서는, 외부로부터 제2 공간(208)을 통하여 압력을 반도체 센서 칩(205)의 다이어프램(205d)에 도달시키는 것이 가능하게 된다. 그리고, 이 다이어프램(205d)은, 밀폐 상태의 제1 공간(212)이 형성되어 있음으로써 진동하는 것이 가능하게 되며, 이 때, 제1 공간(212)의 용량을, 덮개(209)의 크기나 형상을 변화시킴으로써 용이하게 변경할 수 있기 때문에, 다이어프램(205d)의 진동에 수반하는 압력 변화를 작게 억제하는 것도 용이하게 되어, 다이어프램(205d)을 올바르게 진동시키는 것이 가능하게 된다.
또한, 본 발명은, 상기한 제7 실시 형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위에서 적절하게 변경 가능하다. 예를 들면, 본 실시 형태에서, 구멍부(204d)는 단면에서 보아 폭이 관통 구멍(201c)의 폭보다도 크게 형성되어 있는 것으로 하였지만, 관통 구멍(201c)의 폭과 대략 동일한 폭으로써 형성되어도 된다. 이 경우에는, 예를 들면, 제6 실시 형태에서 설명한 한 쌍의 제1 금형(200E, 200F) 중 한 쪽의 금형(200E)에 형성된 돌기부(200E2)를, 클램핑을 행하였을 때에 다른 쪽의 금형(200F)의 내면(200F1)과 맞닿는 길이로 형성함으로써, 제1 밀봉 수지층(204)의 하면(204a)에 개구하고 관통 구멍(201c)과 대략 동일한 폭을 갖는 구멍부(204d)를 형성해도 된다.
도 35 내지 도 40은, 본 발명의 제8 실시 형태를 도시하고 있다. 도 35에 도시하는 바와 같이, 이 반도체 장치(301)는, 회로 기판(303)과, 회로 기판(303)의 두께 방향의 일단측에 겹쳐서 배치된 반도체 칩(305), 덮개 프레임(307) 및 수지 몰드부(309)를 구비하고 있다.
반도체 칩(305)은, 대략 판 형상으로 형성되어 있고, 그 두께 방향의 일단면(305a)이 회로 기판(303)의 일단측에 위치하는 표면(303a) 상에 접착 고정되어 있다. 이 반도체 칩(305)은, 예를 들면, 가속도를 검지하는 기능을 가진 가속도 센서 칩으로 이루어진다.
즉, 도 36에 도시하는 바와 같이, 반도체 칩(305)에는, 그 두께 방향으로 관 통하는 관통 구멍(305b)이 형성되어 있다. 이 관통 구멍(305b) 내에는 추부(311)가 배치되어 있고, 추부(311)의 일단은, 휨부(313)에 의해 관통 구멍(305b)의 내면에 일체적으로 고정되어 있다. 휨부(313)는, 반도체 칩(305)의 두께 치수보다도 얇게 형성되어 있고, 추부(311)에 가속도가 인가되었을 때에, 휘어지게 할 수 있게 되어 있다. 이 휨부(313)에는, 휨부(313)의 휘어짐에 기초하여 가속도를 전기 신호로 변환하는 피에조 소자(314)가 접착되어 있다.
또한, 반도체 칩(305)의 두께 방향의 타단면(305c)에는, 복수의 패드 전극(315)이 노출하여 형성되어 있다. 이들 패드 전극(315)은, 반도체 칩(305)에 전력을 공급하는 역할이나, 피에조 소자(314)로부터 취출된 전기 신호를 외부에 전달하는 단자로서의 기능을 갖는다.
도 35에 도시하는 바와 같이, 덮개 프레임(307)은, 내열성을 갖는 열경화성 수지로 형성되어 있고, 반도체 칩(305)을 피복하도록 회로 기판(303)의 표면(303a)에 배치되는 덮개(317)와, 덮개(317)로부터 일체적으로 돌출하는 돌기부(319)를 구비하고 있다.
덮개(317)는, 회로 기판(303)의 표면(303a)으로부터 두께 방향으로 이격한 위치에 배치되는 대략 판 형상 상벽(상단부)(321)과, 상벽(321)의 주연으로부터 회로 기판(303)의 표면(303a)을 향하여 돌출하는 측벽(323)을 구비하고 있다. 즉, 덮개(317)는, 이들 상벽(321) 및 측벽(323)에 의해 측벽(323)의 선단부(323a) 측에 개구하는 대략 오목 형상으로 형성되어 있다. 그리고, 측벽(323)의 선단부(323a)를 반도체 칩(305)의 주연에 위치하는 회로 기판(303)의 표면(303a)에 배치한 상태 에서는, 회로 기판(303)의 표면(303a)과, 상벽(321) 및 측벽(323)의 내면(321a, 323c)에 의해 중공의 공간부(325)가 획정된다. 또한, 이 상태에서는, 상벽(321)이, 덮개(317) 중 회로 기판(303)의 표면(303a)으로부터 가장 이격하여 위치하고 있으며, 또한, 상벽(321) 및 측벽(323)의 내면(321a, 323c)이, 반도체 칩(305)에 닿지 않도록 위치하고 있다.
또한, 이 덮개 프레임(307)에는, 공간부(325)에 대향하는 상벽(321) 및 측벽(323)의 내면(321a, 323c)에 형성된 박막 형상의 실드부(327)가 형성되어 있다. 이 실드부(327)는, 구리나 은 등의 도전성을 갖는 도전성 페이스트를 상벽(321) 및 측벽(323)의 내면(321a, 323c)에 도포 혹은 분무를 하여 이루어진다. 즉, 덮개(317)는, 이 실드부(327)에 의해 도전성이 부여된다. 또한, 실드부(327)는, 측벽(323)의 선단부(323a)까지 연장되어 형성되어 있고, 덮개 프레임(307)을 배치한 상태에서, 회로 기판(303)의 표면(303a) 상에 접하게 되고, 공간부(325)는 이 실드부(327)에 의해 덮여진다.
돌기부(319)는, 상벽(321)의 주연으로부터 한 쌍 돌출해 있고, 상벽(321)보다도 회로 기판(303)의 표면(303a)으로부터 더욱 이격하는 방향으로 연장되어 있다. 또한, 각 돌기부(319)는, 상벽(321)의 길이 방향에 대하여 경사지도록 연장되어 있고, 덮개(317)에 대하여 탄성 변형 가능하게 되어 있다. 즉, 각 돌기부(319)는, 그 기단부(319a)를 축으로 하여 덮개(317)에 대하여 요동하거나, 휘어짐으로써 탄성 변형하게 되어 있다.
또한, 이 덮개 프레임(307)에는, 상벽(321)의 주연으로부터 상벽(321)의 길 이 방향으로 일체적으로 연장되는 한 쌍의 연결부(329)가 형성되어 있다.
회로 기판(303)은, 대략 판 형상으로 형성되어 있고, 표면(303a)에 배치된 복수의 패드 전극(331)과, 회로 기판(303)의 두께 방향의 타단측에 위치하는 이면(303b)에 배치된 복수의 땜납 볼(전극부)(333)과, 회로 기판(303)의 내부에 배치되고, 복수의 패드 전극(331) 및 땜납 볼(333)을 개개로 전기적으로 접속하는 배선부(335)를 구비하고 있다. 이 배선부(335)는, 예를 들면 동박으로 형성되어 있다.
패드 전극(331)은, 반도체 칩(305)의 패드 전극(315)과 와이어(337)에 의해 전기적으로 접속하는 것으로서, 반도체 칩(305)의 배치 영역의 주위에 배치됨과 함께 공간부(325)에 노출하고 있다. 이 패드 전극(331)은, 예를 들면, 동박에 두께 3∼5㎛의 니켈(Ni) 및 두께 0.5㎛의 금(Au)의 도금을 실시한 것으로 이루어진다.
땜납 볼(333)은, 대략 구체 형상으로 형성되어 있고, 회로 기판(303)의 이면(303b)으로부터 돌출함과 함께 공간부(325)와는 회로 기판(303)의 두께 방향으로 겹치지 않는 위치에 배치되어 있다.
또한, 회로 기판(303)의 표면(303a)에는, 도전성을 갖는 박막 형상의 실드 부재(339)가 형성되어 있다. 이 실드 부재(339)는, 회로 기판(303)의 표면 중, 공간부(325)와 대향하는 영역, 반도체 칩(305)의 배치 영역, 및 덮개(317)의 측벽(323)의 선단부(323a)를 배치하는 영역에 걸쳐 형성되어 있다. 즉, 덮개 프레임(307)을 회로 기판(303)의 표면(303a)에 배치한 상태에서는, 실드 부재(339)가 덮개 프레임(307)의 실드부(327)에 접촉하게 되어 있다. 따라서, 실드 부재(339)는, 덮개 프레임(307)의 실드부(327)와 함께 반도체 칩(305)을 포함하여 공간 부(325)를 둘러싼다.
또한, 이상의 점으로부터 전술한 반도체 칩(305)은, 이 실드 부재(339)를 개재하여 회로 기판(303)의 표면(303a)에 고정되며, 또한, 덮개 프레임(307)의 측벽(323)의 선단부(323a)도, 이 실드 부재(339)를 개재하여 회로 기판(303)의 표면(303a)에 배치된다. 단, 이 실드 부재(339)에는, 회로 기판(303)의 패드 전극(331)이 공간부(325)에 노출하도록, 이 각 패드 전극(331)을 피하는 구멍(339a)이 형성되어 있고, 실드 부재(339)와 패드 전극(331)은 전기적으로 절연되어 있다.
수지 몰드부(309)는, 회로 기판(303)의 표면(303a), 및, 내면(321a, 323c)과 반대측에 위치하는 덮개(317)의 외면(321b, 323b)에 접함과 함께 덮개 프레임(307)의 돌기부(319) 및 연결부(329)를 감싸고 있으며, 회로 기판(303) 및 덮개 프레임(307)을 일체적으로 고정하고 있다.
또한, 덮개(317)로부터 돌출하는 돌기부(319) 및 연결부(329)의 선단부(319b, 329a)는, 회로 기판(303)과 동일 방향을 향하는 수지 몰드부(309)의 표면(309a), 및, 이 표면(309a)에 인접하는 측면(309b)으로부터 각각 외방에 노출하고 있다.
즉, 이 수지 몰드부(309)는, 덮개(317)에 의해 형성되는 중공의 공간부(325)를 통하여 반도체 칩(305)을 피복하도록 구성되어 있다. 또한, 도 35에서, 수지 몰드부(309)는, 돌기부(319)나 연결부(329)에 의해 분할하여 형성되어 있는 것처럼 도시되어 있지만, 실제로는, 이들 돌기부(319)나 연결부(329)를 1개의 수지 몰드부(309)에 의해 감싸고 있고, 수지 몰드부(309)는 일체적으로 형성되어 있다.
다음으로, 이상과 같이 구성된 반도체 장치(301)의 제조 방법에 대하여 설명한다.
또한, 이 제조 방법에서는, 미리, 반도체 장치(301)를 구성하기 위한 복수의 패드 전극(331), 배선부(335) 및 실드 부재(339)로 이루어지는 유닛을 복수 형성한 1매의 회로 기판(303)을 준비해 둔다.
그리고, 각 실드 부재(339)를 개재하여 회로 기판(303)의 표면(303a)에 반도체 칩(305)을 각각 접착한다. 이 반도체 칩(305)의 접착은, 은 페이스트를 개재하여 반도체 칩(305)을 회로 기판(303)의 표면(303a)에 배치하고, 이 은 페이스트를 경화시킴으로서 행하여진다. 이 접착 종료 후에는, 회로 기판(303)이나 반도체 칩(305)의 표면(303a, 305c), 특히, 패드 전극(315, 331)에 부착되어 있는 오염물을 떨어뜨리는 플라즈마 크리닝을 실시한다. 그 후, 와이어 본딩에 의해 와이어(337)를 배치하여 반도체 칩(305) 및 회로 기판(303)의 패드 전극(315, 331)을 상호 전기 접속한다.
그 후, 도 37에 도시하는 바와 같이, 연결부(329)에 의해 일체적으로 연결된 복수의 덮개 프레임(307)을 준비한다(프레임 준비 공정). 이 프레임 준비 공정에서는, 내열성을 갖는 열경화 수지를 이용하여 인젝션 성형법에 의해 서로 연결된 복수의 덮개 프레임(307)을 형성한다.
다음으로, 각 덮개(317)에 의해 각 반도체 칩(305)을 피복하도록 복수의 덮개 프레임(307)을 회로 기판(303)의 표면(303a)에 겹쳐서 배치한다(프레임 배치 공정). 여기서, 각 연결부(329)는, 각 덮개 프레임(307)이 각 반도체 칩(305)을 덮 는 소정 위치에 배치되도록 설정되어 있기 때문에, 복수의 반도체 칩(305)에 대한 각 덮개 프레임(307)의 위치 결정을 용이하게 행할 수 있다.
그리고, 회로 기판(303)의 이면(303b) 측에 평탄면(300E1)을 갖는 금형(300E)을 배치함과 함께, 회로 기판(303)의 표면(303a) 측에는, 표면(300F1)으로부터 우묵하게 들어간 오목부(300F2)를 갖는 금형(한 쪽의 금형)(300F)을 대향하여 배치한다. 즉, 이들 한 쌍의 금형(300E, 300F)은, 회로 기판(303)을 그 두께 방향으로부터 끼워넣도록 구성되어 있다. 또한, 금형(300F)의 오목부(300F2)의 저면(300F3)에는, 단면에서 보아 대략 V자 형상의 볼록 돌기부(300F4)가 돌출하여 형성되어 있고, 각 볼록 돌기부(300F4)는 상호 인접하는 반도체 칩(305) 및 덮개 프레임(307)의 중간 지점과 두께 방향으로 겹치도록 배치된다.
또한, 이들 한 쌍의 금형(300E, 300F)을 배치함과 동시에, 회로 기판(303) 및 덮개 프레임(307)과 금형(300F) 사이에는, 수지 몰드부를 형성하는 수지와 금형(300F)의 이형성을 양호하게 하는 박막 형상의 시트(300S)를 배치해 둔다. 이 시트(300S)는, 예를 들면 불소 수지로 형성되어 있다.
그 후, 금형(300F)을 금형(300E)에 근접하는 방향으로 이동시키고, 도 38에 도시하는 바와 같이, 이들 한 쌍의 금형(300E, 300F)의 평탄면(300E1) 및 표면(300F1)에 의해 회로 기판(303)을 끼워넣음과 함께, 금형(300F)의 오목부(300F2)의 저면(300F3)에 의해 돌기부(319)를 회로 기판(303)을 향하여 압압한다(압압 공정). 이 압압 공정 시에는, 미리 시트(300S)를 금형(300F)의 저면(300F3)에 진공 흡착(화살표a)시켜 둔다.
따라서, 이 압압 공정을 행한 상태에서는, 회로 기판(303)의 이면(303b)이 금형(300E)의 평탄면(300E1)에 접촉함과 함께, 회로 기판(303)의 표면(303a)이 시트(300S)를 개재하여 금형(300F)의 표면(300F1)에 접촉한다. 또한, 덮개 프레임(307)의 돌기부(319)의 선단부(319b)가 시트(300S)를 개재하여 금형(300F)의 저면(300F3)에 맞닿는다. 또한, 돌기부(319)는, 덮개(317)로부터 회로 기판(303)에 대하여 더욱 이격하는 방향으로 연장되어 있기 때문에, 금형(300F)과 덮개(317) 사이에는 간극이 형성된다.
이 압압 공정에서는, 돌기부(319)를 통하여 회로 기판(303)에 접하는 덮개(317)의 선단부(323a)가 회로 기판(303)에 압박되기 때문에, 덮개(317)의 선단부(323a)와 회로 기판(303)의 간극을 막을 수 있다. 즉, 공간부(325)가 외방에 대하여 밀폐된다.
또한, 이 압압 공정에서는, 한 쌍의 금형(300E, 300F)에서 덮개 프레임(307)을 회로 기판(303)에 압박하고 있기 때문에, 덮개 프레임(307)과 회로 기판(303)의 상대적인 위치가 고정된다.
또한, 이 압압 공정에서는, 돌기부(319)가 덮개(317)에 대하여 탄성 변형한다. 즉, 금형(300F)에 의해 덮개(317)를 회로 기판(303)에 압박하는 힘을 돌기부(319)의 탄성 변형에 의해 흡수할 수 있다. 이 때문에, 금형(300F)에 의해 덮개 프레임(307)을 회로 기판(303)에 압박하는 힘이, 돌기부(319)의 탄성 변형에 의해 덮개(317)에 잉여로 전달되는 것을 방지하여 덮개(317)가 변형하는 것을 방지할 수 있다.
또한, 이 돌기부(319)의 탄성력에 의해 덮개(317)의 선단부(323a)가 회로 기판(303)에 적절한 힘으로 압박되기 때문에, 덮개(317)의 선단부(323a)와 회로 기판(303)의 간극을 확실하게 막을 수 있다.
그 후, 금형(300F)의 평탄면(300F1)에 의해 돌기부(319)를 압압한 상태에서, 금형(300F)의 오목부(300F2), 회로 기판(303) 및 복수의 덮개(317)에 의해 형성되는 1개의 간극에, 에폭시 수지 등의 열경화 수지를 용융한 상태에서 주입하여, 회로 기판(303) 및 복수의 덮개 프레임(307)을 일체적으로 고정하는 수지 몰드부(309)를 형성한다(몰드 공정). 또한, 전술한 간극이란, 수지 몰드부(309)를 형성하기 위한 수지 형성 공간을 나타내고 있다. 또한, 이 수지 몰드부(309)는, 1개의 큰 수지 형성 공간의 단부로부터 순차적으로 용융 수지를 주입하는 트랜스퍼 성형법에 의해 형성된다.
이 몰드 공정에서는, 덮개(317)의 선단부(323a)와 회로 기판(303)의 간극이 돌기부(319)의 압압력에 의해 막혀 있기 때문에, 수지 형성 공간에 주입된 용융 수지가 공간부(325)에 유입되는 것을 방지할 수 있다. 또한, 이 몰드 공정에서는, 덮개 프레임(307)과 회로 기판(303)의 상대적인 위치가 이미 고정되어 있기 때문에, 수지 형성 공간에 주입되는 용융 수지에 의해 덮개 프레임(307)이 회로 기판(303)에 대하여 움직이는 것을 방지할 수 있다.
또한, 이 몰드 공정에서는, 용융 수지를 수지 형성 공간에 충전한 후에, 수지를 가열하여 경화시킴으로써, 도 39에 도시하는 바와 같이, 수지 몰드부(309)가 형성된다. 이 수지 몰드부(309)의 표면(309a)에는, 전술한 금형(300F)의 볼록 돌 기부(300F4)에 의해 V자 형상의 홈(341)이 형성되어 있다.
이 몰드 공정 후에는, 회로 기판(303)의 이면(303b)의 전체에 다이싱 테이프(300D)를 접착하고, 이 상태에서 블레이드(300B)에 의해 V자 형상의 홈(341)을 따라 개개의 반도체 장치(301)로 절단하는 다이싱 공정을 행한다. 이 때, 수지 몰드부(309), 회로 기판(303) 및 연결부(329)는 절단하지만, 다이싱 테이프(300D)는 절단하지 않는다.
마지막으로, 개개의 반도체 장치(301)를 다이싱 테이프(300D)로부터 제거하고, 도 35에 도시하는 바와 같이, 회로 기판(303)의 이면(303b)에 노출하는 배선부(335)에 땜납 볼(333)을 부착함으로써, 반도체 장치(301)의 제조가 종료한다.
이 반도체 장치(301)를 실장 기판에 탑재하는 경우에는, 도 40에 도시하는 바와 같이, 회로 기판(303)의 이면(303b)을 실장 기판(345)의 표면(345a)에 대향시키고, 땜납 볼(333)을 실장 기판(345)의 표면(345a)에 형성된 랜드부(347)에 배치한다. 그리고, 땜납 볼(333)을 가열하면서 반도체 장치(301)를 실장 기판(345)의 표면(345a)에 압박함으로써, 땜납 볼(333)이 랜드부(347)에 고정됨과 함께 전기적으로 접속된다.
이 상태에서, 반도체 장치(301)가 가열·냉각된 경우에는, 공간부(325)가 팽창·수축하기 때문에, 회로 기판(303) 중, 공간부(325)와 두께 방향으로 겹치는 부분이 휘어진다.
여기서, 땜납 볼(333)은 공간부(325)와 두께 방향으로 겹치지 않는 위치에 배치되어 있기 때문에, 이 회로 기판(303)의 휘어짐에 기초하여, 실장 기판(345)에 대한 땜납 볼(333)의 위치가 변화되는 것을 억제할 수 있다. 또한, 땜납 볼(333)은, 회로 기판(303)의 이면(303b)으로부터 돌출하여 형성되어 있기 때문에, 공간부(325)가 팽창해도 회로 기판(303)이 실장 기판(345)의 표면(345a)에 맞닿는 것도 방지할 수 있다. 따라서, 땜납 볼(333)이 실장 기판(345)의 랜드부(347)로부터 박리하는 것을 방지할 수 있다.
상기한 반도체 장치(301), 반도체 장치의 제조 방법 및 이것에 사용하는 덮개 프레임(307)에 의하면, 한 쌍의 금형(300E, 300F)에 의해 회로 기판(303) 및 덮개 프레임(307)을 끼워넣음으로써, 수지 몰드부(309)를 형성할 때에 용융 수지가 공간부(325)에 유입되는 것을 방지할 수 있음과 함께, 덮개 프레임(307)이 회로 기판(303)에 대하여 움직이는 것을 방지할 수 있다. 따라서, 반도체 칩(305)을 덮는 덮개(317)를 회로 기판(303)에 접착하는 공정이나, 회로 기판(303)에 덮개(317)의 선단부(323a)를 지지하기 위한 오목부나 지지부를 형성하는 공정이 불필요로 되어, 반도체 장치(301)의 제조 코스트 삭감, 및, 제조 효율의 향상을 도모할 수 있다.
또한, 도전성을 갖는 덮개(317)의 실드부(327)와 회로 기판(303)의 실드 부재(39)가 반도체 칩(305)을 둘러싸기 때문에, 반도체 장치(301)의 외방측에서 발생한 전기적인 노이즈가, 회로 기판(303) 및 수지 몰드부(309)에 침입해도, 덮개(317) 및 실드 부재(339)에서 노이즈가 공간부(325) 내에 침입하는 것을 방지한다. 따라서, 이 노이즈가 반도체 칩(305)에 도달하는 것을 확실하게 방지하여, 노이즈에 기초하는 반도체 칩(305)의 오작동을 확실하게 방지할 수 있다.
또한, 압압 공정에서 오목부(300F2)를 갖는 금형(300F)에 의해 덮개 프레 임(307)을 회로 기판(303)에 압박하는 힘이, 돌기부(319)의 탄성 변형에 의해 덮개(317)에 잉여로 전달되는 것을 방지하여 덮개(317)가 변형하는 것을 방지하기 때문에, 덮개(317)의 변형에 기초하는 공간부(325)의 변동을 억제할 수 있다.
또한, 이 돌기부(319)의 탄성력에 의해 덮개(317)의 선단부(323a)가 회로 기판(303)에 적절한 힘으로 압박되기 때문에, 덮개(317)의 선단부(323a)와 회로 기판(303)의 간극을 확실하게 막을 수 있다.
또한, 반도체 장치(301)는, 실장 기판(345)에 대향하는 회로 기판의 이면측에만 땜납 볼(333)을 배치한 소위 표면 실장형의 구성으로 되어 있기 때문에, 실장 기판(345)에서의 반도체 장치(301)의 실장 영역은 회로 기판(303)의 이면(303b)의 면적만으로 된다. 따라서, 실장 기판(345)에 대한 반도체 장치(301)의 탑재 영역을 작게 할 수 있어, 실장 기판(345)의 소형화를 도모하는 것이 가능하다.
또한, 공간부(325)의 팽창 수축에 의한 회로 기판(303)의 휘어짐에 기초하여, 실장 기판(345)에 대한 전극부의 위치 변화를 억제할 수 있기 때문에, 땜납 볼(333)이 실장 기판(345)으로부터 박리하는 것을 방지하여, 반도체 칩(305)과 실장 기판(345)의 전기적인 접속을 확보할 수 있다.
또한, 복수의 반도체 장치(301)를 제조할 때에는, 복수의 덮개 프레임(307)을 연결부(329)에 의해 연결해 둠으로써, 회로 기판(303)에 배치된 각 반도체 칩(305)에 대한 각 덮개 프레임(307)의 위치 결정을 용이하게 행할 수 있다. 또한, 복수의 반도체 장치(301)를 동시에 또한 용이하게 제조할 수 있어, 반도체 장치(301)의 제조 효율의 향상을 도모할 수 있다.
또한, 압압 공정에서, 덮개 프레임(307)의 돌기부(319)는, 시트 S를 개재하여 금형(300F)의 저면(300F3)에 맞닿기 때문에, 돌기부(319)의 맞닿음에 의해 금형(300F)에 흠집이 나는 것을 방지할 수 있다. 또한, 금형(300F)의 저면(300F3)에 시트(300S)를 배치한 상태에서 몰드 공정을 행하기 때문에, 용융 수지에 의해 금형(300F)이 더러워지는 것도 방지할 수 있다.
또한, 상기한 실시 형태에서, 실드 부재(339)는, 회로 기판(303)의 표면(303a)에 배치되는 것으로 하였지만, 이것에 한정하지 않고, 적어도 덮개(317)와 함께 반도체 칩(305)을 포함하여 공간부(325)를 둘러싸도록 형성되어 있으면 된다. 즉, 실드 부재(339)는, 그 일부가 회로 기판(303)의 내부에 배치되어도 된다.
다음으로, 본 발명에 따른 제9 실시 형태에 대하여 도 41을 참조하여 설명한다. 또한, 여기서는, 제8 실시 형태와의 상위점에 대해서만 설명하고, 반도체 장치(301)의 구성 요소와 동일한 부분에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.
도 41에 도시하는 바와 같이, 이 실시 형태에 따른 반도체 장치(351)를 구성하는 회로 기판(304)에는, 그 표면(304a)으로부터 두께 방향으로 우묵하게 들어가서 형성된, 단면에서 보아 대략 직사각형 형상의 오목부(353)가 형성되어 있고, 이 오목부(353)의 저면(353a)에 반도체 칩(305)이 배치되어 있다.
또한, 덮개 프레임(307)은, 이 오목부(353)에 걸쳐서 배치되어 있는, 즉, 덮개(317)의 선단부(323a)가 오목부(353)의 주연에 위치하는 회로 기판(304)의 표면(304a)에 배치되어 있다. 이 상태에서는, 회로 기판(304)의 오목부(353)와, 덮 개 프레임(307)의 상벽(321) 및 측벽(323)에 의해 중공의 공간부(355)가 획정된다.
오목부(353)의 저면(353a)에는, 반도체 칩(305)의 패드 전극(315)과 와이어(337)에 의해 전기적으로 접속하는 복수의 패드 전극(357)이 배치되어 있다. 이들 패드 전극(357)은, 배선층(335)을 통하여 회로 기판(304)의 이면(304b)에 배치된 복수의 땜납 볼(333)과, 전기적으로 접속되어 있다. 또한, 땜납 볼(333)은, 제8 실시 형태와 마찬가지로, 공간부(355)와는 두께 방향으로 겹치지 않는 위치에 배치되어 있다.
또한, 이 회로 기판(304)에는, 덮개 프레임(307)의 실드부(317)와 함께 반도체 칩(305)을 포함하여 공간부(355)를 둘러싸는 실드 부재(359)가 형성되어 있다. 즉, 실드 부재(359)는, 오목부(353)의 저면(353a)에 배치됨과 함께, 이 저면(353a)의 주연으로부터 회로 기판(304)의 내부를 통과하여, 오목부(353)의 주연에 위치하는 회로 기판(304)의 표면(304a)까지 연장하여 노출하도록 형성되어 있다. 따라서, 덮개 프레임(307)을 회로 기판(304)의 표면(304a)에 배치한 상태에서는, 실드 부재(359)가 덮개 프레임(307)의 실드부(327)에 접촉하게 되어 있다.
또한, 이상의 점으로부터 반도체 칩(305)은, 이 실드 부재(359)를 개재하여 회로 기판(304)의 표면(304a)에 고정되며, 또한, 덮개 프레임(307)의 측벽(323)의 선단부(323a)도, 이 실드 부재(359)를 개재하여 회로 기판(304)의 표면(304a)에 배치된다. 또한, 이 실드 부재(359)에는, 회로 기판(304)의 패드 전극(357)이 공간부(355)에 노출하도록, 이 각 패드 전극(357)을 피하는 구멍(359a)이 형성되어 있고, 실드 부재(359)와 패드 전극(357)은 전기적으로 절연되어 있다.
이 회로 기판(304)의 주연에는, 그 두께 방향으로 관통함과 함께, 그 이면(304b)으로부터 표면(304a)을 향하여 선단이 점점 가늘게 형성된 테이퍼 형상의 관통 구멍(361)이 복수 형성되어 있다. 각 관통 구멍(361)의 내부에는, 회로 기판(304)의 표면(304a) 측에 위치하는 관통 구멍(361)의 개구부(361a)를 통하여 수지 몰드부(309)와 일체적으로 형성된 앵커부(363)가 형성되어 있다. 즉, 앵커부(363)는, 수지 몰드부(309)와 동일한 수지 재료를 관통 구멍(361)에 충전하여 형성되어 있다. 또한, 앵커부(363)는, 회로 기판(304)의 이면(304b)과 동일 평면을 형성하도록 되어 있다.
이상과 같이 구성된 반도체 장치(351)는, 제8 실시 형태와 마찬가지의 한 쌍의 금형(300E, 300F)을 이용하여 제조할 수 있다.
또한, 앵커부(363)는, 몰드 공정에서 관통 구멍(361)의 개구부(361a)로부터 수지 몰드부(309)를 형성하기 위한 용융 수지를 유입시킴으로써, 형성할 수 있다. 또한, 몰드 공정에서, 관통 구멍(361)은 평탄면(300E1)을 갖는 금형(300E)을 향하여 개구하기 때문에, 회로 기판(304)의 이면(304b)과 금형(300E) 사이에도 제8 실시 형태와 마찬가지의 시트(300S)를 배치해 두는 것이 바람직하다.
이 반도체 장치(351)가, 납땜 등에 의한 반도체 장치(351)의 실장 기판(345)에의 실장 시나, 반도체 칩(305)의 동작 등에 의해 가열되었을 때에는 공간부(355)가 팽창한다. 이 때문에, 수지 몰드부(309)에는, 이 팽창에 기초하여 회로 기판(304)으로부터 이격하는 방향으로 힘이 작용한다. 여기서, 앵커부(363)를 충전한 관통 구멍(361)은 테이퍼 형상으로 형성되어 있기 때문에, 이 힘에 의해 선단이 점점 가늘어지는 관통 구멍(361)의 개구부(361a)로부터 앵커부(363)가 인발되는 일은 없다. 따라서, 수지 몰드부(309)가 회로 기판(304)으로부터 박리되는 것을 방지할 수 있다.
상기한 반도체 장치(351)에 따르면, 제8 실시 형태와 마찬가지의 효과를 발휘한다.
또한, 반도체 칩(305)과 오목부(53)의 저면(353a)에 배치된 패드 전극(357)이 와이어(337)에 의해 전기 접속되기 때문에, 와이어(337)가 오목부(353)의 외방으로 돌출하는 것을 억제할 수 있다. 따라서, 이 와이어(337)를 배치한 상태에서 프레임 배치 공정이나 압압 공정을 행할 때에, 와이어(337)가 덮개 프레임(307)에 닿는 것을 방지하여 와이어(337)의 변형을 확실하게 방지할 수 있다. 따라서, 반도체 장치(351)를 제조할 때에, 회로 기판(304)과 반도체 칩(305)의 전기적인 접속을 용이하게 확보할 수 있다.
또한, 테이퍼 형상의 관통 구멍(361)을 형성함과 함께 수지 몰드부(309)를 선단이 점점 가늘어지는 관통 구멍(361)의 개구부(361a)를 통하여 앵커부(363)와 일체적으로 형성함으로써, 공간부(355)의 팽창에 기초하여 수지 몰드부(309)가 회로 기판(304)의 표면(304a)으로부터 박리되는 것을 방지할 수 있다. 또한, 관통 구멍(361) 및 앵커부(363)는, 제8 실시 형태의 반도체 장치(301)의 구성에 포함시켰다고 해도, 마찬가지의 효과를 발휘할 수 있다.
또한, 전술한 제7 및 제8 실시 형태에서, 덮개 프레임(307)의 돌기부(319)는, 덮개(317)에 대하여 요동하거나 휘어짐으로써 탄성 변형하는 것으로 하였지만, 이것에 한정하지 않고, 적어도 덮개(317)에 대하여 탄성 변형 가능하게 되어 있으면 된다.
또한, 돌기부(319)는, 덮개(317)에 대하여 탄성 변형 가능하게 형성되는 것으로 하였지만, 이것에 한정하지 않고, 적어도 상벽(321)의 주연으로부터 돌출하고 있으면 된다.
또한, 돌기부(319)는, 상벽(321)의 주연으로부터 돌출하는 것으로 하였지만, 이것에 한정하지 않고, 적어도 상벽(321)보다도 회로 기판(303, 304)의 표면(303a, 304a)으로부터 더욱 이격하는 방향으로 연장해 있으면 된다. 즉, 돌기부(319)는, 예를 들면, 상벽(321)의 중앙 부분으로부터 돌출시켜도 되고, 측벽(323)으로부터 돌출시켜도 된다. 이 구성이어도, 돌기부(319)를 금형(300F)으로 압압할 수 있기 때문에, 반도체 장치(301, 351)를 제조할 때에, 용융한 수지가 공간부(325, 355)에 유입되거나, 덮개 프레임(307)이 회로 기판(303, 304)에 대하여 움직이는 것을 방지할 수 있다.
또한, 덮개 프레임(307)의 실드부(327)는, 덮개(317)를 구성하는 상벽(321) 및 측벽(323)의 내면(321a, 323c)에 도전성 페이스트를 도포하여 형성되는 것으로 하였지만, 이것에 한정하지는 않고, 적어도 덮개(317)를 통하여 공간부(325, 355)내에 전기적인 노이즈가 침입하는 것을 방지하면 된다. 즉, 실드부(327)는, 예를 들면, 상벽(321) 및 측벽(323)의 외면에 도전성 페이스트를 도포하여 형성되어도 되며, 도전성 페이스트에 담가서 형성되어도 된다.
또한, 예를 들면, 도전성을 갖는 수지에 의해 덮개 프레임(307)을 형성하고, 공간부(325, 355)에 면하는 덮개(317)의 내면(321a, 323c)에 절연성의 수지를 도포해도 되며, 또한, 동일 내면(321a, 323c)에 전술한 절연성 수지 및 실드부(327)를 겹쳐서 도포해도 된다.
또한, 덮개 프레임(307)은, 내열성을 갖는 열경화 수지로 이루어지는 것으로 하였지만, 적어도 수지 재료로 형성되어 있으면 된다. 단, 몰드 공정이나 반도체 장치(301)의 실장 기판에의 실장 시에서, 덮개 프레임(307)이 가열되어도 열변형하지 않을 정도의 내열성을 갖고 있는 수지 재료인 것이 바람직하다. 구체적으로는, 170∼180℃ 정도의 열에 견딜 수 있는 엔지니어 플라스틱 등의 수지 재료로 덮개 프레임(307)을 형성하는 것이 바람직하다.
또한, 공간부(325, 355) 내에의 전기적인 노이즈의 침입 방지를 고려하는 경우에는, 덮개 프레임(307)을 금속 등의 도전성 재료로 형성해도 된다. 이 구성의 경우에는, 몰드 공정이나 반도체 장치(301)의 실장 기판에의 실장 시에서, 덮개 프레임(307)은 보다 고온에 견딜 수 있다. 또한, 도전성 재료는 수지 재료와 비교하여 강성이 높기 때문에, 몰드 공정에서 덮개 프레임(307)의 상벽(321)이나 측벽(323)이 휘어져 변형하는 것을 방지하여, 공간부(325, 355)의 확보를 용이하게 행할 수 있다.
또한, 전술한 수지 재료나 도전성 재료로 덮개 프레임(307)을 형성하는 것에 한하지 않고, 예를 들면, 반도체 칩(305)의 대전을 특별히 방지하는 경우에는, 카본을 반죽한 수지 재료로 덮개 프레임(307)을 형성하는 것이 바람직하다.
또한, 반도체 장치(301, 351)를 제조할 때에는, 연결부(329)에 의해 연결된 복수의 덮개 프레임(307)을 회로 기판(303, 304)의 표면(303a, 304a)에 배치하는 것으로 하였지만, 연결부(329)를 갖지 않는 개별의 덮개 프레임(307)을 이용하는 것으로 해도 된다.
또한, 수지 몰드부(309)는, 에폭시 수지 등의 열경화 수지로 형성되는 것으로 하였지만, 몰드 공정에서는, 가열 등에 의해 수지로부터 발생하는 가스가 공간부(325, 355) 내에 충만되는 경우가 있다. 이 가스가, 브롬(Br) 등의 악취계의 가스인 경우에는, 반도체 칩(305)에 악영향을 미치는 경우가 있다. 따라서, 이러한 종류의 가스를 고려하는 경우에는, 수지 몰드부(309)를 형성하는 수지로서, 할로겐 화합물 등의 난연성의 화합물을 포함하지 않는 것을 선정하는 것이 바람직하며, 특히, 브롬 등, 반도체 칩(305)에 악영향을 미치는 가스를 발생하지 않는 것을 선택하는 것이 바람직하다.
또한, 회로 기판(303, 304)의 이면(303b, 304b)에는, 배선부(35)와 전기적으로 접속된 땜납 볼(333)이 형성되는 것으로 하였지만, 이것에 한정하지 않고, 적어도 회로 기판(303, 304)의 이면(303b, 304b)에 실장 기판(345)과 전기적으로 접속하기 위한 전극부가 노출하고 있으면 된다. 즉, 이 전극부는, 배선부(335)와 일체적으로 형성되어도 되고, 배선부(335)가 회로 기판(303, 304)의 이면(303b, 304b)으로부터 돌출되어도 된다.
또한, 반도체 칩(305)과 회로 기판(303, 304)은, 와이어(337)에 의해 전기 접속하였지만, 이것에 한정하지 않고, 적어도 반도체 칩(305)과 회로 기판(303, 304)이 전기 접속되어 있으면 된다. 즉, 예를 들면, 반도체 칩(305) 및 회로 기 판(303, 304)의 패드 전극(315, 331, 357)이 상호 대향하도록, 반도체 칩(305)을 회로 기판(303, 304)의 표면(303a)이나 오목부(353)의 저면(353a)에 배치시켜도 된다.
또한, 반도체 칩(305)으로서 가속도 센서 칩을 일례로 들었지만, 이것에 한정하지 않고, 반도체 칩(305)은, 가속도 센서 칩을 구성하는 휨부(313)와 같이, 적어도 움직이는 부분을 구비하는 것이면 된다.
이상, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세하게 설명하였지만, 구체적인 구성은 이 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등도 본 발명에 포함된다.
본 발명은, 음압 센서 칩이나 압력 센서 칩 등의 반도체 칩을 구비하는 반도체 장치, 그 제조 방법, 및 이것에 사용하는 덮개 프레임에 적용할 수 있고, 공간부에 배치된 반도체 칩을 외방 공간에 연통시킨 반도체 장치의 제조 코스트 삭감, 및, 제조 효율의 향상을 도모할 수 있다.

Claims (47)

  1. 기체와,
    상기 기체의 제1 면에 고정된 반도체 칩과,
    상기 기체의 상기 제1 면에 상기 반도체 칩을 덮도록 형성되고, 상기 반도체 칩이 내포되는 중공의 제1 공간부를 형성함과 함께, 상기 제1 공간부의 외방으로 연장하고 선단에 개구단을 가지며 또한 상기 제1 공간부와 연통하는 대략 원통 형상의 개구부가 형성된 칩 피복 덮개와,
    상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하며 또한 상기 개구단을 노출하도록 상기 기체를 덮고, 상기 기체와 상기 칩 피복 덮개를 일체적으로 고정하는 제1 수지 몰드부
    를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 기체는 회로 기판이며, 상기 반도체 칩은 상기 회로 기판에 전기적으로 접속되는 반도체 장치.
  3. 제2항에 있어서,
    상기 회로 기판은 상기 제1 면에 상기 회로 기판의 두께 방향으로 우묵하게 들어가서 형성된 오목부를 갖고,
    상기 반도체 칩은 상기 오목부의 저면에 고정되며,
    상기 칩 피복 덮개는 상기 오목부의 주변에서 상기 회로 기판에 고정되는 반도체 장치.
  4. 제2항에 있어서,
    상기 칩 피복 덮개에 도전성을 부여하고,
    상기 제1 공간부에 위치하는 상기 회로 기판의 상기 제1 면에 도전성을 갖는 실드 부재가 형성되며,
    상기 실드 부재가 상기 칩 피복 덮개와 전기적으로 접속된 반도체 장치.
  5. 제2항에 있어서,
    상기 회로 기판은,
    상기 제1 공간부 내에 배치되고 상기 반도체 칩과 전기 접속되는 패드 전극과,
    상기 회로 기판의 상기 제1 면과는 반대측의 제2 면에 배치되는 전극부와,
    상기 회로 기판을 관통하고, 상기 패드 전극과 상기 전극부를 전기적으로 접속하는 배선부를 구비하는 반도체 장치.
  6. 제1항에 있어서,
    상기 기체는 리드 프레임으로부터 분리된 스테이지부이고,
    상기 반도체 장치는 상기 스테이지부의 주위에 배치되고 일단을 상기 제1 수지 몰드부로부터 노출시키도록 상기 제1 수지 몰드부에 의해 고정된 전기 접속용 리드를 갖고, 상기 반도체 칩은 상기 제1 공간부 내에서 상기 전기 접속용 리드에 전기적으로 접속된 반도체 장치.
  7. 제6항에 있어서,
    상기 스테이지부의 상기 반도체 칩의 탑재 위치에 형성되고, 상기 제1 면으로부터 상기 제1 면과 반대측의 제2 면까지 상기 스테이지의 두께 방향으로 관통하는 칩용 관통 구멍과,
    상기 스테이지부의 상기 제2 면에 형성되고, 상기 칩용 관통 구멍에 연통하는 제2 공간부를 형성하도록 상기 스테이지부의 상기 제2 면에 일체적으로 고정된 제2 수지 몰드부
    를 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 공간부가, 상기 스테이지부의 제2 면을 덮는 스테이지 피복 덮개에 의해 형성되는 반도체 장치.
  9. 제6항에 있어서,
    상기 스테이지부 및 상기 칩 피복 덮개가 도전성을 갖고,
    상기 반도체 칩이, 상기 스테이지부와 전기적으로 절연된 상태에서 상기 스테이지부의 한 쪽의 표면에 고정되며,
    상기 칩 피복 덮개가, 상기 스테이지부와 전기적으로 접속되어 있는 반도체 장치.
  10. 제9항에 있어서,
    상기 반도체 칩에 대향하는 상기 칩 피복 덮개의 내면에, 전기적인 절연 재료로 이루어지는 칩 절연부가 형성되어 있는 반도체 장치.
  11. 제8항에 있어서,
    상기 스테이지부 및 상기 스테이지 피복 덮개가 도전성을 갖고,
    상기 반도체 칩이 상기 스테이지부와 전기적으로 절연된 상태에서, 상기 스테이지부의 한 쪽의 표면에 고정되며,
    상기 스테이지 피복 덮개가, 상기 스테이지부와 전기적으로 접속되어 있는 반도체 장치.
  12. 제6항에 있어서,
    상기 반도체 칩과 상기 전기 접속용 리드의 전기 접속이, 상기 반도체 칩으로부터, 상기 두께 방향으로 상기 스테이지부를 관통하고, 상기 전기 접속용 리드까지 도달하는 전기 배선에 의해 행하여지는 반도체 장치.
  13. 제12항에 있어서,
    상기 스테이지부에, 그 두께 방향으로 관통하는 배선용 관통 구멍이 형성되고,
    상기 전기 배선이, 상기 스테이지부에 대하여 전기적으로 절연한 상태에서 상기 배선용 관통 구멍을 통하여 상기 스테이지부의 한 쪽의 표면 및 다른 쪽의 표면에 노출하도록, 상기 스테이지부에 고정된 삽입 관통 단자부와, 상기 반도체 칩 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제1 와이어와, 상기 전기 접속용 리드 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제2 와이어를 구비하는 반도체 장치.
  14. 제7항에 있어서,
    상기 반도체 칩에는 다이어프램이 형성되고, 상기 칩용 관통 구멍은 상기 다이어프램에 대향하여 형성되고,
    상기 스테이지부에는 상기 제2 면측으로 변위하는 연결 리드가 연결되고, 상기 제2 수지 몰드부는, 상기 전기 접속용 리드 및 상기 연결 리드를 내포하도록 상기 스테이지부의 상기 제2 면에 고정되는 반도체 장치.
  15. 제14항에 있어서,
    상기 연결 리드에는, 그 중간부에서 상기 스테이지부의 상기 제1 면측으로 변위하는 굴곡부가 형성된 반도체 장치.
  16. 제14항에 있어서,
    상기 스테이지부에는, 측단으로부터 상기 제2 수지 몰드부의 외면까지 연장하는 수직 하강부가 형성된 반도체 장치.
  17. 제14항에 있어서,
    상기 칩 피복 덮개의 내면에 도전성층이 형성된 반도체 장치.
  18. 제14항에 있어서,
    상기 전기 접속용 리드에는, 그 중간부에서 절곡부가 형성되고, 상기 전기 접속용 리드의 일단으로부터 상기 절곡부까지가 상기 제1 공간 내에 형성되어 있는 반도체 장치.
  19. 제1 및 제2 면을 갖는 스테이지부와,
    상기 스테이지부에 형성되고 상기 제1 및 제2 면을 두께 방향으로 관통하는 칩용 관통 구멍과,
    상기 스테이지부의 상기 제1 면이며 또한 상기 칩용 관통 구멍이 형성된 위치에 고정된 반도체 칩과,
    상기 스테이지부의 상기 제1 면에 상기 반도체 칩을 덮도록 형성되고, 상기 반도체 칩이 내포되는 중공의 제1 공간부를 형성하는 칩 피복 덮개와,
    상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하도록 상기 스테이지부의 상기 제1 면을 덮음과 함께, 상기 스테이지부의 상기 제2 면에서 상기 칩용 관통 구멍에 연통하는 제2 공간부 및 상기 제2 공간부를 외부에 연통하는 개구부를 형성하도록 상기 스테이지부의 상기 제2 면을 덮고, 상기 스테이지부와 상기 칩 피복 덮개를 일체적으로 고정하는 수지 몰드부
    를 갖는 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 공간부가, 상기 스테이지부의 상기 제2 면을 덮는 스테이지 피복 덮개에 의해 형성되고,
    상기 스테이지 피복 덮개가, 상기 개구부를 구비하는 반도체 장치.
  21. 제19항에 있어서,
    상기 스테이지부 및 상기 칩 피복 덮개가 도전성을 갖고,
    상기 반도체 칩이, 상기 스테이지부와 전기적으로 절연된 상태에서 상기 스테이지부의 한 쪽의 표면에 고정되며,
    상기 칩 피복 덮개가, 상기 스테이지부와 전기적으로 접속되어 있는 반도체 장치.
  22. 제21항에 있어서,
    상기 반도체 칩에 대향하는 상기 칩 피복 덮개의 내면에, 전기적인 절연 재료로 이루어지는 칩 절연부가 형성되어 있는 반도체 장치.
  23. 제20항에 있어서,
    상기 스테이지부 및 상기 스테이지 피복 덮개가 도전성을 갖고,
    상기 반도체 칩이 상기 스테이지부와 전기적으로 절연된 상태에서, 상기 스테이지부의 한 쪽의 표면에 고정되며,
    상기 스테이지 피복 덮개가, 상기 스테이지부와 전기적으로 접속되어 있는 반도체 장치.
  24. 제19항에 있어서,
    상기 반도체 칩과 전기 접속용 리드의 전기 접속이, 상기 반도체 칩으로부터, 상기 두께 방향으로 상기 스테이지부를 관통하고, 상기 전기 접속용 리드까지 도달하는 전기 배선에 의해 행하여지는 반도체 장치.
  25. 제24항에 있어서,
    상기 스테이지부에, 그 두께 방향으로 관통하는 배선용 관통 구멍이 형성되고,
    상기 전기 배선이, 상기 스테이지부에 대하여 전기적으로 절연한 상태에서 상기 배선용 관통 구멍을 통하여 상기 스테이지부의 한 쪽의 표면 및 다른 쪽의 표면에 노출하도록, 상기 스테이지부에 고정된 삽입 관통 단자부와, 상기 반도체 칩 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제1 와이어와, 상기 전기 접속용 리드 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제2 와이어를 구비하는 반도체 장치.
  26. 제19항에 있어서,
    상기 반도체 칩에는 다이어프램이 형성되고, 상기 칩용 관통 구멍은 상기 다이어프램에 대향하여 형성되며, 상기 스테이지부에는 상기 스테이지부의 상기 제2 면측으로 변위하는 연결 리드가 연결되고, 상기 스테이지부의 주변에는 전기 접속용 리드가 배치되며,
    상기 수지 몰드부는, 상기 칩 피복 덮개를 통하여 상기 제1 공간부를 형성하도록 상기 스테이지부의 상기 제1 면을 덮는 제1 수지층과, 상기 스테이지부의 상기 제2 면에서 상기 제2 공간부 및 상기 개구부를 형성하고 상기 전기 접속용 리드 및 상기 연결 리드를 내포하도록 상기 스테이지부의 상기 제2 면을 덮는 제2 수지층을 갖는 반도체 장치.
  27. 회로 기판의 제1 면에 겹쳐서 고정됨과 함께 전기적으로 접속된 반도체 칩을, 중공의 공간부를 통하여 수지에 의해 덮는 구성의 반도체 장치에 사용하는 덮개 프레임으로서,
    상기 반도체 칩을 덮도록 상기 회로 기판의 상기 제1 면측에 형성되어 상기 공간부를 형성하는 덮개와, 상기 덮개로부터 상기 공간부의 외방측으로 돌출하고 상기 공간부를 외방에 개구시키는 대략 통 형상의 개구부를 구비하는 덮개 프레임.
  28. 제27항에 있어서,
    상기 덮개가 도전성을 갖는 덮개 프레임.
  29. 제27항에 있어서,
    상기 개구부가, 상기 덮개에 대하여 탄성 변형 가능하게 형성되어 있는 덮개 프레임.
  30. 회로 기판과, 상기 회로 기판에 그 두께 방향의 일면측에 겹쳐서 고정됨과 함께 전기 접속되는 반도체 칩과,
    상기 회로 기판의 상기 일면측에 겹쳐서 배치됨과 함께 상기 반도체 칩을 덮는 덮개 프레임과,
    상기 덮개 프레임을 통하여 상기 반도체 칩 사이에 중공의 공간부를 형성하여 배치됨과 함께, 상기 회로 기판 및 상기 덮개 프레임을 일체적으로 고정하는 수지 몰드부를 구비하고,
    상기 덮개 프레임에는, 상기 회로 기판에 형성하여 상기 공간부를 형성하는 덮개와, 상기 덮개로부터 상기 공간부 상면으로부터 외방측으로 돌출하여 상기 두 께 방향으로 연장됨과 함께 그 선단부가 상기 수지 몰드부의 외방에 노출하는 돌기부가 형성되는 반도체 장치.
  31. 제30항에 있어서,
    상기 반도체 칩이, 상기 회로 기판의 일면측으로부터 상기 두께 방향으로 우묵하게 들어가서 형성된 오목부의 저면에 배치됨과 함께,
    상기 덮개 프레임이, 상기 오목부에 걸쳐서 배치되는 반도체 장치.
  32. 제30항에 있어서,
    상기 덮개가 도전성을 갖고,
    상기 회로 기판에, 도전성을 갖고, 상기 덮개와 함께 상기 반도체 칩을 포함하여 상기 공간부를 둘러싸는 실드 부재가 형성되며,
    상기 실드 부재가 상기 덮개와 전기적으로 접속되는 반도체 장치.
  33. 제30항에 있어서,
    상기 회로 기판에, 상기 두께 방향으로 관통함과 함께 상기 회로 기판의 일단측을 향하여 선단이 점점 가늘어지는 테이퍼 형상의 관통 구멍이 형성되고,
    상기 관통 구멍의 내부에, 상기 관통 구멍 중 선단이 점점 가늘어지는 측의 개구부를 통하여 상기 수지 몰드부와 일체적으로 형성되는 앵커부가 형성되는 반도체 장치.
  34. 제30항에 있어서,
    상기 회로 기판이, 상기 회로 기판의 일면측 중, 상기 공간부에 노출하여 배치됨과 함께 상기 반도체 칩과 전기 접속하기 위한 패드 전극과,
    상기 회로 기판의 두께 방향의 다른 면측에 노출하여 배치되는 전극부와,
    상기 회로 기판의 내부에 배치되고, 상기 패드 전극과 상기 전극부를 상호 전기적으로 접속하는 배선부를 구비하는 반도체 장치.
  35. 제34항에 있어서,
    상기 전극부가, 상기 공간부와 상기 두께 방향으로 겹치지 않는 위치에 배치되는 반도체 장치.
  36. 회로 기판에 그 두께 방향의 일면측에 겹쳐서 고정됨과 함께 전기적으로 접속된 반도체 칩을, 중공의 공간부를 통하여 수지에 의해 덮는 구성의 반도체 장치에 사용하는 덮개 프레임으로서,
    상기 반도체 칩을 덮도록 상기 회로 기판의 일면측에 형성하여 상기 공간부를 형성하는 덮개와, 상기 덮개로부터 상기 공간부의 외방측으로 돌출하여 형성되고 상기 덮개의 상단부로부터 상기 두께 방향으로 더 연장되는 돌기부를 구비하는 덮개 프레임.
  37. 제36항에 있어서,
    상기 덮개가 도전성을 갖는 덮개 프레임.
  38. 제36항에 있어서,
    상기 돌기부가, 상기 덮개에 대하여 탄성 변형 가능하게 형성되어 있는 덮개 프레임.
  39. 회로 기판의 제1 면에 겹쳐서 고정됨과 함께 전기적으로 접속된 반도체 칩을, 중공의 공간부를 통하여 수지에 의해 덮는 구성의 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 회로 기판과 함께 상기 공간부를 형성하는 덮개와, 상기 덮개의 상단부로부터 상기 두께 방향으로 더 연장되도록 돌출함과 함께 상기 공간부를 외방에 개구시키는 대략 통 형상의 개구부를 갖는 덮개 프레임을 준비하는 프레임 준비 공정과,
    상기 덮개가 상기 반도체 칩을 덮도록 상기 덮개 프레임을 상기 회로 기판의 일단측에 겹쳐서 형성하는 프레임 배치 공정과,
    상하 한 쌍의 금형에 의해 상기 회로 기판 및 덮개 프레임을 상기 두께 방향으로 사이에 끼워넣고, 한 쪽의 금형에 의해 상기 개구부의 개구단을 막음과 함께 상기 개구부를 상기 회로 기판을 향하여 압압하는 압압 공정과,
    상기 한 쪽의 금형, 상기 덮개, 상기 개구부 및 회로 기판에 의해 형성되는 간극에 수지를 충전하고, 수지 몰드부를 형성하는 몰드 공정
    을 구비하는 반도체 장치의 제조 방법.
  40. 제39항에 있어서,
    상기 압압 공정 전에, 상기 한 쪽의 금형과 상기 개구부의 개구단 사이에 탄성 변형 가능한 박막 형상의 시트를 배치하는 시트 배설 공정을 구비하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서,
    상기 몰드 공정 후에, 상기 개구부의 개구단에, 상기 개구단을 막는 시트 형상의 가리개 씰을 접착하는 씰 접착 공정을 구비하는 반도체 장치의 제조 방법.
  42. 한 쪽의 표면에 반도체 칩을 재치하는 대략 판 형상의 스테이지부와, 그 주위에 배치되는 리드를 일체적으로 서로 연결시킨 금속제 박판으로 이루어지며, 상기 스테이지부에 그 두께 방향으로 관통하는 칩용 관통 구멍을 형성한 리드 프레임을 준비하는 프레임 준비 공정과,
    상기 칩용 관통 구멍과 상기 두께 방향으로 겹치도록, 상기 반도체 칩을 상기 스테이지부의 한 쪽의 표면에 접착하는 칩 접착 공정과,
    상기 반도체 칩과 상기 리드를 상호 전기 접속하는 배선 공정과,
    상기 반도체 칩을 덮도록, 상기 스테이지부의 한 쪽의 표면에 칩 피복 덮개 를 배치하고, 상기 칩 피복 덮개 및 상기 스테이지부에 의해 상기 반도체 칩을 내포한 중공의 제1 공간부를 형성하는 칩 덮개 배치 공정과,
    상기 리드를 외방에 노출시킴과 함께 상기 칩용 관통 구멍을 상기 다른 쪽의 표면으로부터 외방에 연통시키도록, 상기 스테이지부, 상기 리드 및 상기 칩 피복 덮개를 일체적으로 고정하는 수지 몰드부를 형성하는 몰드 공정
    을 구비하는 반도체 장치의 제조 방법.
  43. 한 쪽의 표면에 반도체 칩을 재치하는 대략 판 형상의 스테이지부와, 그 주위에 배치되는 리드를 일체적으로 서로 연결시킨 금속제 박판으로 이루어지며, 상기 스테이지부에 그 두께 방향으로 관통하는 칩용 관통 구멍을 형성한 리드 프레임을 준비하는 프레임 준비 공정과,
    상기 칩용 관통 구멍과 상기 두께 방향으로 겹치도록, 상기 반도체 칩을 상기 스테이지부의 한 쪽의 표면에 접착하는 칩 접착 공정과,
    상기 반도체 칩과 상기 리드를 상호 전기 접속하는 배선 공정과,
    상기 반도체 칩을 덮도록, 상기 스테이지부의 한 쪽의 표면에 칩 피복 덮개를 배치하고, 상기 칩 피복 덮개 및 상기 스테이지부에 의해 상기 반도체 칩을 내포한 중공의 제1 공간부를 형성하는 칩 덮개 배치 공정과,
    상기 칩용 관통 구멍을 포함하여 상기 스테이지부의 다른 쪽의 표면을 피복하도록, 상기 다른 쪽의 표면에 스테이지 피복 덮개를 배치하고, 상기 스테이지 피복 덮개 및 상기 스테이지부에 의해 중공의 제2 공간부를 형성하는 스테이지 덮개 배치 공정과,
    상기 리드를 외방에 노출시킴과 함께 상기 칩 피복 덮개에 형성된 개구부를 통하여 상기 제1 공간부를 외방에 노출시키도록, 상기 스테이지부, 상기 리드, 상기 칩 피복 덮개 및 상기 스테이지 피복 덮개를 일체적으로 고정하는 수지 몰드부를 형성하는 몰드 공정을 구비하는 반도체 장치의 제조 방법.
  44. 한 쪽의 표면에 반도체 칩을 재치하는 대략 판 형상의 스테이지부와, 그 주위에 배치되는 리드를 일체적으로 서로 연결시킨 금속제 박판으로 이루어지며, 상기 스테이지부에 그 두께 방향으로 관통하는 칩용 관통 구멍 및 배선용 관통 구멍을 형성한 리드 프레임을 준비하는 프레임 준비 공정과,
    상기 칩용 관통 구멍과 상기 두께 방향으로 겹치도록, 상기 반도체 칩을 상기 스테이지부의 한 쪽의 표면에 접착하는 칩 접착 공정과,
    상기 배선용 관통 구멍을 통하여 상기 스테이지부의 양면으로부터 노출하도록, 도전성을 갖는 삽입 관통 단자부를 상기 스테이지부에 부착하는 단자부 부착 공정과,
    상기 반도체 칩 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제1 배선 공정과,
    상기 반도체 칩을 덮도록, 상기 스테이지부의 한 쪽의 표면에 칩 피복 덮개를 배치하고, 상기 칩 피복 덮개 및 상기 스테이지부에 의해 상기 반도체 칩을 내포한 중공의 제1 공간부를 형성하는 칩 덮개 배치 공정과,
    상기 리드 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제2 배선 공정과,
    상기 리드를 외방에 노출시킴과 함께 상기 칩용 관통 구멍을 상기 다른 쪽의 표면으로부터 외방에 연통시키도록, 상기 스테이지부, 상기 리드 및 상기 칩 피복 덮개를 일체적으로 고정하는 수지 몰드부를 형성하는 몰드 공정을 구비하는 반도체 장치의 제조 방법.
  45. 한 쪽의 표면에 반도체 칩을 재치하는 대략 판 형상의 스테이지부와, 그 주위에 배치되는 리드를 일체적으로 서로 연결시킨 금속제 박판으로 이루어지며, 상기 스테이지부에 그 두께 방향으로 관통하는 칩용 관통 구멍 및 배선용 관통 구멍을 형성한 리드 프레임을 준비하는 프레임 준비 공정과,
    상기 칩용 관통 구멍과 상기 두께 방향으로 겹치도록, 상기 반도체 칩을 상기 스테이지부의 한 쪽의 표면에 접착하는 칩 접착 공정과,
    상기 배선용 관통 구멍을 통하여 상기 스테이지부의 양면으로부터 노출하도록, 도전성을 갖는 삽입 관통 단자부를 상기 스테이지부에 부착하는 단자부 부착 공정과,
    상기 반도체 칩 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제1 배선 공정과,
    상기 반도체 칩을 덮도록, 상기 스테이지부의 한 쪽의 표면에 칩 피복 덮개를 배치하고, 상기 칩 피복 덮개 및 상기 스테이지부에 의해 상기 반도체 칩을 내 포한 중공의 제1 공간부를 형성하는 칩 덮개 배치 공정과,
    상기 리드 및 상기 삽입 관통 단자부를 상호 전기 접속하는 제2 배선 공정과,
    상기 칩용 관통 구멍을 포함하여 상기 스테이지부의 다른 쪽의 표면을 피복하도록, 상기 다른 쪽의 표면에 스테이지 피복 덮개를 배치하고, 상기 스테이지 피복 덮개 및 상기 스테이지부에 의해 중공의 제2 공간부를 형성하는 스테이지 덮개 배치 공정과,
    상기 리드를 외방에 노출시킴과 함께 상기 칩 피복 덮개에 형성된 개구부를 통하여 상기 제1 공간부를 외방에 노출시키도록, 상기 스테이지부, 상기 리드, 상기 칩 피복 덮개 및 스테이지 피복 덮개를 일체적으로 고정하는 수지 몰드부를 형성하는 몰드 공정을 구비하는 반도체 장치의 제조 방법.
  46. 가해진 압력에 의해 변형하고 상기 변형량에 따른 상기 압력을 검출하는 다이어프램이 형성된 반도체 센서 칩을 구비하는 반도체 장치의 제조 방법으로서,
    관통 구멍을 구비하는 대략 판 형상의 스테이지부와, 상기 스테이지부에 일단이 접속되어 상기 스테이지부를 들어올림 상태로 지지하는 연결 리드와, 상기 스테이지부의 근방에 일단을 배치한 리드를 구비하는 리드 프레임을 준비하고,
    한 쪽의 금형에 돌기부가 형성된 한 쌍의 제1 금형을 이용하여 상기 돌기부를 상기 관통 구멍에 삽입 관통시키면서 상기 리드 프레임의 클램핑을 행하고,
    상기 한 쌍의 제1 금형의 캐비티 내에 제1 수지를 충전하고,
    상기 돌기부에 의해 상기 관통 구멍과 연통하여 움푹 패인 오목부를 형성함과 함께 상기 스테이지부와 상기 연결 리드와 상기 리드를 밀봉하는 제1 밀봉 수지층을 형성한 단계에서, 상기 관통 구멍에 상기 다이어프램을 대향시키면서 상기 스테이지부에 상기 반도체 센서 칩을 고착하고,
    상기 반도체 센서 칩과 상기 제1 밀봉 수지층의 상면에 노출한 상기 리드를 전기적으로 접속하고,
    상기 반도체 센서 칩의 상방에 공간을 형성하면서 이것을 피복하고 상기 공간을 외부와 연통시키는 개구부를 구비한 덮개를 상기 제1 밀봉 수지층에 재치한 단계에서, 한 쌍의 제2 금형을 이용하여 상기 제1 밀봉 수지층과 상기 덮개를 일체적으로 유지하여 클램핑을 행하고,
    상기 한 쌍의 제2 금형의 캐비티 내에 제2 수지를 충전함으로써 상기 공간과 외부의 연통 상태를 유지하면서 상기 덮개의 외면을 덮고 상기 제1 밀봉 수지층에 고착하는 제2 밀봉 수지층을 형성하는 반도체 장치의 제조 방법.
  47. 가해진 압력에 의해 변형하고 상기 변형량에 따른 상기 압력을 검출하는 다이어프램이 형성된 반도체 센서 칩을 구비하는 반도체 장치의 제조 방법으로서,
    관통 구멍을 구비하는 대략 판 형상의 스테이지부와, 상기 스테이지부에 일단이 접속되어 상기 스테이지부를 들어올림 상태로 지지하는 연결 리드와, 상기 스테이지부의 근방에 일단을 배치한 리드를 구비하는 리드 프레임을 준비하고,
    한 쪽의 금형에 돌기부가 형성된 한 쌍의 제1 금형을 이용하여 상기 돌기부 를 상기 관통 구멍에 삽입 관통시키면서 상기 리드 프레임의 클램핑을 행하고,
    상기 한 쌍의 제1 금형의 캐비티 내에 제1 수지를 충전하고,
    상기 돌기부에 의해 상기 관통 구멍과 연통하여 외부에 개구하는 구멍부를 형성함과 함께 상기 스테이지부와 상기 연결 리드와 상기 리드를 밀봉하는 제1 밀봉 수지층을 형성한 단계에서, 상기 관통 구멍에 상기 다이어프램을 대향시키면서 상기 스테이지부에 상기 반도체 센서 칩을 고착하고,
    상기 반도체 센서 칩과 상기 제1 밀봉 수지층의 상면에 노출한 상기 리드를 전기적으로 접속하고,
    상기 반도체 센서 칩의 상방에 밀폐 상태의 공간을 형성하면서 이것을 피복하는 덮개를 상기 제1 밀봉 수지층에 재치한 단계에서, 한 쌍의 제2 금형을 이용하여 상기 제1 밀봉 수지층과 상기 덮개를 일체적으로 유지하여 클램핑을 행하고,
    상기 한 쌍의 제2 금형의 캐비티 내에 제2 수지를 충전함으로써 상기 덮개의 외면을 덮고 상기 제1 밀봉 수지층에 고착하는 제2 밀봉 수지층을 형성하는 반도체 장치의 제조 방법.
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