KR20070089144A - 칼코겐화물-계 메모리 장치들을 위한 금속 캡들의 무전해도금 - Google Patents
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Abstract
칼코겐화물-계 메모리 장치에서 도전성 상호접속부 위에 금속 캡을 형성하는 방법이 제공되는데, 상기 방법은 기판(10) 위에 제1 도전성 재료(21)의 층을 형성하는 단계, 상기 제 1 도전성 재료 및 상기 기판 위에 절연층(20)을 증착하는 단계, 상기 제 1 도전성 재료의 적어도 일부를 노출시키기 위해 상기 절연 층 내에 개구(22)를 형성하는 단계, 상기 절연 층 위 및 상기 개구 내에서 제2 도전성 재료(30)를 증착하는 단계, 상기 개구 내에 도전성 영역을 형성하기 위하여 상기 제2 도전성 재료의 부분들을 제거하는 단계, 상기 개구 내의 상기 도전성 영역을 상기 졀연층의 상부면보다 아래의 레벨로 리세스하는 단계, 상기 개구 내에서 리세스된 도전성 영역 위에 제 3 도전성 재료의 캡(40)을 형성하는 단계로서, 상기 제3 도전성 재료는 코발트, 은, 금,구리,니켈, 팔라듐, 백금, 및 이의 합금들로 이루어진 그룹으로부터 선택되는, 캡 형성 단계, 상기 캡 위에 칼코겐화물-계 메모리 셀 재료(50)의 스택을 증착하는 단계, 및 상기 칼코겐화물 스택 위에 도전성 재료(60)를 증착하는 단계를 포함한다.
기판, 도전성 재료, 절연층, 캡, 칼코겐화물-계 메모리 장치
Description
본 발명은 전기화학적 증착 분야에 관한 것이며, 특히 도전성 상호접속부 위에 금속 캡을 무전해 도금하는 방법 및 이와 같은 구조를 포함하는 칼코겐화물-계 메모리 장치들에 관한 것이다.
집적 회로들의 성능 특성들 및 신뢰도는 집적 회로들 또는 칩들 상의 반도체 장치들 사이에서 전자 신호들을 전달하는데 사용되는 비아(via)들 및 상호접속부들의 구조 및 속성들에 점점 좌우되고 있다. 집적 회로들을 제조하는데 있어서의 진보들에 의하여 전형적인 칩 상에 포함되는 반도체 장치들의 밀도, 수, 및 속도가 증가하게 되었다. 상호 접속부 구조 및 형성 기술은 고속으로 진보하지 않았고, 집적 회로들의 신호 속도에 점점 한계가 되고 있다.
요즘, 고-성능 집적 회로들은 전형적으로 다수의 층들의 금속 도전 라인들을 갖는다. 이들 금속층들은 이산화 실리콘과 같은 재료들의 비교적 두꺼운 절연층들에 의해 분리된다. 비아들은 금속 라인들 사이를 접속시키는 절연층들을 통해 만들 어진다. 금속 도전 라인들이 상기 금속 라인들 상의 과도한 응력을 피하기 위하여 가능한 한 플레인의 많은 부분에서 유지되는 것이 종종 바람직하다. 제1 금속 패드 또는 라인을 커버하는 절연층 내에 비아를 충전하여, 위에 놓인 막이 절연층의 평면 상에 유지되도록 하기 위하여 텅스텐 금속 플러그가 종종 사용된다. 플러그가 없다면, 위에 놓인 막은 아래에 놓인 금속과 접촉하기 위하여 비아 내로 침지되어야 한다.
티타늄(Ti)의 층은 전형적으로 그 다음 텅스텐 접촉부들을 위한 부착 층으로서 아래에 놓인 제1 금속과 접촉하여 배치된다. 그 후, 비아가 전형적으로 화학적 기상 증착(CVD) 공정에 의해 텅스텐 금속을 증착함으로써 충전된다. 높은 애스팩트 비(aspect ratio)의 비아들이 충전되어야 할 때, 증착 공정 동안 바이의 측벽들 상에 증착된 텅스텐은 개구를 핀치 오프(pinch off)하여, 비아 내에 매립된 "키홀"이라 칭하는 보이드(void)를 남길 수 있다. 전형적으로 화학적-기계적 평탄화(CMP) 공정을 사용하여 CVD 증착 공정으로부터 여분의 텅스텐이 제거될 때, 매립된 "키홀들"은 위로 개방되어, 비아들의 최상부들에서 노출된 비아들을 남길 수 있다. 이와 같은 보이드들은 그 다음에 다른 층들 및 층들 간의 전기 접속부들을 형성하는데 악영향을 준다.
따라서, 반도체 장치들의 제조 공정의 그 다음 층들로의 양호한 전기 접속부들을 발생시키는 금속 충전된 높은 애스펙트 비 비아들을 제공하는 공정이 당업계에서 요구된다.
본 발명은 상기 요구를 충족시키고, 플러그, 비아, 또는 전기 접속부를 커버하거나 플러그, 비아, 또는 전기 접속부에 키홀을 충전하고 반도체 장치에서 그 다음 층들에 양호한 전기 접촉부를 제공하기 위하여 도전성 플러그, 비아, 또는 상호접속부 위에 금속 캡을 형성하는 방법을 제공한다. 금속 캡은 바람직하게는, 코발트, 은, 구리, 금, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진다. 금속 캡은 바람직하게는, 예를 들어, 텅스텐 플러그 또는 상호접속부 위에 금속을 무전해 증착함으로써 형성된다. 금속 캡 구성을 사용하는 칼코겐화물-계 메모리 장치들이 또한 게시된다.
특히, 본 발명의 제1 양상에 따르면, 칼코겐화물-계 메모리 장치 내의 도전성 상호접속부 위에 금속 캡을 형성하는 방법이 제공되며, 상기 방법은 기판 위에 제1 도전성 재료의 층을 형성하는 단계 및 상기 제1 도전성 재료 및 상기 기판 위에 절연층을 증착하는 단계를 포함한다. 제1 도전성 재료의 적어도 일부를 노출시키기 위하여 절연층 내에 개구가 형성되고, 제2 도전성 재료가 상기 절연층 위 및 상기 개구 내에 증착된다. 제2 도전성 재료의 부분들은 개구 내에 도전성 영역을 형성하기 위하여 제거되고, 상기 개구 내의 도전성 영역은 절연층의 상부면 아래의 레벨로 리세스된다. 제 3 도전성 재료의 캡이 상기 개구 내에서 리세스된 도전성 영역 위에 형성된다. 칼코겐화물 재료가 캡 위에 증착되고, 도전성 재료가 칼코겐화물 재료 위에 증착되어, 메모리 장치를 형성한다.
상기 제3 도전성 재료는 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된다. 상기 제3 도전성 재료의 캡은 바람직하게는 무전해 도금에 의해 형성된다. 무전해 도금 공정이 사용되는 경우, 리세스된 도전성 영역의 표면은 제3 도전성 재료의 무전해 증착 이전에 선택적으로 활성화될 수 있다.
본 발명의 또 다른 실시예에서, 칼코겐화물-계 메모리 장치 내의 도전성 상호접속부 위에 금속 캡을 형성하는 방법이 제공되는데, 상기 방법은 기판 위에 절연층을 제공하는 단계를 포함하며, 상기 절연층은 내부에 개구를 가지고, 상기 개구는 상기 기판 상에 제1 도전성 재료의 적어도 일부를 노출시킨다. 제2 도전성 재료가 상기 절연층 위 및 상기 개구 내에 증착된다. 상기 제2 도전성 재료의 부분들은 개구 내에 도전성 영역을 형성하기 위하여 제거되고, 상기 개구 내의 상기 도전성 영역은 절연층의 상부면 아래의 레벨로 리세스된다. 제3 도전성 재료의 캡이 상기 개구 내에서 리세스된 도전성 영역 위에 형성된다. 바람직하게는, 상기 제3 도전성 재료는 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된다. 칼코겐화물-계 메모리 셀 재료의 스택(stack)이 캡 위에 증착되고, 도전성 재료가 상기 칼코겐화물 스택 위에 증착된다.
본 발명의 또 다른 실시예에서, 켈코게나이드-계 메모리 장치 내의 도전성 상호접속부 위에 금속 캡을 형성하는 방법이 제공되는데, 상기 방법은 기판 위에 절연층을 형성하는 단계를 포함하며, 상기 절연층은 내부에 개구를 가지고, 상기 개구는 기판 상에 제1 도전성 재료의 적어도 일부를 노출시킨다. 제2 도전성 코재료가 상기 절연층 위 및 상기 개구 내에 증착된다. 상기 제2 도전성 재료의 부분들은 개구 내에 도전성 영역을 형성하기 위하여 제거되고, 상기 개구 내의 상기 도전성 영역은 절연층의 상부면 아래의 레벨로 리세스된다. 코발트 금속의 캡이 리세스된 도전성 영역 위에 형성된다. 칼코겐화물-계 메모리 셀 재료의 스택이 캡 위에 증착되고, 도전성 재료가 상기 칼코겐화물 스택 위에 증착된다.
본 발명의 또 다른 실시예에서, 칼코겐화물-계 메모리 장치 내의 텅스텐 상호접속부 위에 금속 캡을 형성하는 방법에 제공되는데, 상기 방법은 절연층 내의 개구 내에서 리세스된 텅스텐 상호접속부를 형성하는 단계, 및 금속의 무전해 증착에 의해 상기 리세스된 텅스텐 층 위에 금속 캡을 형성하는 단계를 포함한다. 상기 금속은 바람직하게는, 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된다.
본 발명의 또 다른 실시예에서, 반도체 회로용 도전성 금속 상호접속부를 형성하는 방법이 제공되는데, 상기 방법은 상부에 반도체 장치가 형성되는 반도체 구조를 제공하는 단계, 상기 반도체 구조 위에 절연층을 형성하는 단계, 및 상기 반도체 구조까지 아래로 절연층 내에 트렌치를 형성하는 단계를 포함한다. 상기 트렌치는 실질적으로 텅스텐으로 충전되고, 상기 텅스텐은 절연층의 상부면 아래의 레벨로 리세스된다. 금속 캡은 상기 리세스된 텅스텐 위에 무전해 증착된다. 바람직하게는, 금속 캡은 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된 금속을 포함한다.
본 발명의 또 다른 실시예에서, 칼코겐화물-계 메모리 장치용 도전성 상호접속부가 제공되는데, 상기 장치는 반도체 기판 상에서 내부에 개구를 갖는 절연층, 상기 개구 내의 리세스된 텅스텐 층, 및 상기 텅스텐 층 상의 무전해 증착된 금속 캡을 포함한다. 상기 금속 캡은 바람직하게는, 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된 금속을 포함한다. 칼코겐화물-계 메모리 셀 재료의 스택이 캡 위에 있고, 도전성 재료가 상기 칼코겐화물 스택 위에 있다.
본 발명의 또 다른 실시예에서, 프로세서-기반 시스템이 제공되는데, 상기 시스템은 프로세서 및 상기 프로세서에 결합되는 칼코겐화물-계 메모리 장치를 포함한다. 상기 칼코겐화물-계 메모리 장치는 반도체 기판 상에서 내부에 개구를 갖는 절연층, 상기 개구 내의 리세스된 텅스텐 층, 및 상기 텅스텐 층 상의 무전해 증착된 금속 캡을 포함한다. 상기 금속 캡은 바람직하게는, 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들로 이루어진 그룹으로부터 선택된 금속을 포함한다. 칼코겐화물-계 메모리 셀 재료의 스택이 캡 위에 있고, 도전성 재료가 상기 칼코겐화물 스택 위에 있다.
따라서, 본 발명의 특징은 도전성 플러그, 비아 또는 상호접속부를 보호하고 반도체 장치에서 그 다음 층들에 대한 양호한 전기적인 접촉부를 제공하기 위하여 도전성 플러그, 비아, 또는 상호접속부 위에 금속 캡을 형성하는 방법을 제공하는 것이다. 본 발명의 특징은 또한 금속 캡 구성을 사용하는 칼코겐화물-계 메모리 장치를 제공하는 것이다. 본 발명의 이들 특징들과 장점들 및 다른 특징들 및 장점들은 첨부 도면들과 관련하에 제공되고 본 발명의 예시적인 실시예들을 설명하는 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 기판 표면 상에 금속 1 층들을 포함한 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 예의 단면도.
도 2는 기판의 표면 위에 절연층을 포함하는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 3은 절연층에 형성되는 개구들을 포함하는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 4는 선택적인 컨포멀한 접착층(conformal adhesion layer)을 포함하는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 5는 절연층 내의 개구를 충전하는 도전성 재료를 포함하는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 6은 여분의 도전성 재료가 제거된 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 7은 도전성 재료의 표면이 절연 층의 상부면 아래로 리스스되는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 8은 개구를 충전하는 도전성 재료 상에 도전성 재료의 캡을 포함하는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 9는 칼코겐화물-계 메모리 셀 재료의 스택이 캡 위에 위치되고, 다른 도전성 재료의 층이 칼코겐화물-계 메모리 셀 스택 위에 위치되는 부분적으로 제조된 칼코겐화물-계 메모리 장치의 일부의 단면도.
도 10은 본 발명의 부가적인 실시예에 따른 하나 이상의 칼코겐화물-계 메모리 장치들을 갖는 프로세서 시스템을 도시한 도면.
본원에 설명된 공정 단계들 및 구조들이 집적 회로들을 제조하기 위한 완전한 공정 흐름을 형성하지 않는다는 것이 인식된다. 본 발명의 실시예들은 당업계에서 현재 사용되는 다양한 집적 회로 제조 기술들과 함께 실행될 수 있다. 이와 같이, 통상적으로 실행되는 공정 단계들은 이들 단계들이 본 발명의 이해를 위해 필요한 경우에만 본 명세서에 포함된다.
본원에 사용된 바와 같은 용어 "기판"은 노출된 반도체 표면을 갖는 임의의 반도체-기반 구조를 포함할 수 있다. 상기 용어는 예를 들어, 실리콘, 실리콘-온 인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑된 반도체 및 도핑되지 않은 반도체, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지원되는 실리콘의 에피택셜 층들, 및 다른 반도체 구조들과 같은 구조들을 포함한다. 반도체는 실리콘-계일 필요는 없다. 반도체는 실리콘-게르마늄, 또는 게르마늄일 수 있다. 본원에서 "기판"이 언급되는 경우, 베이스 반도체 또는 파운데이션 내에 또는 그 상에 영역들 또는 접합들을 형성하기 위하여 사전 공정 단계들이 사용될 수 있다. 본원에 사용되는 바와 같이, 용어 "위에"는 아래에 있는 층 또는 기판의 표면 위에 형성되는 것을 의미한다.
이제 동일한 요소들에는 동일한 참조 번호들이 병기되어 있는 도면들을 참조하면, 도1 내지 9는 금속 캡을 포함하는 적어도 하나의 상호접속부를 갖는 칼코겐화물-계 메모리 장치를 제조하는 방법의 예시적인 실시예를 도시한다. 상기 공정은 집적 회로 구조(10)의 형성 이후에 시작된다. 그러나, 상기 공정은 집적 회로 제조의 임의의 레벨에서 적용될 수 있다. 간소화를 위하여, 본 발명의 이 실시예는 상부 금속화 층과 관련하여 설명된다.
도1 내지 9는 베이스 기판(11) 및 총괄하여 13으로 도시된 다수의 제조된 층들을 갖는 부분적으로-제조된 집적 회로 구조(10)를 도시한다. 아래의 회로 내의 하나 이상의 층들 또는 장치들에 전기적으로 접속되는 일련의 도전성 영역들(21)이 종래의 기술들에 의해 회로 구조 상에 형성된다. 도시되지는 않았을지라도, 집적 회로 구조(10)가 기판(110) 위의 층(13)에서 제조된 트랜지스터들, 커패시터들, 워드선들, 비트선들, 활성 영역들, 등을 포함할 수 있다는 것이 이해되어야 한다.
도 2에 도시된 바와 같이, 절연층(20)이 구조(10) 위에 제공된다. 절연층(20)은 바람직하게는, 테트라에틸오소실리케이트(TEOS) 또는 예를 들어, 보로포스포실리케이트 유리(BPSG), 보로실리케이트 유리(BSG), 또는 다른 비-도전성 산화물들(도핑되거나 도핑되지 않음), 질화물들, 및 질산화물들과 같은 다른 유전체 재료를 포함한다. 다수의 층들로 형성될 수 있는 절연층(20)은 바람직하게는, 두께가 약 5,00에서 약 20,000 옹스트롬까지이다. 도3에 도시된 바와 같이, 개구들(22) 적어도 일부는 상호접속부들이 구조(10)의 최상 부분에 제공되는 도전성 영역들(21)과 전기적으로 연통되는 위치들에서 제공된다.
도3을 다시 참조하면, 상호접속 트랜치들(22)와 같은 다수의 개구들이 절연층(20)에서 패터닝되고 에칭된다. 개구들(22)은 도전성 영역들(21)의 부분들을 노출시키도록 정렬된다. 도4에 도시된 바와 같이, 선택적인 접착층(24)이 구조(10)의 표면 위에 증착되어, 상기 층이 절연층(20) 및 상호접속 트렌치(22)를 컨포멀하게 커버하게 된다. 도전성 영역들(21) 및 그 다음에 증착되는 도전성 재료들 사이의 접합을 개선시키기 위하여 당업계에서 통상적인 바와 같이 선택적 접착층(24)이 사용될 수 있다. 장치의 제조에서 사용되는 재료들에 따라, 접착층(24)이 필요하지 않은 경우들이 존재할 것이다.
선택적 접착 층(24)은 바람직하게는, 티타늄(Ti)과 같은 내화성 금속으로 형성된다. 도4에 도시된 바와 같이, 하나의 실시예에서, 선택적인 얇은 Ti 막(24)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), EH는 원자 층 증착(ALD)을 사용하여 증착될 수 있다. 그러나, 임의의 적절한 재료, 예를 들어, 질화 텅스텐, 텅스텐 탄탈륨, 질화 탄탈륨 실리콘, 또는 다른 3원 화합물들이 접착층에 사용될 수 있다. 선택적인 접착층(24)은 바람직하게는, 약 100 옹스트롬 내지 약 500 옹스트롬 사이의 두께이고, 더 바람직하게는, 약 200 옹스트롬의 두께이다.
이제 도5를 참조하면, 바람직하게는, 텅스텐을 포함하는 도전성 상호접속부 재료가 구조(10) 및 상호접속 트렌치들(22) 위에 형성된다. 도전성 상호접속부들(30)은 예를 들어, CVD 또는 ALD 기술들을 포함하는 당업계에서 통상적인 임의의 기술을 사용하여 형성될 수 있다. 기술들 둘 모두는 트렌치들(22)를 컨포멀하게 충전시킨다. 그러나, 트렌치들의 애스펙트 비 및 폭에 따라서, 이와 같은 컨포멀한 증착 기술들은 텅스텐 플러그 내에서 키홀 형성을 초래할 수 있다. 전형적으로, 상호접속부들(30)은 약 1,000에서 약 5,000 옹스트롬, 및 바람직하게는, 약 2,000 옹스트롬의 두께를 가질 것이다. 도6을 참조하면, 도전성 상호접속부들(30)로부터의 여분의 재료가 제거된다. 전형적으로, 이와 같은 재료는 당업계에 널리 공지되어 있는 화학적-기계적 평탄화(CMP) 기술들을 사용하여 제거된다. 바람직하게, 여분의 재료의 제거는 절연층(20)의 상부면(25)과 실질적으로 동일한 레벨에서 중단된다.
이제 도7을 참조하면, 도전성 상호접속부(30)는 절연층(20)의 상부면(25) 아래의 적절한 거리에 디쉬(dish) 또는 리세스를 생성하기 위하여 더 평탄화되거나 과연마된다. 상호접속부 재료를 리세스하기 위한 임의의 적절한 방법이 사용될 수 있다. 예를 들어, 도전성 상호접속부(30)는 트렌치들(22) 내 및 절연층(20)의 표면 아래에서 상호접속부 재료를 리세스하기 위하여 선택적으로 과연마되거나, 화학적 기계적으로 평탄화되거나, 습식 에칭되거나, 건식 에칭될 수 있다. 전형적으로, 약 200에서 약 500 옹스트롬까지의 리세스가 바람직하다.
하나의 실시예에서, 상호접속부 재료(30)의 리세스된 표면은 선택적으로 활성화되어, 상기 표면이 다음과 같이 금속 도금에 선택적이게 될 수 있다. 그러나, 일부 실시예들에서, 표면 활성화가 필요하지 않다는 것을 당업자들은 인식할 것이다. 표면 활성화는 다수의 기술들을 사용하여 성취될 수 있다. 바람직하게는, 표면은 예를들어, 염화 팔라듐 용액과 같은 무전해 도금 업계에 공지되어 있는 임의의 활성화 용액으로의 노출에 의해 활성화된다. 표면 노출에 대한 전형적인 시간 프레임은 선택되는 특정 활성 용액에 따라 약 10초에서 약 2분 동안까지 일 수 있다.
이제 도8을 참조하면, 금속은 그 후에 무전해 도금 공정을 사용하여 리세스 내에 선택적으로 증착된다. 리세스 내에 형성된 금속층들은 반도체 구조 내의 인접한 재료들과 호환 가능한 임의의 적절한 금속을 포함할 수 있다. 바람직하게는, 금속층들은 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 또는 이의 합금들을 포함한다. 가장 바람직하게는, 금속은 코발트를 포함하는데, 그 이유는 코발트가 용이하게 입수 가능하고, 후속 처리 동안 표면을 더 부드럽게 하는 미세한 그레인 구조를 제공하기 때문이다.
바람직하게는, 약 200에서 약 500 옹스트롬의 두께를 갖는 금속 캡들이 형성된다. 캡들의 도금의 레이트를 제어함으로써, 절연층(20)의 상부면과 실질적으로 동일-평면인 캡들을 생성할 수 있다. 여분의 금속이 기판 위에 도금되는 경우에, 상기 여분은 도시된 바와 같이 금속층을 개별적인 금속 캡들(40) 내로 격리시키기 위하여 구조의 평탄화와같은 종래의 처리 방법들에 의해 제거될 수 있다. 그 후, 도8의 구조는 기능적인 회로를 생성하기 위하여 더 처리될 수 있다.
도 9에 도시된 바와 같이, 메모리 장치는 절연층(20) 및 금속 캡(40) 위에 적절한 칼코겐화물 재료들(50)의 스택을 증착함으로써 형성된다. 칼코겐화물 재료는 인가된 전압이 존재할 시에, 유리 내의 은과 같은 확산된 금속 이온들을 위한 도전성 경로들을 형성할 수 있는 Ge3Se7Ge4Se6과 같은 칼코겐화된 유리로부터 형성될 수 있다. 제 2 도전성 전극(60)이 칼코겐화물 스택(50) 위에 형성되어, 메모리 장치의 형성을 완료한다. 비휘발성 메모리 장치의 예는 Moore 및 Gilton에 의한 미국 특허 제 6,348,365 호에서 제시되어 있다. "스택"에 의하여, 우리는 메모리 셀을 형성하는데 충분한, 확산된 금속 이온들을 포함하는 칼코겐화물 유리 재료의 하나 이상의 층을 나타내고자 한다.
이제 도 10을 참조하면, 집적 회로(448)를 포함하는 전형적인 캘코게나이드-계 메모리 시스템(400)이 도시되어 있다. 집적 회로(448)는 본 발명의 하나 이상의 실시예에 따라 제조되는 도전성 상호접속부 및 칼코겐화물-계 메모리를 사용한다. 컴퓨터 시스템과 같은 프로세스 시스템은 일반적으로, 버스(452)를 통하여 입/출력(I/O) 장치(446)와 통신하는 마이크로프로세서, 디지털 신호 프로세서, 또는 다른 프로그램 가능한 디지털 논리 장치들과 같은 중앙 처리 장치(CPU)(444)를 포함한다. 집적 회로(448) 내의 칼코겐화물-계 메모리는 전형적으로 메모리 제어기를 경유하여 버스(542)를 통해 시스템과 통신한다.
컴퓨터 시스템의 경우에, 상기 시스템은 버스(452)를 통해 CPU(444)와 또한 통신하는 플로피 디스크 드라이브(454) 및 콤팩트 디스크(CD) ROM 드라이브(456)과 같은 주변 장치들을 포함할 수 있다. 집적 회로(448)는 하나 이상의 도전성 상호접속부들 및 칼코겐화물-계 메모리 장치들을 포함할 수 있다. 원한다면, 집적 회로(448)는 단일 집적 회로 내에서 프로세서, 예를 들어, CPU(444)와 결합될 수 있다. 켈코게나이드-계 메모리 장치들의 포함할 수 있는 장치들의 다른 예들로는 시계들, 텔레비전들, 셀룰러 전화들, 자동차들, 항공기들 등이 있다.
명세서 및 도면들에서 설명되는 특정 실시예들로 제한되는 것으로 간주되는 것이 아니라, 첨부된 청구항들의 범위에 의해서만 제한되는 본 발명의 범위로부터 벗어남이 없이 다양한 변경들이 행해질 수 있다는 것이 당업자들에게는 명백할 것이다.
Claims (17)
- 칼코겐화물-계 메모리 장치(chalcogenide-based memory device)에서 도전성 상호접속부 위에 금속 캡을 형성하는 방법에 있어서,기판 위에 제1 도전성 재료 층을 형성하는 단계,상기 제1 도전성 재료 및 상기 기판 위에 절연층을 증착하는 단계,상기 제1 도전성 재료의 적어도 일부를 노출시키기 위해 상기 절연층에 개구를 형성하는 단계,상기 절연층 위 및 상기 개구 내에서 제 2 도전성 재료를 증착하는 단계,상기 개구 내에 도전성 영역을 형성하기 위하여 상기 제2 도전성 재료의 부분들을 제거하는 단계,상기 개구 내의 상기 도전성 영역을 상기 절연층의 상부면보다 아래의 레벨로 리세스하는 단계,상기 개구 내에서 리세스된 도전성 영역 위에 제3 도전성 재료의 캡을 형성하는 단계로서, 상기 제 3 도전성 재료는 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 및 이들의 합금들로 이루어진 그룹으로부터 선택되는, 상기 제 3 도전성 재료의 캡 형성 단계,상기 캡 위에 칼코겐화물-계 메모리 셀 재료의 스택을 증착하는 단계, 및상기 칼코겐화물 스택 위에 도전성 재료를 증착하는 단계를 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 제 3 도전성 재료의 캡은 무전해 도금에 의해 형성되는, 금속 캡 형성 방법.
- 제 2 항에 있어서,상기 리세스된 도전성 영역의 표면을 활성화시키는 단계를 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 제 3 도전성 재료는 코발트를 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전성 재료는 텅스텐을 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전성 재료의 증착 이전에 상기 개구 내에 내화성금속 또는 내화성 질화 금속 층을 증착하는 단계를 포함하는, 금속 캡 형성 방법.
- 제 6 항에 있어서,상기 내화성 금속은 티타늄을 포함하는, 금속 캡 형성 방법.
- 제 6 항에 있어서,상기 내화성 질화 금속은 질화 티타늄을 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 캡을 평탄화시키기 위하여 상기 캡의 부분들을 제거하는 단계를 포함하는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 캡은 약 200 내지 약 500 옹스트롬의 두께를 가지도록 형성되는, 금속 캡 형성 방법.
- 제 1 항에 있어서,상기 절연층은 보로포스포실리케이트 유리(borophosphosilicate glass), 테트라에틸오소실리케이트 유리(tetraethylorthosilicate glass), 및 질화 실리콘으로 이루어진 그룹으로부터 선택되는, 금속 캡 형성 방법.
- 칼코겐화물-계 메모리 장치용 도전성 상호접속부에 있어서,반도체 기판 상에서 내부에 개구를 갖는 절연층,상기 개구 내의 리세스된 텅스텐 층,상기 텅스텐 층 상의 무전해 증착된 금속 캡으로서, 상기 금속 캡은 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 및 이들의 합금들로 이루어진 그룹으로부터 선택된 금속을 포함하는, 금속 캡,상기 캡 위의 칼코겐화물-계 메모리 셀 재료의 스택, 및상기 칼코겐화물 스택 위의 도전성 재료를 포함하는, 도전성 상호접속부.
- 제 12 항에 있어서,상기 금속은 코발트를 포함하는, 도전성 상호접속부.
- 제 12 항에 있어서,상기 금속 캡은 상기 절연 층의 상부면과 동일평면이 되도록 평탄화되는, 도전성 상호접속부.
- 프로세서 및 상기 프로세서에 결합된 칼코겐화물-계 메모리 장치를 포함하는 프로세서-기반 시스템에 있어서,상기 칼코겐화물-계 메모리 장치는 반도체 기판상에서 내부에 개구를 갖는 절연층, 상기 개구 내의 리세스된 텅스텐 층, 및 상기 텅스텐 층 상의 무전해 증착된 금속 캡으로서, 상기 금속 캡은 코발트, 은, 금, 구리, 니켈, 팔라듐, 백금, 및 이들의 합금들로 이루어진 그룹으로부터 선택된 금속을 포함하는, 금속 캡, 상기 캡 위의 칼코겐화물-계 메모리 셀 재료의 스택, 및 상기 칼코겐화물 스택 위의 도전성 재료를 포함하는, 프로세서-기반 시스템.
- 제 15 항에 있어서,상기 금속은 코발트를 포함하는, 프로세서-기반 시스템.
- 제 15 항에 있어서,상기 금속 캡은 상기 절연 층의 상부면과 동일평면이 되도록 평탄화되는, 프로세스-기반 시스템.
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