KR20070084511A - 감소된 전력 자기저항 랜덤 액세스 메모리 소자 - Google Patents

감소된 전력 자기저항 랜덤 액세스 메모리 소자 Download PDF

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레뉴 더블유. 데이브
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Abstract

저전력 자기저항 랜덤 액세스 메모리 소자 및 이를 제조하기 위한 방법들이 제공된다. 일 실시예에 있어서, 자기저항 랜덤 액세스 디바이스(100)는 메모리 소자(102)의 어레이를 가진다. 각각의 소자(102)는 고정 자기부(106), 및 터널 장벽부(108) 및 자유 SAF 구조(104)를 포함한다. 어레이는 수식
Figure 112007037816196-PCT00016
에 의하여 표현되는 유한 자기장 프로그래밍 윈도우 Hwin를 가지며, <Hsw>는 어레이에 대한 평균 스위칭 필드이며, <Hsat>는 어레이에 대한 평균 포화 필드이며, 각각의 메모리 소자(102)에 대한 Hsw는 수식
Figure 112007037816196-PCT00017
Figure 112007037816196-PCT00018
에 의하여 표현되며, Hk는 전체 이방성이며, HSAT는 각각의 메모리 소자(102)의 자유 SAF 구조에 대한 반강자성 결합 포화 필드를 표현한다. N은 1보다 크거나 같은 정수이다. 각각의 메모리 소자에 대한 Hk , HSAT 및 N은 미리 결정된 전류값보다 낮은 전류에 동작한다.
자기저항 랜덤 액세스 디바이스, 메모리 소자, 스위칭 필드, 포화 필드, 자화재료, 스핀 분극 재료

Description

감소된 전력 자기저항 랜덤 액세스 메모리 소자{REDUCED POWER MAGNETORESISTIVE RANDOM ACCESS MEMORY ELEMENTS}
본 발명은 일반적으로 자기전자 디바이스(magnetoelectronic device), 특히 저 동작전력을 필요로 하는 자기저항 랜덤 액세스 메모리 소자에 관한 것이다.
자기전자 디바이스(magnetoelectronic devices), 스핀 전자 디바이스 및 스핀트로닉 디바이스들(spintronic devices)는 전자 스핀에 의하여 주로 유발되는 효과를 사용하는 디바이스와 관련하여 동의어이다. 자기전자는 다수의 정보 디바이스에서 사용되며, 비휘발성 신뢰성있는 방사 저항적 및 고밀도 데이터 저장 및 검색을 제공한다. 다수의 자기전자 정보 디바이스는 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM), 자기 센서 및 디스크 드라이브용 판독/기록 헤드를 포함하지만, 이에 제한되지 않는다.
전형적으로, MRAM과 같은 자기전자 정보 디바이스는 메모리 소자들의 어레이를 포함한다. 각각의 메모리 소자는 전형적으로 다양한 비자기층들에 의하여 분리되는 다중 자기층들을 포함하는 구조를 가진다. 정보는 자기층들에서 자화 벡터들의 방향들로서 저장된다. 하나의 자기층에서의 자기 벡터들은 자기적으로 고정되는(fixed or pinned) 반면에, 다른 자기층의 자화 방향은 각각 "평행" 및 "비평행" 상태라 불리는 동일한 방향 및 반대 방향들사이에서 자유롭게 스위칭할 수 있다. 평행 및 비평행 자기상태들에 대응하게, 자기 메모리 소자는 각각 낮은 및 높은 전기 저항상태를 가진다. 따라서, 측정된 저항의 변화의 검출은 MRAM 디바이스와 같은 자기전자 정보 디바이스가 자기 메모리 소자에 저장된 정보를 제공하도록 한다.
도 1은 하나 이상의 메모리 소자(12)를 가진 종래의 메모리 소자 어레이(10)를 도시한다. 자기 메모리 소자의 한가지 유형, 자기 터널 접합(MTJ) 소자의 예는 외부 자기장에 대하여 고정된 자화 방향을 가진 고정 강자성층(14) 및 외부 자기장에 대하여 자유롭게 회전하는 자화 방향을 가진 자유 강자성층(16)을 포함한다. 고정층 및 자유층은 절연 터널 장벽층(18)에 의하여 분리된다. 메모리 소자(12)의 저항은 자유 및 고정 강자성층들사이의 터널 장벽층을 통한 스핀-분극 전자 터널링 현상에 의존한다. 터널링 현상은 전자 스핀에 종속되며, 이에 따라 자유 및 고정 강자성층사이의 전도성 전자의 스핀 분극 및 상대 방향의 함수로서 MTJ 소자의 전기 응답을 형성한다.
메모리 소자 어레이(10)는 디지트 라인(20)으로서 또한 언급되는 메모리 소자들(12)의 행들을 따라 연장하는 컨덕터들(20), 및 워드 또는 비트 라인들(22)로서 또한 언급되는 메모리 소자들(12)의 열들을 따라 연장되는 컨덕터들(22)을 포함한다. 메모리 소자(12)는 디지트 라인(20) 및 비트 라인(22)의 교차점에 위치된다. 메모리 소자(12)의 자유층(16)의 자화방향은 디지트 라인(20) 및 비트 라인(22)에 전류를 공급함으로써 스위칭된다. 전류들은 평행으로부터 비평행으로 또는 비평행으로부터 평행으로 선택된 메모리 소자의 자화 방향을 스위칭하는 자기장 을 생성한다.
도 2는 종래의 선형 디지트 라인(20) 및 비트 라인(22)에 의하여 형성된 필드를 도시한다. MRAM 디바이스(10)의 설명을 단순화하기 위하여, 모든 방향들은 도시된 바와같이 x- 및 y-좌표 시스템(50)을 기준으로 한다. 비트 전류 IB(30)는 양의 x-방향으로 흐르는 경우에 양인 것으로 규정되며, 디지트 전류 ID(34)는 양의 y-방향으로 흐르는 경우에 양인 것으로 규정된다. 비트 라인(22)을 통과하는 양의 비트 전류 IB(30)는 주변 비트 자기장 HB(32)을 야기하며, 양의 디지트 전류 ID(34)는 주변 디지트 자기장 HD(36)을 유도할 것이다. 자기장 HB(32) 및 HD(36)은 메모리 소자(12)의 자기방향을 스위칭하기 위하여 결합된다.
큰 비트 및 디지트 라인 전류들은 메모리 어레이 전력 소비가 MRAM 응용들에서 심각한 제한 인자이기 때문에 바람직하지 않다. 높은 비트 및 디지트 전류는 고전류를 조절하기 위하여 큰 비트 및 디지트 라인들 및 기록 회로들을 필요로 한다. 이는 고가의 대형 MRAM 디바이스를 유발할 수 있다. 그러나, 소형 메모리 디바이스에 대한 요구가 증가되고 있다. 소형 메모리 소자들을 패터닝하는 것과 같은 기술들을 통해 소형의 디바이스 크기가 달성되는 반면에, 소형 메모리 소자는 메모리 소자와 연관된 이방성(anisotropy)의 형상 컴포넌트를 증가시킨다. 이방성이 증가함에 따라, 자화 방향을 변경하는데 필요한 전류량은 또한 증가한다.
따라서, 소자의 자기 방향을 변경하기 위하여 감소된 또는 최소화된 전류를 필요로하는 저전력 MRAM 메모리 소자를 제공하는 것이 바람직하다. 더욱이, 프로그래밍하는데 저전력을 필요로하는 MRAM 디바이스를 제공하는 것이 바람직하다. 게다가, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 배경 기술을 참조로하여 발명의 상세한 설명 및 첨부된 청구범위를 고찰할때 더욱더 명백해질 것이다.
본 발명은 유사한 도면부호들이 유사한 소자들을 나타내는 이하의 첨부 도면들과 관련하여 기술될 것이다.
도 1은 종래의 메모리 소자 어레이를 도시한 도면.
도 2는 종래의 메모리 소자 어레이의 메모리 소자에서 발생된 자기장을 도시한 도면.
도 3은 본 발명의 전형적인 실시예에 따른 메모리 소자의 단면도.
도 4는 메모리 소자에서 발생된 자기장을 도시하는 도 3의 메모리 소자에 대한 평면도.
도 5는 도 3의 메모리 소자의 프로그래밍 윈도우를 도시하는 그래프.
도 6은 본 발명의 다른 전형적인 실시예에 따른 메모리 소자의 단면도.
도 7은 반강자성 결합 재료의 반강자성 결합 포화 필드 및 반강자성 결합 재료의 두께사이의 관계를 도시하는 그래프.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 소자의 단면도.
도 9는 본 발명의 전형적인 실시예에 따라 환영으로 도시된 메모리 소자들을 가진 메모리 소자 어레이를 도시한 개략도.
도 10은 타원 형상을 가진 메모리 소자를 도시한 개략도.
도 11은 직사각형 형상을 가진 메모리 소자를 도시한 개략도.
본 발명의 이하의 상세한 설명은 단순히 예시적으로 기술되며 본 발명 또는 본 발명의 응용 또는 용도를 제한하지 않는다. 게다가, 전술한 본 발명의 배경기술 또는 이하의 본 발명의 상세한 설명에서 제시된 이론에 의하여 한정되지 않는다.
도 3을 지금 참조하면, 본 발명의 전형적인 실시예에 따라 MRAM 어레이(100)의 단순화된 단면도는 스케일링가능 자기저항 메모리 소자(102)를 포함한다. 이러한 설명에서, 단지 단일 자기저항 메모리 소자(102)가 본 발명의 실시예들을 기술할때 단순하게 도시되나, MRAM 어레이(100)는 다수의 자기저항 메모리 소자들(102)로 구성될 수 있다는 것이 이해된다.
자기저항 메모리 소자(102)는 비트 라인(122) 및 디지트 라인(120)사이에 삽입된다. 비트 라인(122) 및 디지트 라인(120)은 전류가 통과될 수 있도록 도전재료를 포함한다. 본 설명에서, 비트 라인(122)은 자기저항 메모리 소자(102) 위에 배치되며, 디지트 라인(120)은 자기저항 메모리 소자(102)의 하부에 배치되며 비트 라인(122)에 대하여 90도 각도로 향한다. 비트 라인(122) 및 디지트 라인(120)이 메모리 소자(102)에 물리적으로 접촉되는 것으로 도시되는 반면에, 본 발명의 다양한 실시예들은 이에 제한되지 않으며 비트 라인(122) 및/또는 디지트 라인(120)은 메모리 소자(102)로부터 물리적으로 분리될 수 있다는 것을 이해해야 한다. 더욱이, 비트 라인(122)이 디지트 라인(120)위에 위치되는 것이 도시되지만, 디지트 라인(120) 및 비트 라인(122)의 반대 위치가 이용될 수 있다는 것이 이해될 것이다.
자기저항 메모리 소자(102)는 제 1자기 영역(104), 제 2자기 영역(106), 및 제 1 자기 영역(104) 및 제 2 자기 영역(106)사이에 배치된 터널 장벽(108)을 포함한다. 본 발명의 일 실시예에 있어서, 자기 영역(104)은 합성 반강자성(synthetic anti-ferromagnetic; SAF) 구조(110), 즉 두개의 강자성부들(130, 132)사이에 삽입된 반강자성 결합 스페이서 층(134)을 가진 구조를 포함한다. 게다가, 제 2 자기영역(106)은 두개의 강자성부들(140, 142)사이에 배치된 반강자성 결합 스페이서 층(144)을 가진 SAF 구조(112)를 가질 수 있다. 그러나, 제 2자기영역(106)은 동작가능 메모리 소자(102)를 형성하기에 적합한 임의의 구조를 가질 수 있다.
강자성부들(130, 132)은 반강자성 결합 스페이서 층(134)에 의하여 비평행으로 유지되는 자기 모멘트 벡터(150, 152)를 각각 가진다. 자기 영역(104)은 결과적인 자기 모멘트 벡터(154)를 가지며, 자기 영역(106)은 결과적인 자기 모멘트 벡터(156)를 가진다. 결과적인 자기 모멘트 벡터들(154, 156)은 비트 라인(122) 및 디지트 라인(120)에 대한 각도로 지향된 방향으로 이방성 용이축(anisotropy easy-axis)을 따라 지향된다. 본 발명의 바람직한 실시예에 있어서, 결과적인 자기 모멘트 벡터들(154, 156)은 비트 라인(122) 및/또는 디지트 라인(120)에 대하여 약 30도 내지 약 60도의 각도로 지향된다. 본 발명의 더 바람직한 실시예에 있어서, 결과적인 자기 모멘트 벡터들(154, 156)은 비트 라인(122) 및 디지트 라인(120)으 로부터 약 45도의 각도로 지향된다. 게다가, 자기 영역(104)은 자유 강자성 영역이며, 이는 결과적인 자기 모멘트 벡터(154)가 공급된 자기장의 존재하에서 자유롭게 회전한다는 것을 의미한다. 자기 영역(106)은 고정된(pinned) 강자성 영역이며, 이는 결과적인 자기 모멘트 벡터(156)가 적절하게 공급된 자기장의 존재하에서 자유롭게 회전되지 않으며 기준층으로서 사용된다는 것을 의미한다.
두개의 강자성부들(130, 132)은 ΔM = M2 - M1에 의하여 주어진 결과적인 자기 모멘트(154)를 제공하기 위하여 다른 두께 또는 재료를 가질 수 있다. 본 발명의 바람직한 실시예에 있어서, SAF 구조(110)는 실질적으로 평형을 이룰 것이며(balanced), 즉 ΔM는 M2-M1의 평균의 15%이하이며(다른 방식으로 비평형이 15% 이하인 것으로 언급됨) 생산 로트에서 경제적으로 제조될 수 있도록 거의 제로인 것이 더 바람직하다.
MRAM 어레이(100)의 제조동안, 이하에서 더 상세히 논의되는 각각의 연속층은 순차적으로 증착 또는 형성되며, 각각의 메모리 소자(102)는 반도체 산업에서 공지된 기술들중 일부를 사용하여 특정 증착, 포토리소그라피 처리, 에칭 등에 의하여 규정될 수 있다. 적어도 강자성부들(130, 132)의 증착동안, 자기장은 바람직한 이방성 용이축(유도된 고유 이방성)을 세팅하도록 제공된다. 제공된 자기장은 자기 모멘트 벡터들(150, 152)에 대한 바람직한 이방성 용이축을 생성한다. 이하에서 더 상세히 기술되는 바와같이, 고유 이방성외에, 1 보다 높은 에스펙트비(즉, 길이 나누기 폭)를 가진 메모리 소자들은 메모리 소자의 긴 축에 평행한 용이축을 규정하는 형상 이방성을 가질 수 있다. 이러한 용이축은 비트 라인(122) 및/또는 디지트 라인(120)에 대하여 임의의 각도, 바람직하게 약 30 내지 60도의 각도, 더 바람직하게 약 45도 각도이도록 선택될 수 있다.
도 4는 본 발명의 실시예에 따른 MRAM 어레이(100)의 단순화된 평면도를 도시한다. 자기저항 메모리 소자(102)의 설명을 단순화하기 위하여, 모든 방향들은 도시된 바와같이 x- 및 y-좌표 시스템(160)을 기준으로 할 것이다. 설명을 더 단순화하기 위하여, 영역(104)의 자기 모멘트 벡터들만이 스위칭되기 때문에 기술된다. 도시된 바와같이, 결과적인 자기 모멘트 벡터(154)는 비트 라인(122) 및 디지트 라인(120)에 대한 각도로 이방성 용이축(162)를 따라 지향된다. 도시된 바와같이, 비트 전류 IB(170)는 양의 x-방향으로 흐르는 경우에 양인 것으로 규정되며, 디지트 전류 ID(172)는 양의 y-방향으로 흐르는 경우에 양인 것으로 규정된다. 비트 라인(122)을 통과하는 양의 비트 전류 IB(170)는 주변 비트 자기장 HB(174)를 유발하며, 양의 디지트 전류 ID(172)는 주변 디지트 자기장 HD(176)을 유도할 것이다. 자기장 HB(174) 및 HD(176)은 메모리 소자(102)의 제 1자기 영역(104)의 자기방향을 스위칭하도록 결합한다.
도 5는 제 1자기 영역(104)이 신뢰성있게 스위칭될 수 있는, 자기장 HB(174) 및 자기장 HD(176)으로 프로그래밍 영역 또는 윈도우의 그래프적 표현(200)이다. MRAM 어레이(100)에서, 개별 메모리 소자는 개별 메모리 소자에 근접한 비트 라인 및 디지트 라인을 통해 전류를 흐르게 함으로써 프로그래밍된다. 정보는 개별 메모리 소자(102)의 제 1자기영역(104)의 자기 모멘트 방향을 선택적으로 스위칭함으로써 저장된다. 메모리 소자 상태는 비트의 이전 상태에 따라 "1" 또는 "0"로 프로그래밍되며, 즉 "1"은 "0"으로 스위칭되거나 또는 "0"은 "1"로 스위칭된다. 모든 다른 메모리 소자들(102)은 단일 라인(1/2-선택된 메모리 소자들)으로부터의 필드들 또는 라인이 없을때의 필드들에만 노출된다. 메모리 소자는 메모리 소자의 자기 영역(104)이 자기장을 인가할때 또는 자기장을 제거할때 "0" 상태 및 "1" 상태사이에서 결정적으로 스위칭할 때 신뢰성 있게 스위칭한다. 자기장을 인가할때 또는 자기장을 제거할때 "0" 상태 및 "1" 상태사이를 약간 랜덤하게 스위칭하는 메모리 소자는 신뢰성있거나 또는 바람직한 스위칭을 제공하지 않는다.
처리 및 재료의 변동 때문에, 메모리 소자들(102)의 어레이는 평균값<Hsw> 및 표준편차
Figure 112007037816196-PCT00001
를 가진 스위칭 필드들의 분포를 가진다. 전형적으로, 메모리 소자들(102)의 어레이는 미리 결정된 스위칭 또는 프로그래밍 에러율을 만족할 것이 요구된다. 따라서, 거의 동일한 전류를 사용하여 MRAM 어레이(100)의 메모리 소자(102)를 프로그래밍하기 위하여, 전류로부터 발생된 공급 자기장은 대략 N
Figure 112007037816196-PCT00002
보다 작지 않은 것에 의해 평균 스위칭 필드<Hsw>보다 크며, 여기서 N은 실제 스위칭 에러율이 미리 결정된 프로그래밍 에러율을 초과하지 않도록 충분히 큰 양의 수이며 크기가 약 1Mbit 이상인 메모리들에 대하여 6이상이다.
더욱이, 신뢰성있는 스위칭을 보장하도록 선택된 메모리 소자에 공급될 수 있는 최대 포화 필드 HSAT이 존재한다. 필드 HSAT는 자기 영역(104)에 공급될때 자기 모멘트 벡터(150, 152)가 대략 평행하게 정렬되도록 하는 필드에 대응한다. 따라서, HSAT 는 영역(104)에서 SAF 구조의 포화 필드로서 공지되어 있으며 층들(130, 132)간의 반강자성 결합의 측정치이다. 또한, 처리 및 재료의 변동으로 인하여, 메모리 소자(102)의 어레이는 평균값 <HSAT> 및 표준편차
Figure 112007037816196-PCT00003
를 가진 포화 필드의 분포를 가진다. 따라서, 공급된 필드는 바람직하게 대략
Figure 112007037816196-PCT00004
보다 작게 유지되거나 또는 선택된 메모리 소자는 신뢰성있게 프로그래밍되지 않을 것이다.
따라서, 미리 결정된 스위칭 에러율을 만족시키거나 또는 미리 결정된 스위칭 에러율 이하의 에러율을 가진 신뢰성있는 프로그래밍을 위하여, 프로그래밍 필드들 HB(174) 및 HD(176)으로부터 발생하는 공급된 자기장 H에 대한 동작 윈도우(202)가 존재한다. 동작 윈도우의 진폭 Hwin는 도 5에 도시된 점선을 따라 수식
Figure 112007037816196-PCT00005
에 의하여 대략적으로 표현된다. 이러한 윈도우(202)내에서, 모든 메모리 소자들은 에러없이 프로그래밍될 수 있다. 이러한 윈도우 외부에서, 메모리 소자는 프로그래밍될 수 없거나 또는 가능한 에러없이 프로그래밍될 수 있다. 예컨대, 그래프적 표현(200)의 영역(204)은 비트 전류 IB(170) 및 디지트 전류 ID(172)에 의하여 메모리 소자(102)에 공급된 자기장 H이 HSAT보다 큰 영역 및 자기저항 메모리 소자(102)의 제 1자기 영역(104)이 "1" 및 "0" 상태사 이에서 신뢰성있게 스위칭하지 않는다는 것이다. 그래프 표현(200)의 영역(206)은 공급된 필드 H가 스위칭 필드 HSW보다 작으며 자기저항 메모리 소자(102)의 제 1 자기영역(104)이 스위칭하지 않는 영역이다.
메모리 소자(102)에 기록하기 위한 자기 스위칭 필드는 다음과 같은 수식에 의하여 표현된다.
Figure 112007037816196-PCT00006
Figure 112007037816196-PCT00007
여기서, Hk는 제 1자기 영역(104)의 전체 이방성이며, 앞서 기술된 HSAT는 반강자성 결합 포화 필드이며, 즉 HSAT는 자기저항 메모리 소자(102)의 제 1자기 영역이 신뢰성있게 스위칭하는 최대 자기장이다. Hk는 다음과 같은 수식에 의하여 표현될 수 있다.
Hk(전체) = Hk(고유) + Hk(형상)
여기서 Hk(고유)는 자기 영역(104)을 포함하는 재료의 고유 이방성이며, Hk(형상)은 자기 영역(104)의 형상으로 인한 이방성이다. 유사하게, HSAT는 이하의 수식에 의하여 표현될 수 있다.
HSAT(전체) = HSAT(고유) + HSAT(형상).
이러한 수식에서, HSAT(고유)는 제 1자기영역(104)의 자기층들이 연속막들로서 형성될때 서로 실질적으로 평행한 자기장이며, HSAT(형상)은 자기영역(104)의 형상의 결 과로서 자기 영역(104)의 자기층들의 정자기 결합(magnetostatic coupling)을 나타낸다.
따라서, 자기저항 메모리 소자(102)에 의하여 요구된 전력을 감소시키기 위하여, 즉 자기저항 메모리 소자(102)의 제 1 자기 영역(104)을 스위칭하는데 필요한 전류를 감소 또는 최소화하기 위하여, 자기 영역(104)의 HSW는 감소되거나 또는 최소화될 수 있다. HSW를 최소화하기 위하여, Hk(전체) 또는 HSAT(전체) 또는 둘다는 감소되거나 또는 최소화될 수 있다. 따라서, 본 발명의 실시예에 따르면, Hk(고유), Hk(형상), HSAT(고유) 또는 HSAT(형상) 또는 이들의 임의의 결합은 감소될 수 있거나 또는 최소화될 수 있다.
도 3을 다시 참조하면, 본 발명의 전형적인 실시예에 따라, 제 1자기 영역(104)을 스위칭하는데 필요한 전류를 감소시키거나 또는 최소화하기 위하여 그리고 메모리 소자(102)에 의하여 요구된 전력을 감소시키기 위하여, 강자성부들(130, 132)은 자기 영역(104)이 낮은 Hk(전체) 값을 가지도록 제조될 수 있다. 그러나, 본 발명의 바람직한 실시예에 있어서, 자기 영역(104)은 자기 영역(104) 및 자기저항 메모리 소자(102)가 열적으로 불안정하고 휘발성이도록 낮은 Hk(전체)을 가지지 않을 수 있다. 열적 불안정성은 자기 층들(130, 132)의 열전 변동으로 인한 메모리 상태의 스위칭을 언급한다. 제 1자기 영역(104)에 대한 열적 변동들에 대한 에너지 장벽 Eb은 수식 Eb = Ms × V ×Hk에 의하여 대략적으로 표현되며, 여기서 MS는 층들(130, 132)의 자기 재료의 포화 자화(saturation magnetization)이며, V는 층들(130, 132)의 전체 부피(영역 x 두께)이며, Hk는 앞서 정의된 바와 같다. 본 발명의 일 실시예에 있어서, Hk(전체)는 영역 폭에 의하여 분할된 약 15 Oe-micron보다 작은 값을 가지며, 여기서 "영역 폭"은 제 1자기 영역(104)의 세로 축에 수직한 제 1자기 영역(104)의 크기(micron 단위) 및 제 1자기 영역(104)의 두께이다. 본 발명의 바람직한 실시예에 있어서, Hk(전체)는 약 10 Oe-micron ÷영역 폭(micron 단위) 내지 약 15 Oe-micron ÷ 영역 폭(micron 단위)의 값을 가진다.
본 발명의 일 실시예에 있어서, Hk(전체)를 감소시키기 위하여 그리고 메모리 소자(102)의 전력 요건들을 감소시키기 위하여, 강자성부들(130, 132)은 낮은 Hk(고유) 값을 가진 재료 또는 재료들의 하나 이상의 층으로 형성될 수 있다. 여기에서 사용된 바와같이, 용어 낮은 Hk(고유) 값은 약 10 Oe 이하의 Hk(고유) 값을 의미한다. 자기 영역(104)의 강자성부들(130, 132)을 형성하기에 적합하고 자기 영역(104)을 열적으로 불안정하게 하지 않는 Hk(고유) 값을 갖는 재료들의 예들은 니켈(Ni), 철(Fe), 코발트(Co), 또는 예컨대 NiFeB, NiFeMb, NiFeTa, NiFeCo 등과 같은, Ni 합금, Fe 합금 또는 Co 합금을 포함한다. 강자성부들(130, 132)은 동일한 재료로 형성될 수 있거나 또는 낮은 Hk(고유) 값을 가진 다른 재료들로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 메모리 소자(102)의 전력 요건들을 감소시 키기 위하여, 자기 영역(104)은 강자성부들(130, 132)을 형성하기 위하여 낮은 Hk(형상) 값을 생성하는 재료 또는 재료들을 이용하여 제조될 수 있다. 그러나, 자기 영역(104)을 형성하는 재료는 자기 영역(104) 및 자기저항 메모리 소자(102)가 열적으로 불안정하고 휘발성이도록 낮은 Hk(전체)를 생성하지 않을 수 있다. 앞서 기술된 바와같이, 주어진 메모리 소자의 형상에 대한 낮은 Hk(형상)값을 생성하는 재료는 저 포화 자화 MS를 가진 재료들을 포함한다. 여기에서 사용된 바와같이, 용어 "저 포화 자화" 또는 "저 자화"는 Ni80Fe20의 자화보다 작거나 또는 동일한 자화를 가진 재료를 언급한다. Ni80Fe20는 대략 800kA/m과 동일한 자화 및 대략 1 Tesla의 포화 플럭스 밀도(saturation flux density)를 가진다. 강자성부들(130, 132)을 형성하는 재료(들)의 자화가 층들의 정전기 결합에 직접 영향을 미치기 때문에, 강자성부들(130, 132)에 대한 낮은 자화 재료(들)의 사용은 HSAT(형상)을 감소시키거나 또는 최소화하기 위하여 사용된다. 따라서,부들(130, 132)의 재료(들)의 자화가 낮을 수록, Hk(형상) 및 HSAT(형상) 값은 낮게 된다. 강자성부들(130, 132)을 형성하기에 적합한 낮은 자화 재료는 Ni80Fe20을 포함하며 또한 예컨대 NiFeB, NiFeMb, NiFeTa, NiFeCo과 같은, Ni 합금, Fe 합금 또는 Co 합금을 포함한다. 다시, 강자성부들(130, 132)은 동일하거나 또는 다른 낮은 자화 재료로 형성될 수 있다.
몰리브덴, 탄탈, 붕소 등과 같은 재료와 Ni80Fe20의 도핑은 낮은 Hk(고유) 값 및 Ni80Fe20의 자화보다 낮은 자화를 가진 재료를 생성할 수 있다. 그러나, 이러한 재료들을 사용한 도핑은 터널 장벽(108)을 통해 자기저항을 감소시킬 수 있으며 메모리 소자(102)의 성능을 감소시킬 수 있다. 비록 터널링 전자의 스핀 분극이 자기저항을 결정할지라도, 낮은 자화 재료들은 낮은 스핀 분극을 가진다. 따라서, 도 6에 도시된 본 발명의 일 실시예에 있어서, 자기저항 메모리 소자(250)는 두개의 재료들, 즉 자기 영역(104)의 Hk(형상)의 값을 감소시키는 낮은 자화를 가진 제 1재료(252), 및 제 1재료(252)로 인한 자기저항의 감소를 보상하는 높은 분극을 가지고 터널 장벽(108)에 근접하게 배치된 제 2재료(254)를 포함하는 강자성부(132)를 가질 수 있다. 여기에 사용된 바와같이, 용어 "높은 분극 재료"는 Ni80Fe20 보다 높거나 같은 스핀 분극을 가진 임의의 재료이다. 제 2재료(254)는 예컨대 Co, Fe, 및 CoFe와 같은 재료를 포함할 수 있으며, 제 1재료(252)가 Ni80Fe20 보다 낮은 자화를 가질때 Ni80Fe20 를 포함할 수 있다. 본 발명의 바람직한 실시예에 있어서, 제 1재료(252) 및/또는 제 2재료(254)는 앞서 기술된 바와같이 낮은 Hk(고유)를 가진 재료들을 포함한다. 제 1자기 영역(104)이 바람직하게 모멘트-평형화된 SAF 구조를 가지기 때문에, 본 발명의 일 실시예에 있어서, 강자성부(130)는 강자성부들(132, 130)의 자기 모멘트들이 동일한 진폭을 가지도록 하는 두께를 가진다. 본 발명의 다른 실시예에 있어서, 강자성부(130)는 제 1재료(252) 및 제 2재료(254)를 포함한 다.
단일 자기층의 Hk(형상)은 대략 Nd × Ms × t/w에 비례하며, 여기서 Nd는 에스펙트비와 함께 증가하는 감자 인자(demagnetizing factor)이며, t는 층의 두께이며, w는 영역 폭이다. 이러한 공식은 제 1자기 영역(104)의 SAF 구조의 층들에 대하여 적용한다. 비록 제 1 자기 영역(104)의 SAF 구조가 비교가능 두께 2×t의 단일 막과 비교하여 Hk(형상)을 감소시킬지라도, Hk(형상)은 스위칭 프로세스의 비대칭성으로 인하여 유한하다. 자기 층들은 각각의 층의 정자기장(Hk(형상) 생성)이 완전하게 서로 삭제하지 않도록 스위칭동안 완전하게 비평형이 아니다.
본 발명의 다른 실시예에 있어서, 자기 영역(104)은 강자성 층들(130, 132)에 대한 최소 가능한 두께 t로 제조될 수 있다. 앞서 기술된 바와같이, 얇은 두께 t는 Hk(형상) 및 HSAT(형상)을 생성하는 정자기장이 두께에 비례하기 때문에 작은 Hk(형상) 및 HSAT(형상)이 될 것이다. 최소 두께 가능성은 열 안정성의 요건에 의하여 제한된다. t를 감소시킴으로써 층들(130, 132)의 양 Hk(형상) 및 전체 볼륨 V는 비트에 대하여 감소되며 이에 따라 에너지 장벽은 대략 t2정도 감소된다. 열적 안정성 요건외에, 최소 두께는 터널 장벽위에 고품질의 연속적인 자기막을 성장시키는 능력에 의하여 제한된다. 본 발명의 일 실시예에 있어서, 층들(130, 132)의 최적 최소 두께 t는 약 3.5nm 내지 약 5nm의 범위내에 있다.
도 3을 다시 참조하면, 본 발명의 또 다른 실시예에 따라, 메모리 소자(102) 의 전력 요건들을 감소시키기 위하여, 제 1 자기 영역(104)은 낮은 에스펙트비를 가진 형상에 낮은 Hk(형상) 값을 형성함으로써 낮은 Hk(형상)값을 가지도록 제조될 수 있다. 본 발명의 일 실시예에 있어서, 제 1자기 영역(104)은 영역(104)의 긴 축을 따라 바람직하게 측정된 길이, 길이에 수직하게 측정된 폭, 및 비원형 평면에 대하여 약 1 내지 약 3의 길이/폭 비를 가진다. 예컨대, 도 10에 기술된 바와같이, 본 발명의 일 실시예에 따라, 메모리 소자(102)와 동일할 수 있는 메모리 소자(400)는 길이(402) 및 폭(404)과 약 1 내지 약 3의 길이/폭 비를 가진 타원형상의 제 1자기 영역(104)을 가질 수 있다. 본 발명의 다른 실시예에 있어서, 도 11에 기술된 바와같이, 메모리 소자(102)와 동일할 수 있는 메모리 소자(410)는 길이(412) 및 폭(414)과 약 1 내지 약 3의 길이/폭 비를 가진 직사각형 형상의 제 1 자기 영역(104)을 가질 수 있다. 선택적으로, 메모리 소자의 제 1 자기 영역(104)은 형상 이방성 Hk(형상)으로부터 스위칭 필드로의 기여를 최소화하기 위하여 원형 형상(1의 길이/폭 비)을 가질 수 있으며, 이는 포토리소그라피 처리를 사용하여 디바이스의 측면 크기를 보다 소형화할 수 있기 때문에 바람직하다. 그러나, 제 1자기 영역(104)은 직사각형 또는 다이아몬드형과 같은 임의의 다른 적절한 형상을 가질 수 있다는 것이 이해될 것이다. 본 발명의 바람직한 실시예에 있어서, 제 1자기 영역(104)은 약 2 내지 약 2.5의 길이/폭 비를 가진다.
본 발명의 또 다른 실시예에 따르면, 자기 영역(104)은 HSAT(전체)를 감소시켜 메모리 소자(102)의 전력 요건을 감소시키도록 제조될 수 있다. 그러나, 도 5 를 참조로하여 앞서 기술된 바와같이, 자기 영역(104)은 동작가능 프로그래밍 윈도우가 존재하지 않게 너무 낮은 HSAT(전체) 값을 가지지 않을 수 있다. 다시 말해서, HSAT(전체)가 감소되거나 또는 최소화될 수 있는 반면에, 프로그래밍 윈도우가 스위칭 자기 영역(104)에 대해 동작 가능하도록 하는 이 값은 바람직하게 수식
Figure 112007037816196-PCT00008
에 의하여 앞서 기술된 바와같이 규정될 수 있으며, 여기서 Hwin는 자기 영역(104)을 스위칭하기 위하여 전류 ID 및 IB에 의하여 자기저항 메모리 소자(102)에 공급된 자기장이다. 본 발명의 일 실시예에 있어서, HSAT(전체)는 약 150 Oe 내지 약 350 Oe의 값을 가진다. 바람직한 실시예에 있어서, HSAT(전체)는 대략 180/w0.5 (Oe)보다 작거나 같은 값을 가지며, 여기서 w는 이전에 기술된 바와같이 자기 영역(104)의 영역 폭이다.
0.5 내지 1 micron의 현재 메모리 소자 크기에서, HSAT(전체)은 HSAT(고유)에 주로 영향을 받는다. HSAT(고유)는 반강자성 결합 스페이서 층(134) 및 이의 두께를 포함하는 반강자성 결합 재료에 의하여 결정된다. 일반적으로, 반강자성 결합 스페이서 층(134)은 루테늄, 오스뮴, 레늄, 크롬, 로듐, 구리 또는 이들의 화합물 중 하나를 포함한다. 바람직하게, 반강자성 결합 스페이서 층(134)은 루테늄을 포함한다. 본 발명의 일 실시예에 있어서, HSAT(고유) 및 HSAT(전체)는 자기 영역(104)이 2차 SAF를 포함하도록 하는 두께를 가진 반강자성 결합 스페이서 층(134)을 제 조함으로써 감소되거나 또는 최소화될 수 있다. 도 7은 반강자성 결합 스페이서 층(134)을 형성하기 위하여 사용될 수 있는 루테늄과 같은 반강자성 결합 재료의 두께 및 HSAT(고유)의 값간의 전형적인 관계를 도시하는 그래프이다. 도 7에 도시된 바와같이, 반강자성 결합 재료는 두께의 제 1피크 또는 제 1범위(280)의 반강자성 결합 스페이서 층(134)으로서 동작한다. 제 1피크(280)에서, 반강자성 결합 스페이서 층(134)은 도 3의 강자성 층들(130, 132)과 함께 1차 SAF를 형성한다. 반강자성 결합 재료는 두께의 제 2피크 또는 범위(282)의 반강자성 결합 스페이서 층(134)으로서 동작할 수 있으며, 이에 따라 강자성 층들(130, 132)과 함께 2차 SAF를 형성한다. 도 7에 도시된 바와같이, HSAT(고유)의 값들은 제 2피크(282)에서 보다 제 1피크(280)에서 상대적으로 높다. 따라서, 제 2피크(282)의 두께의 범위내의 두께를 가진 반강자성 결합 스페이서 층(134)을 사용하여 2차 SAF로서 자기 영역(104)을 형성함으로써, HSAT(전체)는 감소되거나 또는 최소화될 수 있으며 이에 따라 HSW를 감소시키거나 또는 최소화한다. 더욱이, 제 2피크는 1차 피크와 비교하여 스페이서 층 두께의 함수로서 매우 평탄하며, 이에 따라 스페이서 층 두께는 넓은 범위에 걸쳐 변화할 수 있으며 명목상 동일한 진폭의 HSAT(고유)를 공급할 것이다. 스페이서 층 두께에 대한 HSAT 비민감성은 로부스트(robust) 및 재생가능 제조에 바람직할 수 있다.
앞서 기술된 바와같이, HSAT(전체)가 자기저항 메모리 소자(102)의 전력 요건 을 감소시키도록 최소화되는 것이 바람직한 반면에, HSAT(전체)는 바람직하게 메모리 소자(102)를 프로그래밍하기 위하여 동작가능한 프로그래밍 윈도우가 존재하도록 충분히 크다. 따라서, 2차 SAF로서 자기 영역(104)을 제조하는 것이 바람직한 반면에, HSAT(전체)는 메모리 소자(102)에 적절한 프로그래밍 윈도우를 제공하기 위하여 너무 낮을 수 있다. 도 7의 제 3피크(284)에 의하여 도시된 바와같이, 반강자성 결합 스페이서 층(134)의 표면에 근접하게 배치된, Co, Fe 또는 CoFe를 포함하는 재료와 같은 높은 반강자성 교환 결합을 생성하는 재료의 존재는 HSAT(고유)를 허용가능한 값까지 증가시킬 수 있다. 따라서, 도 8을 참조하면, 본 발명의 또 다른 실시예에 있어서, 자기저항 메모리 소자(300)는 반강자성 결합 스페이서 층(134)의 제 1표면에 배치된 제 1 인터페이스 층(302) 및/또는 반강자성 결합 스페이서 층(134)의 제 2표면에 배치된 제 2 인터페이스 층(304)을 포함할 수 있다. 인터페이스 층들(302, 304)을 형성하기에 적합한 재료들은 Co, Fe, CoFe, 및 예컨대 CoFeTa 또는 CoFeB와 같은 Co 합금 또는 Fe 합금과 같은 재료를 포함한다.
도 7을 다시 참조하면, 본 발명의 다른 실시예에 있어서, 자기 영역(104)은 제 1피크(280)의 두께의 범위내의 두께를 가진 반강자성 결합 스페이서 층(134)을 사용하여 1차 SAF로서 제조될 수 있다. 그러나, 바람직하게, 반강자성 결합 스페이서 층(134)은 최대 HSAT(고유)를 야기하는 두께 tmax보다 큰 두께를 가진다. 이와 관련하여, HSAT(고유)는 메모리 소자(102)의 전력 요건을 감소시키거나 또는 메모리 소자(102)가 스위칭될 수 있는 적절한 프로그래밍 윈도우를 제공하도록 제 1피크(280)를 따라 최적화될 수 있다.
본 발명의 또 다른 실시예에 있어서, 자기 영역(104)이 1차 SAF로서 제조될때, HSAT(고유)는 도 8에 도시된 바와같이 인터페이스 층들(302 및/또는 304)을 이용함으로써 최적화될 수 있다. 실제로는 미리 결정된 HSAT(고유)와 대략 동일하거나 작은 HSAT(고유)를 나타내는 반강자성 결합 스페이서 층 두께를 가진 자기 영역(104)을 제조하는 것이 바람직하다. 예컨대, 처리동안 두께의 임의의 편차가 HSAT(고유)의 값에 영향을 미치지 않도록 하는 두께를 가진 반강자성 결합 스페이서 층을 형성하는 것이 바람직하다. 다시 말해서, 제 1피크(280)의 더 평탄하거나 또는 더 안정한 영역인 두께를 가진 반강자성 결합 스페이서 층을 형성하는 것이 바람직하다. 그러나, 이러한 두께에서, HSAT(고유)는 적정 HSAT(고유)이하일 수 있다. 따라서, 도 8에 도시된 인터페이스 층들(302 및/또는 304)은 HSAT(고유)를 적정 값까지 증가시키기 위하여 이용될 수 있다.
HSW는 HSAT(형상)을 감소시키거나 또는 최소화함으로써 감소되거나 또는 최소화될 수 있으며 결과적으로 메모리 소자(102)의 전력 요건들이 감소된다. 앞서 기술된 바와같이, 본 발명의 일 실시예에 있어서, HSAT(형상)은 낮은 자화 재료로부터 자기층들(130, 132)을 제조함으로써 감소되거나 또는 최소화될 수 있다. 또한, 앞 서 기술된 바와같이, 본 발명의 다른 실시예에 있어서, HSAT(형상)는 최소 두께 t를 가진 자기 층들(130, 132)을 제조함으로써 감소되거나 또는 최소화될 수 있다. 본 발명의 또 다른 전형적인 실시예에 있어서, HSAT(형상)는 원형 메모리 소자(102)와 같이 실질적으로 라운딩된 단부들을 가진 형상을 가진 메모리 소자(102)의 층들(130, 132)의 정전기 결합을 가진 이방성 축을 따라 하나 이상의 실질적으로 날카로운 또는 뾰족한 단부를 가진 형상을 가진 메모리 소자(102)를 제조함으로써 감소될 수 있다. 예컨대, 도 9에 도시된 바와같이, 메모리 소자(102)는 메모리 소자의 세로축(322)을 따라 실질적으로 날카로운 또는 뾰족한 단부(320)를 포함하는 타원형 형상으로 형성될 수 있다. 이러한 형상을 가진 메모리 소자(102)는 실질적으로 라운딩된 단부들을 가진 타원형 형상 또는 원형 형상을 가진 비교가능 메모리 소자(102)보다 낮은 정자기 결합 및 HSAT(형상) 값을 나타낼 것이다. 그러나, 메모리 소자(102)가 감소된 정자기 결합 및 감소되거나 또는 최소화된 HSAT(형상)을 나타내는 다이아몬드 형상과 같은 다양한 다른 형상으로 제조될 수 있다.
따라서, 본 발명에 따라 프로그래밍하는데 있어서 저전력을 필요로하는 자기저항 랜덤 액세스 메모리 소자가 기술되었다. 메모리 소자들을 프로그래밍하기 위한 전력 요건들은 수식
Figure 112007037816196-PCT00009
Figure 112007037816196-PCT00010
에 의하여 표현된 자기 스위칭 필드 HSW과 관련된다. 본 발명의 실시예들은 Hk 및 HSAT를 감소 및/또는 최소화하는 방법들 및 구조들을 제공한다. 적어도 하나의 전형적인 실시예가 본 발명의 전술한 상세한 설명과 관련하여 기술되었을지라도, 다양한 변형이 이루어질 수 있다는 것을 이해해야 한다. 전형적인 실시예 또는 전형적인 실시예들은 단지 예이며 어떤 방식으로든 본 발명의 범위, 응용성 또는 구성을 제한하지 않는다는 것이 인식되어야 한다. 오히려, 전술한 상세한 설명은 본 발명의 전형적인 실시예를 구현하기 위한 편리한 로드맵을 당업자에게 제공할 것이며, 첨부된 청구항들에 기술된 본 발명의 범위로부터 벗어나지 않고 전형적인 실시예에 기술된 소자들의 기능 및 구조와 관련하여 다양한 변형들이 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 메모리 소자들의 어레이를 가진 자기저항(magnetoresistive) 랜덤 액세스 디바이스에 있어서,
    상기 각 메모리 소자는:
    고정 자기부;
    상기 고정 자기부에 근접하게 배치된 터널 장벽부; 및
    상기 터널 장벽부에 근접하게 배치된 자유 SAF 구조를 포함하며;
    상기 메모리 소자들의 어레이는 수식
    Figure 112007037816196-PCT00011
    에 의하여 표현되는 유한 자기장 프로그래밍 윈도우 Hwin를 가지며;
    상기 <Hsw>는 상기 어레이에 대한 평균 스위칭 필드이며;
    상기 <Hsat>는 상기 어레이에 대한 평균 포화 필드이며;
    상기 각각의 메모리 소자에 대한 Hsw는 수식
    Figure 112007037816196-PCT00012
    Figure 112007037816196-PCT00013
    에 의하여 표현되며, 상기 Hk는 상기 각각의 메모리 소자의 상기 자유 SAF 구조의 전체 이방성 필드(anisotropy field)를 나타내며, 상기 HSAT는 상기 각각의 메모리 소자의 상기 자유 SAF 구조에 대한 전체 반강자성 결합 포화 필드(anti-ferromagnetic coupling saturation field)를 나타내며,
    상기 N은 1보다 크거나 같은 정수이며;
    상기
    Figure 112007037816196-PCT00014
    는 <Hsw>에 대한 표준 편차이며;
    상기
    Figure 112007037816196-PCT00015
    는 <HSAT>에 대한 표준 편차이며;
    상기 자유 SAF 구조는, 상기 메모리 소자들의 어레이가 열적으로 안정적이며 미리 결정된 전류값 이하인 전류에서 동작하도록 하는 Hk, HSAT 및 N을 갖도록 구성되는, 자기저항 랜덤 액세스 디바이스.
  2. 제 1항에 있어서, 상기 어레이의 각각의 메모리 소자의 상기 자유 SAF 구조의 Hk는 상기 자유 SAF 구조의 폭에 의하여 분할된 15 Oe-micron보다 크지 않은 값을 가지며, 상기 폭은 상기 자유 SAF 구조의 세로축에 수직한 상기 자유 SAF 구조의 크기(micron 단위)를 가지는, 자기저항 랜덤 액세스 디바이스.
  3. 제 1항에 있어서, 상기 자유 SAF 구조는 두개의 자기부들을 포함하며, 상기 두개의 자기부들의 각각은 낮은 자화 재료(magnetization material)의 층을 포함하는, 자기저항 랜덤 액세스 디바이스.
  4. 제 3항에 있어서, 상기 적어도 두개의 자기부들의 각각은 Ni, Fe, Co, Ni 합금, Fe 합금, 및 Co 합금으로 구성된 그룹으로부터 선택된 재료를 포함하는, 자기저항 랜덤 액세스 디바이스.
  5. 제 3항에 있어서, 상기 낮은 자화 재료는 몰리브덴, 탄탈 및 붕소로 구성된 그룹으로부터 선택되는 적어도 하나의 재료로 도핑되는, 자기저항 랜덤 액세스 디바이스.
  6. 제 3항에 있어서, 상기 두개의 자기부들의 적어도 하나는 높은 스핀 분극 재료(spin polarization material)의 층을 포함하는, 자기저항 랜덤 액세스 디바이스.
  7. 제 1항에 있어서, 상기 자유 SAF 구조는 두개의 자기부들을 포함하며, 상기 두개의 자기부들 각각은 약 5nm보다 크지 않은 두께를 가지는, 자기저항 랜덤 액세스 디바이스.
  8. 제 1항에 있어서, 상기 자유 SAF 구조는 길이 및 폭과 약 1 내지 약 3의 길이/폭 비를 가지는, 자기저항 랜덤 액세스 디바이스.
  9. 제 8항에 있어서, 상기 자유 SAF 구조는 약 2 내지 약 2.5의 길이/폭 비를 가지는, 자기저항 랜덤 액세스 디바이스.
  10. 제 1항에 있어서, 상기 자유 SAF 구조는 약 150 Oe 내지 약 350 Oe의 범위의 HSAT의 값을 가지는, 자기저항 랜덤 액세스 디바이스.
  11. 제 1항에 있어서, 상기 자유 SAF 구조는 대략 180/w0.5 (Oe)보다 작은 HSAT의 값을 가지도록 구성되며, 상기 w는 상기 자유 SAF 구조의 폭(micron 단위)인, 자기저항 랜덤 액세스 디바이스.
  12. 제 1항에 있어서, 상기 자유 SAF 구조는 2차 SAF 구조인, 자기저항 랜덤 액세스 디바이스.
  13. 제 12항에 있어서, 상기 자유 SAF 구조는 반강자성 결합 스페이서 층에 의하여 분리된 두개의 자기부, 및 상기 반강자성 결합 스페이서 층보다 높은 반강자성 교환 결합을 발생시키는 재료층을 포함하는, 자기저항 랜덤 액세스 디바이스.
  14. 제 1항에 있어서, 상기 자유 SAF 구조는 반강자성 결합 스페이서 층에 의하여 분리된 두개의 자기부들을 포함하며, 상기 반강자성 결합 스페이서 층의 두께는 상기 자유 SAF 구조가 1차 SAF 구조이도록 하는 두께를 가지며, 상기 반강자성 결합 스페이서 층의 두께는 상기 반강자성 결합 재료의 반강자성 결합 포화 필드 HSAT가 최대인 두께보다 두꺼운, 자기저항 랜덤 액세스 디바이스.
  15. 제 1항에 있어서, 상기 자유 SAF 구조는 이방성 축을 가지며, 상기 이방성 축을 따라 배치된 적어도 하나의 실질적으로 뾰족한 단부를 가진 형상을 가지는, 자기저항 랜덤 액세스 디바이스.
  16. 자기전자(magnetoelectronics) 메모리 소자를 제조하는 방법에 있어서:
    디지트 라인 위에 고정 자기부를 증착하는 단계;
    상기 고정 자기부 위에 터널 장벽부를 형성하는 단계;
    상기 터널 장벽부 위에 제 1자기부를 증착하는 단계로서, 상기 제 1자기부는 Ni80Fe20의 자화보다 크지 않은 자화를 가진 재료를 포함하는, 상기 증착 단계;
    상기 제 1자기부 위에 반강자성 결합층을 형성하는 단계; 및
    상기 반강자성 결합 스페이서층위에 제 2자기부를 증착하는 단계로서, 상기 제 2자기부는 Ni80Fe20의 자화보다 크지 않은 자기 모멘트를 가진 재료를 포함하는, 상기 증착 단계; 및
    상기 제 2자기부 위에 비트 라인을 형성하는 단계를 포함하며;
    상기 제 1자기부, 상기 반강자성 결합층, 및 상기 제 2자기부는 자유 SAF 구조를 형성하며, 상기 제 1자기부 및 상기 제 2 자기부는 상기 자유 SAF 구조가 실질적으로 평형을 이루고 상기 디지트 라인 및 상기 비트 라인에 대하여 임의의 각도로 지향된 결과적인 자기 모멘트를 가지도록 형성되는, 자기전자 메모리 소자 제조 방법.
  17. 제 16항에 있어서, 상기 제 1자기부 및 상기 제 2자기부 각각은 Ni, Fe, Co, Ni 합금, Fe 합금 및 Co 합금으로 구성된 그룹으로부터 선택된 재료로 형성되는, 자기전자 메모리 소자 제조 방법.
  18. 제 17항에 있어서, 상기 제 1자기부 증착 단계는 몰리브덴, 탄탈 및 붕소로 구성된 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 제 1자기부를 증착하는 단계를 포함하는, 자기전자 메모리 소자 제조 방법.
  19. 제 17항에 있어서, 상기 제 2 자기부 증착 단계는 몰리브덴, 탄탈 및 붕소로 구성된 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 제 2자기부를 증착하는 단계를 포함하는, 자기전자 메모리 소자 제조 방법.
  20. 제 16항에 있어서, 상기 제 1자기부 증착 단계는 상기 터널 장벽부 위에 제 1재료층을 증착하는 단계를 포함하며, 상기 제 1재료층은 상기 제 1자기부의 스핀 분극보다 큰 스핀 분극을 가진 재료를 포함하며, 상기 제 2 자기부 증착 단계는 상기 제 2재료층을 증착하는 단계를 포함하며, 상기 제 2 재료층은 상기 자유 SAF 구조가 실질적으로 모멘트 평형을 이루도록(balanced) 하는 자기 모멘트를 가진 재료를 포함하는, 자기전자 메모리 소자 제조 방법.
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