KR20070078975A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20070078975A
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Abstract

듀얼 게이트를 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, NMOS 영역의 게이트 절연막 상에 형성된 NMOS 게이트, 및 PMOS 영역의 게이트 절연막 상에 형성된 PMOS 게이트를 포함하되, NMOS 게이트 및 PMOS 게이트 중 어느 하나는 단층 도전막 패턴을 포함하고, NMOS 게이트 및 PMOS 게이트 중 다른 하나는 삼층 도전막 패턴을 포함한다.
듀얼 게이트, 단층 도전막 패턴, 삼층 도전막 패턴, 일함수

Description

반도체 소자 및 그 제조방법{Semiconductor device and Method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 테스트 샘플과 비교 샘플에 대한 PMOS CV 그래프들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 103: 게이트 절연막
111: 제1 도전막 패턴 113: 일함수 조절막 패턴
115: 제2 도전막 패턴 117: 포토레지스트 패턴
110S: 단층 도전막 패턴 110T: 삼층 도전막 패턴
120: 게이트 전극용 도전막 패턴
130: 마스크 패턴 140: NMOS 게이트
150: PMOS 게이트 160: 스페이서
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 듀얼 게이트를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고성능화, 고속화 등의 경향에 따라서, NMOS 트랜지스터와 PMOS 트랜지스터를 동시에 포함하는 반도체 소자의 경우에도 각각의 형태에 대한 트랜지스터의 성능을 최적화시키고자 하는 시도가 이루어지고 있다.
이러한 시도로서, NMOS 트랜지스터와 PMOS 트랜지스터의 게이트의 구조를 변경하거나, 혹은 게이트 절연막을 실리콘 산화막 보다 높은 유전율을 갖는 고유전율막(high-k dielectric layer)을 사용하는 등의 기술적 진보가 이루어지고 있다.
예를 들면, 폴리실리콘막을 이용한 게이트에 있어서, 게이트 공핍현상을 개선하기 위하여, MIPS(metal-inserted polysilicon) 구조를 갖는 게이트가 적용되고 있다. 그런데, 이러한 MIPS 구조가 적용된 게이트의 경우, 삽입된 금속층으로 인하여 일함수의 변동이 발생하게 되고, 이로 인해 문턱전압(Vth)이 변화되는 등 반도체 소자의 특성이 열화된다는 문제점이 있다.
한편, 폴리실리콘막 대신 금속막을 포함하는 게이트를 이용하는 경우에는 게이트의 공핍현상을 방지할 수있다. 그러나 금속의 경우는 폴리실리콘막과는 달리 불순물에 의해서 일함수를 조절할 수 없기 때문에 하나의 일함수를 가지는 금속을 사용할 경우 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압을 적절하게 조절하기가 곤란하다. 또한 단순한 조합에 의해서 NMOS와 PMOS를 다른 일함수를 가지는 금속으로 각각 사용할 경우, 집적화(Integration)상에서 많은 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 일함수가 최적화된 듀얼 게이트를 구비함으로써 전기적 특성이 향상된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전술한 반도체 소자를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 NMOS 영역의 상기 게이트 절연막 상에 형성된 NMOS 게이트, 및 상기 PMOS 영역의 상기 게이트 절연막 상에 형성된 PMOS 게이트를 포함하되, 상기 NMOS 게이트 및 상기 PMOS 게이트 중 어느 하나는 단층 도전막 패턴을 포함하고, 상기 NMOS 게이트 및 상기 PMOS 게이트 중 다른 하나는 삼층 도전막 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소 자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 NMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층의 단층 도전막 패턴을 포함하는 NMOS 게이트, 및 상기 PMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층, 알루미늄 단일막 패턴, 알루미늄 산화막 패턴, 알루미늄 질화막 패턴또는 알루미늄 산질화막 패턴으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제3층을 포함하는 삼층 도전막 패턴을 포함하는 PMOS 게이트를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 PMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층의 단층 도전막 패턴을 포함하는 PMOS 게이트, 및 상기 NMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층, Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제3층을 포함하는 삼층 도전막 패턴을 포함하는 NMOS 게이트를 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 도전막, 일함수 조절막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막 상에 상기 NMOS 영역 및 상기 PMOS 영역 중 어느 하나를 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 노출된 NMOS 영역 또는 PMOS 영역의 상기 제2 도전막 및 상기 일함수 조절막을 선택적으로 제거하고, 상기 포토레지스트 패턴을 제거하고, 상기 기판 전면에 게이트 전극용 도전막을 형성하고, 패터닝 공정을 수행하여 상기 NMOS 영역에 단층 도전막 패턴 또는 삼층 도전막 패턴을 포함하는 NMOS 게이트를, 상기 PMOS 영역에 삼층 도전막 패턴 또는 단층 도전막 패턴을 포함하는 PMOS 게이트를 형성하는 것을 포함하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 다른 반도체 소자의 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 W, Mo, Ti, Ta 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제1층, 알루미늄 단일막, 알루미늄 산화막, 알루미늄 질화막 또는 알루미늄 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제3층의 막을 순차적으로 형성하고, 상기 제3층 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고, 상기 NMOS 영역에 형성된 상기 제3층 및 상기 제2층을 선택적으로 제거하고, 상기 포토레지스트 패턴을 제거하고, 상기 기판 전면에 게이트 전극용 도전막을 형성하고, 패터닝 공정을 수행하여 상기 NMOS 영역에 상기 제1층으로 이루어진 단층 도전막 패턴을 포함하는 NMOS 게이트를, 상기 PMOS 영역에 상기 제1층, 상기 제2층 및 상기 제3층으로 이루어진 삼층 도전막 패턴을 포함하는 PMOS 게이트를 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 다른 반도체 소자의 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 W, Mo, Ti, Ta 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제1층, Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제3층의 막을 순차적으로 형성하고, 상기 제3층 상에 상기 PMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고, 상기 PMOS 영역에 형성된 상기 제3층 및 상기 제2층을 선택적으로 제거하고, 상기 포토레지스트 패턴을 제거하고, 상기 기판 전면에 게이트 전극용 도전막을 형성하고, 패터닝 공정을 수행하여 상기 PMOS 영역에 상기 제1층으로 이루어진 단층 도전막 패턴을 포함하는 PMOS 게이트를, 상기 NMOS 영역에 상기 제1층, 상기 제2층 및 상기 제3층으로 이루어진 삼층 도전막 패턴을 포함하는 NMOS 게이트를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
또한, 어떤 막이 다른 막 또는 반도체 기판의 "상" 에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판(101)을 포함한다.
반도체 기판(101)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
이러한 반도체 기판(101) 상에는 게이트 절연막(103)이 형성된다. 여기서, 게이트 절연막(103)은 예를 들어 실리콘 산화막이나 고유전율막 등을 사용할 수 있다. 여기서 고유전율막이라 함은 실리콘 산화막보다 유전율이 큰 물질로 이루어진 막을 의미하며, 예를 들어, 유전상수가 10 이상인 물질로 이루어진 막일 수 있다. 이러한 고유전율막으로는 예를 들면 Hf, Zr, Al, Ti, La, Y, Gd, Ta 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트막 또는 실리케이트막 등이 적용될 수 있다.
또한, 게이트 절연막(103)의 두께는 약 10 내지 60Å 정도일 수 있는데, 이러한 게이트 절연막(103)의 종류나 두께는 본 발명의 목적 범위 내에서 조절이 가능함은 물론이다.
여기서, 도면에는 도시하지 않았으나, 반도체 기판(101)상에 게이트 절연막(103)으로서 고유전율막을 형성하는 경우에는, 반도체 기판(101)과 고유전물질로 이루어진 게이트 절연막(103) 사이에 소정의 계면막(미도시)이 더 개재될 수 있는데, 이러한 계면막은 반도체 기판(101)과 게이트 절연막(103)의 반응을 방지할 수 있다.
이러한 게이트 절연막(103) 상에는 NMOS 영역과 PMOS 영역 각각에 NMOS 게이트(140) 및 PMOS 게이트(150)가 형성된다.
NMOS 게이트(140)는 NMOS 영역의 게이트 절연막(103) 상에 형성되며, 단층 도전막 패턴(110S)과 그 상부에 게이트 전극용 도전막 패턴(120)을 포함할 수 있다.
여기서, 단층 도전막 패턴(110S)은 제1 도전막 패턴으로 이루어질 수 있는데, NMOS 게이트(140)의 적절한 일함수인 약 4.0 내지 약 4.4eV를 가질 수 있다. 예를 들어, 단층 도전막 패턴(110S)은 W, Mo, Ti, Ta, Al, Hf, Zr 단일막 패턴, 이들의 질화막 패턴, Al 또는 Si가 도우프된 W, Mo, Ti, Ta, Hf, Zr의 질화막 패턴 등으로 이루어질 수 있다. 이러한 단층 도전막 패턴(110S)은 그 두께가 얇을수록 NMOS 게이트(140)의 문턱 전압(threshold voltage)을 감소시킨다. 한편, 보다 효과적인 NMOS 게이트(140)의 게이트 특성은 NMOS 게이트(140)의 문턱 전압의 크기와 관계되며, 본 발명의 몇몇 실시예에서는 NMOS 게이트(140)의 문턱 전압이 낮은 것이 바람직하므로, 단층 도전막 패턴(110S)의 두께가 작은 것이 NMOS 게이트(140)가 적합한 일함수를 갖도록 하는데 유리하다. 이러한 점을 고려할 때, 단층 도전막 패턴(110S)의 두께는 예컨대, 약 10 내지 60Å 일 수 있다.
단층 도전막 패턴(110S) 상에는 게이트 전극용 도전막 패턴(120)이 위치하는데, 이러한 게이트 전극용 도전막 패턴(120)은 예를 들어 전도성 실리콘막, 금속막, 전도성 금속 산화막, 전도성 금속 질화막, 금속 실리사이드막 등으로 이루어질 수 있다. 전도성 실리콘막은 붕소(B), 인(P), 비소(As), 인듐(In) 또는 이들의 혼 합물이 첨가된 폴리실리콘막이며, 금속막은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성될 수 있다. 또한, 전도성 금속 산화막은 상기 금속막과 산소의 조합으로 형성되며, 상기 전도성 금속 질화막은 상기 금속막과 질소의 조합으로 형성된다. 또한 상기 금속 실리사이드막은 상기 금속막과 실리콘과의 조합으로 형성될 수 있다. 이러한 게이트 전극용 도전막 패턴(120)의 상부에는 마스크 패턴(130)이 더 형성될 수 있다.
한편, PMOS 게이트(150)는 PMOS 영역의 게이트 절연막(103) 상에 형성되며, 삼층 도전막 패턴(110T)과 그 상부에 게이트 전극용 도전막 패턴(120)을 포함할 수 있다.
여기서, 삼층 도전막 패턴(110T)은 전술한 제1 도전막 패턴(111)과 제2 도전막 패턴(115)을 포함하며, 제1 도전막 패턴(111)과 제2 도전막 패턴(115) 사이에 제1 일함수 조절막 패턴(113)이 개재될 수 있다. 이러한 삼층 도전막 패턴(110T)은 PMOS 게이트(150)에 적절한 일함수인 약 4.8 내지 5.1eV를 가질 수 있다. 특히, 삼층 도전막 패턴(110T)은 전술한 단층 도전막 패턴(110S)보다 두껍게 형성될 뿐만 아니라, 제1 도전막 패턴(111)과 제2 도전막 패턴(115) 사이에 개재된 제1 일함수 조절막 패턴(113)은 PMOS 게이트(150)의 문턱 전압을 증가시키는 방향으로 작용한다. 따라서, PMOS 영역에 NMOS보다 높은 일함수를 구현할 수 있다.
이러한 제1 도전막 패턴(111)과 제2 도전막 패턴(115)은 서로 독립적으로 전술한 제1 도전막 패턴(111)과 마찬가지의 재질로 형성될 수 있다. 또한, 제1 일함수 조절막 패턴(113)은 실리콘 산화막, 실리콘 질화막, 알루미늄, 및 이트륨으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막으로 이루어질 수 있다.
여기서 제1 도전막 패턴(111)과 제1 일함수 조절막 패턴(113)은 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 제2 도전막 패턴(115)은 제1 일함수 조절막 패턴(113)과 유사한 식각 선택비를 가진 물질로 형성하는 것이 제조 공정상 유리하지만, 서로 다른 식각 선택비를 가진 물질로 형성되는 것을 배제하는 것은 아니다.
이러한 삼층 도전막 패턴(110T)은 PMOS 영역의 일함수를 고려하여 약 50 내지 200Å 정도의 두께로 이루어질 수 있으며, 그 중 제1 일함수 조절막 패턴(113)은 약 1 내지 30Å 정도로 이루어질 수 있다. 여기서, NMOS 영역과 PMOS 영역의 일함수를 고려할 때, 삼층 도전막 패턴(110T)은 단층 도전막 패턴(110S)보다 더 두껍게 형성될 수 있다.
각각의 게이트(140,150)의 측벽에는 스페이서(160)가 형성될 수 있으며, 각각의 게이트(140,150)와 인접한 반도체 기판 내에는 소스 및 드레인 영역(171,173)이 위치한다.
이렇듯, 본 발명의 일 실시예에 따른 반도체 소자는 게이트의 하단부에 단층 혹은 삼층 도전막 패턴을 포함함으로써 NMOS 영역과 PMOS 영역에 일함수가 최적화된 게이트를 구비할 수 있다. 이로 인하여 NMOS, PMOS의 문턱전압 절대값을 동등한 수준으로 유지할 수 있어 반도체 소자의 특성이 향상될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 단층 도전막 패턴(110S)이 PMOS 영역에, 삼층 도전막 패턴(110T_1)이 NMOS 영역에 형성되어 있으며, 삼층 도전막 패턴(110T_1)은 란탄 계열의 물질을 포함하는 제2 일함수 조절막 패턴(114)을 포함하는 점이 도 1의 실시예와 다르다.
더욱 구체적으로 설명하면, PMOS 영역의 단층 도전막 패턴(110S)은 도 1에서와 동일한 물질인 제1 도전막 패턴으로 이루어질 수 있다. 단층 도전막 패턴(110S)은 PMOS 게이트(152)의 적절한 일함수인 약 4.8 내지 5.1eV를 가질 수 있다. PMOS 영역에서는 단층 도전막 패턴(110S)의 두께가 두꺼울수록 PMOS 게이트(152)의 문턱 전압을 감소시키므로, 보다 효과적인 PMOS 게이트(152)의 게이트 특성을 나타내기 위해, 본 실시예에서의 단층 도전막 패턴(110S)은 두께는 도 1의 NMOS 영역에서의 단층 도전막 패턴(110S)의 두께보다 큰 것이 바람직하다.
삼층 도전막 패턴(110T')은 제1 도전막 패턴(111)과 제2 도전막 패턴(115), 및 제1 도전막 패턴(111)과 제2 도전막 패턴(115) 사이에 개재된 제2 일함수 조절막 패턴(114)을 포함할 수 있다. 제2 일함수 조절막 패턴(114)은 Ce, Pr, Nd, Gd, Tb, Dy, Er, Eu 등과 같은 란탄계 물질 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막일 수 있다. 란탄계 물질은 NMOS 영역의 문턱 전압을 감소시키는 방향으로 작용한다. 따라서, 란탄계 물질을 포함하는 제2 일함수 조절막 패턴(114)은 NMOS 영역에 PMOS보다 낮은 일함수를 구현할 수 있다. 예를 들면, NMOS 영역에 약 4.0 내지 약 4.4eV의 범위의 일함수를 부여할 수 있다.
상술한 구조로부터 본 발명의 다른 실시예에 따른 반도체 소자는 일함수가 최적화될 수 있으며, 반도체 소자의 특성이 향상될 수 있다.
이하에서는 전술한 반도체 소자들을 제조하는 방법을 예시적으로 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 앞서 반도체 소자에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 구조, 재질 등에 대한 설명은 중복을 피하기 위해서 이하에서는 그 설명을 생략하거나 간략하게 하기로 한다.
도 3a 내지 도 3g는 도 1의 반도체 소자를 제조하기 위한 본 발명의 일 실시예에 따른 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a를 참조하면, 먼저, 반도체 기판(101) 상에 게이트 절연막(103)을 형성한다.
이러한 게이트 절연막(103)은 열산화하거나 혹은 게이트 절연막 물질을 증착함으로써 형성할 수 있다. 또한 게이트 절연막(103)으로서 고유전율막을 형성하는 경우에는, 반도체 기판(101)과 게이트 절연막(103) 사이에 계면막(미도시)을 더 형성할 수 있다. 이러한 계면막은 고유전율막과 반도체 기판 사이에 일어날 수 있는 반응을 방지할 수 있다. 예를 들어, 계면막은 반도체 기판을 오존 가스 또는 오존이 포함된 오존수를 이용하여 세정함으로써 약 1.5nm 이하로 형성할 수 있다.
그런 다음, 도 3b에 도시된 바와같이, 제1 도전막(111'), 제1 일함수 조절막(113'), 제2 도전막(115')을 게이트 절연막(103)이 형성된 반도체 기판(101) 전면에 형성한다.
이 때, 제1 도전막(111')은 제1 일함수 조절막(113'), 제2 도전막(115')과 서로 다른 식각 선택비를 가질 수 있다. 예를 들면, 제2 도전막(115')과 제1 일함수 조절막(113')은 제1 도전막(111')보다 불산 용액에 대한 식각 선택비가 높은 재질로 형성할 수 있다. 이것은 후속 공정에서 NMOS 영역에서 제1 일함수 조절막(113')과 제2 도전막(115')을 선택적으로 제거하고 제1 도전막(111')만을 남기기 위함이다.
예를 들면, 제1 도전막(111')은 불산용액에 잘 식각되지 않는 TaN, TiN 등과 같은 재질일 수 있으며, 제1 일함수 조절막(113')으로서는 알루미늄 산화막이나 알루미늄 질화막 등을 사용할 수 있고, 제2 도전막(115')으로는 HfN 등을 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, NMOS 영역을 노출시키는 포토레지스트 패턴(117)을 PMOS 영역의 제2 도전막(115') 상에 형성한다. 이러한 포토레지스트 패턴(117)은 통상적인 방법에 의해 형성할 수 있다.
그런 다음, 도 3d에 도시된 바와 같이, NMOS 영역에 형성된 제2 도전막(115')과 제1 일함수 조절막(113')을 선택적으로 제거한다. 이로써, NMOS 영역에는 제1 도전막만으로 형성된 단층 도전막(110'S)이 잔류하게 되며, PMOS 영역에는 제1 도전막(111'), 제1 일함수 조절막(113') 및 제2 도전막(115')의 삼층 도전막(110'T)이 유지될 수 있다.
이러한 NMOS 영역에서의 제2 도전막(115')과 제1 일함수 조절막(113')의 선택적인 제거는 전술한 바와 같이 식각 선택비를 조절함으로써 이루어질 수 있다. 이러한 제2 도전막(115')과 제1 일함수 조절막(113')이 유사한 범위 내의 식각 선택비를 갖되 제1 도전막과는 서로 다른 식각 선택비를 갖는 경우에는 한번의 식각 공정으로 제거될 수 있으나, 제2 도전막(115')과 제1 일함수 조절막(113')의 식각 선택비도 서로 다른 경우에는 각각의 식각 공정을 별개로 수행할 수도 있음은 물론이다. 여기서, 식각 공정은 습식 식각 또는 건식 식각을 이용할 수 있다. 이중, 플라즈마 데미지(plasma damage)를 최소화하기 위해서는 습식 식각이 선택될 수 있다.
구체적으로 예를 들면, 제2 도전막과 제1 일함수 조절막의 불산용액에 대한 식각 선택비를 제1 도전막(111')에 비해 더 높은 물질을 사용함으로써, 제2 도전막(115')과 제1 일함수 조절막(113')은 선택적으로 제거할 수 있되, 제1 도전막(111')은 잔류시킬 수 있다. 이때, 상기 식각에 적용되는 물질은, 포토레지스트 패턴(117)을 식각하지 않거나, 제1 일함수 조절막(113')의 제거까지 포토레지스트 패턴(117)을 잔류시킬 수 있도록 낮은 식각 선택비를 갖는 물질인 것이 바람직하다. 구체적인 적용예는, 제1 도전막(111')이 TaN이고, 제1 일함수 조절막(113')이 AlO이고, 제2 도전막(115')이 HfN이며, 사용된 식각 물질이 불산 용액인 것을 포함한다.
또한, 이러한 식각 공정에 있어서, NMOS 영역의 게이트 절연막(103)을 노출시키지 않으므로, 게이트 절연막(103)의 손상을 미연에 방지할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 포토레지스트 패턴(117)을 제거한다.
이러한 포토레지스트 패턴(117)을 제거하는 것은 통상적인 산소 가스를 이용 한 애싱 공정에 의할 수 있음은 물론이다. 나아가, 산소 가스를 사용하지 않고, 수소, 질소, 암모니아, 헬륨, 아르곤 등의 가스를 반응가스로 사용하여 플라즈마를 형성하고 이러한 플라즈마를 이용하여 포토레지스트 패턴을 제거할 수도 있다. 이렇게 산소 가스를 사용하지 않는 애싱 공정에서는 CF4와 같은 불소를 함유하는 가스를 추가적으로 사용하여 포토레지스트 패턴의 제거율을 높일 수 있다. 이러한 산소를 사용하지 않는 애싱 공정은 게이트 절연막(103)의 두께를 변화시키지 않을 뿐만 아니라, 하프늄 산화막과 같은 고유전율막을 사용한 경우 문제시될 수 있는 산소에 의한 열화를 최소화시킬 수 있으므로, 산소 가스를 이용하는 경우 보다 유리할 수 있다.
다음으로, 도 3f에 도시된 바와 같이 게이트 전극용 도전막(120')을 반도체 기판의 전면에 형성한다. 그런 다음, 게이트 전극을 패터닝하기 위한 마스크 패턴(130)을 게이트 전극용 도전막(120')상에 더 형성할 수 있다.
그런 다음, 도 3g에 도시된 바와 같이, 마스크 패턴(130)을 식각 마스크로 하여 패터닝함으로써 NMOS 게이트(140) 및 PMOS 게이트(150)를 형성할 수 있다. 도면에 도시된 바와 같이, NMOS 게이트(140)에는 단층 도전막 패턴(110S)가 구비되며, PMOS 게이트(150)에는 삼층 도전막 패턴(110T)이 구비된다.
이러한 패터닝 공정은 통상적인 건식 식각 공정 또는 습식 식각 공정에 의하여 게이트 전극용 도전막과 제2 도전막, 제1 일함수 조절막 및 제1 도전막을 순차적으로 제거함으로써 이루어질 수 있다.
또한, 패터닝 공정은 먼저 게이트용 도전막을 식각하고, 이어서 노출된 제1 도전막과 제2 도전막의 상면에 산소나 아르곤과 같은 원소를 충돌(bombardment)시킴으로써 제거하고자하는 단층 도전막 또는 삼층 도전막을 무결정화(amorphization)한 다음 습식식각 등으로 제거할 수도 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 소스 및 드레인 영역을 형성하여 PMOS 트랜지스터 및 NMOS 트랜지스터를 완성하는 단계, 스페이서를 형성하는 단계 등을 더 수행하여 도 1에 도시된 반도체 소자를 형성할 수 있다.
또한, 후속 공정으로서 각각의 트랜지스터에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 그 설명을 생략한다.
도 4a 내지 도 4g는 도 1의 반도체 소자를 제조하기 위한 본 발명의 다른 실시예에 따른 제조 방법을 순차적으로 나타낸 단면도들이다.
본 발명의 다른 실시예에 따라 도 1의 반도체 소자를 제조하는 방법은 제1 도전막(111'), 일함수 조절막(113'), 제2 도전막(115')을 게이트 절연막(103)이 형성된 반도체 기판(101) 전면에 형성하는 단계까지는 본 발명의 일 실시예와 실질적으로 동일하다.
이어서, 도 4a에 도시된 바와 같이, 제2 도전막(115') 상에 하드 마스크막(116')을 형성한다. 하드 마스크막(116')은 이에 제한되는 것은 아니지만, 예를 들어, 원자층 증착(Atomic Layer Deposition; ALD)과 같은 저온 증착법에 의해 형성될 수 있다. 하드 마스크막(116')을 고온에서 증착할 경우, 제1 도전막(111')의 확산에 의해 게이트 절연막(103)이 열화될 수 있는데, 원자층 증착과 같은 저온 증착법은 이와 같은 게이트 절연막(103)의 열화를 미연에 방지한다.
하드 마스크막(116')으로 사용될 수 있는 물질은 일함수 조절막(113'), 및 제2 도전막(115')에 대하여 식각 선택비가 있는 물질로서, 예를 들면, SiO2, SiN, SiON, 또는 Si일 수 있다.
이어서, 선택적으로, 하드 마스크막(116')의 경도 향상을 위해 어닐링한다. 이때에도, 상술한 게이트 절연막(103) 열화 방지 관점에서 어닐링 온도는 약 400℃ 이하인 것이 바람직하다.
이어서, 도 4b에 도시된 바와 같이 하드 마스크막(116') 상에 NMOS 영역을 노출시키는 포토레지스트 패턴(117)을 형성하고, 이를 식각 마스크로 하여 하드 마스크막(116')을 식각함으로써, NMOS 영역을 노출시키는 하드 마스크막 패턴(116)을 형성한다. 하드 마스크막(116')의 식각은 예를 들어 습식 식각으로 이루어질 수 있다.
그 다음, 도 4c에 도시된 바와 같이 포토레지스트 패턴(117)을 제거한다. 포토레지스트 패턴(117)의 제거는 상술한 도 3e의 단계와 실질적으로 동일하므로, 구체적인 설명은 생략한다. 한편, 본 발명의 몇몇 변형실시예는 포토레지스트 패턴(117)을 후술하는 제2 도전막(115')과 제1 일함수 조절막(113')의 선택적 제거 후에 제거하는 것을 포함할 수 있다.
이어서, 하드 마스크막 패턴(116)을 식각 마스크로 이용하여, NMOS 영역에 형성된 제2 도전막(115')과 제1 일함수 조절막(113')을 선택적으로 제거한다. 이로써, NMOS 영역에는 제1 도전막만으로 형성된 단층 도전막(110'S)이 잔류하게 되며, PMOS 영역에는 제1 도전막(111'), 제1 일함수 조절막(113') 및 제2 도전막(115')의 삼층 도전막(110'T)이 유지될 수 있다.
이러한 제2 도전막(115')과 제1 일함수 조절막(113')의 선택적 제거는 상술한 도 3의 단계와 대략적으로 동일하지만, 본 단계에서는 하드 마스크막 패턴(116)을 식각 마스크로 이용하므로, 적용되는 식각 물질은 하드 마스크막 패턴(116)에 대한 식각 선택비만이 고려될 뿐, 포토레지스트 패턴(117)에 대한 식각 선택비는 고려할 필요가 없다는 점에서 차이가 있다.
예를 들어, 제2 도전막(115')이 TiN으로 이루어진 경우, 제2 도전막은 NH4OH, H2O2 및 H2O를 포함하는 식각 용액에 대해 식각 선택비가 높다. 그러나, NH4OH, H2O2 및 H2O를 포함하는 식각 용액은 포토레지스트 패턴(117)에 대해서도 식각 선택비가 높다. 따라서, 포토레지스트 패턴(117)을 식각 마스크로 이용할 경우, 양호한 패터닝이 이루어지기 어려울 것이다. 그러나, 본 단계는 식각 마스크로 하드 마스크막 패턴(116)을 이용하기 때문에, 포토레지스트 패턴(117)의 식각 선택비가 고려될 필요없이, 하드 마스크막 패턴(116)에 대한 식각 선택비만이 고려된다. 즉, 하드 마스크막 패턴(116)으로 상술한 바와 같이 SiO2, SiN, SiON, 또는 Si를 사용하는 경우, NH4OH, H2O2 및 H2O를 포함하는 식각 용액에 대한 식각 선택비가 낮기 때문에, 양호한 식각이 이루어질 수 있다.
제2 도전막(115')과 제1 일함수 조절막(113')의 선택적 제거가 완료되면, 불산 용액 등을 이용하여 하드 마스크막 패턴(116)을 제거한다.
이어서, 도 3f 및 도 3g를 참조하여 설명한 것과 동일한 방법으로 후속 공정을 진행하여 도 1에 도시된 바와 같은 반도체 소자를 완성한다.
한편, 도 2에 도시된 바와 같은 반도체 소자를 제조하는 방법은 PMOS 영역에 단층 도전막 패턴(110S)을 형성하고, NMOS 영역에 란탄 계열의 물질을 포함하는 제2 일함수 조절막 패턴(114)을 포함하는 삼층 도전막 패턴(110T_1)을 형성하는 것을 제외하고는 도 1의 반도체 소자를 제조하는 방법과 실질적으로 동일하므로, 상술한 도 3a 내지 도 3g 및 도 4a 내지 도 4c의 방법을 통하여 용이하게 이해될 수 있을 것이다. 따라서, 본 발명의 명확성을 위하여 구체적인 설명은 생략한다.
이하에서는 도 5a 및 도 5b를 참조하여, 실험예에 대하여 설명하기로 한다. 도 5a 및 도 5b는 비교샘플 및 테스트샘플들에 대한 PMOS CV 그래프를 나타낸다.
도 5a에서, 비교샘플 1은 게이트 절연막/폴리실리콘막으로 이루어진 게이트, 비교샘플 2는 게이트 절연막/TaN(40Å)/폴리실리콘막으로 이루어진 게이트, 테스트 샘플 1은 게이트 절연막/TaN(20Å)/AlN(10Å)/TaN(20Å)/폴리실리콘막으로 이루어진 게이트 전극을 나타낸다.
또한, 도 5b에서, 비교샘플 1은 전술한 바와 같으며, 비교샘플 3은 게이트 절연막/TaN(40Å)/폴리실리콘막으로 이루어진 게이트, 테스트 샘플 2는 게이트 절연막/HfN(20Å)/AlN(10Å)/HfN(20Å)/폴리실리콘막으로 이루어진 게이트 전극을 나타낸다.
도 5a 및 도 5b에 나타난 바와 같이, 폴리실리콘막으로만 이루어진 게이트를 구비하는 비교샘플 1에 비하여, TaN막 또는 HfN막 만을 포함하는 비교샘플 2와 비교샘플 3의 경우에는 어느 정도 일함수를 증가시킬 수 있다. 그러나, 그 두께를 증가시키는 데에는 한계가 있었다. 이에 반하여, TaN막 사이와 HfN막 사이에 얇은 두께로 일함수 조절막인 AlN를 더 형성한 테스트 샘플 1 및 테스트 샘플 2의 경우에는 일함수가 더욱 증가함을 알 수 있다. 따라서, 일함수 조절막은 PMOS 전극 형성에 유리하게 작용할 수 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자는 PMOS 영역과 NMOS 영역 각각에 일함수가 최적화된 듀얼 게이트를 구비함으로써 반도체 소자의 문턱 전압 등 전기적 특성이 향상될 수 있다. 또한, 본 발명에 따른 반도체 소자의 제조 방법에 의하면 게이트 절연막을 손상시키지 않으면서도 서로 다른 구조를 갖는 듀얼 게이트를 구비한 반도체 소자를 구현할 수 있다.

Claims (56)

  1. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 NMOS 영역의 상기 게이트 절연막 상에 형성된 NMOS 게이트; 및
    상기 PMOS 영역의 상기 게이트 절연막 상에 형성된 PMOS 게이트를 포함하되,
    상기 NMOS 게이트 및 상기 PMOS 게이트 중 어느 하나는 단층 도전막 패턴을 포함하고,
    상기 NMOS 게이트 및 상기 PMOS 게이트 중 다른 하나는 삼층 도전막 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 단층 도전막 패턴은 제1 도전막 패턴을 포함하고,
    상기 삼층 도전막 패턴은 상기 제1 도전막 패턴 및 제2 도전막 패턴이 적층되되 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 사이에 일함수 조절막 패턴이 개재된 반도체 소자.
  3. 제2항에 있어서,
    상기 일함수 조절막 패턴은 1 ~ 30Å 의 두께인 반도체 소자.
  4. 제3항에 있어서,
    상기 삼층 도전막 패턴의 전체 두께는 50 내지 200Å 의 두께인 반도체 소자.
  5. 제2항에 있어서,
    상기 NMOS 게이트는 상기 삼층 도전막 패턴을 포함하고,
    상기 일함수 조절막은 실리콘 산화막, 실리콘 질화막, 알루미늄, 및 이트륨으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 도전막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막인 반도체 소자.
  6. 제2항에 있어서,
    상기 PMOS 게이트는 상기 삼층 도전막 패턴을 포함하고,
    상기 일함수 조절막은 란탄 계열의 물질을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 란탄 계열의 물질은 Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu이고,
    상기 일함수 조절막은 상기 란탄 계열의 물질 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막, 또는 이들의 산질화막인 반도체 소자.
  8. 제2항에 있어서,
    상기 제1 도전막은 상기 일함수 조절막 및 상기 제2 도전막과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 도전막 및 상기 일함수 조절막은 상기 제1 도전막보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자.
  10. 제1항에 있어서,
    상기 NMOS 게이트에 포함된 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴은 일함수가 4.0 내지 4.4eV인 반도체 소자.
  11. 제1항에 있어서,
    상기 PMOS 게이트에 포함된 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴은 일함수가 4.8 내지 5.1eV인 반도체 소자.
  12. 제1항에 있어서,
    상기 NMOS 게이트 및 상기 PMOS 게이트는 각각 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴 상에 형성된 게이트 전극용 도전막 패턴을 포함하는 반도체 소자.
  13. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, Hf, Zr, Al, Ti, La, Y, Gd, Ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막을 포함하는 반도체 소자.
  14. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 NMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층의 단층 도전막 패턴을 포함하는 NMOS 게이트; 및
    상기 PMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층, 알루미늄 단일막 패턴, 알루미늄 산화막 패턴, 알루미늄 질화막 패턴또는 알루미늄 산질화막 패턴으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제3층을 포함하는 삼층 도전막 패턴을 포함하는 PMOS 게이트를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 일함수 조절막 패턴은 1 ~ 30Å 의 두께인 반도체 소자.
  16. 제15항에 있어서,
    상기 삼층 도전막 패턴의 전체 두께는 50 내지 200Å 의 두께인 반도체 소자.
  17. 제14항에 있어서,
    상기 제1층은 상기 제2층 및 상기 제3층과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자.
  18. 제14항에 있어서,
    상기 제2층 및 상기 제3층은 상기 제1층보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자.
  19. 제14항에 있어서,
    상기 단층 도전막 패턴 및 상기 삼층 도전막 패턴 상에 폴리실리콘막 패턴을 각각 포함하는 반도체 소자.
  20. 제14항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, Hf, Zr, Al, Ti, La, Y, Gd, Ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막을 포함하는 반도체 소자.
  21. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 PMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층의 단층 도전막 패턴을 포함하는 PMOS 게이트; 및
    상기 NMOS 영역의 상기 게이트 절연막 상에 형성되며, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제1층, Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 패턴 또는 이들의 질화막 패턴으로 이루어진 제3층을 포함하는 삼층 도전막 패턴을 포함하는 NMOS 게이트를 포함하는 반도체 소자.
  22. 제21항에 있어서,
    상기 일함수 조절막 패턴은 1 ~ 30Å 의 두께인 반도체 소자.
  23. 제21항에 있어서,
    상기 제1층은 상기 제2층 및 상기 제3층과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자.
  24. 제21항에 있어서,
    상기 제2층 및 상기 제3층은 상기 제1층보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자.
  25. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 제1 도전막, 일함수 조절막 및 제2 도전막을 순차적으로 형성하고,
    상기 제2 도전막 상에 상기 NMOS 영역 및 상기 PMOS 영역 중 어느 하나를 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴에 의해 노출된 NMOS 영역 또는 PMOS 영역의 상기 제2 도전막 및 상기 일함수 조절막을 선택적으로 제거하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 기판 전면에 게이트 전극용 도전막을 형성하고,
    패터닝 공정을 수행하여 상기 NMOS 영역에 단층 도전막 패턴 또는 삼층 도전막 패턴을 포함하는 NMOS 게이트를, 상기 PMOS 영역에 삼층 도전막 패턴 또는 단층 도전막 패턴을 포함하는 PMOS 게이트를 형성하는 것을 포함하는 것을 포함하는 반도체 소자의 제조 방법.
  26. 제25항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, Hf, Zr, Al, Ti, La, Y, Gd, Ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막을 포함하는 반도체 소자의 제조 방법.
  27. 제25항에 있어서,
    상기 포토레지스트 패턴에 의해 노출된 영역은 상기 NMOS 영역이고,
    상기 일함수 조절막은 실리콘 산화막, 실리콘 질화막, 알루미늄, 란타늄 및 이트륨으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 도전막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막인 반도체 소자의 제조 방법.
  28. 제27항에 있어서,
    상기 포토레지스트 패턴에 의해 노출된 영역은 상기 PMOS 영역이고,
    상기 일함수 조절막은 란탄 계열의 물질을 포함하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 란탄 계열의 물질은 Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu이고,
    상기 일함수 조절막은 상기 란탄 계열의 물질 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막, 또는 이들의 산질화막인 반도체 소자의 제조 방법.
  30. 제25항에 있어서,
    상기 제1 도전막은 상기 일함수 조절막 및 상기 제2 도전막과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 제2 도전막 및 상기 일함수 조절막은 상기 제1 도전막보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자의 제조 방법.
  32. 제25항에 있어서,
    상기 일함수 조절막은 1 ~ 30Å 의 두께인 반도체 소자의 제조 방법.
  33. 제32항에 있어서,
    상기 삼층 도전막 패턴의 전체 두께는 50 내지 200Å 의 두께인 반도체 소자의 제조 방법.
  34. 제25항에 있어서,
    상기 단층 도전막 패턴은 일함수가 4.0 내지 4.4eV인 반도체 소자의 제조 방법.
  35. 제25항에 있어서,
    상기 삼층 도전막 패턴은 일함수가 4.8 내지 5.1eV인 반도체 소자의 제조 방법.
  36. 제25항에 있어서,
    상기 제2 도전막 상에 하드 마스크막을 형성하는 것을 더 포함하고,
    포토레지스트 패턴을 형성하는 것은 상기 NMOS 영역 또는 PMOS 영역 상의 상기 하드 마스크막을 노출하는 것이고,
    상기 노출된 상기 NMOS 영역 또는 PMOS 영역의 상기 하드 마스크막을 패터닝하여, 제2 도전막 상의 상기 NMOS 영역 또는 상기 PMOS 영역을 노출시키는 하드 마스크막 패턴을 형성하는 것을 더 포함하며,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 상기 하드 마스크막 패턴을 이용하여 진행되는 반도체 소자의 제조 방법.
  37. 제36항에 있어서,
    상기 하드 마스크막은 상기 일함수 조절막, 및 상기 제2 도전막과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 제조 방법.
  38. 제37항에 있어서,
    상기 하드 마스크막은 SiO2, SiN, SiON, 또는 Si로 이루어지는 반도체 소자의 제조 방법.
  39. 제36항에 있어서,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 NH4OH, H2O2 및 H2O를 포함하는 식각 용액을 이용하여 진행되는 반도체 소자의 제조 방법.
  40. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 W, Mo, Ti, Ta 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제1층, 알루미늄 단일막, 알루미늄 산화막, 알루미늄 질화막 또는 알루미늄 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제3층의 막을 순차적으로 형성하고,
    상기 제3층 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 NMOS 영역에 형성된 상기 제3층 및 상기 제2층을 선택적으로 제거하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 기판 전면에 게이트 전극용 도전막을 형성하고,
    패터닝 공정을 수행하여 상기 NMOS 영역에 상기 제1층으로 이루어진 단층 도전막 패턴을 포함하는 NMOS 게이트를, 상기 PMOS 영역에 상기 제1층, 상기 제2층 및 상기 제3층으로 이루어진 삼층 도전막 패턴을 포함하는 PMOS 게이트를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  41. 제40항에 있어서,
    상기 일함수 조절막은 1 ~ 30Å 의 두께인 반도체 소자의 제조 방법.
  42. 제41항에 있어서,
    상기 삼층 도전막 패턴의 전체 두께는 50 내지 200Å 의 두께인 반도체 소자의 제조 방법.
  43. 제40항에 있어서,
    상기 제1층은 상기 제2층 및 상기 제3층과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 제조 방법.
  44. 제40항에 있어서,
    상기 제2층 및 상기 제3층은 상기 제1층보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자의 제조 방법.
  45. 제40항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, Hf, Zr, Al, Ti, La, Y, Gd, Ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막을 포함하는 반도체 소자의 제조 방법.
  46. 제40항에 있어서,
    상기 제2 도전막 상에 하드 마스크막을 형성하는 것을 더 포함하고,
    포토레지스트 패턴을 형성하는 것은 상기 NMOS 상의 상기 하드 마스크막을 노출하는 것이고,
    상기 노출된 상기 NMOS 영역의 상기 하드 마스크막을 패터닝하여, 제2 도전막 상의 상기 NMOS 영역을 노출시키는 하드 마스크막 패턴을 형성하는 것을 더 포함하며,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 상기 하드 마스크막 패턴을 이용하여 진행되는 반도체 소자의 제조 방법.
  47. 제46항에 있어서,
    상기 하드 마스크막은 상기 일함수 조절막, 및 상기 제2 도전막과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 제조 방법.
  48. 제47항에 있어서,
    상기 하드 마스크막은 SiO2, SiN, SiON, 또는 Si로 이루어지는 반도체 소자의 제조 방법.
  49. 제46항에 있어서,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 NH4OH, H2O2 및 H2O를 포함하는 식각 용액을 이용하여 진행되는 반도체 소자의 제조 방법.
  50. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 W, Mo, Ti, Ta 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제1층, Ce, Pr, Nd, Gd, Tb, Dy, Er, 또는 Eu 단독으로 이루어진 금속막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막으로 이루어진 제2층, W, Mo, Ti, Ta, 또는 Hf 단일막 또는 이들의 질화막으로 이루어진 제3층의 막을 순차적으로 형성하고,
    상기 제3층 상에 상기 PMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 PMOS 영역에 형성된 상기 제3층 및 상기 제2층을 선택적으로 제거하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 기판 전면에 게이트 전극용 도전막을 형성하고,
    패터닝 공정을 수행하여 상기 PMOS 영역에 상기 제1층으로 이루어진 단층 도전막 패턴을 포함하는 PMOS 게이트를, 상기 NMOS 영역에 상기 제1층, 상기 제2층 및 상기 제3층으로 이루어진 삼층 도전막 패턴을 포함하는 NMOS 게이트를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  51. 제50항에 있어서,
    상기 일함수 조절막 패턴은 1 ~ 30Å 의 두께인 반도체 소자의 제조 방법.
  52. 제50항에 있어서,
    상기 제2층 및 상기 제3층은 상기 제1층보다 불산 용액에 대한 습식 식각 선택비가 높은 반도체 소자의 제조 방법.
  53. 제50항에 있어서,
    상기 제2 도전막 상에 하드 마스크막을 형성하는 것을 더 포함하고,
    포토레지스트 패턴을 형성하는 것은 상기 PMOS 영역 상의 상기 하드 마스크막을 노출하는 것이고,
    상기 노출된 상기 PMOS 영역의 상기 하드 마스크막을 패터닝하여, 제2 도전막 상의 상기 PMOS 영역을 노출시키는 하드 마스크막 패턴을 형성하는 것을 더 포함하며,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 상기 하드 마스크막 패턴을 이용하여 진행되는 반도체 소자의 제조 방법.
  54. 제53항에 있어서,
    상기 하드 마스크막은 상기 일함수 조절막, 및 상기 제2 도전막과 서로 다른 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 제조 방법.
  55. 제54항에 있어서,
    상기 하드 마스크막은 SiO2, SiN, SiON, 또는 Si로 이루어지는 반도체 소자의 제조 방법.
  56. 제50항에 있어서,
    상기 제2 도전막 및 상기 일함수 조절막의 선택적 제거는 NH4OH, H2O2 및 H2O를 포함하는 식각 용액을 이용하여 진행되는 반도체 소자의 제조 방법.
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