KR20070033937A - 에피택셜 방식으로 코팅된 실리콘 웨이퍼 및 에피택셜방식으로 코팅된 실리콘 웨이퍼의 제조 방법 - Google Patents

에피택셜 방식으로 코팅된 실리콘 웨이퍼 및 에피택셜방식으로 코팅된 실리콘 웨이퍼의 제조 방법 Download PDF

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Abstract

본 발명은 에피택셜 방식으로 코팅된(epitaxially coated) 실리콘 웨이퍼의 제조 방법에 관한 것으로, 적어도 전면이 연마되어 있는 복수의 실리콘 웨이퍼가 제공되고, 제공된 상기 실리콘 웨이퍼 각각에 대해, 제1 단계에서, 에피택시 반응기(epitaxy reactor) 내의 서셉터(susceptor) 상에 위치시키고, 수소 분위기에서 전처리하며, 이어서 제2 단계에서, 상기 수소 분위기에 에칭제(etching medium)를 추가하여, 상기 실리콘 웨이퍼의 연마된 전면을 에피택셜 방식으로 코팅한 후, 상기 에피택시 반응기로부터 제거하는 과정에 의해, 상기 실리콘 웨이퍼를 개별적으로 연속하여 코팅하고, 상기 서셉터의 에칭 처리는 지정 횟수만큼의 에피택셜 코팅 후마다 이루어지며, 상기 서셉터는 상기 에칭 처리 후에 친수성을 띤다(hydrophilized).
또한, 본 발명은 전면과 배면을 구비하는 실리콘 웨이퍼에 관한 것으로, 적어도 전면이 연마되어 있고, 적어도 상기 전면 상에 에피택셜층이 형성되어 있으며, 2 mm의 에지 제외영역(edge exclusion)과 코팅된 실리콘 웨이퍼의 전면 상의 26×8 mm2 크기의, 측정 윈도우(measurement window)의 영역 격자의 일부 구역의 적어도 99%에 대해 0.01 ㎛ 내지 0.035 ㎛의 최대 국부 평탄도 값(local flatness value) SFQRmax를 가진다.
에피택셜, 코팅, 실리콘 웨이퍼, 국부 평탄도,

Description

에피택셜 방식으로 코팅된 실리콘 웨이퍼 및 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법 {EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS}
도 1은 전면을 CMP법으로 연마한 실리콘 웨이퍼의 국부적 평탄도 값을 나타낸 도면이다.
도 2는 종래 기술에 따른 애피택셜층이 형성된 도 1의 실리콘 웨이퍼의 국부적 평탄도 값을 나타낸 도면이다.
도 3은 전면을 CMP법으로 연마한 실리콘 웨이퍼의 국부적 평탄도 값을 나타낸 도면이다.
도 4는 본 발명에 따른 애피택셜층이 형성된 도 1의 실리콘 웨이퍼의 국부적 평탄도 값을 나타낸 도면이다.
도 5는 전면을 CMP법으로 연마한 실리콘 웨이퍼의 두께를, 실로콘 웨이퍼의 반경에 대해 작성한("라인 스캔") 선도이다.
도 6은 본 발명에 따른 에피택셜층이 형성되어 있는 실리콘 웨이퍼의 두께의 프로파일을, 실리콘 웨이퍼의 반경에 대해 작성한(라인 스캔) 선도이다.
도 7은 본 발명에 따른 에피택셜층이 형성되고 사전에 전면이 CMP법으로 연마된 실리콘 웨이퍼의 두께와, 전면에 대해 무혼탁(haze free) 방식으로 연마된 이 실리콘 웨이퍼의 두께의 차이를, 그 반경에 대해(라인 스캔) 나타낸 것이다.
본 발명의 에피택셜 방식으로 코팅된(epitaxially coated) 실리콘 웨이퍼 및 에피택셜 방식으로 코팅된 실리콘 웨이퍼를 제조하는 방법에 관한 것이다.
에피택셜 방식으로 코팅된 실리콘 웨이퍼는 반도체 산업에서 사용하기 적합하며, 특히 예를 들면, 마이크로프로세서나 메모리 칩과 같은 대규모로 집적되는 전자 부품에 사용하기 적합하다. 이 경우에, 전자 부품이 제조되는 실리콘 웨이퍼의 전면의 평탄도에 대해서는 엄격한 요건이 적용된다. 이것은 실리콘 웨이퍼를 노광하는 과정(리소그래피) 및 중간 연마 처리 과정("화학 기계적 연마", CMP)에서의 문제를 줄이기 위해 필요하다.
이 경우의 중요한 특성은, 실리콘 웨이퍼의 전면의 국부 평탄도(local faltness) 또는 국부 형상(local geometry)이다. 현대의 스테퍼 기술(stepper technology)은 실리콘 웨이퍼의 전면의 일부 구역(region)에 있어서, 예를 들면 SFQR["site front-surface referenced least squares/range" = 규정된 크기의 부품 영역(component area)(측정 윈도우, "사이트(site)")에 대한 제곱 오차를 최소화함으로써 규정되는 전면으로부터의 양의 편차 및 음의 편차의 크기]로 표현되는, 최적의 국부 평면성(local planarity)을 요구한다. 최대 국부 평탄도 값은 일반적으로 3 mm의 에지 제외영역(edge excusion)을 고려하여 결정된다. 실리콘 웨이퍼에 서 명목상 에지 제외영역 내의 영역은, 일반적으로 "고정된 품질 영역(Fixed Qualtiy Area)"라고 하고, FQA로 약칭한다.
일부 영역이 FQA의 밖에 있지만, 그 중심은 FQA 이내에 있는 사이트(site)를 "부분 사이트(partial site)"라고 한다. 최대 국부 평탄도의 결정은 종종 "부분 사이트"의 사용을 포함하지 않고, 이른바 "완전한 사이트(full site)" 라고 하는, 완전히 FQA 이내에 있는, 말하자면 부품 영역을 사용한다. 최대 국부 평탄도 값을 비교할 수 있도록 하기 위해, 주변부 배제영역의 특정하여 FQA의 크기를 특정하고, 또한 "부분 사이트"를 고려할 것인지 여부를 정하는 것이 필수적이다.
일반적으로 인정되는 경험법칙은, 실리콘 웨이퍼의 SFQRMAX 값은 반도체 부품이 제조되는 실리콘 웨이퍼 상에서 가능한 선폭 이하이어야 한다고 한다. 만약 이값을 초과하면, 스테퍼는 포커싱 문제를 겪고, 따라서 해당 부품을 잃는다. 하지만, 비용 최적화에 관련하여, 예를 들면, 부품 제조사에 의해 정해지는 SFQRMAX 값을 초과하는 부품 영역에만 기인하여서는 실리콘 웨이퍼를 불합격시키지 않고, 오히려 높은 값을 가지는 부품 영역에 대해 정해진 비율, 보통 1%를 허용하는 것이 요즘의 관례이다.
형상 파라미터의 정해진 한계 값 이하에 있는 것으로 허용되는 사이트의 비율은 보통 PUA("Percent Useable Area") 값에 의해 정해지며, 예를 들어 0.1 ㎛ 이하의 SFQRMAX이고, PUA 값이 99%인 경우에, 99%의 사이트가 0.1 ㎛ 이하의 SFQRMAX를 가지고, 높은 SFQR 값이 또한 1%의 사이트("칩 수율(chip yield)")에 대해 허용된 다는 것을 나타낸다.
종래 기술에 따르면, 실리콘 웨이퍼는 단결정 실리콘을 웨이퍼로 분리하고, 기계적으로 민감한 에지를 둥글게 만들고, 그라인딩(grinding) 또는 래핑(lapping)에 이은 폴리싱(polishing)와 같은 연마 단계를 실행하는 일련의 처리에 의해 제조될 수 있다. 유럽 특허공개공보 EP 547894 A1은 래핑 방법을 기술하고 있고, 그라인딩 방법은 유럽 특허공개공보 EP 272531 A1 및 EP 580162 A1에 청구되어 있다.
최종 평탄도는 일반적으로 연마 처리에 의해 얻어지며, 연마 처리는 적절한 경우에, 방해가 되는 결정층의 제거 및 불순물 제거하기 위한 에칭 단계에 선행될 수 있다. 적합한 에칭 방법은, 예로서 독일특허 DE 19833257 C1로부터 알 수 있다. 한편, 종래의 단면 연마법은 일반적으로 면 평행(plane-parallelism)이 나쁘고, 두 면에 작용하는 연마 방법("양면 연마")은 평탄도가 향상된 실리콘 웨이퍼를 제조할 수 있도록 해준다.
그러므로, 연마된 실리콘 웨이퍼의 경우, 요구되는 평탄도는 그라인딩, 래핑 및 폴리싱과 같은 화학적 및 화학 기계적 처리 단계에 의해 달성된다.
독일특허 DE 19938340 C1은, 단결정 방식으로 성장되고 동일한 결정 방향을 가지는 실리콘으로 이루어지는 층, 이른바 에피택셜 코팅을 가지는 단결정 실리콘 웨이퍼를 제공하는 것에 대해 기술하고 있다.
이런 유형의 에피택셜 방식으로 코팅된 실리콘 웨이퍼는 동종 물질(homogeneous material )로 이루어진 실리콘 웨이퍼에 비해 일정한 이점을 가지는데, 예를 들면 바이폴라 CMOS 회로에 있어 전하 역전(charge reversal)에 따른 부품의 단락 회로의 방지["래치업(latch-up) 문제"], 낮은 결함 밀도[예를 들면, COP("Crystal-Originated Particles") 수의 감소], 그리고 감지할 수 있을 정도의 산소 함유량의 부존재를 들 수 있으며, 그에 따라 부품관련 영역에서의 산소 침전(oxygen precipitate)으로 인한 단락 회로 배제할 수 있다.
종래 기술에 따르면, 에피택셜 방식으로 코팅된 실리콘 웨이퍼는, 일반적으로 제거 폴리싱 - 최종 폴리싱- 세정 - 에피택시의 일련의 처리에 의해 적절한 중간물(intermediate)로부터 제조된다.
독일 공개특허공보 DE 10025871 A1은, 전면에 증착된 에피택셜층을 가지는 실리콘 웨이퍼를 제조하는 방법을 개시하고 있으며, 이 방법은 다음과 같은 처리 단계를 포함한다:
(a) 단독 폴리싱 단계로서의 제거 폴리싱 단계;
(b) 실리콘 웨이퍼의 친수 세정(hydrophilic cleaning) 및 건조하는 단계;
(c) 에피택시 반응기 내에서 섭씨 950 내지 1250도의 온도로 실리콘 웨이퍼의 전면을 전처리(pretreatment)하는 단계; 및
(d) 전처리된 실리콘 전면 상에 에피택셜층을 증착(deposition)하는 단계.
관례상, 실리콘 웨이퍼에 미립자가 붙는 것(particle loading)을 방지하기 위해, 실리콘 웨이퍼를 폴리싱한 후에 친수 세정을 한다. 상기 친수 세정은 실리콘 웨이퍼 상에 매우 얇은(대략 0.5 - 2 nm이며, 세정 및 측정 타입에 따라 다르다) 자연 산화물(native oxide)을 만든다.
이 자연 산화물은 나중에 실리콘 웨이퍼의 보통 수소 분위기의 에피택시 반 응기에서 전처리 과정("H2-Bake"라고도 한다) 에서 제거된다.
제2 단계에서, 실리콘 웨이퍼의 전면의 표면 조도(surface roughness)가 감소되고, 폴리싱 결함이 실리콘 웨이퍼를 에칭제(etching medium)로 전처리함으로써 표면에서 제거된다. 기상(gaseous)의 염화수소(HCL)를 보통 에칭제로 사용하며, 수소 분위기에 첨가된다["HCl 에찬트(echant)].
이렇게 하여 서전 처리가 끝난 실리콘 웨이퍼는 이어서 에피택셜층을 얻는다. 엑피택시 반응기, 특히 반도체 업계에서 실리콘 웨이퍼 상에 에피택셜층을 증착하기 위해 사용되는 에피택시 반응기는 종래 기술에 기술되어 있다. 이런 목적으로, 에피택시 반응기에서, 하나 이상의 실리콘 웨이퍼가 가열원(heating source), 바람직하게는 상부 및 하부 가열원, 예를 들면 램프나 램프 뱅크에 의해 가열되고, 이어서 실리콘 화합물(compound)을 포함하는 소스 가스(실란), 캐리어 가스(예를 들면, 수소), 및 적절한 경우에 도핑 가스(예를 들면, 디보란)을 포함하는 가스 혼합물에 노출된다.
에피택셜층은 보통 CVD법("Chemical Vapor Depositon", 화학 기상 증착)에 따라 증착되는데, 실란, 예를 들면 트리클로로실란(SiHCL3, TCS)이 소스 가스로서 실리콘 웨이퍼의 표면을 지나고, 그곳을 600-1250℃의 온도에서 분해하여 원소적인(elemental) 실리콘 및 휘발성 바이프로덕트(volatile biproduct)를 형성하며, 실리콘 웨이퍼 상에 에피택셜 방식으로 성장된 실리콘층을 형성한다. 에피택셜층은 도핑되지 않거나, 도전형 및 도전율을 설정하기 위해 붕소, 인, 비소, 또는 안 티몬을 타켓으로 하는 적절한 도핑 가스에 의해 도핑될 수 있다.
예를 들면, 그라파이트, 실리콘 탄화물(SiC) 또는 석영을 포함하고, 에피택시 반응기의 증착 쳄버에 있는 서셉터(susceptor)는, 전처리 단계 및 에피택셜 코팅 중에 실리콘 웨이퍼를 지지하는 역할을 한다. 이 경우에, 균일한 가열을 보증하고, 일반적으로 층이 증착되지 않는, 실리콘 웨이퍼의 배면을 소스 가스로부터 보호하기 위해, 실리콘 웨이퍼는 보통 서셉터는 밀드아웃부(milled-out portion)에 위치한다.
종래 기술에 따르면, 에피택시 반응기의 처리 쳄버는 하나 이상의 실리콘 웨이퍼용으로 설계되어 있다.
비교적 큰 직경(150 mm 이상)의 실리콘 웨이퍼의 경우, 후자가 에피택셜층의 두께 균일도가 양호한 것으로 나타나 있기 때문에, 단일 웨이퍼 반응기가 보통 사용된다. 두께의 균일도는 다양한 측정법, 예를 들면 가스 흐름(수소, TCS)을 변경함으로써, 가스 주입 기기(인젝터)를 통합하고 조정함으로써, 증착 온도를 변경함으로써, 또는 세섭터의 개조에 의해 확정될 수 있다.
에피택시의 관례상, 실리콘 웨이퍼 상에 에피택셜 증착을 얼마간 한 후, 기판 없이 서셉터의 에칭 처리를 수행하며, 이 동안에 서셉터 및 처리 쳄버의 다른 부품들은 실리콘 증착물(deposits)로부터 자유로워진다. 이 에칭 처리는 예를 들면 염화수소(HCl)를 사용하여 실행될 수 있으며, 종종 단일 웨이퍼 반응기의 경우에는 적은 횟수의 실리콘 웨이퍼의 처리 후(예를 들면, 3-5회 에피택셜 코팅 후)에 벌써 실행되고, 얇은 에피택셜층을 증착하는 경우에는 더 많은 횟수의 실리콘 웨이 퍼의 처리 후(예를 들면, 10-20회 에피택셜 코팅 후)까지는 실행되지 않는다.
보통, HCl을 사용한 에칭 처리만 실행되거나, 아니면 HCl을 사용한 에칭처리에 이어 서셉터에 대한 잠깐의 코팅이 실행된다. 서셉터의 코팅은, 실리콘 웨이퍼가 직접적으로 서셉터에 위치하지 않도록 하기 위해 이루어진다.
종래 기술로 알려진 방법은 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 부분이 특히 에지 영역(edge region)에서 국부 평탄도 값이 나쁘기 때문에, 수율(yield)이 낮은 것으로 알려져 있다, 예로서, 서셉터의 에칭 처리를 각 경우에 4회 에피택셜 증착한 후 실행한다고 하면, 각 경우에 에피택셜 방식으로 코팅된 실리콘 웨이퍼 중 적어도 하나는 에지 영역에서 상당히 나쁜 국부 평탄도 값을 가진다. 최대 국부 평탄도 파라미터 SFQRmax는 보통 이 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 경우 약 0.05 ㎛ 이상이며, 이런 이유로 45 nm 미만의 선폭(line width)을 가지는 미래 세대의 전자 부품을 위한 구조의 이미징(imaging of structure)(스테퍼 기술, stepper technology)에 적합하지 않다.
따라서, 본 발명의 목적은 우수한 국부 평탄도 값을 가지는 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 수율을 향상시키고, 미래 세대 기술의 요구를 충족시키는 에피택셜 방식으로 코팅된 실리콘 웨이퍼를 제공하는 것이다.
상기 목적은, 적어도 전면이 연마되어 있는 복수의 실리콘 웨이퍼가 제공되고, 제공된 상기 실리콘 웨이퍼 각각에 대해, 제1 단계에서, 에피택시 반응 기(epitaxy reactor) 내의 서셉터(susceptor) 상에 위치시키고, 수소 분위기에서 전처리하며, 이어서 제2 단계에서, 상기 수소 분위기에 에칭제(etching medium)를 추가하여, 상기 실리콘 웨이퍼의 연마된 전면을 에피택셜 방식으로 코팅한 후, 상기 에피택시 반응기로부터 제거하는 과정에 의해, 상기 실리콘 웨이퍼를 개별적으로 연속하여 코팅하고, 상기 서셉터의 에칭 처리는 지정 횟수만큼의 에피택셜 코팅 후마다 이루어지며, 상기 서셉터는 상기 에칭 처리 후에 친수성을 띠는(hydrophilized), 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법에 의해 달성된다.
본 발명에 따르면, 먼저 적어도 전면이 연마되어 있는 복수의 실리콘 웨이퍼가 제공된다.
이를 위해, 종래 기술, 바람직하게는 Czochralski 기술에 따라 도가니 풀링(crucible pulling)으로 생성한 단결정을 공지의 분리 방법으로, 바람직하게는 프리(free)["슬러리(slurry)"] 또는 바운디드 그레인(bounded grain) (다이아몬드 와이어)으로 와이어 절단(wire sawing)으로, 다수의 실리콘 웨이퍼로 분리한다.
또한, 순차 단면 그라인딩법(sequential single-side grinding method, SSG), 동시 양면 그리인딩법(double-side grinding methode)'"이중 디스크 그라인딩(double-disk grinding, DDG)"], 또는 래핑과 같은 기계적 처리 단계가 실행된다. 선택적으로 존재하는 배향 노치(orientation notch)와 같은 기계적 마킹이나, 실리콘 웨이퍼 에지의 본래의 수직 평탄면(rectilinear flattening)["평면(flat)"]을 포함하여 실리콘 웨이퍼의 에지는 일반적으로 마찬가지로 처리된다[에지 라운 딩, "에지 노치 그라인딩(edge-notch-grinding)"].
세정 단계와 에칭 단계를 포함하는 화학적 처리 단계가 추가적으로 제공된다.
그라인딩, 세정, 및 에칭 단계 후, 종래 기술에 따라 실리콘 웨이퍼의 표면을 제거 폴리싱에 의해 매끄럽게 한다. 단면 폴리싱(SSP)의 경우, 실리콘 웨이퍼는 처리중에 배면이 시멘트, 진공, 또는 접착제에 의해 캐리어 플레이트(carrier plate) 상에 유지된다. 양면 폴리싱(DSP)의 경우, 실리콘 웨이퍼는 얇은 톱니형 디스크(toothed disk)에 느슨하게 삽입되고, 연마천(polishing cloth)으로 싸인 상부 연마판(polishing cloth)과 하부 연마판 사이에 "자유롭게 떠있는" 상태에서 전면과 배면이 동시에 연마된다.
제공된 실리콘 웨이퍼는 적어도 전면이 연마되어 있다.
또, 제공된 실리콘 웨이퍼의 전면은, 바람직하게는 예를 들면 알카린 연마 졸(sol)의 도움으로 부드러운 연마천을 사용하여 무혼탁 방식(haze free manner)으로 연마되며; 이 단계까지 제조된 실리콘 웨이퍼의 형상을 얻기 위하여, 이 경우에 재료의 제거는 비교적 소량이며, 바람직하게는 0.05 ㎛ 내지 1.5 ㎛이다. 이 단계를 종종 문헌에서는 CMP 폴리싱("Chemo-Mechanical Polishing")이라 한다.
폴리싱 후에, 실리콘 웨이퍼는 종래 기술에 따른 친수 세정 및 건조 처리를 거친다. 세정은 다수의 실리콘 웨이퍼를 욕조(bath)에서 동시에 세정하는 일괄 방식이나, 스프레이 방식(spraying method), 그렇지 않으면 단일 웨이퍼 처리에서와 같이 수행될 수 있다.
단일 웨이퍼 반응기에서, 에피택셜층은 그 후에 실리콘 웨이퍼의 연마된 전면 상에 증착된다.
상기 제공된 실리콘 웨이퍼는, 바람직하게는 단결정 실리콘으로 이루어진 웨이퍼, SOI(Silicon-on-insulator) 웨이퍼, 변형 실리콘층(strained silicon layer)을 가지는 웨이퍼, 또는 sSOI(straind Silicon-on-insulator) 웨이퍼이다.
실리콘 웨이퍼의 연마된 전면 상에 에피택셜층을 실제로 증착하기 전에, 먼저, 각각의 경우에 순수 수소 분위기에서 전처리되며, 바람직하게는 앞의 세정 단계 후에 형성된 자연 산화물이 실리콘 웨이퍼의 전면에서 제거되도록 하기 위해, 950 - 1200℃의 온도 범위에서 처리 챔버 내에서 전처리된다.
이 경우에, 수소의 유량(flow rate)은 1-100 slm(Standard Liter per Minute)이며, 바람직하게는 30-60 slm 이다.
제2 단계에서는, 상기 수소 분위기에 에칭체(etching medium)를 추가하여, 상기 에칭제로 실리콘 웨이퍼를 처리하며, 바람직하게는 950 - 1200℃의 온도에서 처리한다.
상기 에칭제로는 기상의 염화수소(HCl)를 사용하는 것이 바람직하다. 이 경우에, 기상의 HCl의 농도는 부피로 5 - 20% 범위 내에 유지되어, 에칭 속도가 0.01 - 0.2㎛/min인 것이 바람직하다.
바람직하게는, 기상 HCl 외에, 예를 들면 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCL3, TCS), 또는 테트라클로로실란(SiCl4)와 같은 실란 소스, 바람직하게는 트리클로로실란이 또한 실리콘 증착과 실리콘 에칭 제거가 평형을 이루게 하는 양만큼 수소 분위기 첨가된다. 그러나 두 가지 반응이 모두 충분히 높은 반응 속도로 진행되어, 표면 상의 실리콘이 움직이기 쉬워져, 표면이 매끄러워 지며, 표면 상의 결함이 제거된다.
전치 단계 후에, 실리콘 웨이퍼의 연마된 전면 상에 에피택셜층이 증착된다. 이를 위해, 소스 가스로서 실란이 캐리어 가스인 수소에 첨가된다. 실란 소스를 사용함에 따라 950 - 1200℃의 온도에서 에피택셜층이 증착된다.
바람직하게는 트리클로로실란(TCS)을 1050 - 1150℃의 온도에서 실란 소스로서 사용한다.
증착된 에피택셜층의 두께는 0.5 - 5㎛ 인 것이 바람직하다.
실리콘 웨이퍼의 에피택셜 코팅을 지정 횟수만큼 한 후, 서셉터는 에칭제로 처리되며, 이 동안에는 서셉터 상에 기판이 놓여 있지 않다.
에칭 처리는, 에피택시 반응기의 처리 쳄버에서 1-5회 에피택셜 코팅한 후에 이루어지는 것이 바람직하다. 이것이 의미하는 바는, 예로서 실리콘 웨이퍼의 3번째 에피택셜 코팅 후에 매번, 에피택셜 방식으로 코팅된 실리콘 웨이퍼를 서셉터 또는 에피택시 반응기로부터 제거한 다음, 서셉터를 에칭 처리한다는 것이다.
상기 에칭 처리는 HCl을 사용하여 이루어지는 것이 바람직하다.
본 발명에 따르면, 서셉터는 상기 에칭 처리 후에 친수성을 띠게 된다. 서셉의 친수성화(hydrophilization)로 서셉터의 표면이 산소로 포화된다, 즉 서셉터 표면이 친수성을 띠게 된다.
서셉터는, 바람직하게 친수성 웨이퍼(hydrophilic wafer)를 서셉터 위에 잠시 놓아둠으로써 친수성을 띠게 된다.
친수성 웨이퍼(hydrophilic wafer)는 면 중 적어도 하나 상에 친수성 층을 포함하는 웨이퍼이며, 상기 친수성 층이 서셉터의 표면에 접촉하도록 놓인다.
상기 친수성 웨이퍼가 서셉트 상에 있는 동안, 서셉터 도는 처리 쳄버의 온도는 700 - 1100℃인 것이 바람직하다.
이 경우에 친수성 웨이퍼는 코팅되어 있지 않다.
친수성 웨이퍼는 1-30초 후에 다시 제거되는 것이 바람직하다.
제공된 다음 실리콘 웨이퍼가 이어서 에피택셜 방식으로 코팅된다.
친수성 웨이퍼로서 실리콘으로 이루어지는 웨이퍼를 사용하고, 상기 실리콘 웨이퍼는 열 산화물 또는 LTO(Low Temperature Oxide, 저온 산화물) 층을 포함하는 것이 특히 효과적이고 따라서 특히 바람직하다.
LTO 웨이퍼는 1 - 10초 후에 서셉터로부터 다시 제거된다.
서셉터에 대해 에칭 처리는 에피택셜 코팅 후 매번 수행하는 것이 특히 바람직하다.
종래의 기술에서, 서셉터 에칭 후에 바로 에피택셜 방식으로 코팅된 실리콘 웨이퍼는, 에지 영역에서 국부 평탄도 값이 나쁘다는 것이 알려져 있다. 이것은 실리콘 웨이퍼와 서셉터 사이에 수소, 에칭 가스 또는 증착 가스가 침투한 결과로서, 특히 실리콘 웨이퍼의 에지에서 실리콘 웨이퍼의 국부 평탄도에 있어 상당한 변화가 발생할 수 있다는 사실에 기인한다. 에칭 처리 후에, 서셉터 표면은 수소 로 포화된다. 그 후, 실리콘 웨이퍼를 수소로 포화된 서셉터 표면에 놓으면, 수소 분위기에서 전처리하는 동안에, 수소가 실리콘 웨이퍼의 중앙의 훨씬 더 안쪽 방향을 지나, 서셉터와 실리콘 웨이퍼의 배면 사이로 확산하기 때문에, 그곳의 자연 산화물을 제거하는 것이 가능하다. 상기 실리콘 웨이퍼의 후속 에피택셜 코팅중에,
배면 상의 에칭으로 제거된 곳, 특히 실리콘 웨이퍼의 에지 영역에 실리콘이 성장할 수 있는데, 이것은 실리콘 웨이퍼의 에지 영역에서의 국부 평탄도를 저하시키게 되고, 따라서 최대 국부 평탄도 값도 나쁘다.
이러한 문제는 본 발명에 따른 방법에서는 발생하지 않는데, 그 이유는 본 발명에서는 친수성 웨이퍼를 서셉터 상에 놓아두어 서셉터가 친수성을 띠도록 하기 때문이다.
LTO 웨이퍼를 사용하는 경우에, 산소의 일부가 LTO 층에서 서셉터로 이동하여, LTO 웨이퍼를 제거한 후 서셉터 표면에는 산소가 우세하다. 이것은 에피택셜 방식으로 코팅될 다음 실리콘 웨이퍼를 수소 분위기에서 전처리하는 동안에, 확산하지 않은 수소가 산소로 포화된 서셉터로부터의 산소와 반응하기 때문에, 수소가 서셉터 표면과 에피택셜 방식으로 코팅될 실리콘 웨이퍼 사이에 침투하기가 더 어려워지는 이점이 있다.
이것은 에피택셜 방식으로 코팅될 실리콘 웨이퍼의 배면 상의 자연 산화물의 제거를 방해한다. 그러므로, 감지할 수 있을 정도의, 실리콘 웨이퍼의 배면 상의 자연 산화물을 제거하는 에칭이 없기 때문에, 에칭으로 제거된 곳에 실리콘의 증착도 일어나지 않는다. 이것은 서셉터 에칭 후에 바로 에피택셜 방식으로 코팅된 실 리콘 웨이퍼의 국부 평탄도의 저하를 방지하고, 규정된 최고 국부 평탄도 값을 가지는 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 수율을 증가시킨다.
서셉터의 에칭 처리 후에 서셉터 상에 놓이는 친수성 웨이퍼 또는 LTO 웨이퍼는 몇 번이고 반복하여 사용하는 것이 바람직하다.
다음 처리 순서가 본 발명의 있어 특히 바람직하다:
(a) 적어도 전면이 연마되어 있는 실리콘 웨이퍼를 서셉터 상에 위치시키는 단계;
(b)상기 연마된 실리콘 웨이퍼를 수소 분위기에서 전처리하고, 상기 수소 분위기에 HCl을 추가하는 단계;
(c) 이 전처리된 실리콘 웨이퍼를 에피택셜 코팅하는 단계;
(d) 에피택셜 코팅된 실리콘 웨이퍼를 제거하는 단계;
(e) HCl을 사용하여 상기 서셉터를 에칭 처리하는 단계;
(f) 일정 시간 동안 상기 서셉터 상에 LTO 웨이퍼를 놓아두는 단계;
(g) 상기 LTO 웨이퍼를 제거하는 단계; 및
상기 단계 (a) 내지 (g)를 다시 수행한다.
이 처리 순서는 에피택셜 코팅한 후마다, 서셉터의 에칭 처리를 실행하고, 상기 서셉터의 표면 상에 여분의 산소를 얻기 위해, 상기 서셉터의 에칭 처리 후마다 상기 서셉터 상에 WTO 웨이퍼를 놓아둔다.
단계 (a) 내지 (g)에 따른 이 특히 바람직한 처리 절차는, 전면과 배면을 가지며, 적어도 전면이 연마되어 있고, 상기 전면에 에피택셜층이 형성되어 있으며, 2 mm의 에지 제외영역(edge exclusion)과, 코팅된 실리콘 웨이퍼의 전면 상의 26×8 mm2 크기의 측정 윈도우(measurement window)의 영역 격자(area grid)의 일부 구역의 적어도 99%에 대해, 0.01 ㎛ 내지 0.035 ㎛의 최대 국부 평탄도 값(local flatness value) SFQRmax를 가지는, 실리콘 웨이퍼를 제조하는데 적합한 것으로 나타났다.
이것은 상기 특히 바람직한 처리 순서에서, 에피택셜 코팅한 후마다 서셉터의 에칭 처리라 실행된다는 사실에 의해 달성된다. 따라서, 서셉터는 각각의 에피택셜 코팅 이전의 실리콘 증착물로부터 자유로워진다. 단계 (b)에 따른 전처리중에 수소가 서셉터와 실리콘 웨이퍼 사이에 쉽게 침투할 수 없도록 하기 위해, 서셉터의 에칭 처리 후마다, LTO 웨이퍼를 일정한 시간 동안 서셉터 위에 놓아둔 후에 제거한다. 첫째로, 이 처리 순서는, 에피택셜 방식으로 코팅될 실리콘 웨이퍼가 어떠한 증착물도 없는 깨끗한 서셉터 표면 상에 위치하여, 특히 평평하게 위치하는 효과를 가진다. 둘째로, 에피택셜 방식으로 코팅될 실리콘 웨이퍼의 국부 평탄도에 대한 서셉터의 에칭 처리의 부정적인 영향 - 종래 기술에서 이미 관찰되었으나 알지 못함- 을 서셉터의 에칭 처리 후에 LTO 웨이퍼를 잠시 놓아둠으로써 방지한다. 상기 특히 바람직한 처리 순서에 따라 실리콘 웨이퍼를 에피택셜 방식으로 코팅하는 경우에 다음의 최대 국부 평탄도 값을 얻는다: 0.013㎛ - 0.018㎛ - 0.024㎛ - 0.028㎛ - 0.033㎛. 이 경우에, 2 mm의 에지 제외영역과, 코팅된 실리콘 웨이퍼의 전면 상의 26×8 mm2 크기의 측정 윈도우의 영역 격자가 다시 한번 기본 단 위(basis)로서 사용된다.
본 발명에 따른 방법이 연마된 전면과 배면을 가지는 실리콘 웨이퍼의 경우에 특히 우수한 결과를 보이는 것으로 나타났기 때문에, 에피택셜 방식으로 코팅된 실리콘 웨이퍼는, 바람직하게 0.01 ㎛ 내지 0.025 ㎛의 최대 국부 평탄도 값 SFQRmax를 가진다. 이것은 서셉터에 의해 유지되는 서셉터와 실리콘 웨이퍼의 배면 사이의 간격이 이 경우에 특히 좁다는 사실에 때문이다.
만약, 단계 (a)에 따른 특히 바람직한 처리 시퀀스에서, 전면이 CMP법에 의해 연마되고 배면도 또한 연마된 실리콘 웨이퍼와, 연마된 베어링 영역(bearing area)을 가지는 서셉터를 사용하면, 더욱 향상된 최대 국부 평탄도 값 SFQRmax를 가지는 에피택셜 방식으로 코팅된 실리콘 웨이퍼를 제조하는 것이 가능하다.
그러므로, 실리콘 웨이퍼는, 전면과 배면을 포함하며, 상기 전면과 배면은 DSP법으로 연마되어 있고, 상기 전면은 CMP법으로 연마되어 있으며, 적어도 상기 전면에 에피택셜 층이 이 형성되어 있고, 바람직하게는 2 mm의 에지 제외영역에 대해 0.01 - 0.02 ㎛의 최대 국부 평탄도 값 SFQRmax를 가진다.
그러므로, 이 경우에, 실리콘 웨이퍼의 전면 및 후면이 연마되고(제거 폴리싱), 실리콘 웨이퍼의 전면은 또한 혼탁이 없거나(free of haze) CMP법으로 연마되며, 실리콘 웨이퍼의 전면에 에피택셜층이 제공된다.
직경이 300 mm인 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 경우에, 총 336개의 측정 윈도우(사이트)가 26 mm × 8 mm 크기의 영역 격자의 세그먼트 형태로 생기며, 336개 측정 윈도우 중 52개는 "부분 사이트"이다.
바람직하게는, 본 발명의 관점에서, "부분 사이트"를 또한 최대 국부 평탄도 값의 결정에 고려한다. 즉 실리콘 웨이퍼의 전면 상의 26 mm × 8 mm 크기의 측정 윈도우의 영역 격자의 모든 부분 영역을 고려한다.
PUA 값(칩 수율, chip yield)은 적어도 99%이다. 다시 말하면 측정 윈도우의 적어도 99%가 상응하는 최대 국부 평탄도 값 이하이다.
0.02 ㎛ 이하의 극히 작은 최대 국부 평탄도 값 덕분에, 본 발명에 따른 실리콘 웨이퍼는, hp22 기술 세대라고도 하는 ITRS(International Technology Roadmap For Semiconductor)에 따른, 0.022 ㎛ 이하의 선폭을 가지는 전자 부품의 제조에 이미 적합한 것이다. 이렇게 우수한 국부 평탄도 값을 가지는 에피택셜 방식으로 코팅된 실리콘 웨이퍼는 종래 기술에는 알려지지 않았다.
본 발명에 따른 실리콘 웨이퍼는, 바람직하게는 단결정 실리콘으로 이루어진 웨이퍼, SOI(Silicon-on-Insulator) 웨이퍼, 변형 실리콘층(strained silicon layer)을 가지는 웨이퍼, 또는 sSOI(straind Silicon-on-insulator) 웨이퍼이며, 각각의 경우에 적어도 전면에 에피택셜층을 가지고 있다.
이하에, 도 1 내지 도 7을 참조하여 본 발명을 설명하며, 도 1 내지 도 5는 원형의 실리콘 웨이퍼의 형상을 전체적 관점에서 개략적으로 나타낸 것이다.
비교예 (종래 기술)
도 1은 직경 300 mm의 실리콘 웨이퍼의 국부 평탄도값 SFQR을 나타낸 것이며, 이 실리콘 웨이퍼는 DSP법에 의해 전면 및 배면이 연마되어 있고, 상기 전면이 CMP법에 의해 연마되어 있다. 상기 실리콘 웨이퍼는 26 × 8 mm2 크기의 336개 측정 윈도우의 영역 격자로 분할되며, 이 중 52개의 측정 윈도우는 "부분 사이트"이다. SFQR 값의 결정은 2 mm의 에지 배제영역 또는 296 mm FQA에 기초한다. 52개의 "부분 사이트"도 또한 고려할 때, 0.055 ㎛의 최고 국부 평탄도 값 SFQRmax는 이 실리콘 웨이퍼의 모든 SFQR 값 중 최고값이다. 에지에 대한 국부 평탄도 값에서 높은 상승이 명백한데, 이는 굵게 표시된 수치에 의해 확인된다.
이어서 이 CMP법으로 연마된 실리콘 웨이퍼의 전면 상에, 종래 기술에 따라 에피택셜층이 증착된다. 증착은 온도 1120℃의 처리 챔버에서, TCS 유량 17 slm, 캐리어 가스 H2의 유량 50 slm, 그리고 증착 지속시간 63초로 이루어진다.
도 2는 이 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 국부 평탄도 값을 나타낸 것이다. 에지 배제영역과 FAQ는 도 1과 관련한 설명에서 언급한 값에 대응한다. 여기서, 또한 에지 영역에 있어 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 국부 평탄도 값의 상당한 증가는 더욱 명백한데, 이것도 마찬가지로 굵게 표시된 수치에 의해 확인된다. 52개의 "부분 사이트"도 또한 고려하는 경우, 최고 국부 평탄도 값 SFQRmax는 0.051 ㎛가 된다.
또한 종래 기술에 따라 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 경우, 즉 에피택셜 증착을 하기 전에 서셉터의 친수성화를 수행하지 않는 경우, 최고 국부 평탄도 값 SFQRmax은 0.042 - 0.044 - 0.050 - 0.057이며, 뒤의 두 값은 서셉터의 에칭 처리 후에 바로 에피택셜 방식으로 코팅한 실리콘 웨이퍼의 최고 국부 평탄도 값에 상응한다.
실시예
도 3은 직경 300 mm의 실리콘 웨이퍼의 국부 평탄도 값을 나타낸 것이며, 이 실리콘 웨이퍼는 DSP법에 의해 전면 및 배면이 연마되어 있고, 상기 전면이 CMP법에 의해 연마되어 있으며, 또 2 mm의 에지 배제영역을 가진다. 여기서, 또한, 실리콘 웨이퍼의 에지에서의 국부 평탄도 값이 상당히 나쁜 것이 명백하며, 이것도 굵게 표시된 수치에 의해 확인된다. 52개의 "부분 사이트"를 고려하는 경우, 최고 국부 평탄도 값 SFQRmax는 0.046 ㎛이다.
이 CMP법으로 연마된 실리콘 웨이퍼는, 서셉터를 에칭 처리하고 LTO 웨이퍼를 그 서셉터 상에 놓아둔 후에 에피택셜 방식으로 코팅하였다. 이 경우에, LTO 웨이퍼는 서셉터의 에칭 처리 후, 처리 쳄버 내에서 온도 900℃에서 10분 동안 서셉터 상에 놓아 두었다. 이어서 CMP법으로 연마된 실리콘 웨이퍼 상에 에피택셜 증착을 하고, 이 동안에 TCS 유량 17 slm, H2 유량 50 slm, 온도 1120 ℃, 증착 지속시간 63초의 처리 파라미터를 사용하였다.
도 4는 이 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 국부 평탄도 값을 나타낸 것이다. 이 경우에, 최고 국부 평탄도 값 SFQRmax는 0.019 ㎛이다. 이 경우에ㅡ 52개의 "부분 사이트"를 고려한 것이다. 이 현저한 국부 평탄도 파라미터는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 에지 영역에서의 국부 평탄도가 상당히 향상된 덕분이라 할 수 있는데, 이것은 본 발명에 따른 방법에 의해, 특히 서셉터 친수성화를 사전에 실행함으로써 달성된다.
도 5는 전면이 CMP법으로 연마되어 있는 실리콘 웨이퍼의 두께 프로파일을, 라인 스캔 시의 상기 실리콘 웨이퍼의 반경의 함수로써 나타낸 것이다. 기본으로 2 mm의 에지 배제 영역이 고려된다. 도면은 에지 양쪽에서 실리콘 웨이퍼의 두께가 상당히 감소되었음을 보여준다. 이 에지 감소는 폴리싱 단계 때문이라고 할 수 있다. 실리콘 웨이퍼는 보통 오목하게 연마된다. 즉 연마된 실리콘 웨이퍼의 두께는 실리콘 웨이퍼의 중앙에서 바깥쪽으로 증가하고, 단지 에지에서만 두께의 감소를 보인다["롤 오프(roll-off")].
도 6은 전면이 CMP법으로 연마되어 있고 에피택셜층을 가지는 실리콘 웨이퍼의 두께 프로파일을, 라인 스캔 시의 이 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 반경의 함수로써 나타낸 것이다. 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 두께는 그 안쪽 부분에서 바깥쪽으로 증가한다. 실리콘 웨이퍼의 두께에 대한 에지 감소는 더 이상 인식할 수 있는 정도가 아니다.
끝으로, 도 7은 도 6의 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 두께와, 도 5의 CMP법으로 연마되어 있는 실리콘 웨이퍼의 두께의 차이를, 라인 스캔 시의 실리콘 웨이퍼의 반경의 함수로써 나타낸 것이다. 따라서 이 도면은, CMP법으로 연마되어 있는 실리콘 웨이퍼의 두께가 전처리 단계 및 에피택셜층의 증착을 수행한 결과 어떻게 변화하였는지를 보여준다.
에피택셜 방식으로 코팅된 실리콘 웨이퍼의 두께가 에지에서 상당히 증가되 었고, 그 결과로서 CMP법으로 연마된 실리콘 웨이퍼의 경우에 관찰된 에지 감소가 적어도 부분적으로 보상된 것이 분명하다. 이것은 또한 도 4에 도시한 바와 같이, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 에지에서의 국부 평탄도의 향상과 전체에 걸친 최대 국부 평탄도의 상당한 향상을 가져온다. 이것은 에피택셜 코팅 이전에 서셉터의 친수성화를 수행한 덕분일 수 있는데, 친수성화는 전처리중에 서셉터와 실리콘 웨이퍼 사이에 수소가 침투하는 것을 방지하고 실리콘 웨이퍼의 배면 상에서 자연 산화물을 제거한다. 그 결과로서 실리콘 웨이퍼의 배면 상의 자연 산화물이 제거된 곳에 실리콘이 성장할 것이고, 비교예 및 도 2에서 자세하게 설명한 바와 같이, 특히 에지 영역에서 여전히 나쁜 국부 평탄도 값을 초래할 것이다.
추가적인 측정들에서, 에피택셜 증착 이전에 서셉터의 에칭 처리를 각각 수행하고, 이어서 서셉터 상에 LTO 웨이퍼를, 처리 쳄버 내에 온도 900℃에서 10분간 놓아두었을 경우의 에피택셜 방식으로 코팅된 실리콘 웨이퍼는, 0.012 - 0.014 - 0.015 - 0.018의 최고 국부 평탄도 값 SFQRmax를 나타냈다. 시험한 실리콘 웨이퍼들은 각각 DSP법으로 전면 및 배면을 연마하였고, 상기 전면을 CMP법으로 연마하였다. 또, 서셉터는 연마된 베어링 영역을 가지는 것을 사용하였다.
이상에서 설명한 본 발명에 따르면, 우수한 국부 평탄도 값을 가지는 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 수율을 향상시키고, 미래 세대 기술의 요구를 충족시키는 에피택셜 방식으로 코팅된 실리콘 웨이퍼를 제공할 수 있다.

Claims (18)

  1. 에피택셜 방식으로 코팅된(epitaxially coated) 실리콘 웨이퍼를 제조하는 방법으로서,
    적어도 전면이 연마되어 있는 복수의 실리콘 웨이퍼가 제공되고, 제공된 상기 실리콘 웨이퍼 각각에 대해, 제1 단계에서, 에피택시 반응기(epitaxy reactor) 내의 서셉터(susceptor) 상에 위치시키고, 수소 분위기에서 전처리하며, 이어서 제2 단계에서, 상기 수소 분위기에 에칭제(etching medium)를 추가하여, 상기 실리콘 웨이퍼의 연마된 전면을 에피택셜 방식으로 코팅한 후, 상기 에피택시 반응기로부터 제거하는 과정에 의해, 상기 실리콘 웨이퍼를 개별적으로 연속하여 코팅하고,
    상기 서셉터의 에칭 처리는 지정 횟수만큼의 에피택셜 코팅 후마다 이루어지며, 상기 서셉터는 상기 에칭 처리 후에 친수성을 띠는(hydrophilized),
    에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    친수성 웨이퍼(hydrophilic wafer)의 적어도 하나의 친수성 면(hydrophilic side)을 상기 서셉터 위에 잠시 놓아둔 다음, 상기 친수성 웨이퍼를 상기 에피택시 반응기에서 제거함으로써, 상기 서셉터가 친수성을 띠게 하는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 서셉터의 에칭 처리는 에피택셜 코팅 후마다 이루어지는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 서셉터의 에칭 처리 후에, 상기 서셉터 상에 실리콘층이 증착되는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 친수성 웨이퍼는 1-30초 동안 상기 서셉터 위에 놓이고, 이 경우의 온도는 700 - 1100℃인, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 친수성 웨이퍼는 실리콘 웨이퍼이고, 상기 실리콘 웨이퍼 상의 친수성층은 열 산화물 층인, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘 웨이퍼는 그 열 산화물 층이 상기 서셉터 위에 1 - 10초 동안 놓이고, 이 경우의 온도는 700 - 900℃인, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 친수성 웨이퍼는 배수로 사용되는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제공된 실리콘 웨이퍼의 각각은, 전면과 배면이 DSP법으로 연마되어 있는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제공된 실리콘 웨이퍼의 각각은, 전면이 CMP법으로 연마되어 있는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 서셉터는 연마된 베어링 영역(bearing area)을 가지는, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제공된 실리콘 웨이퍼는, 단결정 실리콘으로 이루어진 웨이퍼, SOI 웨이퍼, 변형 실리콘층(strained silicon layer)을 가지는 웨이퍼, 또는 sSOI 웨이퍼 인, 에피택셜 방식으로 코팅된 실리콘 웨이퍼의 제조 방법.
  13. 전면과 배면을 가지는 실리콘 웨이퍼로서, 적어도 전면은 연마되어 있고, 에피택셜 층이 적어도 전면에 형성되어 있으며, 2 mm의 에지 제외영역(edge exclusion)과, 코팅된 실리콘 웨이퍼의 전면 상의 26×8 mm2 크기의 측정 윈도우(measurement window)의 영역 격자의 일부 구역(partial region)의 적어도 99%에 대해, 0.01 ㎛ 내지 0.035 ㎛의 최대 국부 평탄도 값(local flatness value) SFQRmax를 가지는, 실리콘 웨이퍼.
  14. 제13항에 있어서,
    상기 실리콘 웨이퍼는 연마된 전면 및 배면, CMP법으로 연마된 전면, 및 상기 전면 상의 에피택셜 층을 포함하고, 0.01 ㎛ 내지 0.025 ㎛의 최대 국부 평탄도 값 SFQRmax를 가지는, 실리콘 웨이퍼.
  15. 제14항에 있어서,
    상기 전면 및 상기 배면은 DSP법으로 연마되는, 실리콘 웨이퍼
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 코팅된 실리콘 웨이퍼의 전면 상의 26×8 mm2 크기의 측정 윈도우의 영역 격자의 일부 구역 전부에 대해, 0.01 ㎛ 내지 0.02 ㎛의 최대 국부 평탄도 값SFQRmax를 가지는, 실리콘 웨이퍼.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼는, 단결정 실리콘으로 이루어진 웨이퍼, SOI 웨이퍼, 변형 실리콘층을 가지는 웨이퍼, 또는 에피택셜 층이 형성되어 있는 sSOI 웨이퍼를 포함하는, 실리콘 웨이퍼.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 전면에 형성된 에피택셜 층의 두께는 0.5 ㎛ 내지 5 ㎛인, 실리콘 웨이퍼.
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