JP5719815B2 - エピタキシコーティングされたシリコンウェーハの製造法 - Google Patents

エピタキシコーティングされたシリコンウェーハの製造法 Download PDF

Info

Publication number
JP5719815B2
JP5719815B2 JP2012197176A JP2012197176A JP5719815B2 JP 5719815 B2 JP5719815 B2 JP 5719815B2 JP 2012197176 A JP2012197176 A JP 2012197176A JP 2012197176 A JP2012197176 A JP 2012197176A JP 5719815 B2 JP5719815 B2 JP 5719815B2
Authority
JP
Japan
Prior art keywords
silicon wafer
epitaxy
silicon
wafer
pretreatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012197176A
Other languages
English (en)
Other versions
JP2013016841A (ja
Inventor
ハーベレヒト イェルク
ハーベレヒト イェルク
ハーガー クリスティアン
ハーガー クリスティアン
ブレニンガー ゲオルク
ブレニンガー ゲオルク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2013016841A publication Critical patent/JP2013016841A/ja
Application granted granted Critical
Publication of JP5719815B2 publication Critical patent/JP5719815B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/12—Etching in gas atmosphere or plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は、エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法に関する。
エピタキシコーティングされたシリコンウェーハは、半導体産業における使用、特に高度に集積されたエレクトロニクス部品、例えばマイクロプロセッサ又はメモリチップなどの製造に好適である。現在のマイクロエレクトロニクスでは、全体的平坦度及び局所的平坦度、厚さ分布、一方側の局所的平坦度（ナノトポロジ）及び欠陥フリー性からなる厳格な要求品質を有する出発材料（基板）が求められている。
全体的平坦度とは、半導体ウェーハの表面全体から定義すべきエッジ除外領域を除したものに関する。これはＧＢＩＲ（"global backsurface-referenced ideal plane/range"＝半導体ウェーハの前側の面全体について裏側の面を基準とする理想平面からの正負の偏差の大きさ）により表記され、これは以前に慣用的であったＴＴＶ（"total thickness variation"＝全厚さのばらつき）という表記に相応する。
さらに、以前に慣用的であったＬＴＶ（"local thickness variation"）という表記は、現在はＳＥＭＩ規格に準拠してＳＢＩＲ（"site backsurface-referenced ideal plane/range"＝定義された寸法の個々の素子領域について裏側の面を基準とする理想平面からの正負の偏差の大きさ）と呼称されており、これは１つの素子領域（"サイト"）のＧＢＩＲ又はＴＴＶに相応する。従って、ＳＢＩＲは全体的平坦度ＧＢＩＲとは異なり、ウェーハ上の定義されたフィールド、即ち、サイズ２６×８ｍｍ2の測定窓の領域格子のセグメントについての値である（サイトジオメトリ）。ここでサイトジオメトリの最大値ＳＢｉＲmaxは、１つのシリコンウェーハ上で考慮される素子領域についての最大のＳＢＩＲ値を規定するものである。
サイトを基準とする平坦度又はジオメトリの最大値、例えばＳＢｉＲmaxは、通常、例えば３ｍｍの所定のエッジ除外領域ＥＥ（"edge exclusion"）を考慮して求められる。シリコンウェーハ上の名目上のエッジ除外領域の面積は、通常、"Fixed Quality Area"、略してＦＱＡと呼称される。面積の一部がＦＱＡ外に位置するもののその中心がＦＱＡ内に位置するサイトは、"パーシャルサイト"と呼称される。局所的平坦度の最大値を求める場合、"パーシャルサイト"が用いられることは少なく、むしろいわゆる"フルサイト"、即ち完全にＦＱＡ内に位置する素子領域のみが用いられることが多い。平坦度最大値を比較できるようにするためには、エッジ除外領域、ひいてはＦＱＡサイズを規定し、さらに、"パーシャルサイト"が考慮されたか否かを規定することが不可欠である。
更に、コスト最適化の観点から、現在では、素子領域が例えば素子メーカにより規定されたＳＢＩＲmax値を上回っているからといってただちにシリコンウェーハをはねのけるのではなく、むしろ素子領域に対して所定のパーセンテージ、例えば１％高い値を許容するのが通常である。通常、サイトのうちジオメトリパラメータの所定の限界値を下方超過するパーセンテージ又は当該の下方超過に対する許容パーセンテージはＰＵＡ（"Percent Useable Area"）値により表され、例えば、ＳＢＩＲmaxが０．７μｍ以下であり、ＰＵＡ値が９９％である場合、サイトの９９％が０．７μｍ以下のＳＢＩＲmaxを有し、サイトの１％についてはそれより高いＳＢＩＲ値（"チップ歩留り"）も許容される。
従来技術によれば、シリコンウェーハは、個々のウェーハへのシリコンの単結晶の分割、機械的感受性の高いエッジの面取り、及びグラインディング又はラッピング及びそれに続く研磨などの研磨ステップの実施のプロセスシーケンスにより製造可能である。ＥＰ５４７８９４Ａ１にはラッピング法が記載されており；ＥＰ２７２５３１Ａ１及びＥＰ５８０１６２Ａ１ではグラインディング法が特許請求されている。
最終的な平坦度は一般に研磨ステップにより形成され、場合によってはこれに先行して障害となる結晶層及び汚染物を除去するためのエッチングステップが行われることもある。適切なエッチング法は、例えばＤＥ１９８３３２５７Ｃ１から公知である。古典的なシングルサイドポリッシング法は一般に比較的劣悪な面平行を招くのに対して、両面に作用する研磨法（"ダブルサイドポリッシング"）では、改善された平坦度を有するシリコンウェーハの製造が可能となる。
従って、研磨されるシリコンウェーハでは、好適な処理ステップ、例えばグラインディング、ラッピング及びポリッシングにより必要な平坦度が達成されるよう試みられる。
しかしながら、シリコンウェーハの研磨により、通常、平坦なシリコンウェーハの厚さは縁に向かって低減する（"エッジロールオフ"）。エッチング法も、処理すべきシリコンウェーハの縁を強く削り、このようなエッジロールオフ部を形成する傾向がある。
これを抑制するために、シリコンウェーハを凹状に研磨することもよく行われている。凹状に研磨されたシリコンウェーハは、中央が薄く、縁に向かって厚さが増加するが、外縁領域では厚さが低減されている。
ＤＥ１９９３８３４０Ｃ１には、単結晶のシリコンウェーハ上に、同じ結晶方位を有するシリコンから成り、後で半導体素子が被着される単結晶層、いわゆるエピタキシャル層を堆積させることが記載されている。この種の系は、均一の材料から成るシリコンウェーハに比べて、例えばバイポーラＣＭＯＳ回路のチャージ交番、ひいては素子の短絡、（"ラッチアップ問題"）の阻止、欠陥密度の低下（例えばＣＯＰ（"crystal-originated particles"）数の低下）、さらには認識可能な酸素含有量の不在など、或る程度の利点を有しており、これにより、素子に関連する領域における酸素析出物による短絡のおそれが排除され得る。
従来技術によれば、エピタキシコーティングされたシリコンウェーハは、剥離研磨、最終研磨、洗浄、エピタキシのプロセスシーケンスによる好適な中間体から製造される。
例えばＤＥ１００２５８７１Ａ１には、前面にエピタキシャル層の堆積されたシリコンウェーハの製造方法が開示されており、前記方法は、（ａ）唯一の研磨ステップとしての剥離研磨ステップ、（ｂ）シリコンウェーハの（水系）洗浄及び乾燥ステップ、（ｃ）エピタキシリアクタ内で温度９５０℃〜１２５０℃でシリコンウェーハの前面を前処理するステップ、及び（ｄ）前処理されたシリコンウェーハの前面へエピタキシャル層を堆積するステップを有する。
シリコンウェーハを粒子負荷から保護するために、研磨後のシリコンウェーハに水系洗浄を施すことはよく行われている。こうした水系洗浄により、シリコンウェーハの前面及び裏面に、極めて薄い（洗浄及び測定のタイプに応じて約０．５〜２ｎｍの）自然酸化物が生じる。
この自然酸化物は、エピタキシリアクタ内での水素雰囲気下での前処理（Ｈ2ベークとも呼称される）の過程で除去される。
第二のステップでは、シリコンウェーハの前面の表面粗さが低減され、かつ、通常は少量のエッチング剤、例えばガス状の塩化水素ＨＣｌを水素雰囲気に添加することによって表面から研磨欠陥が除去される。
しばしば、ＨＣｌのようなエッチング剤の他に、シラン化合物、例えばシラン（ＳｉＨ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＴＣＳ、ＳｉＨＣｌ3）又はテトラクロロシラン（ＳｉＣｌ4）も、シリコンの堆積分とシリコンのエッチング除去分とが釣合うような量で水素雰囲気に添加される。この２つの反応は充分に高い反応速度で進行し、表面のシリコンは移動性であり、表面が平滑化され、かつ表面上で欠陥が除去される。
エピタキシリアクタ、特に半導体産業においてシリコンウェーハ上にエピタキシャル層を堆積させるために使用されるリアクタは、従来技術において記載されている。
全コーティングステップ又は全堆積ステップにわたって、１つ又は複数のシリコンウェーハは、熱源によって、有利に上方及び下方の熱源、例えばランプ又はランプ列によって加熱され、続いて、ソースガス、キャリアガス及び場合によりドーパントガスを含有するガス混合物にさらされる。
エピタキシリアクタのプロセスチャンバ内のシリコンウェーハの支持体として、例えばグラファイト、ＳｉＣ又は石英を含有するサセプタが用いられる。堆積プロセスの間、シリコンウェーハは前記サセプタ上又はサセプタの切欠部内に載置され、これにより均一な加熱が保証され、かつ通常は堆積の行われないシリコンウェーハの裏面がソースガスから保護される。従来技術によれば、プロセスチャンバは１つ又は複数のシリコンウェーハに対して設計されている。
比較的大きな直径（１５０ｍｍ以上）を有するシリコンウェーハの場合には、通常、シングルウェーハリアクタが使用され、シリコンウェーハは個々に処理される。なぜなら、これにより良好なエピタキシャル層の厚さ均等性が得られるからである。層の厚さ均等性は種々の手段により、例えばガス流（Ｈ2、ＳｉＨＣｌ3）の変更により、ガス流入装置（インジェクタ）の組込み及び調整により、堆積温度の変更により、又はサセプタの改変により調整することができる。
エピタキシでは、シリコンウェーハの１回又は複数回のエピタキシ堆積の後に、基板なしでサセプタのエッチング処理を行うのが通常であり、この過程で、サセプタ及びプロセスチャンバの他の部分からシリコン沈着物が除去される。例えば塩化水素（ＨＣｌ）を用いる当該のエッチングは、シングルウェーハリアクタの場合には、しばしばすでに少数のシリコンウェーハの処理後に（１〜５枚のシリコンウェーハ後に）行われ、薄いエピタキシャル層を堆積させる場合には、より多くのシリコンウェーハの処理後に（１０〜２０枚のシリコンウェーハ後に）一部が行われる。通常、唯一のＨＣｌエッチング処理が行われるか、又は１回のＨＣｌエッチング処理及び短時間のサセプタコーティングが行われる。
エピタキシコーティングされたシリコンウェーハを、良好な全体的平坦度で製造することは極めて困難であることが判明している。なぜなら、前述したように、通常、凹状に研磨されたシリコンウェーハが基板として存在するためである。従来技術において、エピタキシ後、エピタキシコーティングされたシリコンウェーハの全体的平坦度及び局所的平坦度は、凹状に研磨されたシリコンウェーハの全体的平坦度及び局所的平坦度に比べて、通常、劣化している。このことは、特に、堆積されたエピタキシャル層そのものが所定の非平坦性を有することに関連している。
より厚いエピタキシャル層を凹状に研磨されたシリコンウェーハの中心に堆積させ、この層の厚さをシリコンウェーハの縁へ向かって低下させれば、シリコンウェーハの元の凹形状が補償され、このようにしてシリコンウェーハの全体的平坦度も改善されるものと考えられるが、エピタキシコーティングされたシリコンウェーハの重要な規格、即ち、エピタキシャル層の均等性の限界値が上方超過されることを回避できないので、この手段はシリコンウェーハのエピタキシプロセスでは考慮されない。
ＤＥ１０２００５０４５３３９Ａ１には、エピタキシコーティングされたシリコンウェーハの製造法において、少なくとも前面が研磨された複数のシリコンウェーハを用意し、かつ引き続き、用意したシリコンウェーハのそれぞれ１つをエピタキシリアクタ中のサセプタに載置し、第一の工程では２０〜１００ｓｌｍの第一の水素流量での水素雰囲気下で前処理し、かつ第二の工程では０．５〜１０ｓｌｍの第二の低下した水素流量での水素雰囲気にエッチング剤を添加して前処理し、引き続きその研磨された前面にエピタキシコーティングし、かつエピタキシリアクタから取り出すという手法により個々にそれぞれエピタキシリアクタ中でコーティングし、さらに、特定の数のエピタキシコーティングの後にそれぞれサセプタのエッチング処理を行うことを特徴とする方法が開示されている。
ＤＥ１０２００５０４５３３９Ａ１には、同様に、前面及び裏面を有するシリコンウェーハにおいて、該シリコンウェーハの少なくとも前面が研磨されており、かつ該シリコンウェーハの少なくとも前面上にエピタキシャル層が施与されており、かつ、エッジ除外領域２ｍｍに関して０．０７〜０．３μｍの全体的平坦度ＧＢＩＲを有することを特徴とするシリコンウェーハが開示されている。
前記のエピタキシコーティングされたシリコンウェーハの比較的良好なジオメトリは、エッチング剤を添加した前処理の第二の工程における水素流量の低減により、材料をシリコンウェーハの縁で意図的な様式でエッチングにより除去し、かつ実際にエピタキシコーティングステップの前にシリコンウェーハを全体的に平坦化することが可能となる、という事実から生じる。ＤＥ１０２００５０４５３３９Ａ１に開示された方法の欠点は、水素流量の低減によって研磨されたウェーハの縁でのエッチング効果が増強されるものの、半導体ウェーハ上のガス流が層流でないことである。まさにこれによって、全体的平坦度を、ＤＥ１０２００５０４５３３９Ａ１において特許請求されているＧＢＩＲ値０．０７μｍを下回るようにさらに最適化することが困難であることが判明した。
ＵＳ２００８／０１８２３９７Ａ１には、いわゆる"内部領域"及びいわゆる"外部領域"において異なるガス流を供給するエピタキシリアクタが開示されている。直径３００ｍｍを有するウェーハに関して、"内部領域"は、直径７５ｍｍを有する３００ｍｍウェーハの中心領域として規定されている。リアクタ中での異なるガス流の設定は、ガス管の直径の設定により行われており、例えば、管直径を低減させることによって、２つの領域のうちの１つの方向でガス流が低減する。そのようなガス分配系は、Applied Materials Inc.社からEpi Centura AccusettTMの名称で市販されている（Epi CenturaはApplied Materials Inc.社製のエピタキシリアクタの名称である）。それとは異なり、ガス流を制御するために、いわゆる"マスフローコントローラ"又は流れを調節するための類似の装置を使用することも可能である。内部領域及び外部領域でのガス分配は、ＵＳ２００８／０１８２３９７Ａ１においてＩ／Ｏにより設計されている。この表記は本願発明の文脈においても使用される。
ＵＳ２００８／０１８２３９７Ａ１には、ガス分配Ｉ／Ｏのための２つの範囲が規定されている：第一に、エピタキシコーティングの間にはＩ／Ｏ＝０．２〜１．０の範囲であり、かつ第二に、エッチングステップ（基板前処理）の間には１．０〜６．０のＩ／Ｏである。
ＵＳ２００８／０２４５７６７Ａ１には、基板の汚染又は損傷された層をエッチングガスを用いて除去し、基板表面の被覆を除去する方法が開示されている。この清浄化された基板を、引き続きエピタキシコーティングすることができる。エッチングガスの流量は０．０１〜１５ｓｌｍである。不活性ガス（基板材料、例えばシリコンに対して不活性）、例えば特に水素又は窒素、アルゴン、ヘリウム等を施与する場合、その流量は１〜１００ｓｌｍである。基板の温度は６００〜８５０℃である。水素流のＩ／Ｏ比は１．０〜７．０（５／５〜３５／５）であると規定されている。
ＵＳ２００７／００１００３３Ａ１には、内部領域及び外部領域におけるガス分配の調節による、エピタキシ堆積された層の厚さの調節が開示されている。しかしながら前述したように、研磨されたウェーハの元の形状を補償するために、凹状に研磨されたシリコンウェーハの中心に比較的厚いエピタキシャル層を堆積させることによって、エピタキシャル層の層厚の均等性の規格を上方超過するものと考えられるため、不適当である。
ＥＰ５４７８９４Ａ１ ＥＰ２７２５３１Ａ１ ＥＰ５８０１６２Ａ１ ＤＥ１９８３３２５７Ｃ１ ＤＥ１９９３８３４０Ｃ１ ＤＥ１００２５８７１Ａ１ ＤＥ１０２００５０４５３３９Ａ１ ＵＳ２００８／０１８２３９７Ａ１ ＵＳ２００８／０２４５７６７Ａ１ ＵＳ２００７／００１００３３Ａ１
本発明の課題は、従来技術と比較して改善された全体的平坦度を有するエピタキシコーティングされたシリコンウェーハの提供を可能にする、エピタキシコーティングされたシリコンウェーハの製造法を提供することであった。
前記課題は、エピタキシコーティングされたシリコンウェーハの第一の製造法において、少なくとも前面が研磨された複数のシリコンウェーハを用意し、かつ引き続き、用意したシリコンウェーハのそれぞれ１つをエピタキシリアクタ中のサセプタに載置し、第一の工程では水素雰囲気下でのみ前処理し、かつ第二の工程では水素雰囲気に１．５〜５ｓｌｍの流量でエッチング剤を添加して前処理し、その際、水素流量は双方の工程において１〜１００ｓｌｍであり、引き続きその研磨された前面上でエピタキシコーティングし、かつエピタキシリアクタから取り出すという手法により個々にそれぞれエピタキシリアクタ中でコーティングすることを特徴とする方法により達成される。
上記課題は、エピタキシコーティングされたシリコンウェーハの第二の製造法において、少なくとも前面が研磨された複数のシリコンウェーハを用意し、かつ引き続き、用意したシリコンウェーハのそれぞれ１つをエピタキシリアクタのリアクタチャンバ中のサセプタに載置し、その際、インジェクタによりリアクタチャンバ中に導入されるガス流を、バルブを用いて、リアクタチャンバの外部領域及び内部領域へ、内部領域中のガス流がシリコンウェーハの中心の周囲の領域に作用しかつ外部領域中のガス流がシリコンウェーハの縁領域に作用するように分配することができ、その際、シリコンウェーハを、第一の工程では１〜１００ｓｌｍの水素流量での水素雰囲気下でのみ前処理し、かつ第二の工程では水素雰囲気に１．５〜５ｓｌｍの流量でエッチング剤を添加して前処理し、その際、水素流量は第二の工程においても１〜１００ｓｌｍであり、かつ、内部領域及び外部領域へのエッチング剤の分配はＩ／Ｏ＝０〜０．７５であり、かつ引き続きその研磨された前面上でエピタキシコーティングし、かつエピタキシリアクタから取り出すという手法により個々にそれぞれエピタキシリアクタ中でコーティングすることを特徴とする方法によっても解決される。
本発明の方法では、まず少なくとも前面の研磨された複数のシリコンウェーハが用意される。
このために、従来技術により、有利にはチョクラルスキー法のるつぼ引き上げによって形成されたシリコン単結晶が、公知の分離プロセス、有利には自由粒（スラリー）又は結合粒（ダイヤモンドワイヤ）のワイヤソーにより複数のシリコンウェーハへスライシングされる。
さらに機械的な処理ステップ、例えばシーケンシャルなシングルサイドグラインディング法（ＳＳＧ）、同時のダブルサイドグラインディング法（"double-disk grinding"、ＤＤＧ）又はラッピングが行われる。シリコンウェーハのエッジ及び場合により存在する機械的マーク、例えば配向用のノッチ又はシリコンウェーハ縁のほぼ直線状のフラット部（"flat"）も、一般に処理される（エッジの面取り、"edge-notch grinding"）。
さらに、洗浄ステップ及びエッチングステップを含む化学的処理ステップも行われる。
グラインディング、洗浄及びエッチングステップの後、シリコンウェーハの表面の平滑化が剥離研磨により行われる。シングルサイドポリッシング（ＳＳＰ）の場合、シリコンウェーハの裏面が処理中に、セメントにより、真空により、又は接着により支持プレート上に保持される。ダブルサイドポリッシング（ＤＳＰ）の場合、シリコンウェーハは薄い歯付きディスクに緩く係合され、研磨布でカバーされた上方の研磨プレートと下方の研磨プレートとの間に自由浮遊して、前面及び裏面が同時に研磨される。
続いてシリコンウェーハの前面が有利にはヘーズなしで、例えばアルカリ性研磨ゾルを用いたソフト研磨布により研磨され、このステップまでに達成されるシリコンウェーハの平坦度を得るために、この場合、材料剥離は比較的小さく、有利には０．０５μｍ〜１．５μｍである。技術文献では、このステップはしばしばＣＭＰ研磨（化学機械的研磨）と呼称される。
有利には、用意されたシリコンウェーハは、研磨ステップ（及びエッチングステップ）により生じるエッジロールオフをシリコンウェーハの外縁領域まで制限するために、凹状に研磨される。
用意された研磨シリコンウェーハの全体的平坦度値ＧＢＩＲは、通常、エッジ除外領域２ｍｍで０．２μｍ〜０．５μｍである。
研磨後、シリコンウェーハに対し、従来技術により水系洗浄及び乾燥が行われる。この洗浄は、槽内で複数のシリコンウェーハを同時に洗浄するバッチ法として行ってもよいし、噴霧法によって行ってもよいし、シングルウェーハプロセスとして行ってもよい。
有利には、用意するシリコンウェーハは、単結晶シリコン材料からなるウェーハ、ＳＯＩ（シリコン・オン・インシュレーター）ウェーハ、歪みシリコン層を有するシリコンウェーハ（"ストレインド・シリコン"）又はｓＳＯＩ（ストレインド・シリコン・オン・インシュレーター）ウェーハである。ＳＯＩウェーハ又はｓＳＯＩウェーハの製造法、例えばスマートカット法、及び、歪みシリコン層を有するウェーハの製造法は、従来技術から公知である。
用意された研磨シリコンウェーハは、続いてエピタキシリアクタ中で個々にそれぞれ前処理される。この前処理はそれぞれ、水素雰囲気中でのシリコンウェーハの処理（Ｈ2ベーク）及び水素雰囲気にエッチング剤を添加したシリコンウェーハの処理を含み、有利にはそれぞれ温度範囲９５０℃〜１２００℃で行われる。
エッチング剤は有利には塩化水素（ＨＣｌ）である。
水素雰囲気中での前処理は、水素流量１〜１００ｓｌｍ（標準リットル毎分、standard liter per minute）、特に有利には４０〜６０ｓｌｍで行われる。
水素雰囲気中での前処理の継続時間は、有利には１０〜１２０ｓである。
エッチング剤を添加した前処理の間、エッチング剤の流量は１．５〜５ｓｌｍである。
エッチング剤を添加した前処理の間、水素流量は１〜１００ｓｌｍ、特に有利に４０〜６０ｓｌｍである。
従来技術と比較して、エッチング剤の流量を増加させることにより、エピタキシコーティングされたシリコンウェーハの全体的平坦度を著しく改善できることが判明した。
ＨＣｌ流量を１．５〜５ｓｌｍに増加させ、かつ水素流量が第一の前処理工程と同様に１〜１００ｓｌｍであることによって、シリコンウェーハの厚さはシリコンウェーハの中心の方向よりも縁でより多く低減される。これによって、シリコンウェーハの凹状の元のジオメトリが相殺される。
Ｈ2流量５０ｓｌｍ（標準リットル毎分）及びＨＣｌ流量０．９ｓｌｍ、即ち従来技術における通常のＨＣｌ流量では、シリコンウェーハの縁では材料除去の増加が認められない（材料除去は全ウェーハにわたり均一である）のに対して、ＨＣｌ流量を１．５〜５ｓｌｍに増加させた場合、即ちＨＣｌ濃度を著しく増加させた場合には、ＨＣｌでの処理の継続時間に応じてシリコンウェーハの縁で５００〜７００ｎｍまでの材料除去が生じる。
ＨＣｌエッチング処理の間、エピタキシコーティングすべきシリコンウェーハの縁での所望の材料除去に応じて、１０〜１２０ｓの処理継続時間が有利であり、２０〜６０ｓが特に極めて有利である。
前記方法の特別な利点は、前処理工程後にシリコンウェーハが後続のエピタキシャルシリコン層の堆積に最適な前面の形状を得ることであり、なぜならば、シリコンウェーハの縁領域が前処理により平坦化され、かつ、シリコンウェーハの凹形状が補償されるためである。以下に実施例に基づき示されるように、ジオメトリを凸状に変換することも可能である。
第二の前処理工程において、極めて類似した従来技術と比較してＨ2流量を増加させることによって、層流のガス流が生じることが特に有利である。
これは、エピタキシコーティングされたシリコンウェーハの全体的平坦度に関して、（第二の前処理工程においてＨ2流量を低減させることによる）従来技術において認められた効果を超える、付加的な有利な効果を有することが判明した。
本発明による第二の方法は、リアクタチャンバ中でのＨＣｌ流の分配の制御を含む。すでに従来技術において記載されているように、Applied Materials社製のEpi Centuraリアクタに関してAccusettTMと呼称される装置が入手可能であり、該装置はこれを可能にするバルブ（"計量バルブ"）を含む。エッチング剤流は、リアクタチャンバの内部領域及び外部領域へ分配される。この制御は有利には好適なソフトウェアを用いて行われる。
内部領域へ分配されたエッチング剤は、サセプタ上に載置されたシリコンウェーハの中心の周囲の領域に作用する。チャンバの外部領域へ分配されたエッチング剤の部分は、シリコンウェーハの外部領域に、即ち特に縁領域に作用する。全体的に、内部領域及び外部領域は、概して、処理すべきシリコンウェーハのサイズにほぼ相当する。
本発明による第二の方法によれば、エッチング剤の流量は１．５〜５ｓｌｍである。内部領域及び外部領域間のエッチング剤の分配は、０〜最高で０．７５である。この比は、外部領域中のエッチング剤の量に対する内部領域中のエッチング剤の量である。ここで、ＵＳ２００８／０１８２３９７Ａ１に記載されているようにエッチング処理の間に１．０〜６．０の分配が規定されている従来技術との相違は明確である。
シリコンウェーハに対する内部領域及び外部領域のサイズは、同様に、最も単純には、ガスをリアクタチャンバに導入するガス導入装置（"インジェクタ"）の相応する配置及び構成により制御することができる。例えば、内部領域は、すでにＵＳ２００８／０１８２３９７Ａ１に記載されているように直径３００ｍｍのウェーハの場合には、シリコンウェーハの中心の直径７５ｍｍを有する円形領域であってよい。
本発明による方法において、内部領域は有利にはシリコンウェーハの中心の直径１００ｍｍを有する円に相当し、一方で外部領域はシリコンウェーハの縁を包囲する幅１００ｍｍを有する環に相当する。前記値は、直径３００ｍｍを有するシリコンウェーハを想定したものである。基板直径４５０ｍｍを有する現在開発中の次世代シリコンウェーハを使用する場合には、内部領域及び外部領域は、より小さい基板、例えば２００ｍｍ又は１５０ｍｍのウェーハの場合と同様に選択される。
エッチング剤の量は、有利には内部領域及び外部領域のためのガス管路の直径の変更により実現される。エッチング剤の量は、管路直径の低減により低下される。
原則的に、本発明による第二の方法において、以下の構成が有利である：ガス量は、Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｌｅｒ（ＭＦＣ）を用いて設定され、これにより１〜５ｓｌｍの流量の設定が可能である。従来技術において使用されるＭＦＣは１ｓｌｍに限定されていたため、このことは新規である。その後、このガス量は主要ガス管を通じて２つのニードルバルブに導かれ（内部領域及び外部領域）、かつそこで分配される。調節はバルブの調節（内部領域及び外部領域のそれぞれにおける管路直径の調節）により行われる。分配されたガス量は、その後インジェクタによりリアクタチャンバに導入される。この構成は、好適なソフトウェアを用いた自動制御が可能であるという利点を有する。
処理継続時間及び処理温度に関して、本発明による第一の方法における有利な値範囲は、本発明による第二の方法においても同様に有利である。
前処理工程の後に、シリコンウェーハの少なくとも研磨された前面に、エピタキシャル層が堆積される。このために、ソースガスとしてシラン源がキャリアガスとしての水素に添加される。エピタキシャル層は、使用するシラン源に応じて９００〜１２００℃の温度で堆積される。
シラン源として、１０５０〜１１５０℃の堆積温度でトリクロロシラン（ＴＣＳ）が有利に使用される。
堆積されたエピタキシャル層の厚さは有利には０．５〜５μｍである。
エピタキシャル層の堆積後、エピタキシコーティングされたシリコンウェーハがエピタキシリアクタから取り出される。
シリコンウェーハ上での特定の数のエピタキシ堆積の後に、サセプタが、エッチング剤、有利にはＨＣｌで処理され、例えばシリコンの沈着物が除去される。
サセプタエッチングは、有利にはそれぞれシリコンウェーハの１〜５のエピタキシコーティング後に行われる。このために、エピタキシコーティングされたシリコンウェーハが取り出され、かつ基板なしのサセプタがＨＣｌで処理される。
有利には、サセプタ表面の他に全プロセスチャンバが塩化水素でフラッシュされ、シリコン沈着物が除去される。
サセプタエッチングの後でかつ更なるエピタキシャルプロセスの前に、サセプタは有利にはシリコンでコーティングされる。その場合、エピタキシコーティングすべきシリコンウェーハがサセプタ上に直接載置されないために有利である。
さらに、本発明による方法は、前面及び裏面を有するシリコンウェーハであって、該シリコンウェーハの少なくとも前面が研磨されており、かつ該シリコンウェーハの少なくとも前面上にエピタキシャル層が施与されており、かつ、エッジ除外領域２ｍｍに関して０．０２〜０．０６μｍの全体的平坦度ＧＢＩＲを有するシリコンウェーハの製造に好適であることが判明した。
エッジ除外領域１ｍｍ、即ちより厳格な基準の場合に、０．０４〜０．０８μｍのＧＢＩＲ値が得られる。
少なくともその前面の研磨後に水系洗浄を行い、その結果シリコンウェーハ上に自然酸化物層が生じたシリコンウェーハを、引き続き、エピタキシリアクタ中で水素雰囲気中で前処理してシリコンウェーハから自然酸化物を除去し、かつ引き続き、第二の工程で水素雰囲気に塩化水素を添加して処理し、その際、ＨＣｌ流量は第二の工程で１．５〜５ｓｌｍであり、それにより、シリコン材料を意図的な様式でシリコンウェーハの縁領域で除去し、研磨されたシリコンウェーハの凹状の元のジオメトリを補償するか又はそれを過補償し（凸状ジオメトリ）、かつシリコンウェーハにエピタキシ堆積後により平坦な形状をもたらすことができる。
エピタキシコーティングされたシリコンウェーハの全体的平坦度のさらなる改善が、ＨＣｌ流量を２ｓｌｍ以上（５ｓｌｍまで）に増加させることにより達成されることが判明した。
このことは、ＳＢＩＲmaxによって表記される局所的平坦度についても当てはまり、本発明によるシリコンウェーハの場合、この局所的平坦度は、同様にエッジ除外領域２ｍｍで、かつ、２６×８ｍｍ2のサイズを有するセグメントの領域格子の部分範囲に関して、０．０２μｍ以上でかつ０．０５μｍ以下である。ここで、３３６個のセグメントのうち５２個は"パーシャルサイト"である。これらの"パーシャルサイト"は有利にはＳＢＩＲmaxを求める際に考慮される。ＰＵＡ値は有利には１００％である。
ウェーハのエッジ除外領域１ｍｍに関して０．０４〜０．０７μｍのＳＢＩＲmaxが得られる。
シリコンウェーハは、有利には、エピタキシャル層を備えた、単結晶シリコン材料からなるウェーハ、ＳＯＩ（シリコン・オン・インシュレーター）ウェーハ、歪みシリコン層を有するシリコンウェーハ（"ストレインド・シリコン"）又はｓＳＯＩ（ストレインド・シリコン・オン・インシュレーター）ウェーハである。
本発明によるエピタキシコーティングされたシリコンウェーハは、有利にはせいぜい２．０％のエピタキシャル層厚均等性を有する。エピタキシャル層厚均等性は、エピタキシャル層厚の平均値ｔ及び範囲Δｔ＝ｔmax−ｔminの測定により決定することができる。Δｔ／ｔは特に有利には０．５％〜２．０％、極めて特に有利には１．０％〜１．５％である。特許請求されたガス流及びガス流分配に関する本発明による方法によって、前記のエピタキシャル層厚均等性を有するエピタキシコーティングされたシリコンウェーハの製造が可能となる。
従来技術において、エピタキシの間に比較的厚いエピタキシ層をシリコンウェーハの中心に堆積させるという手法、又は、初めに十分に均等なエピタキシャル層を堆積させるものの、引き続きエピタキシコーティングされたシリコンウェーハの凹状ジオメトリをエピタキシャル層でのエッチング除去により修正するという手法によって、研磨されたシリコンウェーハの凹状の元のジオメトリの修正が試みられたとしても、素子製造のために極めて重要でかつ決定的であるエピタキシャル層厚均等性のパラメータを２％以下の狭い範囲に保持することは不可能である。
凹状に研磨されたシリコンウェーハの直径に対する、該シリコンウェーハの厚さのプロフィールを示す図（"ラインスキャン"）。 エピタキシリアクタ中での研磨されたシリコンウェーハの直径に対する、該シリコンウェーハのエッチング前処理の間の材料除去を示す図。 本質的に、堆積されたエピタキシャル層の厚さをラインスキャンで示す図。 エピタキシコーティングされたシリコンウェーハの厚さをラインスキャンで示す図。 特に縁領域における材料除去に関して、エッチング前処理の間の種々のプロセスパラメータがウェーハジオメトリに与える影響を示す図。 エピタキシリアクタ中でのエッチング前処理の間のシリコンウェーハの厚さの変化を示す図。 ガス分配を変化させてエピタキシリアクタ中でエッチング前処理する間のシリコンウェーハの厚さの変化を示す図。 各素子領域に関する本発明によりエピタキシコーティングされたシリコンウェーハのＳＢＩＲ値を示す図。
従来技術により製造し、かつ最終的にその前面をＣＭＰにより研磨した直径３００ｍｍを有するシリコンウェーハ上に、エピタキシャル層を堆積させた。エピタキシコーティングすべきシリコンウェーハを凹状に研磨した。即ち、前記シリコンウェーハは凹状の元のジオメトリ及びエッジロールオフを有していた。
エピタキシリアクタ中でのこのシリコンウェーハの前処理の間に、まず、水素雰囲気中での前処理を５０ｓｌｍのＨ2流量で行った。
引き続く、水素雰囲気中に添加された塩化水素での前処理の間に、ＨＣｌ流量は２．５ｓｌｍであった。異なるガス分配を、本発明による第二の方法により試験した。塩化水素での前処理の継続時間はそれぞれ６０ｓであった。
引き続き、エピタキシャル層を、堆積温度１１２０℃及びトリクロロシラン流量１７ｓｌｍで堆積させた。
結果を以下に図１〜図８と関連して説明する。
図１は、凹状に研磨されたシリコンウェーハの直径に対する、該シリコンウェーハの厚さのプロフィールを示す（"ラインスキャン"）。
図２は、エピタキシリアクタ中での研磨されたシリコンウェーハの直径に対する、該シリコンウェーハのエッチング前処理の間の材料除去を示す。
図３は、本質的に、堆積されたエピタキシャル層の厚さをラインスキャンで示す。
図４は、エピタキシコーティングされたシリコンウェーハの厚さをラインスキャンで示す。
図５は、特に縁領域における材料除去に関して、エッチング前処理の間の種々のプロセスパラメータがウェーハジオメトリに与える影響を示す。
図６は、エピタキシリアクタ中でのエッチング前処理の間のシリコンウェーハの厚さの変化を示す。
図７は、ガス分配を変化させてエピタキシリアクタ中でエッチング前処理する間のシリコンウェーハの厚さの変化を示す。
図８は、各素子領域に関する本発明によりエピタキシコーティングされたシリコンウェーハのＳＢＩＲ値を示す。
図１は、直径３００ｍｍを有する凹状に研磨されたシリコンウェーハの厚さ分布を、直径との関数で、ラインスキャンとして示したものである。ここではエッジ除外領域２ｍｍがベースとされている。厚さは中心から縁の方向に増加し、縁で低減を示す。
エッジ除外領域２ｍｍに関して０．３μｍの全体的平坦度ＧＢＩＲが得られる。
図２は、エッチング前処理の間の材料除去を、シリコンウェーハの直径との関数として示したものである。シリコン約０．１３μｍをシリコンウェーハの中心で除去した場合、材料除去は縁に向かって増加し、かつ全体としては研磨されたシリコンウェーハのまさに元のジオメトリのような凹状のプロフィールを示し、その結果、シリコン材料のエッチング除去により凹状の元のジオメトリの補償が達成される。
図３は、エピタキシコーティングされたシリコンウェーハと凹状に研磨されたシリコンウェーハとの厚さの差異を直径との関数でラインスキャンとして示したものである。厚さの差異は、局所的に縁領域で増加する。しかしながら、これは堆積されたエピタキシャル層の実際の厚さに相当するものではなく、むしろ前処理工程の結果としての厚さの変化も考慮したものである。材料はエッチング剤での前処理の間にシリコンウェーハの縁で除去されているため、図３に示されているよりも著しく多くのシリコンが縁に堆積されている。縁での材料除去は７００ｎｍまでであり、その後この上に２．６μｍ±１．５％の厚さを有する均一なエピタキシャル層を成長させた。これは、エピタキシャル層の層厚の均等性に関する規定に従う。
図４は、ＣＭＰ研磨し、エピタキシコーティングしたシリコンウェーハの厚さプロフィールを、その直径との関数でラインスキャンとして示したものである。エッジ除外領域２ｍｍで、０．０５６μｍの全体的平坦度ＧＢＩＲ、即ち、凹状に研磨されたシリコンウェーハの全体的平坦度と比較して著しい改善が得られる。極めて類似した従来技術に対する著しい改善も明らかである。
図５は、研磨されたシリコンウェーハの元のジオメトリ５１を示す。該図は、シリコンウェーハの厚さをその直径との関数で示す。凹状のプロフィール及び縁での厚さの低減が明らかである。５２は、ＨＣｌ流量０．９ｓｌｍでの前処理後のシリコンウェーハの厚さを示す（従来技術）。これは、慣用の流量制御装置により制限されたＨＣｌ流量での標準的なエッチングに相当する。５３は、ＨＣｌ流量２．５ｓｌｍでの本発明による処理後のウェーハのジオメトリを示す（本発明による第一の方法）。５４は、ＨＣｌ流量２．５ｓｌｍ及び本発明によるガス分配Ｉ／Ｏ＝０／２００＝０での本発明による処理後のウェーハのジオメトリを示す（本発明による第二の方法）。５３の場合及び特に５４の場合、エッチング除去の増加は特に縁領域で明らかである。本発明による方法により、研磨されたウェーハの元のジオメトリの、凹状のジオメトリから凸状のジオメトリへの変換というより明確な変化も可能となり、かつ引き続くエピタキシャル堆積の前に、ウェーハに、それぞれの要求に合致しかつ元のジオメトリに応じて最適なジオメトリを付与することができる。
図６は、本発明によるエッチング前処理の結果としての、研磨されたシリコンウェーハのジオメトリの変化を示す。ここで、ＨＣｌ流量２．５ｓｌｍを選択し、かつ流れ分配Ｉ／Ｏとして１３１／１８０＝０．７３を選択した。ここで、５００ｎｍまでの縁での材料除去が明らかとなる。図は、研磨されたウェーハと、エピタキシリアクタ中で前処理されたウェーハとの厚さの差異Δｔ（＝材料除去）を、直径との関数で示したものである。
図７は、図６の例と比較して、異なる流れ分配Ｉ／Ｏ＝０／２００＝０を選択し、２．５ｓｌｍの一定のＨＣｌ流量を用いた場合のウェーハのジオメトリの変化を示す。ここでも該図は、エッチング前処理の結果としての厚さの差異Δｔ又は材料除去をウェーハの直径との関数として示す。ガス分配の変化により、縁での材料除去は７００ｎｍまで増加している。
従来技術において、既に前述したように他の欠点を伴ってエッチング前処理の間にＨ2流量を低減した場合であっても、縁での３００ｎｍまでの材料除去が可能であったに過ぎない（ＤＥ１０２００５０４５３３９Ａ１参照）。
図８は、２６×８ｍｍ2のサイズを有する３３６個の素子領域（"サイト"）に区画されたエピタキシコーティングされたシリコンウェーハに関するサイトジオメトリ値ＳＢＩＲを示す。これら３３６個の素子領域のうち５２個は"パーシャルサイト"である。エッジ除外領域２ｍｍ又は２９６ｍｍのＦＱＡを用い、かつ全ての"パーシャルサイト"を考慮した場合、０．０４４μｍのサイトジオメトリの最大値ＳＢＩＲmaxが得られる。この実施例では以下のプロセスパラメータを使用した。

Claims (13)

  1. エピタキシコーティングされたシリコンウェーハの製造法であって、少なくとも前面が凹状に研磨された複数のシリコンウェーハを用意し、引き続き、シリコンウェーハをエピタキシリアクタ中のサセプタに載置し、第一の工程では水素雰囲気下でのみ前処理し、第二の工程では水素雰囲気に１．５〜５ｓｌｍの流量でエッチング剤を添加して前処理し、両前処理の際の水素流量は１〜１００ｓｌｍであり、シリコンウェーハの中心の周囲の領域に相当するリアクタチャンバの内部領域及びシリコンウェーハの外部領域に相当するリアクタチャンバの外部領域へのエッチング剤の分配はＩ／Ｏ＝０〜０．７５であり、引き続きその研磨された前面上でエピタキシコーティングし、かつエピタキシリアクタから取り出すという手法により個々にそれぞれエピタキシリアクタ中でコーティングすることを特徴とする方法。
  2. ２つの前処理工程をそれぞれ９５０〜１２００℃の温度範囲内で行う、請求項１記載の方法。
  3. 水素雰囲気に添加するエッチング剤が塩化水素である、請求項１記載の方法。
  4. 水素流量が、双方の前処理工程において４０〜６０ｓｌｍである、請求項１記載の方法。
  5. 前処理の継続時間が、双方の前処理工程において１０〜１２０ｓである、請求項１記載の方法。
  6. 前処理の継続時間が、双方の前処理工程において２０〜６０ｓである、請求項１から５までのいずれか１項記載の方法。
  7. 用意されるシリコンウェーハが、単結晶シリコン材料からなるウェーハ、ＳＯＩ（シリコン・オン・インシュレーター）ウェーハ、歪みシリコン層を有するシリコンウェーハ（"ストレインド・シリコン"）又はｓＳＯＩ（ストレインド・シリコン・オン・インシュレーター）ウェーハである、請求項１記載の方法。
  8. エピタキシコーティングされたシリコンウェーハの製造法において、少なくとも前面が凹状に研磨された複数のシリコンウェーハを用意し、引き続き、シリコンウェーハをエピタキシリアクタのリアクタチャンバ中のサセプタに載置し、その際、インジェクタによりリアクタチャンバ中に導入されるガス流を、バルブを用いて、リアクタチャンバの外部領域及び内部領域へ、内部領域中のガス流がシリコンウェーハの中心の周囲の範囲に作用しかつ外部領域中のガス流がシリコンウェーハの縁範囲に作用するように分配され、シリコンウェーハを、第一の工程では１〜１００ｓｌｍの水素流量での水素雰囲気下でのみ前処理し、第二の工程では水素雰囲気に１．５〜５ｓｌｍの流量でエッチング剤を添加して前処理し、水素流量は第二の工程においても１〜１００ｓｌｍであり、内部領域及び外部領域へのエッチング剤の分配はＩ／Ｏ＝０〜０．７５であり、引き続きその研磨された前面上でウェハをエピタキシコーティングし、エピタキシリアクタからコーティングされたウェハを取り出すという手法により個々にそれぞれエピタキシリアクタ中でコーティングすることを特徴とする方法。
  9. ２つの前処理工程をそれぞれ９５０〜１２００℃の温度範囲内で行う、請求項８記載の方法。
  10. 水素雰囲気に添加するエッチング剤が塩化水素である、請求項８記載の方法。
  11. 水素流量が、双方の前処理工程において４０〜６０ｓｌｍである、請求項８記載の方法。
  12. 前処理の継続時間が、双方の前処理工程において１０〜１２０ｓである、請求項８記載の方法。
  13. 前処理の継続時間が、双方の前処理工程において２０〜６０ｓである、請求項８記載の方法。
JP2012197176A 2009-01-14 2012-09-07 エピタキシコーティングされたシリコンウェーハの製造法 Active JP5719815B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102009004557.0A DE102009004557B4 (de) 2009-01-14 2009-01-14 Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009004557.0 2009-01-14

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010002455A Division JP2010166048A (ja) 2009-01-14 2010-01-08 エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法

Publications (2)

Publication Number Publication Date
JP2013016841A JP2013016841A (ja) 2013-01-24
JP5719815B2 true JP5719815B2 (ja) 2015-05-20

Family

ID=42243627

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010002455A Pending JP2010166048A (ja) 2009-01-14 2010-01-08 エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法
JP2012197176A Active JP5719815B2 (ja) 2009-01-14 2012-09-07 エピタキシコーティングされたシリコンウェーハの製造法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010002455A Pending JP2010166048A (ja) 2009-01-14 2010-01-08 エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法

Country Status (7)

Country Link
US (1) US8268708B2 (ja)
JP (2) JP2010166048A (ja)
KR (1) KR101206646B1 (ja)
CN (1) CN101783288B (ja)
DE (1) DE102009004557B4 (ja)
SG (2) SG183019A1 (ja)
TW (1) TWI424476B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009022224B4 (de) * 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP2013055231A (ja) * 2011-09-05 2013-03-21 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法
US9343379B2 (en) * 2011-10-14 2016-05-17 Sunedison Semiconductor Limited Method to delineate crystal related defects
US9543381B2 (en) 2014-09-11 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US9978651B2 (en) * 2015-05-11 2018-05-22 Sumitomo Electric Industries, Ltd. Silicon carbide single crystal substrate, silicon carbide semiconductor device, and method for manufacturing silicon carbide semiconductor device
DE102015225663A1 (de) 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
CN105671631B (zh) * 2016-02-05 2020-08-11 浙江金瑞泓科技股份有限公司 一种原位清洗200mm-300mm外延设备基座背面的方法
DE102017210450A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
CN107400921A (zh) * 2017-07-27 2017-11-28 上海晶盟硅材料有限公司 外延设备保养方法
CN109518271A (zh) * 2017-09-18 2019-03-26 上海新昇半导体科技有限公司 一种SiC外延表面的预处理及外延生长方法
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法
CN112201568A (zh) * 2020-10-28 2021-01-08 西安奕斯伟硅片技术有限公司 一种用于硅片的外延生长的方法和设备
CN113345798B (zh) * 2021-06-01 2022-07-12 中科汇通(内蒙古)投资控股有限公司 一种SiC基片外延制备GaN的方法
CN115537918A (zh) * 2022-10-10 2022-12-30 中环领先半导体材料有限公司 一种改善111衬底外延表面粗糙度的工艺方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3771857D1 (de) 1986-12-08 1991-09-05 Sumitomo Electric Industries Flaechenschleifmaschine.
DE4119531A1 (de) * 1991-06-13 1992-12-17 Wacker Chemitronic Epitaxierte halbleiterscheiben mit sauerstoffarmer zone einstellbarer ausdehnung und verfahren zu ihrer herstellung
JPH0615565A (ja) 1991-12-18 1994-01-25 Shin Etsu Handotai Co Ltd ウエーハ自動ラッピング装置
DE4224395A1 (de) 1992-07-23 1994-01-27 Wacker Chemitronic Halbleiterscheiben mit definiert geschliffener Verformung und Verfahren zu ihrer Herstellung
DE19938340C1 (de) 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE19960823B4 (de) 1999-12-16 2007-04-12 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung
DE10025871A1 (de) 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
JP3897963B2 (ja) * 2000-07-25 2007-03-28 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US6774040B2 (en) 2002-09-12 2004-08-10 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US7195934B2 (en) 2005-07-11 2007-03-27 Applied Materials, Inc. Method and system for deposition tuning in an epitaxial film growth apparatus
DE102005045339B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045337B4 (de) 2005-09-22 2008-08-21 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045338B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US7651948B2 (en) 2006-06-30 2010-01-26 Applied Materials, Inc. Pre-cleaning of substrates in epitaxy chambers
JP5023900B2 (ja) * 2006-09-05 2012-09-12 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ
DE102006055038B4 (de) * 2006-11-22 2012-12-27 Siltronic Ag Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
US9064960B2 (en) 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control

Also Published As

Publication number Publication date
KR20100083713A (ko) 2010-07-22
SG183019A1 (en) 2012-08-30
JP2010166048A (ja) 2010-07-29
TWI424476B (zh) 2014-01-21
TW201034056A (en) 2010-09-16
DE102009004557A1 (de) 2010-07-15
US20100176491A1 (en) 2010-07-15
KR101206646B1 (ko) 2012-11-29
DE102009004557B4 (de) 2018-03-08
US8268708B2 (en) 2012-09-18
SG163471A1 (en) 2010-08-30
CN101783288B (zh) 2012-02-08
JP2013016841A (ja) 2013-01-24
CN101783288A (zh) 2010-07-21

Similar Documents

Publication Publication Date Title
JP5719815B2 (ja) エピタキシコーティングされたシリコンウェーハの製造法
JP4877628B2 (ja) エピタキシャルシリコンウェハの製造方法
US7922813B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers
JP4723446B2 (ja) エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法
JP4948628B2 (ja) エピタキシャルに被覆されたシリコンウェハの製造方法
US8372298B2 (en) Method for producing epitaxially coated silicon wafers
SG177026A1 (en) Method for producing epitaxially coated silicon wafers

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150323

R150 Certificate of patent or registration of utility model

Ref document number: 5719815

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250