KR20100083713A - 에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법 - Google Patents

에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법 Download PDF

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Abstract

본 발명의 목적은, 에피택셜 코팅 실리콘 웨이퍼를 제조하기 위한 제1 방법으로서, 적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼를 마련하고, 이들 웨이퍼 각각을 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하며, 상기 절차에서, 마련된 실리콘 웨이퍼를 하나씩 에피택시 반응기 내의 서셉터에 배치하고, 제1 단계에서 수소 분위기하에서만 전처리하고 제2 단계에서 수소 분위기에 1.5 내지 5 slm의 유량으로 에칭제를 첨가하면서 전처리하되, 양 단계에서 수소 유량은 1 내지 100 slm으로 하며, 이어서 폴리싱된 실리콘 웨이퍼의 전면에 에피택셜 코팅한 후 에피택시 반응기로부터 제거하는 것인 제1 방법에 의해서 달성된다.
본 발명에 따른 제2 방법에서, 주입기에 의해서 반응기 챔버 내로 도입되는 가스 흐름을 반응기 챔버의 외부 구역 및 내부 구역으로 밸브에 의해 분배하여, 내부 구역 내의 가스 흐름은 실리콘 웨이퍼의 중심부 주위 영역에서 작용하고 외부 구역 내의 가스 흐름은 실리콘 웨이퍼의 에지 영역에서 작용할 수 있게 하며, 내부 구역 및 외부 구역으로의 에칭제의 분배율은 I/O = 0 내지 0.75이다.
본 발명은 전면 및 배면을 구비하고, 적어도 전면을 폴리싱하고 적어도 전면에 에피택셜 층을 도포하며, 2 mm의 에지 제외부를 고려할 때 0.02 내지 0.06 ㎛의 전체적 평면도 값 GBIR을 갖는 실리콘 웨이퍼의 제조를 허용한다.

Description

에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법{EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFER}
본 발명은 에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법에 관한 것이다.
에피택셜 코팅 실리콘 웨이퍼는 반도체 산업에서의 이용, 특히 예컨대 마이크로프로세서 또는 메모리 칩과 같은 대형의 집적 전자 소자를 제조하는데 적합하다. 전체적 평면도(flatness) 및 국소적 평면도, 두께 분포, 일면 기준 국소적 평면도(나노토폴로지) 및 결함 부재로 이루어지는 엄격한 요건들을 갖는 출발 재료(기판)가 현대 마이크로 전자산업에 요청된다.
전체적 평면도는 정해진 에지 제외부(edge exclusion)를 뺀 반도체 웨이퍼의 전체 표면에 관한 것이다. 이는 종래에 통상적이었던 TTV["total thickness variation(전체적 두께 편차)"] 규정에 상응하는 GBIR("global backspace-referenced ideal plane/range" = 반도체 웨이퍼의 전체 전면에 대한 배면 기준의 이상 평면으로부터 ± 편차의 크기)로 나타내어 진다.
종래에 통상적이었던 LTV("국소적 두께 편차") 규정은 오늘날 SMEI 표준 규격에 따르면 SBIR("site backsurface-referenced ideal plane/range" = 치수가 정해진 개별 소자 영역에 대한 배면 기준의 이상 평면으로부터 ± 편차의 크기)로 나타내어 지며, 소자 영역("사이트")의 GBIR 또는 TTV에 상응한다. 따라서, 전체적 평면도 GBIR과 달리, SBIR은 웨이퍼상의 정해진 범위, 즉 예컨대 26 × 8 ㎟의 크기를 갖는 측정 윈도의 영역 그리드의 세그먼트를 기준으로 한다(사이트 형상). 최대 사이트 형상 값인 SBiRmax는 실리콘 웨이퍼에서 고려된 소자 영역에 대한 최대 SBIR 값을 명시한다.
SBiRmax와 같은 최대 사이트 기준 평면도 또는 형상 값은 보통 예컨대 3 mm의 소정의 에지 제외부(EE = "edge exclusion")를 고려하여 결정된다. 실리콘 웨이퍼에서 공칭 에지 제외부 안쪽 영역은 통상 "고정 품질 영역(Fixed Quality Area)"(약어로 FQA)이라 불린다. 일부 영역이 FQA의 외측에 놓이지만 그 중심이 FQA 내에 놓이는 사이트를 "부분 사이트"라고 부른다. 최대 국소적 평면도의 결정은 흔히 "부분 사이트"의 이용이 아니라, 오히려 단지 소위 "완전한 사이트", 즉 FQA 내에 완전하게 놓인 소자 영역의 이용을 수반한다. 최대 평면도 값을 비교할 수 있도록, 에지 제외부 및 그에 따른 FQA의 크기를 명시하고 또한 "부분 사이트"의 고려 여부를 명시하는 것이 필수적이다.
또한, 최적의 비용과 관련하여, 예컨대 소자 제조업자에 의해 명시된 SBiRmax 값을 초과하는 단지 하나의 소자 영역으로 인해 실리콘 웨이퍼를 불합격시키기 보다는, 더 큰 값을 갖는 소자 영역은 정해진 비율(예컨대 1%)로 허용하는 것이 오늘날 흔히 통상적이다. 형상 파라미터의 특정 한도 값 이하에 놓이거나, 놓이게 될 수 있는 사이트들의 비율은 통상 PUA["Percent Useable Area(가용 영역 비율)"] 값이라 하며, 예컨대 0.7 ㎛ 이하의 SBiRmax 및 99%의 PUA 값의 경우에, 사이트들의 99%가 0.7 ㎛ 이하의 SBiRmax를 갖는 반면에, 더 높은 SBIR 값이 사이트의 1%에 대하여 허용된다("칩 수율").
종래 기술에 따라, 실리콘 웨이퍼는, 실리콘의 단결정을 웨이퍼로 분할하고, 기계적으로 예민한 에지를 라운딩 가공하며, 연삭 또는 래핑 후에 폴리싱과 같은 연마 단계를 실시하는 일련의 공정에 의해 제조될 수 있다. EP 547894 A1은 래핑 방법을 기술하고 있고, 연삭 방법은 특허문헌 EP 272531 A1 및 EP 580162 A1에 개시되어 있다.
최종적인 평면도는, 적절하게는, 방해되는 결정층을 제거하고 불순물을 제거하기 위해 에칭 단계에 이어질 수 있는 폴리싱 단계로 생성될 수 있다. 적절한 에칭 방법은 예컨대 DE 19833257 C1으로부터 공지되어 있다. 종래의 단면 폴리싱 방법은 일반적으로 더 불량한 면 평행성을 야기하는 반면에, 양면에 작용하는 폴리싱 방법("양면 폴리싱")은 개선된 평면도를 갖는 실리콘 웨이퍼를 제조할 수 있게 한다.
따라서, 폴리싱된 실리콘 웨이퍼의 경우, 연삭, 래핑 및 폴리싱과 같은 적절한 처리 단계에 의해 요구되는 평면도를 달성하려는 시도가 이루어진다.
그러나, 실리콘 웨이퍼의 폴리싱은 통상적으로 에지로 가면서 평면 실리콘 웨이퍼의 두께 감소를 야기한다["에지 롤 오프(edge roll-off)"]. 또한 에칭 방법도 역시 처리될 실리콘 웨이퍼를 에지 영역에서 보다 많이 침식시켜, 그러한 에지 롤 오프를 초래하는 경향이 있다.
이를 막기 위해서, 실리콘 웨이퍼를 오목하게 폴리싱하는 것이 통상적이다. 오목하게 폴리싱된 실리콘 웨이퍼가 중심에서 더 얇아지게 되고, 에지로 가면서 그 두께가 증가하며 외부 에지 영역에서 두께가 감소한다.
DE 19938340 C1은 단결정 실리콘 웨이퍼에, 반도체 소자가 후에 적용될 동일 결정 배향의 실리콘으로 이루어진 단결정층, 소위 에피택셜 층을 증착하는 것을 기술하고 있다. 이러한 유형의 시스템은 균질의 재료로 이루어진 실리콘 웨이퍼에 대해 소정의 이점을 갖는데, 예컨대 양극성 CMOS 회로에서의 전하 전환 및 이어지는 소자의 단락["래치 업 문제(latch-up problem)"]을 방지하고, 결함 밀도가 낮고[예컨대 COP("결정 배향 입자")의 감소된 수], 또한 산소 함량이 현저하지 않아 소자 관련 영역에서 산소 석출물에 기인한 단락 위험을 방지할 수 있다.
종래 기술에 따르면, 에피택셜 코팅 실리콘 웨이퍼는 제거 폴리싱, 최종 폴리싱, 세정, 에피택시로 이루어진 일련의 공정에 의해서 적절한 중간 생성물로부터 제조된다.
DE 10025871 A1은 예컨대 전면에 증착된 에피택셜 층을 갖는 실리콘 웨이퍼의 제조 방법을 개시하고 있고, 상기 방법은 이하의 공정 단계:
(a) 유일한 폴리싱 단계로서, 제거 폴리싱 단계;
(b) 실리콘 웨이퍼의 (친수성) 세정 및 건조 단계;
(c) 에피택시 반응기에서 950 내지 1250℃ 정도의 온도에서 실리콘 웨이퍼 전면의 전처리 단계; 및
(d) 전처리 실리콘 웨이퍼의 전면에 에피택셜 층을 증착하는 단계
를 포함한다.
실리콘 웨이퍼에 입자가 부착되는 것을 막기 위해서, 실리콘 웨이퍼를 폴리싱한 후에 친수성 세정하는 것이 통상적이다. 상기 친수성 세정은 매우 얇은(세정 및 측정 유형에 따라 대략 0.5 내지 2 nm) 실리콘 웨이퍼의 전면 및 배면에 자연 산화물을 생성한다.
이러한 자연 산화물은 수소 분위기하에서 에피택시 반응기에서의 전처리 과정에서 제거된다(또한 H2 베이크라 불림).
제2 단계에서, 실리콘 웨이퍼 전면의 표면 거칠기가 감소되고, 폴리싱 결함은 보통 적은 양의 에칭제, 예컨대 염화수소 기체(HCl)를 수소 분위기에서 첨가함으로써 표면으로부터 제거된다.
때때로, HCl과 같은 에칭제 외에도, 예컨대 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(TCS, SiHCl3) 또는 테트라클로로실란(SiCl4) 등의 실란 화합물이 또한 실리콘 증착 및 실리콘 에칭 제거가 평형 상태로 되도록 하는 양으로 수소 분위기에 첨가된다. 그러나, 그러한 두 반응은 모두 표면상의 실리콘이 유동적이고 표면이 매끈하며 결함이 표면상에서 제거되도록, 충분히 높은 반응 속도로 진행된다.
특히 반도체 산업에서 실리콘 웨이퍼상에 에피택셜 층을 증착하기 위해 이용되는 에피택시 반응기가 종래 기술 분야에 기술되어 있다.
모든 코팅 또는 증착 단계 중에, 하나 또는 그 이상의 실리콘 웨이퍼가 가열원, 바람직하게는 상부 및 하부 가열원, 예컨대 램프 또는 램프 뱅크에 의해 가열되고 이어서 원료 가스, 운반 가스 및 적절하게는 도핑 가스를 포함하는 가스 혼합물에 노출된다.
예컨대 흑연, SiC 또는 석영을 포함하는 서셉터가 에피택시 반응기의 공정 챔버 내에서 실리콘 웨이퍼를 위한 지지체로서 기능을 한다. 증착 공정 중에, 균일한 가열을 보장하고 보통 원료 가스로부터 증착이 없는 실리콘 웨이퍼의 뒷면을 보호하기 위해서 실리콘 웨이퍼가 서셉터 위에 또는 서셉텅의 밀링 부분 내에 놓인다. 종래 기술에 따라, 공정 챔버가 하나 또는 그 이상의 실리콘 웨이퍼를 위해 설계된다.
비교적 큰 직경(150 mm 이상)을 갖는 실리콘 웨이퍼의 경우, 에피택셜 층의 양호한 두께 균일성을 달성할 수 있다는 점에서 통상 단일 웨이퍼 반응기를 이용하여 실리콘 웨이퍼를 개별적으로 처리하고 있다. 층 두께의 균일성이 다양한 조치, 예컨대 가스 흐름(H2, SiHCl3)을 변화시키거나, 가스 유입 장치(주입기)를 채용하여 이를 조정하거나, 증착 온도를 변경하거나, 또는 서셉터를 변경함으로써 달성될 수 있다.
에피택시에서, 실리콘 웨이퍼 상에 1회 또는 그 이상의 에피택셜 증착을 수행한 후에, 기판이 없는 상태로 서셉터의 에칭 처리를 실시하는 것이 또한 통상적이며, 그 과정에서 서셉터 및 공정 챔버의 다른 부분에서도 실리콘 증착물이 제거된다. 예컨대 염화수소(HCl)를 이용한 이러한 에칭은, 웨이퍼 반응기의 경우에는 적은 수의 실리콘 웨이퍼를 처리한 후(1 내지 5개의 실리콘 웨이퍼를 처리한 후)에 도 종종 실시되고, 박형 에피택셜 층을 증착하는 경우에는 보다 많은 실리콘 웨이퍼를 처리한 후(10 내지 20개의 실리콘 웨이퍼를 처리한 후)에야 부분적으로 비로소 실시된다. 통상적으로, HCl 에칭 처리만을 실시하거나, HCl 에칭 처리에 이어서 서셉터의 약간의 코팅을 실시한다.
양호한 전체적 평면도를 갖는 에피택셜 코팅 실리콘 웨이퍼의 제조는 극히 어렵다는 점이 판명되었는데, 이는 상기한 바와 같이 오목하게 폴리싱된 실리콘 웨이퍼가 보통 기판으로서 존재하기 때문이다. 종래 기술 분야에서, 에피택시 후에, 에피택셜 코팅 실리콘 웨이퍼의 전체적 평면도 및 국소적 평면도 역시 오목하게 폴리싱된 실리콘 웨이퍼의 평면도와 비교하여 보통 더 나빠진다. 이는 특히 증착된 에피택셜 층 자체가 또한 소정의 불규칙성을 갖는 사실과 관련되어 있다.
오목하게 폴리싱된 실리콘 웨이퍼의 중심에 더 두꺼운 에피택셜 층이 증착하는 것(여기서 상기 층의 두께는 실리콘 웨이퍼의 에지 방향으로 외측으로 가면서 감소시켜야 함)이 실리콘 웨이퍼의 본래 오목한 형태를 보정할 수 있고 그에 따라 실리콘 웨이퍼의 전체적 평면도를 개선할 수 있지만, 이는 실리콘 웨이퍼의 에피택시에서 고려되지 않는데, 이는 에피택셜 코팅 실리콘 웨이퍼의 중요한 사양, 즉 에피택셜 층의 규칙성에 대한 한계값을 넘는 것을 막을 수 없기 때문이다.
DE 102005045339 A1은 에피택셜 코팅 실리콘 웨이퍼의 제조 방법을 개시하고 있고, 여기서 적어도 실리콘 웨이퍼의 전면이 폴리싱된 다수의 실리콘 웨이퍼를 마련하고, 각각 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하는데, 그 절차의 경우, 마련된 실리콘 웨이퍼의 하나를 에피택시 반응기 내의 서셉터에 배치하고, 제1 단계에서 20 내지 100 slm의 제1 수소 유량의 수소 분위기하에서 전처리하고 제2 단계에서 0.5 내지 10 slm의 제2의 감소된 수소 유량의 수소 분위기에 에칭제를 첨가하면서 전처리한 후, 폴리싱된 전면에 에피택셜 코팅하고 에피택시 반응기로부터 제거하며, 특정 횟수의 에피택셜 코팅 후에 각 경우에 서셉터의 에칭 처리를 더 행한다.
DE 102005045339 A1은 마찬가지로 전면과 배면을 갖는 실리콘 웨이퍼를 개시하고 있고, 여기서 적어도 실리콘 웨이퍼의 전면을 폴리싱하며 에피택셜 층을 적어도 그 전면에 도포하며, 이는 2 mm의 에지 제외부를 고려할 때 0.07 내지 0.3 ㎛의 전체적 평면도 값 GBIR을 갖는다.
에피택셜 코팅 실리콘 웨이퍼의 비교적 양호한 기하학적 형상은 에칭제를 첨가하는 제2 전처리 단계에서 수소 유량을 감소시킴으로써 목표한 방식으로 실리콘 웨이퍼의 에지에서 재료를 에칭할 수 있고 실제로 에피택셜 코팅 단계 전에 실리콘 웨이퍼를 전체적으로 평평하게 할 수 있기 때문에 달성된다. DE 102005045339에 개시한 방법의 단점은, 감소된 수소 유량이 폴리싱된 웨이퍼의 에지에서 에칭 효과를 강화시키지만, 반도체 웨이퍼 상의 가스 흐름이 층류가 아니라는 점이다. 이는 정확히 말해 DE 102005045339 A1에서 개시하는 0.07 ㎛의 GBIR 값 이하의 전체적 평면도의 최적화를 더 방해하는 것으로 드러났다.
US 2008/0182397 A1은 소위 "내부 구역" 및 소위 "외부 구역"에서 상이한 가스 흐름을 제공하는 에피택시 반응기를 개시하고 있다. 300 mm의 직경을 갖는 웨이퍼의 경우, "내부 구역"은 75 mm의 직경을 갖는 300 mm 웨이퍼의 중심 영역으로서 명시되어 있다. 반응기 내의 상이한 가스 흐름의 설정은 가스 파이프의 직경을 설정함으로써 이루어지는데, 예컨대 파이프 직경을 줄이는 것은 또한 두 개의 영역 중 하나 쪽으로의 가스 흐름을 감소시키게 된다. 이러한 가스 분배 시스템은 Epi Centura AccusettTM이라는 제품명으로 Applied Materials Inc.로부터 시중에서 입수 가능하다(Epi Centura는 Applied Materials Inc.의 에피택시 반응기의 제품명이다). 대안으로서, 가스 흐름을 제어하기 위해서 소위 "질량 유량 제어기" 또는 흐름 조절용 유사 장치를 이용할 수도 있다. 내부 및 외부 영역에서의 가스 분배율은 US 2008/0182397 A1에서 I/O로 표시한다. 이 표시는 본 발명과 관련하여서도 이용될 수 있다.
US 2008/0182397 A1은 가스 분배율 I/O에 대한 두 개의 범위: 첫 번째는 에피택셜 코팅 중의 I/O = 0.2 내지 1.0의 범위이고 두 번째는 에칭 단계(기판 전처리) 중의 I/0 = 1.0 내지 6.0의 범위를 정하고 있다.
US 2008/0245767 A1은 기판 표면이 드러나게 하기 위해서 기판의 오염된 또는 손상된 층을 에칭 가스에 의해서 제거하는 방법을 개시하고 있다. 이 세정된 기판은 그 뒤에 에피택셜 코팅될 수 있다. 에칭 가스의 유량은 0.01 내지 15 slm이다. 특히 수소 또는 질소, 아르곤, 헬륨 등과 같은 불활성 가스[기판 재료(예컨대 실리콘)에 대하여 불활성]가 공급된다면, 그 유량은 1 내지 100 slm이다. 기판의 온도는 600 내지 850℃이다. 1.0 내지 7.0(5/5 내지 35/5)이 수소 흐름의 I/O 비율로서 명시되어 있다.
US 2007/0010033 A1은 내부 영역 및 외부 영역 내의 가스 분배를 조절함으로써 에피택셜 증착 층의 두께에 영향을 주는 것을 개시하고 있다. 그러나, 상기한 바와 같이, 폴리싱된 웨이퍼의 초기 형상을 보정하기 위해서, 더 두꺼운 에피택셜 층을 오목하게 폴리싱된 실리콘 웨이퍼의 중심에 증착하는 것이 적절하지 않은데, 이는 에피택셜 층의 층 두께 균일성 사양이 초과될 것이기 때문이다.
본 발명의 목적은 종래 기술과 비교하여 개선된 전체적 평면도를 갖는 에피택셜 코팅 실리콘 웨이퍼를 제공할 수 있게 하는 실리콘 웨이퍼의 에피택셜 코팅 방법을 제공하는 것이다.
이 목적은, 에피택셜 코팅 실리콘 웨이퍼를 제조하기 위한 제1 방법으로서, 적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼를 마련하고, 이들 웨이퍼 각각을 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하며, 상기 절차에서, 마련된 실리콘 웨이퍼를 하나씩 에피택시 반응기 내의 서셉터에 배치하고, 제1 단계에서 수소 분위기하에서만 전처리하고 제2 단계에서 수소 분위기에 1.5 내지 5 slm의 유량으로 에칭제를 첨가하면서 전처리하되, 두 단계 모두에서 수소 유량은 1 내지 100 slm으로 하며, 이어서 실리콘 웨이퍼의 폴리싱된 전면에 에피택셜 코팅한 후 에피택시 반응기로부터 제거하는 것인 제1 방법에 의해서 달성된다.
또한 이 목적은, 에피택셜 코팅 실리콘 웨이퍼를 제조하는 제2 방법으로서, 적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼를 마련하고, 이들 웨이퍼를 각각 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하며, 상기 절차에서, 마련된 실리콘 웨이퍼 하나씩을 에피택시 반응기의 반응기 챔버 내의 서셉터에 배치하고, 주입기에 의해서 반응기 챔버 내로 도입되는 가스 흐름을 반응기 챔버의 외부 구역 및 내부 구역으로 밸브에 의해 분배하여, 내부 구역 내의 가스 흐름은 실리콘 웨이퍼의 중심부 주위 영역에서 작용하고 외부 구역 내의 가스 흐름은 실리콘 웨이퍼의 에지 영역에서 작용할 수 있게 하며, 실리콘 웨이퍼를 제1 단계에서 단지 1 내지 100 slm의 수소 유량의 수소 분위기하에서만 전처리하고 제2 단계에서 수소 분위기에 1.5 내지 5 slm의 유량으로 에칭제를 첨가하면서 전처리하되, 제2 단계의 수소 유량을 역시 1 내지 100 slm으로 하고, 내부 구역과 외부 구역으로의 에칭제의 분배 비율을 I/O = 0 내지 0.75로 하며, 이어서 실리콘 웨이퍼의 폴리싱은 전면에 에피택셜 코팅한 후 에피택시 반응기로부터 제거하는 것인 제2 방법에 의해 달성된다.
본 발명에 따른 방법에서, 먼저 적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼가 마련된다.
이를 위해서, 종래 기술에 따라, 바람직하게는 초크랄스키법에 따른 도가니 인상에 의해서 제조된 실리콘 단결정은, 공지된 분할 방법에 의해, 바람직하게는 ("슬러리") 또는 결정립의 결합이 없는 와이어 쏘잉(다이아몬드 와이어)에 의해 다수의 실리콘 웨이퍼로 절단된다.
또한, 순차적인 단면 연삭 방법(SSG), 동시 양면 연삭 방법("양두 연삭", DDG) 또는 래핑과 같은 기계적 처리 단계가 행해진다. 방향 설정 노치 또는 실리콘 웨이퍼 에지의 본질적으로 직선형 평탄부(평면)와 같은 선택적으로 존재하는 기계적 마킹을 포함하는 실리콘 웨이퍼의 에지도 통상 마찬가지로 처리된다(에지 라운딩, "에지 노치 연삭").
세정 및 에칭 단계를 포함하는 화학적 처리 단계가 추가로 제공된다.
연삭, 세정 및 에칭 단계 후에, 실리콘 웨이퍼의 표면이 제거 폴리싱에 의해 매끈하게 된다. 단면 폴리싱(SSP)의 경우, 처리 동안에 실리콘 웨이퍼는 그 배면측이 시멘트, 진공 또는 접착에 의해서 캐리어 플레이트에 유지된다. 양면 폴리싱(DSP)의 경우, 실리콘 웨이퍼는 얇은 치형 붙이 디스크 내에 느슨하게 삽입되어, 폴리싱 천으로 덮힌 상부 폴리싱 플레이트와 하부 폴리싱 플레이트 사이에서 "자유롭게 부동하는" 방식으로 전면 및 배면에서 동시에 폴리싱된다.
이어서 바람직하게는, 실리콘 웨이퍼의 전면은 예컨대 알카라인 폴리싱 졸의 도움으로 부드러운 폴리싱 천을 이용하여 헤이즈가 없는 방식으로 폴리싱되는데, 이 경우에, 이 단계까지 제조된 실리콘 웨이퍼에서 평면도를 달성하기 위해서, 재료의 제거가 비교적 적은데, 바람직하게는 0.05 내지 1.5 ㎛이다. 이 단계는 문헌에서 CMP 폴리싱(화학 기계적 폴리싱)으로서 흔히 언급된다.
바람직하게는, 폴리싱 단계(에칭 단계도 포함)에 의해 야기된 에지 롤 오프를 실리콘 웨이퍼의 외부 에지 영역으로 한정하기 위해, 마련되는 실리콘 웨이퍼를오목하게 폴리싱한다.
마련되는 폴리싱된 실리콘 웨이퍼의 전체적 평면도 값 GBIR은 보통 2 mm의 에지 제외부를 고려할 때 0.2 내지 0.5 ㎛이다.
폴리싱 후에, 실리콘 웨이퍼를 종래 기술에 따라 친수성 세정하고 건조시킨다. 세정은 배스에서 또는 분사 방법에 의해서 다수의 실리콘 웨이퍼를 동시에 세정하는 배치(batch)식 방법 또는 그밖에 싱글 웨이퍼 공정으로서 수행될 수 있다.
마련되는 실리콘 웨이퍼는 바람직하게는 단결정 실리콘 재료로 제조된 웨이퍼, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘 층("strained silicon")을 갖는 실리콘 웨이퍼 또는 sSOI("strained silicon-on-insulator") 웨이퍼이다. SmartCut과 같은 SOI 또는 sSOI 웨이퍼의 제조 방법 및 변형 실리콘 층을 구비한 웨이퍼의 제조 방법이 종래 기술 분야에 공지되어 있다.
이어서, 마련되는 폴리싱된 실리콘 웨이퍼를 에피택시 반응기에서 각각 개별적으로 전처리한다. 각 경우에 전처리는 수소 분위기에서 실리콘 웨이퍼를 처리하는 것(H2 베이크)과, 수소 분위기에 에칭제를 첨가하면서 실리콘 웨이퍼를 처리하는 것을 포함하고, 바람직하게는 각 경우에 온도 범위는 950 내지 1200℃이다.
에칭제는 바람직하게는 염화수소(HCl)이다.
수소 분위기에서의 전처리는 1 내지 100 slm(분당 표준 리터), 특히 바람직하게는 40 내지 60 slm의 수소 유량에서 행한다.
수소 분위기에서의 전처리 시간은 바람직하게는 10 내지 120초이다.
에칭제를 사용한 전처리 중에, 에칭제의 유량은 1.5 내지 5 slm이다.
에칭제를 사용한 전처리 중에, 수소 유량은 또한 1 내지 100 slm, 특히 바람직하게는 40 내지 60 slm이다.
에피택셜 코팅 실리콘 웨이퍼의 전체적 평면도가 종래 기술과 비교하여 에칭제의 증가된 유량에 의해서 상당히 개선될 수 있음이 나타났다.
HCl 유량은 1.5 내지 5 slm로 증가시키면서도 수소 유량은 제1 전처리 단계와 마찬가지로 1 내지 100 slm으로 한다는 점으로 인해, 실리콘 웨이퍼의 두께가 실리콘 웨이퍼의 중심 방향보다 에지에서 더 큰 범위로 감소한다. 이는 실리콘 웨이퍼의 오목한 초기 기하학적 형상을 보정한다.
50 slm(분당 표준 리터)의 H2 유량 및 0.9 slm의 HCl 유량, 즉 종래 기술에서 통상적인 HCl 유량으로는 실리콘 웨이퍼의 에지에서 재료 제거의 증가가 관찰되지 않는 반면에(재료 제거가 전체 웨이퍼에 걸쳐 균일함), HCl을 사용한 전처리 시간에 따라, 1.5 내지 5 slm 까지 HCl 유량을 증가시킴으로써, 다시 말해 HCl의 농도를 현저히 증가시킴으로써, 실리콘 웨이퍼의 에지에서 500 내지 700 nm에 이르는 재료 제거가 발생한다.
에피택셜 코팅될 실리콘 웨이퍼의 에지에서 소망의 재료 제거량에 따라 HCl 에칭 처리 중에, 10 내지 120 초의 처리 시간이 바람직하고 20 내지 60 초의 처리 시간이 매우 특히 바람직하다.
본 방법의 특별한 이점은, 전처리 단계 후에, 실리콘 웨이퍼가 전처리에 의해서 그 에지 영역에서 평평하게 되어 실리콘 웨이퍼의 오목한 형태가 보정되기 때문에 실리콘 웨이퍼가 에피택셜 실리콘 층의 후속한 증착을 위한 최적의 전면 형태를 얻는다는 점이다. 실시예에 기초하여 이하에서 나타나는 바와 같이, 그 기하학적 형상을 볼록한 형태로 전환하는 것도 가능하다.
제2 전처리 단계에서 가장 최근의 종래 기술과 비교하여 증가된 H2 유량의 결과로서 가스 층류가 우세해진다는 점이 특히 유리하다.
본 발명은, (제2 전처리 단계에서 H2 유량의 감소에 의해) 종래 기술에서 관찰된 효과를 능가하는 에피택셜 코팅 실리콘 웨이퍼의 전체적 평면도에 대한 추가의 긍정적 효과를 갖는다는 점을 나타냈다.
본 발명에 따른 제2 방법은 반응기 챔버 내에서 HCl 흐름의 분배를 제어하는 것을 포함한다. 종래 기술에서 이미 기술한 바와 같이, 그러한 분배 제어를 가능하게 하도록, 밸브("미터링 밸브")를 포함하는 Applied Materials사의 EPi Centura 반응기, 즉 AccusettTM이라 불리는 장치가 이용될 수 있다. 에칭제의 흐름은 반응기 챔버의 내부 구역 및 외부 구역 안으로 분배된다. 바람직하게는, 적절한 소프트웨어에 의해서 제어될 수 있다.
내부 구역 내에 분배된 에칭제는 서셉터에 위치한 실리콘 웨이퍼의 중심 주위 영역에서 작용한다. 챔버의 외부 구역 안으로 분배되는 에칭제의 일부가 실리콘 웨이퍼의 외부 영역, 즉 특히 에지 영역에서 작용한다. 전체적으로, 내부 구역 및 외부 구역은 전체적으로 처리될 실리콘 웨이퍼의 크기에 대략 상응한다.
본 발명에 따른 제2 방법에 있어서, 에칭제의 유량은 1.5 내지 5 slm이다. 내부 구역과 외부 구역 간의 에칭제의 분배율은 0 내지 최대 0.75이다. 이 비율은 외부 구역에서 에칭제의 양에 대한 내부 구역에서 에칭제의 양에서 기인한다. US 2008/0182397 A1과 같은 에칭 처리 중에 1.0 내지 6.0의 분배율을 기술하는 종래 기술에 비하여 명백한 차이점이 나타나 있다.
실리콘 웨이퍼에 대한 내부 구역 및 외부 구역의 크기는, 가장 단순하게는 반응기 챔버 내로 가스를 안내하는 가스 유입 장치("주입기")의 상응하는 배치 및 구성에 의해서 마찬가지로 제어될 수 있다. 예를 들어, 내부 구역은 US 2008/0182397 A1에 이미 기술한 바와 같이, 300 mm의 주어진 웨이퍼 직경에서, 실리콘 웨이퍼의 중심에 75 mm의 직경을 갖는 원형 영역일 수 있다.
본 발명에 따른 방법에서, 내부 구역은 바람직하게는 실리콘 웨이퍼의 중심에 100 mm의 직경을 갖는 원에 상응하는 반면에, 외부 구역은 실리콘 웨이퍼의 에지를 포함하는 100 mm의 폭을 갖는 링에 상응한다. 이러한 값의 경우 마찬가지로 300 mm의 직경을 갖는 실리콘 웨이퍼를 고려한 것이다. 현재 개발중인 450 mm의 기판 직경 차세대 실리콘 웨이퍼를 이용하는 경우, 내부 및 외부 구역이 유사하게 선택되고, 200 mm 또는 150 mm의 웨이퍼와 같은 더 작은 기판의 경우도 마찬가지이다.
에칭제의 양은 바람직하게는 내부 구역 및 외부 구역에 대한 가스 파이프라인의 직경을 변화시킴으로써 실현된다. 에칭제의 양은 라인 직경을 줄임으로써 감소된다.
원칙적으로, 이하의 구성이 본 발명에 따른 제2 방법에서 바람직하다: 1 내지 5 slm의 유량을 설정할 수 있는 질량 유량 제어기(MFC)에 의해서 가스량이 설정된다. 이는 종래 기술에서 이용된 MFC가 1 slm으로 한정되기 때문에 신규하다. 이러한 가스량은 메인 가스 라인을 거쳐 두 개의 니들 밸브(내부 구역 및 외부 구역용)를 통과하고 거기에 분배된다. 밸브를 설정하여 조절이 이루어진다(라인 직경, 내부 구역 및 외부 구역에 대한 라인 직경을 서로 독립적으로 조절). 분배된 가스량이 주입기에 의해서 반응기 챔버 내로 도입된다. 이러한 구성은 적절한 소프트웨어에 의해 자동제어가 가능하다는 이점을 갖는다.
처리 시간 및 처리 온도와 관련하여, 본 발명에 따른 제1 방법에서 바람직한 밸브 범위는 본 발명에 따른 제2 방법에서 역시 바람직하다.
전처리 단계 후에, 에피택셜 층이 적어도 실리콘 웨이퍼의 폴리싱된 전면에 증착된다. 이를 위해, 원료 가스로서 실란 원료가 운반 가스로서 수소에 첨가된다. 에피택셜 층이 이용된 실란 원료에 따라 900 내지 1200℃의 온도에서 증착된다.
트리클로로실란(TCS)이 바람직하게는 1050 내지 1150℃의 증착 온도에서 실란 원료로서 이용된다.
증착된 에피택셜 층의 두께는 바람직하게는 0.5 내지 5 ㎛이다.
에피택셜 층의 증착 후에, 에피택셜 코팅 실리콘 웨이퍼가 에피택시 반응기로부터 제거된다.
실리콘 웨이퍼에 특정한 횟수로 에피택셜 증착한 후에, 예컨대 서셉터에서 실리콘 증착물을 제거하기 위해서, 서셉터는 에칭제로, 바람직하게는 HCl로 처리된다.
바람직하게는, 실리콘 웨이퍼를 1 내지 5회 에피택셜 코팅한 후에 매번 서셉터 에칭을 수행한다. 이를 위해서, 에피택셜 코팅 실리콘 웨이퍼를 제거하고 기판이 없는 서셉터를 HCl로 처리한다.
바람직하게는, 서셉터 표면 외에도, 전체 공정 챔버는 실리콘 증착물을 제거하기 위해서 염화수소로 플러싱된다.
바람직하게는, 서셉터는 서셉터 에칭 후, 추가적인 에피택셜 처리를 수행하기 전에 실리콘으로 코팅된다. 이는 에피택셜 코팅될 실리콘 웨이퍼가 서셉터상에 바로 지지되지 않도록 한다는 점에서 유리할 수 있다.
또한, 본 발명에 따른 방법이, 전면 및 배면을 포함하고, 적어도 전면이 폴리싱되며 에피택셜 층이 적어도 전면에 도포되고, 2 mm의 에지 제외부를 고려할 때 0.02 내지 0.06 ㎛의 전체적 평면도 값 GBIR을 갖는 실리콘 웨이퍼를 제조하기에 적절한 것으로 확인되었다.
1 mm의 에지 제외부가 채택되는 경우, 즉 더 엄격한 기준이 적용되는 경우, 이는 0.04 내지 0.08 ㎛의 GBIR 값을 야기한다.
적어도 전면을 폴리싱한 후에 친수성 세정하고, 그 결과 자연 산화물층이 실리콘 웨이퍼 상에 형성된 실리콘 웨이퍼는 이어서 실리콘 웨이퍼로부터 천연 산화물을 제거하기 위해 에피택시 반응기에서 수소 분위기하에 전처리한 후, 제2 단계에서 수소 분위기에 염화수소를 첨가하여 전처리하였고, 제2 단계에서 HCl 유량은 1.5 내지 5 slm이고, 이는 실리콘 웨이퍼의 에지 영역에서 목표한 방식으로 실리콘 재료를 제거할 수 있게 하여 폴리싱된 실리콘 웨이퍼의 오목한 초기 기하학적 형상을 보정하거나 과잉보정하고(볼록한 형상) 실리콘 웨이퍼에 에피택셜 증착 후에 더 평탄한 기하학적 형상을 제공한다.
에피택셜 코팅 실리콘 웨이퍼의 전체적 평면도 값을 더 개선하는 것이 2 slm 또는 그 이상(최대 5 slm)으로 HCl 유량을 증가시킴으로써 이루어진다는 점을 확인하였다.
이는 또한 SBIRmax로 표현되는 국소적 평면도에 적용되며, 본 발명에 따른 실리콘 웨이퍼의 경우에, 마찬가지로 에지 제외부는 2 mm로 하여 26 × 8 ㎟의 크기를 갖는 세그먼트의 영역 그리드의 부분 영역을 고려할 때, SBIRmax는 0.02 ㎛ 이상 0.05 ㎛ 이하이다. 상기한 세그먼트 크기는, 336개의 세그먼트를 야기하고, 그 중 52개는 "부분 사이트"이다. 바람직하게는 "부분 사이트"는 SBIRmax의 결정에 참작된다. PUA 값은 바람직하게는 100%이다.
1 mm의 에지 제외부의 경우, SBIRmax는 0.04 내지 0.07 ㎛이다.
바람직하게는, 실리콘 웨이퍼는 에피택셜 층이 마련된 단결정 실리콘 재료로 제조된 웨이퍼, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘 층("strained silicon")을 갖는 실리콘 웨이퍼 또는 sSOI("strained silicon-on-insulator") 웨이퍼이다.
본 발명에 따른 에피택셜 코팅 실리콘 웨이퍼는 바람직하게는 2.0% 이하의 에피택셜 층 두께 균일성을 갖는다. 에피택셜 층 두께 균일성은 에피택셜 층 두께의 평균값 t 및 편차 △t = tmax - tmin에 의해 결정될 수 있다. △t/t는 특히 바람직하게는 0.5% 내지 2.0%이고, 매우 특히 바람직하게는 1.0% 내지 1.5%이다. 청구된 가스 흐름 및 가스 흐름 분배에 대한 본 발명에 따른 방법은 이들 에피택셜 층 두께 균일성을 갖는 에피택셜 코팅 실리콘 웨이퍼의 제조를 허용한다.
종래 기술에서, 에피택시 중에 더 두꺼운 에피택셜 층을 실리콘 웨이퍼의 중심에 증착하는 조치에 의해, 또는 우선적으로 대체로 규칙적인 에피택셜 층을 증착할지라도 그 후에 에피택셜 코팅 실리콘 웨이퍼의 오목한 기하학적 형상을 에피택셜 층의 에칭 제거에 의해 바로잡는 조치에 의해서 폴리싱된 실리콘 웨이퍼의 오목한 초기 기하학적 형상을 바로잡으려 하고 있지만, 소자 제조업자에게 극히 중요하고 결정적인 에피택셜 두께 균일성 파라미터를 2% 이하의 좁은 범위 내에서 유지하는 것은 불가능하다.
예:
종래 기술에 따라 제조되고 최종적으로 그 전면을 CMP에 의해 폴리싱한 300 mm의 직경을 갖는 실리콘 웨이퍼에 에피택셜 층을 증착하였다. 에피택셜 코팅될 실리콘 웨이퍼는 오목하게 폴리싱되었는데, 즉 오목한 초기 기하학적 형상 및 에지 롤 오프를 가졌다.
에피택시 반응기에서 실리콘 웨이퍼를 전처리하는 동안, 먼저 50 slm의 H2 유량의 수소 분위기에서의 전처리하였다.
이어서, 수소 분위기에 염화수소를 첨가하면서 행하는 전처리 중에, HCl 유량은 2.5 slm이었다. 본 발명의 제2 방법에 따라 상이한 가스 분배를 시험하였다. 염화수소를 이용한 전처리 시간은 각 경우에 60초였다.
에피택셜 층을 1120℃의 증착 온도 및 17 slm의 트리클로로실란 유량에서 잇따라 증착하였다.
본 발명에 따르면, 종래 기술과 비교하여 개선된 전체적 평면도를 갖는 에피택셜 코팅 실리콘 웨이퍼를 제공할 수 있다.
도 1은 직경에 대해 오목하게 폴리싱된 실리콘 웨이퍼의 두께 프로파일을 도시한다("라인 스캔").
도 2는 직경에 대해 에피택시 반응기에서 폴리싱된 실리콘 웨이퍼의 에칭 전처리 중의 재료 제거물을 도시한다.
도 3은 라인 스캔에 대해 증착된 에피택셜 층의 두께를 본질적으로 도시한다.
도 4는 라인 스캔에 대해 에피택셜 코팅 실리콘 웨이퍼의 두께를 도시한다.
도 5는 특히 에지 영역에서의 재료 제거물에 대하여, 웨이퍼 형상에서 에칭 전처리하는 동안 상이한 공정 파라미터의 영향을 도시한다.
도 6은 에피택시 반응기에서 에칭 전처리하는 동안 실리콘 웨이퍼의 두께 변화를 도시한다.
도 7은 변화된 가스 분배율을 갖는 에피택시 반응기에서 에칭 전처리 중에 실리콘 웨이퍼의 두께 변화를 도시한다.
도 8은 각 구성요소 영역에 대하여 본 발명에 따라 에피택셜 코팅 실리콘 웨이퍼의 SBIR 값을 도시한다.
도 1 및 도 8을 참조하여 이하에서 결과를 설명한다.
도 1은 300 mm의 직경을 갖는 오목하게 폴리싱된 실리콘 웨이퍼의 직경에 따른 두께 분포를 라인 스캔으로 도시하고 있다. 2 mm의 에지 제외부가 기준으로서 취해진다. 두께는 중심에서 에지 방향으로 가면서 증가하고 에지에서의 감소를 나타낸다.
에지 제외부가 2mm라면, 0.3 ㎛의 전체적 평면도 값 GBIR은 결과이다.
도 2는 실리콘 웨이퍼의 직경에 따른 전처리 에칭 재료의 제거를 도시한다. 대략 0.13 ㎛의 실리콘이 실리콘 웨이퍼의 중심에서 제거되는 반면에, 재료의 제거가 에지를 향해 증가하고 전체적으로 오목한 프로파일, 정확하게는 폴리싱된 실리콘 웨이퍼의 초기 형상과 같이 나타나고, 이에 의해 오목한 초기 기하학적 형상의 보정이 실리콘 재료의 에칭에 의해 달성된다.
도 3은 에피택셜 코팅 실리콘 웨이퍼와 오목하게 폴리싱된 실리콘 웨이퍼 간의 직경에 따른 두께차를 라인 스캔으로서 도시한다. 이러한 두께차는 에지 영역에서 국소적으로 증가한다. 그러나, 이는 증착된 에피택셜 층의 실제 두께에 상응하는 것이 아니라, 전처리 단계에 따른 두께 변화를 고려한다. 에칭제를 사용하여 전처리하는 동안 재료가 실리콘 웨이퍼의 에지에서 제거되기 때문에, 그 만큼 도 3에 도시한 것보다 현저하게 더 많은 실리콘이 에지에 증착된다. 에지에서의 재료 제거량은 700 nm이하였고, 이에 따라 2.6 ㎛ ± 1.5 %의 두께를 갖는 균일한 에피택셜 층에 의해 과잉 성장되었다. 이는 에피택셜 층의 층 두께 균일성에 대한 사양에 부합한다.
도 4는 에피택셜 코팅한 CMP 폴리싱 실리콘 웨이퍼의 직경에 따른 두께 프로파일을 라인 스캔으로써 도시한 것으로, 에지 제외부가 2 mm라 하면 0.056 ㎛의 전체적 평면도 값 GBIR, 즉 오목하게 폴리싱된 실리콘 웨이퍼의 전체적 평면도와 비교하여 현저한 개선이 이루어졌음을 나타내고 있다. 또한 가장 최근의 종래 기술에 비하여 상당한 개선을 보여주고 있다.
도 5는 폴리싱된 실리콘 웨이퍼의 초기 기하학적 형상(51)을 도시한다. 이 도면에서 실리콘 웨이퍼의 직경에 따른 두께를 도시한다. 오목한 프로파일 및 에지에서의 두께 감소가 나타난다.
도면 부호 52는 0.9 slm의 HCl 유량으로 전처리한 후의 실리콘 웨이퍼의 두께를 도시한다(종래 기술). 이는 종래의 질량 유량 제어기에 의해 한정된 HCl 유량에 의한 표준 에칭에 상응한다.
도면 부호 53은 2.5 slm의 HCl 유량으로 본 발명에 따른 처리 후의 웨이퍼의 형상을 도시한다(본 발명에 따른 제1 방법).
도면 부호 54는 본 발명에 따른 가스 분배율 I/O = 0/200 = 0으로 행하면서 2.5 slm의 HCl 유량으로 본 발명에 따른 처리 후의 웨이퍼의 형상을 도시한다(본 발명에 따른 제2 방법).
53의 경우 및 특히 54의 경우에, 에칭 제거물의 증가가 특히 에지 영역에서 나타난다. 본 발명에 따른 방법은 폴리싱된 웨이퍼의 초기 기하학적 형상을 훨씬 더 뚜렷하게 변화시킬 수 있어서 오목한 형상을 볼록한 형상으로 변환시켜, 후속한 에피택셜 증착에 앞서 초기 기하학적 형상에 따라 최적이고 각각의 요구 조건에 부합하는 기하학적 형상을 웨이퍼에 제공할 수 있다.
도 6은 본 발명에 따른 전처리 에칭 결과로서 폴리싱된 실리콘 웨이퍼의 기하학적 형상 변화를 도시한다. 여기서 HCl 유량은 2.5 slm으로 선택되었고, 흐름 분배율은 I/O = 131/180 = 0.73이다. 에지에서의 재료 제거는 500 nm 이하로 나타난다. 이 도면에서는 에피택시 반응기에서 전처리된 웨이퍼와 폴리싱된 웨이퍼 간의 직경에 따른 두께차 △t ( = 재료 제거량)를 나타낸다.
도 7은 웨이퍼 기하학적 형상 변화를 도시하고 있고, 이 경우에, 도 6의 예와 비교하여, 상이한 흐름 분배율 I/O = 0/200 = 0을 선택하였고, 일정한 HCl 유량 2.5 slm을 갖는다. 이 도면에서도 역시 전처리 에칭의 결과로서 두께차 △t, 즉 웨이퍼 직경에 따른 재료 제거량을 나타낸다. 가스 분배의 변화 덕분에, 에지에서의 재료 제거가 700 nm까지 증가된다.
종래 기술에서, 상기한 바와 같이, 기타 단점들도 수반하는 전처리 에칭 중의 H2 유량의 감소에도, 에지에서 300 nm 이하의 재료 제거만이 가능하였다(DE 102005045339 A1 참조).
도 8은 26 × 8 ㎟의 크기를 갖는 336개의 소자 영역("사이트")으로 세분된 에피택셜 코팅 실리콘 웨이퍼에 대한 사이트 기하학적 형상 값 SBIR을 나타낸다. 336개의 소자 영역 중 52개가 "부분 사이트"이다. 2 mm의 에지 제외부, 즉 296 mm의 FQA를 이용하고 모든 "부분 사이트"를 고려할 때, 0.044 ㎛의 최대 사이트 기하학적 형상 값 SBIRmax을 야기한다. 이하의 공정 파라미터가 본 예에서 채택된다.
1 단계 2 단계 3 단계
H2 베이크 에칭 증착
분배율 I/O 110/157 0/200 110/157
HCl (slm) - 3.5 -
H2 (slm) 60 20 50
온도 1150 1150 1120

Claims (20)

  1. 에피택셜 코팅 실리콘 웨이퍼의 제조 방법으로서,
    적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼를 마련하고, 이들 웨이퍼 각각을 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하며, 상기 절차에서, 마련된 실리콘 웨이퍼를 하나씩 에피택시 반응기 내의 서셉터에 배치하고, 제1 단계에서 수소 분위기하에서만 전처리하고 제2 단계에서 수소 분위기에 1.5 내지 5 slm의 유량으로 에칭제를 첨가하면서 전처리하되, 양 단계에서 수소 유량은 1 내지 100 slm으로 하며, 이어서 폴리싱된 실리콘 웨이퍼의 전면에 에피택셜 코팅한 후 에피택시 반응기로부터 제거하는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 두 전처리 단계는 각 경우에 950 내지 1200℃의 온도 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 수소 분위기에 첨가되는 에칭제는 염화수소인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 수소 유량은 두 전처리 단계에서 모두 40 내지 60 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 전처리 시간은 두 전처리 단계에서 모두 10 내지 120초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 전처리 시간은 두 전처리 단계에서 모두 20 내지 60초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 마련된 실리콘 웨이퍼는 단결정 실리콘 재료로 제조된 웨이퍼, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘 층("strained silicon")을 갖는 실리콘 웨이퍼, 또는 sSOI("strained silicon-on-insulator") 웨이퍼인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  8. 에피택셜 코팅 실리콘 웨이퍼의 제조 방법으로서,
    적어도 전면을 폴리싱한 다수의 실리콘 웨이퍼를 마련하고, 이들 웨이퍼를 각각 소정 절차에 의해 에피택시 반응기에서 개별적으로 순차적으로 코팅하며, 상기 절차에서, 마련된 실리콘 웨이퍼 하나씩을 에피택시 반응기의 반응기 챔버 내의 서셉터에 배치하고, 주입기에 의해서 반응기 챔버 내로 도입되는 가스 흐름을 반응기 챔버의 외부 구역 및 내부 구역으로 밸브에 의해 분배하여, 내부 구역 내의 가스 흐름은 실리콘 웨이퍼의 중심부 주위 영역에서 작용하고 외부 구역 내의 가스 흐름은 실리콘 웨이퍼의 에지 영역에서 작용할 수 있게 하며, 실리콘 웨이퍼를 제1 단계에서 단지 1 내지 100 slm의 수소 유량의 수소 분위기하에서 전처리하고 제2 단계에서 수소 분위기에 1.5 내지 5 slm의 유량으로 에칭제를 첨가하면서 전처리하되, 제2 단계에서의 수소 유량은 역시 1 내지 100 slm으로 하고, 내부 구역과 외부 구역으로의 에칭제의 분배율을 I/O = 0 내지 0.75로 하며, 이어서 실리콘 웨이퍼의 폴리싱된 전면에 에피택셜 코팅한 후 에피택시 반응기로부터 제거하는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  9. 제8항에 있어서, 상기 두 전처리 단계는 각 경우 950 내지 1200℃의 온도 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  10. 제8항 또는 제9항에 있어서, 수소 분위기에 첨가되는 에칭제는 염화수소인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  11. 제8항 또는 제9항에 있어서, 상기 수소 유량은 두 전처리 단계 모두에서 40 내지 60 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  12. 제8항 또는 제9항에 있어서, 상기 전처리 시간은 두 전처리 단계에서 모두 10 내지 120초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  13. 제8항 또는 제9항에 있어서, 상기 전처리 시간은 두 전처리 단계에서 모두 20 내지 60초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  14. 전면과 배면을 구비한 실리콘 웨이퍼로서, 적어도 실리콘 웨이퍼의 전면을 폴리싱하고 적어도 그 전면에 에피택셜 층을 도포하며, 2 mm의 에지 제외부를 고려할 때 0.02 내지 0.06 ㎛의 전체적 평면도 값 GBIR을 갖는 것인 에피택셜 코팅 실리콘 웨이퍼.
  15. 전면과 배면을 구비한 실리콘 웨이퍼로서, 적어도 실리콘 웨이퍼의 전면을 폴리싱하고 적어도 그 전면에 에피택셜 층을 도포하며, 1 mm의 에지 제외부를 고려할 때 0.04 내지 0.08 ㎛의 전체적 평면도 값을 갖는 것인 에피택셜 코팅 실리콘 웨이퍼.
  16. 제14항에 있어서, 에지 제외부를 2 mm로 하여 26 × 8 ㎟의 크기를 갖는 세그먼트의 영역 그리드의 부분 영역을 고려할 때, SBIRmax로 표현되는 국소적 평면도가 0.02 ㎛ 이상 0.05 ㎛ 이하인 것인 에피택셜 코팅 실리콘 웨이퍼.
  17. 제15항에 있어서, 에지 제외부를 1 mm로 하여 26 × 8 ㎟의 크기를 갖는 세그먼트의 영역 그리드의 부분 영역을 고려할 때, SBIRmax로 표현되는 국소적 평면도가 0.04 ㎛ 이상 0.07 ㎛ 이하인 것인 에피택셜 코팅 실리콘 웨이퍼.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서, 상기 실리콘 웨이퍼는 에피택셜 층이 마련된, 단결정 실리콘 재료로 제조된 웨이퍼, SOI 웨이퍼, 변형 실리콘 층을 갖는 실리콘 웨이퍼 또는 sSOI 웨이퍼인 것인 에피택셜 코팅 실리콘 웨이퍼.
  19. 제14항 내지 제17항 중 어느 한 항에 있어서, 0.5% 내지 2%의 에피택셜 층의 층 두께 균일성을 또한 특징으로 하는 에피택셜 코팅 실리콘 웨이퍼.
  20. 제19항에 있어서, 1.0% 내지 1.5%의 에피택셜 층의 층 두께 균일성을 특징으로 하는 에피택셜 코팅 실리콘 웨이퍼.
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