KR100828623B1 - 에피택셜 코팅된 실리콘 웨이퍼 - Google Patents

에피택셜 코팅된 실리콘 웨이퍼 Download PDF

Info

Publication number
KR100828623B1
KR100828623B1 KR1020070139772A KR20070139772A KR100828623B1 KR 100828623 B1 KR100828623 B1 KR 100828623B1 KR 1020070139772 A KR1020070139772 A KR 1020070139772A KR 20070139772 A KR20070139772 A KR 20070139772A KR 100828623 B1 KR100828623 B1 KR 100828623B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
silicon
wafer
polished
front surface
Prior art date
Application number
KR1020070139772A
Other languages
English (en)
Other versions
KR20080009040A (ko
Inventor
라인하르트 샤우어
노르베르트 베르너
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20080009040A publication Critical patent/KR20080009040A/ko
Application granted granted Critical
Publication of KR100828623B1 publication Critical patent/KR100828623B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/905—Cleaning of reaction chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은, 에피택셜 코팅된 실리콘 웨이퍼를 제조하는 방법으로서, 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공하고, 제공된 상기 실리콘 웨이퍼 각각을 에피택시 반응기 내의 서셉터 상에 위치시키고, 제1 단계에서는 제1 수소 유량으로 수소 분위기 하에서, 제2 단계에서는 감소된 제2의 수소 유량으로 상기 수소 분위기 내로 에칭 매체를 첨가하여 전처리하고, 이어서 폴리싱된 상기 전면 상에 에피택셜 코팅하고, 상기 에피택시 반응기로부터 상기 코팅된 실리콘 웨이퍼를 꺼내는 일련의 공정에 의해, 연속적으로 각각의 실리콘 웨이퍼를 코팅하고, 소정 회수의 상기 에피택셜 코팅 후에 상기 서셉터의 에칭 처리를 추가로 실시하는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법에 관한 것이다.
본 발명은 또한, 전면 및 이면을 가지고, 적어도 상기 전면은 폴리싱되고, 에피택셜층이 적어도 상기 전면에 형성되어 있는 실리콘 웨이퍼로서, 2 mm의 에지 제외부에 대해 0.07∼0.3 ㎛의 글로벌 평탄도 값을 가진 실리콘 웨이퍼에 관한 것이다.
Figure R1020070139772
실리콘 웨이퍼, 에피택셜 코팅, 글로벌 평탄도, 국소적 평탄도, 에칭 매체, 염화수소, 트리클로로실란

Description

에피택셜 코팅된 실리콘 웨이퍼{EPITAXIALLY COATED SILICON WAFER}
본 발명은 에피택셜 코팅된 실리콘 웨이퍼 및 에피택셜 코팅된 실리콘 웨이퍼의 제조 방법에 관한 것이다.
에피택셜 코팅된 실리콘 웨이퍼는 반도체 산업용, 특히 마이크로프로세서나 메모리 칩과 같은 대규모 집적된 전자 부품의 제조용으로 적합하다. 글로벌 평탄도(global flatness)와 국소적 평탄도(local flatness), 두께 분포, 단면 기준 국소적 평탄도(나노토폴로지(nanotopology)) 및 무결함으로 이루어진 엄격한 요건을 갖춘 출발 재료(기판)가 현대의 마이크로 전자 산업에 대해 요구된다.
글로벌 평탄도는 반도체 웨이퍼에서 정해지는 에지 제외부(edge exclusion)를 뺀 표면 전체와 관련된다. 글로벌 평탄도는 종래에 통상적인 TTV("total thickness variation") 규격에 대응하는 GBIR("global backsurface-referenced ideal plane/range" = 반도체 웨이퍼의 전면(前面) 전체에 대한 이면(裏面) 기준의 이상적 평면으로부터의 ±편차의 크기)로 기술된다.
종래에 통상적인 LTV("local thickness variation") 규격은 오늘날 SBIR("site backsurface-reference ideal plane/range" = 개별적 컴포넌트 영역 한 정 치수에 대한 이면 기준의 이상적 평면으로부터의 ±편차의 크기)에 의한 SEMI 표준에 따라 표시되고, 컴포넌트 영역("사이트")의 GBIR 또는 TTV에 대응한다. 따라서, 글로벌 평탄도 GBIR과는 대조적으로, SBIR은 웨이퍼 상의 정의된 필드, 즉, 예를 들면 26×8 ㎟의 크기를 가진 측정창(measurement window)의 에리어 그리드(area grid)의 세그먼트(사이트 형상(site geometry))를 기준으로 한다. 최대 사이트 형상의 값 SBIRmax는 실리콘 웨이퍼 상에서 고려된 컴포넌트 영역에 대한 최대 SBIR 값을 규정한다.
최대 사이트 기준 평탄도 또는 SBIRmax와 같은 형상 값은 보통, 예를 들면 특정한 에지 제외부(EE = "edge exclusion")를 고려하여 결정된다. 정상적 에지 제외부 내 실리콘 웨이퍼 상의 영역을 보통 "고정된 품질 영역(fixed quality area)"라 지칭하고, FQA로 약기한다. FQA 외부에 위치하되 그 중심은 FQA 내부에 위치한 영역의 일부를 가진 사이트를 "부분적 사이트"라 칭한다. 최대 국소적 평탄도의 판정은 흔히 "부분적 사이트"의 이용을 포함하지 않고, 이른바 "풀 사이트(full site)", 즉 완전히 FQA 내부에 위치하는 컴포넌트 영역만을 이용한다. 최대 평탄도 값을 비교하기 위해서는, 에지 제외부 및 그에 따라 FQA의 크기를 규정하고, 나아가서 "부분적 사이트"가 고려되었는지 여부를 규정하는 것이 필수적이다.
또한, 비용의 최적화에 관해, 예를 들면 오로지 컴포넌트 제조자가 규정한 SBIRmax 값을 초과하는 컴포넌트 영역 때문에 실리콘 웨이퍼를 거부하는 것이 아니고, 더 높은 값을 가진 컴포넌트 영역의 한정된 퍼센트, 예컨대 1%를 허용하는 것 이 오늘날 통상적이다. 형상 파라미터의 규정된 한계치 미만에 있거나 있도록 허용되는 사이트의 퍼센트는 보통 PUA("Percent Useable Area") 값에 의해 규정되며, 이것은, 예를 들면 0.7 ㎛ 이하의 SBIRmax 및 99%의 PUA 값인 경우, 사이트의 99%가 0.7 ㎛ 이하의 SBIRmax을 가지지만, 1%의 사이트("칩 수율")에 대해서는 이보다 더 높은 SBIR 값도 허용된다는 것을 말한다.
종래 기술에 따르면, 실리콘 웨이퍼는, 실리콘 단결정을 웨이퍼로 분리하는 단계, 기계적으로 민감한 에지를 둥글게 모따기하는(rounding) 단계, 그라인딩 또는 래핑과 같은 연마 공정을 수행하는 단계, 이어서 폴리싱하는 단계로 이루어지는 공정 순서에 의해 제조될 수 있다. 특허 문헌 EP 547894 A1에는 래핑 방법이 기재되어 있고, 특허 문헌 EP 272531 A1 및 EP 580162 A1에는 그라인딩 방법이 청구되어 있다.
최종적 평탄도는 일반적으로 폴리싱 단계에 의해 얻어지고, 폴리싱 단계는, 필요할 경우, 방해받은 결정층 및 불순물을 제거하기 위한 에칭 단계 후에 실행될 수 있다. 적합한 에칭 방법은, 예를 들면, 특허 문헌 DE 19833257 C1을 통해 알려져 있다. 종래의 단면 폴리싱법은 일반적으로 불량한 평면-평행성을 제공하지만, 양면에 작용하는 폴리싱법("더블-사이드 폴리싱")은 평탄도가 향상된 실리콘 웨이퍼의 제조를 가능하게 한다.
따라서, 폴리싱된 실리콘 웨이퍼의 경우에, 그라인딩, 래핑 및 폴리싱과 같은 적합한 처리 단계에 의해, 요구되는 평탄도를 얻으려는 시도가 이루어진다.
그러나, 실리콘 웨이퍼의 폴리싱은 보통 에지 방향으로 평면형 실리콘 웨이퍼의 두께 감소("에지 롤-오프(edge roll-off)")를 초래한다. 에칭 방법도 처리할 실리콘 웨이퍼를 에지에서 크게 침식하여 상기 에지 롤-오프를 일으키기 쉽다.
이러한 문제에 대응하기 위해, 실리콘 웨이퍼를 요면 방식으로(concavely) 폴리싱하는 것이 통상적이다. 요면 방식으로 폴리싱된 실리콘 웨이퍼는 중앙부가 더 얇고, 에지 쪽으로 갈수록 두께가 증가되며, 외부 에지 부분에서 두께가 감소된다.
특허 문헌 DE 19938340 C1에는, 단결정 실리콘 웨이퍼 상에 단결정층을 증착하는 방법으로서, 상기 단결정층은 동일한 결정 배향을 가진 실리콘으로 만들어지는, 이른바 에피택셜층이고, 뒤에 반도체 컴포넌트가 상기 층에 적용되는 방법이 기재되어 있다. 이러한 형태의 시스템은 균질한 재료로 만들어진 실리콘 웨이퍼에 비해 특정한 이점을 가지는데, 그 예로는, 양극성 CMOS 회로에서의 전하 반전(charge reversal)과 그에 뒤따르는 컴포넌트의 단락("래치-업(latch-up)" 문제)의 방지, 보다 낮은 결함 밀도(예를 들면 감소된 수의 COP(결정 유래 입자: "crystal-originated particles")) 및 감지할만한 산소 함량의 부재(성분 관련 영역에서 산소 침전물로 인한 단락 위험성의 배제) 등이며, 이로써 컴포넌트 관련 부분에서 산소 침전물로 인한 단락 위험성을 배제할 수 있다.
종래 기술에 따르면, 에피택셜 코팅된 실리콘 웨이퍼는 제거 폴리싱 - 최종 폴리싱 - 세정 - 에피택시(epitaxy)로 이루어진 공정 순서에 의해, 적합한 중간체로부터 제조된다.
특허 문헌 DE 10025871 A1은, 예를 들어, 전면(前面)에 증착된 에피택셜층을 구비한 실리콘 웨이퍼의 제조 방법으로서, 하기 공정 단계를 포함하는 방법을 개시한다:
(a) 유일한 폴리싱 단계로서 제거 폴리싱하는 단계;
(b) 실리콘 웨이퍼를 (친수성) 세정 및 건조하는 단계;
(c) 상기 실리콘 웨이퍼의 전면을 에피택시 반응기 내에서 950∼1,250℃의 온도로 전처리하는 단계; 및
(d) 전처리된 상기 실리콘 웨이퍼의 전면 상에 에피택셜층을 증착하는 단계.
실리콘 웨이퍼를 입자 로딩(loading)으로부터 보호하기 위해서는, 실리콘 웨이퍼를 폴리싱한 후 친수성 세정 처리하는 것이 통상적이다. 상기 친수성 세정에 의해 실리콘 웨이퍼의 전면 및 이면 상에 매우 얇은(세정 및 측정 형태에 따라 약 0.5∼2 nm) 생 산화물(native oxide)이 제조된다.
생 산화물은 에피택시 반응기에서 수소 분위기 하에 전처리 과정에서 제거된다(이 공정을 또한 "H2 베이크(bake)"라 칭함).
제2 단계에서, 실리콘 웨이퍼의 전방측 표면 조도가 감소되고, 보통 소량의 에칭 매체(etching medium), 예를 들면 수소 분위기에 첨가되는 기체 상태의 염화수소(HCl)에 의해 실리콘 웨이퍼의 표면으로부터 폴리싱 결함이 제거된다.
경우에 따라서는, HCl과 같은 에칭 매체 이외에, 예를 들면 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(TCS, SiHCl3) 또는 테트라클로로실란(SiCl4)과 같은 실란 화합물을, 실리콘 증착과 실리콘 에칭 제거가 평형이 되는 양으로 수소 분위기에 첨가하기도 한다. 그러나, 두 반응은 모두 충분히 높은 반응 속도로 진행되므로, 표면 상의 실리콘은 이동형이고, 표면은 매끄러워지며, 표면 상에서 결함이 제거된다.
실리콘 웨이퍼 상에 에피택셜층을 증착하기 위해 반도체 산업에서 사용하는 에피택시 반응기는 종래 기술에 기재되어 있다.
모든 코팅 또는 증착 단계 동안, 하나 이상의 실리콘 웨이퍼는 가열원에 의해, 바람직하게는 상하 가열원, 예를 들면 램프 또는 램프 뱅크(lamp bank)에 의해 가열되고, 이어서 소스 가스, 캐리어 가스 및 필요할 경우 도핑 가스를 포함하는 가스 혼합물에 노출된다.
예를 들어 흑연, SiC 또는 석영으로 이루어진 서셉터(susceptor)는 에피택시 반응기의 프로세스 챔버에서 실리콘 웨이퍼에 대한 지지체로서 사용된다. 증착 공정을 실행하는 동안, 실리콘 웨이퍼의 균일한 가열을 보장하고, 일반적으로 증착이 이루어지지 않는 실리콘 웨이퍼의 이면을 소스 가스로부터 보호하기 위해, 실리콘 웨이퍼는 상기 서셉터 상에, 또는 서셉터의 밀드-아웃 부분(milled-out portion)에 배치된다. 종래 기술에 따르면, 프로세스 챔버는 하나 이상의 실리콘 웨이퍼를 처리하도록 설계된다.
비교적 큰 직경(150mm 이상)을 가진 실리콘 웨이퍼의 경우에는, 단일 웨이퍼용 반응기를 보통 사용하고, 실리콘 웨이퍼를 개별적으로 처리하는데, 그것은 양호한 에피택셜층의 두께 규칙성(regularity)이 얻어지기 때문이다. 층 두께의 균일 성은 여러 가지 방법으로 달성될 수 있는데, 그 예로는, 가스 흐름(H2, SiHCl3)의 변경, 가스 유입 장치(인젝터)의 결합 및 조절, 증착 온도의 변화 또는 서셉터에 대한 개조를 들 수 있다.
에피택시에서, 실리콘 웨이퍼 상의 에피택셜 증착을 1회 이상 실행한 후, 기판을 제외한 서셉터의 에칭 처리를 수행하는 것이 통상적이며, 상기 처리를 행하는 동안 서셉터 및 프로세스 챔버의 다른 부분에서 실리콘 증착물이 제거된다. 예를 들면 염화수소(HCl)를 사용하는 이러한 에칭은, 단일 웨이퍼 반응기의 경우에 소량의 실리콘 웨이퍼가 처리된 후에(1∼5개의 웨이퍼 처리 후) 이미 실행되어 있고, 얇은 에피택셜층을 증착하는 경우에는 더 많은 실리콘 웨이퍼가 처리될 때까지는(10∼20개의 실리콘 웨이퍼를 처리한 후) 부분적으로 실행되지 않는다. 보통, HCl 에칭 처리만을 수행하거나, HCl 에칭 처리에 이어 서셉터의 단시간 코팅이 수행된다.
양호한 글로벌 평탄도를 가진 에피택셜 코팅된 실리콘 웨이퍼의 제조는 지극히 어려운 것으로 입증되어 있는데, 그것은 앞서 언급한 바와 같이, 요면 방식으로 폴리싱된 실리콘 웨이퍼가 기판으로서 존재하는 것이 보통이기 때문이다. 종래 기술에서, 에피택시 후에, 에피택셜 코팅된 실리콘 웨이퍼의 글로벌 평탄도 및 국소적 평탄도가, 요면 방식으로 폴리싱된 실리콘 웨이퍼에 비해 악화되어 있는 것이 보통이다. 이것은 무엇보다도 증착된 에피택셜층 자체가 소정의 불균일성을 갖는다는 사실과 관련된다.
요면 방식으로 폴리싱된 실리콘 웨이퍼의 중심에 두꺼운 에피택셜층을 증착하는 것은, 상기 중심에서 상기 층의 두께가 실리콘 웨이퍼의 에지 방향으로 외향하여 감소되어야 하므로, 실리콘 웨이퍼의 본래 오목한 형태를 보상하고 그에 따라 실리콘 웨이퍼의 글로벌 평탄도를 개선하기도 하지만, 에피택셜 코팅된 실리콘 웨이퍼의 중요한 규격, 즉 에피택셜층의 규칙성에 대한 한계치가 초과되는 것을 막을 수 없기 때문에, 실리콘 웨이퍼의 에피택시에서는 고려되지 않는다.
본 발명의 목적은, 글로벌 평탄도가 향상된 에피택셜 코팅된 실리콘 웨이퍼를 제공할 수 있는, 실리콘 웨이퍼의 에피택셜 코팅 방법을 제공하는 것이다.
본 발명의 목적은, 에피택셜 코팅된 실리콘 웨이퍼를 제조하는 방법으로서, 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공하고, 제공된 상기 실리콘 웨이퍼 각각을 에피택시 반응기 내의 서셉터 상에 위치시키고, 제1 단계에서는 제1 수소 유량으로 수소 분위기 하에서, 제2 단계에서는 감소된 제2의 수소 유량으로 상기 수소 분위기 내로 에칭 매체를 첨가하여 전처리하고, 이어서 폴리싱된 상기 전면 상에 에피택셜 코팅하고, 상기 에피택시 반응기로부터 상기 코팅된 실리콘 웨이퍼를 꺼내는 일련의 공정에 의해, 연속적으로 각각의 실리콘 웨이퍼를 코팅하고,
소정 회수의 상기 에피택셜 코팅 후에 상기 서셉터의 에칭 처리를 추가로 실시하는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법에 의해 달성된다.
본 발명에 따른 방법에서, 우선적으로 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공한다.
이를 위해서, 종래 기술에 따라, 바람직하게는 초크랄스키법에 따른 도가니 인상 공정(crucible pulling)에 의해 제조된 실리콘 단결정을, 공지된 분리 방법을 이용하여, 바람직하게는 프리(free) 상태("슬러리") 또는 그레인 결합 상태(다이아 몬드 와이어)로 와이어 소잉(sawing)에 의해 복수의 실리콘 웨이퍼로부터 절단한다.
또한, 순차적 단면 그라인딩 방법(SSG), 양면 동시 그라인딩 방법("double-disk grinding"; DDG) 또는 래핑과 같은 기계적 처리 단계를 실행한다. 배향 노치(orientation notch) 또는 실리콘 웨이퍼 에지의 본질적으로 직선형 평탄부(flattening)와 같은 선택적으로 존재하는 기계적 마킹을 포함하는 실리콘 웨이퍼의 에지도 처리하는 것이 일반적이다(에지 라운딩, "에지-노치-그라인딩").
세정 및 에칭 단계를 포함하는 화학적 처리 단계가 추가로 제공된다.
그라인딩, 세정 및 에칭 단계 후, 실리콘 웨이퍼의 표면은 제거 폴리싱에 의해 평활화된다. 단면 폴리싱(SSP)의 경우에, 실리콘 웨이퍼는 이면이 처리되는 동안 시멘트, 진공 또는 접착에 의해 캐리어 플레이트 상에 유지된다. 양면 폴리싱(DSP)의 경우에, 실리콘 웨이퍼는 톱니가 있는 얇은 디스크 내에 헐겁게 삽입되고, 폴리싱 천으로 덮여 있는 상하 폴리싱 플레이트 사이에 "자유롭게 떠있는(floating freely)" 방식으로 양면이 동시에 폴리싱된다.
다음으로, 실리콘 웨이퍼의 전면은 바람직하게, 예를 들면 알칼리성 폴리싱 졸을 보조제로 사용하고 부드러운 폴리싱 천을 이용하여, 헤이즈 없는(haze-free) 방식으로 폴리싱되고; 이 단계까지 제조된 실리콘 웨이퍼의 평탄도를 얻기 위해서, 이 경우에 물질 제거는 비교적 작고, 바람직하게는 0.05∼1.5 ㎛이다. 이 단계를 문헌에서는 흔히 CMP 폴리싱(화학적-기계적 폴리싱)이라 지칭한다.
제공되는 실리콘 웨이퍼는, 폴리싱 단계(또한 에칭 단계)에 의해 발생되는 에지 롤-오프를 실리콘 웨이퍼의 외부 에지 부분으로 제한하기 위해서, 요면 방식으로(concavely) 폴리싱하는 것이 바람직하다.
제공되는 실리콘 웨이퍼의 글로벌 평탄도 값인 GBIR,은 에지 제외부를 2 mm로 했을 때, 보통 0.3∼0.5 ㎛이다.
폴리싱 후, 실리콘 웨이퍼는 종래 기술에 따라 친수성 세정 및 건조 처리된다. 세정은 복수의 실리콘 웨이퍼를 세정조 내에서 동시에 세정하는 배치 방법 또는 분무법에 의해, 또는 단일 웨이퍼 공정으로 실행될 수 있다.
제공되는 실리콘 웨이퍼는 단결정 실리콘 재료, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘층을 가진 웨이퍼("strained silicon") 또는 sSOI("strained silicon-on-insulator") 웨이퍼로 만들어진 것이 바람직하다. 예컨대 SmartCut 및 변형 실리콘층을 가진 웨이퍼 제조 방법과 같은, SOI 및 sSOI 웨이퍼를 제조하는 적합한 방법이 종래 기술에 개시되어 있다.
제공된 폴리싱 처리 실리콘 웨이퍼는 계속해서 각각의 경우 개별적으로 에피택시 반응기에서 전처리된다. 상기 전처리는 수소 분위기에서 실리콘 웨이퍼의 처리(H2 베이크) 및 수소 분위기에 에칭 매체의 첨가에 의한 실리콘 웨이퍼의 처리를 포함하고, 각각의 경우 950∼1,200℃의 온도 범위 내에서 수행되는 것이 바람직하다.
상기 에칭 매체로는 염화수소(HCl)가 바람직하다.
수소 분위기에서의 전처리는 바람직하게는 20∼100 slm(standard liter per minute)의 수소 유량, 특히 바람직하게는 40∼60 slm의 수소 유량으로 실행된다.
수소 분위기에서의 전처리의 지속시간은 0∼120초인 것이 바람직하다.
에칭 매체로 전처리를 실시하는 동안, 바람직하게는 HCl을 5∼20 체적% 범위 내의 양으로 수소 분위기에 첨가하여 제거 속도를 0.01∼0.2㎛/분이 되도록 하는 것이 바람직하다.
또한, 에칭 매체를 수소 분위기에 첨가하여 전처리를 행하는 동안, 수소 유량을 H2 베이크 전처리에 비해 현저히 감소시킨다.
수소 유량을 0.5∼10 slm으로 감소시키는 것이 바람직하다.
수소 유량을 0.5∼5 slm으로 감소시키는 것이 특히 바람직하다.
에피택셜 코팅된 실리콘 웨이퍼의 글로벌 평탄도는, 에칭 매체로 전처리를 행하는 동안 수소 유량을 감소시킴으로써 현저히 향상시킬 수 있는 것으로 나타났다.
HCl 에칭 단계 동안 수소 유량을 감소시키는 결과로서, 실리콘 웨이퍼의 두께는 실리콘 웨이퍼의 중심 방향보다는 에지에서 크게 감소된다. 이점은 실리콘 웨이퍼의 요면형 초기 형상(geometry)을 상쇄시킨다.
에칭 시 50 slm(분당 표준 리터)의 H2 유량, 즉 통상적인 HCl 농도에서는 실리콘 웨이퍼의 에지에서 증가된 물질 제거가 관찰되지 않지만, H2 유량을 0.5∼10 slm으로 감소시키면, 즉 HCl 농도를 현저히 증가시키면, HCl에 의한 처리의 지속시간에 따라 실리콘 웨이퍼의 에지에서 100∼300 nm의 물질 제거가 일어난다.
따라서, HCl 에칭 처리 시, 에피택셜 코팅할 실리콘 웨이퍼의 에지에서의 물질 제거 필요량에 따라, 10∼120초의 처리 지속시간이 바람직하다.
이 방법의 특별한 이점은, 전처리 단계 후에, 실리콘 웨이퍼가 상기 전처리에 의해 에지 부분에서 레벨링(leveling)되어 실리콘 웨이퍼의 오목한 형태가 적어도 부분적으로 보상되기 때문에, 실리콘 웨이퍼의 전면이 에피택셜 실리콘층의 후속된 증착을 위한 최적 형태를 갖게 된다는 점이다.
전처리 단계 후, 적어도 실리콘 웨이퍼의 폴리싱된 전면 상에 에피택셜층이 증착된다. 이를 위해서, 소스 가스로서 실란 소스가 캐리어 가스인 수소에 첨가된다. 에피택셜층은 사용되는 실란 소스에 따라 900∼1,200℃의 온도에서 증착된다.
실란 소스로서는 트리클로로실란(TCS)을 1,050∼1,150℃의 온도에서 사용하는 것이 바람직하다.
증착된 에피택셜층의 두께는 0.5∼5 ㎛가 바람직하다.
에피택셜층을 증착한 후, 에피택셜 코팅된 실리콘 웨이퍼는 에피택시 반응기로부터 제거된다.
실리콘 웨이퍼 상에 에피택셜 증착을 소정 회수 실시한 후, 서셉터에서 실리콘 증착물(deposit)을 제거하기 위해, 서셉터를 에칭 매체, 예를 들면 바람직하게는 HCl로 처리한다.
서셉터 에칭은 각각의 경우 실리콘 웨이퍼를 1∼5회 에피택셜 코팅한 후 실행되는 것이 바람직하다. 이를 위해, 에피택셜 코팅된 실리콘 웨이퍼를 제거하고, 기판이 제거된 서셉터를 HCl로 처리한다.
바람직하게는, 실리콘 증착물을 제거하기 위해 서셉터 표면을 제외하고, 프로세스 챔버 전체를 염화수소로 플러싱한다.
서셉터는 에칭 후, 추가적 에피택셜 공정 이전에 실리콘으로 코팅되는 것이 바람직하다. 이것은 에피택셜 코팅할 실리콘 웨이퍼가 서셉터 상에 직접 탑재되지 않기 때문에 유리할 수 있다.
또한, 본 발명에 따른 방법은, 전면 및 이면을 포함하고, 적어도 상기 전면은 폴리싱되고, 상기 전면 상에 에피택셜층이 형성되며, 2 mm의 에지 제외부에 대해 0.07∼0.3 ㎛의 글로벌 평탄도 값 GBIR을 갖는 실리콘 웨이퍼의 제조에 적합한 것으로 나타났다.
적어도 전면이 폴리싱된 후 친수성 세정이 실행되어, 그 결과 실리콘 웨이퍼 상에 생 산화물이 형성된 실리콘 웨이퍼에 대해, 상기 생 산화물을 제거하기 위해 에피택시 반응기 내 수소 분위기에서 전처리를 실시하고, 이어서 제2 단계에서 수소 분위기에 염화수소를 첨가하여 처리했는데, 폴리싱된 실리콘 웨이퍼의 오목한 초기 형상을 적어도 부분적으로 보상하여 실리콘 웨이퍼에 보다 평탄한 기하학적 형상을 부여하도록, 실리콘 웨이퍼의 에지 부분에서 목표 지향 방식으로 실리콘 물질을 제거하기 위해, 제2 단계에서 수소 유량은 현저히 감소되었고, 상기 전처리 후에 적어도 그 전면 상에 에피택셜층을 추가로 제공했다.
본 발명에 따라 에피택셜 코팅된 실리콘 웨이퍼에 대한 일련의 측정 과정에서, 에칭 매체에서의 전처리 동안 본 발명에 따라 수소 유량을 0.5∼10 slm으로 감소시킴으로써, 처리 지속시간을 10∼120초로 주어졌을 때 글로벌 평탄도 값 GBIR에 있어서 특히 하기의 값이 얻어졌다: 0.11 ㎛ - 0.15 ㎛ - 0.17 ㎛ - 0.25 ㎛ - 0.29, 여기서 각각의 경우 에지 제외부는 2 mm임.
본 발명에 따른 실리콘 웨이퍼는 바람직하게 0.07∼0.25 ㎛의 글로벌 평탄도 값 GBIR을 갖는다.
에피택셜 코팅된 실리콘 웨이퍼의 글로벌 평탄도 값은, 수소 유량을 5 slm 이하로 감소시킴으로써 더욱 향상되는 것으로 나타났다.
본 발명에 따라 에피택셜 코팅된 실리콘 웨이퍼에 대한 일련의 측정 과정에서, 에칭 매체에서의 전처리 동안 수소 유량을 5 slm으로 감소시킴으로써(H2 베이크 시 50 slm의 유량과 비교됨), 글로벌 평탄도 값 GBIR에 있어서 특히 하기의 값이 얻어졌다: 0.07 ㎛ - 0.09 ㎛ - 0.12 ㎛ - 0.14 ㎛, 여기서 각각의 경우 에지 제외부는 2 mm임(실시예 참조).
따라서, 에피택셜 코팅된 실리콘 웨이퍼는, 마찬가지로 에지 제외부가 2 mm일 때 0.07∼0.15 ㎛의 GBIR을 갖는 것이 바람직하다.
상기 실리콘 웨이퍼는 단결정 실리콘 재료, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘층을 가진 웨이퍼("strained silicon") 또는 에피택셜층이 제공된 sSOI("strained silicon-on-insulator") 웨이퍼로 만들어진 것이 바람직하다.
0.3 ㎛ 이하인 본 발명에 따른 실리콘 웨이퍼의 GBIR 값은 차세대 기술을 위한 출발 물질(ITRS: hp45 기술 노드(technology node)에 따른) 및 그 후의 물질(hp32 기술 노드)에 대한 요건을 이미 충족시킨다.
이것은 또한, 마찬가지로 에지 제외부가 2 mm이고 26×8 ㎟의 크기를 가진 세그먼트의 에리어 그리드에 대해, 본 발명에 따른 실리콘 웨이퍼의 경우, SBIRmax로 표현한 평탄도가 0.1 ㎛ 이하, 바람직하게는 0.05 ㎛ 이하인 국소적 평탄도에도 적용된다. 이에 따라 336개의 세그먼트가 얻어지고, 그중 52개는 "부분적 사이트"이다. "부분적 사이트"는 SBIRmax의 결정에서 고려에 포함하는 것이 바람직하다. PUA 값은 100%가 바람직하다.
본 발명에 따른 실리콘 웨이퍼의 에피택셜 코팅 방법에 의하면, 글로벌 평탄도가 향상된 에피택셜 코팅된 실리콘 웨이퍼를 제조할 수 있다.
실시예 :
종래 기술에 따라 제조된 직경 300 mm의 실리콘 웨이퍼 상에 에피택셜층을 증착하고, 최종적으로 그 전면을 CMP 법으로 폴리싱했다. 에피택셜 코팅할 실리콘 웨이퍼는 요면 방식으로 폴리싱했다. 즉, 상기 실리콘 웨이퍼는 요면형 초기 형상 및 에지 롤-오프를 가졌다.
에피택시 반응기에서 상기 실리콘 웨이퍼를 전처리하는 동안, 우선 수소 분위기에서의 50 slm의 H2 유량으로 전처리를 실시했다.
계속해서, 수소 분위기에 염화수소를 첨가함으로써 전처리를 행하는 동안, H2 유량은 본 발명에 따라 5 slm으로 감소시켰다. 염화수소에 의한 전처리의 지속 시간은 60초였다.
계속해서, 1,120℃의 증착 온도에서 17 slm의 트리클로로실란의 유량으로 에피택셜층을 증착시켰다.
그 결과를 이하의 도 1 내지 도 6을 참조하여 설명하는데, 도 2, 도 4 및 도 6은 원형 실리콘 웨이퍼의 형상을 개략적으로 나타내는 사시도이다.
도 1은 라인 스캔으로서 반경의 함수로서, 300 mm의 직경을 가진 요면 방식으로 폴리싱된 실리콘 웨이퍼의 두께 분포가 -148 mm 내지 +148 mm인 것을 나타낸다. 상기 두께는 중심으로부터 에지 방향으로 증가되며, 에지에서 현저히 감소되는 것을 나타낸다.
에지 제외부가 2 mm로 주어졌을 때 0.3 ㎛의 글로벌 평탄도 값이 얻어진다.
도 2는 26×8 ㎟의 크기를 가진 336개의 컴포넌트 영역("사이트")으로 분할된 이러한 요면 방식으로 폴리싱된 실리콘 웨이퍼에 대한 사이트 형상 값(site geometry value) SBIR을 나타낸다. 2 mm의 에지 제외부 및 296 mm의 FQA를 이용하고 모든 "부분적 사이트"를 고려할 때, 이 경우에 0.174 ㎛의 최대 사이트 형상 값 SBIRmax이 얻어진다.
도 3은 라인 스캔으로서 반경의 함수로서, 에피택셜 코팅된 실리콘 웨이퍼와 요면 방식으로 폴리싱된 실리콘 웨이퍼 사이의 두께 차를 나타낸다. 이러한 두께 차는 웨이퍼의 중심으로부터 에지 방향으로 감소되고, 에지 영역에서 다시 증가되지만, 증착된 에피택셜층의 실제 두께에 대응하는 것이 아니고, 전처리 단계의 결 과로서 두께의 변화를 고려하는 것이다. 에칭 매체에 의한 전처리 동안 실리콘 웨이퍼의 에지에서 재료가 제거되었기 때문에, 도 3에 도시한 것보다 훨씬 많은 양의 실리콘이 에지에 증착된다. 에지에서의 제거된 재료는 약 150~200 nm이며, 이것은 이어서 2.6 ㎛±1.5%의 두께를 가진 균일한 에피택셜층에 의해 과성장된다. 이것은 에피택셜층의 층 두께 규칙성에 대한 규정에 합치된다.
도 4는 에피택셜 코팅된 실리콘 웨이퍼의 SBIR 값을 나타낸다. 요면 방식으로 폴리싱된 실리콘 웨이퍼에 비해 사이트 형상 값에서 현저한 개선이 있다. 여기서는, 다시 26×8 ㎟의 크기를 가진 336개의 사이트에 대해 0.086 ㎛의 SBIRmax가 얻어지고, 그중 52개는 "부분적 사이트"로서, 마찬가지로 고려되고, 에지 제외부는 2 mm 또는 296 mm의 FQA이다.
도 5는 라인 스캔으로서 반경의 함수로서 에피택셜 코팅되고 CMP 폴리싱된 실리콘 웨이퍼의 두께 프로파일을 나타는 것으로, 2 mm의 에지 제외부가 주어졌을 때 0.12 ㎛의 글로벌 평탄도 값 GBIR, 즉 요면 방식으로 폴리싱된 실리콘 웨이퍼의 글로벌 평탄도에 비해 현저한 개선이 얻어지며, 이러한 개선은 종래 기술에서는 에피택셜 증착이 실리콘 웨이퍼의 글로벌 평탄도 및 국소적 평탄도를 악화시키기 쉽기 때문에 이제까지는 불가능한 것이었다.
도 6은 각각의 컴포넌트 영역에서, 요면 방식으로 폴리싱된 실리콘 웨이퍼에 비해 에피택셜 코팅된 실리콘 웨이퍼의 SBIR 값이 변하는 것을 나타낸다. "+" 부호를 가진 값은 SBIR 값의 악화를 나타내고, "-" 부호는 SBIR 값의 향상을 나타낸 다. 국소적 평탄도의 향상은 특히 에피택셜 코팅된 실리콘 웨이퍼의 에지 부분에서 일어나며, 이것은 현저히 감소시킨 수소 유량으로 수소 분위기에 HCl을 첨가하여 상기 실리콘 웨이퍼를 전처리함으로써 에지 부분에서 실리콘 웨이퍼가 레벨링되는 것에 기인할 수 있다.
도 1은 요면 방식으로 폴리싱된 실리콘 웨이퍼의 두께의 직경("라인 스캔")에 대한 프로파일을 나타내는 도면이다.
도 2는 요면 방식으로 폴리싱된 상기 실리콘 웨이퍼의 SBIR 값을 나타내는 도면이다.
도 3은 라인 스캔에 대한 에피택셜층의 두께를 나타내는 도면이다.
도 4는 에피택셜 코팅된 실리콘 웨이퍼의 SBIR 값을 나타내는 도면이다.
도 5는 라인 스캔에 대한 에피택셜 코팅된 실리콘 웨이퍼의 두께를 나타내는 도면이다.
도 6은, 에피택셜 코팅된 실리콘 웨이퍼 상의 각 컴포넌트 영역에 있어서, 요면 방식으로 폴리싱된 웨이퍼에 대비한 SBIR 값의 변화를 나타내는 도면이다.

Claims (6)

  1. 전면 및 이면(裏面)을 가지고, 적어도 상기 전면은 폴리싱되고, 에피택셜층이 적어도 상기 전면에 형성되어 있는 실리콘 웨이퍼로서,
    2 mm의 에지 제외부(edge exclusion)에 대해 0.07∼0.3 ㎛의 글로벌 평탄도 값(GBIR)을 가진
    실리콘 웨이퍼.
  2. 제1항에 있어서,
    0.07∼0.25 ㎛의 GBIR을 가진 것을 특징으로 하는 실리콘 웨이퍼.
  3. 제2항에 있어서,
    0.07∼0.15 ㎛의 GBIR을 가진 것을 특징으로 하는 실리콘 웨이퍼.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    26×8 ㎟의 크기 및 2 mm의 에지 제외부를 가진 세그먼트의 에리어 그리드(area grid)의 부분적 영역에 대해, 0.1 ㎛ 이하의 최대 국소적 평탄도 값 SBIRmax를 가진 것을 특징으로 하는 실리콘 웨이퍼.
  5. 제4항에 있어서,
    0.05 ㎛ 이하의 SBIRmax를 가진 것을 특징으로 하는 실리콘 웨이퍼.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼가, 단결정 실리콘 재료, SOI 웨이퍼, 변형 실리콘층을 가진 웨이퍼 또는 에피택셜층이 제공된 sSOI 웨이퍼로 만들어진 것임을 특징으로 하는 실리콘 웨이퍼.
KR1020070139772A 2005-09-22 2007-12-28 에피택셜 코팅된 실리콘 웨이퍼 KR100828623B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005045339.2 2005-09-22
DE102005045339A DE102005045339B4 (de) 2005-09-22 2005-09-22 Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020060088886A Division KR100829879B1 (ko) 2005-09-22 2006-09-14 에피택셜 코팅된 실리콘 웨이퍼의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080009040A KR20080009040A (ko) 2008-01-24
KR100828623B1 true KR100828623B1 (ko) 2008-05-09

Family

ID=37852463

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020060088886A KR100829879B1 (ko) 2005-09-22 2006-09-14 에피택셜 코팅된 실리콘 웨이퍼의 제조 방법
KR1020070139772A KR100828623B1 (ko) 2005-09-22 2007-12-28 에피택셜 코팅된 실리콘 웨이퍼

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020060088886A KR100829879B1 (ko) 2005-09-22 2006-09-14 에피택셜 코팅된 실리콘 웨이퍼의 제조 방법

Country Status (7)

Country Link
US (2) US7579261B2 (ko)
JP (1) JP4877628B2 (ko)
KR (2) KR100829879B1 (ko)
CN (1) CN1936110B (ko)
DE (1) DE102005045339B4 (ko)
SG (2) SG131055A1 (ko)
TW (1) TWI296130B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008520579A (ja) * 2004-11-15 2008-06-19 グラクソ グループ リミテッド 新規ｍ３ムスカリン性アセチルコリン受容体アンタゴニスト
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP5301802B2 (ja) * 2007-09-25 2013-09-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハの製造方法
US8304316B2 (en) * 2007-12-20 2012-11-06 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US20090215202A1 (en) * 2008-02-26 2009-08-27 Siltronic Corporation Controlled edge resistivity in a silicon wafer
US20090214843A1 (en) * 2008-02-26 2009-08-27 Siltronic Corporation Controlled edge resistivity in a silicon wafer
TWI483350B (zh) * 2008-03-21 2015-05-01 Shinetsu Chemical Co SOI wafer manufacturing method and glass cleaning method
DE102008026784A1 (de) 2008-06-04 2009-12-10 Siltronic Ag Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
DE102009004557B4 (de) 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009010556B4 (de) * 2009-02-25 2013-11-07 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009011622B4 (de) * 2009-03-04 2018-10-25 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
DE102009022224B4 (de) 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP5434317B2 (ja) * 2009-07-08 2014-03-05 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
US8080464B2 (en) * 2009-12-29 2011-12-20 MEMC Electronics Materials, Inc, Methods for processing silicon on insulator wafers
JP5521561B2 (ja) * 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
PL213291B1 (pl) * 2010-06-07 2013-02-28 Inst Tech Material Elekt Sposób wytwarzania grafenu
DE102012202099A1 (de) 2012-02-13 2013-08-14 Siltronic Ag Verfahren zum Abkühlen von Scheiben aus Halbleitermaterial
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
DE102015205719B4 (de) * 2015-03-30 2022-08-18 Siltronic Ag Verfahren zum Beschichten von Halbleiterscheiben
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
WO2016181667A1 (ja) * 2015-05-11 2016-11-17 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102015225663A1 (de) * 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
DE102017210423A1 (de) 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102017210450A1 (de) 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法
JP7306234B2 (ja) * 2019-11-19 2023-07-11 株式会社Sumco ウェーハの研磨方法及びシリコンウェーハ
CN118136497A (zh) * 2024-05-08 2024-06-04 西安奕斯伟材料科技股份有限公司 外延硅晶圆及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630024B2 (en) 2000-05-25 2003-10-07 WACKER SILTRONIC GESELLSCHAFT FüR HALBLEITERMATERIALIEN AG Method for the production of an epitaxially grown semiconductor wafer

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5035087A (en) 1986-12-08 1991-07-30 Sumitomo Electric Industries, Ltd. Surface grinding machine
US4874464A (en) 1988-03-14 1989-10-17 Epsilon Limited Partnership Process for epitaxial deposition of silicon
JP3116487B2 (ja) * 1991-11-22 2000-12-11 ソニー株式会社 半導体エピタキシャル基板の製造方法
JPH0615565A (ja) 1991-12-18 1994-01-25 Shin Etsu Handotai Co Ltd ウエーハ自動ラッピング装置
DE4224395A1 (de) 1992-07-23 1994-01-27 Wacker Chemitronic Halbleiterscheiben mit definiert geschliffener Verformung und Verfahren zu ihrer Herstellung
US6030887A (en) * 1998-02-26 2000-02-29 Memc Electronic Materials, Inc. Flattening process for epitaxial semiconductor wafers
JPH11354525A (ja) 1998-06-11 1999-12-24 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
DE19833257C1 (de) 1998-07-23 1999-09-30 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
US20010001384A1 (en) 1998-07-29 2001-05-24 Takeshi Arai Silicon epitaxial wafer and production method therefor
US6478883B1 (en) 1998-08-31 2002-11-12 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer, epitaxial silicon wafer, and methods for producing them
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
DE19927527B4 (de) * 1999-06-16 2007-02-08 Siltronic Ag Verfahren zur naßchemischen Behandlung einer Halbleiterscheibe
US20020142170A1 (en) 1999-07-28 2002-10-03 Sumitomo Metal Industries, Ltd. Silicon single crystal, silicon wafer, and epitaxial wafer
DE19938340C1 (de) 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP2001068477A (ja) 1999-08-27 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハ
JP2001068420A (ja) 1999-08-30 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハの製造方法
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
DE19960823B4 (de) * 1999-12-16 2007-04-12 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung
EP1197293B1 (en) * 2000-01-31 2007-06-06 Shin-Etsu Handotai Company Limited Polishing device and method
JP3897963B2 (ja) * 2000-07-25 2007-03-28 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
JP3804869B2 (ja) 2000-07-26 2006-08-02 住友建機製造株式会社 アスファルトフィニッシャの油圧制御装置
JP4605876B2 (ja) 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP2003163216A (ja) 2001-09-12 2003-06-06 Wacker Nsce Corp エピタキシャルシリコンウエハおよびその製造方法
JP2003100855A (ja) 2001-09-27 2003-04-04 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハ処理装置、シリコン単結晶ウェーハおよびシリコンエピタキシャルウェーハの製造方法
JP2003124219A (ja) 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
JP4656788B2 (ja) 2001-11-19 2011-03-23 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP4465141B2 (ja) 2002-01-25 2010-05-19 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP2003309707A (ja) 2002-04-16 2003-10-31 Canon Inc 画像読取装置
JP2003318109A (ja) 2002-04-22 2003-11-07 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
CN1477744A (zh) * 2002-08-19 2004-02-25 乐金电子(天津)电器有限公司 家庭网络系统耗电量控制方法
JP3885692B2 (ja) 2002-08-28 2007-02-21 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
US6905771B2 (en) 2002-11-11 2005-06-14 Sumitomo Mitsubishi Silicon Corporation Silicon wafer
JP4708697B2 (ja) 2002-11-11 2011-06-22 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ
JP2004165489A (ja) 2002-11-14 2004-06-10 Sumitomo Mitsubishi Silicon Corp エピタキシャルシリコンウェーハとその製造方法並びに半導体装置
JP4344517B2 (ja) 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
DE10316214A1 (de) * 2003-04-09 2004-11-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Gaschemisches Verfahren zum in-situ-Dekorieren von Kristalldefekten
JP2004335528A (ja) 2003-04-30 2004-11-25 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP4292872B2 (ja) 2003-05-29 2009-07-08 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP4215572B2 (ja) 2003-06-17 2009-01-28 富士電機ホールディングス株式会社 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP4839836B2 (ja) 2003-06-26 2011-12-21 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP4423903B2 (ja) 2003-07-17 2010-03-03 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP4228914B2 (ja) 2003-12-26 2009-02-25 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
DE102004054566B4 (de) 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630024B2 (en) 2000-05-25 2003-10-07 WACKER SILTRONIC GESELLSCHAFT FüR HALBLEITERMATERIALIEN AG Method for the production of an epitaxially grown semiconductor wafer

Also Published As

Publication number Publication date
SG131055A1 (en) 2007-04-26
KR20080009040A (ko) 2008-01-24
JP2007084428A (ja) 2007-04-05
TWI296130B (en) 2008-04-21
US7579261B2 (en) 2009-08-25
US20090261456A1 (en) 2009-10-22
CN1936110A (zh) 2007-03-28
JP4877628B2 (ja) 2012-02-15
KR100829879B1 (ko) 2008-05-19
DE102005045339A1 (de) 2007-04-05
TW200713429A (en) 2007-04-01
US7935614B2 (en) 2011-05-03
SG163607A1 (en) 2010-08-30
DE102005045339B4 (de) 2009-04-02
CN1936110B (zh) 2010-06-09
US20070066036A1 (en) 2007-03-22
KR20070033888A (ko) 2007-03-27

Similar Documents

Publication Publication Date Title
KR100828623B1 (ko) 에피택셜 코팅된 실리콘 웨이퍼
US7922813B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers
US7659207B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafer
US8372298B2 (en) Method for producing epitaxially coated silicon wafers
US8268708B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers
US8709156B2 (en) Methods for producing epitaxially coated silicon wafers
SG177026A1 (en) Method for producing epitaxially coated silicon wafers

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140424

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150423

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160421

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190418

Year of fee payment: 12