JP2007084428A - エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 - Google Patents

エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 Download PDF

Info

Publication number
JP2007084428A
JP2007084428A JP2006253246A JP2006253246A JP2007084428A JP 2007084428 A JP2007084428 A JP 2007084428A JP 2006253246 A JP2006253246 A JP 2006253246A JP 2006253246 A JP2006253246 A JP 2006253246A JP 2007084428 A JP2007084428 A JP 2007084428A
Authority
JP
Japan
Prior art keywords
silicon
wafer
silicon wafer
hydrogen
slm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006253246A
Other languages
English (en)
Other versions
JP4877628B2 (ja
Inventor
Reinhard Schauer
シャウアー ラインハルト
Norbert Werner
ヴェルナー ノルベルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2007084428A publication Critical patent/JP2007084428A/ja
Application granted granted Critical
Publication of JP4877628B2 publication Critical patent/JP4877628B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/905—Cleaning of reaction chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】シリコンウェハをエピタキシコーティングする方法を提供し、エピタキシャルシリコンウェハの全体的平坦度を改善する。
【解決手段】第１の水素流の水素雰囲気における第１のステップと低減された第２の水素流にエッチング剤を添加した雰囲気における第２のステップとで前処理し、続いて研磨面をエピタキシャルコーティングし、ウェハをエピタキシリアクタから取り出し、ここで所定数のエピタキシコーティングが終了するたびにサセプタのエッチング処理を行う。
【選択図】図５

Description

本発明は、エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法に関する。
エピタキシコーティングされたシリコンウェハすなわちエピタキシャルシリコンウェハは、半導体産業における使用、特に高度に集積されたエレクトロニクス部品、例えばマイクロプロセッサまたはメモリチップなどの製造に適している。こんにちのマイクロエレクトロニクスでは出発材料すなわち基板の全体的平坦度および局所的平坦度、厚さ分布、一方側の局所的平坦度すなわちナノトポロジおよび欠陥フリー性などについて高い要求が課せられている。
全体的平坦度とは、定義すべきエッジ除外領域を除いたウェハ表面全体に係わるものである。これはＧＢＩＲ（"global backsurface-referenced ideal plane/range"＝半導体ウェハの表側の面全体について裏側の面を基準とする理想平面からの正負の偏差の範囲）により記述される。これは以前に慣用的であったＴＴＶ（"total thickness variation"＝全厚さのばらつき）という記述に対応するものである。
さらに、以前に慣用的であったＬＴＶ（"local thickness variation"）という記述はこんにちＳＥＭＩ規格に準拠してＳＢＩＲ（"site backsurface-referenced ideal plane/range"＝定義された寸法の個々の素子面について裏側の面を基準とする理想平面からの正負の偏差の範囲）と称され、これは１つの素子面すなわち"サイト"のＧＢＩＲまたはＴＴＶに相応する。局所的平坦度ＳＢＩＲは全体的平坦度ＧＢＩＲとは異なり、ウェハ上の定義されたフィールド、すなわちサイトジオメトリと称されるサイズ２６×８ｍｍ２の測定窓のパターンセグメントについての値である。ここでサイトジオメトリの最大値ＳＢＩＲｍａｘとは１つのシリコンウェハ上で考慮される複数の素子面についてのＳＢＩＲ値のうち最大のものである。
局所的平坦度最大値またはサイトジオメトリ最大値ＳＢＩＲｍａｘは、通常、例えば３ｍｍの所定のエッジ除外領域ＥＥ（"edge exclusion"）を考慮して求められる。シリコンウェハ上の名目上のエッジ除外領域の面積は通常ＦＱＡ（"fixed quality area"）と称される。面積の一部はＦＱＡ外に位置するもののその中心がＦＱＡ内に位置するサイトは"パーシャルサイト"と称される。局所的平坦度最大値を求める場合、"パーシャルサイト"が用いられることは少なく、いわゆる"フルサイト"、すなわち完全にＦＱＡ内に位置する素子面のみが用いられることが多い。平坦度最大値を比較できるようにするためには、エッジ除外領域ひいてはＦＱＡサイズその他により"パーシャルサイト"が考慮されたか否かを表すことが不可欠である。
またコスト最適化の観点から、こんにちでは、素子面が例えばメーカ専用の唯一のＳＢＩＲｍａｘを上回っているからといってただちにシリコンウェハをはねのけるのではなく、素子面に対して所定のパーセント分、例えば１％高い値を許容するのがふつうである。通常、サイトのうちジオメトリパラメータの所定の限界値を下方超過するパーセント分または当該の下方超過に対する許容パーセント分はＰＵＡ（"percent useable area"）値により表される。例えばＳＢＩＲｍａｘ０．７μｍ以下、ＰＵＡ値９９％であるというとき、サイトの９９％が０．７μｍ以下のＳＢＩＲｍａｘを有し、サイトの残り１％についてはそれより高いＳＢＩＲ値すなわちチップ歩留りが許容されるということになる。
従来技術によれば、シリコンウェハは、ケイ素の単結晶を個々のウェハへ分割するステップ、機械的感受性の高いエッジを面取りするステップ、およびグラインディング・ラッピング・ポリシングなどの研磨ステップのプロセスシーケンスにより製造される。欧州公開第５４７８９４号明細書からはラッピングプロセスが公知であり、欧州公開第２７２５３１号明細書および欧州公開第５８０１６２号明細書からはグラインディングプロセスが公知である。
最終的な平坦度は一般にポリシングステップにより形成される。場合によってはこれに先行して障害となる結晶層および汚染物を除去するためのエッチングステップが行われることもある。適切なエッチングプロセスは例えば独国特許第１９８３３２５７号明細書から公知である。古典的な一方面のみの研磨プロセスすなわちシングルサイドポリシングプロセスでは一般に並行的な平坦度が劣化するのに対し、両面の研磨プロセスすなわちダブルサイドポリシングではシリコンウェハの平坦度が改善される。
したがって研磨されるシリコンウェハでは適切な処理ステップ、例えばグラインディング、ラッピングおよびポリシングにより必要な平坦度が達成されるよう試みられる。
ここでシリコンウェハのポリシング後、たいていの場合、平坦なシリコンウェハの厚さは縁に向かって低減される。これを"エッジロールオフ"と称する。エッチングプロセスにおいても、処理すべきシリコンウェハの縁を強く削り、このようなロールオフ部を形成することが多い。
これとは反対に、シリコンウェハを凹状にポリシングすることもよく行われている。凹状に研磨されたシリコンウェハでは、中央が薄く、縁に向かって厚さが上昇するが、外縁領域では厚さが低減されている。
独国特許第１９９３８３４０号明細書には、単結晶のシリコンウェハ上に、後に半導体素子の被着される単結晶ケイ素層、いわゆるエピタキシャル層が堆積されることが記載されている。このようなデバイスは均一の材料から成るシリコンウェハに比べて、例えばバイポーラＣＭＯＳ回路のチャージ交番ひいては素子の短絡すなわちラッチアップ問題の阻止、ＣＯＰ（"crystal-originated particles"）数の低下などの欠陥密度の低減、および酸素含有量の低減など、或る程度の利点を有する。これにより素子領域における酸素の急変化による短絡のおそれが排除される。
従来技術によれば、エピタキシャルシリコンウェハは適切な前処理、すなわち剥離研磨ステップ、最終研磨ステップ、洗浄ステップおよびエピタキシステップのプロセスシーケンスにより製造される。
独国公開第１００２５８７１号明細書からは、前面にエピタキシャル層の堆積されたシリコンウェハの製造方法が公知である。この方法は、（ａ）唯一の研磨ステップとしての剥離研磨ステップ、（ｂ）シリコンウェハの水系洗浄および乾燥ステップ、（ｃ）エピタキシリアクタ内で温度９５０℃〜１２５０℃でシリコンウェハの前面を前処理する前処理ステップ、および（ｄ）前処理されたシリコンウェハの前面へエピタキシャル層を堆積する堆積ステップを有する。
シリコンウェハを粒子負荷から保護するために、ポリシング後のシリコンウェハに水系洗浄を施すことはよく行われている。こうした水系洗浄はシリコンウェハの前面および後面に、洗浄および測定のタイプに応じて約０．５ｎｍ〜２ｎｍのきわめて薄い自然酸化物を生じる。
この自然酸化物はエピタキシリアクタ内での水素雰囲気における前処理の際に除去される。水素雰囲気における前処理はＨ２ベークとも称される。
第２のステップでは、シリコンウェハの前面の表面粗面性が低減され、表面の研磨欠陥が除去される。これは通常、少量のエッチング剤、例えばガス状の塩化水素ＨＣｌを添加した水素雰囲気における前処理によって行われる。
しばしば、エッチング剤ＨＣｌのほか、シラン化合物、例えばモノシランＳｉＨ４，ジクロルシランＳｉＨ２Ｃｌ２，トリクロルシラン（ＴＣＳ）ＳｉＨＣｌ３またはテトラクロルシランＳｉＣｌ４が、ケイ素の堆積分および剥離分が同重量となるように水素雰囲気に添加される。この２つの反応は充分に高い反応速度で進行し、表面のケイ素は移動しやすくなり、表面の平滑化および欠陥除去が達成される。
エピタキシリアクタ、特に半導体産業においてシリコンウェハ上にエピタキシャル層を堆積するために使用されるリアクタは従来技術から公知である。
全コーティングステップまたは全堆積ステップにわたって、１つまたは複数のシリコンウェハは、熱源、例えばランプまたはランプグループによって有利には上方および下方から加熱され、続いてソースガス、キャリアガスおよび場合によりドーパントガスから成る混合ガスにさらされる。
エピタキシリアクタのプロセスチャンバ内のシリコンウェハの載置台として、例えばグラファイト、ＳｉＣまたは石英から成るサセプタが用いられる。シリコンウェハは堆積プロセスのあいだ当該のサセプタ上またはサセプタの切欠部内に載置される。これにより均等な加熱が保証され、通常は堆積の行われないシリコンウェハの後面がソースガスから保護される。従来技術によればプロセスチャンバは１つまたは複数のシリコンウェハに対して構成されている。
１５０ｍｍ以上の径を有するシリコンウェハでは通常、個別ウェハリアクタが使用され、シリコンウェハは個々に処理される。なぜなら良好なエピタキシャル層の厚さ均等性が得られるからである。層の厚さ均等性は種々の手段、例えばガス流（Ｈ２，ＳｉＨＣｌ３）の変更、ガス流入装置すなわちインジェクタの組み込みおよび調整、堆積温度の変更、またはサセプタの修正により調整することができる。
またエピタキシプロセスでは１回または複数回のシリコンウェハのエピタキシコーティングの後、基板を取り除いたサセプタのエッチング処理を行うのがふつうである。ここではサセプタおよびプロセスチャンバの部分からケイ素の沈着物が除去される。個別ウェハリアクタにおいて例えば塩化水素ＨＣｌを用いる当該のエッチングは、たいていのケースでは１個〜５個のシリコンウェハを処理した後、薄いエピタキシャル層を部分的に堆積するケースでは１０個〜２０個のシリコンウェハを処理した後に行われる。ふつうは唯一のＨＣｌエッチング処理が行われるか、または１回のＨＣｌエッチング処理および短時間のサセプタコーティングが行われる。
エピタキシャルシリコンウェハを良好な全体的平坦度で製造することはきわめて困難である。なぜなら前述したように基板として通常、凹状に研磨されたシリコンウェハが用いられるからである。従来技術では、エピタキシプロセス後、エピタキシャルシリコンウェハの全体的平坦度および局所的平坦度は凹状に研磨されたシリコンウェハに比べて劣化する。このことは堆積されたエピタキシャル層そのものが所定の非平坦性を有することに関連している。
厚めのエピタキシャル層を凹状に研磨されたシリコンウェハに堆積し、この層の厚さを中心から縁へ向かって低下させれば、シリコンウェハの元の凹形状が補償され、全体的平坦度が改善されるであろう。ただしこの場合エピタキシャルシリコンウェハの重要な仕様、すなわちエピタキシャル層の均等性の限界値などが上方超過される可能性を回避できないので、この手段はシリコンウェハのエピタキシプロセスでは問題とならない。
欧州公開第２７２５３１号明細書 欧州公開第５８０１６２号明細書 独国特許第１９８３３２５７号明細書 独国特許第１９９３８３４０号明細書 独国公開第１００２５８７１号明細書
本発明の課題は、シリコンウェハをエピタキシコーティングする方法を提供し、エピタキシャルシリコンウェハの全体的平坦度を改善できるようにすることである。
この課題は、少なくとも前面の研磨された複数のシリコンウェハを用意し、用意されたシリコンウェハのそれぞれを順次にエピタキシリアクタ内のサセプタ上に載置してコーティングするエピタキシャルシリコンウェハの製造方法において、第１の水素流の水素雰囲気における第１のステップと低減された第２の水素流にエッチング剤を添加した雰囲気における第２のステップとで前処理し、続いて研磨面をエピタキシャルコーティングし、ウェハをエピタキシリアクタから取り出し、ここで所定数のエピタキシコーティングが終了するたびにサセプタのエッチング処理を行うことにより解決される。
本発明の方法ではまず少なくとも前面の研磨された複数のシリコンウェハが用意される。
このために従来技術にしたがって、有利にはチョクラルスキー法のるつぼ引き上げによって形成されたケイ素単結晶が公知の分離プロセス、有利には自由粒（スラリー）または結合粒のダイヤモンドワイヤのワイヤソーを介して複数のシリコンウェハへスライシングされる。
さらに機械的な処理ステップ、例えばシーケンシャルなシングルサイドグラインディングＳＳＧ、並列的なダブルウェハグラインディングＤＤＧまたはラッピングなどが行われる。
シリコンウェハのエッジおよび場合により存在する機械的マーク、例えば配向用のノッチまたはシリコンウェハ縁のほぼ直線状のフラット部も一般に面取り処理すなわちエッジノッチグラインディングにより処理される。
また洗浄ステップおよびエッチングステップを含む化学的処理ステップも行われる。
グラインディング・洗浄・エッチングステップの後、シリコンウェハの表面の平滑化が剥離研磨により行われる。シングルサイドポリシングＳＳＰではシリコンウェハの後面が処理中に接合剤接着、真空接着または粘着により支持プレート上に保持される。ダブルサイドポリシングＤＳＰではシリコンウェハは薄い歯付きウェハに緩く係合され、研磨布によってカバーされた上方および下方の研磨テーブルから浮き上がり、前面および後面が同時に研磨される。
続いてシリコンウェハの前面が有利にはベールなしで（schleierfrei）、例えばアルカリ性研磨剤を加えたソフト研磨布により研磨される。このステップで達成すべきシリコンウェハの平坦度に対して材料剥離は比較的小さく、有利には０．０５μｍ〜１．５μｍである。技術文献ではこのステップはＣＭＰ（化学的機械的研磨プロセス）と称されることが多い。
有利には、用意されたシリコンウェハは研磨ステップおよびエッチングステップによるエッジロールオフをシリコンウェハの外縁領域まで制限するために、凹状に研磨される。
用意されたシリコンウェハの全体的平坦度値ＧＢＩＲは通常、エッジ除外領域２ｍｍのとき０．３μｍ〜０．５μｍである。
研磨後、シリコンウェハに対し、従来技術にしたがって水系洗浄および乾燥が行われる。これは、複数のシリコンウェハをバッチとして同時に槽内でまたはスプレープロセスによって洗浄してもよいし、ウェハごとに個別に洗浄してもよい。
有利には、用意するシリコンウェハは単結晶ケイ素材料から成るウェハ、ＳＯＩ（"silicon-on-insulator"）ウェハ、歪みケイ素層を備えたシリコン（"strained silicon"）ウェハまたはｓＳＯＩ（"strained silicon-on-insulator"）ウェハである。ＳＯＩウェハ、ｓＳＯＩウェハまたは歪みケイ素層を備えたウェハの製造方法、例えばスマートカット法は従来技術から公知である。
既に研磨されているシリコンウェハは続いてエピタキシリアクタ内で個別に前処理される。この前処理は水素雰囲気における処理すなわちＨ２ベークおよび水素にエッチング剤を添加した雰囲気における処理を含み、有利にはそれぞれ温度範囲９５０℃〜１２００℃で行われる。
エッチング剤は有利には塩化水素ＨＣｌである。
水素雰囲気における前処理は、有利には水素流２０ｓｌｍ〜１００ｓｌｍ、特に有利には４０ｓｌｍ〜６０ｓｌｍで行われる。ここでｓｌｍとは標準リットル毎分（Standard Liter pro Minute）のことである。
水素雰囲気における前処理の持続時間は有利には０ｓ〜１２０ｓである。
水素にエッチング剤を添加した雰囲気における前処理は、有利には５Ｖｏｌ％〜２０Ｖｏｌ％の範囲の塩化水素ＨＣｌが水素に添加され、剥離速度０．０１μｍ／ｍｉｎ〜０．２μｍ／ｍｉｎで行われる。
さらに水素にエッチング剤を添加した雰囲気における前処理では、水素流はＨ２ベーク前処理に比べて格段に低減される。
有利には、水素流は０．５ｓｌｍ〜１０ｓｌｍまで低減される。
特に有利には、水素流は０．５ｓｌｍ〜５ｓｌｍまで低減される。
エピタキシャルシリコンウェハの全体的平坦度は、低減された水素流にエッチング剤を添加して行う前処理により改善することができる。
塩化水素によるエッチングステップで水素流を低減することにより、シリコンウェハの厚さは中心部分に比べて縁領域で著しく低減される。これによりシリコンウェハの凹状の初期ジオメトリが得られる。
水素流を５０ｓｌｍとし通常の塩化水素濃度で行うエッチング処理ではシリコンウェハの縁領域の材料剥離量の増大は観察されないのに対して、水素流を０．５ｓｌｍ〜１０ｓｌｍまで低減し塩化水素濃度を高めるエッチング処理では、処理の持続時間に応じて、シリコンウェハの縁領域の材料剥離量は１００ｎｍ〜３００ｎｍに達する。
したがって塩化水素エッチング処理では、シリコンウェハの縁領域での所望の材料剥離量に応じて、持続時間を１０ｓ〜１２０ｓとすると有利である。
本発明の特に有利な点は、シリコンウェハの前面が、前処理ステップに続くエピタキシャルケイ素層の堆積にとって最適な形状を有するということである。なぜならシリコンウェハの前処理により縁領域が平坦化され、シリコンウェハの凹状が少なくとも部分的に補償されるからである。
前処理ステップの後、エピタキシャル層は少なくともシリコンウェハの研磨された前面に堆積される。このためにキャリアガスとしての水素がソースガスとしてのシランソースに添加される。エピタキシャル層の堆積は使用されるシランソースに依存して温度範囲９００℃〜１２００℃で行われる。
有利には、シランソースとしてトリクロルシランＴＣＳが堆積温度範囲１０５０℃〜１１５０℃で使用される。
堆積されるエピタキシャル層の厚さは有利には０．５μｍ〜５μｍである。
エピタキシャル層の堆積後、エピタキシャルシリコンウェハはエピタキシリアクタから取り出される。
シリコンウェハへのエピタキシコーティングが所定回数行われるたびに、サセプタがエッチング剤、有利には塩化水素ＨＣｌで処理され、サセプタから例えばケイ素沈着物が除去される。
有利には、サセプタのエッチング処理はシリコンウェハのエピタキシコーティングが１回〜５回終了するたびに行われる。このときにはエピタキシャルシリコンウェハは取り出され、基板を載置されていないサセプタが塩化水素ＨＣｌで処理される。
有利には、ケイ素沈着物を除去するために、サセプタ表面のほか、プロセスチャンバ全体も塩化水素によって洗浄される。
有利には、サセプタのエッチング処理後、さらなるエピタキシプロセス前に、サセプタをケイ素でコーティングする。このようにすればエピタキシコーティングすべきシリコンウェハをサセプタ上に直接に載置しなくてよくなるので有利である。
また本発明の方法は、前面および後面を備えたシリコンウェハであって、少なくとも前面が研磨されており、少なくとも前面にエピタキシャル層が被着されており、エッジ除外領域２ｍｍに対して全体的平坦度値が０．０７μｍ〜０．３μｍとなるウェハの製造に適していることがわかっている。
少なくとも前面を研磨した後に水系洗浄が行われ、これにより上部に自然酸化物層の形成されたシリコンウェハは、続いてエピタキシリアクタ内で水素雰囲気における前処理にかけられ、自然酸化物が除去される。さらに、格段に低減された水素流に塩化水素を添加した雰囲気における第２の前処理ステップで意図的にシリコンウェハの縁領域のケイ素材料が除去される。これにより研磨されたシリコンウェハの凹状の初期ジオメトリが少なくとも部分的に補償され、平坦なジオメトリ形状が得られる。こうして前処理ステップが終了すると少なくとも前面にエピタキシャル層を備えたウェハが得られる。
本発明のエピタキシャルシリコンウェハを１ロット測定したところ、０．５ｓｌｍ〜１０ｓｌｍまで低減された水素流にエッチング剤を添加した雰囲気における前処理を持続時間１０ｓ〜１２０ｓ行った場合、エッジ除外領域２ｍｍに対して、それぞれ０．１１μｍ，０．１５μｍ，０．１７μｍ，０．２５μｍ，０．２９μｍの全体的平坦度値ＧＢＩＲが得られた。
有利には、本発明のシリコンウェハの全体的平坦度値ＧＢＩＲは０．０７μｍ〜０．２５μｍである。
水素流を５ｓｌｍ以下まで低減すると、エピタキシャルシリコンウェハの全体的平坦度値はさらに改善されることがわかっている。
本発明のエピタキシャルシリコンウェハを１ロット測定したところ、Ｈ２ベーク時の水素流５０ｓｌｍに比べて５ｓｌｍまで低減された水素流にエッチング剤を添加した雰囲気における前処理を行った場合、エッジ除外領域２ｍｍに対して０．０７μｍ，０．０９μｍ，０．１２μｍ，０．１４μｍの全体的平坦度値ＧＢＩＲが得られた（実施例を参照）。
したがってエピタキシャルシリコンウェハは有利にはエッジ除外領域２ｍｍのとき全体的平坦度値０．０７μｍ〜０．１５μｍを有する。
シリコンウェハは有利には、エピタキシャル層を備えた単結晶ケイ素材料から成るウェハ、ＳＯＩ（"silicon-on-insulator"）ウェハ、歪みケイ素層（"strained silicon"）を備えたウェハ、またはｓＳＯＩウェハ（"strained silicon-on-insulator"）である。
本発明のシリコンウェハの０．３μｍ以下のＧＢＩＲ値は次世代技術（ｈｐ４５テクノロジノード）および次々世代技術（ｈｐ３２テクノロジノード）用の出発材料への要求を満足している。
ここで本発明のシリコンウェハでは、サイズ２６×８ｍｍ２のパターンセグメントの部分領域について、同様にエッジ除外領域２ｍｍのとき、局所的平坦度値ＳＢＩＲｍａｘは０．１μｍ以下、有利には０．０５μｍ以下である。ここで３３６個のセグメントのうち５２個は"パーシャルサイト"である。これらの"パーシャルサイト"は有利にはＳＢＩＲｍａｘを求める際に考慮される。ＰＵＡ値は有利には１００％である。
従来技術によって製造され、前面をＣＭＰ研磨された径３００ｍｍのシリコンウェハにエピタキシャル層が堆積されている。エピタキシコーティングすべきシリコンウェハは凹状に研磨されており、凹状の初期ジオメトリおよびエッジロールオフを有する。
当該のシリコンウェハのエピタキシリアクタでの前処理では、まず水素流５０ｓｌｍの水素雰囲気における前処理が行われる。
続いて本発明により５ｓｌｍに低減された水素流に塩化水素を添加した雰囲気における前処理が行われる。この塩化水素を用いた前処理の持続時間は６０ｓである。
続いて堆積温度１１２０℃，トリクロルシラン流１７ｓｌｍでエピタキシャル層が堆積される。
プロセスの結果を以下に図１〜図６に則して説明する。ここで図２，図４，図６には円形のシリコンウェハのジオメトリが概略的に示されている。
図１には凹状に研磨されたシリコンウェハの径３００ｍｍ［半径−１４８ｍｍから＋１４８ｍｍ］に対する厚さのラインスキャンプロフィルが示されている。ここではエッジ除外領域２ｍｍを基礎とする。厚さは中心から縁へ向かって増大するが、縁では低減されている。
エッジ除外領域２ｍｍのとき全体的平坦度ＧＢＩＲは０．３μｍとなる。
図２には凹状に研磨されたシリコンウェハをサイズ２６×８ｍｍ２の３３６個の素子面すなわち"サイト"に分割したときのサイトジオメトリ値ＳＢＩＲが示されている。３３６個の素子面のうち５２個は"パーシャルサイト"である。エッジ除外領域２ｍｍ，ＦＱＡ２９６ｍｍ、全ての"パーシャルサイト"を考慮に入れるとすると、この場合、サイトジオメトリ最大値ＳＢＩＲｍａｘは０．１７４μｍとなる。
図３にはエピタキシャルシリコンウェハの径に対する厚さと凹状に研磨されたシリコンウェハの径に対する厚さとの差が示されている。厚さの差は中心から縁へ向かって低下し、縁領域で再び上昇する。これは堆積されたエピタキシャル層の実際の厚さには相応しないが、前処理ステップによる厚さの変化は考慮されている。シリコンウェハの縁ではエッチング剤を用いた前処理中に材料が剥離するので、これにより縁に堆積するケイ素は図３に示されているよりも格段に多くなっている。縁での材料剥離量は約１５０ｎｍ〜２００ｎｍであり、これは厚さ２．６μｍ±１．５％の均一なエピタキシャル層によって成長したものである。これによりエピタキシャル層の層厚さの均等性に対する仕様は維持される。
図４にはエピタキシャルシリコンウェハのＳＢＩＲ値が示されている。この図から凹状に研磨されたシリコンウェハに比べてサイトジオメトリ値が格段に改善されていることがわかる。ここではサイズ２６×８ｍｍ２の３３６個の"サイト"において、"パーシャルサイト"５２個、エッジ除外領域２ｍｍ、ＦＱＡ２９６ｍｍとしたとき、ＳＢＩＲｍａｘは０．０８６μｍである。
図５にはＣＭＰ研磨およびエピタキシャルコーティングされたシリコンウェハの径に対する厚さのラインスキャンプロフィルが示されている。この図から、エッジ除外領域２ｍｍのとき全体的平坦度値ＧＢＩＲが０．１２μｍとなり、凹状に研磨されたシリコンウェハに比べて全体的平坦度が格段に改善されていることがわかる。従来技術ではエピタキシコーティングによりシリコンウェハの平坦度が全体的にも局所的にも劣化してしまっていたので、こうした値はこれまで得られなかった。
図６には凹状に研磨されたシリコンウェハのＳＢＩＲ値とエピタキシャルシリコンウェハのＳＢＩＲ値との差分が素子面ごとに示されている。正の符号はＳＢＩＲ値の劣化を表し、負の符号はＳＢＩＲ値の改善を表している。特にエピタキシャルシリコンウェハの縁領域で局所的平坦度が改善されている。この改善は大幅に低減された水素流に塩化水素ＨＣｌを添加した雰囲気における前処理によるシリコンウェハ縁領域での平坦化によるものである。
凹状に研磨されたシリコンウェハの径に対する厚さのラインスキャンプロフィルである。 凹状に研磨されたシリコンウェハのＳＢＩＲ値を示す図である。 エピタキシャル層の径に対する厚さのラインスキャンプロフィルである。 エピタキシャルシリコンウェハのＳＢＩＲ値を示す図である。 エピタキシャルシリコンウェハの径に対する厚さのラインスキャンプロフィルである。 凹状に研磨されたウェハのＳＢＩＲ値とエピタキシャルシリコンウェハのＳＢＩＲ値との差分を素子面ごとに示す図である。

Claims (17)

  1. 少なくとも前面の研磨された複数のシリコンウェハを用意し、用意されたシリコンウェハのそれぞれを順次にエピタキシリアクタ内のサセプタ上に載置してコーティングする
    エピタキシャルシリコンウェハの製造方法において、
    第１の水素流の水素雰囲気における第１のステップと低減された第２の水素流にエッチング剤を添加した雰囲気における第２のステップとで前処理し、続いて研磨面をエピタキシャルコーティングし、ウェハをエピタキシリアクタから取り出し、ここで所定数のエピタキシコーティングが終了するたびにサセプタのエッチング処理を行う
    ことを特徴とするエピタキシャルシリコンウェハの製造方法。
  2. 前処理を温度範囲９５０℃〜１２００℃で行う、請求項１記載の方法。
  3. 水素雰囲気に添加するエッチング剤は塩化水素である、請求項１または２記載の方法。
  4. 第１の水素流での水素雰囲気における前処理では、水素流は２０ｓｌｍ〜１００ｓｌｍであり、処理の持続時間は０ｓ〜１２０ｓである、請求項１から３までのいずれか１項記載の方法。
  5. 水素流は４０ｓｌｍ〜６０ｓｌｍである、請求項４記載の方法。
  6. 低減された第２の水素流にエッチング剤を添加した雰囲気における前処理では、水素流は０．５ｓｌｍ〜１０ｓｌｍであり、処理の持続時間は１０ｓ〜１２０ｓである、請求項１から５までのいずれか１項記載の方法。
  7. 水素流は０．５ｓｌｍ〜５ｓｌｍである、請求項６記載の方法。
  8. エピタキシコーティングを、トリクロルシランを用いて堆積温度１０５０℃〜１１５０℃で行う、請求項１から７までのいずれか１項記載の方法。
  9. １回〜５回のエピタキシコーティング後にエッチング剤として塩化水素を用いたサセプタのエッチング処理を行う、請求項１から８までのいずれか１項記載の方法。
  10. エッチング剤を用いた処理後にサセプタをケイ素によりコーティングする、請求項１から９までのいずれか１項記載の方法。
  11. 用意するシリコンウェハは単結晶ケイ素材料から成るウェハ、ＳＯＩ（"silicon-on-insulator"）ウェハ、歪みケイ素層（"strained silicon"）を備えたシリコンウェハまたはｓＳＯＩ（"strained silicon-on-insulator"）ウェハである、請求項１から１０までのいずれか１項記載の方法。
  12. 前面および後面を備えたシリコンウェハにおいて、
    少なくとも前面が研磨されており、少なくとも前面にエピタキシャル層が被着されており、エッジ除外領域２ｍｍに対して全体的平坦度値ＧＢＩＲが０．０７μｍ〜０．３μｍである
    ことを特徴とするシリコンウェハ。
  13. 全体的平坦度値ＧＢＩＲが０．０７μｍ〜０．２５μｍである、請求項１２記載のウェハ。
  14. 全体的平坦度値ＧＢＩＲが０．０７μｍ〜０．１５μｍである、請求項１３記載のウェハ。
  15. サイズ２６×８ｍｍ２のパターンセグメントである部分領域について，エッジ除外領域２ｍｍに対して局所的平坦度最大値ＳＢＩＲｍａｘが０．１μｍ以下である、請求項１２から１４までのいずれか１項記載のウェハ。
  16. 局所的平坦度最大値ＳＢＩＲｍａｘが０．０５μｍ以下である、請求項１５記載のウェハ。
  17. シリコンウェハはエピタキシャル層を備えた単結晶ケイ素材料から成るウェハ、ＳＯＩウェハ、歪みケイ素層を備えたシリコンウェハまたはｓＳＯＩウェハである、請求項１２から１６までのいずれか１項記載のウェハ。
JP2006253246A 2005-09-22 2006-09-19 エピタキシャルシリコンウェハの製造方法 Active JP4877628B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005045339.2 2005-09-22
DE102005045339A DE102005045339B4 (de) 2005-09-22 2005-09-22 Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben

Publications (2)

Publication Number Publication Date
JP2007084428A true JP2007084428A (ja) 2007-04-05
JP4877628B2 JP4877628B2 (ja) 2012-02-15

Family

ID=37852463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006253246A Active JP4877628B2 (ja) 2005-09-22 2006-09-19 エピタキシャルシリコンウェハの製造方法

Country Status (7)

Country Link
US (2) US7579261B2 (ja)
JP (1) JP4877628B2 (ja)
KR (2) KR100829879B1 (ja)
CN (1) CN1936110B (ja)
DE (1) DE102005045339B4 (ja)
SG (2) SG163607A1 (ja)
TW (1) TWI296130B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206516A (ja) * 2008-02-26 2009-09-10 Siltronic Ag シリコンウェハ中の制御されたエッジ厚さ
JP2010166048A (ja) * 2009-01-14 2010-07-29 Siltronic Ag エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法
JP2010199583A (ja) * 2009-02-25 2010-09-09 Siltronic Ag エピタキシャル被覆されたシリコンウェハの製造方法
CN101894743A (zh) * 2009-05-20 2010-11-24 硅电子股份公司 经外延涂覆的硅晶片的制造方法
JP2011018725A (ja) * 2009-07-08 2011-01-27 Sumco Corp エピタキシャルウェーハおよびその製造方法
JP2013153181A (ja) * 2009-03-04 2013-08-08 Siltronic Ag エピタキシャル被覆されたシリコンウェハ及びエピタキシャル被覆されたシリコンウェハの製造方法
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932247B2 (en) * 2004-11-15 2011-04-26 Glaxo Group Limited M3 muscarinic acetylcholine receptor antagonists
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP5301802B2 (ja) * 2007-09-25 2013-09-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハの製造方法
US8304316B2 (en) * 2007-12-20 2012-11-06 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US20090215202A1 (en) * 2008-02-26 2009-08-27 Siltronic Corporation Controlled edge resistivity in a silicon wafer
TWI483350B (zh) * 2008-03-21 2015-05-01 Shinetsu Chemical Co SOI wafer manufacturing method and glass cleaning method
DE102008026784A1 (de) 2008-06-04 2009-12-10 Siltronic Ag Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
US8080464B2 (en) * 2009-12-29 2011-12-20 MEMC Electronics Materials, Inc, Methods for processing silicon on insulator wafers
JP5521561B2 (ja) * 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
PL213291B1 (pl) * 2010-06-07 2013-02-28 Inst Tech Material Elekt Sposób wytwarzania grafenu
DE102012202099A1 (de) 2012-02-13 2013-08-14 Siltronic Ag Verfahren zum Abkühlen von Scheiben aus Halbleitermaterial
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
DE102015205719B4 (de) * 2015-03-30 2022-08-18 Siltronic Ag Verfahren zum Beschichten von Halbleiterscheiben
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
CN107532327B (zh) * 2015-05-11 2019-12-17 住友电气工业株式会社 碳化硅单晶衬底、碳化硅半导体器件以及制造碳化硅半导体器件的方法
DE102015220924B4 (de) 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102015225663A1 (de) 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
DE102017210423A1 (de) 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102017210450A1 (de) 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
JP7306234B2 (ja) * 2019-11-19 2023-07-11 株式会社Sumco ウェーハの研磨方法及びシリコンウェーハ
CN118136497A (zh) * 2024-05-08 2024-06-04 西安奕斯伟材料科技股份有限公司 外延硅晶圆及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144751A (ja) * 1991-11-22 1993-06-11 Sony Corp 半導体エピタキシヤル基板の製造方法
JP2001168046A (ja) * 1999-09-17 2001-06-22 Applied Materials Inc シリコン膜表面仕上のための装置及び方法
JP2002043230A (ja) * 2000-07-25 2002-02-08 Mitsubishi Materials Silicon Corp 半導体ウェーハおよびその製造方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0272531B1 (en) 1986-12-08 1991-07-31 Sumitomo Electric Industries Limited Surface grinding machine
US4874464A (en) 1988-03-14 1989-10-17 Epsilon Limited Partnership Process for epitaxial deposition of silicon
JPH0615565A (ja) 1991-12-18 1994-01-25 Shin Etsu Handotai Co Ltd ウエーハ自動ラッピング装置
DE4224395A1 (de) 1992-07-23 1994-01-27 Wacker Chemitronic Halbleiterscheiben mit definiert geschliffener Verformung und Verfahren zu ihrer Herstellung
US6030887A (en) * 1998-02-26 2000-02-29 Memc Electronic Materials, Inc. Flattening process for epitaxial semiconductor wafers
JPH11354525A (ja) 1998-06-11 1999-12-24 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
DE19833257C1 (de) 1998-07-23 1999-09-30 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
US20010001384A1 (en) 1998-07-29 2001-05-24 Takeshi Arai Silicon epitaxial wafer and production method therefor
US6478883B1 (en) 1998-08-31 2002-11-12 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer, epitaxial silicon wafer, and methods for producing them
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
DE19927527B4 (de) * 1999-06-16 2007-02-08 Siltronic Ag Verfahren zur naßchemischen Behandlung einer Halbleiterscheibe
US20020142170A1 (en) 1999-07-28 2002-10-03 Sumitomo Metal Industries, Ltd. Silicon single crystal, silicon wafer, and epitaxial wafer
DE19938340C1 (de) 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP2001068477A (ja) 1999-08-27 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハ
JP2001068420A (ja) 1999-08-30 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハの製造方法
DE19960823B4 (de) * 1999-12-16 2007-04-12 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung
US6827638B2 (en) * 2000-01-31 2004-12-07 Shin-Etsu Handotai Co., Ltd. Polishing device and method
DE10025871A1 (de) 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
JP3804869B2 (ja) 2000-07-26 2006-08-02 住友建機製造株式会社 アスファルトフィニッシャの油圧制御装置
JP4605876B2 (ja) 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP2003163216A (ja) 2001-09-12 2003-06-06 Wacker Nsce Corp エピタキシャルシリコンウエハおよびその製造方法
JP2003100855A (ja) 2001-09-27 2003-04-04 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハ処理装置、シリコン単結晶ウェーハおよびシリコンエピタキシャルウェーハの製造方法
JP2003124219A (ja) 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
JP4656788B2 (ja) 2001-11-19 2011-03-23 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP4465141B2 (ja) 2002-01-25 2010-05-19 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP2003309707A (ja) 2002-04-16 2003-10-31 Canon Inc 画像読取装置
JP2003318109A (ja) 2002-04-22 2003-11-07 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
CN1477744A (zh) * 2002-08-19 2004-02-25 乐金电子(天津)电器有限公司 家庭网络系统耗电量控制方法
JP3885692B2 (ja) 2002-08-28 2007-02-21 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
US6905771B2 (en) 2002-11-11 2005-06-14 Sumitomo Mitsubishi Silicon Corporation Silicon wafer
JP4708697B2 (ja) 2002-11-11 2011-06-22 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ
JP2004165489A (ja) 2002-11-14 2004-06-10 Sumitomo Mitsubishi Silicon Corp エピタキシャルシリコンウェーハとその製造方法並びに半導体装置
JP4344517B2 (ja) 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
DE10316214A1 (de) * 2003-04-09 2004-11-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Gaschemisches Verfahren zum in-situ-Dekorieren von Kristalldefekten
JP2004335528A (ja) 2003-04-30 2004-11-25 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP4292872B2 (ja) 2003-05-29 2009-07-08 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP4215572B2 (ja) 2003-06-17 2009-01-28 富士電機ホールディングス株式会社 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
EP1643544A4 (en) 2003-06-26 2009-07-01 Shinetsu Handotai Kk METHOD FOR MANUFACTURING EPITAXIAL SILICON WAFER AND EPITAXIAL SILICON WAFER
JP4423903B2 (ja) 2003-07-17 2010-03-03 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP4228914B2 (ja) 2003-12-26 2009-02-25 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
DE102004054566B4 (de) 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144751A (ja) * 1991-11-22 1993-06-11 Sony Corp 半導体エピタキシヤル基板の製造方法
JP2001168046A (ja) * 1999-09-17 2001-06-22 Applied Materials Inc シリコン膜表面仕上のための装置及び方法
JP2002043230A (ja) * 2000-07-25 2002-02-08 Mitsubishi Materials Silicon Corp 半導体ウェーハおよびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206516A (ja) * 2008-02-26 2009-09-10 Siltronic Ag シリコンウェハ中の制御されたエッジ厚さ
JP2010166048A (ja) * 2009-01-14 2010-07-29 Siltronic Ag エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法
KR101206646B1 (ko) 2009-01-14 2012-11-29 실트로닉 아게 에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법
JP2013016841A (ja) * 2009-01-14 2013-01-24 Siltronic Ag エピタキシコーティングされたシリコンウェーハ及びエピタキシコーティングされたシリコンウェーハの製造法
JP2010199583A (ja) * 2009-02-25 2010-09-09 Siltronic Ag エピタキシャル被覆されたシリコンウェハの製造方法
JP2013153181A (ja) * 2009-03-04 2013-08-08 Siltronic Ag エピタキシャル被覆されたシリコンウェハ及びエピタキシャル被覆されたシリコンウェハの製造方法
CN101894743A (zh) * 2009-05-20 2010-11-24 硅电子股份公司 经外延涂覆的硅晶片的制造方法
JP2011018725A (ja) * 2009-07-08 2011-01-27 Sumco Corp エピタキシャルウェーハおよびその製造方法
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法

Also Published As

Publication number Publication date
KR20070033888A (ko) 2007-03-27
US20090261456A1 (en) 2009-10-22
CN1936110B (zh) 2010-06-09
KR100828623B1 (ko) 2008-05-09
KR20080009040A (ko) 2008-01-24
DE102005045339A1 (de) 2007-04-05
US20070066036A1 (en) 2007-03-22
TW200713429A (en) 2007-04-01
SG163607A1 (en) 2010-08-30
TWI296130B (en) 2008-04-21
CN1936110A (zh) 2007-03-28
JP4877628B2 (ja) 2012-02-15
SG131055A1 (en) 2007-04-26
US7935614B2 (en) 2011-05-03
KR100829879B1 (ko) 2008-05-19
DE102005045339B4 (de) 2009-04-02
US7579261B2 (en) 2009-08-25

Similar Documents

Publication Publication Date Title
JP4877628B2 (ja) エピタキシャルシリコンウェハの製造方法
JP5719815B2 (ja) エピタキシコーティングされたシリコンウェーハの製造法
JP4723446B2 (ja) エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法
JP4589283B2 (ja) エピタキシャルシリコンウェハの製造方法
JP5216794B2 (ja) エピタキシャル被覆されたシリコンウェハの製造方法
JP4948628B2 (ja) エピタキシャルに被覆されたシリコンウェハの製造方法
WO2006070556A1 (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
SG177026A1 (en) Method for producing epitaxially coated silicon wafers

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101210

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101227

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110930

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20111007

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111116

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111118

R150 Certificate of patent or registration of utility model

Ref document number: 4877628

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250