KR20070012230A - 캐리어 내의 반도체 웨이퍼를 양면 가공하는 방법, 캐리어및 상기 방법으로 제조되는 반도체 웨이퍼 - Google Patents

캐리어 내의 반도체 웨이퍼를 양면 가공하는 방법, 캐리어및 상기 방법으로 제조되는 반도체 웨이퍼 Download PDF

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Abstract

본 발명은 반도체 웨이퍼의 양면을 가공하는 방법 및 캐리어에 관한 것으로, 반도체 웨이퍼가 캐리어에 형성된 컷아웃에 탑재되어 안내되면서 반도체의 전면과 후면으로부터 동시에 재료를 제거함으로써 목표 두께로 반도체 웨이퍼의 두께가 감소된다. 상기 방법에서, 반도체 웨이퍼는, 그 두께가 캐리어 본체보다 얇고 반도체 웨이퍼를 보호하기 위해 캐리어에 형성된 컷아웃에 정렬시키는 데 사용되는 인레이보다 두꺼울 때까지 가공된다. 캐리어는 반도체 웨이퍼의 가공 기간 내내 캐리어 본체와 인레이가 상이한 두께를 가지며, 그 두께 차가 20∼70 ㎛인 것을 특징으로 한다. 본 발명은 또한, 양면이 폴리싱되었고, 전면, 후면 및 에지(R)를 가지며, 사이트 영역이 26×8 mm인 그리드를 기준으로, SFQRmax로 표현된 전면의 국소적 평탄도가 R-2 mm의 에지 제외부에 대해 50 nm 미만이고 R-1 mm의 에지 제외부에 대해 115 nm 미만인 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼, 캐리어, 인레이, 국소적 평탄도, 글로벌 평탄도, 에지 제외부, 컷아웃, 폴리싱

Description

캐리어 내의 반도체 웨이퍼를 양면 가공하는 방법, 캐리어 및 상기 방법으로 제조되는 반도체 웨이퍼{METHOD FOR MACHINING A SEMICONDUCTOR WAFER ON BOTH SIDES IN A CARRIER, CARRIER AND A SEMICONDUCTOR WAFER PRODUCED BY THE METHOD}
도 1은 3개의 반도체 웨이퍼를 지지하기 위한 컷아웃(cutout)을 구비한 전형적인 캐리어의 평면도이다.
도 2는 반도체 웨이퍼, 인레이 및 캐리어 본체의 상대적 위치를 나타내는 확대 상세도이다.
도 3은 2개의 폴리싱 플레이트 사이에 설치된 캐리어 본체, 인레이 및 반도체 웨이퍼의 단면도이다.
본 발명은, 반도체 웨이퍼가 캐리어의 컷아웃(cutout)에 탑재되어 안내되면서 반도체 웨이퍼의 전면과 후면으로부터 동시에 재료를 제거함으로써 반도체 웨이퍼가 목표 두께로 감소되는, 반도체 웨이퍼의 가공 방법에 관한 것이다. 이 형태의 방법은 특히 반도체 웨이퍼의 양면 폴리싱(polishing) 및 래핑(lapping)에 이용된다. 캐리어는 가공이 진행되는 동안 하나 이상의 반도체 웨이퍼를 지지하고 인 도하기 위해 사용된다. 반도체 웨이퍼를 보호하기 위해, 반도체 웨이퍼가 가공되는 동안 놓여 있는 캐리어의 컷아웃은 인레이(inlay)로 라이닝되어 있다. 이 형태의 캐리어는 캐리어 본체 및 하나 이상의 인레이로 형성되어 있다.
특허 문헌 US-6,454,635에 따르면, 가공하는 동안 인레이의 두께가 마모로 인해 캐리어 본체의 두께보다 얇아지는 경우에는 반도체 웨이퍼가 에지 영역에서 비드형(bead-like)으로 두꺼워진 부분을 갖게 된다.
특허 문헌 US-2004/0235401에는 캐리어에 대한 설명이 포함되어 있는데, 여기서 캐리어의 인레이는 캐리어 본체의 두께보다 20 ㎛ 이상 더 두껍다. 이것은 반도체를 가공하는 동안 반도체 웨이퍼를 오염시키게 되는 금속이 캐리어 본체에서 방출되는 것을 방지하기 위해서이다.
특허 문헌 JP-05-177539 A는 반도체 웨이퍼의 양면 폴리싱을 제안하고 있는데, 이에 따르면, 가공하고자 하는 반도체 웨이퍼의 두께(t), 캐리어의 두께(T) 및 반도체 웨이퍼의 폴리싱 천(cloth) 내부로의 침투 깊이(x)는 서로 부등식: T-2x＜t＜T+2x을 만족시킨다. 상기 방법은 특히, 단면이 오목하고, 후속되는 단면 폴리싱에 의해 특히 평탄한 전면이 형성될 수 있는 반도체 웨이퍼를 제조하는 데 이용할 수 있다.
반도체 웨이퍼의 전면의 가능한 한 양호한 평탄도에 대한 요구가 반도체 웨이퍼의 에지 영역에서도 충족됨으로써, 에지 영역도 전자 부품을 구성하는 데 사용될 수 있도록 하는 것이 바람직하다.
반도체 웨이퍼의 전면의 국소적 평탄도는 일반적으로 SFQRmax 값으로 표시된다. 이를 위해 전면의 영역을 에지 제외부를 고려하여 사이트로 분할하고, 기준 평면으로부터의 플러스-마이너스 편차를 결정하는데, 기준 평면은 각 사이트에 대해 오차 제곱 최소화(error square minimization)에 의해 결정된다. SFQRmax 값(Site Frontside Site-Least-Square Range)은 사이트들 100%가 벗어나지 않는 편차를 나타낸다.
본 발명의 목적은, 기술적 관점에서 비교적 간단하고, 현재와 미래 세대의 전자 부품 제조를 위한 파라미터에 부과되는 요구를 에지 영역에서도 만족시키는, 전면의 국소적 평탄도를 가진 반도체 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명의 목적은, 반도체 웨이퍼가 캐리어의 컷아웃 내에 탑재되어 안내되면서 반도체 웨이퍼의 전면과 후면으로부터 동시에 재료를 제거함으로써 상기 반도체 웨이퍼가 목표 두께로 감소되는, 반도체 웨이퍼의 가공 방법으로서, 상기 반도체 웨이퍼의 두께가 캐리어 본체보다 얇고, 상기 반도체 웨이퍼를 보호하기 위해 상기 캐리어의 컷아웃에 정렬시키는 데 사용되는 인레이보다 두꺼워질 때까지 상기 반도체 웨이퍼를 가공하는 것을 특징으로 하는 반도체 웨이퍼의 가공 방법에 의해 달성된다.
본 발명의 주된 응용 분야는 반도체 웨이퍼, 특히 부분적으로 또는 온전히 실리콘으로 이루어진 웨이퍼의 양면 폴리싱이다.
본 발명은 또한, 양면이 폴리싱되었고, 전면, 후면 및 에지(R)를 가지며, 사이트 영역이 26×8 mm인 그리드를 기준으로 SFQRmax로 표현된 전면의 국소적 평탄도가 R-2 mm의 에지 제외부에 대해 50 nm 미만이고 R-1 mm의 에지 제외부에 대해 115 nm 미만인, 반도체 웨이퍼에 관한 것이다.
직경이 200 mm 이상이고, 국소적 평탄도 SFQRmax가 에지 영역이 표시된 위치까지 표시된 값을 가진 반도체 웨이퍼는 이제까지 얻을 수 없었다.
놀랍게도, 그러한 반도체 웨이퍼를 상기 방법에 따라 양면 폴리싱을 행함으로써 얻을 수 있게 되었다. 공지된 방법과 달리, 상기 반도체 웨이퍼는 본 발명의 일부를 이루는 캐리어 내에 위치하며, 캐리어 본체 및 인레이는 반도체 웨이퍼를 가공하는 기간 내내 상이한 두께를 가지며, 캐리어 본체는 인레이의 두께보다 두껍고, 그 두께 차는 20∼70 ㎛이다.
본 발명은 반도체 웨이퍼의 전면의 에지 영역에서도 우수한 국소적 평탄도를 달성할 수 있기 위해서는 두 가지 조건이 동시에 충족되어야 한다는 발견에 기초한다. 첫째로, 반도체 웨이퍼의 양면 가공은 캐리어 본체보다 얇은 가공된 웨이퍼를 형성해야 한다. 그 두께 차(반도체 웨이퍼의 목표 두께 - 캐리어 본체의 두께)는 ＜0 내지 -6 ㎛, 바람직하게는 1- 내지 -5 ㎛ 범위이다. 둘째로, 반도체 웨이퍼와 캐리어 본체 사이에는 캐리어 본체보다 얇은 인레이가 존재해야 한다. 이 제2의 요건은 특히 전술한 특허 문헌 US-6,454,635호에 따라 불리한 것으로 간주되기 때 문에 놀라운 사실이다. 두께 차(캐리어 본체의 두께 - 인레이의 두께)는 바람직하게 20∼70 ㎛, 특히 바람직하게는 30∼60 ㎛이다.
본 발명의 보다 상세한 사항은 이하에서, 300 mm의 직경을 가진 실리콘 반도체 웨이퍼를 양면 폴리싱하는 실시예를 기초로 도면을 참조하여 설명한다.
본 발명은 기존 설비에서 반도체 웨이퍼를 양면 폴리싱하는 기존의 방법을 이용하여 수행될 수 있다. 상기 설비는 하나 이상의 캐리어용으로 설계될 수 있다. 처리량의 증가를 위해서는, 예로서 특허 문헌 DE-100 07 390 A1에 기재된 바와 같이 복수의 캐리어가 바람직하고, 여기서 캐리어는 설비의 중심 주위로 행성 궤도(planetary orbit) 상에서 이동한다. 상기 설비는 하부 및 상부 폴리싱 플레이트를 포함하고, 이들 플레이트는 수평 면에서 자유롭게 회전할 수 있으며 폴리싱 천으로 피복되어 있다. 폴리싱되는 동안, 반도체 웨이퍼는 캐리어의 컷아웃 내에, 2개의 폴리싱 플레이트 사이에 위치하고, 상기 플레이트는 폴리싱 연마제가 연속적으로 공급되는 상태에서 회전하면서 소정의 폴리싱 압력을 반도체 웨이퍼에 인가한다. 이에 따라 캐리어도, 바람직하게는 캐리어의 외주에 있는 치상 돌기(tooth)에 체결된 회전 핀형 휠(rotating pinned wheel)을 통해 이동하게 된다.
도 1은 3개의 반도체 웨이퍼를 지지하는 컷아웃(1)을 구비한 전형적 캐리어의 평면도이다. 컷아웃의 외주에는 파손되기 쉬운 반도체 웨이퍼의 에지를, 특히 캐리어 본체(3)로부터 방출되는 금속으로부터 보호하기 위한 인레이(2)가 설치되어 있다. 캐리어 본체(3)는, 예를 들면, 금속, 세라믹, 플라스틱, 섬유 보강 플라스틱, 또는 플라스틱이나 다이아몬드형 탄소층(diamond-like carbon layer; DLC layer)으로 코팅된 금속으로 이루어질 수 있다. 그러나, 스틸이 바람직하고, 스테인리스 크롬강이 특히 바람직하다. 컷아웃(1)은 직경이 200 mm 이상, 바람직하게는 300 mm 이상이고 두께가 500∼1,000 ㎛인 반도체 웨이퍼를 홀수개 지지하도록 설계되는 것이 바람직하다.
또한, 캐리어 본체(3)의 표면은, 캐리어 본체, 반도체 웨이퍼 및 상하 폴리싱 천 사이에 폴리싱 연마제가 분배되는 것을 촉진하도록 반도체 웨이퍼의 전면, 후면 또는 양면에 설치되는 것이 바람직하다. 도 1에 도시된 개구부(4) 대신에 또는 개구부(4)에 추가로, 캐리어 본체의 표면(전면 및/또는 후면)에는 직교형 트렌치 패턴(orthogonal trench pattern)(XY-패턴), 마름모꼴(rhomboid) 패턴, 스트립(strip) 패턴, 방사상 발산광(radially diverging ray) 패턴, 또는 그 밖의 패턴 형태로 배열되는 구조체(10)를 설치할 수 있다. 상기 구조체(10)의 깊이는 1∼200 ㎛ 범위인 것이 바람직하고, 20∼100 ㎛ 범위인 것이 특히 바람직하다. 상기 구조체의 폭은 0.2∼10 mm 범위인 것이 바람직하고, 2∼5 mm 범위인 것이 특히 바람직하다.
인레이(2)는 폴리비닐 클로라이드(PVC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리아미드(PA), 폴리스티렌(PS), 폴리비닐리덴 디플루오라이드(PVDF), 아라미드 또는 기타 플루오로하이드로카본으로부터 유도된 폴리머와 같은 플라스틱으로 이루어지는 것이 바람직하다. 그 중에도 PA, 아라미드 및 PVDF를 사용하는 것이 특히 바람직하다. 인레이는 정기적으로, 특히 일정 수준까지 마모되었을 때 교체해야 한다. 인레이는 고정 상태 또는 이완된 상태로 캐리어 본체에 연결되어 있고, 이 를 위해서 예를 들면 컷아웃에 접착 방식으로 결합되거나 사출 성형되어 설치될 수 있다. 또한 인레이는 천으로 정기적으로 세정하는 것이 바람직하다.
최신 설비의 폴리싱 플레이트는 3개 이상, 바람직하게는 5개의 캐리어를 탑재할 수 있는 충분한 면적을 가진다. 하나의 폴리싱 가동에 사용되는 캐리어 본체의 두께 및 캐리어 본체의 군은 가능한 한 균일해야 한다. 따라서, 예를 들어 13개 지점에서 측정을 수행하는 센서를 이용하여 측정한 캐리어 본체의 두께 변동은 5 ㎛ 이하인 것이 바람직하고, 2.5 ㎛ 이하인 것이 특히 바람직하다. 캐리어의 군 내에서, 캐리어 본체의 13개 측정 지점으로부터 얻어진 평균 두께의 변동은 3 ㎛ 이하인 것이 바람직하고, 2 ㎛ 이하인 것이 특히 바람직하다.
도 2로부터 알 수 있는 바와 같이, 반도체 웨이퍼(W)와 인레이(2)의 인접한 내측 에지 사이에는 갭(5)이 있어서, 반도체 웨이퍼(W)는 컷아웃(1) 내에서 자유롭게 이동 가능하며, 그 폭은 0.1∼2 mm인 것이 바람직하고, 0.5∼1 mm인 것이 특히 바람직하다. 인레이(2)의 방사상 폭은 내측 에지(6)로부터 외측 에지(7)까지 측정했을 때, 2∼10 mm인 것이 바람직하고, 2∼4 mm인 것이 특히 바람직하다. 또한, 캐리어 본체는 인레이의 결합을 향상시키기 위해서, 컷아웃의 외주에 프로파일되는 것이 바람직하고, 비둘기 꽁지형 프로파일(dovetail profile)을 갖는 것이 특히 바람직하다. 인레이를 제조하기 위해서는, 예를 들면 성형 몰드 내에 플라스틱을 주입하는데, 성형 몰드는, 프로파일에 의해 이미 설정된 공간을 플라스틱이 완전히 채우고, 폴리싱이 진행되는 동안 파손되기 쉬운 반도체 웨이퍼를 보호하는 동시에 캐리어 본체(3)와 폴리싱 플레이트들 중 하나 사이에서 반도체 웨이퍼가 빠져 나오 지 않도록 보장하는 스무스한 내측 에지(6)를 형성하도록 설계되는 것이 바람직하다.
도 3은 본 발명의 목적을 달성하는 데 요구되는 특징을 나타내는 것으로, 캐리어 본체(3)는 인레이(2)보다 두꺼우며, 그 두께의 차는 20∼70 ㎛, 특히 바람직하게는 30∼60 ㎛이다. 또한, 인레이(2)는 중앙에 배열되어 상부 및 하부 폴리싱 플레이트(8, 9)로부터 동일한 거리에 위치하는 것이 바람직하다. 그러나, 이러한 배열로부터 변화를 줄 수도 있으며, 특히 예를 들면, 비대칭 에지 프로파일을 가진 반도체 웨이퍼를 폴리싱할 때 일어날 수 있는 바와 같이, 다른 배열이 이점을 가져올 경우에 그러하다. 도 3은 반도체 웨이퍼(W)를 목표 두께로 폴리싱하여 폴리싱이 완료되어 있는 상태를 나타낸다. 본 발명에 따르면, 반도체 웨이퍼(W)는 캐리어 본체(3)의 두께보다 얇고 인레이(2)의 두께보다 두꺼운 목표 두께로 폴리싱된다. 두께 차(반도체 웨이퍼의 목표 두께 - 캐리어 본체의 두께)는 바람직하게 0 미만 내지 -6 ㎛, 특히 바람직하게는 -1 내지 -5 ㎛이다.
본 발명의 성공적 달성은 이하에 제시하는 종래 기술과의 비교로부터 명백해질 것이다.
비교예(C)와 실시예(E)는, Peter Wolters(Rendsburg)사 제품인 Type AC 2000 설비를 사용하여, 직경이 300 mm이고 가공 전 두께가 800∼805 ㎛인 실리콘 웨이퍼를 양면 폴리싱하는 것에 관한 것이다.
상기 실리콘 웨이퍼는 종래 기술에 따라, 단결정의 소잉(sawing) 공정, 에지 라운딩(rounding) 공정, 표면 연마 공정, 질산과 플루오르화수소산의 농축 혼합물 중에서의 에칭 공정 및 에지 폴리싱 공정에 의해 제조되었다.
양면 폴리싱용으로는, 폴리에틸렌 섬유로 보강되고, Shore A 경도가 약 80인 상업적으로 입수 가능한 폴리우레탄 폴리싱 천, 및 고체 SiO2 함량이 4 중량%이고 pH가 11인 폴리싱액을 사용했다. 폴리싱 플레이트의 접촉 압력은 0.15 bar였고 온도는 38℃였다. 이 경우, 실리콘 웨이퍼의 전면은 하부 폴리싱 플레이트를 향하도록 설치되었다.
세 가지 군의 캐리어(타입 1 내지 3)를 폴리싱용으로 활용했다. 모든 세 가지 타입의 캐리어의 캐리어 본체는 스테인리스 크롬강으로 만들어졌고, 폴리싱된 표면을 가졌으며, 타입 3의 캐리어 세트는 추가로 DLC로 코팅되었다. 캐리어 본체 각각은 원형 경로 상에 규칙적인 간격으로 배열되고 플라스틱 인레이와 정렬된 3개의 원형 컷아웃을 가졌다.
폴리싱된 반도체 웨이퍼의 전면의 국소적 평탄도를 ADE사 제품인 AFS 3220을 사용하여 측정했다.
표 1에서 알 수 있는 바와 같이, 타입 2 및 3의 캐리어가 본 발명에 따라 설계된 것이다. 타입 1 캐리어의 경우, 두께 차(캐리어 본체의 두께 - 인레이의 두께)는 본 발명에 의해 커버되는 범위를 벗어나는 크기였다. 전면의 국소적 평탄도는 본 발명에 따라 제조된 반도체 웨이퍼의 경우에 한하여 50 nm 미만으로, 요구되는 SFQRmax 범위 내였다. 또한, 이들 반도체 웨이퍼의 GBIR(Global Backside Ideal Range)로 표현한 후면 기준 글로벌 평탄도를 ADE사 제품인 Type AFS 3220 측정 기 기를 사용하여 측정했는데, 그 값은 에지 제외부 R-2 mm 및 R-1 mm에서 모두 0.800 ㎛ 미만이었다.
[표 1]
타입 dLSK dE dLSK-dE dZ-dLSK SFQRmax 2 SFQRmax 1 GBIR
[㎛] [㎛] [㎛] [㎛] [nm] [nm] [㎛]
C1 1 769 770 -1 -1.7 83 101 1.03±0.13
C2 1 769 768 1 -1.1 63 82 0.75±0.06
C3 1 769 768 1 +3.8 50 72 0.52±0.03
E1 2 769 717 52 -3.0 42 82 0.75±0.06
E2 2 769 717 52 -2.1 44 72 0.51±0.06
E3 2 769 717 52 -0.1 48 103 0.35±0.03
C4 2 769 717 52 +3.3 58 146 0.38±0.03
E4 3 773 724 49 -4.8 45 114 0.77±0.04
E5 3 773 724 49 -4.0 42 112 0.57±0.02
C5 3 773 730 43 -7.0 57 -- 0.80±0.04
C6 3 773 730 43 -8.0 61 -- 0.73±0.03
GBIR 값은 에지 제외부 1 mm와 2 mm에 있어서 동일하다.
상기 표에 사용된 약어의 의미는 아래와 같다:
dLSK : 캐리어 본체의 두께,
dE : 인레이의 두께,
DZ : 실리콘 웨이퍼의 목표 두께,
SFQRmax 2 : 에지 제외부 2 mm, 336 사이트(전체 및 부분 사이트) 및 사이트 면적 26×8 mm에서의 국부적 평탄도,
SFQRmax 1 : 에지 제외부 1 mm, 342 사이트(전체 및 부분 사이트) 및 사이트 면적 26×8 mm에서의 국부적 평탄도,
GBIR(Global Backside Ideal Range) : 에지 제외부 2 mm에서의 글로벌 평탄도.
국소적 평탄도 및 글로벌 평탄도에 추가하여, 반도체 웨이퍼의 에지에서의 기하학적 형태도 조사했다. 이 조사는 KLA Tencor사 제품인 측정 기기 NP1 300mm를 사용하여 수행했다. 이 측정 방법에서는, 실리콘 웨이퍼의 중심으로부터 1°의 간격으로 360개 방사상 단면(radial cross section)을 계산한다. 그런 다음, 상기 방사상 단면을 4 섹터로 분할하고, 섹터당 90개의 방사상 단면의 평균을 결정한다. 그 후, 각 섹터에 대해 R-5 mm 내지 R-35 mm 범위에서의 제3차 기준선(third order reference line)을 계산한다. R-3 mm, R-2 mm, R-1 mm 위치에서의 평균 방사상 단면과 기준선 사이의 편차를 판정한다.
기준선으로부터의 편차는 전면(전면의 측정)에 관하여, 후면(후면의 측정)에 관하여, 또는 전면과 후면(두께 측정)에 대한 합에 관하여 표시될 수 있다. 상기 측정에서, 포지티브 부호의 편차는 에지 롤업(roll-up)을 나타내는 반면, 네거티브 부호의 편차는 롤오프(roll-off)를 나타낸다.
R-2 mm에서 측정한 평균 단면에서의 기준 곡선(두께 측정)으로부터의 편차는 -0.040 ㎛ 내지 -0.003 ㎛ 범위였다. 전면의 경우에, R-2 mm에서의 편차는 -0.030 ㎛ 내지 0.050 ㎛ 범위였다. 후면의 측정에 있어서, R-2 mm에서의 편차는 -0.070 ㎛ 내지 0.030 ㎛ 범위였다.
R-1 mm에서 측정한 평균 단면과 기준 곡선(두께 측정) 사이의 편차는 -0.020 ㎛ 내지 -0.070 ㎛ 범위였다. 전면에 있어서, R-1 mm에서의 편차는 -0.050 ㎛ 내지 0.040 ㎛ 범위였다. 후면 측정에 있어서, R-1 mm에서의 편차는 -0.080 ㎛ 내지 0.030 ㎛ 범위였다.
본 발명에 의하면, 기술적으로 비교적 간단하고, 전자 부품 제조를 위한 파라미터에 대한 요건을 에지 영역에서도 충족시키는, 전면의 국소적 평탄도를 가진 반도체 웨이퍼를 제조할 수 있다.

Claims (15)

  1. 반도체 웨이퍼가 캐리어의 컷아웃(cutout) 내에 탑재되어 안내되면서 상기 반도체 웨이퍼의 전면과 후면으로부터 동시에 재료를 제거함으로써 상기 반도체 웨이퍼의 두께를 목표 두께로 감소시키는 반도체 웨이퍼의 가공 방법으로서,
    상기 반도체 웨이퍼의 두께가 캐리어 본체보다 얇고, 상기 반도체 웨이퍼를 보호하기 위해 상기 캐리어의 컷아웃에 정렬시키는 데 사용되는 인레이(inlay)보다 두꺼워질 때까지 상기 반도체 웨이퍼를 가공하는 것을 특징으로 하는
    반도체 웨이퍼의 가공 방법.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼의 목표 두께와 상기 캐리어 본체의 두께의 차가 ＜0 ㎛ 내지 -6 ㎛로 될 때까지 상기 반도체 웨이퍼를 가공하는 것을 특징으로 하는 반도체 웨이퍼의 가공 방법.
  3. 제1항 또는 제2항에 있어서,
    두께 5 ㎛ 이상의 재료가 제거될 때까지 상기 반도체 웨이퍼를 가공하는 것을 특징으로 하는 반도체 웨이퍼의 가공 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    캐리어 본체의 평균 두께 차이가 3 ㎛ 이하인 일련의 캐리어들을 이용하여 상기 반도체 웨이퍼를 다른 반도체 웨이퍼와 함께 가공하는 것을 특징으로 하는 반도체 웨이퍼의 가공 방법.
  5. 반도체 웨이퍼의 양면이 가공되고 있는 상태에서 하나 이상의 상기 반도체 웨이퍼를 지지하는 캐리어로서,
    상기 반도체 웨이퍼를 지지하기 위한 컷아웃을 구비한 캐리어 본체 및 상기 반도체 웨이퍼를 보호하기 위해 상기 컷아웃을 정렬시키는 인레이를 포함하고,
    상기 캐리어 본체 및 상기 인레이는 상기 반도체 웨이퍼를 가공하는 기간 내내 상이한 두께를 가지며, 상기 캐리어 본체는 상기 인레이의 두께보다 두껍고, 그 두께 차가 20∼70 ㎛인 것을 특징으로 하는
    캐리어.
  6. 제5항에 있어서,
    상기 캐리어 본체의 두께 차이가 2 ㎛ 미만인 것을 특징으로 하는 캐리어.
  7. 제5항 또는 제6항에 있어서,
    상기 인레이가 2∼4 mm의 폭을 가진 것을 특징으로 하는 캐리어.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 컷아웃의 치수는, 상기 컷아웃이 지지하는 반도체 웨이퍼와 상기 인레이 사이의 갭이 0.1∼2 mm가 되도록 설정되어 있는 것을 특징으로 하는 캐리어.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 캐리어 본체의 하나 이상의 측면에 트렌치(trench) 구조를 가지며,
    상기 트렌치는 1∼200 ㎛의 깊이와 0.2∼10 mm의 폭을 가지고, 마름모꼴 패턴(rhombic pattern), 직교형 패턴(orthogonal pattern), 스트립 패턴(strip pattern) 및 방사상 패턴(radial pattern)으로 이루어지는 군으로부터 선택되는 패턴을 형성하는 것을 특징으로 하는 캐리어.
  10. 양면이 폴리싱되어 있고, 전면, 후면 및 에지(R)를 가지며,
    사이트 영역이 26×8 mm인 그리드(grid)를 기준으로 SFQRmax로 표현된 전면의 국소적 평탄도(local flatness)가 R-2 mm의 에지 제외부(edge exclusion)에 대해 50 nm 미만이고 R-1 mm의 에지 제외부에 대해 115 nm 미만인
    반도체 웨이퍼.
  11. 제10항에 있어서,
    200 mm 이상의 직경을 가진 것을 특징으로 하는 반도체 웨이퍼.
  12. 제10항 또는 제11항에 있어서,
    R-2 mm에서 두께 측정에 의해 측정된 평균 단면과 회귀법(regression)에 의해 결정된 기준선 사이의 편차가 -0.040 ㎛ 내지 -0.003 ㎛이고, R-1 mm에서의 상기 편차가 -0.070 ㎛ 내지 -0.020 ㎛인 것을 특징으로 하는 반도체 웨이퍼.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    R-2 mm에서 전면을 측정함으로써 측정된 평균 단면과 회귀법에 의해 결정된 기준선 사이의 편차가 -0.030 ㎛ 내지 0.050 ㎛이고, R-1 mm에서의 상기 편차가 -0.050 ㎛ 내지 0.040 ㎛인 것을 특징으로 하는 반도체 웨이퍼.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    R-2 mm에서 후면을 측정함으로써 측정된 평균 단면과 회귀법에 의해 결정된 기준선 사이의 편차가 -0.070 ㎛ 내지 0.030 ㎛이고, R-1 mm에서의 상기 편차가 -0.080 ㎛ 내지 0.030 ㎛인
    것을 특징으로 하는 반도체 웨이퍼.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    글로벌 두께 변동(global thickness variation) GBIR로 표현한 글로벌 평탄도가 R-2 mm의 에지 제외부 및 R-1 mm의 에지 제외부에서 0.800 ㎛ 미만인 것을 특징으로 하는 반도체 웨이퍼.
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