KR20070005489A - 전자 기판, 전자 기판의 제조 방법, 및 전자 기기 - Google Patents

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노부아키 하시모토
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세이코 엡슨 가부시키가이샤
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Abstract

전자 기판으로서, 능동 영역이 형성된 제 1 면과, 수동 소자가 형성되어, 상기 제 1 면과는 반대측인 제 2 면을 갖는 기판을 포함한다.
반도체 장치, 실리콘 기판, 포토레지스트, 절연막

Description

전자 기판, 전자 기판의 제조 방법, 및 전자 기기{ELECTRONIC SUBSTRATE, MANUFACTURING METHOD FOR ELECTRONIC SUBSTRATE, AND ELECTRONIC DEVICE}
도 1은 본 발명의 제 1 실시예를 나타내는 도면으로서, 반도체 장치를 나타내는 단면도.
도 2는 도 1의 반도체 장치의 화살표 A방향에서 본 도면.
도 3의 (a)∼도 3의 (c)는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 4의 (a)∼도 4의 (c)는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 5의 (a)∼도 5의 (c)는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도.
도 7은 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.
도 8은 제 3 실시예에 따른 반도체 장치를 나타내는 단면도.
도 9는 본 발명의 전자 기판이 탑재된 전자 기기를 나타내는 사시도.
도 10은 다른 실시예의 전자 기판의 일례를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 10 : 실리콘 기판
11 : 홈 12 : 도전부
13 : 절연막 20 : 접속부
21 : 하지층 22 : 제 1 전극
23 : 제 2 전극 24 : 제 1 절연층
30 : 배선부 31 : 제 1 배선
32 : 금속막 33 : 제 2 절연층
34 : 제 2 배선 35 : 제 3 절연층
36, 48, 49 : 랜드부 37, 110 : 범프
40 : 포토레지스트 41 : 배선부
42, 43, 45, 46 : 배선 44, 47 : 절연층
51 : 전자 부품 52, 53 : 접속 패드
300 : 휴대 전화 P : 외부 기기
본 발명은 전자 기판, 전자 기판의 제조 방법, 및 전자 기기에 관한 것이다.
최근, 반도체 장치는 전자 기기의 소형화 및 고기능화에 따라서, 패키지 자체의 소형화 또는 고밀도화가 요구되고 있다.
그래서, 일본국 공개 특허 2002-164468호 공보 및 일본국 공개 특허 2003- 347410호 공보에는, 기판의 능동면(주면)에 인덕터 소자를 형성함으로써, 반도체 장치(전자 기판)로서의 소형화 및 고기능화를 실현하는 기술이 개시되어 있다.
그러나, 상술한 바와 같은 종래 기술에는, 이하와 같은 문제가 존재한다.
인덕터 소자 등의 수동 소자가 능동 소자의 근방에 배치되기 때문에, 능동 소자와의 전기적인 커플링이 일어나, 능동 소자의 특성이나 이 기판을 사용한 반도체 장치 전체의 특성이 악화될 우려가 있다는 문제가 생긴다.
예를 들면, 상기의 기술에서는, 인덕터 소자로부터 누설된 전류에서 트랜지스터 등의 특성이 변동된다는 문제가 발생해버린다.
본 발명은 이상과 같은 점을 고려하여 이루어진 것으로, 기판에 수동 소자를 설치하는 경우에도 능동 소자의 특성의 악화를 억제할 수 있는 전자 기판과 그 제조 방법, 및 이 전자 기판을 갖는 전자 기기를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서 본 발명은 이하의 구성을 채용하고 있다.
본 발명의 전자 기판은 능동 영역이 형성된 제 1 면과, 수동 소자가 형성되어, 상기 제 1 면과는 반대측인 제 2 면을 갖는 기판을 포함한다.
따라서, 본 발명의 전자 기판에서는, 제 1 면의 능동 영역에 형성되는 능동 소자(기판에 배선 형성되는 소자나, 칩 부품으로서 탑재되는 소자)와, 기판을 사이에 끼고 제 2 면에 형성되는 수동 소자와의 이간 거리가 커진다.
이것에 의해, 수동 소자와 능동 소자 사이에 전기적인 커플링이 일어나기 어 려워진다.
그 때문에, 본 발명에서는, 능동 소자의 특성이나 이 전자 기판이 실장된 시스템 전체의 특성이 악화되는 것을 억제할 수 있다.
본 발명의 전자 기판에서는, 상기 기판을 관통하는 관통 도전부와, 상기 제 1 면에 형성된 전극을 포함하고, 상기 수동 소자는 상기 관통 도전부를 통하여 상기 전극과 전기적으로 접속되어 있는 것이 바람직하다.
이에 따라, 본 발명에서는 제 1 면에 형성된 전극을 통하여 용이하게 다른 소자와 수동 소자의 전기 접속을 확보하는 것이 가능하게 된다.
본 발명의 전자 기판에서는, 상기 제 2 면 위 또는 상기 제 2 면의 위쪽에 배치되는 배선 패턴을 포함하고, 상기 수동 소자는 상기 배선 패턴의 일부에 의해서 구성되어 있는 것이 바람직하다.
수동 소자로서는, 상기 제 2 면 위 또는 상기 제 2 면의 위쪽에 배치되는 배선 패턴을 이용하여 형성 또는 접속되는 구성을 적절히 채용할 수 있다.
이 경우, 박형화가 실현된 전자 기판을 얻을 수 있다.
본 발명의 전자 기판에서는, 상기 배선 패턴은 복수의 층에 의해서 적층되어 형성되어 있는 것이 바람직하다.
배선 패턴을 이용하여 수동 소자를 형성하는 경우, 수동 소자는 복수의 층으로 적층된 배선 패턴을 이용하여 형성 또는 접속되는 구성을 적절히 채용할 수 있다.
이 구성에서는, 예를 들면, 유전체층(절연층)을 사이에 끼운 배선 패턴에 의 해, 용이하게 커패시터 등을 형성할 수 있다.
또한, 수동 소자를 배선 패턴으로 형성하는 구성이 아니라, 수동 소자의 기능을 갖는 칩 부품을 제 2 면에 탑재하는 구성으로 해도 좋다.
본 발명의 전자 기판에서는, 외부 접속 단자를 포함하고, 상기 배선 패턴의 적어도 일부는 상기 외부 접속 단자를 구성하는 것이 바람직하다.
이 경우, 상기 외부 접속 단자의 표면에 전자 부품이 실장되는 구성으로 할 수 있다.
또한, 이 전자 부품에 상기 수동 소자가 포함되는 구성으로 하는 것도 적합하다.
이 구성에서는, 다른 전자 부품과 수동 소자, 또는 능동 소자와의 전기적 접속을 용이하게 실현하는 것이 가능하게 된다.
본 발명의 전자 기판에서는, 복수의 상기 기판이 상기 외부 접속 단자를 통하여 서로 접속되어 적층되어 있는 것이 바람직하다.
이 경우에는, 복수의 기판이 적층된 다층 기판을 갖는 모듈을 용이하게 형성할 수 있다.
본 발명의 전자 기판에서는, 상기 제 2 면에는 응력 완화층이 설치되고, 상기 수동 소자의 적어도 일부는 상기 응력 완화층 위에 형성되어 있는 것이 바람직하다.
이 구성에서는, 제 2 면에 열 응력이 가해져도 수동 소자의 신뢰성이나 수명의 저하를 억제할 수 있다.
또한, 응력 완화층이 절연층인 경우에는, 수동 소자와 능동 소자의 전기적인 커플링이 한층 일어나기 어려워지기 때문에, 수동 소자의 특성 등의 악화를 방지할 수 있고, 수동 소자로부터의 부유(浮遊) 용량을 저감할 수 있는 등의 효과를 얻을 수 있다.
본 발명의 전자 기판에서는, 상기 제 2 면에 접지(接地) 전극막이 형성되어 있는 것이 바람직하다.
이 구성에서는, 능동 소자 등, 제 1 면에 형성된 소자와 수동 소자 사이의 전자 실드 효과를 얻을 수 있다.
본 발명의 전자 기판에서는, 상기 접지 전극막은 상기 제 1 면에 형성된 능동 영역의 배치에 따른 위치에 형성되어 있는 것이 바람직하다.
이에 따라, 본 발명에서는, 능동 소자에 대해서 효과적으로 전자 실드 효과를 얻는 것이 가능해지는 동시에, 효과적인 노이즈 대책을 채용하는 것이 가능하게 된다.
본 발명의 전자 기판에서는, 상기 접지 전극막은 상기 제 2 면 위 또는 상기 제 2 면의 위쪽에 배열 설치되는 소자의 임피던스에 의거하여 형성되어 있는 것이 바람직하다.
이에 따라, 본 발명에서는, 접지 전극막의 두께나 크기 등의 접지 전극막을 형성하는 조건을 조정함으로써, 제 2 면 위 또는 상기 제 2 면의 위쪽에 배열 설치되는 소자의 임피던스를 제어하는 것이 가능하게 된다.
본 발명의 전자 기판에서는, 상기 제 2 면에 적어도 상기 수동 소자를 보호 하는 보호막을 갖는 것이 바람직하다.
이에 따라, 본 발명에서는, 수동 소자를 보호하여, 부식이나 단락을 방지하는 것이 가능하게 된다.
본 발명의 전자 기판에서는, 상기 능동 영역에 반도체 소자가 형성되어 있는 것이 바람직하다.
이 경우, 반도체 소자로서는, 능동 영역에 형성되는 배선 패턴에 의해 트랜지스터 등의 스위칭 소자를 형성하는 구성이나, 반도체 소자를 내장하는 반도체 디바이스를 능동 영역에 실장하는 구성을 채용할 수 있다.
본 발명의 전자 기판에서는, 상기 기판에는 반도체 소자가 탑재되어 있지 않은 것이 바람직하다.
본 발명의 전자 기판에서는, 상기 제 1 면에 제 2 수동 소자가 설치되는 것이 바람직하다.
본 발명의 전자 기판에서는, 상기 제 2 수동 소자는 상기 제 1 면 위 또는 상기 제 1 면의 위쪽에 배치되는 배선 패턴의 일부에 의해서 구성되어 있는 것이 바람직하다.
본 발명의 전자 기판에서는, 상기 제 2 수동 소자는 상기 제 1 면 위 또는 상기 제 1 면의 위쪽에 실장되는 디바이스에 설치되는 것이 바람직하다.
본 발명의 전자 기기에는, 앞에 기재된 전자 기판이 실장되어 있다.
따라서, 본 발명에서는, 능동 소자의 특성이나 이 전자 기판이 실장된 시스템 전체의 특성이 악화되는 것을 억제할 수 있어, 고품질의 전자 기기를 얻을 수 있다.
이하, 본 발명의 전자 기판과 그 제조 방법 및 전자 기기의 실시예를, 도 1∼도 9를 참조하여 설명한다.
여기에서는, 기판의 능동 영역에 반도체 소자가 설치되고, 또한 수동 소자로서 커패시터 및 코일(인덕터)이 배선 패턴을 이용하여 형성되어 있는 경우의 예를 사용하여 설명한다.
(제 1 실시예)
도 1은 실리콘 기판에 반도체 소자가 형성된 반도체 장치(전자 기판)(1)의 단면도이다.
이 반도체 장치(1)는 도 1에 나타낸 바와 같이, 실리콘 기판(기판)(10)과, 실리콘 기판(10)의 제 1 면(10a)에 형성되는 접속부(20)와, 실리콘 기판(10)의 제 2 면(10b)에 형성된 배선부(41)를 구비하고 있다.
접속부(20)는 프린트 배선판 등의 외부 기기(P)에 전기적으로 접속되어 있다.
배선부(41)는 실장용 랜드를 갖는다.
실리콘 기판(1O)의 제 1 면(1Oa)의 소정 영역(능동 영역)에는, 예를 들면, 트랜지스터, 메모리 소자를 갖는 집적 회로 등의 반도체 소자가 형성되어 있다.
실리콘 기판(10)에는, 두께 방향으로 관통하는 홈(11)이 형성되어 있다.
홈(11)의 내부에는 도전성 재료가 충전된 도전부(관통 도전부)(12)가 형성되어 있다.
홈(11)의 측벽에는 절연막(13)이 설치되어 있어, 도전부(12)와 실리콘 기판(10)과는 전기적으로 절연되어 있다.
또한, 실리콘 기판(10)의 제 2 면(10b)의 표면에는 홈(11)이 형성된 영역을 제외한 영역에 이면 절연층(14)이 형성되어 있다.
접속부(20)는 하지층(下地層 ; 패시베이션)(21)과, 제 1 전극(22) 및 제 2 전극(23)과, 제 1 절연층(24)과, 배선부(30)를 구비하고 있다.
하지층(21)은 실리콘 기판(10)의 제 1 면(10a) 위에 형성되어 있다.
제 1 전극(22) 및 제 2 전극(23)은 하지층(21) 위의 복수의 소정 영역 각각에 형성되어 있다.
제 1 절연층(24)은 전극(22, 23)이 형성된 영역을 제외한 영역에 형성되어 있다.
배선부(30)는 제 1 절연층(24) 위에 형성되어 있다.
하지층(21)은, 예를 들면, 산화 규소(SiO2), 질화 규소(Si3N4) 등의 절연성 재료에 의해 형성되어 있다.
또한, 제 1 전극(22) 및 제 2 전극(23)의 재료로서는, 티탄(Ti), 질화 티탄(TiN), 알루미늄(Al), 구리(Cu), 또는 이들을 함유하는 합금 등을 들 수 있다.
또한, 실리콘 기판(10)에는, 도 2의 평면도에 나타낸 바와 같이, 복수의 전극이 형성되어 있어도 좋다.
본 실시예에서는 제 1 전극(22) 및 제 2 전극(23)에 관해서만 설명한다.
제 2 전극(23)은 제 1 절연층(24)에 피복되어 있어도 좋다.
제 1 전극(22) 및 제 2 전극(23)은 상술한 집적 회로 등의 반도체 소자에 전기적으로 접속되어 있다.
배선부(30)는 도 1 및 도 2에 나타낸 바와 같이, 제 1 배선(31)과, 금속막(32)과, 제 2 절연층(응력 완화층)(33)과, 제 2 배선(34)과, 제 3 절연층(35)을 구비하고 있다.
제 1 배선(31)은 제 1 절연층(24) 위에 형성된 제 1 전극(22)과 전기적으로 접속되어 있다.
금속막(32)은 제 2 전극(23)의 표면에 형성되어 있다.
제 2 절연층(33)은 제 1 배선(31) 및 금속막(32) 위에 형성되어 있다.
제 2 배선(34)은 제 2 절연층(33) 위에 형성되어, 제 1 배선(31)과 전기적으로 접속되어 있다.
제 3 절연층(35)은 제 2 배선(34) 위에 형성되어 있다.
또한, 제 1 배선(31)의 일부는 제 2 절연층(33)으로부터 노출됨으로써, 랜드부(36)가 형성되어 있다.
랜드부(36)와 제 2 배선(34)은 전기적으로 접속되어 있다.
제 2 배선(34) 위에는 범프(37)가 형성되어 있다.
반도체 장치(1)는 범프(37)를 통하여 프린트 배선판 등의 외부 기기(P)에 전기적으로 접속되어 있다.
제 3 절연층(35)은 제 2 절연층(33) 위를 피복하도록 형성되고, 또한, 제 2 배선(34) 위의 범프(37)가 형성되는 영역을 제외한 영역을 피복하도록 형성되어 있다.
제 1 전극(22)은 제 1 배선(31) 및 제 2 배선(34)을 통하여 범프(37)와 전기적으로 접속되어 있다.
제 2 전극(23)은 실리콘 기판(10)의 제 1 면(10a) 위에 형성된 하지층(21) 위에 형성되어 있다.
제 2 전극(23)은 홈(11)에서 일부(이면측)가 노출되어 있다.
이에 따라, 제 2 전극(23)은 제 2 전극(23)의 이면(23a)에서, 홈(11) 내부의 도전부(12)의 제 1 단부(12a)와 전기적으로 접속되어 있다.
도전부(12)의 제 2 단부(12b)는 실리콘 기판(10)의 제 2 면(10b)에 형성된 배선(42)과 전기적으로 접속되어 있다.
즉, 제 2 전극(23)은 실리콘 기판(10)의 제 2 면(10b)에 설치되는 전자 소자와 전기적으로 접속 가능하게 되어 있다.
제 1 배선(31) 및 제 2 배선(34)의 재료로서는, 금(Au), 구리(Cu), 은(Ag), 티탄(Ti), 텅스텐(W), 티탄 텅스텐(TiW), 질화 티탄(TiN), 니켈(Ni), 니켈 바나듐(NiV), 크롬(Cr), 알루미늄(Al), 팔라듐(Pd) 등을 들 수 있다.
제 1 배선(31) 및 제 2 배선(34)으로서는, 상술한 재료의 단층 구조라도 좋고, 복수 조합시켜서 적층 구조로 해도 좋다.
또한, 제 1 절연층(24), 제 2 절연층(33), 제 3 절연층(35)은 수지(합성 수지)에 의해서 형성되어 있다.
제 1 절연층(24), 제 2 절연층(33), 제 3 절연층(35)을 형성하기 위한 형성 재료로서는, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene) 및 PBO(polybenzoxazole) 등 절연성이 있는 재료이면 좋다.
또한, 제 1 절연층(24)은 산화 규소(SiO2), 질화 규소(Si3N4) 등의 절연성 재료에 의해 형성되어 있어도 좋다.
또한, 금속막(32)의 재료는 제 1 배선(31) 및 제 2 배선(34)과 동일한 재료인 것이 바람직하다.
금속막(32)의 재료로서는, Au, TiW, Cu, Cr, Ni, Ti, W, NiV, Al 등의 금속을 사용할 수 있다.
또한, 금속막(32)은 이들 금속을 적층하여 형성하는 것도 가능하다.
또한, 금속막(적층 구조의 경우, 적어도 1층)(32)은 전극보다도 내부식성이 높은 재료, 예를 들면, Au, TiW, Cr을 사용하여 형성하는 것이 바람직하다.
이에 따라, 전극의 부식을 저지하여, 전기적 불량의 발생을 방지하는 것이 가능하게 된다.
배선부(41)는 하지층(이면 절연층, 패시베이션)(14), 배선(배선 패턴)(43), 절연층(44), 배선(42, 45), 배선(46), 배선(배선 패턴)(42, 45, 46), 및 하지층(14)의 일부를 덮어서 형성된 절연층(47)을 구비하고 있다.
하지층(14)은 실리콘 기판(10)의 제 2 면(10b) 위에 형성되어 있다.
배선(43)은 하지층(14) 위에 형성되어 있다.
절연층(44)은 하지층(14) 위에 배선(43)을 덮어서 형성되어 있다.
배선(42, 45)은 하지층(14) 위 및 절연층(44) 위에 걸쳐서 형성되어 있다.
배선(46)은 절연층(44) 위에 형성되어 있다.
절연층(47)은 배선(42, 45, 46) 및 하지층(14)의 일부를 덮어서 형성되어 있다.
배선(42)의 제 1 단부는 하지층(14) 위에 형성되고, 도전부(12)의 제 2 단부(12b)와 전기적으로 접속되어 있다.
배선(42)의 제 2 단부는 절연층(44) 위에 배치되어 있다.
배선(42)은 절연층(44) 위에서 일부가 절연층(47)의 개구부로부터 노출되어 있다.
이것에 의해서, 절연층(47)의 개구부로부터 노출된 랜드부(외부 접속 단자)(48)가 형성되어 있다.
배선(45)의 단부는 절연층(44) 위에 형성되어 있고, 배선(43)과 대향해서 배치되어 있다.
즉, 배선(45)과 배선(43)은 절연층(44)을 사이에 끼고 대향해서 적층된 커패시터(수동 소자)(C)를 구성하고 있다.
이 경우, 절연층(44)으로서는 유전체에 의해 형성된다.
절연층(44, 47) 및 하지층(14)은 상기 제 1 절연층(24), 제 2 절연층(33), 제 3 절연층(35)과 마찬가지로, 유전체인 폴리이미드 수지, 실리콘 변성 폴리이미 드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene) 및 PBO (polybenzoxazole) 등의 절연성 수지에 의해 형성된다.
배선(45)은 절연층(44) 위에서 일부가 절연층(47)의 개구부로부터 노출되어 있다.
이것에 의해, 절연층(47)의 개구부로부터 노출된 랜드부(외부 접속 단자)(49)를 형성하고 있다.
배선(46)은, 예를 들면, 소용돌이 형상으로 형성된 스파이럴 인덕터(수동 소자)(L)를 구성하고 있다.
또한, 도 1에서는, 인덕터(L)를 간략화하여 도시하고 있다.
이들 커패시터(C) 및 인덕터(L)는 관통 도전부(도시 생략)를 통하여 제 1 면(10a) 위에 형성된 제 1 전극(22) 및 반도체 소자에 접속되어 있다.
상기의 배선(42, 43, 45, 46)은 제 1 배선(31) 및 제 2 배선(34)과 마찬가지로, 금(Au), 구리(Cu), 은(Ag), 티탄(Ti), 텅스텐(W), 티탄 텅스텐(TiW), 질화 티탄(TiN), 니켈(Ni), 니켈 바나듐(NiV), 크롬(Cr), 알루미늄(Al), 팔라듐(Pd) 등의 단층 재료, 또는 이들을 복수 조합시킨 적층 구조의 재료에 의해 형성되어 있다.
다음에, 도 3의 (a)∼도 6을 참조하면서 반도체 장치(1)의 제조 방법에 관하여 설명한다.
본 실시예에서는, 도 6에 나타낸 바와 같이 복수의 반도체 장치(1)가 동일한 실리콘 기판(기판)(1OO) 위에 동시에 일괄하여 형성된다.
도 3의 (a)∼도 5의 (c)에 나타낸 이하의 설명에서는, 1개의 반도체 장치(1)를 형성하는 경우를 나타낸다.
우선, 도 3의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 제 1 면(10a) 위에 하지층(21)을 형성한 후, 하지층(21) 위에 제 1 전극(22) 및 제 2 전극(23)을 형성한다.
그 후, 제 1 전극(22) 및 제 2 전극(23) 위에 제 1 절연층(24)을 형성하고, 주지의 포토리소그래피법 및 에칭법에 의해, 제 1 전극(22) 및 제 2 전극(23)을 덮는 절연 재료를 제거한다.
또한, 제 2 전극(23)을 덮는 절연 재료는 반드시 제거하지 않아도 된다.
다음에, 제 1 전극(22)을 포함하는 제 1 절연층(24) 위에는 제 1 배선(31)을 형성하고, 제 2 전극(23)의 표면에는 금속막(32)을 형성한다.
제 1 배선(31)의 형성 방법으로서는, 예를 들면, TiW, Cu의 순서로 스퍼터링법에 의해 형성한 후, Cu를 도금법으로 형성하는 방법이 채용된다.
다음에, 제 1 배선(31) 및 금속막(32)을 덮도록 제 2 절연층(33)을 형성하고, 주지의 포토리소그래피법에 의해 제 2 절연층(33)의 랜드부(36)에 대응하는 영역이 제거되어, 제 1 배선(31)의 일부가 노출되어 랜드부(36)가 된다.
다음에, 랜드부(36)에 접속하도록 제 2 절연층(33) 위에 제 2 배선(34)이 형성된다.
그 후, 제 2 절연층(33) 위 및 제 2 배선(34) 위의 범프(37)가 형성되는 영역을 제외한 영역을 덮도록 제 3 절연층(35)을 형성한다.
다음에, 도 3의 (b)에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b) 위에 포토레지스트(40)를 도포하여, 포토레지스트(40)를 패터닝한다.
패터닝된 포토레지스트(40)를 마스크로서 사용하여, 드라이 에칭을 실시하고, 제 2 전극(23)의 위치에 대응한 실리콘 기판(10) 및 하지층(21)을 제거한다.
이에 따라, 도 3의 (c)에 나타낸 바와 같이, 제 2 전극(23)의 이면(23a)이 노출될 때까지 에칭이 행해져, 실리콘 기판(10)의 제 2 면(10b)으로부터 제 1 면(10a)을 향하여 에칭된 홈(11)이 형성된다.
또한, 포토레지스트(40)를 마스크로서 사용하는 구성으로 했지만, 이것에 한정되는 것이 아니고, 예를 들면, 하드 마스크로서 SiO2막을 사용하여도 좋고, 포토레지스트 마스크 및 하드 마스크를 병용해도 좋다.
또한, 에칭 방법으로서는 드라이 에칭에 한정되지 않고, 웨트 에칭, 레이저 가공, 또는 이들을 병용해도 좋다.
다음에, 도 4의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b) 및 홈(11)의 내벽에 이면 절연층(하지층)(14) 및 절연막(13)을 형성한다.
이면 절연층(14) 및 절연막(13)은 전류 누설의 발생, 산소 및 수분 등에 의한 반도체 기판(10)의 침식 등을 방지하기 위해 형성된다.
이면 절연층(14) 및 절연막(13)의 재료로서는, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 사용하여 형성한 정규산 4에틸(Tetra Ethyl 0rthoSilicate : Si(OC2H5)4 : 이하, TEOS라고 함), 즉 PE-TEOS, 및 오존 CVD를 이 용하여 형성한 TEOS, 즉 O3-TEOS 또는 CVD를 이용하여 형성한 산화 규소(SiO2)를 사용할 수 있다.
또한, 이면 절연층(14) 및 절연막(13)은 절연성이 있으면, 다른 것이라도 좋으며, 수지라도 좋다.
제 2 전극(23)의 이면(23a) 부분에 형성된 절연막(13)을 드라이 에칭 또는 레이저 가공에 의해 제거함으로써, 도 4의 (b)에 나타낸 바와 같이 홈(11)의 측벽에만 절연층(13)이 형성된다.
다음에, 도 4의 (c)에 나타낸 바와 같이, 전기 화학 플레이팅(ECP)법을 이용해서, 홈(11)의 내부에 도금 처리를 실시하여, 홈(11)의 내측에 도전부(12)를 형성하기 위한 도전성 재료가 배치된다.
도전부(12)의 제 1 단부(12a)와, 홈(11)의 내부에 노출된 제 2 전극(23)은 제 2 전극(23)의 이면(23a)에서 전기적으로 접속된다.
도전부(12)를 형성하기 위한 도전성 재료로서는, 예를 들면, 구리(Cu)를 사용할 수 있으며, 홈(11)에 구리(Cu)가 매립됨으로써, 도전부(12)가 형성된다.
본 실시예에서의 도전부(12)를 형성하는 공정에는, 예를 들면, TiN, Cu를 스퍼터링법으로 형성(적층)하는 공정과, Cu를 도금법으로 형성하는 공정이 포함된다.
또한, TiW, Cu를 스퍼터링법으로 형성(적층)하는 공정과, Cu를 도금법으로 형성하는 공정이 포함된 것이라도 좋다.
또한, 도전부(12)의 형성 방법으로서는, 상술한 방법에 한정되지 않고, 도전 페이스트, 용융 금속, 금속 와이어 등을 홈(11)에 매립해도 좋다.
또한, 본 실시예에서는 홈(11)의 내부를 도전부(12)로 매립하고 있지만, 완전히 매립하지 않아도, 홈(11)의 내벽을 따라 도전부(12)를 형성하여, 도전부(12)가 제 2 전극(23)의 이면(23a)에서 전기적으로 접속되어 있어도 좋다.
다음에, 도전부(12)를 형성한 후, 실리콘 기판(10)의 제 2 면(10b)에 배선(43)을 성막한다.
배선(43)의 성막 방법으로서는, 스퍼터링법, 도금법, 액적 토출 방식 등을 채용할 수 있다.
배선(43)이 성막된 후에는, 배선(43)을 덮고, 또한 도통부(12)로부터 벗어난 영역에 절연층(44)을 형성한다.
절연층(44)의 형성 방법으로서는, 상술한 절연층(24, 33, 35)과 동일하다.
다음에, 도 5의 (a)에 나타낸 바와 같이, 절연층(44) 위에 배선(46)을 형성하는 동시에, 하지층(14) 및 절연층(44)에 걸치는 배선(42, 45)을 형성한다.
배선(42, 45)의 형성 방법으로서는, 배선(43)과 마찬가지로, 스퍼터링법, 도금법, 액적 토출 방식 등을 채용할 수 있다.
배선(42, 45, 46)이 형성되면, 도 5의 (b)에 나타낸 바와 같이, 배선(42, 45, 46) 및 하지층(14)의 일부를 덮도록 절연층(47)을 형성한다.
그 후, 주지의 포토리소그래피법 및 에칭법에 의해, 도 5의 (c)에 나타낸 바와 같이, 배선(42, 45)을 덮어 랜드부(48, 49)에 대응하는 절연 재료를 제거함으로써, 랜드부(48, 49)를 형성한다.
다음에, 실리콘 기판(10)의 제 1 면(10a) 위에 형성된 제 2 배선(34) 위에, 예를 들면, 납 프리 땜납으로 이루어지는 범프(37)를 탑재한다.
또한, 범프(37)를 설치할 때에는, 땜납 볼을 제 2 배선(34) 위에 탑재해도 좋으며, 땜납 페이스트를 제 2 배선(34) 위에 인쇄하는 형태라도 좋다.
이상의 공정에 의해서, 도 6에 나타낸 바와 같이, 실리콘 기판(100) 위에 복수의 반도체 장치가 동시에 일괄하여 형성된다.
그 후, 도 6에 나타낸 바와 같이, 다이싱 장치(110)에 의해서, 실리콘 기판(100)이 다이싱(절단)되어, 복수의 반도체 장치(1) 각각이 개편화(個片化)된다.
이와 같이, 실리콘 기판(100) 위에 복수의 반도체 장치(1)를 거의 동시에 형성하고, 그 후, 실리콘 기판(100)을 절단하여, 반도체 장치(1)를 개편화함으로써, 도 1에 나타낸 반도체 장치(1)를 얻을 수 있다.
이와 같이 하여, 효율적으로 반도체 장치(1)를 제조할 수 있어, 반도체 장치(1)의 저비용화를 실현할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 수동 소자인 커패시터(C)나 인덕터(L)가 제 2 면(10b)에 형성되고, 제 2 면(10b)과는 반대인 제 1 면(10a)의 능동 영역에 반도체 소자 등의 능동 소자가 형성된다.
따라서, 실리콘 기판(10) 자체를 개재시켜서, 능동 소자와 수동 소자의 이간 거리를 크게 할 수 있다.
그 때문에, 본 실시예에서는 능동 소자와 수동 소자의 전기적인 커플링이 일어나기 어려워져, 능동 소자의 특성의 악화를 억제할 수 있다.
그 때문에, 본 실시예에서는 반도체 장치(1)를 구비한 시스템(전기 광학 장치나 전자 기기) 전체의 특성 악화를 억제할 수 있으므로, 초고밀도의 모듈 형성을 실현하는 것도 가능하게 된다.
특히, 본 실시예에서는 능동 영역에 반도체 소자가 설치되어 있기 때문에, p형 또는 n형의 반도체 웰층을 사이에 개재시키는 것이 되어, 능동 소자와 수동 소자의 전기적인 커플링을 더욱 일어나기 어렵게 할 수 있다.
또한, 본 실시예에서는 응력 완화층으로서도 기능하는 절연층(44) 위에, 수동 소자의 일부를 구성하는 배선(45, 46)을 배치하고 있으므로, 반도체 소자의 이면과 수동 소자의 전기적 커플링도 일어나기 어려워지고 있다.
따라서, 수동 소자의 특성 저하도 억제할 수 있는 동시에, 수동 소자로부터 발생하는 부유 용량도 억제할 수 있다.
또한, 본 실시예에서는 랜드부(48, 49)를 배열 설치하고 있기 때문에, 반도체 장치(1)를 다른 전자 부품과 용이하게 접속시키는 것이 가능하게 된다.
(제 2 실시예)
이어서, 반도체 장치(전자 기판)의 제 2 실시예에 관해서 도 7을 참조하여 설명한다.
이 도면에서, 도 1 내지 도 6에 나타낸 제 1 실시예의 구성 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
제 2 실시예는 접지 전극막(G)이 성막된 구성으로 되어 있다.
도 7에 나타낸 바와 같이, 본 실시예에서는 하지층(14) 위에 접지 전극막(G) 이 성막되어 있다.
접지 전극막(G)은 어스(도시 생략)에 접속됨으로써 접지되어 있고, 배선(43)과 동일 공정에서 동일한 재료로, 또한 배선(43)과 이간되는 영역에 형성된다.
더 상세하게는, 접지 전극막(G)은 제 1 면(10a)의 능동 영역의 반대 위치나, 능동 영역과 수동 소자 사이에 끼워지는 위치에 배치된다.
본 실시예의 반도체 장치(1)에서는, 접지 전극막(G)이 전자 실드로서 기능하기 때문에, 수동 소자에 의한 능동 소자에의 노이즈나, 반대로 능동 소자에 의한 수동 소자에의 노이즈를 억제하는 것이 가능하게 된다.
또한, 본 실시예에서는, 접지 전극막(G)의 두께나 크기 등의 접지 전극막(G)을 형성하는 조건을 조정함으로써, 랜드부(48, 49)에 접속되는 전자 부품(전자 소자)의 임피던스도 제어할 수 있다.
(제 3 실시예)
다음에, 반도체 장치(전자 기판)의 제 3 실시예에 관해서 도 8을 참조하여 설명한다.
도 8에 나타낸 반도체 장치(1)에서는, 범프(110)를 갖는 반도체 소자(111)가 두께 방향으로 복수 적층되어 있다.
범프(110)는 도 1에 나타낸 랜드부(48, 49)에 접속되어 있다.
이러한 반도체 장치(1)는 적층형 반도체 장치를 구성하고 있다.
이 경우, 반도체 소자(111)로서는, 제 1 실시예와 마찬가지로, 능동 소자 및 수동 소자 양쪽을 구비하는 구성이거나, 수동 소자만을 구비하는 구성이라도 좋다.
상기 구성의 반도체 장치(1)에서는, 실장 밀도를 더욱 향상시킬 수 있다.
또한, 본 실시예에서는 기능이 다른 반도체 장치를 적층함으로써, 하나의 시스템 블록을 구축하는 것도 가능하다.
(전자 기기)
도 9는 상술한 반도체 장치(1)를 탑재한 전자 기기의 일례를 나타낸 도면으로서, 휴대 전화(300)를 나타낸 도면이다.
소형화·박형화 및 고기능화가 실현된 본 발명의 전자 부품을 탑재했으므로, 고품질로 소형 휴대 전화(300)가 실현된다.
또한, 반도체 장치(1)가 실장되는 전자 기기로서는, 휴대 전화 외에도, 액정 표시 장치나, 유기 일렉트로 루미네선스 표시 장치, 플라스마형 표시 장치 등의 전기 광학 장치를 구비한 전자 기기로 할 수도 있다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 적합한 실시예에 관하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는다.
상술한 예에서 나타낸 각 구성 부재의 여러가지 형상이나 조합 등은 일례로서, 본 발명의 주지에서 일탈하지 않는 범위에서 설계 요구 등에 의거하여 각종 변경이 가능하다.
예를 들면, 상기 실시예에서는 전자 기판이 반도체 소자를 내장하는 반도체 장치의 예를 사용하여 설명했지만, 본 발명에 따른 전자 기판으로서는, 반드시 반도체 소자를 내장할 필요는 없다.
반도체 디바이스 등의 외부 디바이스가 능동 영역에 실장된 구성이라도 좋 다.
한편, 본 발명에 따른 전자 기판으로서는, 반드시 반도체 소자가 설치되어 있을 필요는 없다.
예를 들면, 반도체 칩 등, 외부 디바이스가 탑재되는 영역(능동 영역)에 외부 디바이스가 탑재되어 있지 않고(비탑재 상태), 탑재 영역과 반대측면에 수동 소자가 형성된 실리콘 기판도 포함된다.
또한, 상기 실시예에서는, 반도체 소자 등의 능동 소자, 커패시터(C)나 인덕터(L)가 실리콘 기판(10)에 내장되는 구성으로 했지만, 이것에 한정되는 것은 아니다.
반도체 칩 등의 능동 소자가 능동 영역에 실장되어, 커패시터나 인덕터 등의 기능을 갖는 수동 소자 칩이 능동 영역과는 반대측면에 실장되는 구성이라도 좋다.
예를 들면, 도 1O에 나타낸 바와 같이, 상술한 수동 소자를 갖는 전자 부품(51)의 접속 패드(52, 53)가 실리콘 기판(10)의 랜드부(48, 49)의 표면에서 접속되어 실장되는 구성이라도 좋다.
이 구성에서도, 상술한 실시예와 동일한 작용·효과를 얻을 수 있다.
또한, 도 1에 나타낸 수동 소자를 내장하는 실리콘 기판(10)의 랜드부(48, 49)의 표면에 수동 소자를 갖고 있지 않은 전자 부품(반도체 디바이스 등)이 실장되는 구성이라도 좋다.
또한, 상기 실시예에서는, 실리콘 기판(1O)의 제 1 면(1Oa)에는 반도체 소자가 설치되는 구성으로서 설명했지만, 범프(37)나 제 2 배선(34) 등과 간섭하지 않 으면, 다른 전자 소자를 설치하여도 좋다.
이 경우의 전자 소자로서는, 반도체 디바이스나 상기한 수동 소자를 선택할 수 있다.
수동 소자를 제 2 수동 소자로서 제 1 면(10a) 위에 설치할 경우에는, 제 2 면(10b) 위와 마찬가지로, 배선(42)을 사용하여 수동 소자를 형성하는 구성에서도, 제 2 수동 소자를 갖는 전자 디바이스를 제 1 면(1Oa) 위에 실장하는 구성으로 해도 좋다.
또한, 상기 실시예에서는, 수동 소자로서 커패시터(C) 및 인덕터(L)를 예시했지만, 이 외에도 배선 패턴의 두께나 폭 등을 일부 조정함으로써 저항을 형성하는 구성으로 해도 좋다.
또한, 상기 실시예에서는, 인덕터(L)로서 스파이럴형인 것을 예시했지만, 이외에도 토로이달형의 인덕터를 형성·실장하는 구성으로 해도 좋다.
또한, 상기 실시예에서는, 실리콘 기판(10)을 관통하는 도통부(12)에 의해서, 제 1 면(10a) 위의 전극과 제 2 면(10b) 위의 수동 소자를 접속시키는 구성으로 했지만, 도통부(12)와 같은 관통 도전부를 사용하지 않고, 예를 들면, 실리콘 기판(10)의 측면(단면)에 형성된 배선 패턴을 이용하여 접속시키는 구성으로 해도 좋다.
또한, 상기 실시예에서 나타낸 실리콘 기판(10)의 제 2 면(10b) 위를 솔더 레지스트 등의 수지재로 덮음으로써 보호막을 형성하는 구성으로 해도 좋다.
이 보호막은 적어도 수동 소자를 덮도록 형성하는 것이 바람직하며, 예를 들 면, 포토리소그래피법이나 액적 토출 방식, 인쇄법, 디스펜스법 등을 이용함으로써 형성할 수 있다.
또한, 본 실시예에서는 반도체 소자가 형성된 실리콘 기판의 예를 사용하여 설명했지만, 화합물 반도체 기판이나, 폴리실리콘 등의 반도체가 위에 형성된 유리 기판, 석영 기판, 유기 반도체가 위에 형성된 유기 기판 등으로도 완전히 동일한 구조를 채용할 수 있다.
본 발명에 의하면, 기판에 수동 소자를 설치하는 경우에도 능동 소자의 특성의 악화를 억제할 수 있는 전자 기판과 그 제조 방법, 및 이 전자 기판을 갖는 전자 기기를 제공할 수 있다.

Claims (23)

  1. 능동 영역이 형성된 제 1 면과, 수동 소자가 형성되어, 상기 제 1 면과는 반대측인 제 2 면을 갖는 기판을 포함하는 것을 특징으로 하는 전자 기판.
  2. 제 1 항에 있어서,
    상기 기판을 관통하는 관통 도전부와,
    상기 제 1 면에 형성된 전극을 포함하고,
    상기 수동 소자는 상기 관통 도전부를 통하여 상기 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 전자 기판.
  3. 제 1 항에 있어서,
    상기 제 2 면 위 또는 상기 제 2 면의 위쪽에 배치되는 배선 패턴을 포함하고,
    상기 수동 소자는 상기 배선 패턴의 일부에 의해서 구성되어 있는 것을 특징으로 하는 전자 기판.
  4. 제 3 항에 있어서,
    상기 배선 패턴은 복수의 층에 의해서 적층되어 형성되어 있는 것을 특징으로 하는 전자 기판.
  5. 제 3 항에 있어서,
    외부 접속 단자를 포함하고,
    상기 배선 패턴의 적어도 일부는 상기 외부 접속 단자인 것을 특징으로 하는 전자 기판.
  6. 제 5 항에 있어서,
    상기 외부 접속 단자의 표면에는 전자 부품이 실장되어 있는 것을 특징으로 하는 전자 기판.
  7. 제 6 항에 있어서,
    상기 전자 부품은 상기 수동 소자를 갖는 것을 특징으로 하는 전자 기판.
  8. 제 5 항에 있어서,
    복수의 상기 기판이 상기 외부 접속 단자를 통하여 서로 접속되어 적층되어 있는 것을 특징으로 하는 전자 기판.
  9. 제 1 항에 있어서,
    상기 제 2 면에는 응력 완화층이 설치되고,
    상기 수동 소자의 적어도 일부는 상기 응력 완화층 위에 형성되어 있는 것을 특징으로 하는 전자 기판.
  10. 제 1 항에 있어서,
    상기 제 2 면에 접지(接地) 전극막이 형성되어 있는 것을 특징으로 하는 전자 기판.
  11. 제 10 항에 있어서,
    상기 접지 전극막은 상기 능동 영역의 배치에 따른 위치에 형성되어 있는 것을 특징으로 하는 전자 기판.
  12. 제 10 항에 있어서,
    상기 접지 전극막은 상기 제 2 면 위 또는 상기 제 2 면의 위쪽에 배열 설치되는 소자의 임피던스에 의거하여 형성되어 있는 것을 특징으로 하는 전자 기판.
  13. 제 1 항에 있어서,
    상기 제 2 면에 적어도 상기 수동 소자를 보호하는 보호막을 갖는 것을 특징으로 하는 전자 기판.
  14. 제 1 항에 있어서,
    상기 능동 영역에 반도체 소자가 형성되어 있는 것을 특징으로 하는 전자 기 판.
  15. 제 14 항에 있어서,
    상기 반도체 소자를 갖는 반도체 디바이스가 상기 능동 영역에 실장되어 있는 것을 특징으로 하는 전자 기판.
  16. 제 1 항에 있어서,
    상기 기판에는 반도체 소자가 탑재되어 있지 않은 것을 특징으로 하는 전자 기판.
  17. 제 1 항에 있어서,
    상기 제 1 면에 제 2 수동 소자가 설치되어 있는 것을 특징으로 하는 전자 기판.
  18. 제 17 항에 있어서,
    상기 제 2 수동 소자는 상기 제 1 면 위 또는 상기 제 1 면의 위쪽에 배치되는 배선 패턴의 일부에 의해서 구성되어 있는 것을 특징으로 하는 전자 기판.
  19. 제 17 항에 있어서,
    상기 제 2 수동 소자는 상기 제 1 면 위 또는 상기 제 1 면의 위쪽에 실장되 는 디바이스에 설치되는 것을 특징으로 하는 전자 기판.
  20. 제 1 항에 기재된 전자 기판이 실장되어 있는 것을 특징으로 하는 전자 기기.
  21. 기판의 제 1 면에 능동 영역을 형성하고,
    상기 기판의 상기 제 1 면과는 반대측인 제 2 면에 수동 소자를 형성하는 것을 특징으로 하는 전자 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 면에 전극을 형성하고,
    상기 기판을 관통하여, 상기 전극과 상기 수동 소자를 접속하는 관통 도전부를 형성하는 것을 특징으로 하는 전자 기판의 제조 방법.
  23. 제 21 항에 있어서,
    상기 제 2 면에 접지 전극막을 형성하는 것을 특징으로 하는 전자 기판의 제조 방법.
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