KR20060115921A - 전기 광학 장치 - Google Patents

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KR20060115921A
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요이치 이마무라
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세이코 엡슨 가부시키가이샤
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Abstract

전기 광학 소자 등의 피구동 소자를 구동하는 회로에서 능동 소자의 특성 편차를 억제하기 위해, 전기 광학 장치(D)는 소자층(1)과 배선 형성층(2)과 전자 부품층(3)을 갖는다. 소자층(1)은 각각이 평면 내의 서로 다른 위치에 배치된 복수의 유기 EL 소자(10)를 갖는다. 전자 부품층(3)은 화소 구동용 IC 칩(37)을 갖는다. 이 화소 구동용 IC 칩(37)은 각각이 서로 다른 유기 EL 소자(10)를 구동하기 위한 복수의 화소 회로(377)를 포함하고 있다. 배선 형성층(2)은 소자층(1)과 전자 부품층(3) 사이에 위치한다. 이 배선 형성층(2)은 화소 구동용 IC 칩(37)에 포함되는 각 화소 회로(377)와 상기 화소 회로(377)에 대응하는 유기 EL 소자(10)를 접속하는 배선을 갖는다.
전기 광학 장치, 소자 구동 장치, 소자 기판, 전자 기기, 유기 EL, 화소 회로, 소자층, 배선 형성층

Description

전기 광학 장치{ELECTROOPTIC DEVICE}
도 1은 본 발명의 실시예에 따른 전기 광학 장치의 구성을 나타내는 사시도.
도 2는 전자 부품층의 구성을 나타내는 평면도.
도 3은 화소 구동용 IC 칩과 유기 EL 소자의 대응 관계를 나타내는 도면.
도 4는 화소 구동용 IC 칩의 구성을 나타내는 블록도.
도 5는 주사용 IC 칩과 화소 구동용 IC 칩의 관계를 나타내는 블록도.
도 6은 주사용 IC 칩의 동작을 설명하기 위한 타이밍차트.
도 7은 화소 회로의 구성을 나타내는 회로도.
도 8은 화소 회로의 주사를 설명하기 위한 타이밍차트.
도 9는 칼럼(column) 데이터 변환용 IC 칩의 구성을 나타내는 블록도.
도 10은 기준 전류 공급 회로의 구성을 나타내는 회로도.
도 11은 설정 기간에서의 동작을 나타내는 타이밍차트.
도 12는 D/A 변환 회로의 구성을 나타내는 블록도.
도 13은 D/A 변환부의 구성을 나타내는 회로도.
도 14는 제 1 제조 방법에 의해 얻어지는 전기 광학 장치의 구성을 나타내는 단면도.
도 15는 화소 구동용 IC 칩의 패드 형성면의 구성을 나타내는 도면.
도 16은 전기 광학 장치의 구성을 나타내는 평면도.
도 17은 제 1 제조 방법 중 하지층 및 메탈층이 형성되는 공정을 나타내는 도면.
도 18은 제 1 제조 방법 중 IC 칩이 배치되는 공정을 나타내는 도면.
도 19는 제 1 제조 방법 중 충전층이 형성되는 공정을 나타내는 도면.
도 20은 제 1 제조 방법 중 제 1 절연층이 형성되는 공정을 나타내는 도면.
도 21은 제 1 제조 방법 중 제 1 배선층이 형성되는 공정을 나타내는 도면.
도 22는 제 1 제조 방법 중 제 2 절연층이 형성되는 공정을 나타내는 도면.
도 23은 제 1 제조 방법 중 금속막 및 양극(陽極) 재료막이 형성되는 공정을 나타내는 도면.
도 24는 제 1 제조 방법 중 제 2 배선층 및 양극층이 형성되는 공정을 나타내는 도면.
도 25는 제 1 제조 방법 중 제 3 절연층이 형성되는 공정을 나타내는 도면.
도 26은 제 1 제조 방법 중 수지층이 형성되는 공정을 나타내는 도면.
도 27은 제 1 제조 방법 중 양극층의 일부가 제거되는 공정을 나타내는 도면.
도 28은 제 1 제조 방법 중 도전층 및 장벽층(barrier layer)이 형성되는 공정을 나타내는 도면.
도 29는 제 1 제조 방법 중 도전층 및 장벽층이 형성되는 공정을 나타내는 도면.
도 30은 제 1 제조 방법 중 뱅크층이 형성되는 공정을 나타내는 도면.
도 31은 제 1 제조 방법 중 EL층이 형성되는 공정을 나타내는 도면.
도 32는 제 1 제조 방법 중 음극층이 형성되는 공정을 나타내는 도면.
도 33은 제 2 제조 방법에 의해 얻어지는 전기 광학 장치의 구성을 나타내는 단면도.
도 34는 제 2 제조 방법 중 기판 위에 광(光)박리층이 형성되는 공정을 나타내는 도면.
도 35는 제 2 제조 방법 중 금속층 및 접착층이 형성되는 공정을 나타내는 도면.
도 36은 제 2 제조 방법 중 IC 칩이 배치되는 공정을 나타내는 도면.
도 37은 제 2 제조 방법 중 하지층 및 차광층이 형성되는 공정을 나타내는 도면.
도 38은 제 2 제조 방법 중 지지 기판이 접착되는 공정을 나타내는 도면.
도 39는 제 2 제조 방법에서 기판이 박리된 상태를 나타내는 도면.
도 40은 제 2 제조 방법의 다른 예 중에서 전원선이 형성되는 공정을 나타내는 도면.
도 41은 제 2 제조 방법의 다른 예에 의해 얻어지는 전기 광학 장치의 구성을 나타내는 단면도.
도 42는 제 3 제조 방법에 의해 얻어지는 전기 광학 장치의 구성을 나타내는 단면도.
도 43은 제 3 제조 방법 중 광박리층이 형성되는 공정을 나타내는 도면.
도 44는 제 3 제조 방법 중 절연층 및 도전층이 형성되는 공정을 나타내는 도면.
도 45는 제 3 제조 방법 중 제 2 배선층 및 양극층이 형성되는 공정을 나타내는 도면.
도 46은 제 3 제조 방법 중 제 2 절연층이 형성되는 공정을 나타내는 도면.
도 47은 제 3 제조 방법 중 제 1 배선층이 형성되는 공정을 나타내는 도면.
도 48은 제 3 제조 방법 중 제 1 절연층이 형성되는 공정을 나타내는 도면.
도 49는 제 3 제조 방법 중 범프가 형성되는 공정을 나타내는 도면.
도 50은 제 3 제조 방법 중 IC 칩이 배치되는 공정을 나타내는 도면.
도 51은 제 3 제조 방법 중 지지 기판이 접착되는 공정을 나타내는 도면.
도 52는 제 3 제조 방법에서 기판이 박리된 상태를 나타내는 도면.
도 53은 전자 기기의 일례로서의 퍼스널 컴퓨터의 구성을 나타내는 사시도.
도 54는 전자 기기의 일례로서의 전자 서적의 구성을 나타내는 사시도.
*도면의 주요 부분에 대한 부호의 설명*
D : 전기 광학 장치
1 : 유기 EL층(소자층)
10 : 유기 EL 소자(전기 광학 소자, 피(被)구동 소자)
13 : EL층
15 : 밀봉층
2 : 배선 형성층
3 : 전자 부품층
30 : IC 칩
31 : 제어용 IC 칩
33 : 주사용 IC 칩(선택용 IC 칩)
35 : 칼럼(column) 데이터 변환용 IC 칩(데이터 공급용 IC 칩)
37 : 화소 구동용 IC 칩(소자 구동용 IC 칩)
371 : 화소 디코더(decoder)
374 : 화소 카운터
377 : 화소 회로(단위 회로)
C0 : 커패시터
301, 307 : 하지층
302 : 메탈층
302a : 마운트부
302b : 얼라인먼트 마크(alignment mark)
304, 305 : 충전층
306 : 차광층
42, 308 : 범프
6 : 지지 기판
41 : 제 1 절연층
43 : 제 1 배선층
45 : 제 2 절연층
47 : 제 2 배선층
49 : 양극층
50 : 제 3 절연층
52 : 뱅크층
54 : 도전층
56 : 장벽층
58 : 음극층
701, 707, 708, 730 : 금속막
702 : 양극(陽極) 재료막
705 : 수지막
710 : 기판
720 : 기판
712 : 광(光)박리층
724 : 광 박리층
716 : 수지막
726 : 절연막
P1 : 제 1 패드(제 1 접속 단자)
P2 : 제 2 패드(제 2 접속 단자)
YLk : 주사 제어선 그룹
LXD : 데이터 제어선
본 발명은 복수의 피(被)구동 소자를 구동하는 소자 구동 장치 및 그 제조 방법에 관한 것이며, 특히 전기적 작용을 광학적 작용으로 변환하는 전기 광학 소자를 피구동 소자로서 이용한 전기 광학 장치 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 소자 구동 장치 및 전기 광학 장치에 이용하여 적합한 소자 기판, 전기 광학 장치 및 소자 구동 장치를 구비한 전자 기기에 관한 것이다.
휴대 전화기나 PDA(Personal Digital Assistant) 등 각종 전자 기기의 표시 장치로서, 전기적 작용을 광학적 작용으로 변환하는 전기 광학 소자를 이용한 것이 제안되어 있다. 이러한 표시 장치의 전형적인 예는 전기 광학 소자로서 유기 EL을 이용한 유기 EL 표시 장치나, 전기 광학 소자로서 액정을 이용한 액정 표시 장치이다.
이들 표시 장치는 표시의 최소 단위로 되는 화소마다 화소 회로를 구비하고 있다. 이 화소 회로는 전기 광학 소자에 공급되는 전류 또는 전압을 제어하기 위한 회로이다. 각 화소 회로는 특허문헌 1(일본국 특개평9-146477호 공보의 단락 0013 및 단락 0014)에 개시되어 있는 바와 같이, 실리콘 기판 위에 형성된 구동 소자를 포함한다.
이러한 표시 장치에서 표시 품위를 향상시키기 위해서는, 화소 회로의 전기적인 특성이 모든 화소에 걸쳐 균일한 것이 바람직하다.
그러나, 저온 폴리실리콘은 그 재결정화(再結晶化) 시에 특성의 편차가 생기기 쉽고, 또한, 결정 결함이 발생하는 경우도 있다. 이 때문에, 저온 폴리실리콘으로 이루어지는 박막트랜지스터를 이용한 표시 장치에서는, 화소 회로의 전기적인 특성을 모든 화소에 걸쳐 균일화하는 것이 상당히 곤란했다. 특히, 표시 화상의 고정밀화나 대화면화를 위해 화소 수가 증가하면, 각 화소 회로의 특성 편차가 생길 가능성은 더 높아지기 때문에, 표시 품위 저하의 문제는 한층 더 현저해진다.
본 발명은 이러한 사정을 감안하여 안출된 것으로서, 전기 광학 소자 등의 피구동 소자를 구동하는 회로에서 능동 소자의 특성 편차를 억제하고, 이것에 의해 회로의 성능이나 기능, 집적도(集積度)를 향상시키는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에 따른 전기 광학 장치는 각각이 단위 회로에 의해 구동되는 복수의 전기 광학 소자를 포함하는 소자층과, 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 포함하는 전자 부품층과, 소자층과 전자 부품층 사이에 위치하는 층으로서, 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 전기 광학 소자를 접속하는 배선을 포함하는 배선 형성층을 구비한다.
이 구성에서는, 전기 광학 소자를 구동하기 위한 복수의 단위 회로가 IC 칩 으로서 배치된다. IC 칩에 포함되는 능동 소자는 저온 폴리실리콘 등으로 이루어지는 박막트랜지스터와 비교하여, 그 특성의 편차가 적다. 따라서, 표시 화상의 고정밀화나 대화면화를 위해 화소 수가 증가했다고 하여도, 전기 광학 소자를 구동하기 위한 단위 회로의 특성에 편차가 생길 가능성은 억제되고, 이것에 의해 전기 광학 장치의 제조 수율이 향상된다. 또한, IC 칩에 포함되는 능동 소자는 저온 폴리실리콘 등으로 이루어지는 박막트랜지스터와 비교하여 낮은 전압으로 구동되기 때문에, 전기 광학 장치의 소비전력 저감을 도모할 수 있다.
또한, 본 발명에서의 전기 광학 소자는 전류의 공급이나 전압의 인가와 같은 전기적인 작용을 휘도나 투과율의 변화와 같은 광학적인 작용으로 변환하거나, 또는 광학적인 작용을 전기적인 작용으로 변환한다. 이러한 전기 광학 소자의 전형적인 예는 단위 회로로부터 공급되는 전류에 따른 휘도로 발광하는 유기 EL 소자나, 단위 회로에 의해 인가되는 전압에 따라 배향 방향(즉, 광의 투과율)이 변화하는 액정이다. 다만, 그 이외의 전기 광학 소자를 이용한 장치에도 본 발명은 적용될 수 있다.
또한, 바람직한 형태에 있어서, 복수의 전기 광학 소자 각각은 평면 내의 서로 다른 위치에 배치된다. 예를 들면, 복수의 전기 광학 소자는 행(行)방향 및 열(列)방향에 걸쳐 매트릭스 형상으로 배치된다.
보다 바람직한 형태에 있어서, 전자 부품층은 각각이 복수의 단위 회로를 구비하는 복수의 소자 구동용 IC 칩을 갖고, 배선 형성층은 각 소자 구동용 IC 칩에 포함되는 단위 회로의 각각과 상기 단위 회로에 대응하는 전기 광학 소자를 접속하 는 배선을 갖는다.
더 바람직한 형태에 있어서, 전자 부품층은 복수의 소자 구동용 IC 칩 중 전기 광학 소자의 구동을 실행해야 할 IC 칩을 선택하는 선택용 IC 칩을 포함한다. 이 구성에서는, 선택용 IC 칩은 배선 형성층에 포함되는 배선을 통하여 각 소자 구동용 IC 칩에 접속된다. 따라서, 소자 구동용 IC 칩을 선택하는 회로가 박막트랜지스터에 의해 형성되는 구성과 비교하여, 소자 구동용 IC 칩을 선택하는 동작의 안정화를 도모할 수 있다. 따라서, 전기 광학 장치의 제조 수율이 향상되는 동시에, 소비전력이 저감된다.
다른 형태에 있어서, 전자 부품층은 전기 광학 소자에 공급해야 할 전류 또는 인가해야 할 전압을 지시하는 데이터 신호를 각 소자 구동용 IC 칩의 단위 회로에 출력하는 데이터 공급용 IC 칩을 포함하고, 데이터 공급용 IC 칩은 배선 형성층에 포함되는 배선을 통하여 각 소자 구동용 IC 칩에 접속된다. 이 구성에 의해서도, 데이터 신호를 단위 회로에 출력하는 회로가 박막트랜지스터에 의해 형성되는 구성과 비교하여, 소자 구동용 IC 칩에 데이터 신호를 공급하는 동작의 안정화나 고속화를 도모할 수 있다. 따라서, 전기 광학 장치의 제조 수율이 향상되는 동시에 소비전력이 저감된다.
또 다른 형태에 있어서, 전자 부품층은 복수의 소자 구동용 IC 칩 중 전기 광학 소자의 구동을 실행해야 할 IC 칩을 선택하는 선택용 IC 칩과, 각 전기 광학 소자에 공급해야 할 전류 또는 인가해야 할 전압을 지시하는 데이터 신호를 각 소자 구동용 IC 칩의 단위 회로에 출력하는 데이터 공급용 IC 칩과, 선택용 IC 칩 및 데이터 공급용 IC 칩의 동작을 제어하는 제어용 IC 칩을 포함하며, 선택용 IC 칩 및 데이터 공급용 IC 칩은 배선 형성층에 포함되는 배선을 통하여 각 소자 구동용 IC 칩에 접속되고, 제어용 IC 칩은 배선 형성층에 포함되는 배선을 통하여 선택용 IC 칩 및 데이터 공급용 IC 칩에 접속된다. 이 구성에 의해서도, 전기 광학 장치의 제조 수율이 향상되는 동시에 소비전력이 저감된다.
본 발명의 바람직한 형태에 있어서, 복수의 소자 구동용 IC 칩 각각은 그 소자 구동용 IC 칩에 포함되는 복수의 단위 회로에 대응하는 복수의 전기 광학 소자와 대향하는 위치에 배치된다. 이 구성에 의하면, 소자 구동용 IC 칩의 배치 위치와는 무관하게 전기 광학 소자의 형태가 선정(選定)될 수 있기 때문에, 예를 들어, 동종(同種)의 소자 구동용 IC 칩을 이용하여 배열 피치가 상이한 전기 광학 소자가 구동될 수 있다.
바람직한 형태에 있어서, 본 발명에 따른 전기 광학 장치는 복수의 소자 구동용 IC 칩으로부터 보아 배선 형성층과는 반대측에 설치되어 광을 차단하는 차광층을 구비한다. 이 형태에 의하면, 전자 부품층으로부터 보아 배선 형성층의 반대측으로부터 입사하는 광이 차광층에 의해 차단된다. 따라서, 광의 조사(照射)에 기인한 소자 구동용 IC 칩의 오(誤)동작이 방지된다.
또 다른 형태에 있어서, 본 발명에 따른 전기 광학 장치는 각 소자 구동용 IC 칩의 사이에 충전된 충전층을 구비한다. 이 구성에 의하면, 전자 부품층 중 배선 형성층과 대향하는 면이 충전층에 의해 평탄화 또는 보강(補强)된다. 따라서, 배선 형성층에 포함되는 배선의 단선(斷線)이나 단락(短絡)이 방지되어, 양호한 특 성을 갖는 배선이 간단한 공정에 의해 형성된다. 보다 바람직한 형태에 있어서, 충전층은 소자 구동용 IC 칩과 열팽창 계수가 유사한 재료에 의해 형성된다. 이 형태에 의하면, 소자 구동용 IC 칩과 충전층의 열팽창 계수의 상위(相違)에 기인한 열 응력의 발생이 억제된다. 또한, 충전층은 방열성(放熱性)이 우수한 재료에 의해 형성된다. 이 형태에 의하면, 전기 광학 장치 전체의 열적인 균일성을 높일 수 있기 때문에, 열에 기인한 결점의 발생이 억제된다.
소자 구동용 IC 칩이 그 소자 구동용 IC 칩 중 배선 형성층과 대향하는 단자 형성면에 설치되어 전기 광학 소자에 접속되는 제 1 접속 단자와, 단자 형성면에 설치되어 전원선에 접속되는 제 2 접속 단자를 갖는 형태 하에서는, 바람직하게는, 제 1 접속 단자 중 단자 형성면과 평행한 면의 면적이 제 2 접속 단자 중 단자 형성면과 평행한 면의 면적의 1/6 이하로 된다. 이 형태에 의하면, 제 2 접속 단자에 프로브(probe) 바늘을 접촉시켜 소자 구동용 IC 칩의 동작이 검사된다. 한편, 제 1 접속 단자는 제 2 접속 단자의 면적의 1/6 이하이기 때문에, 모든 접속 단자를 제 1 접속 단자와 동일한 사이즈로 한 경우와 비교하여, 소자 구동용 IC 칩의 단자 형성면의 면적이 저감된다. 따라서, 1개의 전기 광학 장치에 대해서 보다 다수의 소자 구동용 IC 칩이 배치될 수 있다. 또한, 구체적으로는, 제 2 접속 단자의 평면 형상은 세로 및 가로가 100㎛∼70㎛ 정도인 사각형으로 되고, 제 1 접속 단자의 평면 형상은 세로 및 가로가 30㎛∼10㎛ 정도인 사각형으로 된다. 또한, 보다 바람직한 형태에 있어서, 제 1 접속 단자 중 단자 형성면과 평행한 면의 면적은 제 2 접속 단자 중 단자 형성면과 평행한 면의 면적의 1/50 이상으로 된다.
또한, 본 발명에 따른 전자 기기는, 상술한 각 형태에 따른 전기 광학 장치를 구비한다. 이 전자 기기에서는, 전기 광학 소자를 구동하기 위한 단위 회로에 대해서 특성의 편차가 억제된다. 특히, 전기 광학 장치를 표시 장치로서 이용한 전자 기기에서는 표시 품위가 높은 수준으로 유지된다.
보다 바람직하게는, 전자 기기는 발광형의 전기 광학 장치를 갖는 제 1 표시부와 비(非)발광형의 전기 광학 장치를 갖는 제 2 표시부를 구비한다. 이 중에서 발광형의 전기 광학 장치는 그 자체가 광을 발광하는 전기 광학 소자를 갖는다. 발광형 전기 광학 장치의 전형적인 예는, 공급된 전류에 따른 휘도로 발광하는 유기 EL 소자를 전기 광학 소자로서 이용한 유기 EL 표시 장치이다. 한편, 비발광형의 전기 광학 장치는 그 자체는 발광하지 않는 전기 광학 소자를 갖는다. 비발광형 전기 광학 장치의 전형적인 예는, 인가 전압에 따라 투과율이 변화하는 액정을 전기 광학 소자로서 이용한 액정 표시 장치이다. 이 전자 기기에 있어서, 발광형의 전기 광학 장치로부터 출사한 광은 비발광형의 전기 광학 장치에 도달하여 화상 표시에 이용된다. 따라서, 비발광형의 전기 광학 장치에 의한 표시의 시인성(視認性)을 확보하기 위해 조명 장치가 별도로 설치될 필요는 없다. 또는, 조명 장치를 설치했다고 하여도, 그 조명 장치에 의한 출사광 양은 저감된다. 이 전자 기기의 바람직한 형태에 있어서, 제 1 표시부와 제 2 표시부는 각각의 전기 광학 장치의 표시면이 특정 각도를 이루는 상태로 되도록 상호 이동 가능하게 접속된다. 이 형태에 의하면, 제 1 표시부로부터 발광된 광이 제 2 표시부에 효율적으로 도달하도록 제 1 표시부와 제 2 표시부의 상대적인 위치 관계가 조정된다.
본 발명이 적용되는 장치는 전기 광학 소자를 구비한 전기 광학 장치에 한정되지 않는다. 즉, 복수의 피구동 소자를 포함하는 각종 장치에 본 발명이 적용된다. 본 발명에 따른 소자 구동 장치는 각각이 단위 회로에 의해 구동되는 복수의 피구동 소자를 포함하는 소자층과, 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 포함하는 전자 부품층과, 소자층과 전자 부품층 사이에 위치하는 층으로서, 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 피구동 소자를 접속하는 배선을 포함하는 배선 형성층을 구비한다. 이 소자 구동 장치에 의해서도, 본 발명에 따른 전기 광학 장치와 동일한 효과를 얻을 수 있다.
또한, 본 발명은 소자 구동 장치에 이용되는 기판으로서도 특정된다. 즉, 본 발명에 따른 소자 기판은 접속 단자가 형성된 단자 형성면을 갖는 복수의 전자 부품을 포함하는 전자 부품층과, 상기 전자 부품층 중 상기 단자 형성면과 대향하도록 적층되고, 상기 각 전자 부품의 접속 단자에 접속된 복수의 배선을 갖는 배선 형성층을 구비하며, 상기 복수의 전자 부품은 각각의 단자 형성면이 대략 동일한 면 내에 위치하도록 배치되어 있다. 이 구성에 의하면, 복수의 전자 부품의 단자 형성면이 대략 동일한 면 내에 위치하도록 각 전자 부품이 배치되어 있기 때문에, 각 전자 부품의 접속 단자에 접속되는 배선이 일괄적으로 형성될 수 있다.
본 발명에 따른 전기 광학 장치는, 이하에 설명되는 제 1 내지 제 3 제조 방법에 의해 얻어진다.
즉, 제 1 제조 방법은, 각각이 전기 광학 소자를 구동하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 접속 단자를 갖는 단자 형성면이 한쪽을 향하도록 배 치하고, 상기 소자 구동용 IC 칩을 포함하는 전자 부품층을 형성하는 공정과, 전자 부품층 중 소자 구동용 IC 칩의 접속 단자가 향한 면 위에 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 전기 광학 소자를 접속하는 배선을 포함하는 배선 형성층을 형성하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 복수의 전기 광학 소자를 포함하는 소자층을 형성하는 공정을 갖는다. 이 방법에 의해 얻어지는 전기 광학 장치에 의하면, 전기 광학 소자를 구동하기 위한 단위 회로에 대해서 특성의 편차를 억제할 수 있다.
또한, 제 2 제조 방법은, 기판의 한쪽 면 위에 각각이 전기 광학 소자를 구동하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 접속 단자를 갖는 단자 형성면을 기판에 대향시킨 상태에서 배치하여, 상기 소자 구동용 IC 칩을 포함하는 전자 부품층을 형성하는 공정과, 기판을 전자 부품층으로부터 박리(剝離)하는 공정과, 전자 부품층 중 기판이 박리된 면 위에 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 전기 광학 소자를 접속하기 위한 배선을 포함하는 배선 형성층을 형성하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 복수의 전기 광학 소자를 포함하는 소자층을 형성하는 공정을 갖는다.
이 제조 방법에 의하면, 소자 구동용 IC 칩의 단자 형성면이 기판에 의해 동일한 면 내에 정렬된다. 환언하면, 전자 부품층 중 배선 형성면과 대향해야 할 면이 평탄화된다. 따라서, 배선 형성층의 형성이 용이해지고, 배선의 단선이나 단락이 효과적으로 방지된다. 예를 들면, 배선 형성층을 구성하는 배선층의 막 두께 균일성이 높아져, 이들 배선층의 형상에 관계되는 오차가 저감된다. 이것에 의해, 전기 광학 장치의 제조 수율이 향상된다. 또한, 소자 구동용 IC 칩이 단자 형성면을 기판에 대향시킨 상태에서 배치되기 때문에, 그 후의 공정에서의 접속 단자 손상이 회피된다.
제 2 제조 방법의 바람직한 형태에서는, 전자 부품층을 형성하는 공정에 앞서 기판의 한쪽 면 위에 박리층을 형성하는 공정이 실시되고, 전자 부품층을 형성하는 공정에서는 박리층으로부터 보아 기판의 반대측에 전자 부품층이 형성되는 한편, 기판을 박리하는 공정에서는 박리층을 경계로 하여 기판이 전자 부품층으로부터 박리된다. 이 형태에 의하면, 박리층을 통하여 기판이 용이하게 박리된다.
보다 바람직한 형태에서는, 박리층에 대하여 박리 에너지가 부여됨으로써 기판이 박리된다. 구체적으로는, 광 등의 전자파 조사나 전자유도 등에 의해 박리층에 박리 에너지가 부여된다. 이 형태에 의하면, 박리 에너지가 박리층에 대하여 확실하게, 또한, 단시간에 부여되기 때문에, 전기 광학 장치의 생산성이나 제조 수율이 향상된다. 또한, 박리층이 형성되는 기판으로서 박리 에너지를 투과시키는 부재를 이용하면, 박리 에너지가 기판을 통하여 박리층에 부여될 수 있다.
또한, 제 2 제조 방법의 바람직한 형태에서는, 전자 부품층을 형성하는 공정에 앞서 기판의 한쪽 면 위에 접착층을 형성하는 공정이 실시되고, 전자 부품층을 형성하는 공정에서는 소자 구동용 IC 칩의 단자 형성면이 접착층에 접착된다. 이 형태에 의하면, 소자 구동용 IC 칩이 기판 위에 배치될 때의 충격이나 응력이 접착층에 의해 완화되기 때문에, 전기 광학 장치의 제조 과정에서 소자 구동용 IC 칩에 불량이 발생하는 것이 방지된다.
또한, 이 형태 하에서 배선 형성층의 형성에 앞서 접착층이 제거될 경우에는, 접착층은 소자 구동용 IC 칩의 접속 단자에 영향을 주지 않는 가스나 액체, 또는 광에 의해 제거될 수 있는 재료에 의해 형성되는 것이 바람직하다. 이렇게 하면, 제조 과정에서의 소자 구동용 IC 칩의 접속 단자 손상이 회피되기 때문에, 접속 단자와 배선 형성층의 배선이 확실하게 도통(導通)된다.
다만, 다른 형태에서는, 접착층이 제거되지 않고 배선 형성층의 하지(下地)로서 이용된다. 즉, 이 형태에서는, 접착층이 절연 재료에 의해 형성되는 한편, 배선 형성층을 형성하는 공정에서 전자 부품층을 덮는 접착층의 면 위에 배선 형성층이 형성된다. 전자 부품층의 각 IC 칩과 배선 형성층의 각 배선 사이에 절연층을 독립적으로 형성할 경우에는, 각 IC 칩이 절연층에 침몰(沈沒)되거나, 접착제가 IC 칩의 옆으로부터 비어져 나옴으로써 배선 형성층의 평탄성이 손상될 우려가 있다. 본 형태에 의하면, 전자 부품층을 덮는 접착층의 면 위에 배선 형성층이 형성되기 때문에, 이 문제가 해소된다. 또한, 배선 형성층의 절연층을 독립적으로 형성하는 공정이 생략되기 때문에, 제조 공정의 간소화나 제조 비용의 저감을 도모할 수 있다.
한편, 제 3 제조 방법은, 전기 광학 소자에 대하여 전류를 공급하거나 또는 전압을 인가하기 위한 전극을 기판의 한쪽 면 위에 형성하는 한편, 이 전극과 전기 광학 소자를 구동하는 복수의 단위 회로 각각을 접속하기 위한 배선을 포함하는 배선 형성층을 형성하는 공정과, 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 포함하는 전자 부품층을 배선 형성층으로부터 보아 기판의 반대측에 형성하는 공정과, 기판을 배선 형성층으로부터 박리하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 전극과 접촉하는 전기 광학 소자를 형성하고, 복수의 전기 광학 소자를 포함하는 소자층을 형성하는 공정을 갖는다.
이 제조 방법에서는 전극이 기판 위에 형성되기 때문에, 전극의 표면은 배선 형성층이나 전자 부품층의 영향을 받지 않아 평탄하다. 따라서, 이 전극에 접촉하도록 설치되는 전기 광학 소자의 특성이 균일화된다.
제 3 제조 방법의 바람직한 형태에서는, 전자 부품층을 형성하는 공정에 앞서 기판의 한쪽 면 위에 박리층을 형성하는 공정이 실시되고, 배선 형성층을 형성하는 공정에서 박리층으로부터 보아 기판의 반대측에 배선 형성층이 형성되는 한편, 기판을 박리하는 공정에서 박리층을 경계로 하여 기판이 배선 형성층으로부터 박리된다. 이 형태에 의하면, 박리층을 통하여 기판이 확실하게, 또한, 용이하게 박리된다.
제 2 또는 제 3 제조 방법의 바람직한 형태에서는, 기판을 박리하는 공정에 앞서 전자 부품층에 지지 기판을 고정시키는 공정이 실시된다. 이 형태에 의하면, 전자 부품층이 지지 기판에 의해 지지되기 때문에, 제조 과정에서의 취급이 용이해진다.
또한, 제 2 또는 제 3 제조 방법에 따른 다른 형태에서는, 배선 형성층을 형성하는 공정이 단위 회로와 전기 광학 소자를 접속하기 위한 배선을 형성하는 공정과, 이 배선을 덮는 동시에 상기 배선의 일부에 대응하여 개구하는 절연층을 형성하는 공정과, 이 절연층의 개구에 전극부를 형성하는 공정을 갖는 한편, 전자 부품 층을 형성하는 공정에서 소자 구동용 IC 칩의 접속 단자에 설치된 돌기 전극이 전극부에 접합된다. 이 형태에 의하면, 소자 구동용 IC 칩을 배선 형성층에 배치하는 공정에서 접속 단자와 배선은 확실하게, 또한, 용이하게 도통된다.
또한, 상술한 제 1 내지 제 3 제조 방법에 따른 바람직한 형태에서, 전자 부품층을 형성하는 공정은 각각이 복수의 단위 회로를 구비하는 복수의 소자 구동용 IC 칩을 배치하는 공정과, 각 소자 구동용 IC 칩의 사이에 충전층을 형성하는 공정을 포함한다. 이 형태에 의하면, 각 소자 구동용 IC 칩이 충전층에 의해 고정되기 때문에, 소자 구동용 IC 칩을 배치하는 공정에서는, 각 IC 칩이 기판 위에 본딩되지 않고 단순히 배치되는 것만으로도 IC 칩이 소기의 위치로부터 벗어나는 것이 방지된다. 따라서, 각 IC 칩의 배치가 상당히 짧은 시간에서 실행될 수 있다. 또한, 보다 바람직한 형태에서, 충전층은 열팽창 계수가 각 IC 칩과 유사한 재료 또는 방열성이 우수한 재료에 의해 형성된다.
또한, 다른 형태에 있어서, 전자 부품층을 형성하는 공정은 복수의 소자 구동용 IC 칩과 충전층 사이에 하지층을 형성하는 공정을 포함한다. 이 형태에 의하면, 각 IC 칩과 충전층 사이에 하지층이 개재(介在)되기 때문에, 충전층의 변형 등에 기인하여 전자 부품층에 응력이 발생했다고 하여도, 그 응력에 기인한 왜곡(歪曲)은 하지층에 의해 완화된다. 따라서, 왜곡이 없는 평탄한 면 위에 배선 형성층이 형성된다. 또한, 후술하는 바와 같이 도전성 재료에 의해 차광층을 설치할 경우, 하지층은 배선 형성층과 차광층을 전기적으로 절연하는 역할도 담당한다.
또 다른 형태에 있어서, 전자 부품층을 형성하는 공정은 전자 부품층으로부 터 보아 배선 형성층과는 반대측에 광을 차단하는 차광층을 형성하는 공정을 포함한다. 이 형태에 의하면, 전자 부품층으로부터 보아 배선 형성층의 반대측이나 측면으로부터 각 IC 칩을 향하는 광이 차광층에 의해 차단된다. 따라서, 광의 조사에 기인한 소자 구동용 IC 칩의 오동작이 방지된다. 보다 바람직한 형태에 있어서, 차광층은 도전성을 갖는 재료에 의해 형성된다. 이 형태에 의하면, 차광층이 접지선으로서 사용될 수 있다. 따라서, 전원 임피던스에 기인한 휘도 기울기나 크로스토크(cross-talk)가 효과적으로 저감된다. 또한, 방열성이 높은 재료에 의해 차광층이 형성된 형태에 의하면, 전기 광학 소자에 의한 발열에 기인한 전기 광학 소자의 특성 편차를 억제할 수 있다.
또한, 제 1 내지 제 3 제조 방법에 따른 바람직한 형태에서는, 전자 부품층을 형성하는 공정에서, 각각이 복수의 단위 회로를 구비하는 복수의 소자 구동용 IC 칩이 각 소자 구동용 IC 칩에 포함되는 복수의 단위 회로에 대응하는 복수의 전기 광학 소자와 대향해야 할 위치에 배치된다.
상술한 제 1 내지 제 3 제조 방법은, 복수의 피구동 소자를 구비한 소자 구동 장치에도 동일하게 적용될 수 있다.
즉, 소자 구동 장치를 얻기 위한 제 1 제조 방법은, 각각이 피구동 소자를 구동하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 접속 단자를 갖는 단자 형성면이 한쪽을 향하도록 배치하고, 상기 소자 구동용 IC 칩을 포함하는 전자 부품층을 형성하는 공정과, 전자 부품층 중 소자 구동용 IC 칩의 접속 단자가 향한 면 위에 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 피 구동 소자를 접속하는 배선을 포함하는 배선 형성층을 형성하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 복수의 피구동 소자를 포함하는 소자층을 형성하는 공정을 갖는다.
또한, 소자 구동 장치를 얻기 위한 제 2 제조 방법은, 기판의 한쪽 면 위에 각각이 피구동 소자를 구동하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 접속 단자를 갖는 단자 형성면을 기판에 대향시킨 상태에서 배치하여, 상기 소자 구동용 IC 칩을 포함하는 전자 부품층을 형성하는 공정과, 기판을 전자 부품층으로부터 박리하는 공정과, 전자 부품층 중 기판이 박리된 면 위에 소자 구동용 IC 칩에 포함되는 각 단위 회로와 상기 단위 회로에 대응하는 피구동 소자를 접속하기 위한 배선을 포함하는 배선 형성층을 형성하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 복수의 피구동 소자를 포함하는 소자층을 형성하는 공정을 갖는다.
또한, 소자 구동 장치를 얻기 위한 제 3 제조 방법은, 피구동 소자에 대하여 전류를 공급하거나 또는 전압을 인가하기 위한 전극을 기판의 한쪽 면 위에 형성하는 한편, 이 전극과 피구동 소자를 구동하는 복수의 단위 회로 각각을 접속하기 위한 배선을 포함하는 배선 형성층을 형성하는 공정과, 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 포함하는 전자 부품층을 배선층으로부터 보아 기판의 반대측에 형성하는 공정과, 기판을 배선 형성층으로부터 박리하는 공정과, 배선 형성층으로부터 보아 전자 부품층의 반대측에 전극과 접촉하는 피구동 소자를 형성하고, 복수의 피구동 소자를 포함하는 소자층을 형성하는 공정을 갖는다.
본 발명에 따른 전기 광학 장치의 전자 회로적인 특징은, 복수의 전기 광학 소자와, 전기 광학 소자를 구동하는 복수의 단위 회로, 및 상기 복수의 단위 회로 중 1개 이상의 단위 회로를 차례로 선택하는 동시에 상기 선택한 1개 이상의 단위 회로에 전기 광학 소자를 구동하기 위한 동작을 실행시키는 선택 제어를 행하는 제어 회로를 각각이 갖는 복수의 소자 구동용 IC 칩과, 상기 복수의 소자 구동용 IC 칩 중 1개 이상의 IC 칩을 차례로 선택하는 동시에 상기 선택한 IC 칩의 제어 회로에 상기 선택 제어를 실행시키는 선택 회로를 구비함에 있다.
이 구성에서는, 전기 광학 소자를 구동하기 위한 단위 회로가 IC 칩에 포함된다. IC 칩에 포함되는 능동 소자는 저온 폴리실리콘 등으로 이루어지는 박막트랜지스터와 비교하여, 그 특성의 편차가 적다. 따라서, 표시 화상의 고정밀화나 대화면화를 위해 전기 광학 소자의 수가 증가했다고 하여도, 이것을 구동하기 위한 단위 회로의 특성에 편차가 생길 가능성은 억제되고, 이것에 의해 전기 광학 장치의 제조 수율이 향상된다. 또한, IC 칩에 포함되는 능동 소자는 저온 폴리실리콘 등으로 이루어지는 박막트랜지스터와 비교하여 낮은 전압으로 구동되기 때문에, 전기 광학 장치의 소비전력 저감을 도모할 수 있다.
그런데, 선택 회로가 각 단위 회로를 직접적으로 선택하는 종래의 구성 하에서는, 선택 회로로부터 복수의 단위 회로 각각에 이르는 다수의 배선(주사선)이 필요하다. 한편, 본 발명에서는 복수의 화소 구동용 IC 칩의 각각이 복수의 단위 회로를 포함하고, 이들 화소 구동용 IC 칩이 전기 광학 소자를 구동해야 할 IC 칩으로서 차례로 선택된다. 따라서, 각 단위 회로마다 선택을 위한 배선이 설치될 필 요는 없어, 종래의 구성과 비교하여 배선의 개수가 삭감된다. 예를 들면, 배선 수가 최소로 되는 구성에서는, 화소 구동용 IC 칩마다 선택 회로가 상기 화소 구동용 IC 칩을 선택하기 위한 1개의 배선을 설치하면 된다. 이 구성에 의하면, 선택 회로로부터 복수의 단위 회로 각각에 이르는 배선이 필요한 종래의 구성과 비교하여 배선 수가 현저히 저감된다.
또한, 본 발명에서의 전기 광학 소자는 전류의 공급이나 전압의 인가와 같은 전기적인 작용을 휘도나 투과율의 변화와 같은 광학적인 작용으로 변환하거나, 또는 광학적인 작용을 전기적인 작용으로 변환한다. 이러한 전기 광학 소자의 전형적인 예는 단위 회로로부터 공급되는 전류에 따른 휘도로 발광하는 유기 EL 소자나, 단위 회로에 의해 인가되는 전압에 따라 배향 방향(즉, 광의 투과율)이 변화하는 액정이다. 다만, 그 이외의 전기 광학 소자를 이용한 장치에도 본 발명은 적용될 수 있다. 바람직한 형태에 있어서, 복수의 전기 광학 소자 각각은 평면 내의 서로 다른 위치에 배치된다. 예를 들면, 복수의 전기 광학 소자는 행방향 및 열방향에 걸쳐 매트릭스 형상으로 배치된다.
또한, 본 발명에서의 「전기 광학 소자를 구동하기 위한 동작」은 전기 광학 소자에 대하여 전류나 전압을 공급하는 동작 이외에, 이 전류나 전압을 전기 광학 소자에 대한 실제의 공급에 앞서 용량 소자에 보유시키는 동작도 포함하는 개념이다.
보다 구체적인 형태에 있어서, 각 소자 구동용 IC 칩은 상기 소자 구동용 IC 칩에 포함되는 1개 이상의 단위 회로를 차례로 특정하는 특정 회로를 갖고, 제어 회로는 특정 회로에 의해 특정된 1개 이상의 단위 회로를 대상으로 하여 선택 제어를 행한다. 이 형태에 의하면, 적은 배선 수에도 불구하고 소기의 전기 광학 소자가 제어 회로에 의해 확실하게 구동된다.
보다 바람직한 형태에 있어서, 선택 회로는 선택한 소자 구동용 IC 칩에 클록 신호를 출력하고, 각 소자 구동용 IC 칩의 특정 회로는 상기 소자 구동용 IC 칩에 포함되는 1개 이상의 단위 회로를 선택 회로로부터 공급되는 클록 신호에 동기하여 차례로 특정한다. 이 구성에 의하면, 선택된 소자 구동용 IC 칩에 대하여 클록 신호가 공급되기 때문에, 각 소자 구동용 IC 칩에 의한 전기 광학 구동 소자의 구동 동작이 용이하게 정합(整合)된다.
더 바람직한 형태에 있어서, 각 단위 회로는 전기 광학 소자를 구동하기 위한 구동 전류 또는 구동 전압에 따른 전하를 보유하는 보유 회로와, 보유 회로에 의해 보유된 전하를 유지하는 유지 회로를 갖는다. 이 구성에 의하면, 보유 회로에 의해 보유된 전하가 일정하게 유지된다. 보유 회로로서, 예를 들어, 커패시터를 이용한 경우에는, 보유되어 있던 전하가 누설(leak)에 의해 손상될 가능성이 있다. 상기 형태에 의하면, 보유 회로에 의해 보유된 전하가 일정하게 유지되기 때문에, 소기의 구동 전류 또는 구동 전압과는 상이한 전류 또는 전압이 전기 광학 소자에 공급되는 것이 방지된다.
그런데, 각 소자 구동용 IC 칩은 그 접속 단자에 프로브 바늘을 접촉시킴으로써 동작의 검사가 실행될 수 있다. 그러나, 이 경우에는, 각 접속 단자를 프로브 바늘이 접촉하기에 충분한 크기로 할 필요가 있다. 그래서, 본 발명의 바람직 한 형태에 있어서, 각 소자 구동용 IC 칩의 제어 회로는 각 단위 회로의 동작을 검사하기 위한 테스트 신호를 상기 소자 구동용 IC 칩에 포함되는 단위 회로에 출력한다. 이 형태에 의하면, 테스트 신호의 공급에 의해 각 단위 회로의 동작이 검사된다. 따라서, 이 테스트 신호에 의해 검사되는 회로의 접속 단자에 대해서는, 프로브 바늘을 접촉시키기에 충분한 크기로 할 필요는 없다. 즉, 소자 구동용 IC 칩의 일부 또는 전부의 접속 단자가 프로브 바늘의 접촉에 필요한 크기보다도 작아지기 때문에, 소자 구동용 IC 칩의 사이즈가 저감된다.
본 발명이 적용되는 장치는 전기 광학 소자를 구비한 전기 광학 장치에 한정되지 않는다. 즉, 복수의 피구동 소자를 포함하는 각종 장치에 본 발명이 적용된다. 본 발명에 따른 소자 구동 장치는, 복수의 피구동 소자와, 피구동 소자를 구동하는 복수의 단위 회로, 및 상기 복수의 단위 회로 중 1개 이상의 단위 회로를 차례로 선택하는 동시에 상기 선택한 1개 이상의 단위 회로에 피구동 소자를 구동하기 위한 동작을 실행시키는 선택 제어를 행하는 제어 회로를 각각이 갖는 복수의 소자 구동용 IC 칩과, 상기 복수의 소자 구동용 IC 칩 중 1개 이상의 IC 칩을 차례로 선택하는 동시에 상기 선택한 IC 칩의 제어 회로에 상기 선택 제어를 실행시키는 선택 회로를 구비한다. 이 소자 구동 장치에 의해서도, 상술한 본 발명에 따른 전기 광학 장치와 동일한 효과를 얻을 수 있다.
또한, 본 발명에 따른 전기 광학 장치의 전자 회로적인 제 2 특징은, 각각이 데이터 신호에 의해 지정되는 구동 전류에 의해 구동되는 복수의 전기 광학 소자와, 1개 또는 복수의 전기 광학 소자마다 설치되고, 제 1 데이터 공급 회로와 제 2 데이터 공급 회로를 포함하는 복수의 데이터 공급 회로로서, 참조 전류에 의거하여 기준 전류를 생성하는 기준 전류 공급 회로와, 기준 전류 공급 회로에 의해 생성된 기준 전류에 의거하여 데이터 신호에 대응하는 전류값을 출력하는 데이터 신호 출력 회로를 각각이 구비하는 복수의 데이터 공급 회로를 구비하고, 제 1 데이터 공급 회로는 상기 제 1 데이터 공급 회로의 기준 전류 공급 회로가 기준 전류를 생성하기 위해 이용하는 참조 전류를 제 2 데이터 공급 회로에 출력하는 한편, 제 2 데이터 공급 회로의 기준 전류 공급 회로는 제 1 데이터 공급 회로로부터 공급된 참조 전류에 의거하여 기준 전류를 생성함에 있다.
일반적으로, 각각이 데이터 신호를 출력하는 복수의 데이터 공급 회로를 구비한 전기 광학 장치에서는, 각 데이터 공급 회로에서 생성된 참조 전류에 의거하여 데이터 신호가 생성된다. 그러나, 이 구성 하에서는, 각 데이터 공급 회로를 구성하는 능동 소자 등의 특성에 편차가 있으면, 참조 전류의 전류값이 각 데이터 공급 회로마다 상이한 경우가 발생할 수 있다. 이 경우에는, 참조 전류에 의거하여 생성되는 데이터 신호의 전류값에 편차가 생기기 때문에, 각 전기 광학 소자와 동일한 구동 전류를 공급하고자 하여도 실제의 구동 전류가 각 데이터 공급 회로마다 상이해진다는 문제가 있었다. 예를 들면, 전기 광학 장치를 표시 장치로서 이용한 경우에는, 구동 전류의 편차에 기인하여 표시 화상의 색 불균일 등이 발생할 수 있다.
이 문제를 해결하기 위해, 본 발명에 따른 전기 광학 장치에서는, 제 1 데이터 공급 회로의 기준 전류 공급 회로에서 이용되는 참조 전류가 제 2 데이터 공급 회로에 출력되고, 제 2 데이터 공급 회로의 기준 전류 공급 회로는 제 1 데이터 공급 회로로부터 공급된 참조 전류에 의거하여 기준 전류를 생성한다. 즉, 제 1 데이터 공급 회로와 제 2 데이터 공급 회로에서, 공통의 참조 전류에 의거하여 데이터 신호가 생성된다. 따라서, 제 1 데이터 공급 회로로부터 출력되는 데이터 신호와 제 2 데이터 공급 회로로부터 출력되는 데이터 신호에 대해서 전류값의 오차가 저감된다.
본 발명의 바람직한 형태에 있어서, 제 1 데이터 공급 회로로부터 출력된 참조 전류는 복수의 제 2 데이터 공급 회로 각각에 대하여 시분할로 공급된다. 이 형태에 의하면, 복수의 제 2 데이터 공급 회로에서 이용되는 참조 전류가 제 1 데이터 공급 회로에서 이용되는 참조 전류와 동일해진다.
이 형태에서는, 제 1 데이터 공급 회로로부터 출력된 참조 전류가 복수의 제 2 데이터 공급 회로에 대해서 공통되는 부분을 갖는 전류 공급선을 통하여 각 제 2 데이터 공급 회로에 공급되는 구성도 채용될 수 있다. 이 구성에 의하면, 복수의 제 2 데이터 공급 회로에 대해서 공통의 배선이 이용되기 때문에, 제 1 데이터 공급 회로와 복수의 제 2 데이터 공급 회로 각각을 개별적으로 접속하는 구성과 비교하여 배선 수가 삭감된다.
또한, 다른 형태에 있어서, 복수의 데이터 공급 회로 각각은 참조 전류를 상기 데이터 공급 회로의 기준 전류 공급 회로에 공급할지의 여부를 전환하는 제어 회로를 갖는다. 이 형태에 의하면, 각 데이터 공급 회로의 기준 전류 공급 회로에 대하여 제어 회로에 의해 규정되는 임의의 타이밍에서 참조 전류가 공급될 수 있 다. 또한, 이 형태에서는, 각 제 2 데이터 공급 회로의 제어 회로는 전단(前段)의 데이터 공급 회로의 제어 회로로부터 공급되는 이네이블(enable) 신호에 의거하여 기준 전류 공급 회로에 대한 참조 전류의 공급 여부를 전환하는 동시에, 차단(次段)의 데이터 공급 회로의 제어 회로에 이네이블 신호를 출력하는 구성도 채용될 수 있다. 예를 들면, 각 제 2 데이터 공급 회로의 제어 회로가 캐스케이드(cascade) 접속(종속(縱續) 접속)된다. 이 구성에 의하면, 각 제 2 데이터 공급 회로의 기준 전류 공급 회로에 대하여 이네이블 신호에 따라 차례로 참조 전류가 공급된다.
또한, 본 발명의 바람직한 형태에 있어서, 각 데이터 공급 회로는 참조 전류를 보유하는 보유 회로를 구비하고, 각 데이터 공급 회로의 기준 전류 공급 회로는 보유 회로에 보유된 참조 전류에 의거하여 기준 전류를 생성한다. 이 형태에서는 각 데이터 공급 회로가 보유 회로를 구비하고 있기 때문에, 기준 전류 공급 회로는 이 참조 전류에 따른 기준 전류를 임의의 시점에서 생성하여 데이터 신호 출력 회로에 출력할 수 있다.
그런데, 데이터 신호가 출력되고 있는 기간과 기준 전류 공급 회로에 참조 전류가 공급되는 기간이 겹치면, 데이터 신호의 출력에 따른 전원 노이즈의 영향이 참조 전류에 주어져, 참조 전류의 전류값에 오차가 생길 수 있다. 그래서, 본 발명의 바람직한 형태에 있어서, 각 데이터 공급 회로의 기준 전류 공급 회로에 대한 참조 전류의 공급은, 상기 데이터 공급 회로의 데이터 신호 출력 회로가 데이터 신호를 출력하는 기간 이외의 기간에 실행된다. 이것에 의하면, 참조 전류의 전류값 에 오차가 생기는 것은 회피된다.
또한, 보다 바람직한 형태에 있어서, 제 1 데이터 공급 회로의 구성과 제 2 데이터 공급 회로의 구성은 동일하다. 이 형태에 의하면, 데이터 공급 회로의 배치 시에 제 1 데이터 공급 회로와 제 2 데이터 공급 회로가 구별될 필요는 없다. 따라서, 제 1 데이터 공급 회로와 제 2 데이터 공급 회로를 별개의 구성으로 한 경우와 비교하여, 생산 효율이 향상되는 동시에 제조 비용이 저감된다.
또한, 본 발명의 바람직한 형태에서는, 데이터 신호에 따른 구동 전류를 전기 광학 소자에 공급하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩이 설치되고, 각 데이터 공급 회로의 데이터 신호 출력 회로는 생성한 데이터 신호를 소자 구동용 IC 칩의 단위 회로에 출력한다. 이 형태에 의하면, 전기 광학 소자를 구동하기 위한 단위 회로가 IC 칩에 포함되기 때문에, 단위 회로의 특성 편차를 억제할 수 있다.
본 발명의 하나의 특징은 복수의 피구동 소자를 포함하는 각종 장치에 적용된다. 즉, 본 발명에 따른 소자 구동 장치는 각각이 데이터 신호에 의해 지정되는 구동 전류에 의해 구동되는 복수의 피구동 소자와, 1개 또는 복수의 피구동 소자마다 설치되고, 제 1 데이터 공급 회로와 제 2 데이터 공급 회로를 포함하는 복수의 데이터 공급 회로로서, 참조 전류에 의거하여 기준 전류를 생성하는 기준 전류 공급 회로와, 기준 전류 공급 회로에 의해 생성된 기준 전류에 의거하여 데이터 신호에 대응하는 전류값을 출력하는 데이터 신호 출력 회로를 각각이 구비하는 복수의 데이터 공급 회로를 구비하고, 제 1 데이터 공급 회로는 상기 제 1 데이터 공급 회 로의 기준 전류 공급 회로가 기준 전류를 생성하기 위해 이용하는 참조 전류를 제 1 데이터 공급 회로 이외의 제 2 데이터 공급 회로에 출력하는 한편, 제 2 데이터 공급 회로의 기준 전류 공급 회로는 제 1 데이터 공급 회로로부터 공급된 참조 전류에 의거하여 기준 전류를 생성한다. 이 소자 구동 장치에 의해서도, 본 발명에 따른 전기 광학 장치와 동일한 효과를 얻을 수 있다.
본 발명에 따른 전자 기기는 상술한 특징을 갖는 전기 광학 장치를 구비한다. 이 전자 기기에 의하면, 전기 광학 장치에서의 능동 소자의 특성 편차를 억제할 수 있다. 특히 전기 광학 장치가 표시 장치로서 이용되는 전자 기기에서는, 표시 품위가 높은 수준으로 유지된다.
보다 바람직하게는, 전자 기기는 발광형의 전기 광학 장치를 갖는 제 1 표시부와 비발광형의 전기 광학 장치를 갖는 제 2 표시부를 구비한다. 이 중에서 발광형의 전기 광학 장치는 그 자체가 광을 발광하는 전기 광학 소자를 갖는다. 발광형 전기 광학 장치의 전형적인 예는, 공급된 전류에 따른 휘도로 발광하는 유기 EL 소자를 전기 광학 소자로서 이용한 유기 EL 표시 장치이다. 한편, 비발광형의 전기 광학 장치는 그 자체는 발광하지 않는 전기 광학 소자를 갖는다. 비발광형 전기 광학 장치의 전형적인 예는, 인가 전압에 따라 투과율이 변화하는 액정을 전기 광학 소자로서 이용한 액정 표시 장치이다. 이 전자 기기에 있어서, 발광형의 전기 광학 장치로부터 출사한 광은 비발광형의 전기 광학 장치에 도달하여 화상 표시에 이용된다. 따라서, 비발광형의 전기 광학 장치에 의한 표시의 시인성을 확보하기 위해 조명 장치가 별도로 설치될 필요는 없다. 또는, 조명 장치를 설치했다고 하여도, 그 조명 장치에 의한 출사광 양은 저감된다. 이 전자 기기의 바람직한 형태에 있어서, 제 1 표시부와 제 2 표시부는 각각의 에지부를 통하여 접속되어 상호 회전할 수 있게 된다. 이 형태에 의하면, 제 1 표시부로부터 발광된 광이 제 2 표시부에 효율적으로 도달하도록 제 1 표시부와 제 2 표시부의 상대적인 위치 관계가 조정된다.
이하, 도면을 참조하여 본 발명의 실시예에 대해서 설명한다. 이하에 나타낸 형태는 본 발명의 일 형태를 나타내는 것이며, 본 발명을 한정하지 않아 본 발명의 범위 내에서 임의로 변경할 수 있다. 또한, 이하에 나타낸 각 도면에서는 각 구성요소를 도면 상에서 인식될 수 있을 정도의 크기로 하기 위해, 각 구성요소의 치수나 비율 등을 실제의 것과는 적절히 상이하게 한다.
<A:전기 광학 장치의 구성>
우선, 화상을 표시하기 위한 장치로서 본 발명에 따른 전기 광학 장치를 적용한 형태를 설명한다. 도 1은 본 발명의 실시예에 따른 전기 광학 장치의 구성을 나타내는 사시도이다. 도 1에 도시되는 바와 같이, 전기 광학 장치(D)는 지지 기판(6)과 유기 EL층(1)과 배선 형성층(2)과 전자 부품층(3)을 갖는다. 이 지지 기판(6)은 유리, 플라스틱, 금속, 세라믹 등으로 이루어지는 판 형상 또는 필름 형상의 부재이다. 전자 부품층(3)은 지지 기판(6)의 한쪽 면에 설치되어 있다. 또한, 배선 형성층(2)은 전자 부품층(3)으로부터 보아 지지 기판(6)의 반대측에 설치되고, 유기 EL층(1)은 배선 형성층(2)으로부터 보아 지지 기판(6)과는 반대측에 설치되어 있다.
유기 EL층(1)은 다수의 유기 EL 소자(10)를 전기 광학 소자로서 포함하고 있다. 이들 유기 EL 소자(10)는 행방향(X방향) 및 열방향(Y방향)에 걸쳐 매트릭스 형상으로 배치되어 있다. 각 유기 EL 소자(10)는 전류의 공급에 의해 구동되고, 이것에 의해 발광하는 소자(피구동 소자)이다. 각 유기 EL 소자(10)로부터 발광된 광은 도 1에서의 상방(上方)(즉, 지지 기판(6)과는 반대 방향)으로 출사한다. 또한, 본 실시예에서는 열방향으로 m개의 유기 EL 소자(10)가 배치되고, 행방향으로 n개의 유기 EL 소자(10)가 배치된 경우를 상정(想定)한다. 따라서, 화소 수의 합계는 「m×n」개이다.
전자 부품층(3)은 각 유기 EL 소자(10)를 구동하기 위한 다수의 전자 부품을 포함한다. 구체적으로는, CMOS(Complementary Metal-Oxide Semiconductor)형 또는 바이폴라(bipolar)형의 트랜지스터를 이용한 반도체 집적 회로(IC 칩)나, 저항 또는 커패시터 등의 수동(受動) 소자, TFT 칩, 또는 판 형상의 페이퍼(paper) 전지와 같은 각종 전자 부품이 전자 부품층(3)에 포함된다. 도 1에 도시되는 바와 같이, 본 실시예에서의 전자 부품층(3)은 제어용 IC 칩(31)과, 복수의 주사용 IC 칩(33)과, 복수의 칼럼 데이터 변환용 IC 칩(35)과, 복수의 화소 구동용 IC 칩(37)을 전자 부품으로서 포함한다.
한편, 배선 형성층(2)은 전자 부품층(3)과 유기 EL층(1) 사이에 위치한다. 이 배선 형성층(2)은 다수의 배선을 포함한다. 구체적으로는, 배선 형성층(2)은 전자 부품층(3)에 포함되는 전자 부품끼리를 접속하기 위한 배선을 갖는다. 배선 형성층(2)은, 도 1에 도시되는 바와 같이, 복수의 주사 제어선 그룹(YL)과 복수의 데이터선(DL)을 포함한다. 각 주사 제어선 그룹(YL)은 각 주사용 IC 칩(33)과 복수의 화소 구동용 IC 칩(37)을 전기적으로 접속하는 배선이다. 한편, 각 데이터선은 각 칼럼 데이터 변환용 IC 칩(35)과 복수의 화소 구동용 IC 칩(37)을 전기적으로 접속하는 배선이다. 또한, 배선 형성층(2)은 전자 부품층(3)에 포함되는 전자 부품과 유기 EL층(1)에 포함되는 유기 EL 소자(10)를 접속하는 배선을 포함한다. 예를 들면, 배선 형성층(2)은 1개의 화소 구동용 IC 칩(37)과 복수의 유기 EL 소자(10)를 전기적으로 접속하는 배선(도 1에서는 도시가 생략되어 있음)을 포함한다.
다음으로, 도 2를 참조하여 전자 부품층(3)의 구체적인 구성을 설명한다. 도 2에 도시되는 바와 같이, 복수의 화소 구동용 IC 칩(37)은 행방향(X방향) 및 열방향(Y방향)에 걸쳐 매트릭스 형상으로 배치된다. 각 화소 구동용 IC 칩(37)은 유기 EL층(1)에 포함되는 다수의 유기 EL 소자(10) 중 미리 정해진 수의 유기 EL 소자(10)마다 설치되어 있다. 화소 구동용 IC 칩(37)과 유기 EL 소자(10)의 대응 관계는 다음과 같다.
본 실시예에서는, 유기 EL층(1)에 포함되는 합계 「m×n」개의 유기 EL 소자(10)를 복수의 그룹(이하, 「소자 그룹」이라고 함)으로 구분한다. 구체적으로는, 도 3에 도시되는 바와 같이, 행방향으로 나열되는 n개의 유기 EL 소자(10)를 q개마다 구분하는 동시에, 열방향으로 나열되는 m개의 유기 EL 소자(10)를 p개마다 구분하여, 1개의 영역에 속하는 「p×q」개의 유기 EL 소자(10)에 의해 1개의 소자 그룹을 구성한다. 그리고, 각 소자 그룹마다 1개의 화소 구동용 IC 칩(37)이 할당 된다. 즉, 도 3에 도시되는 바와 같이, 각 화소 구동용 IC 칩(37)은 1개의 소자 그룹에 속하는 「p×q」개의 유기 EL 소자(10)와 대향하도록 배치되고, 이들 유기 EL 소자(10)를 구동하는 역할을 담당하고 있다.
또한, 도 2에 도시되는 바와 같이, 복수의 주사용 IC 칩(33)은 지지 기판(6)의 1개 또는 2개의 가장자리를 따라 열방향으로 나열되도록 배치된다. 각 주사용 IC 칩(33)은 복수의 화소 구동용 IC 칩(37) 중 유기 EL 소자(10)의 구동을 실행해야 할 IC 칩을 차례로 선택하기 위한 회로를 갖는다. 한편, 복수의 칼럼 데이터 변환용 IC 칩(35)은 지지 기판(6)의 다른 가장자리를 따라 행방향으로 나열되도록 배치된다. 각 칼럼 데이터 변환용 IC 칩(35)은, 화상을 나타내는 데이터(이하, 「화상 데이터」라고 함)(Xd)에 의거하여 각 유기 EL 소자(10)에 흐르는 전류를 제어한다. 화상 데이터(Xd)는 각 유기 EL 소자(10)의 휘도(계조)를 지정하는 데이터이다.
한편, 제어용 IC 칩(31)은 복수의 주사용 IC 칩(33)의 열과 복수의 칼럼 데이터 변환용 IC 칩(35)의 행이 교차하는 부분(즉, 지지 기판(6)의 코너 부분)에 배치된다. 이 제어용 IC 칩(31)은 각 주사용 IC 칩(33)과 각 칼럼 데이터 변환용 IC 칩(35)을 통괄적으로 제어한다. 구체적으로는, 제어용 IC 칩(31)은 컴퓨터 시스템 등의 외부 장치(도시 생략)에 접속되어 있고, 이 외부 장치로부터 화상 데이터(Xd)나 표시 동작의 타이밍을 규정하기 위한 제어 신호(예를 들어, 클록 신호)를 수신(受信)한다. 제어용 IC 칩(31)은 표시 메모리(31a)를 구비하고 있다. 이 표시 메모리(31a)는 외부 장치로부터 공급된 화상 데이터(Xd)를 일시적으로 기억하기 위한 수단이다.
그리고, 제어용 IC 칩(31)은 복수의 주사용 IC 칩(33)을 1개씩 선택하기 위한 신호(후술하는 리셋 신호(RSET), 클록 신호(YSCL), 및 칩 선택 클록 신호(YECL))를 외부 장치로부터 공급되는 제어 신호에 의거하여 생성하고, 이들 신호를 각 주사용 IC 칩(33)에 공급한다(도 5 참조). 또한, 제어용 IC 칩(31)은 표시 메모리(31a)에 기억된 화상 데이터(Xd)를 각 칼럼 데이터 변환용 IC 칩(35)에 공급한다(도 9 참조). 또한, 제어용 IC 칩(31)은 각 화소 구동용 IC 칩(37)의 동작을 강제적으로 정지시키기 위한 강제 오프 신호(Doff)를 생성하고, 이 신호를 배선 형성층(2)에 포함되는 배선을 통하여 각 화소 구동용 IC 칩(37)에 출력한다.
다음으로, 화소 구동용 IC 칩(37), 주사용 IC 칩(33) 및 칼럼 데이터 변환용 IC 칩(35)의 각각에 대해서 구성 및 동작을 설명한다. 또한, 이하에서는, 화소 구동용 IC 칩(37) 및 주사용 IC 칩(33)의 구성 및 동작을 설명한 후에, 칼럼 데이터 변환용 IC 칩(35)의 구성 및 동작을 설명한다.
<화소 구동용 IC 칩(37)의 구성>
각 화소 구동용 IC 칩(37)은 그것에 할당된 복수의 유기 EL 소자(10)를 구동하기 위한 회로를 포함한다. 보다 구체적으로는, 도 4에 도시되는 바와 같이, 각 화소 구동용 IC 칩(37)은 화소 디코더(371)와 화소 카운터(374)와 복수의 화소 회로(377)를 갖는다. 각 화소 회로(377)는 1개의 소자 그룹에 속하는 복수의 유기 EL 소자(10) 각각과 일대일로 대응하도록 매트릭스 형상으로 배치되어 있다. 따라서, 각 화소 구동용 IC 칩(37)은 합계 「p×q」개의 화소 회로(377)를 포함한다. 각 화소 회로(377)는 1개의 유기 EL 소자(10)를 구동하기 위한 회로이다. 따라서, 1개의 화소 구동용 IC 칩(37)에 의해 유기 EL층(1)에 포함되는 「p×q」개의 유기 EL 소자(10)가 구동된다.
도 4에 도시되는 바와 같이, 행방향으로 나열되는 q개의 화소 회로(377)는 1개의 워드선(WLi)(i는 1≤i≤m를 충족시키는 정수), 1개의 보유 제어 신호선(HLi), 및 1개의 발광 제어 신호선(GCLi)을 통하여 상호 접속되어 있다. 각 워드선(WLi), 각 보유 제어 신호선(HLi), 및 각 발광 제어 신호선(GCLi)의 한쪽 끝은 화소 디코더(371)에 접속되어 있다. 이 구성 하에서, 행방향으로 나열되는 q개의 화소 회로(377)에는 워드선(WLi)을 통하여 선택 신호(XWi)가, 보유 신호선(HLi)을 통하여 보유 제어 신호(XHi)가, 발광 제어 신호선(GCLi)을 통하여 발광 제어 신호(XGCi)가 각각 화소 디코더(371)로부터 공급된다. 한편, 열방향으로 나열되는 p개의 화소 회로(377)는 1개의 데이터선(DLj)(j는 1≤j≤n을 충족시키는 정수)을 통하여 칼럼 데이터 변환용 IC 칩(35)에 접속되어 있다.
또한, 1개의 화소 구동용 IC 칩(37)에 포함되는 모든 화소 회로(377)는 공통의 테스트 신호선(TSL)을 통하여 화소 디코더(371)에 접속되어 있다. 이 구성 하에서, 각 화소 회로(377)에는 화소 디코더(371)로부터 테스트 신호선(TSL)을 통하여 테스트 신호(TS)가 동시에 공급된다. 이것에 의해, 모든 화소 회로(377)에 대해서 일제히 동작의 테스트가 실행된다.
<주사용 IC 칩(33)의 구성>
다음으로, 도 5를 참조하여 주사용 IC 칩(33)의 구체적인 구성을 설명한다. 또한, 이하에서는, 설명의 편의를 위해, 행방향으로 나열되는 복수(「n/q」개)의 화소 구동용 IC 칩(37)으로 이루어지는 그룹을 「화소 구동용 IC 칩 그룹」이라고 표기한다.
도 5에 도시되는 바와 같이, 본 실시예에서는 2개의(즉, 2행 분의) 화소 구동용 IC 칩 그룹마다 1개의 주사용 IC 칩(33)이 설치되어 있다. 각 주사용 IC 칩(33)은 2개의 화소 구동용 IC 칩 그룹에 속하는 복수(「2n/q」개)의 화소 구동용 IC 칩(37)의 동작을 제어한다. 또한, 이하에서는, 설명의 편의를 위해, 주사용 IC 칩(33)의 개수를 「r(=m/2p)」이라고 표기한다. 또한, 1개의 주사용 IC 칩(33)에 대응하는 2개의 화소 구동용 IC 칩 그룹 중 한쪽 화소 구동용 IC 칩 그룹을 「제 1 화소 구동용 IC 칩 그룹(370a)」이라고 표기하는 동시에, 다른쪽 화소 구동용 IC 칩 그룹을 「제 2 화소 구동용 IC 칩 그룹(370b)」이라고 표기한다.
각 주사용 IC 칩(33)은 배선 형성층(2)에 포함되는 주사 제어선 그룹(YLk)(k는 1≤k≤r를 충족시키는 정수)을 통하여 상기 주사용 IC 칩(33)에 할당된 2개의 화소 구동용 IC 칩(37)에 접속되어 있다. 각 주사 제어선 그룹(YLk)은 제 1 로컬(local) 클록 신호선(LCak), 제 2 로컬 클록 신호선(LCbk), 및 로컬 리셋 신호선(LRS)을 포함한다. 보다 구체적으로는, 각 주사용 IC 칩(33)은 제 1 로컬 클록 신호선(LCak)을 통하여 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 복수의 화소 구동용 IC 칩(37)에 접속되어 있다. 마찬가지로, 각 주사용 IC 칩(33)은 제 2 로컬 클록 신호선(LCbk)을 통하여 제 2 화소 구동용 IC 칩 그룹(370b)에 속하는 복수의 화소 구동용 IC 칩(37)에 접속되어 있다. 또한, 서로 인접하는 2개의 주사용 IC 칩(33)끼리는 배선 형성층(2)에 포함되는 배선에 의해 전기적으로 접속되어 있다.
여기서, 도 6은 각 화소 회로(377)의 주사에 관계되는 신호의 파형을 나타내는 타이밍차트이다. 도 6에 나타낸 리셋 신호(RSET), 클록 신호(YSCL) 및 칩 선택 클록 신호(YECL)는 제어용 IC 칩(31)으로부터 각 주사용 IC 칩(33)에 공급되는 신호이다. 이 중의 리셋 신호(RSET)는 「m×n」개의 모든 유기 EL 소자(10)를 주사하기 위해 필요한 기간(이하, 「데이터 기록 기간」이라고 함)의 시간 길이를 규정하기 위한 신호이며, 각 데이터 기록 기간의 개시 시점에서 H레벨로 상승한다. 한편, 클록 신호(YSCL)는 1개의 수평 주사 기간의 시간 길이에 상당하는 주기를 갖는 신호이다. 이 수평 주사 기간은 1개의 행에 속하는 n개의 화소 회로(377)가 동시에 선택되는 기간에 상당한다. 또한, 칩 선택 클록 신호(YECL)는 복수의 주사용 IC 칩(33) 중 실제로 화소 구동용 IC 칩(37)의 제어를 실행해야 할 주사용 IC 칩(33)을 선택하기 위한 신호이다. 따라서, 칩 선택 클록 신호(YECL)는 1개의 데이터 기록 기간에서 주사용 IC 칩의 수에 상당하는 「ｒ」회만큼 H레벨로 상승한다.
각 주사용 IC 칩(33)은 이 칩 선택 클록 신호(YECL)에 의해 선택되면, 제 1 로컬 클록 신호(SCKak) 및 제 2 로컬 클록 신호(SCKbk)를 차례로 출력한다. 제 1 로컬 클록 신호(SCKak) 및 제 2 로컬 클록 신호(SCKbk)는 각 화소 구동용 IC 칩 그룹에 속하는 복수의 화소 회로(377)를 각 행마다 선택하기 위한 클록 신호이다.
보다 구체적으로는, 도 6에 도시되는 바와 같이, k번째의 주사용 IC 칩(33) 은, 우선, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 복수의 화소 구동용 IC 칩(37)에 대하여 제 1 로컬 클록 신호(SCKak)를 출력한다. 이 제 1 로컬 클록 신호(SCKak)는 제 1 화소 구동용 IC 칩 그룹(370a)에서 열방향으로 나열되는 화소 회로(377)의 수인 「p」개의 수평 주사 기간에 상당하는 기간에 걸쳐 클록 신호(YSCL)와 동일한 주기로 레벨 변동하는 신호이다. 또한, 칩 선택 클록 신호(YECL)에 의해 선택된 주사용 IC 칩(33)은, 제 1 로컬 클록 신호(SCKak)에 의거하는 p행 분의 화소 회로(377) 선택이 완료되면, 제 2 화소 구동용 IC 칩 그룹(370b)에 속하는 복수의 화소 구동용 IC 칩(37)에 대하여 제 2 로컬 클록 신호(SCKbk)를 출력한다. 이 제 2 로컬 클록 신호(SCKbk)는 제 2 화소 구동용 IC 칩 그룹(370b)에서 열방향으로 나열되는 화소 회로(377)의 수인 「p」개의 수평 주사 기간에 상당하는 기간에 걸쳐 클록 신호(YSCL)와 동일한 주기로 레벨 변동하는 신호이다. 제 1 로컬 클록 신호(SCKak) 및 제 2 로컬 클록 신호(SCKbk)는 각각 제 1 로컬 클록 신호선(LCak) 및 제 2 로컬 클록 신호선(LCbk)을 통하여 전송된다.
한편, 각 주사용 IC 칩(33)은, 제 2 로컬 클록 신호(SCKbk)에 의거하는 p행 분의 화소 회로(377) 선택이 완료되면, 도 6에 도시되는 바와 같이, 차단(次段)의 주사용 IC 칩(33)에 출력되는 이네이블 신호(EOk)를 H레벨로 반전시킨다. 이 이네이블 신호(EOk)는 주사용 IC 칩(33)에 의한 2행 분의 화소 구동용 IC 칩 그룹의 선택이 완료되었음을 차단의 주사용 IC 칩(33)에 통지하기 위한 신호이다. H레벨의 이네이블 신호(EOk)가 공급된 (k+1)단째의 주사용 IC 칩(33)은 상기와 동일한 순서에 의해 제 1 로컬 클록 신호(SCKak+1) 및 제 2 로컬 클록 신호(SCKbk+1)를 출력한 다.
<화소 회로(377)의 구성>
다음으로, 도 7을 참조하여 단위 회로로서의 화소 회로(377)의 전기적인 구성을 설명한다. 또한, 도 7에서는 i행째의 j열째에 위치하는 1개의 화소 회로(377)가 도시되어 있다. 이 구성은 모든 화소 회로(377)에 공통되는 구성이다.
화소 회로(377)는 복수의 MOS 트랜지스터와 1개의 커패시터(C0)로 구성된다. 구체적으로는, 화소 회로(377)는 한 쌍의 스위칭용 트랜지스터(Q1a, Q1b)와, 한 쌍의 판독용 트랜지스터(Q2a, Q2b)와, 커패시터(C0)와, 발광 제어용 트랜지스터(Q3)와, 테스트용 트랜지스터(Q8a, Q8b)와, 아날로그 메모리부(377a)를 갖는다. 이 중에서 트랜지스터(Q1a, Q1b, Q2a, Q2b, Q3)는 p채널형의 MOS 트랜지스터이고, 트랜지스터(Q8a, Q8b)는 n채널형의 MOS 트랜지스터이다. 트랜지스터(Q2b)는 유기 EL 소자(10)에 정전류(定電流)를 공급하기 위한 구동용 트랜지스터이고, 트랜지스터(Q3)는 이 정전류의 도통/비도통을 제어하기 위한 트랜지스터이다.
*트랜지스터(Q1a)는 데이터선(DLj)과 트랜지스터(Q1b)에 접속되고, 그 게이트 단자는 워드선(WLi)에 접속되어 있다. 또한, 트랜지스터(Q1b)는 커패시터(C0)의 한쪽 끝과 트랜지스터(Q1a)에 접속되고, 그 게이트 단자는 워드선(WLi)에 접속되어 있다. 한편, 커패시터(C0)의 다른쪽 끝은 전원선(L1)에 접속되어 있다. 이 전원선(L1)에는 전원 전압(VDD)이 인가되어 있다.
트랜지스터(Q2a, Q2b)는 커런트 미러 회로를 구성한다. 구체적으로는, 트랜 지스터(Q2a, Q2b) 각각의 게이트 단자는 커패시터(C0)의 한쪽 끝에 접속되어 있다. 또한, 한쪽 트랜지스터(Q2a)는 트랜지스터(Q1a)와 전원선(L1)에 접속되어 있다. 따라서, 워드선(WLi)에 공급되는 선택 신호(XWi)가 L레벨로 천이(遷移)되면, 트랜지스터(Q1a, Q1b)는 모두 온(on) 상태로 된다. 이렇게 하여 트랜지스터(Q1b)가 온 상태로 되면, 트랜지스터(Q2b)는 게이트 단자와 드레인 단자가 접속된 다이오드로서 기능한다. 따라서, 데이터선(DLj)의 데이터 신호(Dj)에 따른 전류가 전원선(L1)→트랜지스터(Q2a)→트랜지스터(Q1a)→데이터선(DLj)이라는 경로(經路)로 흐르고, 트랜지스터(Q2a)의 게이트 전압에 따른 전하가 커패시터(C0)에 축적된다. 또한, 다른쪽 트랜지스터(Q2b)는 트랜지스터(Q3)의 소스 단자와 전원선(L1)에 접속되어 있다. 트랜지스터(Q2b)는 트랜지스터(Q2a)와 커런트 미러 회로를 구성하고, 커패시터(C0)에 축적된 전하, 즉, 트랜지스터(Q2b)의 게이트 전압에 따른 전류를 트랜지스터(Q3)에 흐르게 한다.
트랜지스터(Q3)의 게이트 단자는 발광 제어 신호선(GCLi)에 접속되어 있다. 또한, 트랜지스터(Q3)의 드레인 단자는 배선 형성층(2)에 포함되는 배선을 통하여 유기 EL 소자(10)에 접속되어 있다. 이 구성 하에서, 발광 제어 신호(XGCi)가 L레벨로 천이되면, 트랜지스터(Q3)는 온 상태로 된다. 이 때, 트랜지스터(Q2b)의 게이트 전압에 따른 구동 전류(Iel)가 트랜지스터(Q2b, Q3)를 통하여 유기 EL 소자(10)에 공급된다. 이 구동 전류(Iel)의 공급에 의해 유기 EL 소자(10)는 발광한다. 또한, 본 실시예에서는 트랜지스터(Q2a, Q2b, Q3)로서 p형의 트랜지스터가 이용되고 있지만, 이들 트랜지스터는 유기 EL 소자(10)나 전원선(L1)과의 접속 관계 에 따라 적절히 n형의 트랜지스터로 변경될 수 있다.
한편, 아날로그 메모리부(377a)는 커패시터(C0)에 축적된 전하를 일정하게 유지하는 회로이다. 구체적으로는, 아날로그 메모리부(377a)는 트랜지스터(Q4a, Q4b, Q5, Q6, Q7)를 갖는다. 이 중에서 트랜지스터(Q4a, Q4b)는 n채널형의 MOS 트랜지스터이고, 트랜지스터(Q5, Q6, Q7)는 p채널형의 MOS 트랜지스터이다. 트랜지스터(Q4a, Q4b)는 커런트 미러 회로를 구성한다. 마찬가지로, 트랜지스터(Q5, Q6)는 커런트 미러 회로를 구성한다.
트랜지스터(Q5)는 전원선(L1)과 트랜지스터(Q4a)에 접속되어 있고, 그 게이트 단자는 커패시터(C0)의 한쪽 끝에 접속되어 있다. 트랜지스터(Q6)는 전원선(L1)과 트랜지스터(Q4b)에 접속되어 있고, 그 게이트 단자는 트랜지스터(Q7)에 접속되어 있다. 이 트랜지스터(Q7)는 커패시터(C0)의 한쪽 끝과 트랜지스터(Q6)에 접속되어 있고, 그 게이트 단자는 보유 신호선(HLi)에 접속되어 있다. 따라서, 트랜지스터(Q7)는 보유 신호(XHi)가 L레벨로 되면 온 상태로 된다.
한편, 트랜지스터(Q4a)는 트랜지스터(Q5)와 접지선에 접속되어 있고, 그 게이트 단자는 트랜지스터(Q5)에 접속되어 있다. 또한, 트랜지스터(Q4b)는 트랜지스터(Q6)와 접지선에 접속되어 있고, 그 게이트 단자는 트랜지스터(Q5)와 트랜지스터(Q4a)의 게이트 단자에 접속되어 있다.
이 구성 하에서, 아날로그 메모리부(377a)는 이하와 같이 동작한다. 즉, 커패시터(C0)에 데이터 신호에 따른 전하가 축적되면, 트랜지스터(Q2b)의 게이트 전압에 따른 전류가 트랜지스터(Q5)로부터 트랜지스터(Q4a)에 흐른다. 여기서, 트랜 지스터(Q4a)와 트랜지스터(Q4b)는 등배(等倍)의 커런트 미러 회로를 구성하고 있기 때문에, 트랜지스터(Q4a)에 흐르는 전류와 동일한 전류가 트랜지스터(Q4b)에 흐르고, 다시 그 전류가 트랜지스터(Q6)에 흐른다. 그리고, 이 상태에서 트랜지스터(Q7)가 온 상태로 되면, 트랜지스터(Q6)의 게이트 전압이 트랜지스터(Q7)를 통하여 커패시터(C0)에 피드백(feedback)된다. 이것에 의해, 커패시터(C0)에 축적된 전하가 일정하게 유지되는 것이다. 또한, 다른 형태에서는, 아날로그 메모리부(377a) 대신에 불휘발성 메모리 회로가 채용될 수 있다. 또한, 아날로그 메모리부(377a)는 저(低)소비전력화나 프로그램의 핫 스타트(hot start) 등을 위해 일단 소등(消燈)된 표시를 신속하게 재개(再開)시키는데 효과적인 회로이지만, 본 발명에 반드시 필요하지는 않다.
다음으로, 화소 구동용 IC 칩(37)에 포함되는 화소 카운터(374) 및 화소 디코더(371)에 대해서 설명한다. 도 4에 도시되는 화소 카운터(374)는 1개의 화소 구동용 IC 칩(37)에 포함되는 각 행의 화소 회로(377)를 선택 대상으로서 차례로 특정하기 위한 수단이다. 이 화소 카운터(374)에는 로컬 리셋 신호선(LRS)과, 제 1 로컬 클록 신호선(LCak) 또는 제 2 로컬 클록 신호선(LCbk)이 접속되어 있다.
상세하게 설명하면, 화소 카운터(374)는 주사용 IC 칩(33)으로부터 공급되는 제 1 로컬 클록 신호(SCKak) 또는 제 2 로컬 클록 신호(SCKbk)가 H레벨로 상승할 때마다 카운트 값을 「1」씩 증가시킨다. 또한, 화소 카운터(374)는 주사용 IC 칩(33)으로부터 공급되는 로컬 리셋 신호(RS)가 H레벨로 상승할 때마다 카운트 값을 「0」으로 리셋한다. 따라서, 화소 카운터(374)에 의한 카운트 값은 1개의 데 이터 기록 기간에서 「0」으로부터 수평 주사 기간마다 「1」씩 증가하여 「p」까지의 값을 취할 수 있다. 화소 카운터(374)에 의한 카운트 값은 화소 디코더(371)에 출력된다.
이 화소 디코더(371)는 1개의 화소 구동용 IC 칩(37)에 포함되는 각 행의 화소 회로(377)를 차례로 선택하기 위한 수단이다. 이 화소 디코더(371)에는 제 1 로컬 클록 신호선(LCak) 또는 제 2 로컬 클록 신호선(LCbk)이 접속되어 있다. 그리고, 화소 디코더(371)는 화소 카운터(374)에 의한 카운트 값에 대응하는 행에 속하는 복수의(q개의) 화소 회로(377)를 일제히 선택한다. 즉, 화소 디코더(371)는 선택 신호(XWi), 보유 제어 신호(XHi) 및 발광 제어 신호(XGCi)의 레벨을 이하에 나타낸 바와 같이 제어한다.
도 8에 도시되는 바와 같이, 선택 신호(XWi)는 데이터 기록 기간에서의 1개의 수평 주사 기간에서 L레벨로 되는 신호이다. 즉, 선택 신호(XWi)는 데이터 기록 기간 중 제 1 로컬 클록 신호(SCKak) 또는 제 2 로컬 클록 신호(SCKbk)의 i번째 상승과 함께 L레벨로 반전하고, (i+1)번째 상승과 함께 H레벨로 반전한다. 따라서, 선택 신호(XW1, XW2, …, XWp)는 제 1 로컬 클록 신호(SCKak) 또는 제 2 로컬 클록 신호(SCKbk)의 상승에 동기하여 차례로 L레벨로 반전한다. 또한, 보유 제어 신호(XHi)는 선택 신호(XWi)가 L레벨로 하강하고 나서 소정의 시간만큼 경과한 타이밍에서 H레벨로 반전하고, 1수평 주사 기간에 상당하는 기간이 경과하면 L레벨로 반전한다. 또한, 발광 제어 신호(XGCi)는 선택 신호(XWi)의 레벨을 반전시킨 신호이다. 따라서, 발광 제어 신호(XGC1, XGC2, …, XGCp)는 제 1 로컬 클록 신 호(SCKak) 또는 제 2 로컬 클록 신호(SCKbk)의 상승에 동기하여 차례로 H레벨로 반전한다.
한편, 도 7에 도시되는 바와 같이, 트랜지스터(Q8a, Q8b)의 게이트 단자는 테스트 신호선(TSL)에 접속되어 있다. 이 중에서 트랜지스터(Q8a)의 드레인 단자는 트랜지스터(Q3)의 드레인 단자에 접속되어 있다. 화소 회로(377)의 동작을 테스트하는 모드(테스트 모드)에서는, 강제 오프 신호(Doff)에 따라 트랜지스터(Q3)가 오프 상태로 되고, 테스트 신호(TS)가 H레벨로 반전함으로써 트랜지스터(Q8a)가 온 상태로 된다. 이것에 의해, 유기 EL 소자(10)의 양극층은 트랜지스터(Q8a)를 통하여 접지선에 접속된다. 또한, 트랜지스터(Q8b)의 드레인 단자는 데이터선(DL)에 접속되어 있다. 또한, 테스트 모드에서 테스트 신호(TS)가 H레벨로 반전하면, 트랜지스터(Q8b)가 온 상태로 된다. 이것에 의해, 데이터선(DL)은 트랜지스터(Q8b)를 통하여 접지선에 접속된다. 이 때, 트랜지스터(Qa1, Qb1)가 온 상태로 되면, 트랜지스터(Q2a)의 게이트 전압은 강제적으로 접지 전위로 된다. 이 테스트 모드에서, 선택 신호(XWi)나 데이터 신호(Dj), 또는 보유 신호(XHi)의 소정 레벨로 함으로써, 화소 회로(377)의 누설 전류나 커패시터(C0)의 전위 보유성 등이 검사된다. 테스트 모드에서는, 화소 카운터(374)의 카운트 값이 「p」보다도 큰 복수의 수치로 설정되고, 이들 수치의 각각에 할당된 내용의 테스트가 실행된다. 또한, 트랜지스터(Q8a, Q8b)로서 p채널형의 트랜지스터도 채용될 수 있다.
다음으로, 각 화소 회로(377)의 동작을 설명한다. 여기서는, i행째의 j열째에 위치하는 1개의 화소 회로(377)에 특히 주목하여 동작을 설명하지만, 이 동작은 모든 화소 회로(377)에 공통되는 것이다.
우선, 화소 디코더(371)로부터 공급되는 선택 신호(XWi)가 수평 주사 기간의 개시 시점에서 L레벨로 반전하면, i행째에 속하는 모든 화소 회로(377)의 트랜지스터(Q1a, Q1b)가 온 상태로 된다. 그 결과, 데이터 신호(Dj)에 따른 전류가 트랜지스터(Q2a)를 흐르고, 그 전류에 따른 전하가 커패시터(C0)에 축적된다. 한편, 수평 주사 기간의 개시 시점에서 발광 제어 신호(XGCi)가 H레벨로 반전하면, 트랜지스터(Q3)는 오프 상태로 된다. 따라서, 커패시터(C0)의 충전 중에 전류가 유기 EL 소자(10)에 흐르지 않는다. 또한, 선택 신호(XWi)가 L레벨로 반전하고 나서 소정의 시간이 경과한 시점에서 보유 제어 신호(XHi)가 H레벨로 반전하고, 트랜지스터(Q7)가 오프 상태로 된다.
이어서, 수평 주사 기간의 종료 시점에서 선택 신호(XWi)가 H레벨로 반전하면, i행째에 속하는 모든 화소 회로(377)의 트랜지스터(Q1a, Q1b)가 오프 상태로 된다. 한편, 수평 주사 기간의 종료 시점에서 발광 제어 신호(XGCi)가 L레벨로 반전하면, i행째에 속하는 모든 화소 회로(377)의 트랜지스터(Q3)가 온 상태로 된다. 이것에 의해, 커패시터(C0)에 보유된 전압에 따른 구동 전류(Iel)가 트랜지스터(Q2b, Q3)를 경유하여 유기 EL 소자(10)에 공급된다. 그 결과, 유기 EL 소자(10)는 구동 전류(Iel)의 크기에 따른 휘도로 발광한다.
또한, 수평 주사 기간의 종료 시점으로부터 소정의 시간만큼 지연된 시점에서 보유 제어 신호(XHi)가 L레벨로 반전하면, i행째에 속하는 모든 화소 회로(377)의 트랜지스터(Q7)가 온 상태로 된다. 따라서, 트랜지스터(Q2b)의 게이트 전압은 아날로그 메모리부(377a)에 의해 일정하게 유지된다.
한편, 상술한 바와 같이, 화소 디코더(371)에는 제어용 IC 칩(31)으로부터 강제 오프 신호(Doff)가 공급된다. 이 강제 오프 신호(Doff)가 H레벨로 반전하면, 화소 디코더(371)는 모든 발광 제어 신호(XGC1, XGC2, …, XGCp)를 H레벨로 반전시킨다. 이것에 의해, 화소 구동용 IC 칩(37) 내의 모든 화소 회로(377)에서의 트랜지스터(Q3)가 오프 상태로 된다. 따라서, 모든 유기 EL 소자(10)는 강제 오프 신호(Doff)에 따라 발광을 정지한다.
<화소 회로(377)의 선택 동작>
다음으로, 이상에 나타낸 구성에 의거하여 실행되는 화소 회로(377)의 선택 동작에 대해서 상세하게 설명한다.
우선, 도 6에 도시되는 바와 같이, 제어용 IC 칩(31)으로부터 각 주사용 IC 칩(33)에 공급되는 리셋 신호(RSET)가 소정의 기간에 걸쳐 H레벨로 된다. 각 주사용 IC 칩(33)은, 이 리셋 신호(RSET)의 상승을 계기로 하여, 차단의 주사용 IC 칩(33)에 공급하는 이네이블 신호(EOk)를 L레벨로 설정한다. 또한, 각 주사용 IC 칩(33)은 제 1 화소 구동용 IC 칩 그룹(370a) 및 제 2 화소 구동용 IC 칩 그룹(370b)에 공급되는 로컬 리셋 신호(RS)를 소정의 기간에 걸쳐 H레벨로 반전시킨다. 그 결과, 각 화소 구동용 IC 칩 그룹에 포함되는 화소 카운터(374)는 카운트 값을 「0」으로 리셋한다.
한편, 칩 선택 클록 신호(YECL)가 데이터 기록 기간의 최초에 H레벨로 반전함으로써, 1단째의 주사용 IC 칩(33)이 선택된다. 이 주사용 IC 칩(33)은 제어용 IC 칩(31)으로부터 공급되는 클록 신호(YSCL)에 의거하여 제 1 로컬 클록 신호(SCKa1)의 클록 펄스를 출력한다. 이 제 1 로컬 클록 신호(SCKa1)는 제 1 로컬 클록 신호선(LCa1)을 통하여 제 1 화소 구동용 IC 칩 그룹(370a)에 공급된다.
또한, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 화소 회로(377)의 화소 카운터(374)는, 제 1 로컬 클록 신호(SCKa1)에서의 클록 펄스의 최초 상승을 계기로 하여 카운트 값을 「0」에서부터 「1」로 증가시킨다. 한편, 화소 디코더(371)는 이 카운트 값 「1」에 대응하는 1행째의 화소 회로(377)를 선택하는 동시에, 이들 화소 회로(377)에 대응하는 유기 EL 소자(10)에 대하여 데이터 신호(Dj)에 따른 전류를 흐르게 하기 위한 동작(이하, 「선택 동작」이라고 함)을 실행한다.
즉, 화소 디코더(371)는 이 카운트 값 「1」에 대응하는 선택 신호(XW1)를 1수평 주사 기간에 걸쳐 L레벨로 반전시킨다. 그 결과, 1행째에 속하는 모든 화소 회로(377)의 트랜지스터(Q1a, Q2a)가 온 상태로 된다. 즉, 1행째에 속하는 모든 화소 회로(377)가 선택된다. 이것에 의해, 데이터 신호(Dj)의 전류에 따른 전하가 커패시터(C0)에 충전된다. 또한, 1행 분의 화소 회로(377)가 선택되고 있는 기간에서, 화소 디코더(371)는 보유 제어 신호(XH1)를 H레벨로 함으로써 트랜지스터를 오프 상태로 하는 동시에, 발광 제어 신호(XGC1)를 H레벨로 함으로써 트랜지스터(Q3)를 오프 상태로 한다.
한편, 선택 신호를 L레벨로 반전시키고 나서 1수평 주사 기간이 경과하면, 화소 디코더(371)는 선택 신호(XW1)를 H레벨로 반전시킨다. 이것에 의해, 1행째에 속하는 모든 화소 회로(377)에서 트랜지스터(Q1a, Q1b)가 오프 상태로 된다. 또 한, 화소 디코더(371)는 선택 신호(XW1)의 상승으로부터 약간 지연된 시점에서 보유 제어 신호(XH1)를 L레벨로 반전시킨다. 그 결과, 1행째에 속하는 화소 회로(377)의 트랜지스터(Q7)는 온 상태로 된다. 또한, 화소 디코더(371)는 선택 신호(XW1)의 상승과 동시에 발광 제어 신호(XGC1)를 L레벨로 반전시킨다. 그 결과, 1행째에 속하는 화소 회로(377)의 트랜지스터(Q3)는 온 상태로 된다.
이상의 동작에 의해, 1행째에 속하는 모든 화소 회로(377)에서, 커패시터(C0)에 보유된 전압에 따른 전류(Iel)가 트랜지스터(Q2b)의 소스와 드레인 사이에 흐른다. 따라서, 유기 EL 소자(10)는 데이터 신호(Dj)에 따른 휘도(계조)로 발광한다.
이렇게 하여 1행째의 화소 회로(377)에 대해서 선택 동작이 완료되면, 화소 카운터(374)는 카운트 값을 「1」에서부터 「2」로 증가시킨다. 그리고, 두 번째의 수평 주사 기간에서는, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 2행째의 화소 회로(377)를 대상으로 하여, 상기와 동일한 선택 동작이 실행된다. 그 후, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 p행째의 화소 회로(377)까지 동일한 선택 동작이 실행된다. 즉, 각 수평 주사 기간의 개시 시점에서 화소 카운터(374)에 의한 카운트 값이 「1」만큼 증가될 때마다, 그 카운트 값에 의해 특정되는 행의 화소 회로(377)에 대해서 선택 동작이 실행된다. 보다 일반적으로 표기하면, 화소 카운터(374)에 의한 카운트 값이 「k」일 때, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 k행째의 화소 회로(377)가 선택되고, 이들 화소 회로(377)에 대응하는 유기 EL 소자(10)가 데이터 신호(Dj)에 따른 휘도로 발광한다.
다음으로, 제 1 화소 구동용 IC 칩 그룹(370a)에 속하는 p행 분의 모든 화소 회로(377)에 대해서 선택 동작이 완료되면, 1단째의 주사용 IC 칩(33)은 클록 신호(YSCL)에 의거하여 제 2 로컬 클록 신호(SCKb1)의 클록 펄스를 출력한다. 이 제 2 로컬 클록 신호(SCKb1)는 제 2 로컬 클록 신호선(LCb1)을 통하여 제 2 화소 구동용 IC 칩 그룹(370b)에 공급된다. 그리고, 제 2 화소 구동용 IC 칩 그룹(370b)에 속하는 각 화소 구동용 IC 칩(37)에서, 제 1 화소 구동용 IC 칩 그룹(370a)에 대해서 상술한 것과 동일한 선택 동작이 반복된다. 즉, 제 2 화소 구동용 IC 칩 그룹(370b)에 속하는 화소 회로(377)의 각 행이 수평 주사 기간마다 선택되고, 이들 화소 회로(377)에 대응하는 유기 EL 소자(10)가 데이터 신호(Dj)에 따른 휘도로 발광한다.
한편, 제 2 화소 구동용 IC 칩 그룹(370b)에 속하는 p행째의 화소 회로(377)에 대해서 선택 동작이 종료되면, 1단째의 주사용 IC 칩(33)은 2단째의 주사용 IC 칩(33)에 공급되는 이네이블 신호(EO1)를 H레벨로 반전시킨다. 이것에 의해, 2단째의 주사용 IC 칩(33)에 대응하는 제 1 화소 구동용 IC 칩 그룹(370a)(3행째의 화소 구동용 IC 칩(37)) 및 제 2 화소 구동용 IC 칩 그룹(370b)(4행째의 화소 구동용 IC 칩(37))을 대상으로 하여, 상술한 선택 동작이 차례로 실행된다. 이후에서도 마찬가지로, 칩 선택 클록 신호(YECL)와 이네이블 신호(EO)에 의해 주사용 IC 칩(33)이 선택되고, 이 선택된 주사용 IC 칩(33)에 대응하는 제 1 화소 구동용 IC 칩 그룹(370a) 및 제 2 화소 구동용 IC 칩 그룹(370b)을 대상으로 하여 동일한 선택 동작이 차례로 실행된다. 보다 일반적으로 표기하면, 칩 선택 클록 신호(YECL) 와 이네이블 신호(EOk-1)에 의해 k단째의 주사용 IC 칩(33)이 선택되면, 우선, 제 1 화소 구동용 IC 칩 그룹(370a)((2k-1)행째의 화소 구동용 IC 칩 그룹)에 속하는 p행 분의 화소 회로(377)에 대해서 차례로 선택 동작이 실행된다. 그리고, 이것이 완료되면, k단째의 주사용 IC 칩(33)에 대응하는 제 2 화소 구동용 IC 칩 그룹(370b)(2k행째의 화소 구동용 IC 칩 그룹)에 속하는 p행 분의 화소 회로(377)에 대해서 차례로 선택 동작이 실행된다. 이상의 동작의 결과, 외부 장치로부터 공급되는 화상 데이터(Xd)에 따른 화상이 표시된다.
본 실시예에 따른 주사용 IC 칩(33)과 화소 구동용 IC 칩(37)에 의하면, 이하의 효과를 얻을 수 있다.
(1) 각 화소 회로(377)를 차례로 선택하기 위한 화소 카운터(374) 및 화소 디코더(371)가 화소 구동용 IC 칩(37)에 설치되고, 각 화소 구동용 IC 칩(37)은 주사 제어선 그룹(YLk)을 통하여 주사용 IC 칩(33)에 접속되어 있다. 따라서, 주사 제어선 그룹(YLk)이 화소 회로(377)의 각 행마다 설치될 필요는 없다. 그 결과, 화소 회로(377)의 각 행마다 주사선이 설치된 종래의 구성과 비교하여, 주사 제어선 그룹(YLk)의 개수가 적어지고, 주사 제어선 그룹(YLk)이 차지하는 공간이 삭감된다. 한편, 주사 제어선 그룹(YLk)의 개수가 적어진다는 것은, 종래의 구성과 동일한 공간에 의해 폭이 넓은 배선이 형성될 수 있음을 의미하고 있다. 이 경우에는, 배선의 임피던스가 저감되기 때문에, 전기 광학 장치(D)가 다수의 화소로 이루어지는 대화면을 갖는 경우일지라도, 표시 품위가 양호하며 고휘도인 표시 장치가 실현된다. 또한, 구동용 IC 칩을 주사용 IC 칩(33)에 접속하기 위한 패드의 수가 적어지기 때문에, 화소 구동용 IC 칩(37)의 크기가 저감된다.
(2) 테스트 신호(TS)에 의해 각 화소 회로(377)의 테스트가 실행되기 때문에, 화소 구동용 IC 칩(37) 중 유기 EL 소자(10)에 접속되는 패드(접속 단자)를 작게 할 수 있다. 즉, 화소 구동용 IC 칩(37)의 패드에 프로브 바늘을 기계적으로 접촉시켜 화소 회로(377)의 테스트를 행할 경우에는, 화소 구동용 IC 칩(37)의 패드를 그 프로브 바늘의 접촉에 충분한 크기로 할 필요가 있다. 이것에 대하여, 본 실시예에 의하면, 테스트 신호(TS)의 공급에 의해 화소 회로(377)가 테스트되기 때문에, 화소 구동용 IC 칩(37) 중 유기 EL 소자(10)에 접속되어야 할 패드에는 프로브 바늘을 접촉시킬 필요는 없다. 따라서, 화소 구동용 IC 칩(37)의 패드를 프로브 바늘의 접촉에 필요한 크기보다도 충분히 작게 할 수 있다. 이것에 의해 화소 구동용 IC 칩(37)의 사이즈가 축소되고, 또한, 주사용 IC 칩(33)과 각 화소 구동용 IC 칩(37)을 접속하기 위한 배선 수가 삭감되기 때문에, 보다 높은 해상도가 실현된다.
또한, 도 5에서는 1개의 주사용 IC 칩(33)이 2행 분의 화소 구동용 IC 칩(37)의 제어를 담당하는 구성을 예시했지만, 1개의 주사용 IC 칩(33)에 할당되는 화소 구동용 IC 칩(37)의 수는 이것에 한정되지 않는다.
<칼럼 데이터 변환용 IC 칩(35)의 구성>
다음으로, 각 칼럼 데이터 변환용 IC 칩(35)의 구성을 설명한다. 도 2에 도시되는 바와 같이, 본 실시예에서는 복수 열(여기서는 합계 「s」열로 함)의 화소 구동용 IC 칩(37)마다 1개의 칼럼 데이터 변환용 IC 칩(35)이 설치되어 있다. 각 칼럼 데이터 변환용 IC 칩(35)은, 이들 화소 구동용 IC 칩(37)에 포함되는 화소 회로(377)에 대하여 데이터선(DLj)을 통하여 데이터 신호(Dj)를 공급한다.
도 9에 도시되는 바와 같이, 각 칼럼 데이터 변환용 IC 칩(35)은 이네이블 제어 회로(351), 제 1 래치 회로(353), 제 2 래치 회로(354), D/A 변환 회로(356) 및 기준 전류 공급 회로(358)를 갖는다. 또한, 도 9에서는 1단째의 칼럼 데이터 변환용 IC 칩(35)의 구성만이 상세하게 도시되어 있지만, 2단째 이후의 칼럼 데이터 변환용 IC 칩(35)도 동일한 구성이다.
각 칼럼 데이터 변환용 IC 칩(35)은 데이터 제어선(LXD)을 통하여 제어용 IC 칩(31)에 접속된다. 이 데이터 제어선(LXD)은 이네이블 신호선(LXECL), 화상 데이터 신호선(LXd), 클록 신호선(LXCL), 기준 전류 제어선(LBP), 및 래치 펄스 신호선(LLP)을 포함한다.
이 중에서 이네이블 신호선(LXECL)은 제어용 IC 칩(31)으로부터 1단째의 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)에 대하여 이네이블 제어 신호(XECL)를 공급하기 위한 배선이다. 이네이블 제어 회로(351)는 이네이블 제어 신호(XECL)에 의거하여 이네이블 신호(EN)를 생성한다. 이 이네이블 신호(EN)는 제 1 래치 회로(353) 및 기준 전류 공급 회로(358)의 동작의 허가 또는 불허가를 나타낸다. 이네이블 제어 회로(351)에 의해 생성된 이네이블 신호(EN)는 AND 게이트(353a, 353b, 359)의 입력 단자에 출력된다.
각 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)는, 차단의 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)에 대하여 캐스케이드 접속 되어 있다. 이 구성 하에서, 2단째 이후의 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)는, 각각 전단(前段)의 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)로부터 이네이블 신호(EN)를 수신하고, 이 신호에 의거하여 이네이블 신호(EN)를 생성한다.
제 1 래치 회로(353)에는 AND 게이트(353a)의 출력 단자와 AND 게이트(353b)의 출력 단자가 접속되어 있다. 이 중에서 AND 게이트(353a)의 입력 단자에는 제어용 IC 칩(31)으로부터 화상 데이터 신호선(LXd)을 통하여 화상 데이터(Xd)가 입력된다. 즉, AND 게이트(353a)는 이네이블 신호(EN)와 화상 데이터(Xd)의 논리곱을 제 1 래치 회로(353)에 출력한다. 환언하면, 이네이블 신호(EN)가 H레벨인 기간에 한하여, 제어용 IC 칩(31)으로부터 출력된 화상 데이터(Xd)가 AND 게이트(353a)를 통하여 제 1 래치 회로(353)에 공급된다. 한편, AND 게이트(353b)의 입력 단자에는 제어용 IC 칩(31)으로부터 클록 신호선(LXCL)을 통하여 클록 신호(XCL)가 입력된다. 즉, AND 게이트(353b)는 이네이블 신호(EN)와 클록 신호(XCL)의 논리곱을 제 1 래치 회로(353)에 출력한다. 환언하면, 이네이블 신호(EN)가 H레벨인 기간에 한하여, 제어용 IC 칩(31)으로부터 출력된 클록 신호(XCL)가 AND 게이트(353b)를 통하여 제 1 래치 회로(353)에 공급된다. 클록 신호(XCL)는 소위 도트 클록이다. 이상의 구성 하에서, 제 1 래치 회로(353)는 이네이블 신호(EN)가 H레벨인 기간에서 화상 데이터(Xd)를 클록 신호(XCL)에 동기하여 차례로 보유한다. 한편, 이네이블 신호(EN)는 「s」개의 화소 회로(377)에 대한 화상 데이터(Xd)가 제 1 래치 회로(353)에 수용된 시점에서 L레벨로 반전한다. 따 라서, 제 1 래치 회로(353)에는 「s」개의 화소 회로(377)에 대한 화상 데이터(Xd)가 수용된다.
제 1 래치 회로(353)의 출력 단자는 제 2 래치 회로(354)의 입력 단자에 접속되어 있다. 한편, 제 2 래치 회로(354)의 출력 단자는 D/A 변환 회로(356)의 입력 단자에 접속되어 있다. 또한, 제 2 래치 회로(354)에는 제어용 IC 칩(31)으로부터 래치 펄스 신호선(LLP)을 통하여 래치 펄스 신호(LP)가 입력된다. 래치 펄스 신호(LP)는 수평 주사 기간의 개시 시점에서 H레벨로 반전하는 신호이다. 제 2 래치 회로(354)는 제 1 래치 회로(353)에 보유된 「s」개의 화소 회로(377)의 화상 데이터(Xd)를 래치 펄스 신호(LP)의 상승에서 일제히 수용하고, 이 수용한 화상 데이터(Xd)를 D/A 변환 회로(356)에 출력한다. 즉, 제 1 래치 회로(353)와 제 2 래치 회로(354)에 의해 직렬(serial)/병렬(parallel) 변환이 실행된다.
D/A 변환 회로(356)는 제 2 래치 회로(354)로부터 출력된 화상 데이터에 따른 전류를 「s」개의 데이터선에 대하여 데이터 신호(Dj)로서 출력하는 회로이다. 즉, D/A 변환 회로(356)는 제 2 래치 회로(354)로부터 출력되는 화상 데이터(Xd)를 아날로그 신호로서의 데이터 신호(Dj)로 변환하고, 이 데이터 신호(Dj)를 데이터선(DLj)에 출력한다. 본 실시예에서의 D/A 변환 회로(356)는 기준 전류 공급 회로(358)로부터 공급되는 기준 전류(Ir)에 의거하여 화상 데이터(Xd)를 데이터 신호(Dj)로 변환한다.
이 기준 전류 공급 회로(358)에는, 도 9에 도시되는 바와 같이, AND 게이트(359)의 출력 단자가 접속되어 있다. 이 AND 게이트(359)의 입력 단자에는 제어 용 IC 칩(31)으로부터 기준 전류 제어선(LBP)을 통하여 기준 전류 기록 신호(BP)가 입력된다. AND 게이트(359)는 이네이블 신호(EN)와 기준 전류 기록 신호(BP)의 논리곱을 연산하고, 그 결과를 제어 펄스 신호(CP)로서 출력한다. 환언하면, 이네이블 신호(EN)가 H레벨인 기간에 한하여, 제어용 IC 칩(31)으로부터 출력된 기준 전류 기록 신호(BP)가 AND 게이트(359)를 통하여 제어 펄스 신호(CP)로서 기준 전류 공급 회로(358)에 공급된다. 이 기준 전류 기록 신호(BP)는 기준 전류 공급 회로(358)에 대하여 기준 전류(Ir)의 생성을 지시하기 위한 신호이다. 또한, 본 실시예에서는 제 1 래치 회로(353)에 의한 화상 데이터(Xd) 수용 동작의 허부(許否)와, 기준 전류 공급 회로(358)에 의한 기준 전류(Ir)의 생성 동작 허부가 공통의 이네이블 신호(EN)에 의해 제어된다. 그러나, 이들 동작의 허부가 별개의 신호에 의해 제어되는 구성도 채용될 수 있다.
다음으로, 도 10은 각 칼럼 데이터 변환용 IC 칩(35)에서의 기준 전류 공급 회로(358)의 구성을 나타내는 도면이다. 또한, 도 10에서는 1단째 및 2단째의 칼럼 데이터 변환용 IC 칩(35)에 포함되는 기준 전류 공급 회로(358)만이 도시되어 있지만, 다른 칼럼 데이터 변환용 IC 칩(35)의 기준 전류 공급 회로(358)도 동일한 구성이다. 또한, 이하에서는, 1단째의 칼럼 데이터 변환용 IC 칩(35)에 포함되는 기준 전류 공급 회로(358)를 단순히 「1단째의 기준 전류 공급 회로(358)」라고 표기하고, 2단째 이후의 복수의 칼럼 데이터 변환용 IC 칩(35)에 포함되는 기준 전류 공급 회로(358)의 각각을 단순히 「2단째 이후의 기준 전류 공급 회로(358)」라고 표기한다.
도 10에 도시되는 바와 같이, 각 기준 전류 공급 회로(358)는 정전류원(3581), 커패시터(C1), 및 제 1∼제 4 스위치 수단(SW1∼SW4)을 갖는다. 또한, 각 기준 전류 공급 회로(358)는 트랜지스터(Tsw, T1, T2, T3, Tm)를 갖는다. 이 중에서 트랜지스터(Tsw, T1, T2, Tm)는 각각 n채널형의 FET(Field Effect Transistor)이다. 한편, 트랜지스터(T3)는 p채널형의 FET이다.
2단째 이후의 기준 전류 공급 회로(358)의 구성은 1단째의 기준 전류 공급 회로(358)의 구성과 동일하다. 다만, 2단째 이후의 기준 전류 공급 회로(358)와 1단째의 기준 전류 공급 회로(358)에서는, 제 4 스위치 수단(SW4)의 접속 상태가 상이하다. 즉, 1단째의 기준 전류 공급 회로(358)에서는, 트랜지스터(Tsw)의 게이트 단자와 제 4 스위치 수단(SW4)에 고위(高位) 측의 전원 전위(VDD)가 인가된다. 따라서, 1단째의 기준 전류 공급 회로(358)에서는, 트랜지스터(Tsw)는 항상 온 상태로 되는 한편, 트랜지스터(Tm)의 드레인 단자와 제 1 스위치 수단(SW1)의 한쪽 끝은 제 4 스위치 수단(SW4)을 통하여 항상 접속되어 있다. 이것에 대하여, 2단째 이후의 기준 전류 공급 회로(358)에서는, 트랜지스터(Tsw)의 게이트 단자와 제 4 스위치 수단(SW4)에 저위(低位) 측의 전원 전위(접지 전위)가 인가되어 있다. 따라서, 2단째 이후의 기준 전류 공급 회로(358)에서는, 트랜지스터(Tsw)는 항상 오프 상태로 되는 한편, 트랜지스터(Tm)의 드레인 단자와 제 1 스위치 수단의 한쪽 끝은 항상 절단(切斷)되어 있다. 따라서, 2단째 이후의 기준 전류 공급 회로(358)에서, 정전류원(3581), 트랜지스터(T1) 및 트랜지스터(Tm)는 동작에 관여하지 않는다.
정전류원(3581)은 일정한 전류(Io)를 생성하고, 그 정전류(Io)를 트랜지스터(Tsw)의 드레인 단자에 공급한다. 이 트랜지스터(Tsw)의 소스 단자는 트랜지스터(T1)의 드레인 단자에 접속되어 있다. 트랜지스터(T1)는 다이오드 접속되어 있고, 그 소스 단자는 접지되어 있다. 또한, 트랜지스터(T1)의 게이트 단자는 트랜지스터(Tm)의 게이트 단자에 접속되어 있다. 따라서, 트랜지스터(T1)와 트랜지스터(Tm)는 커런트 미러 회로를 구성한다. 즉, 트랜지스터(Tm)에는 트랜지스터(T1)를 흐르는 정전류(Io)에 따른 참조 전류(Iref)가 흐른다. 트랜지스터(Tm)의 소스 단자는 접지되어 있다.
트랜지스터(Tm)의 드레인 단자는 제 4 스위치 수단(SW4)을 통하여 제 1 스위치 수단(SW1)의 한쪽 끝에 접속되어 있다. 제 1 스위치 수단(SW1)의 다른쪽 끝은 제 2 스위치 수단(SW2)의 한쪽 끝과 트랜지스터(T3)의 드레인 단자에 접속되어 있다. 이 제 2 스위치 수단(SW2)의 다른쪽 끝은 트랜지스터(T3)의 게이트 단자에 접속되어 있다. 커패시터(C1)의 한쪽 끝은 트랜지스터(T3)의 게이트 단자에 접속되어 있다. 커패시터(C1)의 다른쪽 끝과 트랜지스터(T3)의 소스 단자는 전원선에 접속되어 있다.
한편, 트랜지스터(T3)의 드레인 단자는 제 3 스위치 수단(SW3)의 한쪽 끝에 접속되어 있다. 제 3 스위치 수단(SW3)의 다른쪽 끝은 트랜지스터(T2)의 드레인 단자에 접속되어 있다. 트랜지스터(T2)의 소스 단자는 접지되어 있다.
또한, 제 1 스위치 수단(SW1) 및 제 2 스위치 수단(SW2)은 제어 펄스 신호(CP)(CP1, CP2, …)에 따라 온 상태 및 오프 상태 중 어느 하나로 전환된다. 보 다 구체적으로는, 제 1 및 제 2 스위치 수단(SW1, SW2)의 각각은 제어 펄스 신호(CP)가 H레벨일 때에 온 상태로 되고, 제어 펄스 신호(CP)가 L레벨일 때에 오프 상태로 된다.
또한, 제 3 스위치 수단(SW3)은 제어 반전 펄스 신호(CSW)(CSW1, CSW2, …)에 따라 온 상태 및 오프 상태 중 어느 하나로 전환된다. 이 제어 반전 펄스 신호(CSW)는 제어 펄스 신호(CP)의 레벨을 반전시킨 상태에서 지연시킨 신호이다. 즉, 지연 회로(3586)와 NOR 게이트(3585)로 이루어지는 게이트 회로에 대하여 제어 펄스 신호(CP)가 입력되고, 이 출력 신호가 제어 반전 펄스 신호(CSW)로서 제 3 스위치 수단(SW3)에 공급된다. 보다 구체적으로는, 도 11에 도시되는 바와 같이, 제어 펄스 신호(CP)가 H레벨일 때에 제어 반전 펄스 신호(CSW)는 L레벨로 된다. 이 때, 제 3 스위치 수단(SW3)은 오프 상태로 된다. 한편, 제어 펄스 신호(CP)가 L레벨로 반전하고 나서 약간 지연된 시점에서 제어 반전 펄스 신호(CSW)는 H레벨로 된다. 이 때, 제 3 스위치 수단(SW3)은 온 상태로 된다.
이상에 도시된 구성 하에서, 이네이블 신호(EN) 및 기준 전류 기록 신호(BP)가 모두 H레벨로 되면, 제어 펄스 신호(CP)는 H레벨로 되고, 제 1 및 제 2 스위치 수단(SW1, SW2)이 모두 온 상태로 된다. 이 때, 1단째의 기준 전류 공급 회로(358)에서는, 정전류원(3581)에 의해 생성된 정전류(Io)에 비례한 크기의 전류가 트랜지스터(Tm), 제 1 및 제 2 스위치 수단(SW1, SW2)을 흐르고, 그 전류에 따른 전하가 커패시터(C1)에 축적된다. 한편, 제 3 스위치 수단(SW3)은 오프 상태로 되어 있기 때문에, 제2 트랜지스터(T2)에 전류는 흐르지 않는다.
다음으로, 제어 펄스 신호(CP)가 L레벨로 반전하면, 제 1 및 제 2 스위치 수단(SW1, SW2)이 오프 상태로 되고, 제 3 스위치 수단(SW3)이 온 상태로 된다. 그 결과, 트랜지스터(T3)에는 커패시터(C1)에 축적된 전하, 즉, 트랜지스터(T3)의 게이트 전압에 따른 기준 전류(Ir1)가 흐른다. 이 기준 전류(Ir1)는 트랜지스터(T2)에 공급된다.
한편, 1단째의 기준 전류 공급 회로(358)에서의 제 1 스위치 수단(SW1)의 한쪽 끝은 기준 전류 공급선(Lr)을 통하여 2단째 이후의 모든 기준 전류 공급 회로(358)에서의 제 4 스위치 수단(SW4)의 한쪽 끝에 접속되어 있다. 따라서, 1단째의 기준 전류 공급 회로(358)에서 제 1 및 제 2 스위치 수단(SW1, SW2)이 오프 상태로 되면, 2단째 이후의 모든 기준 전류 공급 회로(358)에 대하여 참조 전류(Iref)가 기준 전류 공급선(Lr)을 통하여 공급된다. 그리고, 이 기준 전류 공급선(Lr)을 통하여 공급된 참조 전류(Iref)에 따른 전하가 2단째 이후의 각 기준 전류 공급 회로(358)의 커패시터(C1)에 축적된다.
이와 같이, 본 실시예에서는, 1개의 칼럼 데이터 변환용 IC 칩(35)의 정전류원(3581)으로부터 출력된 정전류(Io)에 비례한 참조 전류(Iref)가 다른 칼럼 데이터 변환용 IC 칩(35)의 기준 전류 공급 회로(358)에 공급된다. 따라서, 모든 칼럼 데이터 변환용 IC 칩(35)에서 이용되는 기준 전류(Ir)의 크기는 동일해진다. 또한, 도 10에 나타낸 커패시터(C1) 대신에, 기준 전류(Ir)를 보유하는 기능을 구비한 다른 수단(예를 들어, 커패시터(C1)와 등가(等價)의 기능을 구비한 불휘발성 메모리)도 채용될 수 있다.
다음으로, 도 12 및 도 13을 참조하여 D/A 변환 회로(356)의 구체적인 구성을 설명한다. 또한, 도 12에서는 1단째의 칼럼 데이터 변환용 IC 칩(35)의 D/A 변환 회로(356)가 도시되어 있지만, 그 이외의 칼럼 데이터 변환용 IC 칩(35)의 D/A 변환 회로(356)도 동일한 구성이다.
도 12에 도시되는 바와 같이, 각 칼럼 데이터 변환용 IC 칩(35)의 D/A 변환 회로(356)는, 그 칼럼 데이터 변환용 IC 칩(35)에 할당된 데이터선의 개수에 상당하는 「s」개의 D/A 변환부(356a)를 갖는다. 기준 전류 공급 회로(358)로부터 출력된 전류(Ir1)는 이들 「s」개의 D/A 변환부(356a) 각각에 공급된다. 각 D/A 변환부(356a)는 1개의 화소 회로(377)에 대응하는 화상 데이터(Xd)를 제 2 래치 회로(354)로부터 수신한다. 그리고, 각 D/A 변환부(356a)는 그 화상 데이터를 전류(Ir1)에 의거하여 데이터 신호(Dj)로 변환하고, 얻어진 데이터 신호(Dj)를 데이터선(XLj)에 출력한다. 또한, 본 실시예에서는, 화상 데이터(Xd)는 6비트의 데이터이다.
다음으로, 도 13은 각 D/A 변환부(356a)의 구성을 나타내는 도면이다. 도 13에 도시되는 바와 같이, D/A 변환부(356a)는 6개의 트랜지스터(Trc1∼Trc6)와 6개의 트랜지스터(Ts1∼Ts6)를 갖는다.
트랜지스터(Trc1∼Trc6)의 게이트 단자는 기준 전류 공급 회로(358)에서의 트랜지스터(T2)의 게이트 단자에 접속되어 있다. 따라서, 트랜지스터(Trc1∼Trc6)의 각각은 트랜지스터(T2)와 함께 커런트 미러 회로를 구성한다. 이 구성에 의해, 트랜지스터(Trc1∼Trc6)는 각각 소정의 전류값을 출력하는 정전류원으로서 기능한 다. 본 실시예에서는, 트랜지스터(Trc1∼Trc6)의 출력 전류비(Ia:Ib:Ic:Id:Ie:If)가 1:2:4:8:16:32로 되도록 각 트랜지스터(Trc1∼Trc6)의 사이즈가 선정되어 있다.
트랜지스터(Ts1∼Ts6)의 드레인 단자는 각각 트랜지스터(Trc1∼Trc6)에 접속되어 있다. 또한, 트랜지스터(Ts1∼Ts6)의 소스 단자는 1개의 데이터선(XLj)에 접속되어 있다. 한편, 제 2 래치 회로(354)로부터 출력된 화상 데이터(Xd)의 각 비트는 트랜지스터(Ts1∼Ts6)에 각각 공급된다. 구체적으로는, 화상 데이터(Xd)의 최하위 비트는 트랜지스터(Ts1)에 공급되고, 화상 데이터(Xd)의 최상위 비트는 트랜지스터(Ts6)에 공급된다는 상태이다. 이 구성에 의해, 트랜지스터(Ts1∼Ts6)는 제 2 래치 회로(354)로부터 공급되는 화상 데이터의 각 비트에 따라 온 상태 또는 오프 상태 중 어느 하나로 전환된다.
이상의 구성 하에서, 트랜지스터(Trc1∼Trc6)로부터 출력된 전류는 트랜지스터(Ts1∼Ts6)의 상태에 따라 선택적으로 데이터선(XLj)에 공급된다. 그 결과, 화상 데이터(Xd)의 내용에 따른 전류가 데이터 신호(Dj)로서 데이터선(XLj)에 흐른다. 상술한 각 트랜지스터(Trc1∼Trc6)의 출력 전류비로부터 명확히 알 수 있듯이, 데이터 신호(Dj)의 전류값은 64종류의 값을 채용할 수 있다. 따라서, 유기 EL 소자(10)의 휘도는 6비트의 화상 데이터(Xd)에 따라 64계조로 제어된다.
<칼럼 데이터 변환용 IC 칩(35)의 동작>
다음으로, 이상에 나타낸 구성에 의거하여 실행되는 데이터 신호(Dj)의 공급 동작에 대해서 상세하게 설명한다. 상술한 바와 같이, 각 화소 회로(377)는 1개의 데이터 기록 기간에 걸쳐 차례로 선택된다. 그리고, 칼럼 데이터 변환용 IC 칩(35)으로부터 각 화소 회로(377)에 대한 데이터 신호(Dj)의 공급은 화소 회로(377)의 주사에 동기하도록 1개의 프레임(수직 주사 기간)에 걸쳐 차례로 실행된다. 또한, 본 실시예에서는, 도 11에 도시되는 바와 같이, 각 기준 전류 공급 회로(358)에서의 커패시터(C1) 충전이 각 데이터 기록 기간 사이의 기간, 즉, 각 프레임의 일부분의 기간(이하, 「설정 기간」이라고 함)에서 차례로 실행된다. 또한, 화상의 표시는 화소 회로(377)에 데이터 신호를 공급하는 기간 이외의 기간에서 실행된다. 즉, 화상의 표시는 설정 기간 및 데이터 기록 기간의 모두에서 실행되는 경우가 있다.
우선, 설정 기간이 개시되면, 1단째의 칼럼 데이터 변환용 IC 칩(35)에 공급되는 기준 전류 기록 신호(BP)와 이네이블 제어 회로(351)에 의해 생성되는 이네이블 신호(EN)가 모두 H레벨로 반전한다. 이것에 의해 제어 펄스 신호(CP1)가 H레벨로 천이되면, 1단째의 기준 전류 공급 회로(358)에서의 제 1 및 제 2 스위치 수단(SW1, SW2)이 온 상태로 된다. 한편, 도 11에 도시되는 바와 같이, 제어 펄스 신호(CP1)의 레벨 반전에 따라, 제어 반전 펄스 신호(CSW1)가 L레벨로 반전한다. 따라서, 1단째의 기준 전류 공급 회로(358)에서의 제 3 스위치 수단(SW3)이 오프 상태로 된다. 그 결과, 정전류원(3581)으로부터 공급되는 정전류(Io)에 따른 전하가 1단째의 기준 전류 공급 회로(358)의 커패시터(C1)에 축적된다.
다음으로, 도 11에 도시되는 바와 같이, 제어 펄스 신호(CP1)가 L레벨로 반전한다. 이것에 의해, 1단째의 기준 전류 공급 회로(358)에서의 제 1 및 제 2 스위치 수단(SW1, SW2)이 오프 상태로 된다. 또한, 이 때, 제어 반전 펄스 신 호(CSW1)가 H레벨로 반전한다. 따라서, 1단째의 기준 전류 공급 회로(358)에서의 제 3 스위치 수단이 온 상태로 된다. 그 결과, 1단째의 기준 전류 공급 회로(358)에서의 커패시터(C1) 충전이 종료된다.
이어서, 2단째의 칼럼 데이터 변환용 IC 칩(35)에 공급되는 기준 전류 기록 신호(BP)와 그 칼럼 데이터 변환용 IC 칩(35)의 이네이블 제어 회로(351)에 의해 생성되는 이네이블 신호(EN)가 모두 H레벨로 반전한다. 이것에 의해 제어 펄스 신호(CP2)가 H레벨로 반전하면, 2단째의 기준 전류 공급 회로(358)에서의 제 1 및 제 2 스위치 수단(SW1, SW2)이 온 상태로 된다. 또한, 이 때, 제어 반전 펄스 신호(CSW2)가 L레벨로 반전하고, 2단째의 기준 전류 공급 회로(358)에서의 제 3 스위치 수단이 오프 상태로 된다. 그 결과, 1단째의 칼럼 데이터 변환용 IC 칩(35)에서의 정전류(Io)에 따른 참조 전류(Iref)가 기준 전류 공급선(Lr)을 통하여 2단째의 칼럼 데이터 변환용 IC 칩(35)에 공급된다. 그리고, 이 참조 전류(Iref)에 따른 전하가 2단째의 칼럼 데이터 변환용 IC 칩(35)의 커패시터(C1)에 충전된다.
다음으로, 도 11에 도시되는 바와 같이, 제어 펄스 신호(CP2)가 L레벨로 반전하고, 제어 반전 펄스 신호(CSW2)가 H레벨로 반전한다. 이것에 의해, 2단째의 기준 전류 공급 회로(358)에서의 제 1 및 제 2 스위치 수단(SW1, SW2)이 오프 상태로 되고, 제 3 스위치 수단(SW3)이 온 상태로 된다. 그 결과, 2단째의 기준 전류 공급 회로(358)에서의 커패시터(C1) 충전이 종료된다.
그 후, 다른 칼럼 데이터 변환용 IC 칩(35)에서도 동일한 동작이 실행된다. 그 결과, 설정 기간의 종료 시점에서는, 1단째의 기준 전류 공급 회로(358)로부터 공급되는 참조 전류(Iref)에 따른 전하가 2단째 이후의 모든 기준 전류 공급 회로(358)의 커패시터(C1)에 축적된다. 즉, 1단째의 기준 전류 공급 회로(358)로부터 공급되는 참조 전류(Iref)가 시분할로 각 기준 전류 공급 회로(358)의 커패시터(C1)에 대하여 차례로 카피(copy)된다. 또한, 본 실시예에서는 프레임마다 1회의 설정 기간이 설정된 경우를 예시했지만, 복수의 프레임마다 1회의 설정 기간을 설정한 구성도 채용될 수 있다. 또는, D/A 변환 회로(356)가 데이터 신호(Dj)를 출력하는 사이의 기간(선순차(線順次) 주사의 귀선(歸線) 상당 기간)에 각 기준 전류 공급 회로(358)의 커패시터(C1)가 충전되는 구성도 채용될 수 있다. 즉, 1회의 설정 기간은 복수의 프레임으로 분산하여 마련될 수도 있고, 1프레임 기간 내에 분산하여 마련될 수도 있지만, 설정 기간에서의 커패시터(C1) 충전은 귀선 기간에 실행되는 것이 바람직하다.
한편, 설정 기간에 연속되는 데이터 기록 기간에서는, 각 행의 화소 회로(377)의 주사에 동기하여 칼럼 데이터 변환용 IC 칩(35)에 의한 데이터 신호의 출력이 실행된다. 즉, 각 칼럼 데이터 변환용 IC 칩(35)에서는, 기준 전류 공급 회로(358)의 커패시터(C1) 전하에 따른 기준 전류(Ir(Ir1, Ir2, …))를 기준값으로 하여 데이터 신호(Dj)가 생성되고, 이 데이터 신호(Dj)가 실제로 선택되어 있는 화소 회로(377)에 대하여 공급된다. 화소 회로(377)를 주사하는 동작이나 이것에 따른 화소 회로(377)의 동작에 대해서는 상술한 바와 같다.
본 실시예에 따른 칼럼 데이터 변환용 IC 칩(35)에 의하면, 이하의 효과를 얻을 수 있다.
(1) 본 실시예에서는, 1단째의 기준 전류 공급 회로(358)로부터 2단째 이후의 모든 기준 전류 공급 회로(358)에 대하여 참조 전류(Iref)가 공급된다. 그리고, 각 기준 전류 공급 회로(358)는 이 참조 전류(Iref)에 따른 기준 전류(Ir)를 D/A 변환 회로(356)에 공급한다. 이 구성에 의하면, 모든 기준 전류 공급 회로(358)에서의 기준 전류(Ir)의 크기는 동일해진다. 따라서, 각 칼럼 데이터 변환용 IC 칩(35)으로부터 출력되는 데이터 신호(Dj)의 출력 오차가 억제된다. 그 결과, 표시 화상 중 칼럼 데이터 변환용 IC 칩(35)의 경계에 상당하는 부분에 세로 라인이 발생하는 결점이 방지된다.
(2) 본 실시예에서는, 1단째의 칼럼 데이터 변환용 IC 칩(35)과 2단째 이후의 칼럼 데이터 변환용 IC 칩(35)이 동일한 구성이다. 따라서, 전기 광학 장치(D)의 제조 시에, 1단째의 칼럼 데이터 변환용 IC 칩(35)과 2단째 이후의 칼럼 데이터 변환용 IC 칩(35)이 구별될 필요는 없다. 따라서, 1단째의 칼럼 데이터 변환용 IC 칩(35)으로부터 다른 칼럼 데이터 변환용 IC 칩(35)에 대하여 참조 전류(Iref)를 출력하는 구성이 채용되어 있다고는 하여도, 종래의 전기 광학 장치와 비교하여 제조 비용이 대폭으로 증대하지는 않는다.
또한, D/A 변환 회로(356)나 기준 전류 공급 회로(358)가 화소 구동용 IC 칩(37)에 설치된 구성으로 할 수도 있다. 이 구성에 의해서도 상기와 동일한 효과를 얻을 수 있다.
<B:전기 광학 장치의 적층 구조 및 제조 방법>
다음으로, 본 발명에 따른 전기 광학 장치(D)의 적층 구조와 그 제조 방법을 설명한다. 이하에서는, 각각 제조 방법이 상이한 3종류의 전기 광학 장치(D)를 예시하고, 그 각각에 대해서 적층 구조와 제조 방법을 설명한다. 또한, 이하에서는 화소 구동용 IC 칩(37), 제어용 IC 칩(31), 주사용 IC 칩(33) 및 칼럼 데이터 변환용 IC 칩(35)의 각각을 특별히 구별하지 않을 경우에는, 이들을 총칭하여 「IC 칩(30)」이라고 표기한다.
<제 1 제조 방법에 의한 적층 구조>
우선, 도 14를 참조하여 제 1 제조 방법에 의해 얻어지는 전기 광학 장치(D)의 적층 구조를 설명한다. 도 14에 도시되는 바와 같이, 전자 부품층(3)은 하지층(301), 메탈층(302), IC 칩(30) 및 충전층(304)을 포함한다. 도 14에 도시된 IC 칩(30)은 화소 구동용 IC 칩(37)이다.
하지층(301)은 지지 기판(6)의 한쪽 면을 전체에 걸쳐 덮는 층이며, 예를 들어, 산화실리콘, 질화실리콘 또는 산화질화실리콘 등의 절연성 재료로 이루어진다. 이 하지층(301)은 지지 기판(6)으로부터 용출(溶出)된 불순물이 화소 구동용 IC 칩(37) 등의 전자 부품에 혼입(混入)되는 것을 방지하기 위한 층이다.
메탈층(302)은 하지층(301)의 면 위에 설치된 층이며, 예를 들어, 구리(Cu)나 금(Au) 등의 금속에 의해 형성된다. 이 메탈층(302)은 마운트부(302a)와 얼라인먼트 마크(302b)를 포함한다. 이 중에서 마운트부(302a)는 지지 기판(6)에 대한 IC 칩(30)의 밀착성을 높이는 동시에, 지지 기판(6) 측으로부터 입사하여 IC 칩(30)을 향하는 광을 차단하기 위한 층이다. 따라서, 마운트부(302a)는 IC 칩(30)이 배치되어야 할 영역과 겹치도록 설치된다. 이 마운트부(302a)에 의해, 광의 조사에 기인한 IC 칩(30)의 오동작이 방지된다. 한편, 얼라인먼트 마크(302b)는 IC 칩(30)과 지지 기판(6)의 상대적인 위치를 소기의 위치로 조정하기 위한 마크이다.
IC 칩(30)은 접속 단자로서의 복수의 패드(P)를 갖는다. 각 IC 칩(30)은 패드(P)가 형성된 면(이하, 「패드 형성면」이라고 함)을 지지 기판(6)과는 반대측을 향하게 한 상태에서 마운트부(302a) 위에 배치된다. 이 IC 칩(30) 중 패드 형성면과는 반대측의 면, 즉, 지지 기판(6) 위에 실장된 단계에서 지지 기판(6)과 대향하는 면(이하, 「기판면(substrate面)」이라고 함)에는 메탈층(30a)이 설치되어 있다.
도 15는 화소 구동용 IC 칩(37)의 패드 형성면을 나타내는 평면도이다. 도 15에 도시되는 바와 같이, 화소 구동용 IC 칩(37)에 설치된 복수의 패드(P)는 크기가 상이한 제 1 패드(P1)와 제 2 패드(P2)로 구별된다. 이 중에서 제 2 패드(P2)는 화소 구동용 IC 칩(37)을 다른 IC 칩(제어용 IC 칩(31), 주사용 IC 칩(33) 및 칼럼 데이터 변환용 IC 칩(35))이나 전원선에 접속하기 위한 단자이다. 각 제 2 패드(P2)는 화소 구동용 IC 칩(37)의 검사 시에 프로브 바늘을 기계적으로 접촉시키는데 충분한 크기로 되어 있다. 구체적으로는, 각 제 2 패드(P2)의 평면 형상은 종(縱)방향 및 횡(橫)방향의 길이가 모두 70㎛∼100㎛ 정도인 사각형이다. 한편, 제 1 패드(P1)는 화소 구동용 IC 칩(37)을 유기 EL 소자(10)에 접속하기 위한 단자이다. 각 제 1 패드(P1)는 제 2 패드(P2)보다도 작다. 구체적으로는, 각 제 1 패드의 평면 형상은 종방향 및 횡방향의 길이가 모두 10㎛∼30㎛ 정도인 사각형이다.
이와 같이, 본 실시예에서의 화소 구동용 IC 칩(37)은 크기가 상이한 2종류의 패드(P)를 갖는다. 따라서, 모든 패드(P)가 제 2 패드와 동일한 크기인 경우와 비교하여, 각 IC 칩(30)에서의 패드 형성면 면적을 작게 할 수 있다. 특히, 화소 구동용 IC 칩(37)은 1개의 전기 광학 장치(D)에 대하여 다수 설치되기 때문에, 각 화소 구동용 IC 칩(37)의 사이즈 저감은 전기 광학 장치(D) 전체의 사이즈 저감에 대하여 효과적으로 기여할 수 있다. 이 효과를 얻기 위해서는, 제 1 패드의 면적을 제 2 패드 면적의 1/50∼1/6로 하는 것이 바람직하다. 또한, 제어용 IC 칩(31), 주사용 IC 칩(33) 및 칼럼 데이터 변환용 IC 칩(35)의 패드는 상술한 제 2 패드와 동일한 사이즈이다. 다만, 이들 IC 칩에서의 일부 또는 전부의 패드를 상술한 제 1 패드와 동일한 사이즈로 할 수도 있다.
도 14에 도시되는 바와 같이, 충전층(304)은 각 IC 칩(30) 사이의 영역에 설치된 층이다. 즉, 충전층(304)은 지지 기판(6)의 표면(보다 구체적으로는 하지층(301)의 표면)과 IC 칩(30)의 패드 형성면의 단차(段差)를 메우도록 설치된다. 이 충전층(304)은 높은 방열성을 갖는 재료에 의해 형성된다. 구체적으로는, 충전층(304)은, 예를 들어, 구리(Cu), 니켈(Ni) 또는 주석(Sn) 등의 금속으로 이루어진다. 이것에 의해, 전기 광학 장치(D) 전체의 열적인 균일성이 높아져, 열에 기인한 결점이 해소된다.
다음으로, 배선 형성층(2)은 제 1 절연층(41), 제 1 배선층(43), 제 2 절연층(45), 제 2 배선층(47), 양극층(49), 제 3 절연층(50), 뱅크층(52), 도전층(54), 장벽층(56) 및 음극층(58)을 포함한다. 이 중에서 제 1 절연층(41), 제 2 절연 층(45) 및 제 3 절연층(50)은, 예를 들어, 무기질의 규소를 함유하는 재료 또는 300℃ 이상의 내열성을 갖는 유기 재료로 이루어진다. 이들 절연층 중 적어도 제 1 절연층(41)은 폴리아릴에테르계 수지(예를 들어, SiLK), 아릴에테르계 수지, 방향족 폴리머, 폴리이미드, 불소 첨가 폴리이미드, 불소 수지, 벤조시클로부텐, 폴리페닐렌계 수지, 폴리파라페닐렌계 수지 중에서 선택된 1개 또는 복수의 재료로 이루어진다. 한편, 제 2 절연층(45) 및 제 3 절연층(50)은 제 1 절연층(41)과 동일한 재료나, TEOS(테트라에틸옥시실란)/O2막 또는 스핀 온(spin-on) 글래스막(SOG)이라고 불리는 SiO2막으로 이루어진다. 보다 바람직한 형태에 있어서, 제 1 절연층(41) 및 제 2 절연층(45)은 저(低)유전율의 절연 재료로 이루어진다. 이것에 의하면, 배선 사이의 크로스토크가 억제된다.
제 1 절연층(41)은 IC 칩(30) 및 충전층(304)이 설치된 지지 기판(6)의 전면(全面)을 덮는 층이다. 이 제 1 절연층(41) 중 각 IC 칩(30)의 패드(P)와 겹치는 부분에는 콘택트 홀(41a)이 설치되어 있다. 각 콘택트 홀(41a)의 개구 크기는, 제조상의 오차(IC 칩(30)이 배치되는 위치의 오차나 콘택트 홀(41a)이 설치되는 위치의 오차)가 생긴 경우일지라도 각 IC 칩(30)의 패드(P)가 콘택트 홀(41a)을 통하여 노출되도록 결정된다. 상술한 바와 같이, IC 칩(30)의 제 1 패드와 제 2 패드는 크기가 상이하다. 따라서, 제 1 패드에 대응하는 콘택트 홀(41a)의 개구 크기와 제 2 패드에 대응하는 콘택트 홀(41a)의 개구 크기는 상이하다. 구체적으로는, 제 1 패드(P1)의 종방향 및 횡방향의 길이를 모두 16㎛ 정도로 한 경우, 이 패 드(P1)에 대응하는 콘택트 홀(41a)은 개구의 종방향 및 횡방향의 길이가 모두 4㎛ 정도인 것이 바람직하다. 한편, 제 2 패드(P2)의 종방향 및 횡방향의 길이를 모두 80㎛ 정도로 한 경우, 이 패드(P2)에 대응하는 콘택트 홀(41a)은 개구의 종방향 및 횡방향의 길이가 모두 60㎛ 정도인 것이 바람직하다.
제 1 배선층(43)은 제 1 절연층(41)의 면 위에 설치되는 동시에, 콘택트 홀(41a)을 통하여 각 IC 칩(30)의 패드(P)와 전기적으로 접속된다. 제 1 배선층(43)은, 예를 들어, 알루미늄(Al)이나 이것을 함유하는 합금 등 도전성이 높은 금속으로 이루어진다. 이 제 1 배선층(43)은 양극 배선(43a) 및 음극 전원선(43b)을 포함한다. 이 중에서 양극 배선(43a)은 양극층(49)에 접속된다. 한편, 음극 전원선(43b)은 유기 EL 소자(10)의 음극층(58)에 접속된다. 제 1 배선층(43)은 칼럼 데이터 변환용 IC 칩(35)으로부터 화소 회로(377)에 데이터 신호(Dj)를 공급하기 위한 데이터선(DL)이나, 제어용 IC 칩(31)으로부터 칼럼 데이터 변환용 IC 칩(35)에 데이터 제어 신호(XD)(도 9 참조)를 공급하기 위한 데이터 제어선(LXD) 등을 포함한다.
제 2 절연층(45)은 제 1 배선층(43)이 설치된 제 1 절연층(41)의 표면을 덮도록 설치된다. 이 제 2 절연층(45) 중 제 1 배선층(43)의 일부와 겹치는 부분에는 콘택트 홀(45a)이 설치되어 있다. 한편, 제 2 배선층(47)은 제 2 절연층(45)의 면 위에 설치되는 동시에, 콘택트 홀(45a)을 통하여 제 1 배선층(43)과 전기적으로 도통한다. 이 제 2 배선층(47)은 제 1 배선층(43)과 동일하게 도전성이 높은 금속으로 이루어진다. 본 실시예에서의 제 2 배선층(47)은 알루미늄으로 이루어지는 층과 티타늄(Ti)으로 이루어지는 층이 적층된 구조이다. 이 구조에 의하면, 알루미늄의 층이 티타늄 층에 의해 덮이기 때문에, 양극층(49)으로서 이용되는 산화물에 의해 알루미늄의 층이 산화(酸化)되는 사태가 회피된다.
이 제 2 배선층(47)은 주사용 IC 칩(33)으로부터 화소 구동용 IC 칩(37)에 이르는 주사 제어선 그룹(YL)을 포함한다. 또한, 제 2 배선층(47)은 제어용 IC 칩(31)으로부터 화소 구동용 IC 칩(37)에 강제 오프 신호(Doff)를 공급하기 위한 배선이나, 제어용 IC 칩(31)으로부터 주사용 IC 칩(33)에 대하여 각종 신호(리셋 신호(RSET), 클록 신호(YSCL) 및 칩 선택 클록 신호(YECL))를 공급하기 위한 배선을 포함한다. 제 2 배선층(47) 중 칼럼 데이터 변환용 IC 칩(35)과 화소 구동용 IC 칩(37)을 접속하는 배선은, 제 1 배선층(43) 중 주사용 IC 칩(33)과 화소 구동용 IC 칩(37)을 접속하는 배선과 직교하도록 형성된다.
고위 측의 전원 전위가 인가되는 전원선 및 저위 측의 전원 전위(접지 전위)가 인가되는 전원선은, 제 1 배선층(43)과 제 2 배선층(47)이 적절히 조합됨으로써 형성된다. 여기서, 도 16은 전기 광학 장치(D)의 구성을 나타내는 평면도이다. 도 16에서의 XIVA-XIVB선으로부터 본 단면도가 도 14에 상당한다. 도 16에 도시되는 바와 같이, 제 1 배선층(43)과 제 2 배선층(47)으로 이루어지는 전원선(L)은 매트릭스 형상으로 나열되는 유기 EL 소자(10)의 틈에 설치되어 있다. 따라서, 전원선(L)의 평면 형상은 격자 형상이다.
양극층(49)은 제 2 배선층(47)의 표면에 설치된다. 이 양극층(49)은 양극부(49a)와 접속 중간부(49b)를 포함한다. 이 중에서 양극부(49a)는 후술하는 EL 층(13)의 바로 아래에 형성되는 층이다. 따라서, 양극부(49a)는 복수의 유기 EL 소자(10)에 대응하는 위치에 설치되어 매트릭스 형상으로 나열된다. 한편, 접속 중간부(49b)는 음극층(58)과 제 1 배선층(43)을 접속하기 위한 층이다. 이 접속 중간부(49b)는 각 유기 EL 소자(10)의 틈에 위치한다. 구체적으로는, 도 16에 도시되는 바와 같이, 접속 중간부(49b)는 서로 경사 방향으로 인접하는 2개의 유기 EL 소자(10)의 틈에 설치된다. 따라서, 복수의 접속 중간부(49b)는 매트릭스 형상으로 나열된다. 다만, 접속 중간부(49b)는 유기 EL 소자(10)의 구동에 이용되는 전류값에 따라 적절히 생략될 수 있다.
이 양극층(49)은, 예를 들어, 산화인듐과 산화주석의 화합물(ITO: Indium Tin Oxide)이나, 산화인듐과 산화아연의 화합물(In2O3-ZnO), 또는 금(Au)과 같은 일함수가 큰 도전 재료로 이루어진다. 또한, 유기 EL 소자(10)로부터 발광된 광은 양극층(49)과는 반대측으로 출사하기 때문에, 양극층(49)이 광을 투과하는 성질을 구비할 필요는 없다.
다음으로, 제 3 절연층(50)은 제 2 배선층(47)과 양극층(49)이 설치된 제 2 절연층(45)을 덮도록 설치된다. 이 제 3 절연층(50)은 화소 개구부(50a)와 음극 콘택트부(50b)를 갖는다. 이 중에서 화소 개구부(50a)는 양극층(49) 중 양극부(49a)에 대응하도록 개구한 부분이다. 한편, 음극 콘택트부(50b)는 양극층(49) 중 접속 중간부(49b)에 대응하여 개구한 부분이다.
뱅크층(52)은 양극층(49) 및 제 2 배선층(47)이 형성된 제 2 절연층(45)의 표면을 덮는 층이다. 이 뱅크층(52)은, 예를 들어, 감광성의 폴리이미드, 아크릴, 폴리아미드와 같은 유기 수지 재료로 이루어진다. 뱅크층(52)은 서로 인접하는 유기 EL 소자(10)끼리를 구획하기 위한 층이다. 따라서, 뱅크층(52)은 유기 EL 소자(10)에 대응하도록 개구한 화소 개구부(52a)를 갖는다. 또한, 본 실시예에서의 뱅크층(52)은 음극층(58)을 제 2 배선층(47)에 도통시키기 위한 음극 콘택트부(52b)를 갖는다. 이 음극 콘택트부(52b)는, 도 16에 도시되는 바와 같이, 접속 중간부(49b)에 대응하도록 개구한 부분이다.
도전층(54)은 제 2 배선층(47)의 일부와 음극층(58)을 접속하기 위한 층이다. 구체적으로는, 도전층(54)은 뱅크층(52)의 표면으로부터 음극 콘택트부(52b)와 제 3 절연층(50)의 음극 콘택트부(50b)를 통하여 제 2 배선층(47)의 표면에 이른다. 이 도전층(54)은 알루미늄 합금 등 도전성이 높은 금속에 의해 형성된다. 장벽층(56)은 도전층(54)의 산화를 방지하기 위한 층이며, 이 도전층(54)을 덮도록 설치된다. 이 장벽층(56)은, 예를 들어, 티타늄으로 이루어지는 층과 금으로 이루어지는 층이 적층된 구조를 갖는다.
다음으로, 음극층(58)은 유기 EL 소자(10)를 구성하는 EL층(13)의 표면 위에 설치된 층이다. 이 음극층(58)은 장벽층(56) 및 도전층(54)을 통하여 제 2 배선층(47)과 도통한다. 음극층(58)은 유기 EL 소자(10)로부터 발광된 광을 투과시키는 성질(투명성)을 갖는다. 보다 바람직한 형태에 있어서, 음극층(58)은 일함수가 낮은 재료에 의해 형성된다. 구체적으로는, 음극층(58)은 불화리튬(LiF)이나 불화바륨 등으로 이루어지는 제 1 막과, 칼슘(Ca)으로 이루어지는 제 2 막과, 금으로 이루어지는 제 3 막이 적층된 구조를 갖는다. 이 중에서 제 1 막 및 제 2 막의 재료는 주기율표 중 제 2 족 또는 제 3 족에 속하는 금속이나, 그 금속을 함유하는 합금 또는 화합물 중에서 선택되는 것이 바람직하다. 한편, 제 3 막은 제 1 막이나 제 2 막의 저항을 저감하기 위한 막이다. 이 제 3 막의 재료로서는, Au 이외에, Pt, Ni 또는 Pb이 이용된다. 또한, 제 3 막은 In, Zn 또는 Sn을 함유하는 산화물에 의해서도 형성될 수 있다.
다음으로, 유기 EL층(1)은 EL층(13)과 밀봉층(15)을 포함한다. 이 중에서 EL층(13)은 공지의 EL 재료로 이루어진다. 즉, EL층(13)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층이 공지의 기술에 의해 적층된 구조를 갖는다. 이 EL층(13)은 배선 형성층(2)에 포함되는 양극층(49)(양극부(49a))과 음극층(58) 사이에 개재되도록 설치된다. 이 구성 하에서, 양극층(49)과 음극층(58) 사이에 전류가 흐르면, 정공과 전자의 재결합에 의해 EL층(13)으로부터 광이 발광된다. EL층(13)의 재료로서는 무기 EL 재료 및 유기 EL 재료의 양쪽을 이용할 수 있다. 또한, 유기 EL 재료에는 저분자계 재료와 고분자계 재료가 있다.
밀봉층(15)은 EL층(13)을 외부와 차단하기 위한 층이다. EL층(13)으로부터 발광된 광이 외부로 출사하도록 밀봉층(15)은 광투과성을 갖는다. 이 밀봉층(15)은 복수의 평탄화 수지층(151)과 복수의 장벽층(152)이 번갈아 적층된 구조를 갖는다. 이 중에서 평탄화 수지층(151)은 아크릴계나 비닐계의 수지 모노머 또는 수지올리고머를 중합(重合) 경화(硬化)시켜 형성된다. 또한, 장벽층(152)은 Al2O3이나 SiO2, 질화막 등의 (금속)산화물로 이루어진다. 또한, 이 밀봉층(15)의 상측에 보호재가 접착된 구성으로 할 수도 있다. 또는, 도 14에 도시된 밀봉층(15) 대신에 보호재가 접착된 구성으로 할 수도 있다. 이 보호재로서는, 예를 들어, 유리나 경질(硬質)의 플라스틱 등으로 이루어지며 광투과성을 갖는 판 형상(또는 필름 형상)의 부재가 이용될 수 있다.
<제 1 제조 방법>
다음으로, 도 14에 도시된 전기 광학 장치(D)의 제조 방법을 설명한다.
우선, 도 17에 도시되는 바와 같이, 지지 기판(6)의 한쪽 면 위에 하지층(301)이 형성된다. 이 하지층(301)은, 예를 들어, 플라즈마 CVD법에 의해 산화실리콘이 퇴적됨으로써 얻어진다. 이 하지층(301)의 두께는 100㎚∼300㎚ 정도이다. 다음으로, 하지층(301)의 면 위에 메탈층(302)이 형성된다. 즉, 우선, 하지층(301)의 전면을 덮도록 구리나 금 등으로 이루어지는 금속막이 스퍼터링에 의해 형성된다. 그리고, 포토리소그래피 기술을 이용한 패터닝 처리 및 에칭 처리가 금속막에 실시된다. 이것에 의해, 도 17에 도시되는 바와 같이, 마운트부(302a)와 얼라인먼트 마크(302b)를 포함하는 메탈층(302)이 얻어진다.
다음으로, 도 18에 도시되는 바와 같이, 패드 형성면을 지지 기판(6)과는 반대측을 향하게 한 상태에서 각 IC 칩(30)(여기서는 화소 구동용 IC 칩(37))이 마운트부(302a)에 배치된다. 이 IC 칩(30)의 배치에는, 마운트 정밀도가 ±5㎛ 이내인 고정밀도 베어칩(bare-chip) 마운터(mounter)가 이용된다. 또한, 각 IC 칩(30)과 지지 기판(6)의 상대적인 위치 관계는 얼라인먼트 마크(302b)의 관찰에 의해 조정 된다.
각 IC 칩(30)에는 미리 이하에 설명되는 가공이 실시되어 있다. 즉, 다이싱(dicing)에 의해 IC 칩(30)으로 분할되기 전의 웨이퍼에는, 그 기판면에 상당하는 면에 보호 테이프(도시 생략)가 접착된다. 이 보호 테이프는 자외선 경화성을 갖는 재료로 이루어진다. 따라서, 마운트부(302a)에 배치된 각 IC 칩(30)의 패드 형성면에는 보호 테이프가 접착되어 있다. 한편, 웨이퍼 중 각 IC 칩(30)의 패드 형성면에 상당하는 면에는 연삭(硏削)이 실시된다. 이 연삭에 의해, 각 IC 칩(30)은 배선 형성층(2)의 형성에 적합한 두께로 된다. 구체적으로는, IC 칩(30)의 두께는 100㎛ 이하(보다 적합하게는 25㎛∼30㎛ 정도)이다. 또한, 웨이퍼는 패드 형성면에 상당하는 면에 메탈층(30a)이 형성된 후에 다이싱된다. 또한, 다른 형태에서는, 메탈층(30a) 대신에 다이 본딩(die bonding) 테이프가 접착된다.
다음으로, 도 19에 도시되는 바와 같이, 지지 기판(6) 위에 배치된 각 IC 칩(30)의 틈을 메우도록 충전층(304)이 형성된다. 이 충전층(304)은 IC 칩(30)을 마스크로서 이용한 전해 도금에 의해 얻어진다. 충전층(304)은 각 IC 칩(30)보다도 얇게 형성된다. 구체적으로는, 충전층(304)은 IC 칩(30)보다도 0.1㎛∼3㎛ 정도 얇게 형성된다.
그 후, 각 IC 칩(30)의 기판면에 접착된 보호 테이프가 제거된다. 구체적으로는, 우선, IC 칩(30)의 기판면에 자외선이 조사된다. 이것에 의해, 보호 테이프의 접착력이 저하된다. 이어서, IC 칩(30)의 기판면에 유기 용제(溶劑)를 도포함으로써 보호 테이프가 완전히 제거된다.
다음으로, 도 20에 도시되는 바와 같이, IC 칩(30) 및 충전층(304)이 설치된 지지 기판(6)의 전면을 덮도록 제 1 절연층(41)이 형성된다. 즉, 우선, TEOS/O2를 이용한 플라즈마 CVD법에 의해, 지지 기판(6)의 전면을 덮도록 절연막이 형성된다. 이 절연막의 두께는 400㎚∼900㎚ 정도이다. 또한, 이 방법에 의해 형성되는 절연막의 평탄도가 배선을 형성하는데 충분하지 않을 경우에는, CMP(화학적 기계 연마)법에 의해 절연막이 평탄화된다. 또한, 이 절연막은 절연 재료의 도포 및 소성(燒成)에 의해서도 형성될 수 있다. 즉, 실란올(Si(OH)4)을 알코올에 용해한 용매가 지지 기판(6) 위에 도포되고, 이것이 400℃ 정도의 온도에서 베이킹(baking)됨으로써 절연막이 얻어진다. 이상의 공정을 거침으로써, 각 IC 칩(30)은 지지 기판(6) 위에 몰딩(molding)된다.
다음으로, 도 20에 도시되는 바와 같이, 이 절연막 중 IC 칩(30)의 패드(P)에 대응하는 부분이 제거되어 콘택트 홀(41a)이 형성된다. 이들 콘택트 홀(41a)은 포토리소그래피 기술을 이용한 패터닝 처리 및 에칭 처리에 의해 일괄적으로 형성된다. 이상의 공정에 의해 제 1 절연층(41)이 얻어진다. 또한, 콘택트 홀(41a)을 통하여 패드(P)의 표면이 노출되면, 그 패드(P)의 표면에 형성된 산화막이 역(逆)스퍼터링에 의해 제거된다.
이어서, 도 21에 도시되는 바와 같이, 제 1 절연층(41)의 면 위에 제 1 배선층(43)이 형성된다. 즉, 우선, 제 1 절연층(41)을 덮도록 금속막이 형성된다. 이 금속막은, 예를 들어, 스퍼터링에 의해 알루미늄 합금이 퇴적됨으로써 얻어진다. 금속막의 두께는 300㎚∼500㎚ 정도이다. 이 금속막은 콘택트 홀(41a)을 통하여 IC 칩(30)의 패드(P) 표면에 이른다. 이어서, 포토리소그래피 기술을 이용한 패터닝 처리 및 에칭 처리가 금속막에 실시된다. 이것에 의해, 도 21에 도시되는 바와 같이, 양극 배선(43a)과 음극 전원선(43b)을 포함하는 제 1 배선층(43)이 얻어진다. 또한, 제 1 배선층(43)은 잉크젯 기술에 의해서도 형성될 수 있다. 즉, 금속의 미립자를 함유하는 잉크가 잉크젯 헤드로부터 지지 기판(6) 위에 토출되고, 이 잉크가 열처리에 의해 건조됨으로써 제 1 배선층(43)이 얻어진다.
다음으로, 도 22에 도시되는 바와 같이, 제 1 배선층(43)이 형성된 제 1 절연층(41)의 표면을 덮도록 제 2 절연층(45)이 형성된다. 이 제 2 절연층(45)은 상술한 제 1 절연층(41)과 동일한 방법에 의해 형성된다. 즉, 우선, 플라즈마 CVD법 또는 스퍼터링에 의해 절연막이 형성된다. 이 절연막의 두께는 500㎚∼900㎚ 정도이다. 이 절연막의 평탄도가 양극을 형성하는데 충분하지 않을 경우에는, CMP법에 의해 표면이 평탄화된다. 이어서, 이 절연막 중 제 1 배선층(43)의 일부와 겹치는 부분에 콘택트 홀(45a)이 일괄적으로 형성되어 제 2 절연층(45)이 얻어진다. 이 콘택트 홀(45a)은 양극 배선(43a)이나 음극 전원선(43b)의 일부와 겹치는 부분에 형성된다.
다음으로, 도 23에 도시되는 바와 같이, 제 2 배선층(47)으로 되는 금속막(701)이 제 2 절연층(45)의 전면을 덮도록 형성된다. 이 금속막(701)은, 예를 들어, 스퍼터링이나 진공 증착법, 또는 상술한 잉크젯법에 의해 형성될 수 있다. 금속막(701)은, 예를 들어, 제 2 절연층(45)의 면 위에 형성된 제 1 막과 이 제 1 막을 덮는 제 2 막을 갖는다. 이 중에서 제 1 막은, 예를 들어, 알루미늄 합금에 의해 300㎚∼500㎚ 정도의 두께로 형성된다. 한편, 제 2 막은, 예를 들어, 티타늄에 의해 50㎚∼100㎚ 정도의 두께로 형성된다. 그 후, 도 23에 도시되는 바와 같이, 금속막(701)을 덮는 양극 재료막(702)이 형성된다. 이 양극 재료막(702)은, 예를 들어, 스퍼터링에 의해 50㎚∼150㎚ 정도의 두께로 형성된다.
이어서, 포토리소그래피 기술을 이용한 패터닝 및 에칭에 의해, 양극 재료막(702) 및 금속막(701)의 일부가 선택적으로 제거된다. 이것에 의해, 도 24에 도시되는 바와 같이, 제 2 배선층(47)과 양극층(49)이 얻어진다. 이 중에서 양극층(49)은 EL층(13)의 바로 아래에 위치하게 되는 양극부(49a)와, 유기 EL 소자(10)의 틈에 위치하게 되는 접속 중간부(49b)를 갖는다.
*그 후, 도 25에 도시되는 바와 같이, 제 3 절연층(50)이 형성된다. 즉, 우선, 플라즈마 CVD법에 의해 산화실리콘이 150㎚∼300㎚ 정도의 두께로 퇴적된다. 그리고, 이 산화실리콘막 중 화소 개구부(50a)와 음극 콘택트부(50b)에 상당하는 영역이 포토리소그래피 기술에 의해 선택적으로 제거됨으로써, 제 3 절연층(50)이 얻어진다. 또한, 산화실리콘막의 선택적인 제거 시에, 산화실리콘막 중 지지 기판(6)의 에지 근방에 위치하는 부분도 제거된다.
다음으로, 도 26에 도시되는 바와 같이, 뱅크층(52)으로 되는 수지막(705)이 형성된다. 구체적으로는, 감광성의 폴리이미드, 아크릴, 폴리아미드 등의 유기 재료를 도포하고, 이 유기 재료를 가열에 의해 경화시킴으로써 수지막(705)이 얻어진 다. 이 수지막(705)의 두께는 1.0㎛∼3.5㎛ 정도이다. EL층(13)으로부터 발광되어 IC 칩을 향하는 광이 차단되도록 수지막(705)은 완성 상태에서 불투명하다. 그 후, 포토마스크를 이용한 패터닝 처리 및 현상 처리가 수지막(705)에 실시되고, 음극 콘택트부(52b)가 개구된다. 그 결과, 도 26에 도시되는 바와 같이, 양극층(49)의 접속 중간부(49b)가 노출된다. 또한, 음극 콘택트부(52b)의 형성 시에, 수지막(705) 중 지지 기판(6)의 에지 근방에 위치하는 부분도 제거된다.
이어서, 도 27에 도시되는 바와 같이, 수지막(705)을 마스크로 한 에칭에 의해 접속 중간부(49b)의 일부가 제거된다. 그 결과, 제 2 배선층(47)의 장벽층(Ti층)이 노출된다. 그 후, 도 28에 도시되는 바와 같이, 도전층(54)으로 되는 금속막(707)이 형성된다. 이 금속막(707)은 스퍼터링에 의해 알루미늄 등의 금속이 퇴적됨으로써 얻어진다. 금속막(707)의 두께는 300㎚∼500㎚ 정도이다. 이어서, 도 28에 도시되는 바와 같이, 장벽층(56)으로 되는 금속막(708)이 형성된다. 이 금속막(708)은 티타늄으로 이루어지는 아주 얇은 막과 금으로 이루어지는 두께 5㎚∼15㎚ 정도의 막이 적층된 것이다. 이 금속막(708)은, 예를 들어, 스퍼터링에 의해 형성된다. 이어서, 포토마스크를 이용한 패터닝 처리 및 에칭 처리가 금속막(707) 및 금속막(708)에 실시된다. 이것에 의해, 도 29에 도시되는 바와 같이, 도전층(54)과 장벽층(56)이 얻어진다. 또한, 이 공정의 후에, 수지막(705) 중 음극 콘택트부(52b) 이외의 부분을 덮도록 흑색의 무(無)반사화층을 설치할 수도 있다. 이 무반사화층은 광반사율이 낮은 층(즉, 광흡수율이 높은 층)이며, 예를 들어, CrO3, MnO2, Mn2O3, NiO, Pr2O5 등의 산화물이나, 카본 입자를 함유하는 수지 재료로 이루어진다.
이어서, 수지막(705)에 대하여 도전층(54)을 마스크로 한 재(再)노광 및 현상이 실시된다. 그 결과, 도 30에 도시되는 바와 같이, 수지막(705) 중 양극부(49a)의 상측에 화소 개구부(52a)가 설치된다. 그리고, 수지막(705)이 베이킹됨으로써 뱅크 형상이 고정된다. 이상의 공정에 의해 뱅크층(52)이 얻어진다. 이어서, 뱅크층(52)에 대하여 사불화메탄을 반응 가스로 한 플라즈마 처리가 실시되어, 그 표면에 발액기(撥液基)가 도입된다. 이것에 의해, 뱅크층(52)의 표면은 발액성을 나타내게 된다. 한편, 제 3 절연층(50)이나 양극층(49)에는 발액기가 도입되지 않기 때문에, 이들 층의 표면은 친액성(親液性)을 나타낸다.
다음으로, 도 31에 도시되는 바와 같이, 뱅크층(52)의 화소 개구부(52a) 내에 EL층(13)이 형성된다. EL층(13)이 고분자계 재료에 의해 형성될 경우에는, 우선, 예를 들어, PEDO(폴리티오펜)/PSS 또는 PAni(폴리아닌)이 정공 주입층으로서 도포된다. 이어서, 이 정공 주입층과 겹치도록 폴리파라페닐렌비닐렌(PPV)계, 폴리비닐카르바졸(PVK)계, 또는 폴리플루오렌계 등의 발광 재료를 용제에 용해한 액이 도포된다. 상술한 바와 같이, 제 3 절연층(50)이나 양극층(49)의 표면은 친액성을 나타내는 한편, 뱅크층(52)의 표면은 발액성을 나타낸다. 따라서, EL층(13)의 액은 뱅크층(52)의 화소 개구부(52a) 내에 효율적으로 체류(滯留)한다. 또한, EL층(13)이 고분자계 재료에 의해 형성될 경우에는, 그 형성 시에, 잉크젯법이나 인쇄, 스핀 코팅법 등의 간단한 방법이 이용된다. 한편, EL층(13)이 저분자계 재료에 의해 형성될 경우에는, 그 형성 시에, 섀도 마스크(shadow mask)를 사용한 증착법 또는 전사법 등이 이용된다. 또한, 뱅크층(52)의 화소 개구부(52a)마다 삼원색 중 어느 하나의 광을 발광하는 EL층(13)을 형성하면, 컬러 표시가 가능해진다. 또는, 백색광을 발광하는 EL층(13)의 상측에 컬러 필터를 형성할 수도 있다. 물론, 단색(單色)만을 발광하는 구성으로 할 수도 있다.
다음으로, 도 32에 도시되는 바와 같이, 뱅크층(52) 및 EL층(13)의 전면을 덮도록 음극층(58)이 형성된다. 즉, 멀티 챔버(multi-chamber) 방식(클러스터 툴(cluster-tool) 방식)의 성막 장치에 의해 진공 중에서 연속 증착이 실시된다. 그 결과, 아주 얇은 BaF나 LiF 등의 알칼리 금속의 불화막과, 약 10㎚∼20㎚의 Ca막과, 약 2㎚∼15㎚의 Au막이 적층된 구조를 갖는 음극층(58)이 형성된다. 또한, 이 음극층(58)의 형성은 내열성이 낮은 유기 재료에 의해 EL층(13)이 형성된 후에 실행된다. 따라서, 음극층(58)은 가능한 한 저온의 환경에서 성막되는 것이 바람직하다.
그 후, 도 14에 도시된 바와 같이, 평탄화 수지층(151)과 장벽층(152)을 포함하는 밀봉층(15)이 형성된다. 구체적으로는, 우선, 아크릴계나 비닐계와 같은 수지의 모노머 또는 올리고머가 진공 중에서 분무(噴霧)되고, 음극층(58)에 대하여 수지에 의한 코팅이 실시된다. 이어서, 이 수지층에 대하여 자외선이 조사된다. 이것에 의해 수지층이 중합 경화되어, 상술한 평탄화 수지층(151)이 얻어진다. 다 음으로, Al2O3이나 SiO2과 같은 금속 산화물의 박막이 각종 성막법에 의해 평탄화 수지층(151)의 표면에 형성되어, 장벽층(152)이 얻어진다. 이 성막에는 진공 증착법이나 스퍼터링, 또는 이온 도금(plating)법과 같은 각종 성막법이 이용된다. 본 실시예에서는, 이 평탄화 수지층(151)과 장벽층(152)이 복수회에 걸쳐 형성된다. 그 결과, 도 14에 도시되는 바와 같이, 복수의 평탄화 수지층(151)과 복수의 장벽층(152)이 번갈아 적층된 밀봉층(15)이 얻어진다. 그 후, 최상층으로서의 장벽층(152) 표면에 보호재가 접착된다. 이상의 공정에 의해 전기 광학 장치(D)가 완성된다.
제 1 제조 방법에 의하면, 이하의 효과를 얻을 수 있다.
(1) 전자 부품층(3), 배선 형성층(2) 및 유기 EL층(1)의 합계 3층을 차례로 적층함으로써 전기 광학 장치(D)가 얻어지기 때문에, 제조 공정의 간소화 및 제조 비용의 저감을 도모할 수 있다. 또한, 각 층이 빈틈 없이 적층된 구조이기 때문에, 상당히 박형(薄型)(두께 1㎜ 정도)이며 경량(輕量)인 전기 광학 장치를 얻을 수 있다.
(2) 유기 EL 소자(10)를 구동하는 화소 회로(377)를 포함하는 화소 구동용 IC 칩(37)은 전자 부품층(3)에 설치되는 한편, 유기 EL 소자(10)는 전자 부품층(3)의 상측에 위치하는 유기 EL층(1)에 설치되어 있다. 따라서, 유기 EL 소자(10)가 배치되어야 할 위치를 선정할 때에 화소 회로(377)를 배치해야 할 공간을 고려할 필요가 없다. 즉, 화소 회로(377)에 의한 제한을 받지 않고 개구율을 향상시킬 수 있다.
(3) 전자 부품층(3)과 유기 EL층(1) 사이에 위치하는 배선 형성층(2)에 각종 배선이 일괄적으로 형성되기 때문에, 이들 배선을 전자 부품층(3) 또는 유기 EL층(1)에 포함시킨 경우와 비교하여, 배선의 레이아웃 설계의 자유도를 향상시킬 수 있다.
(4) 제 1 절연층(41)의 콘택트 홀(41a)은 포토리소그래피 기술에 의해 일괄적으로 형성되고, 이 콘택트 홀(41a)을 메우도록 제 1 배선층(43)이 일괄적으로 형성된다. 따라서, IC 칩(30)의 제 1 패드(P1)가 세로 16㎛×가로 16㎛ 정도의 미소한 사이즈일지라도, 각 제 1 패드(P1)와 제 1 배선층(43)은 일괄적으로 확실하게 접속된다. 또한, 패드(P)의 수가 많아도 배선과의 접속에 필요한 시간은 변하지 않기 때문에, 생산성의 향상이나 배선의 고밀도화를 도모할 수 있다.
<제 2 제조 방법에 의한 적층 구조>
다음으로, 도 33을 참조하여 제 2 제조 방법에 의해 얻어지는 전기 광학 장치(D)의 적층 구조를 설명한다. 도 33에 나타낸 각부(各部) 중 제 1 제조 방법에 따른 전기 광학 장치(D)와 동일한 부분에는 도 14의 각부와 공통인 부호가 첨부되어 있다. 전기 광학 장치(D)의 평면적인 구성은 도 16에 도시된 바와 같다. 도 33에 도시된 전기 광학 장치(D)는 전자 부품층(3)의 구조를 제외하고 도 14에 도시된 전기 광학 장치(D)와 동일한 구성을 갖는다.
도 33에 도시되는 바와 같이, 이 전기 광학 장치(D)의 전자 부품층(3)은 충전층(305), 차광층(306), 하지층(307) 및 IC 칩(여기서는 화소 구동용 IC 칩(37)) 을 포함한다. 이 중에서 충전층(305)은 각 IC 칩(30)의 틈을 메우도록 지지 기판(6)의 전면에 걸쳐 설치된다. 충전층(305)은 높은 방열성을 갖는 재료에 의해 형성된다. 이것에 의해, 전기 광학 장치(D) 전체의 열적인 균일성이 높아져, 열에 기인한 결점의 발생을 억제할 수 있다. 또한, 충전층(305)은 선팽창 계수가 IC 칩(30)과 유사한 재료에 의해 형성된다. 따라서, 충전층(305)과 IC 칩(30)의 선팽창 계수의 상위(相違)에 기인한 열 응력의 발생을 억제할 수 있다. 구체적으로는, 충전층(305)은 실리카 필러(filler)를 혼입한 내열성의 수지 재료, 저(低)융점 유리, 산화물, 또는 구리 등의 금속으로 이루어진다.
차광층(306)은 IC 칩(30)이 배치되는 영역을 포함하는 지지 기판(6)의 전면을 덮도록 충전층(305)의 면 위에 설치된다. 이 차광층(306)은 지지 기판(6) 측으로부터 입사하여 IC 칩(30)을 향하는 광을 차단하기 위한 층이며, 예를 들어, 알루미늄이나 구리 등의 금속으로 이루어진다. 이 차광층(306)에 의해, 광의 조사에 기인한 IC 칩(30)의 오동작이 방지된다. 또한, 충전층(305)이 차광성의 도전 재료로 이루어질 경우에는, 이 차광층(306)은 생략될 수 있다.
한편, 하지층(307)은 지지 기판(6)의 전면을 덮도록 차광층(306)의 면 위에 설치된다. 이 하지층(307)은 배선 형성층(2)을 형성하기 위한 하지로 되는 층이며, 예를 들어, 산화실리콘으로 이루어진다. 이 하지층(307)에 의해, 충전층(305)의 변형에 따라 발생한 응력이 완화된다. 각 IC 칩(30)은 기판면을 지지 기판(6)을 향하게 한 상태에서 하지층(307)의 면 위에 배치된다. 지지 기판(6) 또는 충전층(305)으로부터 IC 칩(30)에 대한 불순물의 침입은 하지층(307)에 의해 방지된다. 또한, 하지층(307)은 배선 형성층(2)에 포함되는 배선과 차광층(306)을 전기적으로 절연시키는 역할도 담당하고 있다.
<제 2 제조 방법>
다음으로, 도 33에 도시된 전기 광학 장치(D)의 제조 방법을 설명한다.
우선, 도 34에 도시되는 바와 같이, 기판(710)의 전면에 걸쳐 광박리층(712)이 형성된다. 이 기판(710)은 광투과성을 갖는 판 형상의 부재이며, 예를 들어, 유리 등으로 이루어진다. 한편, 광박리층(712)은, 예를 들어, 플라즈마 CVD법에 의해 비정질 실리콘이 퇴적됨으로써 얻어진다.
이어서, 도 35에 도시되는 바와 같이, 이 광박리층(712)의 표면에 금속층(714)이 형성된다. 이 금속층(714)은, 예를 들어, 스퍼터링 등의 방법에 의해 알루미늄이 퇴적됨으로써 얻어진다. 그 후, 금속층(714)에 대하여 포토마스크를 이용한 패터닝 처리 및 에칭 처리가 실시된다. 이것에 의해, 각 IC 칩(30)의 위치를 조정하기 위한 얼라인먼트 마크가 형성된다.
다음으로, 도 35에 도시되는 바와 같이, 광박리층(712)을 덮도록 수지막(716)이 형성된다. 이 수지막(716)은 나중의 공정에서 제 1 절연층(41)으로 되는 층이며, 내열성의 유기 재료로 이루어진다. 수지막(716)은 스핀 코팅이나 도포 등의 방법에 의해 형성된다. 이 단계에서 수지막(716)은 반(半)중합 상태에 있고, 접착성을 갖는다. 수지막(716)의 두께는 0.1㎛∼5㎛ 정도이다.
다음으로, 도 36에 도시되는 바와 같이, 수지막(716)의 소정 위치에 각 IC 칩(30)이 배치된다. 이 때, 각 IC 칩(30)은 패드 형성면을 기판(710) 측을 향하게 한 상태에서 수지막(716)의 면 위에 배치된다. 따라서, 이 후의 공정에서의 패드(P) 손상이 방지된다. 또한, 각 IC 칩(30)과 기판(710)의 상대적인 위치 관계는 금속층(714)의 얼라인먼트 마크를 관찰함으로써 조정된다. 이 IC 칩(30)의 배치에는, 마운트 정밀도가 ±5㎛ 이내인 고정밀도 베어칩 마운터가 이용된다. 모든 IC 칩(30)이 배치된 후, 수지막(716)을 베이킹하여 완전히 중합시킨다. 이것에 의해, 수지막(716)과 각 IC 칩(30)의 접착성이 향상된다.
다음으로, 도 37에 도시되는 바와 같이, IC 칩(30)이 배치된 기판(710)의 전면을 덮는 하지층(307)이 형성된다. 이 하지층(307)은, 예를 들어, 플라즈마 CVD법에 의해 SiO2이 퇴적됨으로써 얻어진다. 하지층(307)의 두께는 100㎚∼500㎚ 정도이다. 이어서, 도 37에 도시되는 바와 같이, 하지층(307)의 전면을 덮는 차광층(306)이 형성된다. 이 차광층(306)은, 예를 들어, 구리나 알루미늄 등의 금속이 스퍼터링에 의해 퇴적됨으로써 얻어진다.
또한, 도 38에 도시되는 바와 같이, 각 IC 칩(30)의 틈을 메우도록 경질(硬質) 수지가 충전된다. 이 경질 수지는, 예를 들어, 실리카 필러를 혼입한 내열성의 수지 재료나 저융점 유리이다. 이어서, 이 경질 수지를 통하여 IC 칩(30)의 기판면에 지지 기판(6)이 접착된다. 이 때, IC 칩(30)은 지지 기판(6)과 기판(710)의 간격을 조정하기 위한 스페이서로서 이용된다. 그 후, 가열에 의해 경질 수지를 고화(固化)시킴으로써 충전층(305)이 얻어진다.
다음으로, 도 38에 도시되는 바와 같이, 자외광인 엑시머 레이저광(R)이 기 판(710) 측으로부터 조사된다. 이것에 의해 광박리층(712)이 폭렬(爆裂)한다. 즉, 광박리층(712)에 함유되는 수소가 가스화하고, 이 층에 균열(龜裂)이 생긴다. 이 상태에서, 광박리층(712)을 통하여 기판(710)이 박리된다. 이어서, 에칭액에 의해 금속층(714) 및 광박리층(712)이 제거된다. 이 에칭액은 금속층(714) 및 광박리층(712)을 용해시키는 한편, 수지막(716)에는 어떠한 영향도 주지 않는 액체이다.
그 후, 도 39에 도시되는 바와 같이, IC 칩(30)이 배치된 면이 상측을 향하도록 지지 기판(6)의 상하를 반전시킨다. 이것에 의해, 도 33에 도시된 전기 광학 장치(D)의 전자 부품층(3)이 형성된다. 이 제조 방법에 의해 얻어진 전자 부품층(3)에서는, 각 IC 칩(30)의 패드 형성면과 하지층(307)의 표면이 대략 동일한 면 내에 위치한다. 그 후, 패터닝 처리 및 에칭 처리가 수지막(716)에 실시되어, 제 1 절연층(41)이 얻어진다. 이후의 제조 공정은 도 20 내지 도 32에 도시된 제 1 제조 방법과 동일하다.
제 2 제조 방법에 의하면, 이하의 효과를 얻을 수 있다,
(1) 각 IC 칩(30)의 틈이 충전층(305)에 의해 메워지기 때문에, 각 IC 칩(30)의 표면에 맞추어 충전층(305)을 평탄화할 필요가 없다. 따라서, 제조 공정의 간소화를 도모할 수 있다. 또한, 제 1 제조 방법과 비교하여, IC 칩(30)을 얇게 할 필요가 없기 때문에, 각 IC 칩(30)의 취급이 용이해진다. 따라서, 제조 공정 중에 IC 칩(30)의 불량이 발생할 가능성을 저감할 수 있다.
(2) 각 IC 칩(30)의 패드(P)를 기판(710)을 향하게 한 상태에서 하지층(307) 이나 충전층(305)이 형성되기 때문에, 이들 층의 형성 시에 패드(P)가 손상되는 것은 회피된다. 따라서, 각 IC 칩(30)과 제 1 배선층(43)의 전기적인 접속 불량이 방지된다. 그 결과, 전기 광학 장치(D)의 특성이 높은 수준으로 유지되고, 또한, 제조 수율을 향상시킬 수 있다.
(3) 각 IC 칩(30)은 하지층(307)이나 충전층(305)에 의해 고정되기 때문에, 각 IC 칩(30)을 기판(710) 위에 밀착시킨 상태에서 고정시킬 필요가 없다. 즉, 각 IC 칩(30)을 단순히 배치하면 되기 때문에, 각 IC 칩(30)의 마운트에 필요한 시간이 단축된다.
(4) 패드(P)가 노출된 전자 부품층(3)에 배선 형성층(2)이 적층되기 때문에, 예를 들어, IC 칩(30)의 패드(P)와 배선 형성층(2)의 배선을 포토리소그래피 기술에 의해 일괄적으로 접속시킬 수 있다. 따라서, 각 IC 칩(30)의 패드(P)와 배선을 접속하기 위한 범프 등을 설치할 필요는 없다. 그 결과, 제조 공정의 간소화나 제조 시간의 단축화를 도모할 수 있다.
(5) 제 1 절연층(41)으로 되는 수지막(716)이 각 IC 칩(30)을 접착하기 위한 층으로서 이용되기 때문에, 절연층(41)과는 별개로 접착층을 설치하는 방법과 비교하여 제조 공정이 간소화된다. 다만, 제 1 절연층(41)과 별개로 접착층을 설치하는 방법도 채용될 수 있다. 즉, 도 35 중의 수지막(716) 대신에 각 IC 칩을 접착하기 위한 접착층을 설치하고, 기판(710)의 박리 후에 이 접착층을 제거하는 방법도 채용될 수 있다. 이 경우에는, 접착층의 제거 후에 제 1 절연층(41)이 형성된다.
그런데, 고위 측 또는 저위 측의 전원 전위가 인가되는 전원선은 제 1 배선층(43) 및 제 2 배선층(47)이 형성되는 공정과는 별개의 공정에 의해 형성될 수 있다. 예를 들면, 이하에 나타낸 바와 같이, 제 2 제조 방법 중 각 IC 칩(30)이 배치되는 공정의 직전에 전원선의 형성 공정이 실행될 수 있다.
우선, 도 36에 도시된 바와 같이, 각 IC 칩(30)이 배치되기 전에 수지막(716)의 면 위에 전원선(309)이 형성된다. 도 40에서는, 나중의 공정에서 수지막(716) 위에 배치되는 각 IC 칩(30)의 외형이 파선(破線)으로 도시되어 있다. 전원선(309)은 각 IC 칩(30)이 배치되어야 할 영역 이외의 영역 중 금속층(714)의 얼라인먼트 마크와 겹치지 않는 위치에 형성된다.
구체적으로는, 우선, 알루미늄이나 구리와 같은 도전성 재료로 이루어지는 도전층이 수지막(716)의 면 위에 형성된다. 이 도전층은, 예를 들어, 무(無)전해 도금, 스퍼터링 또는 잉크젯 기술에 의해 형성될 수 있다. 다음으로, 이 도전층에 대하여 패터닝 처리 및 에칭 처리가 실시되어, 도 40에 도시된 전원선(309)이 얻어진다. 그 후, 도 36에 도시된 공정과 동일하게 각 IC 칩(30)이 수지막(716)의 면 위에 배치되고, 이어서, 전원선(309) 및 IC 칩(30)을 덮도록 차광층(306) 및 하지층(307)이 형성된다. 그 이후의 공정은 상술한 바와 같다. 또한, 다른 예에 있어서, 전원선(309)이 형성되는 공정은 각 IC 칩(30)이 수지막(716)의 면 위에 배치된 직후에 실행될 수 있다. 또한, 상술한 제 1 제조 방법이나 이하에 나타낸 제 3 제조 방법에서도, 동일한 순서에 의해 전원선(309)이 형성될 수 있다.
도 41은 이 제조 방법에 의해 얻어지는 전기 광학 장치(D)의 적층 구조를 나 타내는 도면이다. 도 41에 도시되는 바와 같이, 이 전기 광학 장치(D)에서는, 전원선(309)이 하지층(307)과 제 1 절연층(41) 사이에 위치한다. 이 전원선(309)은 제 1 절연층(41)에 설치된 콘택트 홀(41a)을 통하여 제 1 배선층(43)에 접속된다.
<제 3 제조 방법에 의한 적층 구조>
다음으로, 도 42를 참조하여 제 3 제조 방법에 의해 얻어지는 전기 광학 장치(D)의 적층 구조를 설명한다. 도 42에 나타낸 각부 중 제 1 제조 방법에 따른 전기 광학 장치(D)와 동일한 부분에는 도 14의 각부와 공통인 부호가 첨부되어 있다. 전기 광학 장치(D)의 평면적인 구성은 도 16에 도시된 바와 같다.
도 42에 도시되는 바와 같이, 제 3 제조 방법에 의해 얻어지는 전기 광학 장치(D)에서는, IC 칩(30)의 패드(P)에 범프(돌기 전극)(308)가 형성되어 있다. 이 범프(308)는, 예를 들어, 인듐(In) 또는 금(Au) 등의 금속으로 이루어진다. 범프(308)는 범프(42)에 접속되어 있다. 이 범프(42)는 제 1 절연층(41)에 개구하는 콘택트 홀(41a)을 통하여 제 1 배선층(43)에 접속되어 있다. 범프(42)는 범프(308)와 동일하게, 예를 들어, 인듐이나 금 등의 금속으로 이루어진다.
<제 3 제조 방법>
다음으로, 도 42에 도시된 전기 광학 장치(D)의 제조 방법을 설명한다.
*우선, 도 43에 도시되는 바와 같이, 기판(720)의 전면을 덮도록 절연층(722)이 형성된다. 이 기판(720)은 광투과성을 갖는 판 형상의 부재이며, 예를 들어, 유리 등으로 이루어진다. 한편, 절연층(722)은, 예를 들어, 플라즈마 CVD법 에 의해 SiO2이 퇴적됨으로써 얻어진다. 또한, 이 절연층(722)의 평탄도가 불충분할 경우에는 CMP법에 의해 평탄화된다. 이어서, 도 43에 도시되는 바와 같이, 절연층(722)의 전면에 걸쳐 광박리층(724)이 형성된다. 이 광박리층(724)은, 예를 들어, 플라즈마 CVD법에 의해 비정질 실리콘이 퇴적됨으로써 얻어진다.
다음으로, 도 44에 도시되는 바와 같이, 광박리층(724)의 전면에 걸쳐 절연막(726)이 형성된다. 이 절연막(726)은 플라즈마 CVD법에 의해 SiO2이 퇴적됨으로써 얻어진다. 절연막(726)은 도 42에 나타낸 제 3 절연층(50)으로 되는 층이다. 그 후, 도 44에 도시되는 바와 같이, 양극층(49)으로 되는 도전막(728)이 절연막(726)의 면 위에 형성된다. 이 도전막(728)은, 예를 들어, ITO 등 일함수가 큰 도전 재료가 스퍼터링에 의해 퇴적됨으로써 얻어진다. 또한, 도 44에 도시되는 바와 같이, 제 2 배선층(47)으로 되는 금속막(730)이 도전막(728)을 덮도록 형성된다. 이 금속막(730)은 티타늄 등으로 이루어지는 층의 표면에 알루미늄 등으로 이루어지는 층이 적층됨으로써 얻어진다. 금속막(730)의 형성에는, 예를 들어, 스퍼터링이 이용된다. 이어서, 도 45에 도시되는 바와 같이, 포토마스크를 이용한 패터닝 처리 및 에칭 처리가 도전막(728) 및 금속막(730)에 실시되어, 도 42에 나타낸 양극층(49) 및 제 2 배선층(47)이 얻어진다.
다음으로, 도 46에 도시되는 바와 같이 제 2 절연층(45)이 형성된다. 이 제 2 절연층(45)은 SiO2 등으로 이루어지는 절연층이 양극층(49) 및 제 2 배선층(47)을 덮도록 형성된 후에, 포토마스크를 이용한 패터닝 처리 및 에칭 처리가 실시됨으로 써 얻어진다. 이어서, 도 47에 도시되는 바와 같이 제 1 배선층(43)이 형성된다. 이 제 1 배선층(43)은 스퍼터링에 의해 형성된 알루미늄 등의 금속층에 대하여 패터닝 처리 및 에칭 처리가 실시됨으로써 얻어진다.
그 후, 도 48에 도시되는 바와 같이 제 1 절연층(41)이 형성된다. 즉, 우선, SiO2 등의 절연막이 제 1 배선층(43)을 덮도록 형성된다. 그리고, 이 절연막 중 IC 칩(30)의 패드(P)와 대향해야 할 부분이 패터닝 처리 및 에칭 처리에 의해 제거되어 제 1 절연층(41)이 얻어진다. 이어서, 도 49에 도시되는 바와 같이, 제 1 배선층(43) 중 IC 칩의 범프(308)와 대향해야 할 부분에 범프(42)가 형성된다. 이 범프(42)는, 예를 들어, 리프트 오프(lift-off)법에 의해 0.5㎛∼5㎛ 정도의 두께로 형성된다. 범프(42)는 인듐이나 금 등의 금속으로 이루어진다. 범프(42)가 인듐에 의해 형성될 경우에는, 그 표면이 금 등의 금속에 의해 덮인다. 이것에 의해, 범프(42)의 산화가 방지된다.
한편, 각 IC 칩(30)의 패드(P)에 범프(308)가 형성된다. 이 범프(308)는 인듐이나 금 등의 금속으로 이루어진다. 범프(308)의 두께는 2㎛∼10㎛ 정도이다. 그 후, 도 50에 도시되는 바와 같이, 각 IC 칩(30)이 그 범프(308)를 제 1 배선층(43) 위의 범프(42)에 대향시킨 상태에서 제 1 절연층(41) 위에 배치된다. 각 IC 칩의 배치에는, 마운트 정밀도가 ±5㎛ 이내인 고정밀도 베어칩 마운터가 이용된다. 이어서, 범프(42) 및 범프(308)가 순간적으로 가열된다. 이것에 의해, 범프(42)와 범프(308)가 접합된다.
다음으로, 도 51에 도시되는 바와 같이, 각 IC 칩(30)의 틈을 메우도록 수지 재료가 충전된다. 이 수지 재료는 카본 입자가 함유되어 있으며 차광성을 갖는다. 그 후, 도 51에 도시되는 바와 같이, IC 칩(30)의 기판면에 지지 기판(6)이 접착된다. 또한, IC 칩(30) 사이에 충전된 수지 재료가 경화되어 충전층(305)이 얻어진다.
이어서, 도 51에 도시되는 바와 같이, 자외광인 엑시머 레이저광(R)이 기판(720) 측으로부터 조사된다. 이것에 의해 광박리층(724)이 폭렬하고, 도 52에 도시되는 바와 같이 기판(720)이 광박리층(724)을 통하여 박리된다. 또한, 절연막(726) 위에 남아 있는 비정질 실리콘이 에칭 처리에 의해 제거된다.
그 후, 포토마스크를 이용한 패터닝 처리 및 에칭 처리가 절연막(726)에 실시되어, 도 42에 도시된 제 3 절연층(50)이 얻어진다. 이 후의 제조 공정은 도 26 내지 도 32에 도시된 제 1 제조 방법과 동일하다.
제 3 제조 방법에 의하면, 이하의 효과를 얻을 수 있다.
상술한 제 1 및 제 2 제조 방법과 같이 전자 부품층(3)이나 각 배선층 및 각 절연층이 형성된 후에 양극층(49)이 형성되면, 이들 층의 단차에 의해 양극층(49) 표면의 평탄도가 저하될 가능성이 있다. 이것에 대하여, 제 3 제조 방법에 의하면, 양극층(49)으로 되는 도전막(728)이 다른 요소보다도 먼저 평탄한 기판(720) 위에 형성되기 때문에, 양극층(49) 표면의 평탄도가 상당히 높은 수준으로 유지된다. 이것에 의해, 유기 EL 소자(10)의 두께의 균일성이 유지되기 때문에, 발광 휘도가 표시면의 전역(全域)에 걸쳐 균일해진다. 또한, 제 3 제조 방법은 능동 소자 를 포함하는 IC 칩(30)이 전기 광학 장치(D)에 이용되는 경우 이외에, 저온 폴리실리콘 등에 의해 형성된 능동 소자가 전기 광학 장치(D)에 이용되는 경우에도 동일하게 적용될 수 있다.
<C:전자 기기>
다음으로, 본 발명에 따른 전자 기기에 대해서 설명한다.
<퍼스널 컴퓨터>
도 53은 본 발명에 따른 전자 기기의 일례로서의 퍼스널 컴퓨터의 구성을 나타내는 사시도이다. 도 53에 도시되는 바와 같이, 퍼스널 컴퓨터(81)는 키보드(811)를 구비한 본체부(812)와 상술한 전기 광학 장치(D)를 구비한 표시부(814)를 구비하고 있다.
이 구성에서는, 화상의 표시에 관계되는 각종 기능을 구비한 IC 칩이 전자 부품층(3)에 포함될 수 있다. 이러한 IC 칩으로서는, 예를 들어, 표시 버퍼 메모리나 CPU를 구비한 IC 칩, 또는 MPEG(Motion Picture Experts Group)나 MP3(MPEG Audio Layer-3) 등에 준거한 데이터 신장(伸長) 기능을 구비한 IC 칩 등이 있다. 또한, 전기 광학 장치(D)의 표시면이 터치 패널로서 이용될 경우에는, 그 입력에 관계되는 기능을 구비한 IC 칩이 전자 부품층(3)에 포함될 수 있다.
<전자 서적>
다음으로, 도 54는 본 발명에 따른 전자 기기의 일례로서의 전자 서적의 구성을 나타내는 사시도이다. 도 54에 도시되는 바와 같이, 전자 서적(83)은 본체부(830)와 제 1 표시부(831)와 제 2 표시부(832)를 갖는다. 이 중에서 본체 부(830)는 이용자에 의한 조작을 접수하는 키보드를 구비한다. 제 1 표시부(831)는 상술한 전기 광학 장치(D), 즉, 유기 EL 소자(10)의 발광에 의해 화상을 표시하는 전기 광학 장치(D)를 구비한다. 한편, 제 2 표시부(832)는 복수의 화소에 의해 화상을 표시하는 전기 광학 장치(D')를 구비하고 있다. 다만, 제 2 표시부(832)의 화소 자체는 발광하지 않는다. 구체적으로는, 전기 영동(泳動) 디스플레이, 반사형 LCD(Liquid Crystal Display), 토너 디스플레이, 트위스트 볼(twist-ball) 디스플레이 등의 비(非)발광형 디스플레이가 제 2 표시부(832)의 전기 광학 장치(D')로서 이용된다.
제 1 표시부(831)는 본체부(830)의 에지에 힌지를 통하여 부착되어 있다. 따라서, 제 1 표시부(831)는 본체부(830)의 에지를 축으로 하여 회전할 수 있다. 한편, 제 2 표시부(832)는 제 1 표시부(831) 중 본체부(830)와는 반대측의 에지에 힌지를 통하여 부착되어 있다. 따라서, 제 2 표시부(832)는 제 1 표시부(831)의 에지를 축으로 하여 회전할 수 있다.
이 구성 하에서, 유기 EL 소자(10)를 발광시킴으로써 제 1 표시부(831)에 의한 표시가 실행된다. 한편, 제 2 표시부(832)에 의한 표시가 실행될 경우에는, 제 1 표시부(831)의 유기 EL 소자(10)가 대략 동일한 휘도로 발광한다. 제 1 표시부(831)로부터 발광된 광은 제 2 표시부(832)의 표시면에서 반사한 후에 관찰자에 의해 관찰된다. 즉, 제 1 표시부(831)는 그 자체가 표시 장치로서 기능할 뿐만 아니라, 제 2 표시부(832)에 의해 화상이 표시될 때의 조명 장치(소위 프런트(front) 라이트)로서도 기능한다. 이 구성에 의하면, 제 2 표시부(832)가 비발광형 디스플 레이임에도 불구하고, 그 표시의 밝기를 확보하기 위한 조명 장치를 독립적으로 설치할 필요가 없다. 그 결과, 제 1 표시부(831)와 제 2 표시부(832)의 두께의 합계를 약 2㎜ 이하로 하는 것이 가능하여, 종이를 이용한 서적보다도 얇고 경량(輕量)이며, 또한, 고기능의 전자 서적이 실현된다.
또한, 본 발명이 적용될 수 있는 전자 기기는 도 53 및 도 54에 나타낸 기기에 한정되지 않는다. 즉, 그 이외에도, 휴대 전화기, 게임기, 전자 페이퍼, 비디오 카메라, 디지털 스틸 카메라, 카 네비게이션(car navigation) 장치, 카 스테레오, 운전 조작 패널, 프린터, 스캐너, 텔레비전, 비디오 플레이어, 소형 무선 호출기(pager), 전자수첩, 전자계산기, 워드프로세서 등, 화상을 표시하는 기능을 구비한 각종 기기에 본 발명이 적용될 수 있다.
<D:변형예>
이상에 제시된 형태는 어디까지나 예시이며, 이들의 형태에 대해서는 다양한 변형이 부가될 수 있다. 변형의 일례는 다음과 같다.
(1) 화소 구동용 IC 칩(37), 주사용 IC 칩(33), 칼럼 데이터 변환용 IC 칩(35) 및 제어용 IC 칩(31)이 1개의 지지 기판(6) 위에 배치된 구성을 예시했지만, 주사용 IC 칩(33), 칼럼 데이터 변환용 IC 칩(35) 및 제어용 IC 칩(31)의 일부 또는 전부가 다른 기판에 배치된 구성으로 할 수도 있다. 또한, 주사용 IC 칩(33), 칼럼 데이터 변환용 IC 칩(35) 및 제어용 IC 칩(31)의 일부 또는 전부가 1개의 IC 칩으로서 구성되어 있을 수도 있다.
(2) 전자 기기의 일례로서의 퍼스널 컴퓨터에 대해서 나타낸 바와 같이, 본 발명을 각종 전자 기기에 적용함으로써, 시스템화 및 집적화된 소자 기판이나 패키지가 실현된다. 즉, 이 소자 기판에서는, 각종 능동 소자나 수동 소자를 갖는 전자 부품층이 각 전자 부품의 접속 단자에 접속된 배선을 갖는 배선 형성층에 의해 밀봉된다. 전자 부품층에 포함되는 능동 소자의 일례로서는, 각종 기능을 실현하기 위한 IC 칩(CMOS형이나 바이폴라형), 메모리 또는 화합물 반도체와 같은 각종 부품이 있다. 한편, 전자 부품층에 포함되는 수동 소자의 일례로서는, 저항, 콘덴서 또는 인덕턴스와 같은 각종 칩 부품이 있다. 이 소자 기판에 의하면, 다양한 전자 부품이 시스템화 및 집적화되어 있기 때문에, 전자 기기의 소형화, 경량화 및 고성능화를 도모할 수 있다.
(3) EL 소자를 이용한 장치 이외의 전기 광학 장치에도 본 발명은 적용될 수 있다. 즉, 전기적 작용을 광학적 작용으로 변환하는 전기 광학 소자를 구비한 장치이면 본 발명은 적용된다. 이러한 전기 광학 장치로서는, 액정을 이용한 액정 표시 장치, 착색(着色)된 액체와 상기 액체에 분산된 백색의 입자를 함유하는 마이크로캡슐을 이용한 전기 영동 표시 장치, 극성이 상이한 영역마다 서로 다른 색으로 구분하여 도포된 트위스트 볼을 이용한 트위스트 볼 디스플레이, 흑색 토너를 이용한 토너 디스플레이, 형광체를 이용한 필드 이미션 디스플레이(field emission display), LED(Light Emitting Diode)를 이용한 LED 디스플레이, 헬륨이나 네온 등의 고압 가스를 이용한 플라즈마 디스플레이 패널(PDP) 등이 있다.
또한, 본 발명에 따른 전기 광학 장치는 화상을 표시하기 위한 장치에 한정되지 않는다. 예를 들면, 유기 EL, LED 또는 필드 이미션 소자(FED)를 이용한 화 상 형성 장치나, 전자 사진 장치의 광학 엔진 부분에도 본 발명이 적용될 수 있다. 이러한 장치에서는, 화상 데이터에 따른 광이 감광 드럼 등의 감광체에 조사되고, 이것에 의해 형성된 잠상(潛像)에 토너가 흡착(吸着)된다. 그리고, 이 토너가 용지 등의 기록재에 전사된다. 본 발명에 따른 전기 광학 장치는 화상 데이터에 따른 광을 감광체에 조사하기 위한 장치에도 적용될 수 있다. 즉, 이 경우의 전기 광학 장치는 각각이 감광체에 광을 조사하는 발광 소자(전기 광학 소자)와, 각 발광 소자를 개별적으로 구동하는 구동 회로를 구비한다. 보다 바람직한 형태에 있어서, A4 사이즈나 A3 사이즈와 같은 각종 기록재의 폭에 맞추어 라인 노광이 가능한 구성이 채용된다. 본 발명에 따른 전기 광학 장치에 의하면, 고성능이며 박형인 인쇄 장치나 복합기가 실현될 수 있다.
또한, 조사광 양에 따른 전류 또는 전압을 출력하는 CCD(Charge Coupled Device) 등의 전기 광학 소자를 이용한 전기 광학 장치에도 본 발명은 적용될 수 있다. 이 전기 광학 장치는, 예를 들어, 디지털 카메라에서의 광센서 어레이 장치(촬상 장치)로서 사용된다. 이러한 광센서 어레이 장치는 상기 실시예에 따른 전기 광학 장치(D)의 유기 EL 소자(10) 대신에 CCD를 설치하는 동시에, CCD로부터 출력된 아날로그 신호를 디지털 신호로 변환하는 A/D 변환 회로를 D/A 변환 회로(356) 대신에 설치함으로써 실현된다. 또한, 다른 형태에 있어서는, 표시 장치로서 이용되는 전기 광학 장치와 광센서 어레이 장치로서 이용되는 전기 광학 장치가 일체로 조합된다. 이 장치에 의하면, 광센서 어레이 장치에 의해 검출된 주위의 밝기에 따라, 표시 장치에 의한 발광 휘도가 자동적으로 조정될 수 있다.
또한, 전기 광학 소자 이외의 소자를 구비한 장치에도 본 발명은 적용될 수 있다. 즉, 각각이 평면 내의 서로 다른 위치에 배치된(예를 들어, 매트릭스 형상으로 배치된) 복수의 피구동 소자와, 각 피구동 소자를 구동하기 위한 단위 회로를 구비한 소자 구동 장치에도 본 발명은 적용될 수 있다. 예를 들면, 본 발명에 따른 전기 광학 장치의 전기 광학 소자(예를 들어, 상술한 광센서 어레이의 CCD) 대신에, 압력이나 정전기를 검출하는 소자를 피구동 소자로서 이용하면, 이용자에 의한 조작을 검출하는 장치가 실현된다. 이 소자 구동 장치는 각종 전자 기기에서, 예를 들어, 터치 패널이나 박형 키보드 등의 입력 장치로서 이용될 수 있다.
상술한 바와 같이, 본 발명에 의하면, 전기 광학 소자 등의 피구동 소자를 구동하는 회로에서 능동 소자의 특성 편차가 억제된다.

Claims (9)

  1. 각각이 데이터 신호에 의해 지정되는 구동 전류에 의해 구동되는 복수의 전기 광학 소자와,
    1개 또는 복수의 전기 광학 소자마다 설치되고, 제 1 데이터 공급 회로와 제 2 데이터 공급 회로를 포함하는 복수의 데이터 공급 회로로서, 참조 전류에 의거하여 기준 전류를 생성하는 기준 전류 공급 회로와, 상기 기준 전류 공급 회로에 의해 생성된 기준 전류에 의거하여 상기 데이터 신호에 대응하는 전류값을 출력하는 데이터 신호 출력 회로를 각각이 구비하는 복수의 데이터 공급 회로를 구비하고,
    상기 제 1 데이터 공급 회로는 상기 제 1 데이터 공급 회로의 기준 전류 공급 회로가 기준 전류를 생성하기 위해 이용하는 상기 참조 전류를 상기 제 2 데이터 공급 회로에 출력하는 한편,
    상기 제 2 데이터 공급 회로의 기준 전류 공급 회로는 상기 제 1 데이터 공급 회로로부터 공급된 상기 참조 전류에 의거하여 상기 기준 전류를 생성하는 전기 광학 장치.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 공급 회로로부터 출력된 상기 참조 전류는 복수의 상기 제 2 데이터 공급 회로 각각에 대하여 시분할로 공급되는 전기 광학 장치.
  3. 제 2 항에 있어서,
    상기 제 1 데이터 공급 회로로부터 출력된 상기 참조 전류는 상기 복수의 제 2 데이터 공급 회로에 대해서 공통되는 부분을 갖는 전류 공급선을 통하여 각 제 2 데이터 공급 회로에 공급되는 전기 광학 장치.
  4. 제 2 항에 있어서,
    상기 복수의 데이터 공급 회로 각각은 상기 참조 전류를 상기 복수의 데이터 공급 회로 각각에 포함되는 기준 전류 공급 회로에 공급할지의 여부를 제어하는 제어 회로를 구비하고 있는 것을 특징으로 하는 전기 광학 장치.
  5. 제 4 항에 있어서,
    상기 각 제 2 데이터 공급 회로의 제어 회로는 전단(前段)의 데이터 공급 회로의 제어 회로로부터 공급되는 이네이블(enable) 신호에 의거하여 상기 기준 전류 공급 회로에 대한 상기 참조 전류의 공급 여부를 전환하는 동시에, 차단(次段)의 데이터 공급 회로의 제어 회로에 이네이블 신호를 출력하는 전기 광학 장치.
  6. 제 1 항에 있어서,
    상기 각 데이터 공급 회로는 상기 참조 전류를 보유하는 보유 회로를 구비하고,
    상기 각 데이터 공급 회로의 기준 전류 공급 회로는 상기 보유 회로에 보유 된 참조 전류에 의거하여 기준 전류를 생성하는 전기 광학 장치.
  7. 제 6 항에 있어서,
    상기 각 데이터 공급 회로의 기준 전류 공급 회로에 대한 참조 전류의 공급은 상기 데이터 공급 회로의 데이터 신호 출력 회로가 데이터 신호를 출력하는 기간 이외의 기간에 실행되는 전기 광학 장치.
  8. 제 1 항에 있어서,
    상기 제 1 데이터 공급 회로의 구성과 상기 제 2 데이터 공급 회로의 구성은 동일한 전기 광학 장치.
  9. 제 1 항에 있어서,
    상기 데이터 신호에 따른 구동 전류를 상기 전기 광학 소자에 공급하는 복수의 단위 회로를 갖는 소자 구동용 IC 칩을 구비하고,
    상기 각 데이터 공급 회로의 데이터 신호 출력 회로는 생성한 데이터 신호를 상기 소자 구동용 IC 칩의 단위 회로에 출력하는 전기 광학 장치.
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