JP3373366B2 - 信号線選択回路およびマトリクス型表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の信号線を順
次選択するデコーダ式の信号線選択回路およびその信号
線選択回路を画素マトリクスの駆動回路として備えたマ
トリクス型表示装置に関するものである。

【０００２】

【従来の技術】近年、マトリクス型表示装置には、各種
の構成が挙げられるが、その中で、各画素に含まれるス
イッチング素子として能動素子を用いたアクティブマト
リクス型表示装置の開発が進み、その市場への普及が拡
大している。アクティブマトリクス型表示装置は、通
常、表示パネル内の画素群を駆動するための駆動回路を
有している。この駆動回路としては、シフトレジスタを
用いた回路やデコーダを用いた回路などが挙げられる。

【０００３】デコーダを用いた従来の駆動回路として
は、例えば、特公平７−６６２５２号公報および特公平
７−６６２５６号公報に開示されているように、クロッ
クを２進カウントし、そのカウント値をデコードする駆
動回路が挙げられる。

【０００４】上記のような駆動回路は、図１２に示すよ
うに、Ｘ行Ｙ列のマトリクス状に画素（図示せず）が配
された画素マトリクス１０１と、Ｘ行の表示信号線１０
２…のそれぞれに画像信号を出力する表示信号線駆動回
路１０３と、Ｙ列の走査信号線１０４…から１本を選択
する走査信号線駆動回路１０５とを備えている。

【０００５】表示信号線駆動回路１０３は、表示カウン
タ１０６、表示デコーダ１０７およびサンプリング回路
１０８を有している。表示カウンタ１０６は、Ｘ以上の
カウント値を出力するように、ｉビット（ｉはＸ≦２ⁱ
を満たす）のカウンタにより構成されている。表示デコ
ーダ１０７は、水平画素数に応じた数のゲートにより、
表示カウンタ１０６からのカウント値に基づいて表示信
号線１０２…より１本を順次選択するようになってい
る。サンプリング回路１０８は、入力される画像信号を
選択された表示信号線１０２に出力するように、表示デ
コーダ１０７からの出力信号（サンプリング信号）に同
期して画像信号をサンプリングするスイッチング回路に
より構成されている。

【０００６】一方、走査信号線駆動回路１０５は、走査
カウンタ１０９および走査デコーダ１１０を有してい
る。走査カウンタ１０９は、Ｙ以上のカウント値を出力
するように、ｊビット（ｉはＸ≦２^j を満たす）のカウ
ンタにより構成されている。走査デコーダ１１０は、走
査カウンタ１０９からのカウント値に基づいて走査信号
線１０４…より１つを順次選択するようになっている。

【０００７】画素マトリクス１０１における画素は、図
１３に示すように、Ｎチャネル型の薄膜トランジスタＴ
Ｒと、液晶容量ＬＣと、補助容量ＳＣとにより構成され
ている。薄膜トランジスタＴＲのソース電極とゲート電
極は、それぞれ表示信号線１０２と走査信号線１０４に
接続されている。薄膜トランジスタＴＲのドレイン電極
は、液晶容量ＬＣおよび液晶容量ＬＣと並列に設けられ
る補助容量ＳＣのそれぞれの一端に接続されている。

【０００８】上記の駆動回路において、１水平期間分の
画素すなわち１本の走査信号線１０４に接続された画素
を表示させるには、次のように各部が動作する。

【０００９】まず、走査信号線駆動回路１０５では、垂
直方向に第１番目から数えて第ｋ番目の走査信号線１０
４に対応する、走査デコーダ１１０の出力が高電位（以
降、“Ｈ”と称する）になる。すると、第ｋ番目の走査
信号線１０４に接続されているゲート電極が全て“Ｈ”
になり、それらのゲート電極を有する薄膜トランジスタ
ＴＲが導通する。

【００１０】その間に、表示信号線駆動回路１０３で
は、表示カウンタ１０６が、表示クロックに同期してカ
ウントダウンする。表示カウンタ１０６からのカウント
値は、表示デコーダ１０７で順次サンプリング信号に変
換される。画像信号は、そのサンプリング信号に同期し
てサンプリング回路１０８でサンプリングされ、サンプ
リングにより選択された表示信号線１０２に出力され
る。これにより、画像信号は、表示信号線１０２から薄
膜トランジスタＴＲを介して画素に書き込まれる。

【００１１】１フレーム（１画面）分の画素を表示させ
る場合、走査信号線駆動回路１０５では、走査カウンタ
１０９が、走査クロックに同期してカウントダウンす
る。すると、走査デコーダ１１０により、第１番目から
順次選択された走査信号線１０４が“Ｈ”になる。そし
て、選択されたそれぞれの走査信号線１０４について、
表示信号線駆動回路１０３による画像信号の出力が繰り
返されることにより、１フレームの画像が表示される。

【００１２】

【発明が解決しようとする課題】ところが、上記の駆動
回路には以下のような問題点がある。ここでは、表示信
号線駆動回路１０３についてのみ、その問題点を述べる
が、走査信号線駆動回路１０５についても同様であるの
で、その説明を省略する。

【００１３】上記従来のマトリクス型表示装置において
ＶＧＡ（Video Graphics Array）規格の画像（６４０行
×４８０列）を表示する場合、１０ビット出力の表示カ
ウンタ１０６が必要になる。また、表示デコーダ１０７
のアドレスラインは、表示デコーダ１０７が有する６４
０個のゲートに対しそれぞれ１０×２本（反転信号用の
アドレスラインを含む）必要になる。

【００１４】このため、これらアドレスライン間やアド
レスラインが交差する部分に存在する寄生容量などが増
加し、寄生容量の増加が消費電力の増大を招来する。特
に、最下位ビット（ＬＳＢ）のアドレスラインでは、最
も高い周波数（約１３ＭＨｚ）で入力容量と上記の寄生
容量に常に充放電を繰り返して行うため、消費電力増大
の影響が顕著に現れる。

【００１５】上記の問題への対策としては、本願出願人
が先に出願した特願平７−３１１６０６号に記載された
構成が有効である。この構成では、表示信号線駆動回路
または走査信号線駆動回路におけるカウンタおよびデコ
ーダをそれぞれ複数ブロックに分割することにより、カ
ウンタのビット数とアドレスライン数を減少させてい
る。このような構成により、アドレスラインによる寄生
容量が減少する。また、カウンタおよびデコーダをブロ
ック毎に部分的に駆動させるので、消費電力が低減す
る。

【００１６】上記の構成では、各ブロックのカウンタお
よびデコーダを上記のように駆動させるために、動作さ
せるブロックにのみクロック信号を供給する回路（セレ
クタ）が設けられている。このセレクタは、ブロック毎
に設けられた選択用の信号とクロック信号との論理積を
とることにより、選択されたブロックに供給するクロッ
ク信号を得るようになっている。

【００１７】しかしながら、上記の構成においては、前
述のＶＧＡ規格の画像を表示する場合、各ブロックの回
路が動作状態にあるか否かという情報に基づいて、上記
の選択用の信号が生成されるので、各ブロックの回路の
動作状態を表すための１ビットを別に設けなければなら
ない。

【００１８】例えば、駆動回路を１０ブロックに分割
し、各ブロック毎に６ビットのカウンタを１個ずつ設け
る場合、各ブロックのアドレス数は６４となる。また、
カウンタ出力が“１１１１１１”の状態でデコーダの１
番目の出力がアクティブになり、“００００００”の状
態でデコーダの６４番目の出力がアクティブになるとす
る。この場合、６ビットの信号だけでは、ブロックの回
路が動作していない状態、すなわちデコーダの出力全て
が非アクティブであることを表現することができない。
したがって、動作状態か否かを表すためには、上記のカ
ウンタ出力に１ビットを加えた７ビットのカウンタが必
要である。

【００１９】例えば、図１４に示すように、駆動回路を
２つのブロックＢＫ₁₁・ＢＫ₁₂に分割する場合について
説明する。

【００２０】ブロックＢＫ₁₁には、カウンタ１１１およ
びデコーダ１１２が設けられ、ブロックＢＫ₁₂には、カ
ウンタ１２１およびデコーダ１２２が設けられる。カウ
ンタ１１１・１２１は２ビットのダウンカウンタであ
り、デコーダ１１２・１２２は２ビットのデコーダであ
る。また、デコーダ１１２・１２２の最大出力数は２²
＝４である。

【００２１】このように構成される駆動回路では、ま
ず、カウンタ１１１・１２１にそれぞれ、図１５に示す
ようなクロック信号ＣＫ₁₁・ＣＫ₁₂が順次入力される。
すると、カウンタ１１１からはアドレス信号Ａ_1-1 ・Ａ
_1-2 からなるアドレスデータが出力され、カウンタ１２
１からはアドレス信号Ａ_2-1 ・Ａ_2-2 からなるアドレス
データが出力される。そして、デコーダ１１２からは、
アドレスデータ（Ａ_1-1・Ａ_1-2 ）を基に４個のデコー
ド信号Ｄ_1-1 〜Ｄ_1-4 が出力され、デコーダ１２２から
は、アドレスデータ（Ａ_2-1 ・Ａ_2-2 ）を基に４個のデ
コード信号Ｄ_2-1〜Ｄ_2-4 が出力される。

【００２２】ただし、ここでは、アドレスデータが“１
１”のときデコード信号Ｄ_1-1 ・Ｄ_2-1 が出力され、ア
ドレスデータが“００”のときデコード信号Ｄ_1-4 ・Ｄ
_2-4が出力されるものとする。

【００２３】ところが、クロック信号ＣＫ₁₁・ＣＫ₁₂を
用いて単純に分割駆動を行うと、実際にデコーダ１１２
・１２２から出力されるのは、デコード信号Ｄ_1-4 ・Ｄ
_2-4と異なり、同図に示すように、クロック信号ＣＫ₁₁
・ＣＫ₁₂の１クロックよりかなり広い幅の信号Ｄ_1-4'・
Ｄ_2-4'である。これは、アドレス信号Ａ_1-4 ・Ａ_2-4が
クロック信号ＣＫ₁₁・ＣＫ₁₂が出力されなくなる期間で
“０”を維持することに伴って、デコーダ１１２・１２
２の第４出力が“１”を維持することによる。このた
め、所望通りに分割駆動ができなくなるという不都合が
生じる。

【００２４】これを回避するために、図１４および図１
５に示すように、デコーダ１１２・１２２へのアドレス
データとしてそれぞれ１ビットすなわちアドレス信号Ａ
_1-3・Ａ_2-3 を追加したアドレスデータを用いる。アド
レス信号Ａ_1-3 ・Ａ_2-3 は、クロック信号ＣＫ₁₁・ＣＫ
₁₂の第１クロックから第４クロックまで“１”を維持す
る信号であり、ブロックＢＫ₁₁・ＢＫ₁₂の動作期間を表
す。

【００２５】したがって、アドレスデータ“０ｘｘ”に
よりブロックＢＫ₁₁またはブロックＢＫ₁₂が動作してい
ない状態（デコーダ出力が全て非アクティブである状
態）が示される。一方、アドレスデータ“１ｘｘ”によ
りブロックＢＫ₁₁またはブロックＢＫ₁₂が動作している
状態が示される。

【００２６】このように、上記の不都合を回避するに
は、ブロックＢＫ₁₁またはブロックＢＫ₁₂が動作してい
る状態を表すビットをアドレスデータに加える必要があ
る。したがって、上記の構成によっても、アドレス数の
削減は不十分であり、さらなる消費電力の低減が困難で
ある。

【００２７】本発明は、上記の事情に鑑みてなされたも
のであって、分割された駆動回路の消費電力低減を図る
ことを目的としている。

【００２８】

【課題を解決するための手段】本発明の信号線選択回路
は、クロック信号に基づいてカウントするカウンタと、
このカウンタからのカウント値をデコードすることによ
り複数の信号線を順次選択するデコーダとを有し、上記
カウンタおよび上記デコーダが所定数の信号線単位でブ
ロックに分割されている信号線選択回路において、上記
の課題を解決するために、以下のように構成されること
を特徴としている。

【００２９】すなわち、各ブロックへのクロック信号の
供給を上記デコーダからのデコード出力に基づいて制御
するクロック制御回路を備え、上記各ブロックには、出
力ビット数がｎの、上記分割されたカウンタと、入力ビ
ット数がｎで、デコード出力の数が２ ⁿ −１の、上記分
割されたデコーダとが設けられており、２ ⁿ −１番目の
デコード出力が、次段のブロックへ、動作開始を示す信
号として供給されている。

【００３０】上記の信号線選択回路では、各ブロックへ
のクロックの供給がブロック単位でクロック制御回路に
より制御される。このとき、デコーダからのデコード出
力に基づいてクロック信号の供給が制御されるので、ク
ロック信号の供給を制御するために別途専用の信号を必
要としない。それゆえ、デコーダがブロックの動作開始
または停止状態開始を表すための信号を出力するため
に、カウンタにその制御用の出力ビットを追加する必要
がない。それゆえ、消費電力低減を容易に図ることがで
きる。

【００３１】上記構成に加えて、上記信号線選択回路
は、ｍ個の上記ブロックに分割されており、ｍ番目の上
記ブロックの上記分割されたデコーダは、２ ⁿ のデコー
ド出力を出力すると共に、当該ｍ番目のブロックには、
当該ブロックが動作する期間を決定するブロック選択信
号と、２ ⁿ 番目のデコード出力との論理積を、当該ブロ
ックの停止状態開始を表すためのリセット信号として出
力するアンドゲートが設けられていてもよい。当該構成
によれば、外部からのリセット信号が不要になるので、
信号線選択回路に必要なインターフェースを最小限に抑
えることができる。

【００３２】また、上記アンドゲートを設ける構成に代
えて、上記信号線選択回路は、ｍ個の上記ブロックに分
割されており、ｍ番目の上記ブロックは、クロック端子
にクロック信号が入力され、データ端子に２ ⁿ −１番目
のデコード出力が入力されると共に、当該ブロックの停
止状態開始を表すためのリセット信号を出力するＤフリ
ップフロップを備えていてもよい。この構成でも、Ｄフ
リップフロップによりｍ番目のリセット信号を得ること
ができ、やはりリセット信号が不要になる。

【００３３】また、本発明の信号線選択回路は、クロッ
ク信号に基づいてカウントするカウンタと、このカウン
タからのカウント値をデコードすることにより複数の信
号線を順次選択するデコーダとを有し、上記カウンタお
よび上記デコーダが所定数の信号線単位でブロックに分
割されている信号線選択回路において、上記各ブロック
には、クロック制御回路と、出力ビット数がｎの、上記
分割されたカウンタと、入力ビット数がｎの上記分割さ
れたデコーダとが設けられている。また、上記クロック
制御回路は、自ブロックの動作開始を表すブロック信号
を受けてからの一定期間を決定するブロック選択信号と
クロック信号との論理積を取ることにより、当該一定の
期間に自ブロックで使用されるクロック信号を出力す
る。さらに、上記分割されたデコーダは、２ⁿ −１個の
第１アンドゲートと、１個の第２アンドゲートとを備え
ている。また、上記各第１アンドゲートは、上記分割さ
れたカウンタより出力されるｎ個のカウント信号および
ｎ個の反転カウント信号から、それぞれに入力される異
なる組み合わせのｎ個の信号の論理積を、デコード出力
として出力し、上記第２アンドゲートには、上記ｎ個の
反転カウント信号および上記ブロック選択信号が入力さ
れており、上記第２アンドゲートが出力する最後のデコ
ード出力は、自ブロックの動作停止状態開始を表すリセ
ット信号、および、次ブロックの動作開始を表すブロッ
ク信号として用いられる。また、本発明の信号線選択回
路は、上記クロック制御回路に代えて、自ブロックが動
作状態または停止状態にあることを示すブロック選択信
号が“Ｈ”である期間に自ブロックのクロック信号を出
力するクロック制御回路を備えている。

【００３４】ここで、自ブロックのブロック選択信号の
入力用の端子を有していないアンドゲートを上記第２ア
ンドゲートの代わりに用いた場合には、当該アンドゲー
トの出力では、自ブロックの動作停止と次ブロックの動
作開始とを所望通りに制御できない。

【００３５】ところが、上記構成では、反転カウント信
号だけでなくブロック選択信号が第２アンドゲートに入
力されることにより、１番目から２ ⁿ −１番目のデコー
ド出力と同様に順次変化する２ ⁿ 番目のデコード出力を
得ることができる。そして、この２ ⁿ 番目のデコード出
力を自ブロックのリセット信号および次ブロックのブロ
ック信号として用いることにより、自ブロックの動作を
停止させるとともに、次ブロックの動作を開始させる。
すなわち、分割されたデコーダの２ ⁿ 個の出力を全て用
いることができる。

【００３６】また、デコーダからのデコード出力に基づ
いてクロック信号の供給が制御されるので、クロック信
号の供給を制御するために別途専用の信号を必要としな
い。それゆえ、デコーダがブロックの動作開始または停
止状態開始を表すための信号を出力するために、カウン
タにその制御用の出力ビットを追加する必要がない。そ
れゆえ、消費電力低減を容易に図ることができる。

【００３７】さらに、本信号線選択回路には、クロック
制御回路にクロック信号の供給を停止させるための信号
が、同じブロックのデコーダから供給されるので、最終
段のブロックのクロック制御回路にクロック信号の供給
を停止させるための信号を外部から入力する必要がなく
なる。したがって、第１段のブロックのクロック制御回
路にクロック信号の供給を開始させるための信号を、ク
ロック制御回路を動作させるための信号として入力する
だけでよく、外部からの入力信号数を減少させることが
できる。それゆえ、外部からのインターフェースとなる
信号配線数を必要最小限に削減することができる。

【００３８】なお、上記の信号線選択回路は、好ましく
は、隣り合う３つのブロックについて、中段のブロック
におけるクロック制御回路が、前段のブロックにおける
デコーダの最終の出力端からの出力に基づいてクロック
信号の供給を開始し、後段のブロックにおけるデコーダ
の最初の出力端からの出力に基づいてクロック信号の供
給を停止する。

【００３９】このような構成では、あるブロックのクロ
ック制御回路が前後のブロックのデコーダからの出力に
基づいてブロックの動作状態または停止状態を表すため
の信号（ブロック選択信号）をクロック制御回路の内部
で生成することができ、この信号によりクロック信号の
供給の開始および停止を制御することができる。また、
この構成では、第１段のブロックのクロック制御回路に
クロック信号の供給を開始させるための信号を入力する
とともに、最終段のブロックのクロック制御回路にクロ
ック信号の供給を停止させるための信号を入力するだけ
でよく、外部からの入力信号数を減少させることができ
る。

【００４０】しかも、より好ましくは、最終段のブロッ
クにおいて、クロック制御回路によるクロック信号の供
給停止をデコーダの最終の出力端からの出力に基づいて
制御する停止制御回路を備えることにより、最終段のブ
ロックでは、クロック制御回路からのクロック信号の供
給停止が停止制御回路により制御される。これにより、
最終段のブロックのクロック制御回路にクロック信号の
供給を停止させるための信号を外部から入力する必要が
なくなる。

【００４１】上記の信号線選択回路は、好ましくは、隣
り合う２つのブロックについて、後段のブロックにおけ
るクロック制御回路が、前段のブロックにおけるデコー
ダの最終の出力端からの出力に基づいてクロック信号の
供給を開始し、後段のブロックにおけるデコーダの最終
の出力端からの出力に基づいてクロック信号の供給を停
止する。

【００４２】このような構成では、あるブロックのクロ
ック制御回路が前のブロックと当該ブロックのそれぞれ
のデコーダからの出力に基づいてブロックの動作状態ま
たは停止状態を表すための信号（ブロック選択信号）を
クロック制御回路の内部で生成することができ、この信
号によりクロック信号の供給の開始および停止を制御す
ることができる。また、この構成では、クロック制御回
路にクロック信号の供給を停止させるための信号が、同
じブロックのデコーダから供給されるので、最終段のブ
ロックのクロック制御回路にクロック信号の供給を停止
させるための信号を外部から入力する必要がなくなる。
したがって、第１段のブロックのクロック制御回路にク
ロック信号の供給を開始させるための信号を入力するだ
けでよく、外部からの入力信号数を減少させることがで
きる。

【００４３】本発明のマトリクス型表示装置は、上記の
課題を解決するために、マトリクス状に配置された画素
と、各行の画素に接続された表示信号線に表示信号を出
力する表示信号線駆動回路と、各列の画素に接続された
走査信号線に走査信号を出力する走査信号線駆動回路と
を備えたマトリクス型表示装置において、上記表示信号
線駆動回路および上記走査信号線駆動回路のうち少なく
ともいずれか一方が上記のいずれかの信号線選択回路を
備えていることを特徴としている。

【００４４】この構成により、本マトリクス型表示装置
において、アドレス数や外部とのインターフェースとな
る信号線の数が削減された表示信号線駆動回路または走
査信号線駆動回路を実現することができる。

【００４５】上記のマトリクス型表示装置は、好ましく
は、上記走査信号線駆動回路および上記表示信号線駆動
回路が上記画素とともに同一の基板上に形成されてい
る。このような構成では、画素と両駆動回路とが同一の
基板上に形成されるので、駆動回路として外付けのＩＣ
を用いた場合より表示モジュールが薄型かつ小型にな
る。また、画素と両駆動回路とを同時に形成するので、
製造工程が外付けのＩＣを用いた場合に比べ簡素化され
る。

【００４６】加えて、上記のマトリクス型表示装置は、
上記走査信号線駆動回路および上記表示信号線駆動回路
が、ともに上記のいずれかの信号線選択回路を備えてお
り、上記走査信号線駆動回路および上記表示信号線駆動
回路を構成するトランジスタが多結晶シリコン薄膜によ
り形成されている。

【００４７】この構成では、単結晶シリコン基板上に形
成される単結晶シリコントランジスタに比べて素子特性
の劣る多結晶シリコン薄膜トランジスタにより走査信号
線駆動回路および表示信号線駆動回路が構成されている
ので、トランジスタのサイズが大きくなるなどにより消
費電力が増大する。しかしながら、走査信号線駆動回路
および表示信号線駆動回路がともに上記の信号線選択回
路のいずれかを備えているので、上記のように消費電力
の低減が図られることにより、多結晶シリコン薄膜トラ
ンジスタによる消費電力の増大を抑えることができる。

【００４８】

【発明の実施の形態】〔実施の形態１〕 本発明の第１の実施の形態について図１ないし図５およ
び図１３に基づいて説明すれば、以下の通りである。

【００４９】本実施の形態に係るマトリクス型表示装置
は、図１に示すように、画素マトリクス１と、表示信号
線駆動回路２と、走査信号線駆動回路３とを備えてい
る。

【００５０】画素マトリクス１は、前述の従来の画素マ
トリクスと同様にＸ行Ｙ列のマトリクス状に配置された
複数の画素（図示せず）を有している。本マトリクス型
表示装置が液晶表示装置である場合、各画素は、図１３
に示すように、薄膜トランジスタＴＲ、液晶容量ＬＣお
よび補助容量ＳＣにより構成される。

【００５１】表示信号線駆動回路２は、クロック信号Ｃ
Ｋおよびスタート信号ＳＴに基づいてサンプリング信号
を発生し、このサンプリング信号に基づいて画像信号を
表示信号線４１…に出力するようになっている。この表
示信号線駆動回路２は、ｍ個のブロックＢＫ₁ 〜ＢＫ_m
に分割されており、それぞれに、クロック制御回路２
１、表示カウンタ２２、表示デコーダ２３およびサンプ
リング回路２６が設けられている。

【００５２】一方、走査信号線駆動回路３は、走査信号
線４２…を順次選択するための走査信号を出力するよう
になっており、走査カウンタ３１および走査デコーダ３
２を備えている。走査カウンタ３１および走査デコーダ
３２は、図示しないが、表示カウンタ２２および表示デ
コーダ２３と同様に分割されている。すなわち、走査信
号線駆動回路３は、表示信号線駆動回路２からサンプリ
ング回路２６…を除いた回路と同等に構成されている。
したがって、以降は、表示信号線駆動回路２についての
み説明し、走査信号線駆動回路３の説明は省略する。

【００５３】次に、表示信号線駆動回路２について詳細
に説明する。ここでは、ブロックＢＫ₁ 〜ＢＫ_m におけ
る任意のブロックＢＫ_i について説明する。また、表示
カウンタ２２の出力ビット数および表示デコーダ２３の
入力ビット数はｎである。

【００５４】ブロックＢＫ_i には、クロック信号ＣＫ、
ブロック信号ＢＬＫ_i およびリセット信号ＲＳＴ_i が入
力される。クロック制御回路２１は、クロック信号ＣＫ
およびブロック信号ＢＬＫ_i に基づいて表示カウンタ２
２に与えるクロックＣＫ_i を所定時間出力するようにな
っている。

【００５５】ブロック信号ＢＬＫ_i は、前段のブロック
ＢＫ_i-1 における表示デコーダ２３の第２ⁿ −１番目の
出力端から出力されるサンプリング信号であり、ブロッ
クＢＫ_i の動作開始を表すための信号として利用され
る。リセット信号ＲＳＴ_i は、次段のブロックＢＫ_i+1
における表示デコーダ２３の第１番目の出力端から出力
されるサンプリング信号であり、ブロックＢＫ_i の停止
状態開始を表すための信号として利用される。

【００５６】なお、ブロックＢＫ₁ についてのブロック
信号ＢＬＫ₁ のみが外部から入力されるスタート信号Ｓ
Ｔである。また、ブロックＢＫ_m に供給されるリセット
信号ＲＳＴ_m のみが外部から入力されるリセット信号Ｒ
ＳＴである。

【００５７】クロック制御回路２１は、図２に示すよう
に、ＲＳフリップフロップ５１、Ｄフリップフロップ５
２およびアンドゲート５３からなっている。ＲＳフリッ
プフロップ５１において、Ｓ端子には上述のブロック信
号ＢＬＫ_i が入力され、Ｒ端子には上述のリセット信号
ＲＳＴ_i が入力される。ＲＳフリップフロップ５１のＱ
端子は、出力信号ＯＵＴ_i を出力するようになってお
り、Ｄフリップフロップ５２のＤ端子に接続されてい
る。

【００５８】Ｄフリップフロップ５２のＣＫ端子には、
クロック信号ＣＫが入力される。また、Ｄフリップフロ
ップ５２は、ブロック信号ＢＬＫ_i を受けてからの一定
期間（ブロックＢＫ_i が動作する期間）を決定する信号
をブロック選択信号ＳＥＬ_iとしてＱ端子から出力す
る。アンドゲート５３は、上記のブロック選択信号ＳＥ
Ｌ_i とクロック信号ＣＫとの論理積をとることにより、
上記の一定期間にブロックＢＫ_i 内で使用されるクロッ
ク信号ＣＫ_i を出力するようになっている。

【００５９】表示カウンタ２２は、図３に示すように、
ｎ個のＤフリップフロップ６１ａ…が直列に接続されて
構成されるダウンカウンタ６１と、ダウンカウンタ６１
の各段からの出力を反転させるインバータ６２…とを備
えている。

【００６０】ダウンカウンタ６１において、第１のＤフ
リップフロップ６１ａのＣＫ端子には、クロック制御回
路２１からのクロック信号ＣＫ_i が入力される。第１の
Ｄフリップフロップ６１において、Ｄ端子と／Ｑ端子
（反転出力端子）とが互いに接続され、Ｑ端子がダウン
カウンタ６１ａの出力端となる。第２のＤフリップフロ
ップ６１ａ以降は、ＣＫ端子に前段のＤフリップフロッ
プ６１ａのＱ端子からの出力信号が入力される。インバ
ータ６２…は、上記の各Ｑ端子に１個ずつ接続されてお
り、ダウンカウンタ６１の各出力端からのカウント信号
Ａ_i(1)，Ａ_i(2)，…，Ａ_i(n)を反転させて反転カウント
信号／Ａ_i(1)，／Ａ_i(2)，…，／Ａ_i(n)を出力するよう
になっている。

【００６１】表示デコーダ２３は、図４に示すように、
２ⁿ −１個のアンドゲート７１…を備えている。アンド
ゲート７１…は、ｎ個のカウント信号Ａ_i(1)，Ａ_i(2)，
…，Ａ_i(n)およびｎ個の反転カウント信号／Ａ_i1，／Ａ
_i2，…，／Ａ_inから、それぞれに入力される異なる組み
合わせのｎ個の信号の論理積をサンプリング信号
Ｄ_i(1)，Ｄ_i(2)，…，Ｄ_i(2 ⁿ _-2) ，Ｄ_i(2 ⁿ _-1) とし
て出力するようになっている。

【００６２】なお、表示デコーダ２３では、ｎ番目のサ
ンプリング信号Ｄ_i(2 ⁿ ₎ を出力しないようになってい
る。したがって、表示信号線駆動回路２においては、サ
ンプリング信号Ｄ_i(2 ⁿ _-1) が表示デコーダ２３の最終
の出力端からの出力となる。

【００６３】サンプリング回路２６は、入力される画像
信号を選択された表示信号線４１に出力するように、表
示デコーダ２３からのサンプリング信号Ｄ_i(1)，
Ｄ_i(2)，…，Ｄ_i(2 ⁿ _-2) ，Ｄ_i(2 ⁿ _-1) により画像信
号をサンプリングするスイッチング回路により構成され
ている。

【００６４】上記のように構成される液晶表示装置の１
水平期間（１本の走査信号線４２に接続された画素）に
ついて表示を行う際の動作を図５のタイミングチャート
に基づいて説明する。

【００６５】垂直方向に第１番目から数えて第ｋ番目の
走査信号線４２（以降、第ｋラインと称する）が“Ｈ”
になると、第ｋラインに接続されている全画素における
薄膜トランジスタが導通する。

【００６６】この間に、まず、ブロックＢＫ₁ における
クロック制御回路２１…では、ブロック信号ＢＬＫ
₁ （スタート信号ＳＴ）が“Ｈ”になってからリセット
信号ＲＳＴ₁ が“Ｈ”になるまで、ＲＳフリップフロッ
プ５１から出力信号ＯＵＴ₁ が出力される。すると、Ｄ
フリップフロップ５２からは、出力信号ＯＵＴ₁ および
クロック信号ＣＫによりブロック選択信号ＳＥＬ₁ が
“Ｈ”になる。これにより、アンドゲート５３からは、
ブロック選択信号ＳＥＬ₁ が“Ｈ”である期間にクロッ
ク信号ＣＫ₁ が出力される。

【００６７】次いで、表示カウンタ２２では、ダウンカ
ウンタ６１が上記のクロック信号ＣＫ₁ に同期してカウ
ントダウンすることにより、各出力端からカウント信号
Ａ₁₍₁₎，Ａ₁₍₂₎，…，Ａ_1(n)が出力される。ここで、図
５には示さないが、インバータ６２…からカウント信号
Ａ₁₍₁₎，Ａ₁₍₂₎，…，Ａ_1(n)が反転された反転カウント
信号／Ａ₁₍₁₎，／Ａ₁₍₂₎，…，／Ａ_1(n)が出力される。

【００６８】表示デコーダ２３では、上記のカウント信
号Ａ₁₍₁₎，Ａ₁₍₂₎，…，Ａ_1(n)および反転カウント信号
／Ａ₁₍₁₎，／Ａ₁₍₂₎，…，／Ａ_1(n)に基づいて、１クロ
ックの期間“Ｈ”になるサンプリング信号Ｄ₁₍₁₎，Ｄ
₁₍₂₎，…，Ｄ₁₍₂ ⁿ _-1) が第１のアンドゲート７１…か
ら順に１クロック毎に出力される。

【００６９】表示デコーダ２３から“Ｈ”のサンプリン
グ信号Ｄ₁₍₂ ⁿ _-1) が出力されると、これがブロック信
号ＢＬＫ₂ としてブロックＢＫ₂ に供給されて、ブロッ
クＢＫ₂ が動作を開始し、クロック制御回路２１からク
ロック信号ＣＫ₂ が出力される。すると、表示カウンタ
２２からは、カウント信号Ａ₂₍₁₎，Ａ₂₍₂₎，…，Ａ_2(n)
および反転カウント信号／Ａ₂₍₁₎，／Ａ₂₍₂₎，…，／Ａ
_2(n)が上記のクロック信号ＣＫ₂ に基づいて表示デコー
ダ２３に出力される。これにより、表示デコーダ２３か
らサンプリング信号Ｄ₂₍₁₎，Ｄ₂₍₂₎，…，Ｄ₂₍₂ ⁿ _-1)
が出力される。そして、ブロックＢＫ₂ からのサンプリ
ング信号Ｄ₂₍₁₎すなわちリセット信号ＲＳＴ₁ が“Ｈ”
になると、ブロックＢＫ₁ の動作が停止する。

【００７０】このような動作は、ブロックＢＫ₃ 〜ＢＫ
_m において順次行われる。ブロックＢＫ_m においては、
表示カウンタ２２の動作が終了した時点でリセット信号
ＲＳＴが“Ｈ”になることにより、クロック制御回路２
１からのクロック信号ＣＫ_mの供給が停止される。

【００７１】このように、ブロックＢＫ₁ 〜ＢＫ_m にお
けるそれぞれのサンプリング回路２６…から、サンプリ
ング信号が順次出力されると、そのサンプリング信号に
同期して画像信号がサンプリングされる。サンプリング
された画像信号は、それぞれ表示信号線４１に出力さ
れ、第ｋラインに接続されている全画素に書き込まれ、
１水平期間の表示動作が終了する。

【００７２】１画面（１フレーム）について表示を行う
場合、走査信号線駆動回路３において、走査カウンタ３
１が走査クロック（図示せず）に同期してカウントダウ
ンを開始する。走査デコーダ３２からは、走査カウンタ
３１からのカウント信号に基づいて、上記のサンプリン
グ信号と同様な走査信号が出力され、画面の上（第１ラ
イン）から走査信号線４２…が順次選択される。そし
て、上記のような１水平期間分の表示が最終の走査信号
線４２まで繰り返されることにより、１画面の表示が終
了する。

【００７３】以上述べたように、本実施の形態に係るマ
トリクス型表示装置では、表示信号線駆動回路２が複数
のブロックに分割され、かつ隣り合うブロックＢＫ_i ・
ＢＫ_i+1 の間でリセット信号ＲＳＴ_i とブロック信号Ｂ
ＬＫ_i+1 とを相互に供給するようになっている。これに
より、それぞれのクロック制御回路２１・２１では、ブ
ロックＢＫ_i ・ＢＫ_i+1 が動作状態または停止状態にあ
ることを示すブロック選択信号ＳＥＬ_i ・ＳＥＬ_i+1 が
生成され、そのブロック選択信号ＳＥＬ_i ・ＳＥＬ_i+1
に基づいてブロックＢＫ_i ・ＢＫ_i+1 を動作させるクロ
ックＣＫ_i ・ＣＫ_i+1 が発生する。

【００７４】このように、ブロック選択信号ＳＥＬ₁ 〜
ＳＥＬ_m を用いることにより、ブロックＢＫ₁ 〜ＢＫ_m
が動作状態または停止状態にあるかを表すためのビット
を専用に設ける必要がなくなり、従来の駆動回路に比べ
てアドレスラインを減少させることができる。

【００７５】同じ数に分割されたブロックに設けられる
アドレスラインの数で比較すると、上記の表示信号線駆
動回路２では２・ｎであるのに対し、特願平７−３１１
６０６号に記載された分割駆動回路では前述の理由によ
り２・（ｎ＋１）になる。また、図１２に示す従来の構
成では、表示カウンタのビット数をｈとし、駆動回路の
分割数をｍとすれば、アドレスラインの数は、２・ｈ本
（２^h ≧２ⁿ ・ｍ）必要になる。

【００７６】ＶＧＡ規格の画像（６４０行×４８０列）
を表示するマトリクス型表示装置の場合、本実施の形態
では、表示信号線駆動回路２を１１ブロックに分割する
必要があり、６ビットの表示カウンタ２２が１１個、ア
ドレスラインが１２本必要になる。１１ブロックに分割
するのは次の理由による。表示デコーダ２３で用いるこ
とができる最大の出力数が２ⁿ −１であるので、１０ブ
ロックに分割した場合、（２⁶ −１）＊１０＝６３０
（行）しか確保できないが、１１ブロックに分割した場
合、（２⁶ −１）＊１１＝６９３（行）を確保できるの
でＶＧＡ規格の画像に対応する。

【００７７】上記の例に対し、同じ画像を表示するマト
リクス型表示装置において、前述した従来の分割駆動回
路では、駆動回路を１０ブロックに分割するので、７ビ
ットのカウンタが１０個、アドレスラインが１４本必要
になる。したがって、駆動回路における全アドレスライ
ンは１４０本になる。また、同じ画像を表示するマトリ
クス型表示装置において、図１２に示す構成では、１０
ビットの表示カウンタが１個、アドレスラインが２０本
必要になる。

【００７８】また、本実施の形態によれば、表示信号線
駆動回路２が分割されているので、ブロックＢＫ₃ 〜Ｂ
Ｋ_m のそれぞれに設けられるアドレスラインの長さが短
くなる。上記のように分割数が１１である場合のアドレ
スラインの長さは、図１２に示す構成におけるアドレス
ラインの長さと単純に比較すると１１分の１になる。そ
れゆえ、各アドレスラインに存在する寄生容量を大幅に
減少させることができる。しかも、上記の表示信号線駆
動回路２は、同時に１つ（場合によっては２つ）のブロ
ックしか動作しない分割駆動が可能となり、消費電力が
低減する。

【００７９】さらに、表示信号線駆動回路２において、
スタート信号ＳＴおよびリセット信号ＲＳＴ以外のブロ
ック信号ＢＬＫ₂ 〜ＢＬＫ_m およびリセット信号ＲＳＴ
₁ 〜ＲＳＴ_m-1 は、表示信号線駆動回路２内部で生成さ
れる。これにより、これらの信号を外部から供給するた
めのインターフェースが不要になり、表示信号線駆動回
路２に必要なインターフェースを削減することができ
る。

【００８０】ところで、従来、マトリクス型表示装置の
駆動回路は、一般に、外付けのＩＣとして画素マトリク
スが形成される基板に接続されていた。上記のＩＣは、
単結晶シリコン基板上に形成された単結晶シリコントラ
ンジスタにより構成される集積回路である。

【００８１】これに対し、近年、ＩＣコストの削減が望
まれ、また半導体プロセスの信頼性が向上したという背
景から、上記の駆動回路を画素マトリクスを構成するス
イッチング素子を同一基板上にモノリシックに形成する
技術が開発されている。多結晶シリコン薄膜トランジス
タは、この技術を実現するために不可欠であるが、単結
晶シリコントランジスタと比較すると素子特性が劣る。
このため、トランジスタのサイズが大きくなり、ゲート
容量も大きくなる。

【００８２】駆動回路においては、主にトランジスタの
ゲート容量および信号配線の寄生容量に対する充放電に
より電力が消費されるので、多結晶シリコン薄膜トラン
ジスタを用いると、消費電力が増大するという不都合が
ある。

【００８３】しかし、本実施の形態に係るマトリクス型
表示装置では、上記のように、消費電力の低減が図られ
るので、薄膜トランジスタＳＷとして多結晶シリコン薄
膜トランジスタを用いても、大幅な消費電力の増大が抑
えられる。それゆえ、駆動回路とスイッチング素子とを
同一基板上にモノリシックに形成する技術を容易に適用
することができる。

【００８４】なお、本実施の形態においては、クロック
制御回路２１におけるＤフリップフロップ５２の遅延時
間が動作上のロスになることから、高速動作が要求され
る場合、Ｄフリップフロップ５２に代えて遅延時間の少
ないＤラッチを用いる方が好ましい。

【００８５】また、本実施の形態では、任意のブロック
ＢＫ_i における表示デコーダ２３から出力されるサンプ
リング信号Ｄ_i(2 ⁿ _-1) を次段のブロックＢＫ_i+1 へ供
給するブロック信号ＢＬＫ_i+1 として利用している。こ
れは、本実施の形態における表示デコーダ２３が２ⁿ −
１の出力端を有していることによる。

【００８６】しかしながら、ブロック信号ＢＬＫ_i+1 と
して利用するのは、サンプリング信号Ｄ_i(2 ⁿ _-1) に限
らず、それ以前のサンプリング信号であってもよい。特
に、画素マトリクス１の水平方向の行数がＸであると
き、Ｘ＜２ⁿ ・ｍとなる場合は、最終段のブロックＢＫ
_m における表示デコーダ２３が最後に出力するのは、サ
ンプリング信号Ｄ_m(2 ⁿ _-1) より前のサンプリング信号
Ｄ_m(z)である。この場合、サンプリング信号Ｄ_m(z)の次
に出力されるサンプリング信号Ｄ_m(z+1)をリセット信号
ＲＳＴ_m として利用すれば、ブロックＢＫ_m に外部から
リセット信号ＲＳＴを入力する必要がなくなる。以降の
実施の形態は、それを具体化している。 〔実施の形態２〕 本発明の実施の他の形態について図６ないし図８に基づ
いて説明すれば、以下の通りである。なお、本実施の形
態において、第１の実施の形態と同等の機能を有する構
成要素については、同様の符号を付記するとともにその
説明を省略する。

【００８７】本実施の形態に係るマトリクス型表示装置
は、図６に示すように、ブロックαＢＫ₁ 〜αＢＫ_m を
有する表示信号線駆動回路２を備えている。ここでは、
ブロックαＢＫ₁ 〜αＢＫ_m における任意のブロックα
ＢＫ_i について説明する。ブロックαＢＫ_i は、クロッ
ク制御回路２１、表示カウンタ２２、表示デコーダ２４
およびサンプリング回路２６により構成されている。

【００８８】このブロックαＢＫ_i における表示デコー
ダ２４は、図７に示すように、第１の実施の形態におけ
る表示デコーダ２３（図４参照）と異なり、２ⁿ −１個
のアンドゲート７１…および１個のアンドゲート７２と
を備えている。アンドゲート７２は、最も後段に設けら
れており、クロック制御回路２１からのブロック選択信
号ＳＥＬ_i が入力されるようになっている。

【００８９】また、アンドゲート７２から出力されるサ
ンプリング信号Ｄ_i(2 ⁿ ₎ がリセット信号ＲＳＴ_i とし
て利用されるとともに、次段のブロックαＢＫ_i+1 へ供
給するブロック信号ＢＬＫ_i+1 として利用される。した
がって、ブロックαＢＫ_i には、その前段のブロックα
ＢＫ_i-1 における表示デコーダ２４からのサンプリング
信号Ｄ_i-1(2 ⁿ ₎ がブロック信号ＢＬＫ_i として供給さ
れる。

【００９０】なお、ブロックαＢＫ₁ についてのブロッ
ク信号ＢＬＫ₁ のみ外部から入力されるスタート信号Ｓ
Ｔである。

【００９１】上記の構成では、図８に示すように、第１
の実施の形態の表示信号線駆動回路２と同様に、まず、
ブロックαＢＫ₁ において、クロック制御回路２１から
のクロック信号ＣＫ₁ に基づいて表示カウンタ２２によ
りカウント信号Ａ₁₍₁₎，Ａ₁₍₂₎，…，Ａ_1(n)が出力され
る。表示デコーダ２４では、カウント信号Ａ₁₍₁₎，Ａ
₁₍₂₎，…，Ａ_1(n)とそれらが反転された反転カウント信
号／Ａ₁₍₁₎，／Ａ₁₍₂₎，…，／Ａ_1(n)（図示せず）に基
づいて、順次“Ｈ”に変化するサンプリング信号
Ｄ₁₍₁₎，Ｄ₁₍₂₎，…，Ｄ₁₍₂ ⁿ _-1) ，Ｄ₁₍₂ ⁿ ₎ が出力
される。

【００９２】ここで、反転カウント信号／Ａ₁₍₁₎，／Ａ
₁₍₂₎，…，／Ａ_1(n)だけでなくブロック選択信号ＳＥＬ
₁ がアンドゲート７２に入力されることにより、サンプ
リング信号Ｄ₁₍₁₎，Ｄ₁₍₂₎，…，Ｄ₁₍₂ ⁿ _-1) と同様に
順次変化するサンプリング信号Ｄ₁₍₂ ⁿ ₎ を得ることが
できる。そして、このサンプリング信号Ｄ₁₍₂ ⁿ ₎ をリ
セット信号ＲＳＴ₁ およびブロック信号ＢＬＫ₂ として
用いることにより、ブロックαＢＫ₁ の動作を停止させ
るとともに、ブロックαＢＫ₂ の動作を開始させる。す
なわち、表示デコーダ２４の２ⁿ 個の出力を全て用いる
ことができる。

【００９３】これに対し、ブロック選択信号ＳＥＬ₁ の
入力用の端子を有していないアンドゲートをアンドゲー
ト７２の代わりに用いた場合に、そのアンドゲートから
は、図８に示す信号Ｄ₁₍₂ ⁿ ₎ ’が出力される。したが
って、ブロック選択信号ＳＥＬ₁ の入力用の端子を有し
ていないアンドゲートを第１の実施の形態における表示
デコーダ２３に単に１個追加しただけでは、ブロックα
ＢＫ₁ の動作停止とブロックαＢＫ₂ の動作開始とを所
望通りに制御できない。

【００９４】以上述べたように、本実施の形態に係るマ
トリクス型表示装置では、表示信号線駆動回路２が複数
のブロックに分割され、かつブロックαＢＫ_i において
リセット信号ＲＳＴ_i とブロック信号ＢＬＫ_i+1 とを発
生するようになっている。これにより、隣り合うブロッ
クαＢＫ_i ・αＢＫ_i+1 のそれぞれのクロック制御回路
２１・２１では、ブロックαＢＫ_i ・αＢＫ_i+1 が動作
状態または停止状態にあることを示すブロック選択信号
ＳＥＬ_i ・ＳＥＬ_i+1 が生成され、そのブロック選択信
号ＳＥＬ_i ・ＳＥＬ_i+1 に基づいてブロックαＢＫ_i ・
αＢＫ_i+1 を動作させるクロックＣＫ_i ・ＣＫ_i+1 が発
生する。

【００９５】このように、ブロック選択信号ＳＥＬ₁ 〜
ＳＥＬ_m を用いることにより、ブロックαＢＫ₁ 〜αＢ
Ｋ_m が動作状態または停止状態にあるかを表すためのビ
ットを専用に設ける必要がなくなる。それゆえ、第１の
実施の形態のマトリクス型表示装置と同様に分割駆動が
多能となり、従来の駆動回路に比べてアドレスラインを
減少させることができる。

【００９６】また、本実施の形態では、ブロックαＢＫ
_m においてリセット信号ＲＳＴ_m を発生するので、第１
の実施の形態の構成のように、最終段のブロックαＢＫ
_m において外部からリセット信号ＲＳＴを供給する必要
がない。したがって、上記の表示信号線駆動回路２に供
給される制御用の信号はクロック信号ＣＫおよびスター
ト信号ＳＴだけになり、表示信号線駆動回路２に必要な
インターフェースを最小限に抑えることができる。

【００９７】なお、本実施の形態においても、任意のブ
ロックαＢＫ_i における表示デコーダ２４の最終の出力
端は、画素マトリクス１の行数とビット数ｎおよび分割
数ｍとの関係により必ずしもアンドゲート７２になると
は限らず、それ以前のアンドゲートになることもある。
特に、最終段のブロックαＢＫ_m についてその可能性が
高く、サンプリング信号Ｄ_m(2 ⁿ ₎ 以前に出力されるサ
ンプリング信号がリセット信号ＲＳＴ_m になる場合が比
較的多い。 〔実施の形態３〕 本発明の第３の実施の形態について図９ないし図１１に
基づいて説明すれば、以下の通りである。なお、本実施
の形態において、第１の実施の形態と同等の機能を有す
る構成要素については、同様の符号を付記するとともに
その説明を省略する。

【００９８】本実施の形態に係るマトリクス型表示装置
は、図９に示すように、第１の実施の形態の表示信号線
駆動回路２におけるブロックＢＫ_m がブロックβＢＫ_m
に置き換えられた構成である。

【００９９】ブロックβＢＫ_m は、クロック制御回路２
１、表示カウンタ２２、表示デコーダ２５、サンプリン
グ回路２６およびアンドゲート２７により構成されてい
る。表示デコーダ２５は、２ⁿ −１個のアンドゲート７
１…および最も後段に設けられる１個のアンドゲート７
３とを備えている。アンドゲート２７は、クロック制御
回路２１からのブロック選択信号ＳＥＬ_m および表示デ
コーダ２３の最終の出力端からのサンプリング信号Ｄ
_m(2 ⁿ ₎ との論理積を、リセット信号ＲＳＴ_m として出
力するようになっている。

【０１００】上記の構成では、ブロックβＢＫ_m におい
て、アンドゲート７３から、図８に示すサンプリング信
号Ｄ₁₍₂ ⁿ ₎ ’と同じ波形のサンプリング信号Ｄ_m(2 ⁿ
₎ が出力されると、それとブロック選択信号ＳＥＬ_m と
の論理積がアンドゲート２７でとられることにより、ク
ロック制御回路２１に供給されるリセット信号ＲＳＴ_m
が得られる。それゆえ、第１の実施の形態で必要であっ
た外部からのリセット信号ＲＳＴが不要になる。したが
って、本実施の形態によれば、第２の実施の形態と同
様、表示信号線駆動回路２に必要なインターフェースを
最小限に抑えることができる。

【０１０１】なお、上記の表示信号線駆動回路２におい
ては、リセット信号ＲＳＴ_m を出力できる回路であれ
ば、アンドゲート２７の代わりに、図１１に示すＤフリ
ップフロップを用いてもよいし、その他の回路を用いて
もよい。図１１に示すブロックγＢＫ_m においては、表
示デコーダ２３が用いられ、Ｄフリップフロップ２８に
は、ＣＫ端子にクロック信号ＣＫが入力され、Ｄ端子に
表示デコーダ２３の最終の出力端から出力されるサンプ
リング信号Ｄ_m(2 ⁿ _-1) が入力される。この構成では、
Ｄフリップフロップ２８によりリセット信号ＲＳＴ_m を
得ることができ、やはりリセット信号ＲＳＴが不要にな
る。

【０１０２】以上の第１ないし第３の実施の形態では、
走査信号線駆動回路３についての詳細な説明は省略した
が、走査信号線駆動回路３も、表示信号線駆動回路２と
同様に分割された回路に構成されることにより、それぞ
れの実施の形態で述べた利点と同等の利点を備えること
ができるのは勿論である。

【０１０３】

【発明の効果】本発明の請求項１に記載の信号線選択回
路は、以上のように、クロック信号に基づいてカウント
するカウンタと、このカウンタからのカウント値をデコ
ードすることにより複数の信号線を順次選択するデコー
ダとを有し、上記カウンタおよび上記デコーダが所定数
の信号線単位でブロックに分割され、各ブロックへのク
ロック信号の供給を上記デコーダからのデコード出力に
基づいて制御するクロック制御回路を備え、上記各ブロ
ックには、出力ビット数がｎの、上記分割されたカウン
タと、入力ビット数がｎで、デコード出力の数が２ ⁿ −
１の、上記分割されたデコーダとが設けられており、２
ⁿ −１番目のデコード出力が、次段のブロックへ、動作
開始を示す信号として供給されている。

【０１０４】これにより、デコーダがブロックの動作開
始または停止状態開始を表すための信号を出力するの
で、カウンタにその制御用の出力ビットを追加する必要
がない。それゆえ、デコーダへのアドレスラインの数を
必要最小限に抑制し、分割駆動を可能にして、信号線選
択回路の消費電力低減を容易に図ることができるという
効果を奏する。

【０１０５】本発明の請求項２に記載の信号線選択回路
は、請求項１に記載の信号線選択回路であって、上記信
号線選択回路は、ｍ個の上記ブロックに分割されてお
り、ｍ番目の上記ブロックの上記分割されたデコーダ
は、２ ⁿ のデコード出力を出力す ると共に、当該ｍ番目
のブロックには、当該ブロックが動作する期間を決定す
るブロック選択信号と、２ ⁿ 番目のデコード出力との論
理積を、当該ブロックの停止状態開始を表すためのリセ
ット信号として出力するアンドゲートが設けられている
構成である。当該構成によれば、外部からのリセット信
号が不要になるので、信号線選択回路に必要なインター
フェースを最小限に抑えることができるという効果を奏
する。

【０１０６】本発明の請求項３に記載の信号線選択回路
は、請求項１に記載の信号線選択回路であって、上記信
号線選択回路は、ｍ個の上記ブロックに分割されてお
り、ｍ番目の上記ブロックは、クロック端子にクロック
信号が入力され、データ端子に２ ⁿ −１番目のデコード
出力が入力されると共に、当該ブロックの停止状態開始
を表すためのリセット信号を出力するＤフリップフロッ
プを備えている構成である。この構成でも、Ｄフリップ
フロップによりｍ番目のリセット信号を得ることがで
き、やはりリセット信号が不要になるという効果を奏す
る。

【０１０７】本発明の請求項４に記載の信号線選択回路
は、上記各ブロックには、クロック制御回路と、出力ビ
ット数がｎの、上記分割されたカウンタと、入力ビット
数がｎの上記分割されたデコーダとが設けられ、上記ク
ロック制御回路は、自ブロックの動作開始を表すブロッ
ク信号を受けてからの一定期間を決定するブロック選択
信号とクロック信号との論理積を取ることにより、当該
一定の期間に自ブロックで使用されるクロック信号を出
力し、上記分割されたデコーダは、２ ⁿ −１個の第１ア
ンドゲートと、１個の第２アンドゲートとを備えている
と共に、上記各第１アンドゲートは、上記分割されたカ
ウンタより出力されるｎ個のカウント信号およびｎ個の
反転カウント信号から、それぞれに入力される異なる組
み合わせのｎ個の信号の論理積を、デコード出力として
出力し、上記第２アンドゲートには、上記ｎ個の反転カ
ウント信号および上記ブロック選択信号が入力されてお
り、上記第２アンドゲートが出力する最後のデコード出
力は、自ブロックの動作停止状態開始を表すリセット信
号、および、次ブロックの動作開始を表すブロック信号
として用いられる構成である。

【０１０８】本発明の請求項５に記載の信号線選択回路
は、上記クロック制御回路に代えて、自ブロックが動作
状態または停止状態にあることを示すブロック選択信号
が“Ｈ”である期間に自ブロックのクロック信号を出力
するクロック制御回路を備えている構成である。

【０１０９】上記構成では、反転カウント信号だけでな
くブロック選択信号が第２アンドゲートに入力されるこ
とにより、１番目から２ ⁿ −１番目のデコード出力と同
様に順次変化する２ ⁿ 番目のデコード出力を得ることが
できる。そして、この２ ⁿ 番目のデコード出力を自ブロ
ックのリセット信号および次ブロックのブロック信号と
して用いることにより、自ブロックの動作を停止させる
とともに、次ブロックの動作を開始させる。すなわち、
分割されたデコーダの２ ⁿ 個の出力を全て用いることが
できるという効果を奏する。

【０１１０】また、デコーダからのデコード出力に基づ
いてクロック信号の供給が制御されるので、クロック信
号の供給を制御するために別途専用の信号を必要としな
い。それゆえ、デコーダがブロックの動作開始または停
止状態開始を表すための信号を出力するために、カウン
タにその制御用の出力ビットを追加する必要がない。そ
れゆえ、消費電力低減を容易に図ることができるという
効果を奏する。

【０１１１】さらに、本信号線選択回路には、クロック
制御回路にクロック信号の供給を停止させるための信号
が、同じブロックのデコーダから供給されるので、最終
段のブロックのクロック制御回路にクロック信号の供給
を停止させるための信号を外部から入力する必要がなく
なる。したがって、第１段のブロックのクロック制御回
路にクロック信号の供給を開始させるための信号を、ク
ロック制御回路を動作させるための信号として入力する
だけでよく、外部からの入力信号数を減少させることが
できる。それゆえ、外部からのインターフェースとなる
信号配線数を必要最小限に削減することができるという
効果を奏する。

【０１１２】本発明の請求項６に記載のマトリクス型表
示装置は、マトリクス状に配置された画素と、各行の画
素に接続された表示信号線に表示信号を出力する表示信
号線駆動回路と、各列の画素に接続された走査信号線に
走査信号を出力する走査信号線駆動回路とを備え、上記
表示信号線駆動回路および上記走査信号線駆動回路のう
ち少なくともいずれか一方が請求項１ないし５のいずれ
かに記載の信号線選択回路を備えている構成であるの
で、アドレス数や外部とのインターフェースとなる信号
線の数が削減された表示信号線駆動回路または走査信号
線駆動回路を実現することができる。それゆえ、マトリ
クス型表示装置における駆動回路の消費電力の低減や信
号配線数の削減を容易に図ることができるという効果を
奏する。

【０１１３】本発明の請求項７に記載のマトリクス型表
示装置は、請求項６に記載のマトリクス型表示装置であ
って、上記走査信号線駆動回路および上記表示信号線駆
動回路が上記画素とともに同一の基板上に形成されてい
るので、駆動回路として外付けのＩＣを用いた場合より
表示モジュールが薄型かつ小型になる。また、画素と両
駆動回路とを同時に形成するので、製造工程が外付けの
ＩＣを用いた場合に比べ簡素化される。それゆえ、マト
リクス型表示装置の低価格化を図ることができるという
効果を奏する。

【０１１４】本発明の請求項８に記載のマトリクス型表
示装置は、請求項７に記載のマトリクス型表示装置であ
って、上記走査信号線駆動回路および上記表示信号線駆
動回路が、ともに請求項１ないし５のいずれかに記載の
信号線選択回路を備えており、上記走査信号線駆動回路
および上記表示信号線駆動回路を構成するトランジスタ
が多結晶シリコン薄膜により形成されている構成であ
る。

【０１１５】これにより、多結晶シリコン薄膜トランジ
スタにより走査信号線駆動回路および表示信号線駆動回
路を構成しても、上記のように信号線選択回路の消費電
力が低減するので、消費電力の増大が抑えられる。それ
ゆえ、走査信号線駆動回路および表示信号線駆動回路が
画素とともに同一の基板上に形成された請求項７に記載
のマトリクス型表示装置を容易に実現することができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るマトリクス型
表示装置の要部の構成を示すブロック図である。

【図２】上記のマトリクス型表示装置におけるクロック
制御回路の構成を示す回路図である。

【図３】上記のマトリクス型表示装置における表示カウ
ンタの構成を示す回路図である。

【図４】上記のマトリクス型表示装置における表示デコ
ーダの構成を示す回路図である。

【図５】上記のマトリクス型表示装置における表示信号
線駆動回路の動作を示すタイミングチャートである。

【図６】本発明の第２の実施の形態に係るマトリクス型
表示装置の要部の構成を示すブロック図である。

【図７】図６のマトリクス型表示装置における表示デコ
ーダの構成を示す回路図である。

【図８】図６のマトリクス型表示装置における表示信号
線駆動回路の動作を示すタイミングチャートである。

【図９】本発明の第３の実施の形態に係るマトリクス型
表示装置の要部の構成を示すブロック図である。

【図１０】図９のマトリクス型表示装置における表示デ
コーダの構成を示す回路図である。

【図１１】本発明の第３の実施の形態に係る他のマトリ
クス型表示装置の要部の構成を示すブロック図である。

【図１２】従来のマトリクス型表示装置の要部の構成を
示すブロック図である。

【図１３】本発明の第１の実施の形態に係るマトリクス
型表示装置および図１２のマトリクス型表示装置におい
て共通に設けられる画素の構成を示す回路図である。

【図１４】従来の分割駆動型の駆動回路の構成を示すブ
ロック図である。

【図１５】図１４の駆動回路の動作を示すタイミングチ
ャートである。

【符号の説明】

１ 画素マトリクス（画素） ２ 表示信号線駆動回路 ３ 走査信号線駆動回路 ２１ クロック制御回路 ２２ 表示カウンタ（カウンタ） ２３〜２５ 表示デコーダ（デコーダ）２７ アンドゲート ２８ Ｄフリップフロップ ３１ 走査カウンタ（カウンタ） ３２ 走査デコーダ（デコーダ） ４１ 表示信号線（信号線） ４２ 走査信号線（信号線）７１ アンドゲート（第１アンドゲー
ト） ７２ アンドゲート（第２アンドゲー
ト） ＢＫ₁ 〜ＢＫ_m ブロック αＢＫ₁ 〜αＢＫ_m ブロック βＢＫ_m ・γＢＫ_m ブロック（最終段のブロック） Ｄ₁₍₁₎〜Ｄ₁₍₂ ⁿ ₎ サンプリング信号（デコード出
力） ＢＬＫ₁ ・ＢＬＫ₂ ブロック信号 ＲＳＴ₂ リセット信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−107994（ＪＰ，Ａ) 特開 平７−248741（ＪＰ，Ａ) 特開 昭60−160727（ＪＰ，Ａ) 特開 昭61−62097（ＪＰ，Ａ) 特開 平５−72992（ＪＰ，Ａ) 特開 平８−160387（ＪＰ，Ａ) 特開 昭59−133590（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/36 G02F 1/133 505 - 580

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号に基づいてカウントするカウ
   ンタと、このカウンタからのカウント値をデコードする
   ことにより複数の信号線を順次選択するデコーダとを有
   し、上記カウンタおよび上記デコーダが所定数の信号線
   単位でブロックに分割されている信号線選択回路におい
   て、 各ブロックへのクロック信号の供給を上記デコーダから
   のデコード出力に基づいて制御するクロック制御回路を
   備え、 上記各ブロックには、出力ビット数がｎの、上記分割さ
   れたカウンタと、入力ビット数がｎで、デコード出力の
   数が２ ⁿ −１の、上記分割されたデコーダとが設けられ
   ており、２ ⁿ −１番目のデコード出力が、次段のブロッ
   クへ、動作開始を示す信号として供給されている ことを
   特徴とする信号線選択回路。
2. 【請求項２】上記信号線選択回路は、ｍ個の上記ブロッ
   クに分割されており、 ｍ番目の上記ブロックの上記分割されたデコーダは、２
   ⁿ のデコード出力を出力すると共に、 当該ｍ番目のブロックには、当該ブロックが動作する期
   間を決定するブロック選択信号と、２ ⁿ 番目のデコード
   出力との論理積を、当該ブロックの停止状態開始を表す
   ためのリセット信号として出力するアンドゲートが設け
   られていることを特徴とする請求項１記載の信号線選択
   回路。
3. 【請求項３】上記信号線選択回路は、ｍ個の上記ブロッ
   クに分割されており、 ｍ番目の上記ブロックは、クロック端子にクロック信号
   が入力され、データ端子に２ ⁿ −１番目のデコード出力
   が入力されると共に、当該ブロックの停止状態開始を表
   すためのリセット信号を出力するＤフリップフロップを
   備えていることを特徴とする請求項１記載の信号線選択
   回路。
4. 【請求項４】クロック信号に基づいてカウントするカウ
   ンタと、このカウンタからのカウント値をデコードする
   ことにより複数の信号線を順次選択するデコーダとを有
   し、上記カウンタおよび上記デコーダが所定数の信号線
   単位でブロックに分割されている信号線選択回路におい
   て、 上記各ブロックには、クロック制御回路と、出力ビット
   数がｎの、上記分割されたカウンタと、入力ビット数が
   ｎの上記分割されたデコーダとが設けられ、 上記クロック制御回路は、自ブロックの動作開始を表す
   ブロック信号を受けてからの一定期間を決定するブロッ
   ク選択信号とクロック信号との論理積を取ることによ
   り、当該一定の期間に自ブロックで使用されるクロック
   信号を出力し、 上記分割されたデコーダは、２ ⁿ −１個の第１アンドゲ
   ートと、１個の第２アンドゲートとを備えていると共
   に、 上記各第１アンドゲートは、上記分割されたカウンタよ
   り出力されるｎ個のカウント信号およびｎ個の反転カウ
   ント信号から、それぞれに入力される異なる組み合わせ
   のｎ個の信号の論理積を、デコード出力として出力し、 上記第２アンドゲートには、上記ｎ個の反転カウント信
   号および上記ブロック選択信号が入力されており、 上記第２アンドゲートが出力する最後のデコード出力
   は、自ブロックの動作停止状態開始を表すリセット信
   号、および、次ブロックの動作開始を表すブロック信号
   として用いられることを特徴とする信号線選択回路。
5. 【請求項５】クロック信号に基づいてカウントするカウ
   ンタと、このカウンタからのカウント値をデコードする
   ことにより複数の信号線を順次選択するデコーダとを有
   し、上記カウンタおよび上記デコーダが所定数の信号線
   単位でブロックに分割されている信号線選択回路におい
   て、 上記各ブロックには、クロック制御回路と、出力ビット
   数がｎの、上記分割されたカウンタと、入力ビット数が
   ｎの上記分割されたデコーダとが設けられ、 上記クロック制御回路は、自ブロックが動作状態または
   停止状態にあることを示すブロック選択信号が“Ｈ”で
   ある期間に自ブロックのクロック信号を出力し、 上記分割されたデコーダは、２ⁿ −１個の第１アンドゲ
   ートと、１個の第２アンドゲートとを備えていると共
   に、 上記各第１アンドゲートは、上記分割されたカウンタよ
   り出力されるｎ個のカウント信号およびｎ個の反転カウ
   ント信号から、それぞれに入力される異なる組み合わせ
   のｎ個の信号の論理積を、デコード出力として出力し、 上記第２アンドゲートには、上記ｎ個の反転カウント信
   号および上記ブロック選択信号が入力されており、 上記第２アンドゲートが出力する最後のデコード出力
   は、自ブロックの動作停止状態開始を表すリセット信
   号、および、次ブロックの動作開始を表すブロック信号
   として用いられることを特徴とする信号線選択回路。
6. 【請求項６】マトリクス状に配置された画素と、各行の
   画素に接続された表示信号線に表示信号を出力する表示
   信号線駆動回路と、各列の画素に接続された走査信号線
   に走査信号を出力する走査信号線駆動回路とを備えたマ
   トリクス型表示装置において、 上記表示信号線駆動回路および上記走査信号線駆動回路
   のうち少なくともいずれか一方が請求項１ないし５のい
   ずれかに記載の信号線選択回路を備えていることを特徴
   とするマトリクス型表示装置。
7. 【請求項７】上記走査信号線駆動回路および上記表示信
   号線駆動回路が上記画素とともに同一の基板上に形成さ
   れていることを特徴とする請求項６に記載のマトリクス
   型表示装置。
8. 【請求項８】上記走査信号線駆動回路および上記表示信
   号線駆動回路がともに請求項１ないし５のいずれかに記
   載の信号線選択回路を備えており、上記走査信号線駆動
   回路および上記表示信号線駆動回路を構成するトランジ
   スタが多結晶シリコン薄膜により形成されていることを
   特徴とする請求項７に記載のマトリクス型表示装置。