JPH11237845A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH11237845A JPH11237845A JP4086598A JP4086598A JPH11237845A JP H11237845 A JPH11237845 A JP H11237845A JP 4086598 A JP4086598 A JP 4086598A JP 4086598 A JP4086598 A JP 4086598A JP H11237845 A JPH11237845 A JP H11237845A
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 コストを上昇させることなく小型化を可能に
した表示制御装置を提供する。 【解決手段】 液晶表示装置の表示制御装置１は、表示
データ処理回路２を含む第１のＩＣチップ３と、制御信
号発生回路４を含む第２のＩＣチップ５を有している。
第１のＩＣチップ３には画像データおよびクロックデー
タが入力され、液晶パネルに表示データを出力する。第
２のＩＣチップ５にはクロック信号および同期信号が入
力され、液晶パネルを駆動する周辺機器のソースドライ
バ制御信号、ゲートドライバ制御信号およびその他の制
御信号を出力するとともに、第１のＩＣチップ３に制御
信号を出力する。第１のＩＣチップ３および第２のＩＣ
チップ５に分離すると、それぞれ機能ブロックとしてま
とまっており、第１のＩＣチップ３および第２のＩＣチ
ップ５の間の信号のやり取りを小さくでき効率的でもあ
る。
した表示制御装置を提供する。 【解決手段】 液晶表示装置の表示制御装置１は、表示
データ処理回路２を含む第１のＩＣチップ３と、制御信
号発生回路４を含む第２のＩＣチップ５を有している。
第１のＩＣチップ３には画像データおよびクロックデー
タが入力され、液晶パネルに表示データを出力する。第
２のＩＣチップ５にはクロック信号および同期信号が入
力され、液晶パネルを駆動する周辺機器のソースドライ
バ制御信号、ゲートドライバ制御信号およびその他の制
御信号を出力するとともに、第１のＩＣチップ３に制御
信号を出力する。第１のＩＣチップ３および第２のＩＣ
チップ５に分離すると、それぞれ機能ブロックとしてま
とまっており、第１のＩＣチップ３および第２のＩＣチ
ップ５の間の信号のやり取りを小さくでき効率的でもあ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、表示部に表示デー
タを供給するとともに制御する表示制御装置に関する。
タを供給するとともに制御する表示制御装置に関する。
【０００２】
【従来の技術】従来、この種の表示制御装置は、一般
に、パーソナルコンピュータなどの平面表示装置である
液晶表示装置などに用いられている。
に、パーソナルコンピュータなどの平面表示装置である
液晶表示装置などに用いられている。
【０００３】また、近年このような液晶表示装置は、液
晶パネルおよびこの液晶パネルを制御する表示制御装置
を有しており、１つのコントロールＩＣのＩＣチップな
どで構成され、クロック信号、同期信号あるいは画像デ
ータなどの表示データを受けて、液晶表示装置のソース
を駆動するドライバ、ゲートを駆動するドライバ、およ
び、その他周辺回路を制御する制御信号により液晶パネ
ルに表示している。
晶パネルおよびこの液晶パネルを制御する表示制御装置
を有しており、１つのコントロールＩＣのＩＣチップな
どで構成され、クロック信号、同期信号あるいは画像デ
ータなどの表示データを受けて、液晶表示装置のソース
を駆動するドライバ、ゲートを駆動するドライバ、およ
び、その他周辺回路を制御する制御信号により液晶パネ
ルに表示している。
【０００４】
【発明が解決しようとする課題】一方、最近は表示品位
も上がり、ＸＧＡ以上の高精細な液晶表示装置がある
が、表示制御装置と液晶パネルとの間の配線長が長くな
り、高速なデータ転送が不可能なため、表示データをパ
ラレルに転送させ、１つづつの転送速度を落としてい
る。
も上がり、ＸＧＡ以上の高精細な液晶表示装置がある
が、表示制御装置と液晶パネルとの間の配線長が長くな
り、高速なデータ転送が不可能なため、表示データをパ
ラレルに転送させ、１つづつの転送速度を落としてい
る。
【０００５】また、現在は１絵素（サブピクセル）に６
ビットの情報を持たせるのが主流であるが、今後はさら
に高品位な表示するために、１絵素に８ビットの情報を
持たせることが予想される。
ビットの情報を持たせるのが主流であるが、今後はさら
に高品位な表示するために、１絵素に８ビットの情報を
持たせることが予想される。
【０００６】このような現状と、将来とを考えると、表
示データを受送信するためにＩＣチップが必要とする端
子数は非常に多くなる。
示データを受送信するためにＩＣチップが必要とする端
子数は非常に多くなる。
【０００７】すると、入出力のための端子数が増加する
ことに伴いパッケージが大型化し、平面表示装置の薄型
化を達成することが困難となる。
ことに伴いパッケージが大型化し、平面表示装置の薄型
化を達成することが困難となる。
【０００８】また、入出力のための端子数が多いとチッ
プのサイズの選択が、内部で使用されるゲートの規模か
らではなく、入出力用のピン数で決定されるので、チッ
プの使用効率が著しく悪くなり、コストアップになる。
プのサイズの選択が、内部で使用されるゲートの規模か
らではなく、入出力用のピン数で決定されるので、チッ
プの使用効率が著しく悪くなり、コストアップになる。
【０００９】さらに、ＩＣチップが制御する回路あるい
は仕様の一部が変更される、あるいは制御不能となった
ときには、修正個所がごく一部であっても、新たにＩＣ
チップを開発しなければならず開発費が発生してしま
い、製品がコストアップしてしまう。
は仕様の一部が変更される、あるいは制御不能となった
ときには、修正個所がごく一部であっても、新たにＩＣ
チップを開発しなければならず開発費が発生してしま
い、製品がコストアップしてしまう。
【００１０】本発明は、上記問題点に鑑みなされたもの
で、コストを上昇させることなく小型化を可能にした表
示制御装置を提供することを目的とする。
で、コストを上昇させることなく小型化を可能にした表
示制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、表示部を駆動
させるドライバを含む周辺回路を制御する制御信号を生
成する制御信号発生回路を構成する第１のＩＣチップ
と、前記表示部への表示データを加工処理する表示デー
タ処理回路を構成し前記第１のＩＣチップとは別個の第
２のＩＣチップとを具備したもので、制御信号を生成す
る制御信号発生回路を構成する第１のＩＣチップと、表
示部への表示データを加工処理する表示データ処理回路
を構成する第２のＩＣチップとを別個に構成することに
より、第１のＩＣチップと第２のＩＣチップとの接続数
を少なくした状態で、他方のＩＣチップとのやり取りも
少なく、２つのＩＣチップにそれぞれ機能を分担でき、
それぞれのＩＣチップの接続数を小さくする。
させるドライバを含む周辺回路を制御する制御信号を生
成する制御信号発生回路を構成する第１のＩＣチップ
と、前記表示部への表示データを加工処理する表示デー
タ処理回路を構成し前記第１のＩＣチップとは別個の第
２のＩＣチップとを具備したもので、制御信号を生成す
る制御信号発生回路を構成する第１のＩＣチップと、表
示部への表示データを加工処理する表示データ処理回路
を構成する第２のＩＣチップとを別個に構成することに
より、第１のＩＣチップと第２のＩＣチップとの接続数
を少なくした状態で、他方のＩＣチップとのやり取りも
少なく、２つのＩＣチップにそれぞれ機能を分担でき、
それぞれのＩＣチップの接続数を小さくする。
【００１２】また、表示データ処理回路は、組合せ回路
および順序回路の少なくともいずれかで構成されたもの
で、複雑な回路を用いることなく簡単な回路で対応す
る。
および順序回路の少なくともいずれかで構成されたもの
で、複雑な回路を用いることなく簡単な回路で対応す
る。
【００１３】さらに、表示データ処理回路は、ＬＶＤＳ
レシーバを含むもので、ＬＶＤＳレシーバを制御信号発
生回路側に設けた場合に比べて、接続数などで有利であ
る。
レシーバを含むもので、ＬＶＤＳレシーバを制御信号発
生回路側に設けた場合に比べて、接続数などで有利であ
る。
【００１４】またさらに、制御信号発生回路は、制御信
号を生成するための基準クロック信号を表示データ処理
回路から受けるもので、ＬＶＤＳレシーバを表示データ
処理回路に設けることにより、制御信号を生成するため
に必要な信号を表示データ処理回路から受ける。
号を生成するための基準クロック信号を表示データ処理
回路から受けるもので、ＬＶＤＳレシーバを表示データ
処理回路に設けることにより、制御信号を生成するため
に必要な信号を表示データ処理回路から受ける。
【００１５】また、制御信号発生回路から出力される制
御信号、および、表示データ処理回路から出力される表
示データの位相を揃える位相調整手段を具備したもの
で、画質を向上する。
御信号、および、表示データ処理回路から出力される表
示データの位相を揃える位相調整手段を具備したもの
で、画質を向上する。
【００１６】
【発明の実施の形態】以下、本発明の表示制御装置の一
実施の形態を図面を参照して説明する。
実施の形態を図面を参照して説明する。
【００１７】図１に示すように、液晶表示装置などの表
示制御装置１は、表示データ処理回路２を含む第１のＩ
Ｃチップ３と、制御信号発生回路４、位相調整（Phase
LockLoop ）手段としての位相調整回路15を含む第２の
ＩＣチップ５を有している。また、第１のＩＣチップ３
は複数のバッファ６，７などを有する。位相調整回路15
はＰＤ８、ＶＣＯ９、アンプ10，11およびフリップフロ
ップ12などで構成され、バッファなどで遅れた位相を前
倒しして信号の位相を一致させる。なお、位相調整回路
15は第１のＩＣチップ３に設けてもよい。
示制御装置１は、表示データ処理回路２を含む第１のＩ
Ｃチップ３と、制御信号発生回路４、位相調整（Phase
LockLoop ）手段としての位相調整回路15を含む第２の
ＩＣチップ５を有している。また、第１のＩＣチップ３
は複数のバッファ６，７などを有する。位相調整回路15
はＰＤ８、ＶＣＯ９、アンプ10，11およびフリップフロ
ップ12などで構成され、バッファなどで遅れた位相を前
倒しして信号の位相を一致させる。なお、位相調整回路
15は第１のＩＣチップ３に設けてもよい。
【００１８】そして、第１のＩＣチップ３には画像デー
タおよびクロック信号が入力され、図示しない液晶パネ
ルなどの表示パネルに表示データを出力する。
タおよびクロック信号が入力され、図示しない液晶パネ
ルなどの表示パネルに表示データを出力する。
【００１９】また、第２のＩＣチップ５にはクロック信
号および水平、垂直同期信号などが入力され、液晶パネ
ルを駆動するソースドライバ、ゲートドライバ、対向電
極ドライバなどにソースドライバ制御信号（水平クロッ
ク信号、水平スタート信号など）、ゲートドライバ制御
信号（垂直クロック信号、垂直スタート信号）およびそ
の他の制御信号（極性反転信号など）を出力するととも
に、第１のＩＣチップ３に制御信号を出力する。
号および水平、垂直同期信号などが入力され、液晶パネ
ルを駆動するソースドライバ、ゲートドライバ、対向電
極ドライバなどにソースドライバ制御信号（水平クロッ
ク信号、水平スタート信号など）、ゲートドライバ制御
信号（垂直クロック信号、垂直スタート信号）およびそ
の他の制御信号（極性反転信号など）を出力するととも
に、第１のＩＣチップ３に制御信号を出力する。
【００２０】詳しくは、この表示制御装置１は、図２に
示すように、第１のＩＣチップ３は、奇数列に対応する
奇数画素データおよび偶数列に対応する偶数画素データ
が入力ラッチ回路21に入力され、この入力ラッチ回路21
の出力は画像処理回路22に入力され、この画像処理回路
22の出力は出力ラッチ回路23を介して奇数列に対応する
奇数表示データバス１におよび偶数列に対応する偶数表
示データバス２にそれぞれ並列に出力される。
示すように、第１のＩＣチップ３は、奇数列に対応する
奇数画素データおよび偶数列に対応する偶数画素データ
が入力ラッチ回路21に入力され、この入力ラッチ回路21
の出力は画像処理回路22に入力され、この画像処理回路
22の出力は出力ラッチ回路23を介して奇数列に対応する
奇数表示データバス１におよび偶数列に対応する偶数表
示データバス２にそれぞれ並列に出力される。
【００２１】また、第２のＩＣチップ５はパーソナルコ
ンピュータなどからのシステムクロックが入力され、動
作異常を知らせるシャットダウン信号および画素データ
の表示モードに対応するモード設定信号なども入力され
る。さらに、水平、垂直同期信号が水平カウンタ回路31
に入力され、この水平カウンタ回路31の同期分離部32で
同期分離され、水平カウンタ回路31の出力は水平カウン
トデコーダ33に入力され、同期分離部32で同期分離され
た出力は垂直カウンタ34を介して垂直カウントデコーダ
35に入力され、これら水平カウントデコーダ33および垂
直カウントデコーダ35の出力は、水平タイミング信号発
生回路36および垂直タイミング信号発生回路37を介し
て、Ｘドライバ制御信号、Ｙドライバ制御信号およびそ
の他の制御信号として出力される。また、水平タイミン
グ信号発生回路36は表示モードに対応した表示マスク信
号を発生し画像処理回路22に入力される。
ンピュータなどからのシステムクロックが入力され、動
作異常を知らせるシャットダウン信号および画素データ
の表示モードに対応するモード設定信号なども入力され
る。さらに、水平、垂直同期信号が水平カウンタ回路31
に入力され、この水平カウンタ回路31の同期分離部32で
同期分離され、水平カウンタ回路31の出力は水平カウン
トデコーダ33に入力され、同期分離部32で同期分離され
た出力は垂直カウンタ34を介して垂直カウントデコーダ
35に入力され、これら水平カウントデコーダ33および垂
直カウントデコーダ35の出力は、水平タイミング信号発
生回路36および垂直タイミング信号発生回路37を介し
て、Ｘドライバ制御信号、Ｙドライバ制御信号およびそ
の他の制御信号として出力される。また、水平タイミン
グ信号発生回路36は表示モードに対応した表示マスク信
号を発生し画像処理回路22に入力される。
【００２２】ここで、このように表示制御装置１を形成
した場合のそれぞれ第１のＩＣチップ３および第２のＩ
Ｃチップ５のピン数について説明する。
した場合のそれぞれ第１のＩＣチップ３および第２のＩ
Ｃチップ５のピン数について説明する。
【００２３】まず、第１のＩＣチップ３は、１絵素（サ
ブピクセル）に６ビットの情報を持たせると、ＲＧＢ×
６×２×２＝７２と、電源系（ＧＮＤ、ＶＤＤ）などの
端子で構成され、合計１００ピン程度になる。
ブピクセル）に６ビットの情報を持たせると、ＲＧＢ×
６×２×２＝７２と、電源系（ＧＮＤ、ＶＤＤ）などの
端子で構成され、合計１００ピン程度になる。
【００２４】また、第２のＩＣチップ５は、イネブル信
号（ＥＮＡＢ）、クロック信号（ＮＣＬＫ）、シャット
ダウン信号（ＮＳＨＵＴ）、第１水平スタート信号（Ｓ
ＴＨ１）、第２水平スタート信号（ＳＴＨ２）、第１ス
トローブ信号（ＳＴＢ１）、第２ストローブ信号（ＳＴ
Ｂ２）、第１水平クロック信号（ＣＰＨ１）、第２水平
クロック信号（ＣＰＨ２）、垂直スタート信号（ＳＴ
Ｖ）、垂直クロック信号（ＣＰＶ）、インヒビット信号
（ＩＮＨＶ）、ＧＳ、第１極性反転信号（ＰＰＯＬ）、
第２極性反転信号（ＮＰＯＬ）、ＣＨＲＧ１、ＣＨＲＧ
２およびモード設定２＋２＋６＝１０などの端子で構成
され、合計４４ピン程度になる。
号（ＥＮＡＢ）、クロック信号（ＮＣＬＫ）、シャット
ダウン信号（ＮＳＨＵＴ）、第１水平スタート信号（Ｓ
ＴＨ１）、第２水平スタート信号（ＳＴＨ２）、第１ス
トローブ信号（ＳＴＢ１）、第２ストローブ信号（ＳＴ
Ｂ２）、第１水平クロック信号（ＣＰＨ１）、第２水平
クロック信号（ＣＰＨ２）、垂直スタート信号（ＳＴ
Ｖ）、垂直クロック信号（ＣＰＶ）、インヒビット信号
（ＩＮＨＶ）、ＧＳ、第１極性反転信号（ＰＰＯＬ）、
第２極性反転信号（ＮＰＯＬ）、ＣＨＲＧ１、ＣＨＲＧ
２およびモード設定２＋２＋６＝１０などの端子で構成
され、合計４４ピン程度になる。
【００２５】このように、第１のＩＣチップ３および第
２のＩＣチップ５に分離すると、それぞれ機能ブロック
としてまとまっており、第１のＩＣチップ３および第２
のＩＣチップ５の間の信号のやり取りを小さくできるた
め効率的でもある。
２のＩＣチップ５に分離すると、それぞれ機能ブロック
としてまとまっており、第１のＩＣチップ３および第２
のＩＣチップ５の間の信号のやり取りを小さくできるた
め効率的でもある。
【００２６】なお、第１のＩＣチップ３は、複雑な制御
回路は不要であり、バッファなどの組合せ回路のみ、１
段のフリップフロップ回路などの順序回路のみでタイミ
ングをラッチしてそろえるもの、あるいは、現在の一般
の表示制御装置から表示データ処理回路２を分離したよ
うな組合せ回路および順序回路を組み合わせたようなも
のでもよい。
回路は不要であり、バッファなどの組合せ回路のみ、１
段のフリップフロップ回路などの順序回路のみでタイミ
ングをラッチしてそろえるもの、あるいは、現在の一般
の表示制御装置から表示データ処理回路２を分離したよ
うな組合せ回路および順序回路を組み合わせたようなも
のでもよい。
【００２７】次に、他の実施の形態の表示制御装置につ
いて説明する。
いて説明する。
【００２８】図３に示すように、液晶表示装置などの表
示制御装置41は、表示データ処理回路42を含む第１のＩ
Ｃチップ43と、制御信号発生回路４を含む第２のＩＣチ
ップ５を有している。また、第１のＩＣチップ43は小振
幅差動信号（Low Voltage Differential Signal ）レシ
ーババッファ45およびアンプ46，47などを有し、第２の
ＩＣチップ５はＰＤ８、ＶＣＯ９、アンプ10，11および
フリップフロップ12などで構成され、位相を一致させる
位相調整回路15を有している。なお、位相調整回路15は
第１のＩＣチップ43に設けてもよい。
示制御装置41は、表示データ処理回路42を含む第１のＩ
Ｃチップ43と、制御信号発生回路４を含む第２のＩＣチ
ップ５を有している。また、第１のＩＣチップ43は小振
幅差動信号（Low Voltage Differential Signal ）レシ
ーババッファ45およびアンプ46，47などを有し、第２の
ＩＣチップ５はＰＤ８、ＶＣＯ９、アンプ10，11および
フリップフロップ12などで構成され、位相を一致させる
位相調整回路15を有している。なお、位相調整回路15は
第１のＩＣチップ43に設けてもよい。
【００２９】そして、第１のＩＣチップ43には画像デー
タ、同期信号およびクロック信号が入力され、図示しな
い液晶パネルなどに表示データを出力する。
タ、同期信号およびクロック信号が入力され、図示しな
い液晶パネルなどに表示データを出力する。
【００３０】また、第２のＩＣチップ５にはクロック信
号および同期信号などが入力され、液晶パネルを駆動す
る周辺機器のソースドライバ制御信号、ゲートドライバ
制御信号およびその他の制御信号を出力するとともに、
第１のＩＣチップ43に制御信号を出力する。
号および同期信号などが入力され、液晶パネルを駆動す
る周辺機器のソースドライバ制御信号、ゲートドライバ
制御信号およびその他の制御信号を出力するとともに、
第１のＩＣチップ43に制御信号を出力する。
【００３１】そして、この表示制御装置41は、図４に示
すように、第１のＩＣチップ43のＬＬＶＤＳレシーバは
ＬＶＤＳ信号を受け小振幅差動信号バッファ44を介し
て、シリアル／パラレル（Ｓ／Ｐ）変換回路51で直並列
変換され、画像処理回路52に出力するように構成され
る。この画像処理回路52の出力は出力ラッチ回路53を介
して表示データバス１および表示データバス２に第１の
実施の形態と同様に出力される。
すように、第１のＩＣチップ43のＬＬＶＤＳレシーバは
ＬＶＤＳ信号を受け小振幅差動信号バッファ44を介し
て、シリアル／パラレル（Ｓ／Ｐ）変換回路51で直並列
変換され、画像処理回路52に出力するように構成され
る。この画像処理回路52の出力は出力ラッチ回路53を介
して表示データバス１および表示データバス２に第１の
実施の形態と同様に出力される。
【００３２】また、第２のＩＣチップ５は、シャットダ
ウン信号およびモード設定信号なども入力される。さら
に、水平カウンタ回路31および垂直カウンタ34に同期信
号が入力され、水平カウンタ回路31の出力は水平カウン
トデコーダ33に入力され、これら水平カウントデコーダ
33および垂直カウントデコーダ35の出力は、水平タイミ
ング信号発生回路36および垂直タイミング信号発生回路
37を介して、Ｘドライバ制御信号、Ｙドライバ制御信号
およびその他の制御信号として出力される。また、水平
タイミング信号発生回路36の表示マスク信号は画像処理
回路22に入力される。なお、同期信号は第１の実施の形
態のように複合同期信号に限らずこのように分離同期信
号でもよい。
ウン信号およびモード設定信号なども入力される。さら
に、水平カウンタ回路31および垂直カウンタ34に同期信
号が入力され、水平カウンタ回路31の出力は水平カウン
トデコーダ33に入力され、これら水平カウントデコーダ
33および垂直カウントデコーダ35の出力は、水平タイミ
ング信号発生回路36および垂直タイミング信号発生回路
37を介して、Ｘドライバ制御信号、Ｙドライバ制御信号
およびその他の制御信号として出力される。また、水平
タイミング信号発生回路36の表示マスク信号は画像処理
回路22に入力される。なお、同期信号は第１の実施の形
態のように複合同期信号に限らずこのように分離同期信
号でもよい。
【００３３】ここで、このように表示制御装置１を形成
した場合のそれぞれ第１のＩＣチップ43および第２のＩ
Ｃチップ５のピンスイッチについて説明する。
した場合のそれぞれ第１のＩＣチップ43および第２のＩ
Ｃチップ５のピンスイッチについて説明する。
【００３４】まず、第１のＩＣチップ43は、小振幅差動
信号の８×２＝１６および１絵素（サブピクセル）に６
ビットの情報を持たせると、ＲＧＢ×６×２＝３６と、
ＬＰＦ、ＧＮＤ、ＶＤＤなどの端子で構成され、合計６
８ピンまたは８０ピン程度になる。
信号の８×２＝１６および１絵素（サブピクセル）に６
ビットの情報を持たせると、ＲＧＢ×６×２＝３６と、
ＬＰＦ、ＧＮＤ、ＶＤＤなどの端子で構成され、合計６
８ピンまたは８０ピン程度になる。
【００３５】また、第２のＩＣチップ５は、図１および
図２に示す場合と同様に、ＥＮＡＢ、ＮＣＬＫ、ＮＳＨ
ＵＴ、ＳＴＨ１、ＳＴＨ２、ＳＴＢ１、ＳＴＢ２、ＣＰ
Ｈ１，ＣＰＨ２、ＳＴＶ、ＣＰＶ、ＩＮＨＶ、ＧＳ、Ｐ
ＰＯＬ、ＮＰＯＬ、ＣＨＲＧ１、ＣＨＲＧ２およびモー
ド設定２＋２＋６＝１０などの端子で構成され、合計４
４ピン程度になる。
図２に示す場合と同様に、ＥＮＡＢ、ＮＣＬＫ、ＮＳＨ
ＵＴ、ＳＴＨ１、ＳＴＨ２、ＳＴＢ１、ＳＴＢ２、ＣＰ
Ｈ１，ＣＰＨ２、ＳＴＶ、ＣＰＶ、ＩＮＨＶ、ＧＳ、Ｐ
ＰＯＬ、ＮＰＯＬ、ＣＨＲＧ１、ＣＨＲＧ２およびモー
ド設定２＋２＋６＝１０などの端子で構成され、合計４
４ピン程度になる。
【００３６】このように、小振幅差動信号を入力として
用いる場合には、表示データ処理回路42を有する第１の
ＩＣチップ43にこれらＬＶＤＳレシーバを設けた方が構
成を簡単にでき、また、これらＬＶＤＳレシーバを表示
データ処理回路42に設けることにより、同期信号も表示
データ処理回路42に入力されるので、制御信号発生回路
４は表示データ処理回路42から同期信号などの制御信号
の生成に必要なデータを入力する。
用いる場合には、表示データ処理回路42を有する第１の
ＩＣチップ43にこれらＬＶＤＳレシーバを設けた方が構
成を簡単にでき、また、これらＬＶＤＳレシーバを表示
データ処理回路42に設けることにより、同期信号も表示
データ処理回路42に入力されるので、制御信号発生回路
４は表示データ処理回路42から同期信号などの制御信号
の生成に必要なデータを入力する。
【００３７】従来のＸＧＡサイズの液晶表示装置を制御
する表示制御装置では、１４４ピンを必要としており、
１４４ピンのＱＦＰパッケージであるとボディサイズが
大きくなり過ぎてパッケージ厚の薄くできる限界は１．
４ｍｍ前後である。また、ＱＦＰパッケージで薄くしよ
うとした場合は、端子数を１２０ピンか１００ピン以下
にしなければならない。そこで、上述の実施の形態に記
載されているように、表示制御装置１，41を機能別に分
割することで、個々の第１のＩＣチップ３，43および第
２のＩＣチップ５をそれぞれ１００ピン以下の端子数に
でき、パッケージ厚をさらに薄くできる。
する表示制御装置では、１４４ピンを必要としており、
１４４ピンのＱＦＰパッケージであるとボディサイズが
大きくなり過ぎてパッケージ厚の薄くできる限界は１．
４ｍｍ前後である。また、ＱＦＰパッケージで薄くしよ
うとした場合は、端子数を１２０ピンか１００ピン以下
にしなければならない。そこで、上述の実施の形態に記
載されているように、表示制御装置１，41を機能別に分
割することで、個々の第１のＩＣチップ３，43および第
２のＩＣチップ５をそれぞれ１００ピン以下の端子数に
でき、パッケージ厚をさらに薄くできる。
【００３８】また、表示制御装置１，41としての総面積
は増えるものの、一方向の占める幅は小さくなり第１の
ＩＣチップ３，43および第２のＩＣチップ５の配置の自
由度が高くなる。
は増えるものの、一方向の占める幅は小さくなり第１の
ＩＣチップ３，43および第２のＩＣチップ５の配置の自
由度が高くなる。
【００３９】さらには、回路の一部に変更が生じた場合
には、その変更の必要なＩＣだけを開発すれば済み、開
発費が従来より安くできる。すなわち、このように、安
くできる理由としては、たとえば従来は１つのＩＣチッ
プにするために１０ｋゲートのチップサイズで開発して
いたものを、機能を分けることにより５ｋゲートのチッ
プサイズで開発すればよく、ＩＣチップはチップサイズ
の大きさによって開発費が決定されるためである。
には、その変更の必要なＩＣだけを開発すれば済み、開
発費が従来より安くできる。すなわち、このように、安
くできる理由としては、たとえば従来は１つのＩＣチッ
プにするために１０ｋゲートのチップサイズで開発して
いたものを、機能を分けることにより５ｋゲートのチッ
プサイズで開発すればよく、ＩＣチップはチップサイズ
の大きさによって開発費が決定されるためである。
【００４０】また、第２の実施の形態の如くＬＶＤＳレ
シーバを持たせ、データ転送することは電磁障害（Elec
toroMagnetic Intefarence）を低減する上で有効であ
る。
シーバを持たせ、データ転送することは電磁障害（Elec
toroMagnetic Intefarence）を低減する上で有効であ
る。
【００４１】そして、一般的に、１４４ピン以上の薄型
パッケージは技術的に難易度が高く、そのために比較的
高価となる。これに対し、１２０ピンまたは１００ピン
以下の薄型パッケージは、１４４ピンに比べて技術的に
容易であり、この技術的難易度の違いによりコストを低
下できる。
パッケージは技術的に難易度が高く、そのために比較的
高価となる。これに対し、１２０ピンまたは１００ピン
以下の薄型パッケージは、１４４ピンに比べて技術的に
容易であり、この技術的難易度の違いによりコストを低
下できる。
【００４２】なお、開発時期、製造者あるいは生産数量
によって一概にはいえないが、１４４ピンの薄型パッケ
ージのＩＣチップのｌつのコストより、１００ピン以下
のパッケージのＩＣの２つ方がコストが低いことも多々
ある。
によって一概にはいえないが、１４４ピンの薄型パッケ
ージのＩＣチップのｌつのコストより、１００ピン以下
のパッケージのＩＣの２つ方がコストが低いことも多々
ある。
【００４３】
【発明の効果】本発明によれば、制御信号を生成する制
御信号発生回路を構成する第１のＩＣチップと、表示部
への表示データを加工処理する表示データ処理回路を構
成する第２のＩＣチップとを別個に構成することによ
り、第１のＩＣチップと第２のＩＣチップとの接続数を
少なくした状態で、他方のＩＣチップとのやり取りも少
なく、２つのＩＣチップにそれぞれ機能を分担でき、そ
れぞれのＩＣチップの接続数を小さくできる。
御信号発生回路を構成する第１のＩＣチップと、表示部
への表示データを加工処理する表示データ処理回路を構
成する第２のＩＣチップとを別個に構成することによ
り、第１のＩＣチップと第２のＩＣチップとの接続数を
少なくした状態で、他方のＩＣチップとのやり取りも少
なく、２つのＩＣチップにそれぞれ機能を分担でき、そ
れぞれのＩＣチップの接続数を小さくできる。
【００４４】また、表示データ処理回路は、組合せ回路
および順序回路の少なくともいずれかで構成されたの
で、複雑な回路を用いることなく簡単な回路で対応でき
る。
および順序回路の少なくともいずれかで構成されたの
で、複雑な回路を用いることなく簡単な回路で対応でき
る。
【００４５】さらに、表示データ処理回路は、入力レシ
ーバの少なくとも一部がＬＶＤＳレシーバであるので、
ＬＶＤＳレシーバを制御信号発生回路側に設けた場合に
比べて、接続数などを有利にできる。
ーバの少なくとも一部がＬＶＤＳレシーバであるので、
ＬＶＤＳレシーバを制御信号発生回路側に設けた場合に
比べて、接続数などを有利にできる。
【００４６】またさらに、制御信号発生回路は、制御信
号を生成するために必要な信号を表示データ処理回路か
ら受けるので、ＬＶＤＳレシーバを表示データ処理回路
に設けることにより、表示データ処理回路に入力される
信号を制御信号発生回路側に送り、制御信号を生成する
ために必要な信号を表示データ処理回路から受けること
ができる。
号を生成するために必要な信号を表示データ処理回路か
ら受けるので、ＬＶＤＳレシーバを表示データ処理回路
に設けることにより、表示データ処理回路に入力される
信号を制御信号発生回路側に送り、制御信号を生成する
ために必要な信号を表示データ処理回路から受けること
ができる。
【００４７】また、制御信号発生回路から出力される制
御信号、および、表示データ処理回路から出力される表
示データの位相を揃える位相調整手段を具備したので、
画質を向上できる。
御信号、および、表示データ処理回路から出力される表
示データの位相を揃える位相調整手段を具備したので、
画質を向上できる。
【図１】本発明の表示制御装置の一実施の形態を示す説
明図である。
明図である。
【図２】同上機能ブロック図である。
【図３】同上他の実施の形態の表示制御装置を示す説明
図である。
図である。
【図４】同上機能ブロック図である。
１，41 表示制御装置 ２ 表示データ処理回路 ３，43 第１のＩＣチップ ４ 制御信号発生回路 ５ 第２のＩＣチップ 15 位相調整手段としての位相調整回路
Claims (5)
- 【請求項１】 表示部を駆動させるドライバを含む周辺
回路を制御する制御信号を生成する制御信号発生回路を
構成する第１のＩＣチップと、 前記表示部への表示データを加工処理する表示データ処
理回路を構成し前記第１のＩＣチップとは別個の第２の
ＩＣチップとを具備したことを特徴とする表示制御装
置。 - 【請求項２】 表示データ処理回路は、組合せ回路およ
び順序回路の少なくともいずれかで構成されたことを特
徴とする請求項１記載の表示制御装置。 - 【請求項３】 表示データ処理回路は、ＬＶＤＳレシー
バを含むことを特徴とする請求項１または２記載の表示
制御装置。 - 【請求項４】 制御信号発生回路は、制御信号を生成す
るための基準クロック信号を表示データ処理回路から受
けることを特徴とした請求項３記載の表示制御装置。 - 【請求項５】 制御信号発生回路から出力される制御信
号、および、表示データ処理回路から出力される表示デ
ータの位相を揃える位相調整手段を具備したことを特徴
とする請求項１ないし４いずれか記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086598A JPH11237845A (ja) | 1998-02-23 | 1998-02-23 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086598A JPH11237845A (ja) | 1998-02-23 | 1998-02-23 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11237845A true JPH11237845A (ja) | 1999-08-31 |
Family
ID=12592428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086598A Pending JPH11237845A (ja) | 1998-02-23 | 1998-02-23 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11237845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100753A1 (fr) * | 2002-05-29 | 2003-12-04 | Seiko Epson Corporation | Dispositif electro-optique, son procede de production, dispositif de commande d'element, son procede de production, substrat d'element et equipement electronique |
-
1998
- 1998-02-23 JP JP4086598A patent/JPH11237845A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100753A1 (fr) * | 2002-05-29 | 2003-12-04 | Seiko Epson Corporation | Dispositif electro-optique, son procede de production, dispositif de commande d'element, son procede de production, substrat d'element et equipement electronique |
| US7183582B2 (en) | 2002-05-29 | 2007-02-27 | Seiko Epson Coporation | Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus |
| US7364928B2 (en) | 2002-05-29 | 2008-04-29 | Seiko Epson Corporation | Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus |
| CN100430784C (zh) * | 2002-05-29 | 2008-11-05 | 精工爱普生株式会社 | 电光学装置及其制造方法,元件驱动装置及其制造方法,元件基板和电子设备 |
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