KR20060112611A

KR20060112611A - 반도체 장치의 제조 방법

Info

Publication number: KR20060112611A
Application number: KR1020060036485A
Authority: KR
Inventors: 겐지 아마노; 하지메 하세베
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2005-04-25
Filing date: 2006-04-24
Publication date: 2006-11-01
Also published as: US20110186976A1; US7429500B2; US7948068B2; JP4624170B2; US20060240599A1; US20080305586A1; US8102035B2; JP2006303371A; TW200723414A; TWI401751B; US20090176335A1; CN1855409A; US7514293B2; CN1855409B; KR101254803B1

Abstract

본 발명의 과제는 반도체 장치의 조립에 있어서의 칩 크랙이나 칩 이지러짐을 방지하는 것이다.

현수 리드(1e) 상에 형성된 와이어 접속용의 은 도금(8)의 탭측 단부의 두께가, 리드 상의 은 도금(8)보다 얇게 형성된 리드 프레임(1)을 준비하고, 그 후 탭(1b) 상에 반도체 칩(2)을 탑재함으로써, 현수 리드(1e) 상의 은 도금(8)은 전체면이 찌부러져 있기 때문에, 칩 탑재시에 반도체 칩(2)이 은 도금(8)과 접촉하는 것을 방지할 수 있다. 이에 의해, 다이 본딩시에 반도체 칩(2)이 은 도금(8)과 접촉하지 않고 탭(1b) 상에서 활주할 수 있어, 칩 탑재시의 반도체 칩(2)으로의 손상을 작게 하여 반도체 장치에 있어서의 칩 크랙이나 칩 이지러짐을 방지할 수 있다.

현수 리드, 은 도금, 리드 프레임, 반도체 칩, 탭

Description

반도체 장치의 제조 방법 {A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}

도1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면도.

도2는 도1에 도시한 반도체 장치의 구조의 일례를 도시하는 측면도.

도3은 도1에 도시한 반도체 장치의 구조의 일례를 도시하는 이면도.

도4는 도1에 도시한 A-A선에 따라서 절단한 단면의 구조를 도시하는 단면도.

도5는 도1에 도시한 C-C선에 따라서 절단한 단면의 구조를 도시하는 단면도.

도6은 도4에 도시한 B부 구조의 일례를 확대하여 도시하는 부분 확대 단면도.

도7은 도5에 도시한 D부 구조의 일례를 확대하여 도시하는 부분 확대 단면도.

도8은 도1에 도시한 반도체 장치의 밀봉체를 투과하여 그 내부 구조의 일례를 도시하는 평면도.

도9는 도1에 도시한 반도체 장치가 조립에 이용되는 리드 프레임으로의 금속 도금의 형성 방법의 일례를 도시하는 평면도와 단면도.

도10은 도9에 도시한 리드 프레임의 현수 리드의 오프셋 가공 방법의 일례를 도시하는 부분 단면도.

도11은 도10에 도시한 리드 프레임의 현수 리드의 오프셋 가공 후 구조의 일례를 도시하는 평면도 및 부분 단면도.

도12는 도1에 도시한 반도체 장치의 조립에 있어서의 다이 본딩 순서의 일례를 도시하는 평면도 및 부분 단면도.

도13은 도12에 도시한 다이 본딩 종료 후 구조의 일례를 도시하는 평면도 및 부분 단면도.

도14는 도13에 도시한 G부에 있어서의 반도체 칩의 활주 상태의 일례를 도시하는 부분 단면도.

도15는 본 발명의 제1 실시 형태의 변형예의 반도체 장치의 밀봉체를 투과하여 그 내부 구조를 도시하는 평면도.

도16은 도15에 도시한 변형예의 반도체 장치에 있어서 현수 리드에 따라서 절단한 구조를 도시하는 단면도.

도17은 본 발명의 제1 실시 형태의 변형예의 현수 리드의 오프셋 방법을 도시하는 부분 단면도.

도18은 본 발명의 제1 실시 형태의 변형예의 반도체 장치의 조립 순서를 도시하는 평면도 및 부분 단면도.

도19는 도18에 도시한 조립 순서에 의해 제조된 변형예의 반도체 장치의 구조를 도시하는 부분 단면도.

도20은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면도.

도21은 도20에 도시한 반도체 장치의 구조의 일례를 도시하는 측면도.

도22는 도20에 도시한 반도체 장치의 구조의 일례를 도시하는 이면도.

도23은 도20에 도시한 A-A선에 따라서 절단한 단면의 구조를 도시하는 단면도.

도24는 도20에 도시한 C-C선에 따라서 절단한 단면의 구조를 도시하는 단면도.

도25는 비교예의 리드 프레임의 현수 리드의 오프셋 가공 방법을 도시하는 부분 단면도.

도26은 비교예의 다이 본딩의 순서를 도시하는 부분 단면도.

도27은 도26의 비교예의 H부에 있어서의 반도체 칩의 활주 불가 상태를 도시하는 부분 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 리드 프레임

1a : 리드

1b : 탭

1c : 주요면(칩 탑재면)

1d : 이면(일부)

1e : 현수 리드

1f : 이면

1g : 피접속면(일부)

1h : 상면

1i : 상면(제1 주요면)

1j : 절곡부

1k : 홈부

1m : 오목부

1n : 내측 리드

1p : 외측 리드

2 : 반도체 칩

2a : 패드

2b : 주요면

2c : 이면

3 : 밀봉체

3a : 이면

4 : 와이어

5 : QFN(반도체 장치)

6 : 다이 본드재

7 : 마스크

7a : 개구부

7b : 본체 중앙부

8 : 은 도금(금속 도금)

9 : 오프셋 금형

9a : 상부형

9b : 하부형

10 : 콜릿

10a : 흡착면

11 : QFP(반도체 장치)

12 : 크랙

[문헌 1] 국제 공개 번호 제WO01/003186호 공보(도40)

본 발명은 반도체 제조 기술에 관한 것으로, 특히 현수 리드에 도금이 실시되는 반도체 장치의 제조에 적용하여 유효한 기술에 관한 것이다.

QFN(Quad Flat Non-leaded Package)형의 반도체 장치는, 반도체 칩을 지지하는 탭과, 반도체 칩이 수지 밀봉되어 형성된 밀봉부와, 탭을 지지하는 탭 현수 리드와, 밀봉부의 이면의 주연부에 노출되는 복수의 리드로 이루어지고, 탭은 밀봉용 수지에 의해 밀봉되고, 또한 작은 탭 구조인 것이다(예를 들어, 특허 문헌 1 참조).

[특허 문헌 1] 국제 공개 번호 제WO01/003186호 공보(도40)

QFN 등의 반도체 장치에서는, 그 조립에 있어서 각 리드에 와이어 접속용의 은 도금이 도포된 리드 프레임을 이용하여 조립을 행한다. 리드 프레임의 리드에 은 도금을 도포할 때에는 마스크를 통해 은 도금을 도포하지만, 그 때 마스크의 위치 맞춤 정밀도는 반도체 장치의 소형화나 협피치화에 따라 저하한다. 그 결과, 리드 프레임의 탭과 연결하는 현수 리드 상에도 은 도금이 도포된다.

본 발명자는, 현수 리드 상에 은 도금이 도포된 리드 프레임을 이용한 반도체 장치의 조립에 대해 검토한 결과, 이하와 같은 문제를 발견하였다.

QFN에 있어서 탭을 밀봉체에 내장하는 구조가 알려져 있다. 탭을 내장하는 수단 중 하나로서, 현수 리드에 탭 인상을 위한 절곡부를 형성하여 탭의 높이를 각 리드보다 높게 하고, 이에 의해 수지 밀봉시에 수지를 탭의 이면측에도 돌아 들어가게 하여 밀봉체의 내부에 탭을 설치하는 것이다.

그래서, 리드 프레임의 제조 단계에서, 도25에 도시한 비교예와 같이 오프셋 금형(9)을 이용하여 리드 프레임(1)의 현수 리드(1e)에 오프셋 가공을 실시하고, 이에 의해 절곡부(1j)를 형성하고 있다.

그런데, 상기한 바와 같이 반도체 장치의 소형화나 협피치화에 수반하여, 리드 프레임(1)의 각 리드로의 은 도금 도포시 마스크의 위치 맞춤 정밀도가 저하되어 있고, 현수 리드 상에도 은 도금막(8)이 형성된다. 형성된 은 도금막(8)의 탭측의 단부 부근이 오프셋 금형(9)으로 덮여지지 않는 위치에 형성되어 있는 경우가 있다.

이 상태에서 오프셋 가공을 행하면, 도25의 오프셋 가공 후에 도시한 바와 같이, 은 도금막(8)의 일부(탭측의 단부)가 찌부러지지 않고 돌출된 상태로 남는 것이다.

찌부러지지 않고 남은 은 도금막(8)은, 도26의 비교예에 도시한 바와 같이 반도체 장치의 조립의 다이 본딩 공정에서 반도체 칩(2)의 단부와 접촉하고, 그 결과 도27의 비교예에 도시한 바와 같이 반도체 칩(2)에 크랙(12)이 형성되는 것이 문제가 된다.

즉, 도26의 비교예에 도시한 바와 같이 다이 본딩 공정에서 반도체 칩(2)을 흡착하여 이동 탑재하는 콜릿(10)에는 그 흡착면(10a)에 여유가 형성되어 있기 때문에, 반도체 칩(2)은 탭(1b)에 대해 수평하게 유지되어 있지 않은 것이 많다. 또는, 탭(1b) 상의 다이 본드재(6)가 반도체 칩(2)에 의해 찌부러져 가는 과정에서 반도체 칩(2)이 비스듬히 배치되는 경우도 있다.

이에 의해, 다이 본딩시에 반도체 칩(2)의 단부가 은 도금(8)에 충돌하여 현수 리드(1e) 상을 반도체 칩(2)이 활주할 수 없기 때문에, 반도체 칩(2)에 크랙(12)이 형성되거나 또는 이지러짐이 형성되거나 한다.

그 결과, 반도체 장치의 전기적 특성을 확보할 수 없는 등 반도체 장치의 신뢰성이 저하되는 것이 문제이다.

또, 상기 특허 문헌 1(국제 공개 번호 WO01/003186호 공보)에는, 현수 리드 상에 형성되는 와이어 접속용의 은 도금 및 현수 리드의 오프셋 가공, 또는 은 도 금과 오프셋 금형의 위치 관계 등에 대한 기재는 전혀 없다. 즉, 가령 현수 리드 상에 은 도금막이 형성되었다고 해도, 돌출한 부분을 남기지 않도록 은 도금막의 모두를 오프셋 가공에 의해 찌부러뜨리는 수단에 대해서도 일체 개시하지 않고 있다.

본 발명의 목적은, 반도체 장치의 다이 본딩 공정에 있어서의 칩 크랙이나 이지러짐을 방지할 수 있는 기술을 제공하는 데 있다.

또한, 본 발명의 다른 목적은 반도체 장치의 신뢰성의 향상을 도모할 수 있는 기술을 제공하는 데 있다.

본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.

본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단하게 설명하면, 이하와 같다.

즉, 본 발명은 탭과 리드와 현수 리드를 갖고, 상기 현수 리드 상에 형성된 금속 도금막의 두께가, 상기 리드 상에 형성된 금속 도금막보다 얇게 형성된 리드 프레임을 준비하고, 상기 리드 프레임을 준비하는 공정 후, 상기 탭 상에 반도체 칩을 탑재하는 것이다.

또한, 본 발명은 현수 리드 상에 형성된 금속 도금막의 탭측 단부의 두께가, 리드 상에 형성된 금속 도금막보다 얇게 형성되고, 또한 현수 리드 상의 금속 도금막의 탭측 단부의 두께가 이와 반대측 단부의 두께보다 얇게 형성된 리드 프레임을 준비하고, 그 후 탭 상에 반도체 칩을 탑재하는 것이다.

또한, 본 발명은 현수 리드에 있어서의 탭의 칩 탑재면에 연결되는 제1 주요면과, 탭의 칩 탑재면이 동일 높이로 형성되고, 현수 리드 상에 형성된 금속 도금막의 탭측 단부가, 상기 제1 주요면에 형성된 오목부에 배치된 리드 프레임을 준비하고, 그 후 탭 상에 반도체 칩을 탑재하는 것이다.

이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.

또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것은 아니라, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세하게 보충 설명 등의 관계이다.

또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것은 아니며, 특정한 수 이상이라도 이하라도 좋은 것으로 한다.

이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복의 설명은 생략한다.

(제1 실시 형태)

도1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면 도, 도2는 도1에 도시한 반도체 장치의 구조의 일례를 도시하는 측면도, 도3은 도1에 도시한 반도체 장치의 구조의 일례를 도시하는 이면도, 도4는 도1에 도시한 A-A선에 따라서 절단한 단면의 구조를 도시하는 단면도, 도5는 도1에 도시한 C-C선에 따라서 절단한 단면의 구조를 도시하는 단면도이다. 또한, 도6은 도4에 도시한 B부 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도7은 도5에 도시한 D부 구조의 일례를 확대하여 도시하는 부분 확대 단면도, 도8은 도1에 도시한 반도체 장치의 밀봉체를 투과하여 그 내부 구조의 일례를 도시하는 평면도이다. 또한, 도9는 도1에 도시한 반도체 장치가 조립에 이용되는 리드 프레임으로의 금속 도금의 형성 방법의 일례를 도시하는 평면도와 단면도, 도10은 도9의 리드 프레임의 현수 리드의 오프셋 가공 방법의 일례를 도시하는 부분 단면도, 도11은 도10의 리드 프레임의 현수 리드의 오프셋 가공 후의 구조의 일례를 나타내는 평면도 및 부분 단면도이다.

또한, 도12는 도1에 도시한 반도체 장치의 조립에 있어서의 다이 본딩 순서의 일례를 도시하는 평면도 및 부분 단면도, 도13은 도12에 도시한 다이 본딩 종료 후 구조의 일례를 도시하는 평면도 및 부분 단면도, 도14는 도13에 도시한 G부에 있어서의 반도체 칩의 활주 상태의 일례를 도시하는 부분 단면도이다. 또한, 도15는 본 발명의 제1 실시 형태의 변형예의 반도체 장치의 밀봉체를 투과하여 그 내부 구조를 도시하는 평면도, 도16은 도15에 도시한 변형예의 반도체 장치에 있어서 현수 리드에 따라서 절단한 구조를 도시하는 단면도, 도17은 본 발명의 제1 실시 형태의 변형예의 현수 리드의 오프셋 방법을 도시하는 부분 단면도, 도18은 본 발명 의 제1 실시 형태의 변형예의 반도체 장치의 조립 순서를 도시하는 평면도 및 부분 단면도, 도19는 도18에 도시한 조립 순서에 의해 제조된 변형예의 반도체 장치의 구조를 도시하는 부분 단면도이다.

도1 내지 도5에 도시한 본 제1 실시 형태의 반도체 장치는 밀봉체(3)의 이면(3a)의 주연부에 복수의 리드(1a) 각각의 일부가 노출되어 모두 배치된 소형의 반도체 패키지이고, 본 제1 실시 형태에서는 상기 반도체 장치의 일례로서, QFN(5)을 취해 예를 들어 설명한다.

QFN(5)의 구성에 관해서 설명하면, 도5에 도시한 바와 같이 그 주요면(2b)에 반도체 소자 및 복수의 패드(전극)(2a)를 갖는 반도체 칩(2)과, 반도체 칩(2)과 접속하는 칩 탑재부인 탭(1b)과, 반도체 칩(2)의 주위에 나열하여 배치된 복수의 리드(1a)와, 복수의 도전성의 와이어(4)와, 수지에 의해 형성된 밀봉체(3)로 이루어진다.

또한, 도8에 도시한 바와 같이 복수의 와이어(4)의 각각은, 반도체 칩(2)의 패드(2a)와 이에 대응하는 리드(1a)를 전기적으로 접속하고 있다. 또한, 도5에 도시한 바와 같이 밀봉체(3)는 반도체 칩(2), 탭(1b) 및 복수의 와이어(4)를 밀봉하는 것이다.

또한, 복수의 리드(1a)는, 도2 및 도3에 도시한 바와 같이 각각의 피접속면(일부)(1g)이 밀봉체(3)의 이면(3a)의 주연부에 노출되도록 나열하여 배치되어 있다. 또한, 각각의 리드(1a)에는, 도7에 도시한 바와 같이 각각의 상면(1h)에 홈부(1k)가 형성되어 있다. 홈부(1k)가 형성되어 있음으로써, 홈부(1k)에 수지가 들 어가 밀봉체(3)가 형성되기 때문에, 리드(1a)와 밀봉체(3)의 접합력을 높일 수 있는 동시에, 리드(1a)의 연장 방향으로의 빠짐(탈락)을 막을 수 있다.

또한, QFN(5)은 밀봉체(3)의 4개의 모서리부에 대응한 부위의 각각에 배치되고, 또한 도4에 도시한 바와 같이 탭(1b)과 연결하는 현수 리드(1e)를 갖고 있다.

또한, 도5에 도시한 바와 같이 QFN(5)에 있어서의 탭(1b)은, 그 주요면(칩 탑재면)(1c)의 면적이 반도체 칩(2)의 주요면(2b)[이면(2c)]의 면적보다 작게 형성되어 있고, QFN(5)는, 소위 작은 탭 구조의 것이다. 작은 탭 구조에 의해 밀봉체(3)의 일부와, 반도체 칩(2)의 이면(2c)의 일부가 밀착된 구조로 되어 있다.

또한, 도5에 도시한 바와 같이 QFN(5)에서는 탭(1b)은 밀봉체(3)의 내부에 매립되어 있고, 탭(1b)의 이면(1d)이 수지에 의해 완전하게 피복된, 소위 탭 내장형의 QFN(5)이다. 즉, 탭(1b)의 위치(높이)를 각 리드(1a)보다 높게 하는 탭 상승 가공이 현수 리드(1e)에 실시되어 있다. 이는, 리드 프레임(1)의 제조 단계에서 탭(1b)과 연결하는 현수 리드(1e)에, 도4에 도시한 바와 같이 탭(1b)의 위치를 높게 하는 오프셋 가공(굽힘 가공)을 실시하고, 이에 의해 현수 리드(1e)에 절곡부(1j)를 형성하여 탭(1b)의 높이를 각 리드(1a)보다 높게 하는 것이다.

이에 대해, QFN(5)의 탭(1b)을 오프셋 가공하지 않고 리드(1a)와 같은 높이로 하면, 밀봉체(3)의 이면(3a)으로부터 탭(1b)의 이면(1d)이 노출된다. 실장 기판에 있어서 반도체 장치가 탑재되는 측(표면)은, 복수의 배선 패턴이 배치되어 있기 때문에, 실장 기판의 표면에는 요철이 생겨 있다. 그로 인해, QFN(5)의 탭(1b)이 밀봉체(3)의 이면(3a)으로부터 노출되어 있으면, QFN(5)를 실장 기판에 실장(2 차 실장)할 때, 탭(1b)의 이면(1d)과 실장 기판 상의 요철이 간섭한다. 이 결과, QFN(5)의 리드(1a)와 실장 기판 상에 배치된 전극과의 접속 불량이 생긴다. 즉, 탭(1b)의 이면(1d)이 밀봉체(3)의 이면(3a)으로부터 노출되어 있으면, QFN(5)의 탭(1b)과 대향하는 실장 기판의 표면측의 영역에 복수의 배선 패턴을 배치하는 것은 곤란하다. 그러나, 본 제1 실시 형태와 같이 탭(1b)의 위치를 오프셋 가공에 의해 리드(1a)보다도 높게 함으로써, 탭(1b)은 밀봉체(3)의 이면(3a)으로부터 노출되지 않는다. 이 결과, 실장 기판 상의 표면에 요철이 형성되어도, QFN(5)의 밀봉체(3)의 이면(3a)과 간섭하는 일은 없으므로, 복수의 배선 패턴을 배치하는 것이 가능해진다.

또한, QFN(5)에서는, 도6 및 도7에 도시한 바와 같이 그 각 리드(1a)의 표면(1h)과, 현수 리드(1e)의 상면(제1 주요면)(1i)과, 금속 도금인 은 도금(8)(은 도금막은 도금층)이 각각 형성되어 있다. 이 은 도금(8)은 와이어 접속용의 것이고, 금선 등의 와이어(4)와의 접속 강도를 높이기 위한 도금이다.

단, 도6에 도시한 현수 리드(1e)의 상면(1i)의 은 도금(8)과, 도7에 도시한 리드(1a)의 상면(1h)의 은 도금(8)에서는 두께가 다르다. 도6에 도시한 현수 리드(1e)의 상면(11)의 은 도금(8)은 현수 리드(1e)의 오프셋 가공시에 오프셋 금형(9)에 의해 눌려 찌부러지기 때문에, 그 두께는, 예를 들어 1 내지 3 ㎛ 정도이며, 한편 도7에 도시한 리드(1a)의 상면(1h)의 은 도금(8)은 금형 등에 의해 눌려 찌부러지지 않으므로, 그 두께는, 예를 들어 5 내지 8 ㎛ 정도이다. 즉, 도6에 도시한 현수 리드(1e)의 표면(1i)의 은 도금(8)은, 도7에 도시한 리드(1a)의 상 면(1h)의 은 도금(8)보다 명백하게 얇다.

또, 현수 리드(1e) 상의 은 도금(8)은, 도6에 도시한 바와 같이 현수 리드(1e)[현수 리드(1e)의 표면]에 매립된 상태가 되어 있고, 한편 리드(1a) 상의 은 도금(8)은, 도7에 도시한 바와 같이 리드(1a)의 표면 상에 형성된 상태로 되어 있다.

이렇게 형성된 은 도금(8)의 일부는 오프셋 가공할 때, 오프셋 금형(9)에 찌부러지지 않고 돌출된 상태로 남는 경우가 있다. 이러한 상태에서 다이 본딩 공정으로 옮기면, 반도체 칩(2)의 이면(단부)(2c)이 현수 리드(1e) 상으로 돌출한 상태로 형성된 은 도금막(8)과 접촉하고, 도27에 도시한 바와 같이 반도체 칩(2)에 크랙(12)이 생겨 반도체 장치의 불량이 된다. 이 문제를 해결하기 위해서는, 반도체 칩(2)을 리드 프레임(1)의 탭(1b)에 탑재할 때, 현수 리드 상에 형성된 은 도금(8) 내, 적어도 탭(1b)측의 단부가 오프셋 가공에 의해 찌부러져 있으면 좋다. 다시 말해서, 반도체 칩(2)을 탑재할 때, 반도체 칩(2)의 이면(단부)(2c)과 간섭하지 않도록, 현수 리드(1e) 상에 은 도금막(8)이 돌출되어 있지 않으면 좋다. 그렇기 때문에, 오프셋 가공할 때 현수 리드(1e) 상에 형성된 은 도금막(8)의 모두가 오프셋 금형(9)에 의해 찌부러지면 좋다.

또한, 본 제1 실시 형태의 QFN(5)은 작은 탭 구조이기 때문에, 여러 가지 사이즈의 반도체 칩(2)을 탭(1b)에 탑재하는 것이 가능하지만, 여기서는 패키지 사이즈에 비해 비교적 큰 반도체 칩(2)을 탑재하고 있는 경우를 설명한다. 예를 들어, 패키지 사이즈가 5 ㎜ × 6 ㎜의 크기의 것에 반해, 3.5 ㎜ × 4.5 ㎜의 반도체 칩(2)이 탑재되어 있다.

따라서, 도8에 도시한 바와 같이 반도체 칩(2)의 외주 단부가, 각 리드(1a)의 탭측 단부에 접근한 구조로 되어 있다. 이와 같이 각 리드(1a)의 단부와 반도체 칩(2)의 단부가 접근한 구조에서는, 도4 및 도6에 도시한 바와 같이 반도체 칩(2)의 단부(모서리부 부근)와, 현수 리드(1e)의 상면(1i)에 형성된 은 도금(8)의 탭측의 단부가 평면적으로 겹친 배치가 된다.

단, 본 제1 실시 형태의 QFN(5)는 반도체 칩(2)의 단부(모서리 부근)와, 현수 리드의 상면(1i)에 형성된 은 도금(8)의 탭측 단부가 평면적으로 겹치지 않도록 배치가 되는 비교적 작은 반도체 칩(2)을 탑재해도 좋다.

또, 도6에 도시한 바와 같이 반도체 칩(2)은 탭(1b)의 주요면(1c) 상에 다이 본드재(예를 들어, 은 페이스트 등)(6)에 의해 고정되어 있고, 반도체 칩(2)의 이면(2c)과 탭(1b)의 주요면(1c)이 다이 본드재(6)를 통해 접속되어 있다.

또한, 도3에 도시한 바와 같이 QFN(5)의 밀봉체(3)의 이면(3a)의 주연부에 나열하여 배치된 각 리드(1a)는, 각각의 일부가 피접속면(1g)으로서 밀봉체(3)의 이면(3a)에 노출되어 있다. 또, 밀봉체(3)의 4개의 모서리부의 각각에 배치된 현수 리드(1e)의 이면(1f)은 밀봉체(3)의 이면(3a)의 4개의 모서리부에 각각 노출되어 있고, 이들 각 리드(1a)의 피접속면(1g) 및 현수 리드(1e)의 이면(1f)에는 외장 도금으로서, 땜납 도금이나 납 리드 땜납 도금 등이 형성되어 있다.

또한, 탭(1b), 현수 리드(1e) 및 각 리드(1a)는, 예를 들어 동 합금 등의 얇은 판재에 의해 형성되어 있다.

또한, 반도체 칩(2)의 패드(2a)와 이에 대응하는 리드(1a)를 접속하는 와이어(4)는, 예를 들어 금선이다.

또한, 밀봉체(3)는 몰딩 방법에 의한 수지 밀봉에 의해 형성되고, 그 때 이용되는 밀봉용 수지는, 예를 들어 열경화성의 에폭시 수지 등이다.

다음에, 본 제1 실시 형태의 QFN(5)(반도체 장치)의 제조 방법에 대해 설명한다.

마지막으로, QFN(5)의 조립으로 이용되는 리드 프레임(1)에 있어서의 와이어 접속용의 은 도금의 도포에 의한 은 도금(8)의 형성 방법과, 현수 리드(1e)의 오프셋 가공에 대해 설명한다.

우선, 도9에 도시한 마스크 배치를 행한다. 여기서는, 에칭에 의한 리드 패턴의 형성을 끝낸 리드 프레임(1)에 대해 도금용의 마스크(7)를 배치한다. 그 때, 각 리드(1a)의 상면(1h)이고, 후공정에 있어서 와이어 본딩되는 접속부[리드(1a)에 있어서의 탭(1b)측 단부]에 마스크(7)의 개구부(7a)를 배치하는 동시에, 탭(1b)의 상방에 마스크(7)의 본체 중앙부(7b)가 배치되도록 마스크(7)와 리드 프레임(1)을 위치 맞춤 핀 등으로 위치 맞추고, 위치 맞춤 후 마스크(7)와 리드 프레임(1)을 고정한다.

그 후, 도금 도포를 행한다. 여기서는, 도금 도포 장치에 의해 은 도금(8)의 도포를 행한다. 그 때, 마스크(7)의 개구부(7a)에만 은 도금(8)은 형성된다. 따라서, 각 리드(1a)의 상면(1h)에 은 도금(8)은 형성되지만, 반도체 장치의 소형화나 협피치화에 수반하여 마스크(7)의 위치 맞춤 정밀도도 저하한다. 그로 인해, 현수 리드(1e) 상에는 은 도금막(8)을 형성하지 않도록, 현수 리드(1e) 상에도 마스크(7)를 배치(도시하지 않음)하였다고 해도, 현수 리드(1e) 상에도 은 도금(8)이 형성된다. 이 때, 현수 리드(1e) 상에 형성된 은 도금(8)과 리드(1a) 상에 형성된 은 도금(8)은 동일한 도금 공정으로 형성되기 때문에, 리드(1a) 상에 형성된 은 도금(8)의 두께와 동일한 두께로 형성된다.

그 후, 마스크 제거를 행한다. 즉, 리드 프레임(1)으로부터 마스크(7)를 제거하여 은 도금(8)의 형성을 완료한다.

그 후, 도10에 도시한 현수 리드(1e)의 오프셋 가공을 행한다. 즉, 탭(1b)의 높이를 높게 하기 위한 현수 리드(1e)의 굽힘 가공인 오프셋 가공을 행한다.

우선, 오프셋 금형(9)의 하부형(9b) 상에 은 도금(8)을 도포한 리드 프레임(1)을 배치하고, 그 후 상부형(9a)과 하부형(9b)에 의해 현수 리드(1e)의 은 도금(8)이 도포된 부위를 끼워 오프셋 가공한다. 그 때, 도10의 오프셋 가공시에 도시한 바와 같이, 현수 리드(1e) 상의 은 도금(8) 전체를 완전히 덮는 것이 가능한 크기의 상부형(9a) 및 이와 한 쌍의 하부형(9b)을 이용하여 오프셋 가공을 행한다. 즉, 오프셋 금형(9)에 있어서의 현수 리드(1e)와의 접촉 영역은 현수 리드(1e) 상에 형성된 은 도금(8)보다도 크다.

이에 의해, 도10의 오프셋 가공 후에 도시한 바와 같이, 은 도금(8) 전체가 찌부러져 은 도금부는 그 전체가 돌출 부위가 없는 평탄한 면이 된다. 또한, 오프셋 가공에 의해 현수 리드(1e)에 은 도금(8)이 매립되기 때문에, 현수 리드(1e)의 상면(1i)보다 은 도금(8)의 표면은 낮게 된다.

또, 오프셋 가공시의 오프셋량은, 예를 들어 0.14 내지 0.18 ㎜이다.

상기 오프셋 가공에 의해, 도11에 도시한 바와 같이 현수 리드(1e)에 절곡부(1j)가 형성되어 탭(1b)의 위치가 각 리드(1a)의 위치보다 높아진다. 또한, 현수 리드(1e) 상의 은 도금(8)의 두께는, 각 리드(1a) 상의 은 도금(8)의 두께보다 얇아진다. 즉, 오프셋 가공으로 오프셋 금형(9)에 의해 눌려 찌부러진 현수 리드(1e) 상의 은 도금(8)은 눌려 찌부러지지 않은 각 리드(1a) 상의 은 도금(8)보다 명백하게 얇게 되어 있다. 예를 들어 오프셋 금형(9)에 의해 눌려 찌부러진 현수 리드(1e) 상의 은 도금(8)의 두께는 1 내지 3 ㎛ 정도이며, 한편 눌려 찌부러지지 않은 각 리드(1a) 상의 은 도금(8)의 두께는 5 내지 8 ㎛ 정도이다.

그 후, 상기 은 도금 도포와 상기 오프셋 가공이 행해진 리드 프레임을 이용하여 QFN(5)을 조립한다.

우선, 도11에 도시한 바와 같은 리드 프레임(1)을 준비한다. 즉, 리드 프레임(1)은 탭(1b)과, 그 주위에 배치된 복수의 리드(1a)와, 탭(1b)을 지지하는 현수 리드(1e)를 갖고 있고, 또한 현수 리드(1e) 상에 형성된 와이어 접속용의 은 도금(금속 도금)(8)의 탭측 단부의 두께가, 리드(1a) 상에 형성된 와이어 접속용의 은 도금(8)보다 얇게 형성된 리드 프레임(1)을 준비한다.

또, 현수 리드(1e) 상에 형성된 은 도금(8)은 그 전체가 평탄하게 형성되어 있고, 현수 리드(1e)의 상면(1i)으로부터 돌출된 부위는 없다. 또한, 현수 리드(1e)가 오프셋 가공되어 있고, 현수 리드(1e)의 은 도금(8)이 형성된 부위에 절곡부(1j)를 갖고 있다. 이에 의해, 탭(1b)의 위치가 각 리드(1a)의 위치보다 높아 지고 있다.

또한, 리드 프레임(1)은 그 탭(1b)의 주요면(칩 탑재면)(1c)의 면적이 탑재되는 반도체 칩(2)의 이면(2c)의 면적보다 작은 탭 구조용의 프레임이다.

그 후, 도12에 도시한 다이 본딩을 행한다. 우선, 페이스트 도포를 행한다. 즉 리드 프레임(1)의 탭(1b) 상에 은 페이스트 등의 다이 본드재(6)를 도포한다.

그 후, 칩 탑재를 행한다. 본 제1 실시 형태에서 채용하는 반도체 칩(2)은 도12에 도시한 바와 같이 반도체 칩(2)의 외주 단부가 각 리드(1a)의 탭측의 단부에 접근할수록 비교적 큰 사이즈인 것이다.

그 후, 반도체 칩(2)을 콜릿(10)에 의해 흡착 유지하여 탭(1b) 상으로 이송하고, 콜릿(10)을 강하시켜 반도체 칩(2)을 콜릿(10)에 의해 다이 본드재(6)를 통해 탭(1b)에 압박하여 탭(1b)에 접속한다. 그 때, 콜릿(10)에는 그 흡착면(10a)은 테이퍼(경사) 형상으로 이루어져 여유가 있기 때문에, 반도체 칩(2)은 탭(1b)의 주요면(1c)에 대해 수평하게 유지되어 있지 않은 경우가 많다. 또는, 탭(1b)의 주요면(1c) 상의 다이 본드재(6)가 반도체 칩(2)에 의해 찌부러져 가는 과정에서 반도체 칩(2)이 비스듬히 배치되는 경우도 있다.

그러나, 본 제1 실시 형태의 반도체 장치의 제조 방법에서는 현수 리드(1e)의 오프셋 가공시에 은 도금(8) 전체가 찌부러져 은 도금부는 그 전체가 돌출 부위가 없는 평탄한 면[현수 리드(1e)의 상면(1i)과 은 도금막(8)의 표면이 거의 균일한 면]으로 되어 있고, 도13의 G부에 도시한 바와 같이 현수 리드(1e) 상의 은 도금(8)의 탭측의 단부 부근도 평탄한 면으로 되어 있다.

이에 의해, 도14에 도시한 바와 같이 칩 탑재를 행할 때에, 반도체 칩(2)이 다이 본드재(6)를 통해 탭(1b)에 탑재되는 것보다도 전에, 반도체 칩(2)의 이면(단부)(2c)이 현수 리드(1e) 상으로 돌출한 은 도금(8)과 접촉하는 것을 방지할 수 있다. 그 결과, 칩 탑재시의 활주에 의해 반도체 칩(2)이 현수 리드(1e) 상의 은 도금(8) 영역까지 움직이더라도, 반도체 칩(2)의 측면과 은 도금(8)이 접촉되지 않고 탭(1b) 상에서 활주할 수 있어 다이 본딩시의 반도체 칩(2)으로의 손상이 적어지고, 따라서 반도체 장치[QFN(5)]에 있어서의 칩 크랙이나 칩 이지러짐의 발생을 방지할 수 있다.

또한, 상기 칩 크랙이나 상기 칩 이지러짐의 발생을 방지할 수 있기 때문에, 반도체 장치[QFN(5)]의 신뢰성 및 품질의 향상을 도모할 수 있다.

또, QFN(5)에 탑재되는 반도체 칩(2)은, 도13에 도시한 바와 같이 그 외주 단부가 각 리드(1a)의 탭측 단부에 접근할수록 비교적 큰 사이즈인 것이다.

따라서, 칩 탑재 후 현수 리드(1e) 상에 형성된 은 도금(8)의 탭(1b)측 단부는 반도체 칩(2)의 단부(모서리부)에 평면적으로 겹친 위치에 배치되어 있다.

그 후, 와이어 본딩을 행한다. 여기서는, 도5에 도시한 바와 같이 반도체 칩(2)의 패드(2a)와 이에 대응하는 리드(1a)를 금선 등의 도전성의 와이어(4)로 전기적으로 접속한다. 그 때, 도7에 도시한 바와 같이, 각 리드(1a)의 상면(1h)에는 와이어 접속용의 은 도금(8)이 형성되어 있기 때문에, 와이어(4)와 리드(1a)의 접속 강도를 높일 수 있다. 더 설명하면, 각 리드(1a) 상에 형성된 은 도금(8)은 프레스 가공이 실시되어 있지 않기 때문에, 그 두께는 은 도금을 행한 대로의 두께이 며, 현수 리드(1e) 상에 형성된 은 도금(8)의 두께보다도 두껍게 형성되어 있다. 이에 의해, 이 리드(1a) 상에 있어서의 은 도금(8)의 두께가 와이어(4)를 받는 쿠션 대신이 되므로, 각 리드(1a)와 복수의 와이어(4)의 접속 강도를 향상시킬 수 있다.

그 후, 수지 밀봉(수지 몰딩)을 행한다. 여기서는, 반도체 칩(2), 탭(1b) 및 복수의 와이어(4)를 수지 밀봉하여 수지로 이루어지는 밀봉체(3)를 형성한다. 상기 수지는, 예를 들어 열경화성의 에폭시 수지이다. 또한, 도5에 도시한 바와 같이 밀봉체(3)를 형성할 때에는, 상기 수지에 의해 탭(1b)을 완전히 덮도록 형성하는 동시에, 밀봉체(3)의 이면(3a)에 복수의 리드(1a) 각각의 피접속면(일부)(1g)이 노출되도록 형성한다.

수지 밀봉 종료 후, 개편화를 행하여 도1 내지 도5에 도시한 QFN(5)의 조립 완료가 된다.

다음에, 본 제1 실시 형태의 변형예에 대해 설명한다.

도15 및 도16에 도시한 변형예의 QFN(5)은 현수 리드(1e)의 상면(1i)에 형성된 은 도금막(8)에 와이어(4)를 접속하는 것이며, 예를 들어 글랜드나 전원 등의 공통 단자화 및 강화를 도모할 때 등에, 현수 리드(1e)의 상면(1i)에 형성된 와이어 접속용의 은 도금(8)을 적극적으로 활용하는 것이다.

즉, 반도체 칩(2)의 글랜드 또는 전원 등의 패드(2a)와, 현수 리드(1e) 상의 은 도금(8)을 와이어(4)로 접속하는 것이다.

이와 같이 QFN(5)에 있어서 현수 리드(1e) 상에 형성되는 은 도금막(8)을 와 이어 접속용으로서 활용해도 좋다.

또한, 도17에 도시한 변형예는 현수 리드(1e)의 오프셋 가공을 행할 때에, 현수 리드(1e) 상에 형성된 와이어 접속용의 은 도금(8)의 탭측과 반대측(외측) 단부 부근을 찌부러뜨리지 않고 남기도록 오프셋하는 것이다. 이에 의해, 리드 프레임(1)은, 도11에 도시한 바와 같이 그 현수 리드(1e) 상의 은 도금(8)의 탭측 단부의 두께가, 리드(1a) 상에 형성된 은 도금(8)보다 얇게 형성되는 동시에, 현수 리드(1e) 상의 은 도금(8)의 탭측 단부의 두께가 이와 반대측 단부의 두께보다 얇게 형성된 구조가 된다.

즉, 본 제1 실시 형태의 반도체 장치의 제조 방법에서 이용되는 리드 프레임(1)에 있어서의 현수 리드(1e)의 오프셋 가공은, 반드시 은 도금(8)의 전체에 걸쳐 눌려 찌부러뜨리지 않아도 좋고, 현수 리드(1e) 상의 은 도금(8)의 탭측과 반대측 단부 부근은 오프셋 가공시에 눌려 찌부러뜨리지 않아도 좋다.

이와 같이, 현수 리드(1e) 상에 형성된 은 도금(8)의 탭측과 반대측(외측)의 단부 부근을 찌부러뜨리지 않고, 리드(1a) 상에 형성된 은 도금(8)의 두께와 같은 두께로 해 둠으로써, 도15 및 도16에 도시한 바와 같은 다운 본딩을 할 때, 와이어 본딩의 접속 신뢰성을 현수 리드(1e)의 상면(1i)과 탭(1b)의 주요면(1c)이 같은 높이로 가공한 경우보다도 향상시킬 수 있다. 이는 상기한 바와 같이, 은 도금막(8)의 두께가 있음으로써, 은 도금막(8)이 쿠션 대신이 되므로 와이어(4)와의 밀착력이 향상되기 때문이다.

또한, 도18 및 도19에 도시한 변형예는, 탭(1b)의 이면(1d)이 밀봉체(3)의 이면(3a)에 노출되는 탭 노출 구조의 QFN(5)을 도시하는 것이다.

상기 탭 노출 구조의 QFN(5)의 조립하여 이용되는 리드 프레임(1)에서는 현수 리드(1e)에 오프셋 가공은 행해지지 않고, 그 현수 리드(1e)에 있어서의 탭(1b)의 주요면(1c)에 연결되는 상면(제1 주요면)(1i)에 오목부(1m)가 형성되어 있다. 오목부(1m)는, 예를 들어 하프 에칭 가공에 의해 형성된 것이다.

이에 의해, QFN(5)의 현수 리드(1e)의 상면(1i)과 탭(1b)의 주요면(1c)이 같은 높이로 형성되고, 또한 현수 리드(1e) 상에 형성된 와이어 접속용의 은 도금(8)의 탭측의 단부가, 상면(1i)에 형성된 오목부(1m)에 배치된, 도18에 도시한 리드 프레임(1)을 준비한다.

그 후, 다이 본딩 공정으로 칩 탑재를 행할 때에, 도18에 도시한 바와 같이 현수 리드(1e) 상의 은 도금(8)의 탭측의 단부는 오목부(1m)에 배치되어 있기 때문에, 은 도금(8)의 탭측 단부와 반도체 칩(2)이 간섭하는 일은 없다.

이에 의해, 탭 노출 구조의 QFN(5)의 다이 본딩에 있어서도, 칩 탑재시에 반도체 칩(2)이 은 도금(8)과 접촉하지 않고 탭(1b) 상에서 활주할 수 있어 칩 탑재시의 반도체 칩(2)으로의 손상을 작게 할 수 있다. 그 결과, 탭 노출 구조의 QFN(5)에 있어서의 칩 크랙이나 칩 이지러짐의 발생을 방지할 수 있다.

또, 다이 본딩 종료 후 와이어 본딩을 행하고, 그 후 수지 밀봉을 행한다. 수지 밀봉 공정에서는 반도체 칩(2), 탭(1b)의 주요면측 및 복수의 와이어(4)를 수지 밀봉하여 수지로 이루어지는 밀봉체(3)를 형성한다. 그 때, 밀봉체(3)의 이면(3a)에 복수의 리드(1a) 각각의 피접속면(일부)(1g)이 노출되도록 형성하는 동시 에, 도19에 도시한 바와 같이 밀봉체(3)의 이면(3a)에 탭(1b)의 이면(일부)(1d)이 노출되도록 형성한다.

수지 밀봉 종료 후, 개편화를 행하여 탭 노출 구조의 QFN(5)의 조립 완료가 된다.

이 결과, 상기 칩 크랙이나 상기 칩 이지러짐의 발생을 억제할 수 있기 때문에, 반도체 장치[QFN(5)]의 신뢰성 및 품질의 향상을 도모할 수 있다. 또는, 탭(1b)의 이면(1d)이 밀봉체(3)의 이면(3a)으로부터 노출되어 있기 때문에, 도4 및 도5에 도시한 경우보다도 반도체 장치[QFN(5)]의 방열성을 향상시킬 수 있다.

(제2 실시 형태)

도20은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면도, 도21은 도20에 도시한 반도체 장치의 구조를 도시하는 측면도, 도22는 도20에 도시한 반도체 장치의 구조를 도시하는 이면도, 도23은 도20에 도시한 A-A선에 따라서 절단한 단면의 구조를 도시하는 단면도, 도24는 도20에 도시한 C-C선에 따라서 절단한 단면의 구조를 도시하는 단면도이다.

도20 내지 도24에 도시한 본 제2 실시 형태의 반도체 장치는 수지 밀봉형으로, 또한 수지로 이루어지는 밀봉체(3)의 4개의 측면 각각에서 외부 단자가 되는 복수의 외측 리드(1p)가 돌출된 QFP(Quad Flat Package)(11)이다.

QFP(11)는 반도체 칩(2)과 접속하는 탭(1b)과, 탭(1b)을 지지하는 현수 리드(1e)와, 반도체 칩(2)의 주위에 배치된 복수의 내측 리드(1n)와, 반도체 칩(2)의 패드(2a)와 내측 리드(1n)를 전기적으로 접속하는 와이어(4)와 내측 리드(1n)와 일 체로 연결된 외측 리드(1p)와, 반도체 칩(2)을 밀봉하는 밀봉체(3)로 이루어진다.

또한, QFP(11)는 그 탭(1b)의 위치(높이)가 내측 리드(1n)보다 낮은 위치로 되어 있다. 즉, 탭(1b)을 지지하는 현수 리드(1e)에 밀봉체(3)의 이면(3a) 방향으로의 오프셋 가공(탭 하강 가공)이 실시되어 있고, 이에 의해 탭(1b)의 높이가 내측 리드(1n)보다 낮은 위치로 되어 있다. 따라서, 현수 리드(1e)는 절곡부(1j)를 갖고 있다.

또한, 각 내측 리드(1n)의 상면(1h)과 현수 리드(1e)의 상면(1i)에는, 와이어 접속용의 금속 도금인 은 도금(8)이 형성되어 있다.

또, QFP(11)는 제1 실시 형태의 QFN(5)과 같이, 도24에 도시한 바와 같이 반도체 칩(2)으로부터 탭(1b)의 크기가 작은 탭 구조인 것이다. 따라서, 여러 가지의 사이즈의 반도체 칩(2)을 탭(1b)에 탑재하는 것이 가능하다.

이에 의해, 비교적 큰 사이즈의 반도체 칩(2)을 탑재하였을 때에는, 도23에 도시한 바와 같이 반도체 칩(2)의 단부(모서리부)와 현수 리드(1e) 상의 은 도금(8)의 탭측 단부가 평면적으로 겹친 배치가 된다.

이러한 QFP(11)의 조립에 있어서도, 현수 리드(1e)의 오프셋 가공시에 제1 실시 형태와 마찬가지의 방법으로 은 도금(8)을 찌부러뜨림으로써, 다이 본딩 공정의 칩 탑재시에 반도체 칩(2)이 은 도금(8)과 접촉하지 않고 탭(1b) 상에서 활주하는 것이 가능해지고, 칩 탑재시의 반도체 칩(2)으로의 손상을 작게 할 수 있다.

그 결과, 탭 하강 가공이 실시된 QFP(11)에 있어서의 칩 크랙이나 칩 이지러짐의 발생을 방지할 수 있다. 또, 본 제2 실시 형태의 반도체 장치는 QFP 이외의, 예를 들어 탭 하강 가공이 실시된 SOP(Small Outline Package) 등이라도 좋다.

이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태를 기초로 하여 구체적으로 설명하였지만 본 발명은 상기 발명의 실시 형태로 한정되는 것은 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

예를 들어, 상기 제1, 제2 실시 형태에서는, 각 리드(1a)나 각 내측 리드(1n) 및 현수 리드(1e)에 도포되는 와이어 접속용의 금속 도금이 은 도금(8)인 경우를 설명하였지만, 상기 금속 도금은 Pd(팔라듐) 도금에 의한 Pd 도금막을 부분적, 또는 리드 프레임 전체에 형성하는 것이라도 좋다. 그러나, Pd 도금은 Ag 도금보다도 비용이 비교적 높기 때문에, 필요한 부위에만 도금을 도포하는 부분 Pd 도금을 채용함으로써, 비용의 상승을 억제하는 것이 가능하다.

본 발명은, 현수 리드를 갖는 반도체 장치의 제조 기술에 바람직하다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.

현수 리드 상에 형성된 와이어 접속용의 금속 도금의 탭측 단부의 두께가, 리드 상의 와이어 접속용의 금속 도금보다 얇게 형성된 리드 프레임을 준비하고, 그 후 탭 상에 반도체 칩을 탑재함으로써, 현수 리드 상의 금속 도금은 찌부러져 있기 때문에, 다이 본딩시에 반도체 칩이 금속 도금과 접촉하는 것을 방지할 수 있다. 이에 의해, 다이 본딩시에 반도체 칩이 금속 도금과 접촉하지 않고 탭 상에서 활주할 수 있어 다이 본딩시의 반도체 칩으로의 손상이 적기 때문에, 반도체 장치 에 있어서의 칩 크랙이나 칩 이지러짐을 방지할 수 있다.

Claims

(a) 탭과, 그 주위에 배치된 복수의 리드와, 상기 탭을 지지하는 현수 리드를 갖고, 상기 현수 리드 상에 형성된 금속 도금막의 두께가, 상기 리드 상에 형성된 금속 도금막보다 얇게 형성된 리드 프레임을 준비하는 공정과,

(b) 상기 (a) 공정 후, 상기 탭 상에 반도체 칩을 탑재하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 현수 리드 상에 형성된 상기 금속 도금막은 평탄하게 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 금속 도금막의 재료는 은인 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 현수 리드는, 그 상기 금속 도금막이 형성된 부위에 절곡부를 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 탭의 면적은, 상기 반도체 칩의 이면의 면적보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 현수 리드 상에 형성된 상기 금속 도금막의 탭측 단부는, 상기 반도체 칩의 단부에 평면적으로 겹친 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 (b) 공정에서, 상기 반도체 칩을, 그 흡착면이 테이퍼를 갖는 콜릿에 의해 다이 본드재를 통해 상기 탭에 압박하여 상기 탭에 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 (b) 공정 후, 상기 반도체 칩을 수지 밀봉하여 수지로 이루어지는 밀봉체를 형성하는 공정을 갖고, 상기 밀봉체를 형성할 때에, 상기 수지에 의해 상기 탭을 덮도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 (b) 공정 후, 상기 반도체 칩을 수지 밀봉하여 수지로 이루어지는 밀봉체를 형성하는 공정을 갖고, 상기 밀봉체를 형성할 때에, 상기 밀봉체의 이면에 상기 복수의 리드 각각의 일부가 노출되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(a) 탭과, 그 주위에 배치된 복수의 리드와, 상기 탭을 지지하는 현수 리드를 갖고, 상기 현수 리드 상에 형성된 금속 도금막의 탭측 단부의 두께가, 상기 리 드 상에 형성된 금속 도금막보다 얇게 형성되고, 또한 상기 현수 리드 상의 금속 도금막의 탭측 단부의 두께가 이와 반대측 단부의 두께보다 얇게 형성된 리드 프레임을 준비하는 공정과,

(b) 상기 (a) 공정 후, 상기 탭 상에 반도체 칩을 탑재하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 금속 도금막의 재료는 은인 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 현수 리드는, 그 상기 금속 도금막이 형성된 부위에 절곡부를 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 현수 리드 상에 형성된 상기 금속 도금막의 탭측 단부는, 상기 반도체 칩의 단부에 평면적으로 겹친 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
(a) 탭과, 그 주위에 배치된 복수의 리드와, 상기 탭을 지지하는 현수 리드를 갖고, 상기 현수 리드에 있어서의 상기 탭의 칩 탑재면에 연결되는 제1 주요면과, 상기 탭의 상기 칩 탑재면이 같은 높이로 형성되고, 또한 상기 현수 리드 상에 형성된 금속 도금막의 탭측 단부가, 상기 제1 주요면에 형성된 오목부에 배치된 리 드 프레임을 준비하는 공정과,

(b) 상기 (a) 공정 후, 상기 탭 상에 반도체 칩을 탑재하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제14항에 있어서, 상기 금속 도금막은 은 도금인 것을 특징으로 하는 반도체 장치의 제조 방법.
제14항에 있어서, 상기 탭의 면적은, 상기 반도체 칩의 이면의 면적보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
제14항에 있어서, 상기 현수 리드 상에 형성된 상기 금속 도금막의 탭측 단부는, 상기 반도체 칩의 단부에 평면적으로 겹친 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
제14항에 있어서, 상기 (b) 공정에서, 상기 반도체 칩을 그 흡착면이 테이퍼를 갖는 콜릿에 의해 다이 본드재를 통해 상기 탭에 압박하여 상기 탭에 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제14항에 있어서, 상기 (b) 공정 후, 상기 반도체 칩을 수지 밀봉하여 수지로 이루어지는 밀봉체를 형성하는 공정을 갖고, 상기 밀봉체를 형성할 때에, 상기 밀봉체의 이면에 상기 탭의 일부가 노출되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.