JP2812313B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2812313B2
JP2812313B2 JP8204746A JP20474696A JP2812313B2 JP 2812313 B2 JP2812313 B2 JP 2812313B2 JP 8204746 A JP8204746 A JP 8204746A JP 20474696 A JP20474696 A JP 20474696A JP 2812313 B2 JP2812313 B2 JP 2812313B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor element
cavity
package
collet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8204746A
Other languages
English (en)
Other versions
JPH1050737A (ja
Inventor
氏家正人
大森英治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8204746A priority Critical patent/JP2812313B2/ja
Priority to DE19733416A priority patent/DE19733416A1/de
Priority to KR1019970037090A priority patent/KR19980018322A/ko
Publication of JPH1050737A publication Critical patent/JPH1050737A/ja
Application granted granted Critical
Publication of JP2812313B2 publication Critical patent/JP2812313B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Packaging Frangible Articles (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体素子を搭載するパッケージを有する半導体装
置に関する。
【０００２】
【従来の技術】従来の半導体装置の一例を図７に示す。
図７は、ＰＧＡ（Pin Grid Array）と呼ばれるセラミッ
クパッケージの上面図で、説明のためセラミックパッケ
ージを封止するキャップは取り外してある。セラミック
パッケージ３のキャビティ１１に半導体素子１が搭載さ
れている。半導体素子１上の電極（図示せず）は、ボン
ディングワイヤー２により電極パット９と電気的に接続
されている。
【０００３】ＰＧＡ型半導体装置のスルーホール実装に
おいて、例えばウエーブソルダリング工法により実装中
のプリント基板表面側と裏表面側で温度差が生じ、その
結果、プリント基板が反りパッケージに応力が発生す
る。その応力によりキャビティ１１の四隅に応力が集中
しパッケージクラックを招く。そのキャビティ１１の四
隅に応力が集中するのを防止するために、セラミックパ
ッケージ３のキャビティ１１の四隅には、半径Ｒ０.４
〜０.８mm程度のコーナ部４０が設けられている。
【０００４】近年、半導体素子の高密度化が要求され、
寸法上の高集積化のみならず、半導体素子の高速化特性
の向上も要求されている。特に、ＰＧＡ型半導体装置に
多く見られるマイクロプロセッサにおいては、動作周波
数の高速化がとみに要求されている。
【０００５】ところが、従来例で示した半導体装置で
は、キャビティ１１とほぼ同一サイズの半導体素子１を
そのキャビティ１１に設けようとすると半導体素子１の
角に欠けが生じる。したがって、その欠けを防止するた
めに、キャビティ１１は、半導体素子１のサイズと余裕
をもって形成されている。そのため、電極パット９と半
導体素子１との距離が大きくなり、すなわち、それらを
接続するボンディングワイヤ２が長くなる。従って、ボ
ンディングワイヤの有するインダクタンス成分が大きく
なり、高周波では動作できないという問題を生じてい
た。
【０００６】この問題点を解決する装置が特開昭６３ー
２３１９３８号公報に記載されている。図８は、その半
導体装置の斜視図である。半導体装置は、Ｘ方向が半導
体素子１よりもわずかに広く、Ｙ方向が半導体素子１よ
りもはるかに広い溝１１、１２を有するパッケージ３
で、電極パット９が図示のとおり設けられた構成であ
る。この構成により、電極パットと半導体チップとの前
述の湾曲Ｒに関係なく距離を短くでき、インダクタンス
成分を小さくできる。
【０００７】
【発明が解決しようとする課題】しかしながら、図７に
記載の半導体装置は、半導体素子１をパッケージにマウ
ントしたときの隙間が広いために、位置ずれを生じやす
い。また、図８に記載の半導体装置は、Ｙ方向で十分溝
が広いためＹ方向にマウントずれを生じ、そのため電極
パットと半導体素子の位置ずれが生じやすい。したがっ
て、どの装置もボンディングワイヤ長にバラツキが生じ
インダクタンスがばらつくという問題を有していた。
【０００８】また、図７に記載の半導体装置は、前述の
隙間が広いためにワイヤ長が長くボンディングワイヤの
インダクタンス成分が大きいという問題があった。図８
に記載の半導体装置であっても、ボンディングワイヤの
インダクタンスを小さくできるのはＸ方向だけであり、
Ｙ方向には電極パットすら設けることができない。した
がって、従来の半導体装置では、Ｘ方向及びＹ方向でボ
ンディングワイヤのインダクタンスを小さくすることが
できないという問題を有していた。
【０００９】本発明の目的は、マウントずれが生じにく
い半導体装置を提供することにある。
【００１０】本発明の更なる目的は、ボンディングワイ
ヤのインダクタンスのバラツキを小さくできる半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子を搭載するキャビティの四隅がコーナ形状で
あるパッケージを有する半導体装置において、キャビテ
ィの少なくとも１つの隅に切り込み部が設けられ、半導
体装置は、パッケージの切り込み部を構成する隣り合う
２辺に接するように搭載されていることを特徴とする。
【００１２】上述の構成により、半導体素子をその隅を
構成するパッケージの２辺に設置することができ、半導
体素子を安定にマウントすることができる。
【００１３】
【発明の実施の形態】本発明の前記並び他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【００１４】図１は、本発明の第１の実施の形態を示す
図面であって、図１（ａ）は半導体装置の上面図、図１
（ｂ）は半導体装置の側面図である。上面図において、
半導体装置には説明上キャップを設けられてないが完成
品は、当然のごとくキャップが設けられている。半導体
装置は、ＰＧＡの場合、６２ピン〜５２６ピン等があ
り、そのパッケージ３のサイズは、３.５〜５.５mm四方
である。本発明の半導体装置は、第１のキャビティ１０
と第１のキャビティの中央部に設けられた第２のキャビ
ティ１１を有するセラミックパッケージを有する。第１
のキャビティ１０に面したパッケージの上面部に電極パ
ット９が設けられている。第２のキャビティの四隅に
は、コーナ形状を有するコーナ部が設けられており、そ
の四隅の一つに切り込み部７が設けられている。切り込
み部７は、金型の打ち抜きにより形成される。半導体素
子１は、その切り込み部７を形成する２辺に接するよう
に第２のキャビティ１１内に設けられている。半導体素
子１上の電極パット（図示せず）は、ボンディングワイ
ヤ２を介して電気的に電極パット９に接続されている。
ボンディングワイヤ２は、例えば、φ３０μｍ程度のア
ルミー１％Ｓｉ線や金線である。半導体素子１は、第２
のキャビティ１１の底部に、銀ーエポキシ樹脂ペースト
接着剤やＡｕーＳｉにより固着される。また、第２キャ
ビティ１１は、その中心位置４１をセラミックパッケー
ジ３の中心位置４０から偏心して設けられている。半導
体素子１の中心位置と四辺の電極パット９群の中心位置
はセラミックパッケージ３の中心位置４０と同一であ
る。半導体素子１と第２のキャビティ１１の壁面との隙
間の間隔は、０.６mm以下である。
【００１５】以上の形状を有するパッケージを設けるこ
とにより、半導体素子１を切り込み部７を形成する２辺
と接触して設けることができる。このため半導体素子の
マウントを安定させ、ワイヤ長のバラツキが減少させる
ことができる。
【００１６】図２は、本発明の第２の実施の形態を示す
図面である。
【００１７】本発明のセラミックパッケージ３は、キャ
ビティーの中心位置をセラミックパッケージの中心位置
４０と同一にし、半導体素子１の中心位置および電極パ
ット９群の中心位置を位置４２に偏心させたものであ
る。他の構成は図１と同一のため説明を省略する。
【００１８】図３は、半導体装置の参考例を示す図面で
ある。図３（Ａ）は、半導体装置の上面図であり、図３
（Ｂ）は、切り込み部７の一例の拡大図であり、図３
（Ｃ）は、半導体装置の側面図である。
【００１９】パッケージ３の内部には、第１のキャビテ
ィ１０が設けられている。さらに、その第１のキャビテ
ィ１０の底部の中央部には第２のキャビティ１１が設け
られている。第１のキャビティ１０の底部には、電極パ
ット９が４方向に設けられている。半導体素子１上に設
けられた電極パット（図示せず）と電極パット９とがボ
ンディングワイヤ２により電気的に接続される。電極パ
ット９は、外部電極４とパッケージ３内に設けられたコ
ンタクトホール（図示せず）を介して電気的に接続され
ている。キャップ５は、セラミックや金属からなり、低
融点ガラスやエポキシ樹脂接着剤にてセラミックパッケ
ージ３を封止している。
【００２０】第１のキャビティ１０の四隅はコーナ形状
で形成されている。第２のキャビティ１１の四隅には、
切り込み部７が設けられている。切り込み部７は、その
幅を特に限定しないが、その終端部分は図３（ｂ）に示
すとおり半径Ｒ０.４mm以上の曲率のコーナ形状である
コーナ部４０が設けられている。その曲率により半導体
装置の組立工程や基板への実装時に発生するパッケージ
クラック不良が防止される。また、切り込み部７によ
り、第２のキャビティ部１１の寸法とほぼ同一サイズの
半導体素子１が搭載可能となる。
【００２１】上記構成により、Ｘ方向およびＹ方向もボ
ンディングワイヤ２を従来より短くすることが可能とな
り、ワイヤによるインダクタンスを小さくし、半導体装
置の高速動作が可能である。実際、従来のセラミックＡ
ｌ線ボンディングにおいて、その半導体素子１の電極パ
ットから電極パット９までの距離Ｂ（以下ワイヤ長と記
す）は、コーナ部のため０.９mm以上である。なお、ワ
イヤ長が０.９mmのとき、距離Ａは約０.５mmである。そ
のワイヤ長で設けられたボンディングワイヤ２は、ワイ
ヤのインダクタンスが高くなり、その結果、２００Ｍｚ
を越えるような周波数では動作できない。そこで、本願
発明によりワイヤ長を０.９mm未満、特に、０.７mm以下
（距離Ａは、０.３mm以下）にすることにより、その特
性をよくすることができた。ただ、距離Ａは、無制限に
狭くできる訳ではなく、セラミックパッケージの形成時
の変形を考慮しある程度の幅は最小限必要である。その
最小幅はおおよそ０.２mmである。
【００２２】パッケージに半導体素子を搭載する際に、
その半導体素子をハンドリングする治具としては、コレ
ットが使用される。従来のコレットはテーパ部を有し、
そのテーパ部のつめ幅Ｃが図９（ａ）に示すとおりに設
けられていた。そして、そのテーパ部で図９（ｂ）に示
すとおりに半導体素子１を固定していた。
【００２３】しかしながら、本願発明の半導体装置で
は、半導体装置１とパッケージ３との隙間は従来例に比
べかなり狭くなっており、従来のコレットを使用して半
導体装置をパッケージに搭載できないという問題点を生
じる。
【００２４】図４は、本発明のセラミックパッケージに
適用する半導体素子搭載用コレットを示す図面である。
図４（ａ）は半導体素子搭載用コレットの下面図、図４
（ｂ）は半導体素子搭載用コレットの側面図、図４
（ｃ）は半導体素子搭載用コレットの斜視図である。
【００２５】半導体素子搭載用コレットの底面部２３の
中央部には穴２２が、四隅にはテーパ部２１が設けられ
ている。穴２２は、半導体素子１を真空吸着のために使
用される。テーパ部２１は、１〜５mm幅のつめ幅Ｃを有
する。また、テーパ部２１は、コレットの底面に対しコ
レット中央から外部にかけて斜面を有している。半導体
素子１を四隅のテーパ部２１で固定される。
【００２６】図５は、本発明はセラミックパッケージに
半導体素子を搭載する方法を示す図面である。
【００２７】図５（ａ）に示すように、セラミックパッ
ケージ３の第１のキャビティ１０の４辺には、所望の数
の電極パット９がそれぞれ設けられている。マルチニー
ドル（図示せず）を用いＡｇペースト３１を第２のキャ
ビティ１１の底部に塗布する。次に、図４で示したコレ
ット２０を用い真空吸着により半導体素子１をコレット
の四隅のテーパ部２１に掛けてハンドリングし、図５
（ｂ）に示すように、半導体素子１を第２キャビティ１
１の底部に運ぶ。そして、図５（ｃ）に示すように、矢
印の方向にスクラブと呼ばれるこすりつけを行う。スク
ラブの際の振幅は、０.５〜１.０mmである。これによ
り、Ａｇペースト３１を押し拡げ、半導体素子１を第２
キャビティ部の底部に接着する。このスクラブにより、
半導体素子１とセラミックパッケージ３との間でボイド
（図示せず）と呼ばれる気泡の発生を防止し、半導体素
子１の放熱性を高めることができる。
【００２８】本発明のコレットは、本発明のパッケージ
に切り込み部を有しており、その切り込み部を積極的に
使用するものである。このコレットにより、半導体素子
１との間隔がほとんどないようなパッケージにおいても
半導体素子１をキャビティにハンドリングできる。
【００２９】なお、図１の位置に半導体素子１を設ける
場合には、図４記載のコレットを使用して第２のキャビ
ティ１１の中央部に設置し、別の治具（図示せず）を使
用して図１の示す位置に移動させて設置する。
【００３０】本発明は、前述した実施例に限定されな
く、発明のスコープが変わらない限り変更は可能であ
る。例えば、本発明は、セラミックパッケージに限定す
ることなく、どんなパッケージにも適用可能である。し
かしながら、セラミックパッケージは、熱を加えて組み
立てるために、応力が他のパッケージに比べ応力が発生
しやすい。したがって、セラミックパッケージの四隅に
コーナ部を有した切り込み部を設けることはより意味が
ある。また、半導体素子１と電極パット９の位置が異な
っていても本発明の効果を損なうことはないが、それら
の位置が同一であるのがより良い効果を得ることができ
るのは明らかである。また、本発明のコレットは、コレ
ットの四隅にテーパ部を設けたが、四隅に限定する必要
はなく、四辺の各々につめの幅が１〜５mmであるテーパ
部を設けても良い（図６参照）。ただし、このコレット
に使用されるパッケージは、このテーパ部に対応する切
り込み部を有していなければならないのは明らかであ
る。
【００３１】
【発明の効果】以上のように、本発明の装置は、半導体
素子を安定にマウントすることができる。また、本発明
の装置は、半導体素子とパッケージとの間のボンディン
グワイヤ長のバラツキを低減することができる。したが
って、半導体素子の高周波駆動も可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の半導体装置を示す図
面であって、図１（ａ）は半導体装置の上面図、図１
（ｂ）は半導体装置の側面図である。
【図２】 本発明の第２の実施例の半導体装置を示す上
面図である。
【図３】 参考例の半導体装置を示す図面であって、図
３（ａ）はその半導体装置の上面図、図３（ｂ）は切り
込み部の拡大図、図３（ｃ）はその半導体装置の側面図
である。
【図４】 本発明に用いる半導体素子搭載用コレットを
示す図面であって、図４（ａ）はそのコレットの下面
図、図４（ｂ）はそのコレットの側面図、図４（ｃ）は
そのコレットの斜視図である。
【図５】 本発明の第１実施例の半導体装置に半導体素
子の搭載を説明する工程図である。
【図６】 本発明の第２実施例に用いる半導体素子搭載
用コレットを示す図面であって、図６（ａ）はそのコレ
ットの底面図、図６（ｂ）はそのコレットの側面図であ
る。
【図７】 従来の半導体装置を示す上面図である。
【図８】 従来の半導体装置を示す斜視図である。
【図９】 従来の半導体素子搭載用コレットを示す図面
であって、図９（ａ）はそのコレットの斜視図、図９
（ｂ）はそのコレットの側面図である。
【符号の説明】
１ 半導体素子 ２ ボンディングワイヤ ３ パッケージ ４ 外部電極 ５ キャップ ６ 封止剤 ７ 切り込み部 ８ 接着剤 ９ 電極パット １０ 第１のキャビティ １１ 第２のキャビティ ２０ コレット ２１ テーパ部 ２２ 穴 ３１ 銀ペースト ４０ パッケージの中心位置 ４１ 第２のキャビティの中心位置 ４２ 半導体素子および電極パット群の中心位置
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/52 B65D 85/86 H01L 21/58 H01L 21/68 H01L 23/00 - 23/26

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子を搭載するキャビティの四隅
    がコーナ形状であるパッケージを有する半導体装置にお
    いて、前記キャビティの少なくとも１つの隅に切り込み
    部が設けられ、前記半導体装置は、前記パッケージの前
    記切り込み部を構成する隣り合う２辺に接するように搭
    載されていることを特徴とする半導体装置。
  2. 【請求項２】 前記キャビティがその中心位置をパッケ
    ージの中心位置から偏心して設けられていることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 前記キャビティ周囲の外部に設けられた
    電極パット群がその中心位置をパッケージの中心位置か
    ら偏心して設けられていることを特徴とする請求項１記
    載の半導体装置。
JP8204746A 1996-08-02 1996-08-02 半導体装置 Expired - Fee Related JP2812313B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8204746A JP2812313B2 (ja) 1996-08-02 1996-08-02 半導体装置
DE19733416A DE19733416A1 (de) 1996-08-02 1997-08-01 Packung zum Verkleinern der mit einem Halbleiterchip verbundenen Parasitärinduktivität und Montagewerkzeug für deren Zusammenbau
KR1019970037090A KR19980018322A (ko) 1996-08-02 1997-08-02 반도체 칩에 결합된 기생 인덕턴스를 줄이기 위한 패키지와 패키지와 반도체 칩간의 조립에 사용된 콜레트

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8204746A JP2812313B2 (ja) 1996-08-02 1996-08-02 半導体装置

Publications (2)

Publication Number Publication Date
JPH1050737A JPH1050737A (ja) 1998-02-20
JP2812313B2 true JP2812313B2 (ja) 1998-10-22

Family

ID=16495650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8204746A Expired - Fee Related JP2812313B2 (ja) 1996-08-02 1996-08-02 半導体装置

Country Status (3)

Country Link
JP (1) JP2812313B2 (ja)
KR (1) KR19980018322A (ja)
DE (1) DE19733416A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594888B (en) * 2001-09-05 2004-06-21 Hitachi Ltd Semiconductor device and manufacturing method thereof and wireless communication device
JP4624170B2 (ja) * 2005-04-25 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102013214486A1 (de) * 2013-07-24 2015-01-29 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314345A (en) * 1976-07-26 1978-02-08 Mitsubishi Electric Corp Stability decision method of associated system
JPH02146431U (ja) * 1989-05-15 1990-12-12
JPH03214643A (ja) * 1990-01-19 1991-09-19 Hitachi Ltd 真空吸着治具
JPH0465439U (ja) * 1990-10-17 1992-06-08

Also Published As

Publication number Publication date
KR19980018322A (ko) 1998-06-05
DE19733416A1 (de) 1998-02-05
JPH1050737A (ja) 1998-02-20

Similar Documents

Publication Publication Date Title
JP4412439B2 (ja) メモリモジュール及びその製造方法
US6410979B2 (en) Ball-grid-array semiconductor device with protruding terminals
US20030001289A1 (en) Resin-sealed semiconductor device and manufacturing method thereof
JPH05206314A (ja) 半導体装置
JP2000307049A (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
KR100274854B1 (ko) 반도체장치 및 반도체장치용 리이드프레임
JP2812313B2 (ja) 半導体装置
JP2971449B2 (ja) 半導体装置、その製造方法及び半導体装置のリードフレーム
JPH06244304A (ja) リードレスチップキャリアパッケージ
JP2772828B2 (ja) ダイボンディング方法
KR200169583Y1 (ko) 볼 그리드 어레이 패키지
JP2001077266A (ja) 樹脂封止型半導体装置の製造方法
JPH05315540A (ja) 半導体装置
JP2001127244A (ja) マルチチップ半導体装置およびその製造方法
JPH0366150A (ja) 半導体集積回路装置
JPH05211250A (ja) 樹脂封止型半導体装置
JPH08250545A (ja) 半導体装置およびその製造方法
JP2000277559A (ja) 半導体パッケージ及びその製造方法
JP2611672B2 (ja) 混成集積回路装置
JPH0287654A (ja) 表面実装型半導体装置
KR100649443B1 (ko) 노출된 와이어를 갖는 반도체 칩 패키지와 그 반도체 칩패키지가 기판에 부착된 구조
JPH02202042A (ja) 樹脂封止型半導体装置
JPH0543294B2 (ja)
JP3024517B2 (ja) 半導体装置及びその製造方法
JPH10242362A (ja) リードフレーム、半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980707

LAPS Cancellation because of no payment of annual fees