JPH1050737A - 半導体装置及び半導体素子搭載用コレット - Google Patents
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Abstract
(57)【要約】
【課題】 従来のパッケージでは、多ピン化に対応した
ままボンディングワイヤの長さを短くすることができな
いという問題を有していた。 【解決手段】 本発明の半導体装置は、半導体素子1を
搭載するキャビティ11の少なくとも一つの隅に切り込
み部7を有することを特徴とする。本発明の半導体素子
搭載用コレットは、ハンドリングするテーパがその底面
部のコーナーのみに設けられていることを特徴とする。
ままボンディングワイヤの長さを短くすることができな
いという問題を有していた。 【解決手段】 本発明の半導体装置は、半導体素子1を
搭載するキャビティ11の少なくとも一つの隅に切り込
み部7を有することを特徴とする。本発明の半導体素子
搭載用コレットは、ハンドリングするテーパがその底面
部のコーナーのみに設けられていることを特徴とする。
Description
【発明の属する技術分野】本発明は半導体装置および半
導体素子搭載用コレットに関し、特に半導体素子を搭載
するパッケージを有する半導体装置およびその半導体素
子をパッケージに搭載するための半導体素子搭載用コレ
ットに関する。
導体素子搭載用コレットに関し、特に半導体素子を搭載
するパッケージを有する半導体装置およびその半導体素
子をパッケージに搭載するための半導体素子搭載用コレ
ットに関する。
【0001】
【従来の技術】従来の半導体装置の一例を図7に示す。
図7は、PGA(Pin Grid Array)と呼ばれるセラミッ
クパッケージの上面図で、説明のためセラミックパッケ
ージを封止するキャップは取り外してある。セラミック
パッケージ3のキャビティ11に半導体素子1が搭載さ
れている。半導体素子1上の電極(図示せず)は、ボン
ディングワイヤー2により電極パット4と電気的に接続
されている。
図7は、PGA(Pin Grid Array)と呼ばれるセラミッ
クパッケージの上面図で、説明のためセラミックパッケ
ージを封止するキャップは取り外してある。セラミック
パッケージ3のキャビティ11に半導体素子1が搭載さ
れている。半導体素子1上の電極(図示せず)は、ボン
ディングワイヤー2により電極パット4と電気的に接続
されている。
【0002】PGA型半導体装置のスルーホール実装に
おいて、例えばウエーブソルダリング工法により実装中
のプリント基板表面側と裏表面側で温度差が生じ、その
結果、プリント基板が反りパッケージに応力が発生す
る。その応力によりキャビティ11の四隅に応力が集中
しパッケージクラックを招く。そのキャビティ11の四
隅に応力が集中するのを防止するために、セラミックパ
ッケージ3のキャビティ11の四隅には、半径R0.4
〜0.8mm程度のコーナ部40が設けられている。
おいて、例えばウエーブソルダリング工法により実装中
のプリント基板表面側と裏表面側で温度差が生じ、その
結果、プリント基板が反りパッケージに応力が発生す
る。その応力によりキャビティ11の四隅に応力が集中
しパッケージクラックを招く。そのキャビティ11の四
隅に応力が集中するのを防止するために、セラミックパ
ッケージ3のキャビティ11の四隅には、半径R0.4
〜0.8mm程度のコーナ部40が設けられている。
【0003】近年、半導体素子の高密度化が要求され、
寸法上の高集積化のみならず、半導体素子の高速化特性
の向上も要求されている。特に、PGA型半導体装置に
多く見られるマイクロプロセッサにおいては、動作周波
数の高速化がとみに要求されている。
寸法上の高集積化のみならず、半導体素子の高速化特性
の向上も要求されている。特に、PGA型半導体装置に
多く見られるマイクロプロセッサにおいては、動作周波
数の高速化がとみに要求されている。
【0004】ところが、従来例で示した半導体装置で
は、キャビティ11とほぼ同一サイズの半導体素子1を
そのキャビティ11に設けようとすると半導体素子1の
角に欠けが生じる。したがって、その欠けを防止するた
めに、キャビティ11は、半導体素子1のサイズと余裕
をもって形成されている。そのため、電極パット9と半
導体素子1との距離が大きくなり、すなわち、それらを
接続するボンディングワイヤ2が長くなる。従って、ボ
ンディングワイヤの有するインダクタンス成分が大きく
なり、高周波では動作できないという問題を生じてい
た。
は、キャビティ11とほぼ同一サイズの半導体素子1を
そのキャビティ11に設けようとすると半導体素子1の
角に欠けが生じる。したがって、その欠けを防止するた
めに、キャビティ11は、半導体素子1のサイズと余裕
をもって形成されている。そのため、電極パット9と半
導体素子1との距離が大きくなり、すなわち、それらを
接続するボンディングワイヤ2が長くなる。従って、ボ
ンディングワイヤの有するインダクタンス成分が大きく
なり、高周波では動作できないという問題を生じてい
た。
【0005】この問題点を解決する装置が特開昭63ー
231938号公報に記載されている。図8は、その半
導体装置の斜視図である。半導体装置は、X方向が半導
体素子1よりもわずかに広く、Y方向が半導体素子1よ
りもはるかに広い溝11、12を有するパッケージ3
で、電極パット9が図示のとおり設けられた構成であ
る。この構成により、電極パットと半導体チップとの前
述の湾曲Rに関係なく距離を短くでき、インダクタンス
成分を小さくできる。
231938号公報に記載されている。図8は、その半
導体装置の斜視図である。半導体装置は、X方向が半導
体素子1よりもわずかに広く、Y方向が半導体素子1よ
りもはるかに広い溝11、12を有するパッケージ3
で、電極パット9が図示のとおり設けられた構成であ
る。この構成により、電極パットと半導体チップとの前
述の湾曲Rに関係なく距離を短くでき、インダクタンス
成分を小さくできる。
【0006】
【発明が解決しようとする課題】しかしながら、図7に
記載の半導体装置は、半導体素子1をパッケージにマウ
ントしたときの隙間が広いために、位置ずれを生じやす
い。また、図8に記載の半導体装置は、Y方向で十分溝
が広いためY方向にマウントずれを生じ、そのため電極
パットと半導体素子の位置ずれが生じやすい。したがっ
て、どの装置もボンディングワイヤ長にバラツキが生じ
インダクタンスがばらつくという問題を有していた。
記載の半導体装置は、半導体素子1をパッケージにマウ
ントしたときの隙間が広いために、位置ずれを生じやす
い。また、図8に記載の半導体装置は、Y方向で十分溝
が広いためY方向にマウントずれを生じ、そのため電極
パットと半導体素子の位置ずれが生じやすい。したがっ
て、どの装置もボンディングワイヤ長にバラツキが生じ
インダクタンスがばらつくという問題を有していた。
【0007】また、図7に記載の半導体装置は、前述の
隙間が広いためにワイヤ長が長くボンディングワイヤの
インダクタンス成分が大きいという問題があった。図8
に記載の半導体装置であっても、ボンディングワイヤの
インダクタンスを小さくできるのはX方向だけであり、
Y方向には電極パットすら設けることができない。した
がって、従来の半導体装置では、X方向及びY方向でボ
ンディングワイヤのインダクタンスを小さくすることが
できないという問題を有していた。
隙間が広いためにワイヤ長が長くボンディングワイヤの
インダクタンス成分が大きいという問題があった。図8
に記載の半導体装置であっても、ボンディングワイヤの
インダクタンスを小さくできるのはX方向だけであり、
Y方向には電極パットすら設けることができない。した
がって、従来の半導体装置では、X方向及びY方向でボ
ンディングワイヤのインダクタンスを小さくすることが
できないという問題を有していた。
【0008】本発明の目的は、マウントずれが生じにく
い半導体装置を提供することにある。
い半導体装置を提供することにある。
【0009】本発明の更なる目的は、X方向およびY方
向でもボンディングワイヤの長さを短くし、そのボンデ
ィングワイヤのインダクタンスを小さくできる半導体装
置を提供することにある。
向でもボンディングワイヤの長さを短くし、そのボンデ
ィングワイヤのインダクタンスを小さくできる半導体装
置を提供することにある。
【0010】本発明のより更なる目的は、本発明の半導
体装置に使用されるコレットを提供することにある。
体装置に使用されるコレットを提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子を搭載するキャビティの四隅がコーナ形状で
あるパッケージを有する半導体装置において、キャビテ
ィの少なくとも1つの隅に切り込み部が設けられている
ことを特徴とする。
半導体素子を搭載するキャビティの四隅がコーナ形状で
あるパッケージを有する半導体装置において、キャビテ
ィの少なくとも1つの隅に切り込み部が設けられている
ことを特徴とする。
【0012】本発明の別の半導体装置は、切り込み部が
キャビティの四隅に設けられていることを特徴とする。
キャビティの四隅に設けられていることを特徴とする。
【0013】本発明の半導体素子搭載用コレットは、底
面部を形成する各辺に少なくとも一つのテーパ部を有
し、テーパ部で半導体素子を固定することを特徴とす
る。
面部を形成する各辺に少なくとも一つのテーパ部を有
し、テーパ部で半導体素子を固定することを特徴とす
る。
【0014】上述のキャビティの少なくとも一つの隅に
切り込み部が設けられたパッケージを設けることによ
り、半導体素子をその隅を構成するパッケージの2辺に
設置することができ、半導体素子を安定にマウントする
ことができる。
切り込み部が設けられたパッケージを設けることによ
り、半導体素子をその隅を構成するパッケージの2辺に
設置することができ、半導体素子を安定にマウントする
ことができる。
【0015】また、切り込み部をキャビティの四隅に設
けることにより、コーナ部分を考慮せずに半導体素子を
設置することができる。したがって、半導体素子とパッ
ケージと隙間を従来より狭くできボンディングワイヤを
短くすることができる。当然、その隙間が従来例よりも
狭くできるので、X方向およびY方向においても安定し
てマウントすることができる。
けることにより、コーナ部分を考慮せずに半導体素子を
設置することができる。したがって、半導体素子とパッ
ケージと隙間を従来より狭くできボンディングワイヤを
短くすることができる。当然、その隙間が従来例よりも
狭くできるので、X方向およびY方向においても安定し
てマウントすることができる。
【0016】
【発明の実施の形態】本発明の前記並び他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【0017】図1は、本発明の第1の実施の形態を示す
図面であって、図1(a)は半導体装置の上面図、図1
(b)は半導体装置の側面図である。上面図において、
半導体装置には説明上キャップを設けられてないが完成
品は、当然のごとくキャップが設けられている。半導体
装置は、PGAの場合、62ピン〜526ピン等があ
り、そのパッケージ3のサイズは、3.5〜5.5mm四方
である。本発明の半導体装置は、第1のキャビティ10
と第1のキャビティの中央部に設けられた第2のキャビ
ティ11を有するセラミックパッケージを有する。第1
のキャビティ10に面したパッケージの上面部に電極パ
ット9が設けられている。第2のキャビティの四隅に
は、コーナ形状を有するコーナ部が設けられており、そ
の四隅の一つに切り込み部7が設けられている。切り込
み部7は、金型の打ち抜きにより形成される。半導体素
子1は、その切り込み部7を形成する2辺に接するよう
に第2のキャビティ11内に設けられている。半導体素
子1上の電極パット(図示せず)は、ボンディングワイ
ヤ2を介して電気的に電極パット9に接続されている。
ボンディングワイヤ2は、例えば、φ30μm程度のア
ルミー1%Si線や金線である。半導体素子1は、第2
のキャビティ11の底部に、銀ーエポキシ樹脂ペースト
接着剤やAuーSiにより固着される。また、第2キャ
ビティ11は、その中心位置31をセラミックパッケー
ジ3の中心位置30から偏心して設けられている。半導
体素子1の中心位置と四辺の電極パット9群の中心位置
はセラミックパッケージ3の中心位置30と同一であ
る。半導体素子1と第2のキャビティ11の壁面との隙
間の間隔は、0.6mm以下である。
図面であって、図1(a)は半導体装置の上面図、図1
(b)は半導体装置の側面図である。上面図において、
半導体装置には説明上キャップを設けられてないが完成
品は、当然のごとくキャップが設けられている。半導体
装置は、PGAの場合、62ピン〜526ピン等があ
り、そのパッケージ3のサイズは、3.5〜5.5mm四方
である。本発明の半導体装置は、第1のキャビティ10
と第1のキャビティの中央部に設けられた第2のキャビ
ティ11を有するセラミックパッケージを有する。第1
のキャビティ10に面したパッケージの上面部に電極パ
ット9が設けられている。第2のキャビティの四隅に
は、コーナ形状を有するコーナ部が設けられており、そ
の四隅の一つに切り込み部7が設けられている。切り込
み部7は、金型の打ち抜きにより形成される。半導体素
子1は、その切り込み部7を形成する2辺に接するよう
に第2のキャビティ11内に設けられている。半導体素
子1上の電極パット(図示せず)は、ボンディングワイ
ヤ2を介して電気的に電極パット9に接続されている。
ボンディングワイヤ2は、例えば、φ30μm程度のア
ルミー1%Si線や金線である。半導体素子1は、第2
のキャビティ11の底部に、銀ーエポキシ樹脂ペースト
接着剤やAuーSiにより固着される。また、第2キャ
ビティ11は、その中心位置31をセラミックパッケー
ジ3の中心位置30から偏心して設けられている。半導
体素子1の中心位置と四辺の電極パット9群の中心位置
はセラミックパッケージ3の中心位置30と同一であ
る。半導体素子1と第2のキャビティ11の壁面との隙
間の間隔は、0.6mm以下である。
【0018】以上の形状を有するパッケージを設けるこ
とにより、半導体素子1を切り込み部7を形成する2辺
と接触して設けることができる。このため半導体素子の
マウントを安定させ、ワイヤ長のバラツキが減少させる
ことができる。
とにより、半導体素子1を切り込み部7を形成する2辺
と接触して設けることができる。このため半導体素子の
マウントを安定させ、ワイヤ長のバラツキが減少させる
ことができる。
【0019】図2は、本発明の第2の実施の形態を示す
図面である。
図面である。
【0020】本発明のセラミックパッケージ3は、キャ
ビティーの中心位置をセラミックパッケージの中心位置
30と同一にし、半導体素子1の中心位置および電極パ
ット9群の中心位置を位置32に偏心させたものであ
る。他の構成は図1と同一のため説明を省略する。
ビティーの中心位置をセラミックパッケージの中心位置
30と同一にし、半導体素子1の中心位置および電極パ
ット9群の中心位置を位置32に偏心させたものであ
る。他の構成は図1と同一のため説明を省略する。
【0021】図3は、本発明の第3の実施の形態を示す
図面である。図3(A)は、半導体装置の上面図であ
り、図3(B)は、切り込み部7の一例の拡大図であ
り、図3(C)は、半導体装置の側面図である。
図面である。図3(A)は、半導体装置の上面図であ
り、図3(B)は、切り込み部7の一例の拡大図であ
り、図3(C)は、半導体装置の側面図である。
【0022】パッケージ3の内部には、第1のキャビテ
ィ10が設けられている。さらに、その第1のキャビテ
ィ10の底部の中央部には第2のキャビティ11が設け
られている。第1のキャビティ10の底部には、電極パ
ット9が4方向に設けられている。半導体素子1上に設
けられた電極パット(図示せず)と電極パット9とがボ
ンディングワイヤ2により電気的に接続される。電極パ
ット9は、外部電極4とパッケージ3内に設けられたコ
ンタクトホール(図示せず)を介して電気的に接続され
ている。キャップ5は、セラミックや金属からなり、低
融点ガラスやエポキシ樹脂接着剤にてセラミックパッケ
ージ3を封止している。
ィ10が設けられている。さらに、その第1のキャビテ
ィ10の底部の中央部には第2のキャビティ11が設け
られている。第1のキャビティ10の底部には、電極パ
ット9が4方向に設けられている。半導体素子1上に設
けられた電極パット(図示せず)と電極パット9とがボ
ンディングワイヤ2により電気的に接続される。電極パ
ット9は、外部電極4とパッケージ3内に設けられたコ
ンタクトホール(図示せず)を介して電気的に接続され
ている。キャップ5は、セラミックや金属からなり、低
融点ガラスやエポキシ樹脂接着剤にてセラミックパッケ
ージ3を封止している。
【0023】第1のキャビティ10の四隅はコーナ形状
で形成されている。第2のキャビティ11の四隅には、
切り込み部7が設けられている。切り込み部7は、その
幅を特に限定しないが、その終端部分は図1(b)に示
すとおり半径R0.4mm以上の曲率のコーナ形状である
コーナ部40が設けられている。その曲率により半導体
装置の組立工程や基板への実装時に発生するパッケージ
クラック不良が防止される。また、切り込み部7によ
り、第2のキャビティ部11の寸法とほぼ同一サイズの
半導体素子1が搭載可能となる。
で形成されている。第2のキャビティ11の四隅には、
切り込み部7が設けられている。切り込み部7は、その
幅を特に限定しないが、その終端部分は図1(b)に示
すとおり半径R0.4mm以上の曲率のコーナ形状である
コーナ部40が設けられている。その曲率により半導体
装置の組立工程や基板への実装時に発生するパッケージ
クラック不良が防止される。また、切り込み部7によ
り、第2のキャビティ部11の寸法とほぼ同一サイズの
半導体素子1が搭載可能となる。
【0024】上記構成により、X方向およびY方向もボ
ンディングワイヤ2を従来より短くすることが可能とな
り、ワイヤによるインダクタンスを小さくし、半導体装
置の高速動作が可能である。実際、従来のセラミックA
l線ボンディングにおいて、その半導体素子1の電極パ
ットから電極パット9までの距離B(以下ワイヤ長と記
す)は、コーナ部のため0.9mm以上である。なお、ワ
イヤ長が0.9mmのとき、距離Aは約0.5mmである。そ
のワイヤ長で設けられたボンディングワイヤ2は、ワイ
ヤのインダクタンスが高くなり、その結果、200Mz
を越えるような周波数では動作できない。そこで、本願
発明によりワイヤ長を0.9mm未満、特に、0.7mm以下
(距離Aは、0.3mm以下)にすることにより、その特
性をよくすることができた。ただ、距離Aは、無制限に
狭くできる訳ではなく、セラミックパッケージの形成時
の変形を考慮しある程度の幅は最小限必要である。その
最小幅はおおよそ0.2mmである。
ンディングワイヤ2を従来より短くすることが可能とな
り、ワイヤによるインダクタンスを小さくし、半導体装
置の高速動作が可能である。実際、従来のセラミックA
l線ボンディングにおいて、その半導体素子1の電極パ
ットから電極パット9までの距離B(以下ワイヤ長と記
す)は、コーナ部のため0.9mm以上である。なお、ワ
イヤ長が0.9mmのとき、距離Aは約0.5mmである。そ
のワイヤ長で設けられたボンディングワイヤ2は、ワイ
ヤのインダクタンスが高くなり、その結果、200Mz
を越えるような周波数では動作できない。そこで、本願
発明によりワイヤ長を0.9mm未満、特に、0.7mm以下
(距離Aは、0.3mm以下)にすることにより、その特
性をよくすることができた。ただ、距離Aは、無制限に
狭くできる訳ではなく、セラミックパッケージの形成時
の変形を考慮しある程度の幅は最小限必要である。その
最小幅はおおよそ0.2mmである。
【0025】パッケージに半導体素子を搭載する際に、
その半導体素子をハンドリングする治具としては、コレ
ットが使用される。従来のコレットはテーパ部を有し、
そのテーパ部のつめ幅Cが図9(a)に示すとおりに設
けられていた。そして、そのテーパ部で図9(b)に示
すとおりに半導体素子1を固定していた。
その半導体素子をハンドリングする治具としては、コレ
ットが使用される。従来のコレットはテーパ部を有し、
そのテーパ部のつめ幅Cが図9(a)に示すとおりに設
けられていた。そして、そのテーパ部で図9(b)に示
すとおりに半導体素子1を固定していた。
【0026】しかしながら、本願発明の半導体装置で
は、半導体装置1とパッケージ3との隙間は従来例に比
べかなり狭くなっており、従来のコレットを使用して半
導体装置をパッケージに搭載できないという問題点を生
じる。
は、半導体装置1とパッケージ3との隙間は従来例に比
べかなり狭くなっており、従来のコレットを使用して半
導体装置をパッケージに搭載できないという問題点を生
じる。
【0027】図4は、本発明のセラミックパッケージに
適用する半導体素子搭載用コレットを示す図面である。
図4(a)は半導体素子搭載用コレットの下面図、図4
(b)は半導体素子搭載用コレットの側面図、図4
(c)は半導体素子搭載用コレットの斜視図である。
適用する半導体素子搭載用コレットを示す図面である。
図4(a)は半導体素子搭載用コレットの下面図、図4
(b)は半導体素子搭載用コレットの側面図、図4
(c)は半導体素子搭載用コレットの斜視図である。
【0028】半導体素子搭載用コレットの底面部23の
中央部には穴22が、四隅にはテーパ部21が設けられ
ている。穴22は、半導体素子1を真空吸着のために使
用される。テーパ部21は、1〜5mm幅のつめ幅Cを有
する。また、テーパ部21は、コレットの底面に対しコ
レット中央から外部にかけて斜面を有している。半導体
素子1を四隅のテーパ部21で固定される。
中央部には穴22が、四隅にはテーパ部21が設けられ
ている。穴22は、半導体素子1を真空吸着のために使
用される。テーパ部21は、1〜5mm幅のつめ幅Cを有
する。また、テーパ部21は、コレットの底面に対しコ
レット中央から外部にかけて斜面を有している。半導体
素子1を四隅のテーパ部21で固定される。
【0029】図5は、本発明はセラミックパッケージに
半導体素子を搭載する方法を示す図面である。
半導体素子を搭載する方法を示す図面である。
【0030】図5(a)に示すように、セラミックパッ
ケージ3の第1のキャビティ10の4辺には、所望の数
の電極パット9がそれぞれ設けられている。マルチニー
ドル(図示せず)を用いAgペースト31を第2のキャ
ビティ11の底部に塗布する。次に、図4で示したコレ
ット20を用い真空吸着により半導体素子1をコレット
の四隅のテーパ部21に掛けてハンドリングし、図5
(b)に示すように、半導体素子1を第2キャビティ1
1の底部に運ぶ。そして、図5(c)に示すように、矢
印の方向にスクラブと呼ばれるこすりつけを行う。スク
ラブの際の振幅は、0.5〜1.0mmである。これによ
り、Agペースト31を押し拡げ、半導体素子1を第2
キャビティ部の底部に接着する。このスクラブにより、
半導体素子1とセラミックパッケージ3との間でボイド
(図示せず)と呼ばれる気泡の発生を防止し、半導体素
子1の放熱性を高めることができる。
ケージ3の第1のキャビティ10の4辺には、所望の数
の電極パット9がそれぞれ設けられている。マルチニー
ドル(図示せず)を用いAgペースト31を第2のキャ
ビティ11の底部に塗布する。次に、図4で示したコレ
ット20を用い真空吸着により半導体素子1をコレット
の四隅のテーパ部21に掛けてハンドリングし、図5
(b)に示すように、半導体素子1を第2キャビティ1
1の底部に運ぶ。そして、図5(c)に示すように、矢
印の方向にスクラブと呼ばれるこすりつけを行う。スク
ラブの際の振幅は、0.5〜1.0mmである。これによ
り、Agペースト31を押し拡げ、半導体素子1を第2
キャビティ部の底部に接着する。このスクラブにより、
半導体素子1とセラミックパッケージ3との間でボイド
(図示せず)と呼ばれる気泡の発生を防止し、半導体素
子1の放熱性を高めることができる。
【0031】本発明のコレットは、本発明のパッケージ
に切り込み部を有しており、その切り込み部を積極的に
使用するものである。このコレットにより、半導体素子
1との間隔がほとんどないようなパッケージにおいても
半導体素子1をキャビティにハンドリングできる。
に切り込み部を有しており、その切り込み部を積極的に
使用するものである。このコレットにより、半導体素子
1との間隔がほとんどないようなパッケージにおいても
半導体素子1をキャビティにハンドリングできる。
【0032】なお、図1の位置に半導体素子1を設ける
場合には、図4記載のコレットを使用して第2のキャビ
ティ11の中央部に設置し、別の治具(図示せず)を使
用して図1の示す位置に移動させて設置する。
場合には、図4記載のコレットを使用して第2のキャビ
ティ11の中央部に設置し、別の治具(図示せず)を使
用して図1の示す位置に移動させて設置する。
【0033】本発明は、前述した実施例に限定されな
く、発明のスコープが変わらない限り変更は可能であ
る。例えば、本発明は、セラミックパッケージに限定す
ることなく、どんなパッケージにも適用可能である。し
かしながら、セラミックパッケージは、熱を加えて組み
立てるために、応力が他のパッケージに比べ応力が発生
しやすい。したがって、セラミックパッケージの四隅に
コーナ部を有した切り込み部を設けることはより意味が
ある。また、半導体素子1と電極パット9の位置が異な
っていても本発明の効果を損なうことはないが、それら
の位置が同一であるのがより良い効果を得ることができ
るのは明らかである。また、本発明のコレットは、コレ
ットの四隅にテーパ部を設けたが、四隅に限定する必要
はなく、四辺の各々につめの幅が1〜5mmであるテーパ
部を設けても良い(図6参照)。ただし、このコレット
に使用されるパッケージは、このテーパ部に対応する切
り込み部を有していなければならないのは明らかであ
る。
く、発明のスコープが変わらない限り変更は可能であ
る。例えば、本発明は、セラミックパッケージに限定す
ることなく、どんなパッケージにも適用可能である。し
かしながら、セラミックパッケージは、熱を加えて組み
立てるために、応力が他のパッケージに比べ応力が発生
しやすい。したがって、セラミックパッケージの四隅に
コーナ部を有した切り込み部を設けることはより意味が
ある。また、半導体素子1と電極パット9の位置が異な
っていても本発明の効果を損なうことはないが、それら
の位置が同一であるのがより良い効果を得ることができ
るのは明らかである。また、本発明のコレットは、コレ
ットの四隅にテーパ部を設けたが、四隅に限定する必要
はなく、四辺の各々につめの幅が1〜5mmであるテーパ
部を設けても良い(図6参照)。ただし、このコレット
に使用されるパッケージは、このテーパ部に対応する切
り込み部を有していなければならないのは明らかであ
る。
【0034】
【発明の効果】以上のように、本発明の装置は、半導体
素子を安定にマウントすることができる。また、本発明
の装置は、半導体素子とパッケージと隙間を従来より狭
くできボンディングワイヤを短くすることができる。し
たがって、半導体素子の高周波駆動も可能となる。
素子を安定にマウントすることができる。また、本発明
の装置は、半導体素子とパッケージと隙間を従来より狭
くできボンディングワイヤを短くすることができる。し
たがって、半導体素子の高周波駆動も可能となる。
【図1】 本発明の第1の実施例の半導体装置を示す図
面であって、図1(a)は半導体装置の上面図、図1
(b)は半導体装置の側面図である。
面であって、図1(a)は半導体装置の上面図、図1
(b)は半導体装置の側面図である。
【図2】 本発明の第2の実施例の半導体装置を示す上
面図である。
面図である。
【図3】 本発明の第3の実施例の半導体装置を示す図
面であって、図1(a)はその半導体装置の上面図、図
1(b)は切り込み部の拡大図、図3(c)はその半導
体装置の側面図である。
面であって、図1(a)はその半導体装置の上面図、図
1(b)は切り込み部の拡大図、図3(c)はその半導
体装置の側面図である。
【図4】 本発明の半導体素子搭載用コレットを示す図
面であって、図2(a)はそのコレットの下面図、図2
(b)はそのコレットの側面図、図4(c)はそのコレ
ットの斜視図である。
面であって、図2(a)はそのコレットの下面図、図2
(b)はそのコレットの側面図、図4(c)はそのコレ
ットの斜視図である。
【図5】 本発明の第1実施例の半導体装置に半導体素
子の搭載を説明する工程図である。
子の搭載を説明する工程図である。
【図6】 本発明の第2実施例の半導体素子搭載用コレ
ットを示す図面であって、図6(a)はそのコレットの
底面図、図6(b)はそのコレットの側面図である。
ットを示す図面であって、図6(a)はそのコレットの
底面図、図6(b)はそのコレットの側面図である。
【図7】 従来の半導体装置を示す上面図である。
【図8】 従来の半導体装置を示す斜視図である。
【図9】 従来の半導体素子搭載用コレットを示す図面
であって、図9(a)はそのコレットの斜視図、図9
(b)はそのコレットの側面図である。
であって、図9(a)はそのコレットの斜視図、図9
(b)はそのコレットの側面図である。
1 半導体素子 2 ボンディングワイヤ 3 パッケージ 4 外部電極 5 キャップ 6 封止剤 7 切り込み部 8 接着剤 9 電極パット 10 第1のキャビティ 11 第2のキャビティ 20 コレット 21 テーパ部 22 穴 31 銀ペースト 40 パッケージの中心位置 41 第2のキャビティの中心位置 42 半導体素子および電極パット群の中心位置
Claims (7)
- 【請求項1】 半導体素子を搭載するキャビティの四隅
がコーナ形状であるパッケージを有する半導体装置にお
いて、前記キャビティの少なくとも1つの隅に切り込み
部が設けられていることを特徴とする半導体装置。 - 【請求項2】 前記半導体装置は、前記切り込み部を構
成する隣り合う前記パッケージの2辺に接するように搭
載されていることを特徴とする半導体装置。 - 【請求項3】 前記キャビティがその中心位置をパッケ
ージの中心位置から偏心して設けられていることを特徴
とする請求項2記載の半導体装置。 - 【請求項4】 前記キャビティ周囲の外部に設けられた
電極パット群がその中心位置をパッケージの中心位置か
ら偏心して設けられていることを特徴とする請求項2記
載の半導体装置。 - 【請求項5】 前記切り込み部は、前記キャビティの四
隅に設けられていることを特徴とする請求項1記載の半
導体装置。 - 【請求項6】 底面部を形成する各辺の一部に少なくと
も一つのテーパ部を有し、前記テーパ部で半導体素子を
固定することを特徴とする半導体素子搭載用コレット。 - 【請求項7】 前記底面部は矩形であって、前記テーパ
部は四隅に設けられていることを特徴とする請求項6記
載の半導体素子搭載用コレット。
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---|---|---|---|
JP8204746A JP2812313B2 (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
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KR1019970037090A KR19980018322A (ko) | 1996-08-02 | 1997-08-02 | 반도체 칩에 결합된 기생 인덕턴스를 줄이기 위한 패키지와 패키지와 반도체 칩간의 조립에 사용된 콜레트 |
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JP8204746A JP2812313B2 (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
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JP2812313B2 JP2812313B2 (ja) | 1998-10-22 |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2003023843A1 (fr) * | 2001-09-05 | 2003-03-20 | Renesas Thechnology Corp. | Dispositif a semi-conducteur, son procede de fabrication et dispositif de communication radio |
JP2006303371A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置の製造方法 |
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JPH02146431U (ja) * | 1989-05-15 | 1990-12-12 | ||
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JPH0465439U (ja) * | 1990-10-17 | 1992-06-08 |
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1996
- 1996-08-02 JP JP8204746A patent/JP2812313B2/ja not_active Expired - Fee Related
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1997
- 1997-08-01 DE DE19733416A patent/DE19733416A1/de not_active Withdrawn
- 1997-08-02 KR KR1019970037090A patent/KR19980018322A/ko not_active Application Discontinuation
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DE19733416A1 (de) | 1998-02-05 |
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