JPH05315540A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH05315540A
JPH05315540A JP4120920A JP12092092A JPH05315540A JP H05315540 A JPH05315540 A JP H05315540A JP 4120920 A JP4120920 A JP 4120920A JP 12092092 A JP12092092 A JP 12092092A JP H05315540 A JPH05315540 A JP H05315540A
Authority
JP
Japan
Prior art keywords
semiconductor device
chips
resin
gap
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4120920A
Other languages
English (en)
Inventor
Hiroyuki Kitasako
弘幸 北迫
Masaki Waki
政樹 脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Original Assignee
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Fujitsu Electronics Ltd, Fujitsu Ltd filed Critical Kyushu Fujitsu Electronics Ltd
Priority to JP4120920A priority Critical patent/JPH05315540A/ja
Publication of JPH05315540A publication Critical patent/JPH05315540A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 複数の半導体チップを一つのパッケージに収
納した樹脂封止半導体装置に関し，封止樹脂に発生する
クラックを抑制することを目的とする。 【構成】 １）複数の半導体チップ２を重ね合わせて一
つのパッケージに収納した樹脂封止半導体装置であっ
て，該半導体チップ間に隙間を有し該隙間が封止樹脂４
により充填されている，２）複数の半導体チップ２を重
ね合わせて一つのパッケージに収納した樹脂封止半導体
装置であって，該半導体チップの重ね合わせる面のエッ
ジに面取り部または丸み部が設けられている，３）前記
隙間に前記半導体チップ間の間隔を保持する支持材を有
するように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数の半導体チップを一
つのパッケージに収納した樹脂封止半導体装置に関す
る。
【０００２】近年，半導体チップは高集積化に伴い大型
化される傾向にあるが，半導体チップの形状は互換性や
実装の高密度化の要求により自由に拡大することができ
ない状況にある。そのため，複数の半導体チップを一つ
のパッケージに収納した半導体装置が考案されている。
【０００３】
【従来の技術】半導体装置の高集積化，高機能化に伴
い，TAB(Tape Automated Bonding) 技術を用いて２個の
半導体チップをパッケージングする方法が提案されてい
る。
【０００４】図２は従来例による上記半導体装置の断面
図である。図において，１は配線用パッド，２は半導体
チップ，３はリードフレーム，４は封止樹脂，５はテー
プリード，８は樹脂に発生したクラックである。
【０００５】図のように半導体チップの背面を接着し，
TAB 技術を用いてテープに形成されたテープリードを配
線用パッドと接続（ボンディング）し，モールドによっ
て樹脂封止がなされている。
【０００６】
【発明が解決しようとする課題】従来例では，半導体チ
ップ２を背面で重ね合わせてモールドした半導体装置で
は半導体チップ間から封止樹脂にクラック８が発生して
いた。
【０００７】本発明は複数の半導体チップを一つのパッ
ケージに収納した樹脂封止半導体装置の封止樹脂に発生
するクラックを抑制することを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，１）
複数の半導体チップを重ね合わせて一つのパッケージに
収納した樹脂封止半導体装置であって，該半導体チップ
間に隙間を有し該隙間が封止樹脂により充填されている
半導体装置，あるいは２）複数の半導体チップを重ね合
わせて一つのパッケージに収納した樹脂封止半導体装置
であって，該半導体チップの重ね合わせる面のエッジに
面取り部または丸み部が設けられている半導体装置によ
り達成される。３）前記隙間に前記半導体チップ間の間
隔を保持する支持材を有することを特徴とする前記１）
あるいは２）記載の半導体装置により達成される。
【０００９】
【作用】本発明では，重ね合わせる半導体チップ間に支
持材を用いて隙間を設けることにより，封止樹脂がチッ
プ間に入り込み，半田付実装の際に封止樹脂に発生する
熱応力を分散させることが可能となる。すなわち，個々
の半導体チップが独立して封止樹脂に包囲されることに
より，個々の半導体チップの受ける熱影響の差による熱
応力を封止樹脂に与えないようにしている。
【００１０】また，半導体チップの重ね合わせる面のエ
ッジを面取りまたは丸みをつけることによりさらに熱応
力を分散させることが可能となる。
【００１１】
【実施例】図１(A),(B) は本発明の実施例を説明する断
面図である。図１(A) において，２個の半導体チップ２
の裏面に半導体チップ間の約 100μｍの隙間を形成する
ための支持材６が接着され，この隙間には封止樹脂が充
填されている。
【００１２】支持材６は半導体チップの種類に応じ，絶
縁体または金属等を用い，半導体チップ裏面への接着は
支持材が絶縁体の場合はその表面にメタライズして，金
属の場合はそのままろう材または導電ペーストを用いて
行う。あるいは揮発性の少ない接着剤を用いてもよい。
【００１３】図１(B) は，半導体チップ間に隙間を設
け，さらに半導体チップの重ね合わせる面のエッジを面
取り（または丸み）部７を設けた例を示す。次に実施例
の製造プロセスの概略を説明する。
【００１４】図３は実施例の組み立て工程のフローを説
明する図である。図３(A) において，チップ１の背面に
支持材６を接着する。この場合，支持材の両面には熱硬
化性の接着剤が塗布されている。
【００１５】あるいは，支持材を用いる代わりに，チッ
プ背面をエッチングして複数の突起を設けてもよい。図
３(B) において，インナリードボンディング(ILB) ツー
ル９を用いて，チップ上のパッドとテープリード（イン
ナリード）を接合する。接合温度は約 500℃である。
【００１６】次いで，TAB テープからデバイス打抜き,
リード曲げを行う。図３(C) において，アウタリードボ
ンディング(OLB) ツール10を用いて，インナリードとア
ウタリード（リードフレーム）を接合する。接合温度は
約 450℃である。
【００１７】図３(D) において，リードフレームを裏返
して，アウタリードボンディング(OLB) ツール10を用い
て，２素子目のチップを接合させる。このとき，２素子
目のチップはミラー反転の回路を用いる。
【００１８】次いで，モールド樹脂により封止する。モ
ールド後，アウタリードの切断，曲げを行い完成する。
図４(A),(B) は本発明の応用例を説明する断面図であ
る。
【００１９】図４(A) は２個のチップを搭載したTSOP(T
hin Small Outline Package)の例を, 図４(B) は４個の
チップを搭載したSOG(Small Outline J-lead Package)
の例を示す。
【００２０】これらの例では, 配線用パッド１はその上
に金(Au)パンプを形成したものを用いている。実施例の
効果を示す数値例を従来例と対比して表１に示す。
【００２１】その対象として，封止後のパッケージクラ
ックの発生率を測定した。 表１ チップ間隙間 外部クラック 内部クラック 従来例 ０μｍ 0/110 15/110 実施例 100μｍ 0/110 0/110
【００２２】
【発明の効果】本発明によれば, 複数の半導体チップを
一つのパッケージに収納した樹脂封止半導体装置の封止
樹脂に発生するクラックを抑制することができた。
【図面の簡単な説明】
【図１】 本発明の実施例を説明する断面図
【図２】 従来例による半導体装置の断面図
【図３】 実施例の組み立て工程のフローを説明する図
【図４】 本発明の応用例を説明する断面図
【符号の説明】 １ 配線用パッド ２ 半導体チップ ３ リードフレーム ４ 封止樹脂 ５ テープリード ６ 隙間を形成するための支持材 ７ 面取り（または丸み）部 ８ 樹脂に発生したクラック ９ インナリードボンディング(ILB) ツール 10 アウタリードボンディング(OLB) ツール

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを重ね合わせて一つ
    のパッケージに収納した樹脂封止半導体装置であって，
    該半導体チップ間に隙間を有し該隙間が封止樹脂により
    充填されていることを特徴とする半導体装置。
  2. 【請求項２】 複数の半導体チップを重ね合わせて一つ
    のパッケージに収納した樹脂封止半導体装置であって，
    該半導体チップの重ね合わせる面のエッジに面取り部ま
    たは丸み部が設けられていることを特徴とする半導体装
    置。
  3. 【請求項３】 前記隙間に前記半導体チップ間の間隔を
    保持する支持材を有することを特徴とする請求項１ある
    いは２記載の半導体装置。
JP4120920A 1992-05-14 1992-05-14 半導体装置 Withdrawn JPH05315540A (ja)

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JP4120920A JPH05315540A (ja) 1992-05-14 1992-05-14 半導体装置

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Family

ID=14798265

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JP (1) JPH05315540A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602420A (en) * 1992-09-07 1997-02-11 Hitachi, Ltd. Stacked high mounting density semiconductor devices
US5724233A (en) * 1993-07-09 1998-03-03 Fujitsu Limited Semiconductor device having first and second semiconductor chips with a gap therebetween, a die stage in the gap and associated lead frames disposed in a package, the lead frames providing electrical connections from the chips to an exterior of the packag
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
US7227251B2 (en) 1997-09-29 2007-06-05 Elpida Memory, Inc. Semiconductor device and a memory system including a plurality of IC chips in a common package
US7635610B2 (en) * 2002-01-07 2009-12-22 Adavnaced Semiconductor Engineering Inc. Multi-chip stack package and fabricating method thereof

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US7227251B2 (en) 1997-09-29 2007-06-05 Elpida Memory, Inc. Semiconductor device and a memory system including a plurality of IC chips in a common package
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Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990803